JP2020136425A - 半導体装置 - Google Patents
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Abstract
【課題】パッケージ応力を低減することが可能な半導体装置を提供する。【解決手段】ダイパッド１０４Ｄを有するリードフレーム１０４と、表面に集積回路が形成され、裏面が介在膜１１および接着層１０３を介してダイパッド１０４Ｄ上にダイボンディングされた半導体チップ１０１と、リードフレーム１０４、接着層１０３、介在膜１１、および半導体チップ１０１を封止する封止樹脂１０１とを備え、介在膜１１は、半導体チップ１０１の裏面の一部と接着層１０３との間に空間が形成されるように設けられた開口１２を有する。【選択図】図１
Description
本発明は、半導体装置に関し、特に、リードフレームと、リードフレームのダイパッド上に搭載された半導体チップと、封止樹脂とを備える半導体装置に関する。
一般に、半導体装置は、ダイシングにより個片化された半導体チップを熱硬化型の樹脂ペーストを介してリードフレームのダイパッド上に搭載し、半導体チップに設けられたボンディングパッドとリードフレームのリードとをワイヤボンディングにより接続した後、樹脂封止することにより形成される（パッケージ実装）。かかるパッケージ実装の各工程における材料同士の接合は高温で行われ、リードフレーム、半導体チップ、封止樹脂それぞれの線膨張係数の違いから、常温に戻る際に歪が発生し、半導体チップには応力（パッケージ応力）が加えられる。半導体チップの表面に形成された集積回路にかかる応力が大きい場合、ピエゾ効果によりそれらの特性値がウェハ状態での特性値に対して変動（シフト）し、その結果、半導体装置の特性値が変動してしまうことになる。そのため、特性値変動につながるパッケージ応力は絶対値で小さくすることが望ましい。
特許文献１に記載された従来の半導体装置では、半導体チップを搭載するダイパッドを半導体チップよりも平面視で小さくすることにより、半導体チップ表面にかかるパッケージ応力の分布が均一となり、出力信号の変動を防ぐことができるとしている。
しかしながら、特許文献１に記載された従来の方法では、応力分布を均一にはできるものの、応力自体の大きさを小さくすることはできないため、特に、半導体チップに形成された集積回路が応力に敏感な半導体センサ素子等の素子や回路部を含む半導体装置に対しては、応力の低減が十分とはいえない。
したがって、本発明は、パッケージ応力を低減することが可能な半導体装置を提供することを目的とする。
本発明の半導体装置は、ダイパッドを有するリードフレームと、表面に集積回路が形成され、裏面が介在膜および接着層を介して前記ダイパッド上にダイボンディングされた半導体チップと、前記リードフレーム、前記接着層、前記介在膜、および前記半導体チップを封止する封止樹脂とを備え、前記介在膜は、前記半導体チップの裏面の一部と前記接着層との間に空間が形成されるように設けられた第１の開口を有していることを特徴とする。
本発明によれば、半導体チップの裏面の一部上に空間が形成されるため、かかる空間によって応力を逃がすことができ、したがって、パッケージ応力を低減することが可能となる。
以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１００を説明するための図であり、図１（ａ）は、半導体装置１００の概略断面図、図１（ｂ）は、図１（ａ）に示す半導体装置１００内の半導体チップ１０１の表面側の平面図、図１（ｃ）は、図１（ａ）に示す半導体装置１００内の半導体チップ１０１の裏面側の平面図である。
図１は、本発明の第１の実施形態に係る半導体装置１００を説明するための図であり、図１（ａ）は、半導体装置１００の概略断面図、図１（ｂ）は、図１（ａ）に示す半導体装置１００内の半導体チップ１０１の表面側の平面図、図１（ｃ）は、図１（ａ）に示す半導体装置１００内の半導体チップ１０１の裏面側の平面図である。
図１（ａ）に示すように、本実施形態の半導体装置１００は、ダイパッド１０４Ｄとリード１０４Ｌとを有するリードフレーム１０４と、ダイパッド１０４Ｄ上に接着層としてのダイアタッチフィルム１０３および介在膜１１を介して設けられた半導体チップ１０１と、半導体チップ１０１の表面に形成されたボンディングパッド１０２とリード１０４Ｌとを接続するボンディングワイヤー１０５と、リードフレーム１０４、ダイアタッチフィルム（接着層）１０３、介在膜１１、半導体チップ１０１、およびボンディングワイヤー１０５を封止する封止樹脂１０６とを備えている。
半導体チップ１０１の表面には、図１（ａ）および（ｂ）に示すボンディングパッド１０２以外に、図示せぬ集積回路が形成されている。
半導体チップ１０１の裏面上には、図１（ａ）および（ｃ）に示すように、介在膜１１が形成されており、介在膜１１には、半導体チップ１０１の裏面の一部を露出する開口１２が形成されている。
半導体チップ１０１は、リードフレーム１０４のダイパッド１０４Ｄ上にダイアタッチフィルム１０３を貼り付けた後、半導体チップ１０１の裏面に形成された介在膜１１をダイアタッチフィルム１０３の上面に接着させることによりダイパッド１０４Ｄ上にダイボンディングされている。
かかる構成により、介在膜１１に設けた開口１２は、半導体チップ１０１の裏面の一部とダイアタッチフィルム１０３との間に空間として残存することになる。したがって、開口（空間）１２によって応力を逃がすことができる。また、開口（空間）１２においては、半導体チップ１０１とダイアタッチフィルム１０３とが接触しないことため、半導体チップ１０１とダイパッド１０４Ｄとが強固に接着されることを抑制できる。よって、パッケージ応力を低減でき、半導体装置１００の特性値変動を抑制することが可能となる。
上記従来の方法で説明したとおり、半導体チップは、熱硬化型の樹脂ペーストを介してリードフレームのダイパッド上にダイボンディングされるのが一般的である。また、ダイアタッチフィルムは、通常、半導体チップを積層する場合に用いられるものである。しかし、本実施形態では、半導体チップ１０１を積層するためではなく、半導体チップ１０１をダイパッド１０４Ｄ上にダイボンディングするための接着層としてダイアタッチフィルムを用いている。
仮に、本実施形態において、ダイアタッチフィルム１０３の代わりに、従来の方法のように、樹脂ペーストを用いてダイボンディングを行った場合、介在膜１１の開口１２に樹脂ペーストが入り込むため、空間が形成されず、また、半導体チップ１０１とダイパッド１０４Ｄとが強固に接着され、これにより、応力を逃がすことができず、応力が半導体チップ１０１に伝わってしまうことになる。
これに対し、本実施形態によれば、ダイアタッチフィルム１０３を用いてダイボンディングを行う構成としていることにより、介在膜１１に設けた開口１２を半導体チップ１０１の裏面の一部とダイアタッチフィルム１０３との間に空間として残すことができる。よって、上述のとおり、応力を低減することができる。さらに、ダイアタッチフィルム１０３は、柔軟性のある膜であるため、それ自体が応力を緩和する機能を果たすという効果も得られる。
介在膜１１は、例えば、ポリイミド、シリコン酸化膜、シリコン窒化膜、アルミニウムを主成分とした合金、銅、ポリシリコンなどで構成することが好ましい。これらの膜を用いることにより、開口１２を有する介在膜１１は、特殊な技術を用いることなく、ＣＶＤやスパッタなどの堆積技術、フォトリソグラフィ技術、エッチング技術を用いた一般的な半導体製造プロセスにより形成することができる。特に、介在膜１１として、プラズマＣＶＤによるＴＥＯＳ酸化膜を用いれば、該ＴＥＯＳ酸化膜の形成時に、応力集中を緩和する方向に膜応力を調整することが可能である。なお、介在膜１１の厚さは、薄すぎる場合、ダイアタッチフィルム１０３がその柔軟性により開口１２に入り込み半導体チップチップ１０１の裏面と接着してしまうおそれがあり、厚すぎる場合は、製造プロセス上の負荷が増大することになるため、０．１〜１０μｍ程度とすることが好ましい。
本実施形態では、介在膜１１に設ける開口１２を半導体チップ１０１の裏面の略中央に配置した例を示した（図１（ａ）および（ｃ）参照）が、開口１２の位置は、必ずしも半導体チップ１０１裏面の略中央である必要はなく、応力が集中しやすいところに設けるようにしても構わない。
［第２の実施形態］
図２は、本発明の第２の実施形態に係る半導体装置２００を説明するための図であり、図２（ａ）は、半導体装置２００の概略断面図、図２（ｂ）は、図２（ａ）に示す半導体装置２００内の半導体チップ２０１の表面側の平面図、図２（ｃ）は、図２（ａ）に示す半導体装置２００内の半導体チップ２０１の裏面側の平面図である。なお、図２において、図１に示す第１の実施形態の半導体装置１００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図２は、本発明の第２の実施形態に係る半導体装置２００を説明するための図であり、図２（ａ）は、半導体装置２００の概略断面図、図２（ｂ）は、図２（ａ）に示す半導体装置２００内の半導体チップ２０１の表面側の平面図、図２（ｃ）は、図２（ａ）に示す半導体装置２００内の半導体チップ２０１の裏面側の平面図である。なお、図２において、図１に示す第１の実施形態の半導体装置１００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図２（ａ）に示すように、本実施形態の半導体装置２００は、図１に示す半導体チップ１０１に代えて半導体チップ２０１を備え、また、介在膜１１には、図１における開口１２に代えて開口２２が形成されている。
半導体チップ２０１の表面には、第１の実施形態の半導体チップ１０１と同様、ボンディングパッド１０２および図示せぬ集積回路が形成されており、当該集積回路は、複数の素子および回路部により構成されている。そして、図２（ａ）および（ｂ）における符号２０２は、集積回路を構成する素子および回路部のうち、応力によりその特性値が最も変動しやすい素子または回路部を示している。
素子または回路部２０２は、図２（ｂ）に示すように半導体チップ２０１表面の略中央に配置されている。素子または回路部２０２は、応力に敏感な素子や回路であり、例えば、センサ素子、基準電圧回路、ブリーダ抵抗、コンパレータ等である。
開口２２は、素子または回路部２０２と平面視で重なる位置に、素子または回路部２０２全体を囲む大きさで形成されている。
かかる構成により、介在膜１１に設けた開口２２は、半導体チップ２０１の裏面の一部とダイアタッチフィルム１０３との間に空間として残存することになる。したがって、開口（空間）２２によって応力を逃がすことができるほか、第１の実施形態の半導体装置１００と同様の効果が得られる。
さらに、本実施形態の半導体装置２００によれば、半導体チップ２０１の表面に形成された、応力によりその特性値が最も変動しやすい素子または回路部２０２の位置に対応する半導体チップ２０１の裏面に開口２２が形成されているため、特に、素子または回路部２０２にかかる応力を大きく低減することができる。
このように、本実施形態によれば、第１の実施形態と同様、パッケージ応力を低減し、さらに、応力に敏感な素子や回路部の特性値変動を大幅に抑制することができる。
なお、本実施形態では、応力によりその特性値が最も変動しやすい素子または回路部２０２を半導体チップ２０１の略中央に配置した例を示したが、素子または回路部２０２の位置は、必ずしも半導体チップ２０１の略中央である必要はない。レイアウトの都合等により、素子または回路部２０２を半導体チップ２０１の略中央に配置することが難しい場合は、半導体チップ２０１の中央以外の位置に配置しても構わない。その場合、開口２２も半導体チップ２０１裏面の略中央ではなく、素子または回路部２０２と平面視で重なる位置に配置する。ただし、一般的に、半導体チップの中央付近は、周縁部と比較して応力勾配が小さく応力が安定しやすいことから、素子または回路部２０２は、本実施形態に示したように、半導体チップ２０１の略中央に配置することが最も好ましい。
また、本実施形態では、開口２２が素子または回路部２０２の全体を囲む大きさを有している例を示したが、開口２２は、素子または回路部２０２の少なくとも一部と平面視で重なっていればよく、その大きさも素子または回路部２０２より小さくても構わない。その場合でも、程度は小さくはなるが、上述の効果を得ることができる。
［第３の実施形態］
図３は、本発明の第３の実施形態に係る半導体装置３００を説明するための図であり、図３（ａ）は、半導体装置３００の概略断面図、図３（ｂ）は、図３（ａ）に示す半導体装置３００内の半導体チップ２０１の表面側の平面図、図３（ｃ）は、図３（ａ）に示す半導体装置３００内の半導体チップ２０１の裏面側の平面図である。なお、図３において、図２に示す第２の実施形態の半導体装置２００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図３は、本発明の第３の実施形態に係る半導体装置３００を説明するための図であり、図３（ａ）は、半導体装置３００の概略断面図、図３（ｂ）は、図３（ａ）に示す半導体装置３００内の半導体チップ２０１の表面側の平面図、図３（ｃ）は、図３（ａ）に示す半導体装置３００内の半導体チップ２０１の裏面側の平面図である。なお、図３において、図２に示す第２の実施形態の半導体装置２００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図３（ａ）に示すように、本実施形態の半導体装置３００において、介在膜１１には、図２における開口２２以外の領域に複数の開口３２が形成されている。
このように、介在膜１１に複数の開口２２および３２を設けることにより、半導体チップ２０１内における応力分布の偏りが減じられ、半導体チップ２０１の表面における応力勾配を小さくすることができる。応力勾配が大きい場合、半導体装置３００の特性値のばらつきが大きくなるが、本実施形態によれば、特性値ばらつきを抑制することが可能となる。
特に、図３（ｃ）に示すように、本実施形態では、開口２２と開口３２とは、略同一の形状および大きさを有しており、介在膜１１が格子状となるように、複数の開口２２、３２が均等に配置されている。このように配置することにより、半導体チップ２０１内における応力分布の偏りを効率的に低減することができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記各実施形態においては、ダイボンディング用の接着層としてダイアタッチフィルム１０３を用いた例を示したが、接着層はこれに限られない。すなわち、上述した樹脂ペーストのように、ダイボンディング時に、流体であることにより介在膜１１の開口１２に入り込んで開口１２を満たしてしまうような材料でなければ、ダイアタッチフィルム以外の材料を接着層として用いることも可能である。
また、第３の実施形態において、半導体チップ２０１の表面に、応力によりその特性値が最も変動しやすい素子または回路部２０２が形成されている場合に、介在膜１１に複数の開口２２および３２を形成する例を示したが、第１の実施形態においても、介在膜１１に開口１２だけでなく、さらに複数の開口を設けるようにすることも可能である。
また、上記各実施形態においては、ボンディングパッド１０２を半導体チップ１０１、２０１の四隅に配置した例を示したが、ボンディングパッド１０２の配置はこれに限定されるものではない。
１００、２００、３００ 半導体装置
１１ 介在膜
１２、２２、３２ 開口
１０１、２０１ 半導体チップ
１０２ ボンディングパッド
１０３ ダイアタッチフィルム（接着層）
１０４ リードフレーム
１０４Ｄ ダイパッド
１０４Ｌ リード
１０５ ボンディングワイヤー
１０６ 封止樹脂
２０２ 応力によりその特性値が最も変動しやすい素子または回路部
１１ 介在膜
１２、２２、３２ 開口
１０１、２０１ 半導体チップ
１０２ ボンディングパッド
１０３ ダイアタッチフィルム（接着層）
１０４ リードフレーム
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１０６ 封止樹脂
２０２ 応力によりその特性値が最も変動しやすい素子または回路部
Claims (9)
- ダイパッドを有するリードフレームと、
表面に集積回路が形成され、裏面が介在膜および接着層を介して前記ダイパッド上にダイボンディングされた半導体チップと、
前記リードフレーム、前記接着層、前記介在膜、および前記半導体チップを封止する封止樹脂とを備え、
前記介在膜は、前記半導体チップの裏面の一部と前記接着層との間に空間が形成されるように設けられた第１の開口を有していることを特徴とする半導体装置。 - 前記接着層は、ダイアタッチフィルムであることを特徴とする請求項１に記載の半導体装置。
- 第１の開口は、前記集積回路を構成する素子および回路部のうち、応力によりその特性値が最も変動しやすい素子または回路部の少なくとも一部と平面視で重なっていることを特徴とする請求項１または２に記載の半導体装置。
- 第１の開口は、前記素子または回路部の全体を平面視で囲んでいることを特徴とする請求項３に記載の半導体装置。
- 前記素子または回路部は、センサ素子、基準電圧回路、ブリーダ抵抗、コンパレータのいずれかであることを特徴とする請求項３または４に記載の半導体装置。
- 前記素子または回路部が前記半導体チップの表面の略中央に配置され、前記第１の開口が前記素子または回路部の位置に対応する前記半導体チップの裏面に配置されていることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
- 前記介在膜における前記第１の開口以外の領域に、前記半導体チップの裏面と前記ダイアタッチフィルムとの間に複数の空間が形成されるように設けられた複数の第２の開口を備えていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
- 前記介在膜における前記第１の開口の周囲に、前記半導体チップの裏面と前記ダイアタッチフィルムとの間に複数の空間が形成されるように設けられた前記第１の開口と略同一の形状および大きさを有する複数の第２の開口をさらに備え、前記第１の開口および前記複数の第２の開口が均等に配置されていることを特徴とする請求項６に記載の半導体装置。
- 前記介在膜は、ポリイミド、シリコン酸化膜、シリコン窒化膜、アルミニウムを主成分とした合金、銅、およびポリシリコンのいずれかを含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
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