CN111584451A - 半导体装置 - Google Patents
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Abstract
本发明提供一种半导体装置。半导体装置具备：引线框(104)，其具有芯片焊盘(104D)；半导体芯片(101)，其正面形成有集成电路，背面隔着中介膜(11)和粘接层(103)芯片接合在芯片焊盘(104D)上；以及密封树脂(106)，其密封引线框(104)、粘接层(103)、中介膜(11)以及半导体芯片(101)，中介膜(11)具有在半导体芯片(101)的背面的一部分与粘接层(103)之间形成空间的开口(12)。
Description
技术领域
本发明涉及半导体装置，特别涉及具备引线框、搭载在引线框的芯片焊盘上的半导体芯片以及密封树脂的半导体装置。
背景技术
一般地，半导体装置是通过如下方式形成的(封装安装)：将通过切割而单片化的半导体芯片隔着热固型的树脂糊剂搭载在引线框的芯片焊盘上，通过线接合将设置于半导体芯片的接合焊盘与引线框的引线连接之后，进行树脂密封。该封装安装的各工序中的材料之间的接合是在高温下进行的，由于引线框、半导体芯片、密封树脂各自的线膨胀系数的差异，在恢复到常温时会产生应变，对半导体芯片施加应力(封装应力)。在对形成于半导体芯片的正面的集成电路施加的应力较大的情况下，由于应力，它们的特性值相对于晶片状态下的特性值发生变动(偏移)，其结果是，半导体装置的特性值发生变动。因此，希望使导致特性值变动的封装应力的绝对值减小。
在现有的半导体装置中，已知通过使搭载半导体芯片的芯片焊盘在俯视观察时比半导体芯片小，使得施加在半导体芯片正面的封装应力的分布变得均匀，防止输出信号的变动(例如，参照专利文献1)。
专利文献1：日本特开2012-195454号公报
然而，在专利文献1所记载的现有方法中，虽然能够使应力分布均匀，但无法减小应力本身的大小，因此，特别是对于半导体芯片上形成的集成电路包含对应力敏感的半导体传感器等元件、电路部的半导体装置，不能说应力的降低是充分的。
因此，本发明的目的在于提供一种能够降低封装应力的半导体装置。
发明内容
本发明的一个实施例的半导体装置的特征在于，具备：引线框，其具有芯片焊盘；半导体芯片，其正面形成有集成电路，背面隔着中介膜和粘接层而芯片接合在所述芯片焊盘上；以及密封树脂，其密封所述引线框、所述粘接层、所述中介膜以及所述半导体芯片，所述中介膜具有被设置成在所述半导体芯片的背面的一部分与所述粘接层之间形成空间的第1开口。
根据本发明，由于在半导体芯片的背面的一部分上形成空间，因此能够利用这样的空间来释放应力，因此，能够降低封装应力。
附图说明
图1是用于说明本发明的第1实施方式的半导体装置的图，图1的(a)是半导体装置的概要剖视图，图1的(b)是图1的(a)所示的半导体装置内的半导体芯片的正面侧的俯视图，图1的(c)是图1的(a)所示的半导体装置内的半导体芯片的背面侧的俯视图。
图2是用于说明本发明的第2实施方式的半导体装置的图，图2的(a)是半导体装置的概要剖视图，图2的(b)是图2的(a)所示的半导体装置内的半导体芯片的正面侧的俯视图，图2的(c)是图2的(a)所示的半导体装置内的半导体芯片的背面侧的俯视图。
图3是用于说明本发明的第3实施方式的半导体装置的图，图3的(a)是半导体装置的概要剖视图，图3的(b)是图3的(a)所示的半导体装置内的半导体芯片的正面侧的俯视图，图3的(c)是图3的(a)所示的半导体装置内的半导体芯片的背面侧的俯视图。
标号说明
100、200、300：半导体装置；11：中介膜；12、22、32：开口；101、201：半导体芯片；102：接合焊盘；103：芯片接合膜(粘接层)；104：引线框；104D：芯片焊盘；104L：引线；105：接合线；106：密封树脂；202：其特性值最容易由于应力而发生变动的元件或电路部。
具体实施方式
以下，参照附图，对本发明的实施方式详细地进行说明。
[第1实施方式]
图1是用于说明本发明的第1实施方式的半导体装置100的图，图1的(a)是半导体装置100的概要剖视图，图1的(b)是图1的(a)所示的半导体装置100内的半导体芯片101的正面侧的俯视图，图1的(c)是图1的(a)所示的半导体装置100内的半导体芯片101的背面侧的俯视图。
如图1的(a)所示，本实施方式的半导体装置100具备：引线框104，其具有芯片焊盘104D和引线104L；半导体芯片101，其隔着作为粘接层的芯片接合膜103和中介膜11设置在芯片焊盘104D上；接合线105，其将形成在半导体芯片101的正面的接合焊盘102和引线104L连接；以及密封树脂106，其密封引线框104、芯片接合膜(粘接层)103、中介膜11、半导体芯片101以及接合线105。
在半导体芯片101的正面，除了图1的(a)和(b)所示的接合焊盘102以外，还形成有未图示的集成电路。
如图1的(a)和(c)所示，在半导体芯片101的背面上形成有中介膜11，在中介膜11形成有使半导体芯片101的背面的一部分露出的开口12。
在引线框104的芯片焊盘104D上粘贴芯片接合膜103之后，将形成于半导体芯片101的背面的中介膜11粘接于芯片接合膜103的上表面，由此，将半导体芯片101芯片接合在芯片焊盘104D上。
通过这样的结构，设置于中介膜11的开口12作为空间残留在半导体芯片101的背面的一部分与芯片接合膜103之间。因此，能够利用开口(空间)12释放应力。此外，在开口(空间)12中，由于半导体芯片101与芯片接合膜103不接触，因此，能够抑制半导体芯片101和芯片焊盘104D被牢固地粘接的情况。由此，能够降低封装应力，从而能够抑制半导体装置100的特性值变动。
如在上述现有的方法中说明的那样，半导体芯片一般隔着热固型的树脂糊剂而芯片接合在引线框的芯片焊盘上。此外，芯片接合膜通常在层叠半导体芯片的情况下使用。但是，在本实施方式中，不是为了层叠半导体芯片101，而是将芯片接合膜用作用于将半导体芯片101芯片接合在芯片焊盘104D上的粘接层。
假设在本实施方式中，代替芯片接合膜103，而如现有的方法那样，使用树脂糊剂进行芯片接合，则由于树脂糊剂会进入中介膜11的开口12，因此不形成空间，此外，半导体芯片101和芯片焊盘104D被牢固地粘接，由此，无法释放应力，应力会传递至半导体芯片101。
与此相对，根据本实施方式，通过构成为使用芯片接合膜103进行芯片接合，能够将设置于中介膜11的开口12作为空间残留在半导体芯片101的背面的一部分与芯片接合膜103之间。由此，如上所述，能够降低应力。进而，由于芯片接合膜103是具有柔软性的膜，因此还能够得到其自身起到缓和应力的功能的效果。
中介膜11优选由例如聚酰亚胺、氧化硅膜、氮化硅膜、以铝为主要成分的合金、铜、多晶硅等构成。通过使用这些膜，对于具有开口12的中介膜11，无需使用特殊的技术，利用使用CVD、溅射等沉积技术、光刻技术、蚀刻技术的一般的半导体制造工艺就能够形成。特别地，如果使用基于等离子体CVD的TEOS氧化膜作为中介膜11，则在形成该TEOS氧化膜时，能够向缓和应力集中的方向调整膜应力。另外，在中介膜11的厚度过薄的情况下，存在芯片接合膜103由于其柔软性而进入开口12从而与半导体芯片101的背面粘接的担忧，在中介膜11的厚度过厚的情况下，制造工艺上的负荷会增大，因此，中介膜11的厚度优选设为0.1μm～10μm左右。
在本实施方式中，示出了将设置于中介膜11的开口12配置在半导体芯片101的背面的大致中央的例子(参照图1的(a)和(c))，但开口12的位置不一定必须在半导体芯片101背面的大致中央，也可以设置在应力容易集中的地方。
[第2实施方式]
图2是用于说明本发明的第2实施方式的半导体装置200的图，图2的(a)是半导体装置200的概要剖视图，图2的(b)是图2的(a)所示的半导体装置200内的半导体芯片201的正面侧的俯视图，图2的(c)是图2的(a)所示的半导体装置200内的半导体芯片201的背面侧的俯视图。另外，在图2中，对于与图1所示的第1实施方式的半导体装置100相同的构成要素标注相同的标号，并适当省略重复的说明。
如图2的(a)所示，本实施方式的半导体装置200具备半导体芯片201来代替图1所示的半导体芯片101，此外，在中介膜11形成有开口22来代替图1中的开口12。
在半导体芯片201的正面，与第1实施方式的半导体芯片101同样地形成有接合焊盘102和未图示的集成电路，该集成电路由多个元件或电路部构成。并且，图2的(a)和(b)中的标号202表示构成集成电路的元件或电路部中的、其特性值最容易由于应力而发生变动的元件或电路部。
如图2的(b)所示，元件或电路部202配置在半导体芯片201正面的大致中央。元件或电路部202是对应力敏感的元件、电路，例如是传感器元件、基准电压电路、泄放电阻、比较器等。
开口22在俯视观察时与元件或电路部202重叠的位置形成为包围元件或电路部202整体的大小。
通过这样的结构，设置于中介膜11的开口22作为空间残留在半导体芯片201的背面的一部分与芯片接合膜103之间。因此，除了能够利用开口(空间)22释放应力外，还能够得到与第1实施方式的半导体装置100同样的效果。
此外，根据本实施方式的半导体装置200，由于在与在半导体芯片201的正面形成的、其特性值最容易由于应力而发生变动的元件或电路部202的位置对应的半导体芯片201的背面形成开口22，因此，特别地，能够大幅降低施加在元件或电路部202的应力。
这样，根据本实施方式，与第1实施方式同样，能够降低封装应力，还能够大幅抑制对应力敏感的元件、电路部的特性值变动。
另外，在本实施方式中，示出了将其特性值最容易由于应力而发生变动的元件或电路部202配置在半导体芯片201的大致中央的例子，但是，元件或电路部202的位置不一定必须是半导体芯片201的大致中央。在由于布局的情况等而难以将元件或电路部202配置在半导体芯片201的大致中央的情况下，也可以配置在半导体芯片201的中央以外的位置。该情况下，开口22也不配置在半导体芯片201背面的大致中央，而是配置在俯视观察时与元件或电路部202重叠的位置。但是，一般地，半导体芯片的中央附近与周缘部相比应力梯度较小，应力容易稳定，因此，元件或电路部202最优选如本实施方式所示那样配置在半导体芯片201的大致中央。
此外，在本实施方式中，示出了开口22具有包围元件或电路部202整体的大小的例子，但是，开口22只要在俯视观察时与元件或电路部202的至少一部分重叠即可，其大小也可以比元件或电路部202小。该情况下，虽然程度变小，但也能够得到上述的效果。
[第3实施方式]
图3是用于说明本发明的第3实施方式的半导体装置300的图，图3的(a)是半导体装置300的概要剖视图，图3的(b)是图3的(a)所示的半导体装置300内的半导体芯片201的正面侧的俯视图，图3的(c)是图3的(a)所示的半导体装置300内的半导体芯片201的背面侧的俯视图。另外，在图3中，对于与图2所示的第2实施方式的半导体装置200相同的构成要素标注相同的标号，并适当省略重复的说明。
如图3的(a)所示，在本实施方式的半导体装置300中，在中介膜11的图2中的开口22以外的区域形成有多个开口32。
这样，通过在中介膜11设置多个开口22和32，能够减少半导体芯片201内的应力分布的不均，能够减小半导体芯片201的正面的应力梯度。在应力梯度较大的情况下，半导体装置300的特性值的偏差变大，根据本实施方式，能够抑制特性值偏差。
特别地，如图3的(c)所示，在本实施方式中，开口22和开口32具有大致相同的形状和大小，均等地配置多个开口22、32，使得中介膜11成为格子状。通过这样配置，能够高效地降低半导体芯片201内的应力分布的不均。
以上，对本发明的实施方式进行了说明，但是，本发明不限于上述实施方式，当然能够在不脱离本发明的主旨的范围内进行各种变更。
例如，在上述各实施方式中，示出了将芯片接合膜103用作芯片接合用的粘接层的例子，但是，粘接层不限于此。即，只要不是如上述的树脂糊剂那样在芯片接合时由于是流体而进入中介膜11的开口12并充满开口12那样的材料，就也可以使用芯片接合膜以外的材料作为粘接层。
此外，在第3实施方式中，示出了在半导体芯片201的正面形成有其特性值最容易由于应力而发生变动的元件或电路部202的情况下在中介膜11形成多个开口22和32的例子，但是，在第1实施方式中，也可以在中介膜11不仅设置开口12，而且进一步设置多个开口。
此外，在上述各实施方式中，示出了将接合焊盘102配置在半导体芯片101、201的四角的例子，但是，接合焊盘102的配置不限于此。
Claims (13)
1.一种半导体装置，其特征在于，所述半导体装置具备：
引线框，其具有芯片焊盘；
半导体芯片，其正面形成有集成电路，背面隔着中介膜和粘接层芯片接合在所述芯片焊盘上；以及
密封树脂，其密封所述引线框、所述粘接层、所述中介膜以及所述半导体芯片，
所述中介膜具有在所述半导体芯片的背面的一部分与所述粘接层之间形成空间的第1开口。
2.根据权利要求1所述的半导体装置，其特征在于，
所述粘接层是芯片接合膜。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第1开口在俯视观察时与构成所述集成电路的元件或电路部中的、其特性值最容易由于应力而发生变动的元件或电路部的至少一部分重叠。
4.根据权利要求2所述的半导体装置，其特征在于，
所述第1开口在俯视观察时与构成所述集成电路的元件或电路部中的、其特性值最容易由于应力而发生变动的元件或电路部的至少一部分重叠。
5.根据权利要求3所述的半导体装置，其特征在于，
所述第1开口在俯视观察时包围所述元件或电路部的整体。
6.根据权利要求3所述的半导体装置，其特征在于，
所述元件或电路部是传感器元件、基准电压电路、泄放电阻、比较器中的任意一种。
7.根据权利要求3所述的半导体装置，其特征在于，
所述元件或电路部配置在所述半导体芯片的正面的大致中央，所述第1开口配置在与所述元件或电路部的位置对应的所述半导体芯片的背面。
8.根据权利要求4所述的半导体装置，其特征在于，
所述第1开口在俯视观察时包围所述元件或电路部的整体。
9.根据权利要求4所述的半导体装置，其特征在于，
所述元件或电路部是传感器元件、基准电压电路、泄放电阻、比较器中的任意一种。
10.根据权利要求4所述的半导体装置，其特征在于，
所述元件或电路部配置在所述半导体芯片的正面的大致中央，所述第1开口配置在与所述元件或电路部的位置对应的所述半导体芯片的背面。
11.根据权利要求7或10所述的半导体装置，其特征在于，
在所述中介膜中的所述第1开口的周围还具备具有与所述第1开口大致相同的形状和大小的多个第2开口，所述多个第2开口被设置成在所述半导体芯片的背面与所述粘接层之间形成多个空间，所述第1开口和所述多个第2开口均等地配置。
12.根据权利要求1至10中的任一项所述的半导体装置，其特征在于，
在所述中介膜中的所述第1开口以外的区域具备多个第2开口，所述多个第2开口被设置成在所述半导体芯片的背面与所述粘接层之间形成多个空间。
13.根据权利要求1至10中的任一项所述的半导体装置，其特征在于，
所述中介膜包含聚酰亚胺、氧化硅膜、氮化硅膜、以铝为主要成分的合金、铜以及多晶硅中的任意一种。
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Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187849A (ja) * | 1997-09-02 | 1999-03-30 | Nec Corp | 光素子の実装構造 |
| US6107678A (en) * | 1996-08-13 | 2000-08-22 | Sony Corporation | Lead frame and semiconductor package having a lead frame |
| JP2000269389A (ja) * | 1999-03-16 | 2000-09-29 | Mitsui High Tec Inc | 半導体装置 |
| JP2000286378A (ja) * | 1999-03-31 | 2000-10-13 | Mitsui High Tec Inc | 樹脂封止型半導体装置 |
| JP2004207758A (ja) * | 2004-04-07 | 2004-07-22 | Matsushita Electric Ind Co Ltd | 樹脂封止型半導体装置 |
| JP2005322948A (ja) * | 2005-08-05 | 2005-11-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2006041229A (ja) * | 2004-07-28 | 2006-02-09 | Nissan Motor Co Ltd | 半導体装置とその製造方法 |
| JP2010071817A (ja) * | 2008-09-18 | 2010-04-02 | Ricoh Co Ltd | 半導体センサ内蔵パッケージ |
| JP2011238943A (ja) * | 2009-05-22 | 2011-11-24 | Sharp Corp | 半導体パッケージ及び半導体パッケージの製造方法 |
| JP2012195454A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | 半導体装置 |
| JP2014145623A (ja) * | 2013-01-28 | 2014-08-14 | Omron Corp | 半導体圧力センサ |
| JP2015073108A (ja) * | 2014-11-06 | 2015-04-16 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置の製造方法、及びリードフレーム |
| US20160211198A1 (en) * | 2015-01-16 | 2016-07-21 | Rohm Co., Ltd. | Manufacturing method of semiconductor device and semiconductor device |
| JP2018172529A (ja) * | 2017-03-31 | 2018-11-08 | 京セラ株式会社 | 半導体接着用シート及び半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG106054A1 (en) * | 2001-04-17 | 2004-09-30 | Micron Technology Inc | Method and apparatus for package reduction in stacked chip and board assemblies |
| US20120126399A1 (en) * | 2010-11-22 | 2012-05-24 | Bridge Semiconductor Corporation | Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry |
| KR102448238B1 (ko) * | 2018-07-10 | 2022-09-27 | 삼성전자주식회사 | 반도체 패키지 |
-
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-
2020
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- 2020-02-18 CN CN202010098581.2A patent/CN111584451A/zh not_active Withdrawn
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107678A (en) * | 1996-08-13 | 2000-08-22 | Sony Corporation | Lead frame and semiconductor package having a lead frame |
| JPH1187849A (ja) * | 1997-09-02 | 1999-03-30 | Nec Corp | 光素子の実装構造 |
| JP2000269389A (ja) * | 1999-03-16 | 2000-09-29 | Mitsui High Tec Inc | 半導体装置 |
| JP2000286378A (ja) * | 1999-03-31 | 2000-10-13 | Mitsui High Tec Inc | 樹脂封止型半導体装置 |
| JP2004207758A (ja) * | 2004-04-07 | 2004-07-22 | Matsushita Electric Ind Co Ltd | 樹脂封止型半導体装置 |
| JP2006041229A (ja) * | 2004-07-28 | 2006-02-09 | Nissan Motor Co Ltd | 半導体装置とその製造方法 |
| JP2005322948A (ja) * | 2005-08-05 | 2005-11-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2010071817A (ja) * | 2008-09-18 | 2010-04-02 | Ricoh Co Ltd | 半導体センサ内蔵パッケージ |
| JP2011238943A (ja) * | 2009-05-22 | 2011-11-24 | Sharp Corp | 半導体パッケージ及び半導体パッケージの製造方法 |
| JP2012195454A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | 半導体装置 |
| JP2014145623A (ja) * | 2013-01-28 | 2014-08-14 | Omron Corp | 半導体圧力センサ |
| JP2015073108A (ja) * | 2014-11-06 | 2015-04-16 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置の製造方法、及びリードフレーム |
| US20160211198A1 (en) * | 2015-01-16 | 2016-07-21 | Rohm Co., Ltd. | Manufacturing method of semiconductor device and semiconductor device |
| JP2018172529A (ja) * | 2017-03-31 | 2018-11-08 | 京セラ株式会社 | 半導体接着用シート及び半導体装置 |
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