CN101958146A - 一种存储器装置及其操作方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及其操作方法，所描述的存储器装置包含相变存储器单元的参考阵列及相变存储器单元的存储器阵列，其中储存于所述参考阵列中的当前数据集与预期数据集之间的差异用以判定何时更新所述存储器阵列。所述参考阵列的高电阻状态为“部分复位”状态，其最小阻值小于所述存储器阵列的高电阻状态的最小阻值。感测电路用以读取所述参考阵列的所述存储器单元，并在储存于所述参考阵列中的当前数据集与预期数据集之间存在差异的情况下产生更新命令信号；且控制电路响应于所述更新命令信号而对所述存储器阵列的所述存储器单元执行更新操作。

Description

一种存储器装置及其操作方法
技术领域
本发明是有关于一种基于相变基础的存储器材料(包含基于硫族化物的材料)且基于其它可编程电阻性材料的高密度存储器装置，以及用于更新此类装置的方法。
背景技术
可通过施加处于适合在集成电路中实施的电平的电流，来致使基于相变的存储器材料(如基于硫族化物的材料及类似材料)在非晶相与结晶相之间变相。大体非晶态的特征在于电阻率高于大体结晶态的电阻率，此可容易被感测到以指示数据。此等特性使人们对使用可编程电阻性材料来形成可用随机存取来读取及写入的非易失性电路感兴趣。
自非晶态变为结晶态(本文中称的为设定)通常为较低电流操作。自结晶变为非晶(本文中称的为复位)通常为较高电流操作，所述操作包含较短的高电流密度脉冲，用以熔化或击穿结晶结构，在此之后，相变材料迅速冷却，从而使相变过程骤熄，并允许相变材料的至少一部分稳定于非晶态。
已观察到，一些处于复位状态的相变存储器单元会经历电阻随时间的过去而降低至低于临限值，临限值用以区分复位状态与设定状态，从而导致此等存储器单元的数据保持问题及位错误。举例而言，活性区已被复位为大体非晶态的存储器单元可能会随时间的过去而在活性区中形成结晶区分布。若此等结晶区连接以形成穿过活性区的低电阻路径，则当所述存储器单元被读取时，将检测到较低电阻状态，且导致数据错误。见Gleixner的「Phase Change Memory Reliability」(2007年第22期NVSMW)。
一种旨在解决因电阻随时间的过去而降低所导致的数据保持问题的尝试是使设定状态与复位状态之间维持相对较大的读取边限。然而，相对较大的读取边限通常需要较缓慢的设定操作及较高复位电流，以便获得设定状态与复位状态之间较大的电阻差。相对较缓慢的设定操作及较高复位电流会限制装置的操作速度，从而限制将基于相变的存储器电路用作高速存储器。
因此，使用基于相变的存储器电路的集成电路通常亦包含其它类型的存储器电路，以便满足集成电路的各种功能对存储器效能的要求。此等不同类型的存储器电路嵌入于集成电路中的各位置处，且通常包含SRAM及DARM存储器电路，以便为集成电路提供高存取速度存储器。然而，将用于各种存储器应用的不同类型的存储器电路整合于集成电路内可能较为困难，且导致高度复杂的设计。
亦已提出通过周期性地更新相变存储器单元以抵消可能随时间的过去而发生的任何电阻变化来解决数据保持问题。
一种方法是周期性地读取阵列中的每一存储器单元的电阻，以判定何时对所述特定存储器单元选择性地执行更新操作。见Happ等人的标题为「Resistive Memory Including Selective Refresh Operation」的美国专利申请公开案第US 2008/0117704号以及Parkinson等人的标题为「RefreshingMemory Cells of a Phase Change Material Memory Device」的美国专利第6,768,665号。
另一种方法是在相变存储器已被存取大于预定数目的次数时执行更新操作。见Sheu等人的标题为「Driving Method and System for a PhaseChange Memory」的美国专利申请公开案第US 2008/0170431号。
另一种方法是基于对存储器单元的主阵列执行的读取操作及写入操作的数目而对虚设存储器单元组施加应力，且检测虚设组的电阻的变化，以判定何时更新存储器单元的主阵列。见Fuji的标题为「Memory Device」的美国专利申请案第2006/0158948号。
因此，需要提供基于相变的存储器装置及用于操作此类装置的方法，其可解决上文所论述的数据保持问题，且使数据储存效能得以改良。
发明内容
如本文所述的存储器装置包含相变存储器单元的参考阵列及相变存储器单元的存储器阵列，其中储存于参考阵列中的当前数据集与预期数据集之间的差异用以判定何时更新存储器阵列。
所述存储器装置包含偏压电路，用以在存储器阵列中及参考阵列中建立低电阻状态及高电阻状态。参考阵列的高电阻状态为「部分复位」状态，其最小阻值小于存储器阵列的高电阻状态的最小阻值。
所述装置更包含：感测电路，用以读取参考阵列，并在储存于参考阵列中的当前数据集与预期数据集之间存在差异的情况下产生更新命令信号；以及控制电路，其响应于更新命令信号以对存储器阵列执行更新操作。
由于参考阵列的部分复位状态的最小阻值较低，所以参考阵列的数据保留效能比存储器阵列的数据保留效能差，且被用作对存储器阵列中存在位错误且需要执行更新操作的早期预示。
参考阵列的存储器单元数目与存储器阵列的存储器单元数目相比较小。在一个实例中，参考阵列可具有大约100个存储器单元，而存储器阵列可具有数百万个或数十亿个存储器单元。
由于参考阵列中的存储器单元的数目相对较小，所以与直接在存储器阵列中检测位错误相比，对参考阵列中的数据中的位错误的检测可更加快速地执行。此外，检测位错误所需的控制及感测电路的复杂性得以大幅简化。
由于任何特定存储器单元中出现位错误的机率较佳较小，所以与使用单一参考单元可达成的情形相比，参考阵列亦提供对存储器阵列中的可能位错误的更切合的统计预示。
本文中亦揭露用于操作包括相变单元的存储器阵列及相变单元的参考阵列的存储器装置的方法。
在审阅以下图式、详细描述及权利要求范围后，可看出本发明的其它态样及优点。
附图说明
图1为若干存储器单元的电阻的实例分布，所述存储器单元每一者包括具有两种状态之一的相变存储器元件。
图2为如本文所述之包含相变存储器单元的存储器阵列及相变存储器单元的参考阵列的集成电路的第一实施例的方块图。
图3为参考阵列及存储器阵列的若干存储器单元的电阻的实例分布，其中包含对参考阵列的部分复位。
图4说明用于集成电路的感测电路的实施例，所述感测电路可用于判定参考阵列中的数据集是否不同于预期数据集，且若不同，则产生起始更新操作过程的更新命令信号。
图5为可由控制器使用图4的电路来执行以判定何时执行更新操作的过程的实施例。
图6为绘示参考阵列及存储器阵列的相对大小及位置的实例俯视图布局。
图7说明存储器阵列及参考阵列中的相应存储器单元的一部分的实施例的示意图。
图8A至图8E绘示可在存储器阵列及参考阵列的存储器单元中实施的代表性现有技术存储器单元组态。
【主要元件符号说明】
100：低电阻设定(编程)状态/较低电阻状态
101：读取边限
102：高电阻复位(擦除)状态/高电阻状态
103：临限电阻值
210：集成电路
212：存储器阵列
214：字线译码器/字线译码器及驱动器
216、216a、216b、216c、216d：字线
218：位线译码器
220、220a、220b：位线
222：总线
224：感测电路/位线译码器/电路
226：数据总线
228：数据输入线
230：其它电路
232：数据输出线
234：控制器
236：偏压电路电压与电流源
250：参考阵列
300：存储器阵列较低电阻设定状态/较低电阻设定状态/低电阻状态
301：读取边限
302：存储器阵列较高电阻复位状态/较高电阻复位状态/高电阻状态/分布
310：低电阻状态
312：高电阻状态/分布
315：参考阵列读取边限
400：缓存器
405：参数/预期总和检查码
410：感测放大器
420：RSA参考源
430：总和检查码产生器
435：计算出的总和检查码
440：比较器
450：更新命令信号
701、702、703、704、721、722、723、724：存储器单元
711、712、713、714、731、732、733、734：存储器元件
795：源极线终端电路
796a、796b：源极线
812、822、832、842、854：第一电极
813、835：介电间隔物
814、824、834、844、852：第二电极
815、821、841、851、853：宽度
818、828、838、858：活性区
823、843：顶表面
829、849：底表面
831：侧壁表面
920：存储器元件
R1：最高电阻
R2：较低电阻
R2REF：较低电阻/最小阻值
RSA：临限电阻值
SEN：感测致能信号
具体实施方式
参看图1至图8A至图8E提供对本发明的实施例的详细描述。
在相变存储器中，通过在相变材料的活性区中引起非晶态与结晶态之间的转变来储存数据。图1为若干存储器单元的电阻的实例分布，所述存储器单元每一者包括具有两种状态之一(储存单一数据位)的相变存储器元件。存储器单元的相变存储器元件可编程为高电阻复位(经擦除)状态102及较低电阻设定(经编程)状态100(储存单一数据位)，每一状态对应于一不重叠的阻值范围。
自高电阻状态102改变为较低电阻状态100通常为较低电流操作，其中电流将相变材料加热至高于转变温度，以引起自非晶相至结晶相的转变。自较低电阻状态100改变为较高电阻状态102通常为较高电流操作，所述操作包含较短的高电流密度脉冲，用以熔化或击穿结晶结构，在此之后，相变材料迅速冷却，从而使相变过程骤熄，并允许相变材料的至少一部分稳定于非晶相。
较低电阻状态100的最高电阻R1与高电阻复位状态102的较低电阻R2之间的差界定读取边限101，其用以区分处于较低电阻状态100的单元与处于高电阻状态102的单元。可通过以下方式来判定储存于存储器单元中的数据：判定存储器单元的电阻是对应于较低电阻状态100还是对应于高电阻状态102，例如通过量测存储器单元的电阻是高于还是低于读取边限101内的临限电阻值RSA103。
为了可靠地区分复位状态102与设定状态100，维持相对较大的读取边限101是重要的。然而，已观察到，一些处于复位状态102的相变存储器单元可能经历无规律的「尾部位」效应，其中存储器单元的电阻随时间的过去而减小至低于临限电阻值RSA103，从而导致此等存储器单元出现数据保持问题及位错误。电阻的减小速率取决于若干因素，包含阵列上的结构变更、单元中的制造缺陷以及装置所暴露于的环境条件。
此外，为了满足高速存储器要求(诸如DRAM及SRAM通常所需的高速存储器要求)，基于相变的存储器电路必须以较高的设定操作速度及复位操作速度操作，并使用较少的操作电流。此等高设定速度及复位速度以及低操作电流使状态100与102之间的电阻差减小，此举进一步增加数据保持问题及位错误的可能性。
图2为包含相变存储器单元的存储器阵列212及相变存储器单元的参考阵列250的集成电路210的第一实施例的方块图。阵列212、250的存储器单元包含存取装置(诸如二极管或晶体管)，以及相变存储器元件。
如下文中更详细地描述，集成电路210包含控制器234，其控制偏压电路电压与电流源236的施加，偏压电路电压与电流源236用以在存储器阵列212的存储器单元中及参考阵列250的存储器单元中建立低电阻状态及高电阻状态。
参考阵列250的高电阻状态为「部分复位」状态，其最小阻值小于存储器阵列212的高电阻状态的最小阻值。因此，随时间的过去，参考阵列250的数据保持效能比存储器阵列212的数据保持效能差，且参考阵列250中的位错误可被用作对存储器阵列212存在位错误且需要执行更新操作的早期预示。因此，在判定储存于参考阵列250中的当前数据集与预期数据集之间的差异之后，执行对存储器阵列212的存储器单元的更新操作。
参考阵列250的存储器单元数目与存储器阵列212的存储器单元数目相比较少，且因此可更加迅速且更加容易地被读取。在一个实例中，参考阵列250可具有100个或100个以上存储器单元，而存储器阵列212可具有数百万个或数十亿个存储器单元。由于参考阵列250中的存储器单元的数目相对较小，所以与试图直接在存储器阵列212中检测位错误相比，对参考阵列250中的数据中的位错误的检测可更加快速地执行。此外，检测位错误所需的控制及感测电路的复杂性得以大幅简化。
而且，由于任何特定存储器单元中出现位错误的机率较佳较小，所以与使用单一参考单元可达成的情形相比，参考阵列250中的存储器单元提供对存储器阵列212中的可能位错误的更切合的统计预示。
字线译码器214耦合至多个字线216并与之电连通，所述多个字线216沿存储器阵列212及参考阵列250中的列配置。位线(行)译码器与多个位线220电连通，所述多个位线220沿存储器阵列212及参考阵列250中的行配置。将地址在总线222上供应至字线译码器及驱动器214以及位线译码器218。方块224中的感测电路及数据输入结构(包含存储器阵列212及参考阵列250的感测放大器电路)经由数据总线226耦合至位线译码器218。经由数据输入线228将数据自集成电路上的输入/输出端供应至方块224中的数据输入结构。集成电路210上可包含其它电路230，诸如通用处理器或专用应用电路，或提供由阵列212支持的芯片上系统功能性的模块的组合。经由数据输出线232将数据自方块224中的感测放大器供应至集成电路210上的输入/输出端，或集成电路210内部或外部的其它数据目的地。
在此实例中使用偏压配置状态机实施的控制器234控制偏压电路电压与电流源236的施加，以对存储器阵列212及参考阵列250的存储器单元施加偏压配置，诸如读取、编程、擦除、擦除验证、编程验证及更新。自控制器234发送的信号的特性决定待存取的阵列212、250以及待执行的操作。可使用此项技术中已知的专用逻辑电路来实施控制器234。在替代实施例中，控制器234包括通用处理器，其可实施于同一集成电路上，用以执行计算机程序以控制装置的操作。在其它实施例中，可利用专用逻辑电路与通用处理器的组合来实施控制器234。如下文更详细地描述，控制器234响应于来自方块224的参考阵列感测电路的更新命令而实施更新模式，以更新存储器阵列212及参考阵列250的存储器单元，所述更新命令指示储存于参考阵列中的当前数据集与预期数据集之间的差异。
存储器阵列212及参考阵列250可以同一阵列的不同单元(例如同一阵列的不同排、块或区段)的形式配置，以共享位线及/或字线。或者，存储器阵列212及参考阵列可以实体上分离的阵列的形式实施。
在操作中，阵列212、250中的存储器单元中的每一者储存由对应存储器元件的电阻表示的数据。举例而言，感测电路224中的感测放大器可通过将选定存储器单元的位线上的电压或电流与合适的参考电流或电压进行比较来判定数据值。
因此，可通过应用偏压配置以向字线及位线提供适当的电压及/或电流脉冲，使得电流流经选定存储器单元，来达成对阵列212、250的存储器单元的读取或写入。所施加的脉冲的电平及持续时间取决于阵列212、250，且亦取决于待执行的操作。可根据经验为每一实施例判定所施加的脉冲的电平及持续时间。下文更详细地阐释存储器阵列212及参考阵列250的各种操作模式。
存储器阵列
在对存储器阵列212中的存储器单元的复位(擦除)操作的偏压配置中，字线译码器214促进向字线提供合适的电压脉冲以接通存储器单元的存取晶体管。位线译码器218促进将具有合适幅值及持续时间的电压脉冲供应至位线，以诱导电流流经存储器元件，所述电流使存储器元件的活性区的温度上升至高于相变材料的转变温度，且亦高于熔化温度，从而使活性区处于液态。接着，例如通过以下方式使电流终止：使位线及字线上的电压终止，从而在活性区冷却时产生相对较快的骤熄时间，从而将相变材料设定至与如图3所示的存储器阵列较高电阻复位状态302相关联的电阻值以内的电阻。
在对存储器阵列212中的存储器单元的设定(编程)操作的偏压配置中，字线译码器214促进向字线提供合适的电压脉冲以接通存储器单元的存取晶体管。位线译码器224促进将具有合适幅值及持续时间的电压脉冲供应至位线，以诱导电流流经存储器元件，所述电流足以使活性区的温度上升至高于转变温度，且致使活性区的至少一部分自非晶相转变为结晶相，此转变使存储器元件的电阻降低，且将相变材料的电阻设定为在与存储器阵列较低电阻设定状态300相关联的电阻值范围内。
存储器阵列较低电阻设定状态300的最高电阻R1与存储器阵列较高电阻复位状态302的较低电阻R2之间的差界定存储器阵列读取边限301，其用以区分存储器阵列212的处于较低电阻设定状态300的单元与处于较高电阻复位状态302的单元。
在对存储器阵列212中的存储器单元的读取操作中，字线译码器214促进向字线提供合适的电压脉冲以接通存储器单元的存取晶体管。位线译码器218促进将具有合适幅值及持续时间的电压脉冲供应至位线，以诱导电流流经存储器元件，所述电流不会导致存储器元件经历电阻状态变化。位线上及穿过存储器单元的电流取决于存储器元件的电阻，且因此取决于所储存的数据值。因此，可通过检测存储器单元的电阻是对应于高电阻状态302还是低电阻状态300，例如通过感测电路212的感测放大器将对应位线上的电压或电流与对应于RSA的合适电压或电流进行比较，来判定储存于存储器单元中的数据值。
在存储器阵列212的更新模式下，控制器234中的控制电路执行下文更详细描述的程序。
参考阵列
参考阵列250储存由阵列250的被写至高电阻状态312及低电阻状态310的存储器单元组成的预定数据集。如在图3中可看出，参考阵列250的「部分复位」状态312的分布312的最小阻值R2REF小于存储器阵列212的复位高电阻状态的分布302的最小阻值R2。
如下文所论述，参考阵列250中所储存的数据集的由参考阵列250的存储器单元中的位错误引起的随时间的过去而发生的变化用以判定何时对存储器阵列212及参考阵列250两者执行更新操作。
将预定数据集储存于参考阵列250中的写入模式包含对相变存储器单元的设定操作及部分复位操作。在所说明的实施例中，储存于参考阵列250中的预定数据集为参考阵列250中的邻近存储器单元之间的交替的高电阻状态与低电阻状态的棋盘形图案。或者，对于数据集，可将其它技术用于参考阵列250中的存储器单元的高电阻状态及低电阻状态的配置。
在对存储器阵列250中的存储器单元的部分复位操作的偏压配置中，字线译码器214促进向字线提供合适的电压脉冲以接通存储器单元的存取晶体管。位线译码器218促进将具有合适幅值及持续时间的电压脉冲供应至位线，以诱导电流流经存储器元件，所述电流使存储器元件的活性区的温度上升至高于相变材料的转变温度，且亦高于熔化温度，从而使活性区处于液态。接着，例如通过以下方式使电流终止：使位线及字线上的电压终止，从而在活性区冷却时产生相对较快的骤熄时间，从而将相变材料设定至与如图3所示的参考阵列较高电阻部分复位状态312相关联的电阻值以内的电阻。
通过以下方式来达成参考阵列250中的存储器单元的部分复位状态的分布312中的电阻：致使与处于复位状态的存储器阵列212的存储器单元的相变存储器元件相比，参考阵列250的存储器单元的相变存储器元件的活性区具有结晶相材料与非晶相材料的不同混合，及/或较小的活性区大小。
举例而言，在存储器阵列212中的存储器单元的复位操作中，可施加用以达成由分布302表示的完全复位状态的第一复位脉冲，且在参考阵列250中的存储器单元的复位操作中，可施加用以达成由分布312表示的部分复位状态的第二复位脉冲，所述第一复位脉冲及第二复位脉冲针对脉冲宽度、脉冲高度及脉冲的尾部边缘的形状中的至少一者具有不同的值。为了达成复位状态及部分复位状态的不同分布302、312，第二复位脉冲可具有(例如)较小的脉冲宽度及/或较长的脉冲尾部，以提供比第一复位脉冲的骤熄时间慢的骤熄时间。
或者，可向存储器阵列212及参考阵列250两者施加具有相同脉冲形状的复位脉冲，且可通过阵列212、250的单元结构的差异(诸如在单元中提供用以获得不同量的电流密度的特征且因此导致电阻出现差异)来达成复位状态及部分复位状态的不同分布302及312。
在对参考阵列250中的存储器单元的设定(编程)操作的偏压配置中，字线译码器214促进向字线提供合适的电压脉冲以接通存储器单元的存取晶体管。位线译码器224促进将具有合适幅值及持续时间的电压脉冲供应至位线，以诱导电流流经存储器元件，所述电流足以使活性区的温度上升至高于转变温度，且致使活性区的至少一部分自非晶相转变为结晶相，此转变使存储器元件的电阻降低，且将相变材料的电阻设定为在与参考阵列较低电阻设定状态310相关联的电阻值范围内。
在所说明的实施例中，参考阵列较低电阻设定状态310及存储器阵列较低电阻设定状态300对应于同一电阻值范围。或者，状态300及310可对应于不同的电阻值范围。
参考阵列较低电阻设定状态310的最高电阻R1与参考阵列较高电阻复位状态312的较低电阻R2REF之间的差界定参考阵列读取边限315，其用以区分参考阵列250的处于较低电阻设定状态310的单元与处于较高电阻部分复位状态312的单元。
在参考阵列250的读取模式中，读取存储器单元的电阻状态，且使用因电阻随时间的过去而发生的变化所引起的位错误来判定何时对存储器阵列212执行更新操作。
在对参考阵列250中的存储器单元的读取操作中，字线译码器214促进向字线提供合适的电压脉冲以接通存储器单元的存取晶体管。位线译码器218促进将具有合适幅值及持续时间的电压脉冲供应至位线，以诱导电流流经存储器元件，所述电流不会导致存储器元件经历电阻状态变化。位线上及经过存储器单元的电流取决于存储器元件的电阻，且因此取决于所储存的数据值。因此，可通过检测存储器单元的电阻是对应于高电阻状态302还是低电阻状态300，例如通过感测电路212的感测放大器将对应位线上的电压或电流与对应于RSA的合适电压或电流进行比较，来判定储存于存储器单元中的数据值。
图4说明用于集成电路210的感测电路224的实施例，所述感测电路可用于判定参考阵列250中的数据集是否不同于预期的预定数据集，且若不同，则向控制器234产生更新命令信号，所述更新命令信号起始对存储器阵列212及参考阵列250的更新操作过程。
在图4中，参考阵列250通过位线220经由位线译码器218而耦合至感测放大器410的输入端。RSA参考源420耦合至感测放大器410的另一输入端，且感测致能信号SEN耦合至感测放大器410。在参考阵列250的存储器单元的读取操作期间，感测放大器410响应于其输入端处的差异而产生输出信号，所述输出信号指示存储器单元的电阻状态，且因此指示储存于存储器单元中的数据值。将感测放大器410的输出信号提供至总和检查码产生器(checksum generator)430。
在参考阵列250的读取过程期间，总和检查码产生器430使用自参考阵列250的存储器单元读取的数据集的数据值来计算总和检查码435，且将计算出的总和检查码435供应至比较器440。
可使用此项技术中已知的专用逻辑电路来实施总和检查码产生器430。在替代实施例中，总和检查码产生器430包括通用处理器，其可在同一集成电路上实施，用以执行计算机程序以控制装置的操作。在其它实施例中，可利用专用逻辑电路与通用处理器的组合来实施总和检查码产生器430。
电路224亦包含缓存器400，其储存参数405，参数405表示参考阵列的预定数据集，且电路224将此参数405提供至比较器440，作为下文所述的过程的一部分。在所说明的实施例中，参数405为对应于预定数据集的预期总和检查码405。
比较器440将计算出的总和检查码435与预期总和检查码405进行比较，且在计算出的总和检查码435与预期总和检查码405不同的情况下，产生更新命令信号REFRESH CMD 450。控制器234响应于更新命令信号REFRESH CMD 450而接着执行对存储器阵列212及参考阵列250的更新操作。
图5为过程500的实施例，过程500可由控制器234使用图4的电路234来执行以判定何时执行对存储器阵列212及参考阵列250的更新操作。
在图5中，在接收到更新检查命令之后执行过程500。直至接收到更新检查命令，过程才在方块510及520中循环。
在接收到更新检查命令(方块520)之后，控制器234引发使用方块410的感测放大器对储存于参考阵列250中的数据集的读取过程，且致使感测电路224的总和检查码产生器430根据所储存的数据集来计算总和检查码435(方块530)。
接下来，比较器440对计算出的总和检查码435与储存于缓存器400中的预期总和检查码405进行比较(方块540)。若在方块540处预期总和检查码405与计算出的总和检查码435匹配，则判定储存于参考阵列250中的数据对应于预定数据集，且不需要进行更新操作。过程500循环回方块510以等待另一更新检查命令。
若在方块540处预期总和检查码405与计算出的总和检查码435不匹配，则参考阵列250具有位错误，且比较器440产生更新命令信号REFRESH CMD 450。过程500继续至方块550。
在方块550处，控制器234响应于REFRESH CMD 450以引发待对存储器阵列212及参考阵列250执行的更新操作。控制器234致使施加适当的读取偏压配置以读取存储器单元的电阻，且若有必要，则致使施加适当的偏压配置以更新对应存储器元件的电阻，以便抵消可能已在更新循环之间发生的任何电阻变化。
亦可使用用于判定参考阵列250中的位错误的替代技术。举例而言，在参考阵列250储存棋盘式图案的实施例中，可通过使用逻辑电路检测具有相同电阻状态的连续存储器单元来判定位错误。
图6为绘示参考阵列250及存储器阵列212的相对大小及位置的实例俯视图布局。或者，阵列250、212的相对大小及位置可不同。
图7说明存储器阵列212及参考阵列250的相应存储器单元的一部分的实施例的示意图。在所说明的实施例中，存储器阵列212及参考阵列250共享位线220。或者，可使用其它组态，诸如共享字线216。
存储器阵列212包含存储器单元701、702、703、704，其具有相应的存储器元件711、712、713、714。参考阵列250包含存储器单元721、722、723、724，其具有相应的存储器元件731、732、733、734。
阵列212、250包含多个字线216，其包含在第一方向上平行延伸的字线216a、216b、216c、216d，且阵列212、250包含多个位线220，其包含在垂直于第一方向的第二方向上平行延伸的位线220a、220b。
存储器阵列212中所说明的四个存取晶体管中的每一者的源极共同连接至源极线796a，源极线796a终止于源极线终端电路795(诸如接地端子)中。在另一实施例中，存取装置的源极并不电性连接，而是可独立控制。
参考阵列250中所说明的四个存取晶体管中的每一者的源极共同连接至源极线796b，源极线796b终止于源极线终端电路795中。
源极线终端电路795可包含偏压电路(诸如电压及电流源)，且在一些实施例中包含译码电路，用于将除接地之外的偏压配置施加至源极线796。
可通过施加上文所论述的适当偏压配置来达成对阵列212、250的存储器单元的读取或写入。阵列212、250的存储器单元通过其地址而区分，以判定控制器234所发送的信号的特性，以便耦合偏压电路以施加脉冲来操作阵列212、250的存储器单元。
为了达成存储器阵列212及参考阵列250的不同的高电阻状态302及312，与处于复位状态302的存储器阵列212的存储器单元的相变存储器元件相比，参考阵列250的存储器单元的相变存储器元件的活性区具有不同的结晶相材料与非晶相材料的混合，或具有较小的活性区。
举例而言，为了达成存储器阵列212及参考阵列250的不同的高电阻状态302及312，在存储器阵列212中的存储器单元的复位操作中，可施加第一复位脉冲，且在参考阵列250中的存储器单元的复位操作中，可施加第二复位脉冲，所述第一复位脉冲及第二复位脉冲针对脉冲宽度、脉冲高度及脉冲的尾部边缘的形状中的至少一者具有不同的值。
或者，可向存储器阵列212及参考阵列250两者施加具有相同脉冲形状的复位脉冲，且可通过阵列212、250的单元结构的差异(诸如在单元中提供用以获得不同量的电流密度的特征且因此导致电阻出现差异)来达成复位状态及设定状态的不同分布302及312。
在所说明的实施例中，储存于参考阵列250中的预定数据集为参考阵列250中的邻近存储器单元之间的交替的高电阻状态与低电阻状态的棋盘式图案。因此，在所说明的实施例中，将存储器元件731、734编程至设定状态310，且将存储器元件732、733编程至部分复位状态312。
将理解，存储器阵列212及参考阵列250不限于图7中所说明的阵列组态，且亦可使用其它阵列组态，包含对阵列212及250中的每一者实施不同组态。
在图7所说明的实施例中，存储器阵列212及参考阵列250包含场效晶体管存取装置。或者，可使用其它存取装置(诸如二极管或双极接面晶体管)，包含对两个阵列212、250使用不同类型的存取装置。
在上文所述的实施例中，参考阵列250及存储器阵列212配置于单一存储器阵列内的不同位置处以共享共同的控制电路及偏压电路。或者，参考阵列250及存储器阵列212可配置于单独阵列中，且亦可每一者具有单独的控制电路及偏压电路。
在一些实施例中，参考阵列250的存储器单元及存储器阵列212的存储器单元具有实体组态相同的存储器元件。或者，阵列250、212的存储器单元可包括各种类型的具有不同实体组态的存储器元件。
图8A至图8E绘示可在阵列250、212的存储器单元中实施的代表性现有技术存储器单元结构。
图8A为说明耦合至第一电极812及第二电极814的存储器元件920的第一组态的简化横截面图。第一电极812可(例如)耦合至存取装置(诸如二极管或晶体管)的端子，而第二电极814可耦合至位线。
具有宽度815的介电间隔物813使第一电极812与第二电极814分离。存储器元件920的相变材料在介电间隔物813上延伸，并接触第一电极812及第二电极814，从而在第一电极812与第二电极814之间界定电极间路径，其路径长度由介电间隔物813的宽度815界定。在操作中，当电流在第一电极812与第二电极814之间经过并通过存储器元件920时，存储器元件920的相变材料的活性区818的变热速度比存储器元件920的其余部分的变热速度快。
图8B为说明耦合至第一电极822及第二电极824的存储器元件920的第二组态的简化横截面图。存储器元件920的相变材料具有活性区828，且分别在顶表面823及底表面829处接触第一电极822及第二电极824。存储器元件920具有宽度821，所述宽度与第一电极822及第二电极824的宽度相同。
图8C为说明耦合至第一电极832及第二电极834的存储器元件920的第三组态的简化横截面图，存储器元件920的相变材料具有活性区838。第一电极832及第二电极834由介电间隔物835分离。第一电极832、第二电极834及介电间隔物835具有侧壁表面831。存储器元件920的相变材料位于侧壁表面831上，且在介电间隔物835上延伸，以接触第一电极832及第二电极834。
图8D为说明耦合至第一电极842及第二电极844的存储器元件920的第四组态的简化横截面图。存储器元件920的相变材料具有活性区848，且分别在顶表面843及底表面849处接触第一电极842及第二电极844。存储器元件920具有宽度841，所述宽度小于第一电极842及第二电极844的宽度。
图8E为说明耦合至第一电极854及第二电极852的存储器元件920的第五组态的简化横截面图。第一电极854具有宽度851，所述宽度小于第二电极852及存储器元件920的宽度853。由于宽度851与宽度853之间存在差异，所以在操作中，存储器元件920的相变材料中的电流密度在邻近于第一电极854的区中最大，从而致使活性区858具有如图所示的「伞」形状。
本文所描述的存储器单元的实施例包含用于可编程电阻存储器元件的基于相变的存储器材料，包含基于硫族化物的材料及其它材料。硫族化物包含形成周期表中的第VI主族的一部分的四种元素氧(O)、硫(S)、硒(Se)及碲(Te)中的任一者。硫族化物包括硫族元素与正电性更强的元素或自由基的化合物。硫族化物合金包括硫族化物与其它材料(诸如过渡金属)的组合。硫族化物合金通常含有来自元素周期表的第IV主族的一或多种元素，诸如锗(Ge)及锡(Sn)。通常，硫族化物合金包含包括以下各项中之一或多者的组合：锑(Sb)、镓(Ga)、铟(In)及银(Ag)。技术文献中已描述了许多基于相变的存储器材料，包含以下各项的合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te及Te/Ge/Sb/S。在Ge/Sb/Te合金族中，许多合金成分可能是有效的。所述成分可表征为TeaGebSb100-(a+b)。一位研究者已将最有用的合金描述为沉积的材料中Te的平均浓度充分低于70％，通常低于约60％，且一般自低至约23％至高达约58％的Te且最佳约48％至58％的Te变动。Ge在材料内的浓度高于约5％，且自约8％的低值至约30％的平均值变动，大体上保持低于50％。最佳的是，Ge的浓度自约8％至约40％变动。此成分中主要组成元素的其余部分为Sb。此等百分比为原子百分比，其总共构成组成元素的原子的100％。((Ovshinsky的第5,687,112号专利，第10至11行)。另一位研究者评估的特定合金包含Ge2Sb2Te5、GeSb2Te4及GeSb4Te7(Noboru Yamada，「Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-RateRecording」，SPIE v.3109，第28至37页(1997))。更一般而言，诸如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)等过渡金属及其混合物或合金可与Ge/Sb/Te组合，以形成具有可编程电阻特性的相变合金。在Ovshinsky的′112专利中第11至13行处给出可能有用的存储器材料的具体实例，所述实例特此以引用的方式并入本文中。
在一些实施例中，硫族化物及其它相变材料掺杂有杂质，以使用经掺杂的硫族化物来修改存储器元件的导电性、转变温度、熔化温度及其它特性。用于掺杂硫族化物的代表性杂质包含氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛及氧化钛。见(例如)美国专利第6,800,504号及美国专利申请公开案第US 2005/0029502号。
相变合金能够以其在单元的活性通道区中的局部次序在第一结构状态与第二结构状态之间切换，在第一结构状态下，材料处于大体上非晶固相，在第二结构状态下，材料处于大体上结晶固相。此等合金至少为双稳态。术语非晶用于指代有序性相对较小的结构，其比单一晶体无序，所述有序性相对较小的结构具有可检测特性，诸如比结晶相高的电阻率。术语结晶用于指代有序性相对较大的结构，其比非晶结构有序，所述有序性相对较大的结构具有可检测特性，诸如比非晶相低的电阻率。通常，相变材料可在完全非晶态与完全结晶态之间的谱上以局部次序在不同可检测状态之间电切换。其它受非晶相与结晶相之间的变化影响的材料特性包含原子次序、自由电子密度及激活能量。所述材料可切换成不同的固相或切换成两个或两个以上固相的混合，从而提供完全非晶态与完全结晶态之间的灰度阶。材料中的电特性可相应地改变。
可通过施加电脉冲来使相变合金自一种相态改变为另一种相态。已观察到，较短、较高幅值的脉冲倾向于使相变材料改变为大体非晶态。较长、较低幅值的脉冲倾向于使相变材料改变为大体结晶态。较短、较高幅值脉冲中的能量高得足以允许结晶结构的键断裂，且短得足以防止原子重新对准成结晶态。无需过度的实验即可判定脉冲的特别用于特定相变合金的适当轮廓。在本揭露案的以下部分中，将相变材料称为GST，且将理解，可使用其它类型的相变材料。本文中将可用于实施PCRAM的材料描述为Ge2Sb2Te5。
本发明的其它实施例中可使用其它可编程电阻存储器材料，包含使用不同结晶相变化来判定电阻的其它材料，或使用电脉冲来改变电阻状态的其它存储器材料。实例包含用于电阻随机存取存储器(resistance randomaccess memory，RRAM)中的材料，诸如金属氧化物，包含氧化钨(WOx)、NiO、Nb2O5、CuO2、Ta2O5、Al2O3、CoO、Fe2O3、HfO2、TiO2、SrTiO3、SrZrO3、(BaSr)TiO3。额外实例包含用于磁阻随机存取存储器(magnetoresistance random access memory，MRAM)(诸如自旋力矩转移(spin-torque-transfer，STT)MRAM)的材料，例如CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O5、NiOFe2O3、MgOFe2、EuO及Y3Fe5O12中的至少一者。见(例如)标题为「Magnetic Memory Device and Method of Fabricating the Same」的美国公开案第2007/0176251号，其以引用的方式并入本文中。额外实例包含用于可编程金属化单元(programmable-metallization-cell，PMC)存储器或纳米离子存储器的固体电解质材料，诸如掺杂有银的硫化锗电解质及掺杂有铜的硫化锗电解质。见(例如)N.E.Gilbert等人的「A macro modelof programmable metallization cell devices，」(Solid-State Electronics 49(2005)1813-1819)，其以引用的方式并入本文中。
用于形成硫族化物材料的例示性方法使用PVD溅射或磁控溅射方法，其在1毫托至100毫托的压力下使用Ar、N2及/或He等为源气体。通常在室温下进行沉积。可使用纵横比为1～5的准直仪来改良注入效能。为了改良注入效能，亦使用数十伏至数百伏的DC偏压。此外，可同时使用DC偏压与准直仪的组合。用于使用化学气相沉积(chemical vapordeposition，CVD)形成硫族化物材料的例示性方法揭露于标题为「ChemicalVapor Deposition of Chalcogenide Materials」的美国公开案第2006/0172067号中，其以引用的方式并入本文中。用于使用CVD形成硫族化物材料的另一种例示性方法揭露于Lee等人的「Highly Scalable Phase ChangeMemory with CVD GeSbTe for Sub 50nm Generation」中，2007Symposiumon VLSI Technology Digest of Technical Papers(2007年VLST技术论坛技术论文摘要)，第102至103页。
任选地执行在真空中或在N2环境中的沉积后退火处理，以改良硫族化物材料的结晶态。退火温度的范围通常在100℃至400℃，退火时间少于30分钟。
虽然参照上文详述的较佳实施例及实例揭露了本发明，但应理解，此等实例意欲具有说明性意义而非限制性意义。预期熟习此项技术者将容易想到多种修改及组合，所述修改及组合将在本发明的精神及附加的权利要求范围的范畴内。

Claims (10)

1.一种存储器装置，其特征在于，包括：
一相变存储器单元的存储器阵列；
一相变存储器单元的参考阵列；
一偏压电路，用以在所述存储器阵列中及所述参考阵列中建立低电阻状态及高电阻状态，所述参考阵列的高电阻状态的最小阻值小于所述存储器阵列的高电阻状态的最小阻值；
一感测电路，用以读取所述参考阵列，并在储存于所述参考阵列中的当前数据集与预期数据集之间存在差异的情况下产生一更新命令信号；以及
一控制电路，响应于所述更新命令信号而对所述存储器阵列执行更新操作。
2.根据权利要求1所述的存储器装置，其特征在于，更包括用以储存对应于所述预期数据集的第一总和检查码的存储器，且其中所述感测电路包含逻辑，用以使用所述当前数据集来计算第二总和检查码，并将所述第一总和检查码与所述第二总和检查码进行比较以产生所述更新命令信号。
3.根据权利要求1所述的存储器装置，其特征在于，储存于所述参考阵列中的所述预期数据集是所述参考阵列中的邻近存储器单元之间交替的高电阻状态与低电阻状态的一棋盘式图案。
4.根据权利要求1所述的存储器装置，其特征在于，所述偏压电路用以对所述参考阵列中的存储器单元施加第一脉冲以建立所述参考阵列的高电阻状态，且用以对所述存储器阵列中的存储器单元施加第二脉冲以建立所述存储器阵列的高电阻状态，所述第一脉冲及所述第二脉冲针对脉冲宽度及脉冲高度中的至少一者具有不同的值。
5.根据权利要求1所述的存储器装置，其特征在于，所述参考阵列中的存储器单元的活性区小于所述存储器阵列中的存储器单元的活性区，所述参考阵列包含100个或100个以上的存储器单元。
6.一种用于操作包括相变存储器单元的存储器阵列及相变存储器单元的参考阵列的存储器装置的方法，其特征在于，所述方法包括：
将低电阻状态及高电阻状态储存于所述存储器阵列中及所述参考阵列中，所述参考阵列的高电阻状态的最小阻值小于所述存储器阵列的高电阻状态的最小阻值；
读取所述参考阵列；
判定储存于所述参考阵列中的当前数据集与预期数据集之间的差异；以及
在判定所述差异之后，对所述存储器阵列执行更新操作。
7.根据权利要求6所述的用于操作包括相变存储器单元的存储器阵列及相变存储器单元的参考阵列的存储器装置的方法，其中所述判定包含：
使用所述当前数据集来计算总和检查码；以及
对所述总和检查码与预期总和检查码进行比较以判定差异。
8.根据权利要求6所述的用于操作包括相变存储器单元的存储器阵列及相变存储器单元的参考阵列的存储器装置的方法，其特征在于，储存于所述参考阵列中的所述预期数据集是所述参考阵列中的邻近存储器单元之间交替的高电阻状态与低电阻状态的棋盘式图案。
9.根据权利要求6所述的用于操作包括相变存储器单元的存储器阵列及相变存储器单元的参考阵列的存储器装置的方法，其特征在于，所述储存包含：
对所述参考阵列中的存储器单元施加第一脉冲以建立所述参考阵列的所述高电阻状态；以及
对所述存储器阵列中的存储器单元施加第二脉冲以建立所述存储器阵列的所述高电阻状态，所述第一脉冲及所述第二脉冲针对脉冲宽度及脉冲高度中的至少一者具有不同的值。
10.根据权利要求6所述的用于操作包括相变存储器单元的存储器阵列及相变存储器单元的参考阵列的存储器装置的方法，其特征在于，所述参考阵列中的存储器单元的活性区小于所述存储器阵列中的存储器单元的活性区，所述参考阵列包含100个或100个以上的存储器单元。
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