BRPI0714865B1 - Codificador serial de taxa de dados dupla e baixa distorção de saída - Google Patents
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Abstract
CODIFICADOR SERIAL DE TAXA DE DADOS DUPLA E BAIXA DISTORÇÃO DE SAÍDA. Um codificador serial de Taxa de Dados Dupla (DDR) é fornecido. Em um aspecto, o codificador serial DDR inclui um multiplexador não sem glitches e lógica digital para garantir uma saída de codificador livre de glitches. Pela utilização de um multiplexador não sem glitches, o tamanho e a complexidade de codificador são significativamente reduzidos. Em outro aspecto, o codificador serial DDR possui uma única camada de lógica entre o estágio de registro final e a saída do codificador, resultando, assim, em uma baixa distorção de saída e uma taxa de link aumentada.
Description
[001] A presente invenção se refere geralmente a um codificador serial para links de comunicação serial de alta taxa de dados. Mais particularmente, a invenção se refere a um codificador serial de taxa de dados dupla para links de Interface Digital de Exibição Móvel (MDDI).
[002] No campo das tecnologias de interconexão, a demanda cada vez maior por taxas de dados, especialmente relacionada com as apresentações de vídeo, continua a crescer.
[003] A MDDI é um mecanismo de transferência barato e de baixo consumo de energia que permite a transferência de dados a velocidades muito altas através de um link de comunicação de faixa curta entre um hospedeiro e um cliente. A MDDI exige um mínimo de apenas quatro fios mais energia para a transferência bidirecional de dados que distribui uma largura de banda máxima de até 3.2 Gbits por segundo.
[004] Em um aplicativo, a MDDI aumenta a confiabilidade e reduz o consumo de energia em telefones tipo concha reduzindo significativamente o número de fios que correm através de uma articulação de aparelho para interconectar o controlador de banda de base digital com um monitor LCD e/ou uma câmera. Essa redução de fios também permite que os fabricantes do aparelho reduzam os custos de desenvolvimento pela simplificação dos desenhos do aparelho tipo concha ou deslizante.
[005] A MDDI é um protocolo de transferência serial, e, como tal, os dados recebidos em paralelo para a transmissão através de um link MDDI precisam ser serializados. O pedido de patente U.S. No. 11/285.397, intitulado "Double Data Rate Serial Encoder," depositado em 23 de novembro de 2005 descreve um Codificador Serial de Taxa de Dados Dupla (DDR) MDDI possuindo uma saída sem pulso aleatório. O codificador serial de saída sem pulso aleatório se beneficia de um multiplexador sem pulso aleatório, projetado com um conhecimento antecipado de uma sequência de seleção de entrada de código Gray. Esse conhecimento antecipado da sequência de seleção de entrada permite uma redução no tamanho do multiplexador e, subsequentemente, do codificador serial DDR.
[006] No entanto, os aperfeiçoamentos podem ser feitos em vários aspectos ao desenho de codificador serial DDR descrito no pedido U.S. No. 11/285.397. Em um aspecto, é notado que o multiplexador sem pulso aleatório utilizado no codificador serial DDR descrito no pedido U.S. No 11/285.397 permanece maior em tamanho do que um multiplexador. Em outro aspecto, o número de camadas lógicas entre o estágio de registro final e a saída do codificador, um fator que contribui para uma distorção por deslizamento (skewing) de saída maior e taxa de link mais baixa, pode ser significativamente reduzido.
[007] O que se precisa, portanto, é um codificador serial DDR MDDI possuindo o tamanho reduzido, complexidade e uma distorção por deslizamento de saída. O que se precisa também é que o codificador serial DDR MDDI possui uma saída sem pulso aleatório.
[008] Um codificador DDR é fornecido.
[009] Em um aspecto, o codificador serial DDR inclui um multiplexador e lógica digital para garantir uma saída de codificador livre de pulso aleatório. Pela utilização de um multiplexador, o tamanho e a complexidade do codificador são significativamente reduzidos.
[0010] Em outro aspecto, o codificador serial DDR possui uma única camada de lógica entre o estágio de registro final e a saída do codificador e um número reduzido de percursos do estágio de registro final para a saída do codificador, resultando, assim, em uma distorção por deslizamento de saída reduzida e uma taxa de link aumentada. O número reduzido de percursos do estágio de registro final para a saída do codificador também simplifica a análise de distorção por deslizamento de saída.
[0011] Modalidades adicionais, características e vantagens da presente invenção, além da estrutura e operação das várias modalidades da presente invenção, serão descritas em detalhes com referência aos desenhos em anexo.
[0012] Os desenhos em anexo, que são incorporados aqui e formam uma parte da especificação, ilustram a presente invenção e, juntamente com a descrição, servem adicionalmente para explicar os princípios da invenção e permitir que os versados na técnica pertinente criem e façam uso da invenção.
[0013] A figura 1 é um diagrama em bloco que ilustra um ambiente ilustrativo utilizando uma interface MDDI; A figura 2 é um diagrama em bloco que ilustra uma interconexão de link MDDI de acordo com uma modalidade do exemplo da figura 1; A figura 3 é um diagrama de circuito que ilustra um codificador serial MDDI; As figuras 4a e b ilustram exemplos da distorção por deslizamento de sinal; A figura 5 é um diagrama em bloco que ilustra um codificador serial MDDI de acordo com uma modalidade da presente invenção; A figura 6 é um diagrama de circuito que ilustra um codificador serial MDDI de acordo com outra modalidade da presente invenção; A figura 7 é um diagrama de temporização ilustrativo relacionando os sinais do codificador serial MDDI da figura 6; A figura 8 é um diagrama de circuito que ilustra um codificador serial MDDI de acordo com uma modalidade adicional da presente invenção; A figura 9 é um diagrama de temporização ilustrativo relacionando sinais do codificador serial MDDI da figura 8.
[0014] A presente invenção será descrita com referência aos desenhos em anexo. O desenho no qual um elemento aparece primeiro é tipicamente indicado pelos dígitos mais a esquerda no número de referência correspondente.
[0015] Essa especificação descreve uma ou mais modalidades que incorporam as características dessa invenção. As modalidades descritas exemplificam meramente a invenção. O escopo da invenção não está limitado às modalidades descritas. A invenção é definida pelas reivindicações em anexo.
[0016] As modalidades descritas, e referências na especificação a "uma modalidade", "uma modalidade ilustrativa", etc. indicam que as modalidades descritas podem incluir uma característica, estrutura em particular, mas cada modalidade pode não necessariamente incluir a característica ou estrutura em particular. Ademais, tais frases não se referem necessariamente à mesma modalidade. Adicionalmente, quando uma característica ou estrutura particular é descrita com relação a uma modalidade, acredita-se que a mesma esteja incluída no conhecimento dos versados na técnica para a realização de tal característica ou estrutura com relação a outras modalidades explicitamente ou não descritas.
[0017] As modalidades da invenção podem ser implementadas em hardware, firmware, software ou qualquer combinação dos mesmos. As modalidades da invenção também podem ser implementadas como instruções armazenadas em um meio legível por máquina, que podem ser lidas e executadas por um ou mais processadores. Um meio legível por máquina pode incluir qualquer mecanismo para o armazenamento ou transmissão de informação em uma forma legível por uma máquina (por exemplo, um dispositivo de computação). Por exemplo, um meio legível por máquina pode incluir memória de leitura apenas (ROM); memória de acesso randômico (RAM); mídia de armazenamento em disco magnético; mídia de armazenamento ótico; dispositivos de memória flash; formas elétricas, óticas e acústica ou outras formas de sinal propagado (por exemplo, ondas portadoras, sinais de infravermelho, sinais digitais, etc.) e outros. Adicionalmente, firmware, software, rotinas, instruções podem ser descritos aqui como realizando determinadas ações. No entanto, deve se apreciar que tais descrições são meramente para fins de conveniência e que tais ações de fato resultam dos dispositivos de computação, processadores, controladores ou outros dispositivos executando o firmware, software, rotinas, instruções, etc.
[0018] A MDDI é um mecanismo de transferência barato e de baixo consumo de energia que permite a transferência de dados seriais de velocidades muito altas através de um link de comunicação de baixa faixa entre um hospedeiro e um cliente.
[0019] A seguir, exemplos de MDDI serão apresentados com relação a um módulo de câmera contido em uma concha superior de um telefone móvel. No entanto, será aparente aos versados na técnica relevante que qualquer módulo possuindo características funcionalmente equivalentes ao módulo de câmera pode ser prontamente substituído e utilizado em várias modalidades dessa invenção.
[0020] Adicionalmente, de acordo com as modalidades da invenção, um hospedeiro MDDI pode compreender um dentre os vários tipos de dispositivos que podem se beneficiar da utilização da presente invenção. Por exemplo, o hospedeiro pode ser um computador portátil na forma de um dispositivo de computação portátil, laptop ou similar. Pode ser também um Assistente de Dados Pessoal (PDA), um dispositivo de paging, ou um dentre muitos telefones sem fio ou modems. Alternativamente, o hospedeiro pode ser um dispositivo de entretenimento ou apresentação portátil tal como um aparelho de DVD ou CD portátil, ou um dispositivo de jogos. Adicionalmente, o hospedeiro pode residir como um dispositivo hospedeiro ou elemento de controle em uma variedade de outros produtos comerciais amplamente utilizados ou planejados para os quais um link de comunicação de alta velocidade com um cliente é desejado. Por exemplo, um hospedeiro pode ser utilizado para transferir dados a altas taxas de um dispositivo de gravação de vídeo para um cliente com base em armazenamento para obter uma resposta aperfeiçoada, ou para uma tela maior de alta resolução para apresentações. Um aparelho tal como um refrigerador que incorpora um inventário acoplado ou sistema de computação e/ou conexões Bluetooth com outros dispositivos domésticos, pode ter capacidades de exibição aperfeiçoadas quando operando em um modo conectado à Internet ou Bluetooth, ou apresenta necessidades de fiação reduzidas para exibições in-the-door (um cliente) e teclados ou digitalizadores (cliente) enquanto o computador eletrônico ou sistemas controlados (hospedeiro) residem em outro lugar no gabinete. Em geral, os versados na técnica apreciarão que a ampla variedade de dispositivos eletrônicos modernos e aparelhos que podem se beneficiar do uso dessa interface, além da capacidade de encaixe em dispositivos mais antigos com um transporte de informação de taxa de dados maior utilizando números limitados de condutores disponíveis em conectores ou cabos recém adicionais ou existentes. Ao mesmo tempo, um cliente MDDI pode compreender uma variedade de dispositivos úteis para apresentar informação para um usuário final, ou apresentando informação de um usuário para o hospedeiro. Por exemplo, um micro monitor incorporado em óculos, um dispositivo de projeção embutido em um chapéu ou capacete, uma tela pequena ou mesmo um elemento holográfico montado em um veículo, tal como na janela ou parabrisa, ou vários alto falantes, fones de ouvido ou sistemas de som para apresentação de som ou música de alta qualidade. Outros dispositivos de apresentação incluem projetores ou dispositivos de projeção utilizados para apresentar informação para reuniões, ou para filmes e imagens de televisão. Outros exemplos incluem o uso de telas de toque ou dispositivos sensíveis, dispositivos de registro de reconhecimento de voz, digitalizadores de segurança, e assim por diante que podem ser utilizados para transferir uma quantidade significativa de informação de um usuário de dispositivo ou sistema com pouco "registro" real além do toque ou som do usuário. Adicionalmente, estações de atracação para computadores e kits para automóveis ou kits para computadores de mesa e retentores para telefones sem fio podem agir como dispositivos de interface para usuários finais ou para outros dispositivos e equipamento, e empregam clientes (dispositivos de saída ou entrada tal como mouse) ou hospedeiros para auxiliar na transferência de dados, especialmente onde redes de alta velocidade são envolvidas. No entanto, os versados na técnica reconhecerão prontamente que a presente invenção não está limitada a esses dispositivos, havendo muitos outros dispositivos no mercado, e propostos para uso, que devem fornecer aos usuários finais imagens e som de alta qualidade, em termos de armazenamento e transporte ou em termos de apresentação durante a reprodução. A presente invenção é útil no aumento do rendimento de dados entre os vários elementos ou dispositivos párea acomodar as altas taxas de dados necessárias para a realização da experiência de usuário desejada.
[0021] A figura 1 é um diagrama em bloco que ilustra um ambiente ilustrativo utilizando uma interface MDDI. No exemplo da figura 1, a MDDI é utilizada para interconectar os módulos através da articulação de um telefone tipo concha 100. Deve-se notar que enquanto determinadas modalidades da presente invenção serão descritas no contexto dos exemplos específicos, tal como as interconexões MDDI em um telefone tipo concha, isso é feito para fins de ilustração apenas e não devem ser utilizados para limitar a presente invenção a tais modalidades. Como será compreendido pelos versados na técnica relevante com base nos ensinamentos apresentados aqui, as modalidades da presente invenção podem ser utilizadas em outros dispositivos incluindo qualquer um que possa se beneficiar de possuir interconexões MDDI.
[0022] Com referência à figura 1, uma seção tipo concha inferior 102 do telefone tipo concha 100 inclui um chip de banda de base de Modem de Estação Móvel (MSM) 104. O MSM 104 é um controlador de banda de base digital. Uma seção de concha superior 114 do telefone tipo concha 100 inclui um módulo de Monitor de Cristal Líquido (LCD) 116 e um módulo de câmera 118.
[0023] Ainda com referência à figura 1, um link MDDI 110 conecta o módulo de câmera 118 ao MSM 104. Tipicamente, um controlador de link MDDI é integrado em cada um dentre o módulo de câmera 118 e MSM 104. No exemplo da figura 1, um Hospedeiro MDDI 122 é integrado ao módulo de câmera 112, enquanto um Cliente MDDI 106 reside no lado MSM do link MDDI 110. Tipicamente, o hospedeiro MDDI é o controlador principal do link MDDI. No exemplo da figura 1, os dados de pixel do módulo de câmera 118 são recebidos e formatados em pacotes MDDI pelo Hospedeiro MDDI 122 antes de ser transmitido no link MDDI 110. O cliente MDDI 106 recebe os pacotes MDDI e converte novamente os mesmos em dados de pixel do mesmo formato que o gerado pelo módulo de câmera 118. Os dados de pixel são então enviados para um bloco adequado em MSM 104 para processamento.
[0024] Ainda com referência à figura 1, um link MDDI 112 conecta o módulo LCD 116 ao MSM 104. No exemplo da figura 1, o link MDDI 112 interconecta um Hospedeiro MDDI 108, integrado ao MSM 104, e um Cliente MDDI 120 integrado ao módulo LCD 116. No exemplo da figura 1, os dados de exibição gerados por um controlador gráfico do MSM 104 são recebidos e formatados em pacotes MDDI pelo Hospedeiro MDDI 108 antes de serem transmitidos para o link MDDI 112. O cliente MDDI 120 recebe os pacotes MDDI e converte novamente os mesmos em dados de exibição par auso pelo módulo LCD 116.
[0025] A figura 2 é um diagrama em bloco que ilustra a interconexão de link MDDI 110 de acordo com o exemplo da figura 1. Como descrito acima, uma das funções do link MDDI 110 é transferir os dados de pixel do módulo de câmera 118 para o MSM 104. De acordo, na modalidade da figura 2, uma interface de quadro 206 conecta o módulo de câmera 118 ao Hospedeiro MDDI 122. A interface de quadro 206 serve para transferir dados de pixel do módulo de câmera 118 para o Hospedeiro MDDI 122.
[0026] Tipicamente, o módulo de câmera 118 recebe dados de pixel de uma câmera através de uma interface paralela, armazena os dados de pixel, e então transfere os mesmos para o Hospedeiro MDDI 122 quando o hospedeiro estiver pronto. O Hospedeiro MDDI 122 encasula os dados de pixel recebidos em pacotes MDDI. No entanto, a fim de o Hospedeiro MDDI 122 ser capaz de transmitir os dados de pixel par ao link MDDI 110, uma serialização dos pacotes MDDI é necessária.
[0027] Na modalidade da figura 2, um módulo serializador 202, integrado com o Hospedeiro MDDI 122, serve para mudar serialmente os pacotes MDDI no link MDDI 110. Na extremidade MSM do link MDDI 110, um módulo deserializer 204, integrado dentro do cliente MDDI 106, reconstrói os pacotes MDDI a partir dos dados seriais recebidos através do link MDDI 110. O cliente MDDI 106 então remove o encapsulamento MDDI e transfere os dados de pixel paralelos através de uma interface de quadro 208 para um bloco adequado de MSM 104.
[0028] A figura 3 é um diagrama de circuito que ilustra um codificador serial MDDI 300. O codificador serial MDDI 300 é descrito em maiores detalhes no pedido U.S. No. 11/285.397, intitulado "Double Data Rate Serial Encoder", depositado em 23 de novembro de 2005. O codificador serial 300 inclui um estágio de registro de dados final, ilustrado utilizando-se flip-flops 320 e 322, um estágio de registro de entrada de seleção, ilustrado utilizando-se os flip-flops 314, 316, e 318, e um conjunto de circuitos de multiplexador sem pulso aleatório 324.
[0029] Os flip-flops de estágio de registro de dados final 320 e 322 recebem sinais de entrada de dados 308 e 310, respectivamente. Em uma modalidade, os sinais de entrada de dados 308 e 310 possuem cada um 4 bits. De acordo, os flip-flops 320 e 322 são, cada um, flip-flops de 4 bits. Em outras modalidades, os flip-flops 320 e 322 podem ser substituídos por quatro flip-flops de 2 bits ou oito flip-flops de 1 bit. Como ilustrado na figura 3, os flip-flops 320 e 322 são flip-flops D, mas outros tipos de flip-flops ou registros também podem ser utilizados como compreendido pelos versados na técnica com base nos ensinamentos apresentados aqui. Os flip-flops 320 e 322 são controlados por um sinal de relógio 312 e atualizam suas saídas a cada borda elevada do sinal de relógio 312.
[0030] Os flip-flops de estágio de registro de entrada de seleção 314, 316 e 318 recebem sinais de registro de seleção sel(2) 302, sel(1) 304 e sel(0) 306, respectivamente. Os sinais de registro de seleção 302, 304 e 306 são tipicamente fornecidos por um contador e são utilizados para selecionar o registro do conjunto de circuitos de multiplexador 324. Em uma modalidade, os sinais selecionados 302, 304 e 306 são gerados de acordo com uma sequência de código Gray, que é conhecida de antemão pelo conjunto de circuitos de multiplexador 324, permitindo assim uma saída de multiplexador sem pulso aleatório. Os flip-flops 314, 316 e 318 são flip-flops D, mas outros tipos de flip-flops também podem ser utilizados como compreendido pelos versados na técnica com base nos ensinamentos apresentados aqui. os flip-flops 314, 316 e 318 também são controlados pelo sinal de relógio 312, com o flip-flop 318 atualizando sua saída nas bordas em elevação do sinal de relógio 312 e os flip-flops 314 e 316 atualizando suas saídas nas bordas em depressão do sinal de relógio 312.
[0031] O conjunto de circuitos do multiplexador 324 recebe sinais de registro de dados do estágio de registro de dados final e os sinais de seleção registrados a partir do estágio de registro de entrada de seleção, e gera a saída 334 do codificador serial 300. O conjunto de circuitos de multiplexador 324 gera uma saída de codificador sem pulso aleatório utilizando um conhecimento antecipado da sequência de seleção de registro de código Gray. O conjunto de circuitos de multiplexador 324 inclui quatro camadas de lógica 326, 328, 330 e 332 que separam o estágio de registro de dados final (flip-flops 320 e 322) e o estágio de registro de entrada de seleção (flip-flops 318, 320 e 322) da saída do codificador 334. A camada lógica 326 inclui um conjunto de circuitos de inversor em determinados percursos do estágio do registro de entrada de seleção até a saída do codificador. A camada lógica 326 é acoplada através de uma interconexão à camada lógica 328, que inclui uma pluralidade de portas AND. Por sua vez, a camada lógica 328 é acoplada através de uma interconexão à camada lógica 330. A camada lógica 330 inclui uma pluralidade de portas OR, que fornece entradas da camada lógica 332. A camada lógica 332 inclui uma porta OR que fornece a saída 334 do codificador serial.
[0032] É notado que as quatro camadas lógicas 326, 328, 330 e 332 do conjunto de circuitos do multiplexador 324 são baseadas na lógica combinatória e não são acionadas pelos sinais de relógio. De acordo, os retardos na propagação de sinal em diferentes percursos do estágio de registro de dados final e/ou estágio de registro de entrada de seleção para a saída do codificador podem ser diferentes. Adicionalmente, os retardos de propagação de sinal podem variar de acordo com a temperatura e/ou variações de processo no conjunto de circuitos de codificador, tornando os mesmos difíceis de se monitorar e/ou compensar.
[0033] Tipicamente, possuindo diferentes retardos de propagação de sinal em percursos para a saída do codificador resulta no que é conhecido como " distorção por deslizamento de saída", com a saída do codificador real sendo distorcido por deslizamento ou distorcida com relação a uma saída nominal desejada. a distorção por deslizamento de saída pode resultar também da distorção por deslizamento de um sinal único que contribui para a saída do codificador.
[0034] As figuras 4a e 4b ilustram exemplos de distorção por deslizamento de sinal. A figura 4a ilustra distorção por deslizamento em um sinal ilustrativo 400, onde as bordas em depressão e/ou elevação podem ocorrer mais cedo ou mais tarde do que o ideal. A figura 4b ilustra a distorção por deslizamento entre dois sinais Saída 1 e Saída 2. A Saída 1 e Saída 2 resultam dos sinais de entrada sincronizados 402 e 402 se propagando através dos percursos 406 e 408, respectivamente, do circuito ilustrativo 414, com percursos 406 e 408 possuindo retardos de propagação de sinal diferentes. a distorção por deslizamento entre os sinais Saída 1 e Saída 2, ilustrado como "tsk" na figura 4b representa a magnitude de diferença de tempo entre os sinais de Saída 1 e Saída 2, que idealmente ocorreriam simultaneamente. Note-se que a distorção por deslizamento entre os sinais Saída 1 e Saída 2 pode resultar em uma distorção por deslizamento de saída na saída 412 do circuito ilustrativo 414.
[0035] Em determinados casos, a distorção por deslizamento de saída pode causar uma redução na taxa de link MDDI máxima. É evidente, portanto, que a distorção por deslizamento de saída deve ser minimizada.
[0036] De acordo com a presente invenção, a distorção por deslizamento de saída é reduzida pela minimização dos efeitos dos fatores que contribuem para o mesmo. Em um aspecto, a distorção por deslizamento de saída é afetada pela distorção por deslizamento individual de cada sinal (do estágio de registro de dados final e/ou estágio de registro de entrada de seleção) que contribui para a saída do codificador. Em outro aspecto, a distorção por deslizamento de saída é proporcional às magnitudes dessas distorções por deslizamento de sinal individuais, que, por sua vez, são proporcionais aos comprimentos de seus percursos de sinal respectivos (uma função do número de camadas lógicas sucessivas para alcançar a saída do codificador).
[0037] Como tal, a distorção por deslizamento de saída pode ser reduzido pela minimização: (1) o número de sinais (do estágio de registro de dados final e/ou estágio de registro de entrada de seleção) que contribui para a saída do codificador, e (2) o número de camadas lógicas do estágio de registro de dados final e/ou estágio de registro de entrada de seleção para a saída do codificador.
[0038] A figura 5 é um diagrama em bloco que ilustra um codificador serial MDDI 500 de acordo com uma modalidade da presente invenção. O codificador serial 500 inclui um multiplexador 506 e um circuito de sincronização 510.
[0039] O multiplexador 506 recebe o sinal de entrada de dados 404 e os sinais de seleção de registro 502 e gera o sinal de saída 508. Em uma modalidade, o sinal de entrada de dados 504 inclui um sinal de 8 bits. Em outras modalidades, o sinal de entrada de dados 504 inclui dois sinais de 4 bits, quatro sinais de 2 bits, ou oito sinais de 1 bit. Os sinais de seleção de entrada 502 controlam o multiplexador 506 para acoplar um dos sinais de entrada de dados recebido à saída do multiplexador. Tipicamente, o número, N, de sinais de seleção de entrada 502 é tal que 2N é igual ao número de bits de dados no sinal 504. Na figura 5, o número de sinais de seleção de entrada 502 é igual a 3, tornando o multiplexador 506 um multiplexador 8:1.
[0040] Visto que a saída 508 do multiplexador 506 pode ser, o codificador serial 500 pode ser simplificado de forma significativa. Em um aspecto, os bits de dados no sinal de entrada 504 podem mudar a qualquer momento e não apenas quando não estão sendo selecionados para a saída, como em um multiplexador sem pulso aleatório. Em outro aspecto, a sequência de seleção de entrada portada pelos sinais de seleção de entrada 502 não precisam mais aderir a uma sequência de código Gray.
[0041] De acordo, para se gerar uma saída de codificador sem pulso aleatório, um circuito de sincronização 510 é utilizado para garantir que quaisquer pulsos aleatórios na saída 508 sejam removidos na saída do codificador 512. Em uma modalidade, o circuito de sincronização 510 inclui um estágio de registro de dados final acionado por relógio que permite que os sinais contribuindo para a saída do codificador tenham uma distorção por deslizamento mínimo com relação um ao outro. Adicionalmente, o estágio de registro de dados final é um número muito pequeno de camadas lógicas longe da saída do codificador, reduzindo, adicionalmente, a distorção por deslizamento de saída.
[0042] O codificador serial 600 inclui um estágio de registro de dados, ilustrado utilizando-se flip-flop 620, um estágio de registro de entrada de seleção, ilustrado utilizando-se os flip-flops 612, 614 e 616, um multiplexador 622, e um circuito de sincronização 626.
[0043] O flip-flop do estágio de registro de dados 620 recebe o sinal de entrada de dados 610. Em uma modalidade, o sinal de entrada de dados 610 inclui um sinal de 8 bits. De acordo, o flip-flop 620 é um flip-flop de 8 bits. Em outras modalidades, o flip-flop 620 pode ser substituído por dois flip-flops de 4 bits, quatro flipflops de 2 bits ou oito flip-flops de 1 bit. Como ilustrado na figura 6, o flip-flop 620 é um flip-flop D, mas outros tipos de flip-flops ou registros também podem ser utilizados como compreendido pelos versados na técnica com base nos ensinamentos apresentados aqui.
[0044] Os flip-flops do estágio de registro de entrada de seleção 612, 614 e 616 recebem os sinais de entrada de seleção sel(2) 602, sel(1) 604 e sel(0) 606, respectivamente. Os sinais de entrada de seleção 602, 604 e 606 são tipicamente fornecidos por um contador e são utilizados para selecionar o registro do multiplexador 622. Os sinais de seleção 602, 604 e 606 não precisam aderir a qualquer tipo de sequência de seleção de entrada, tal como uma sequência de código Gray, por exemplo. Os flip-flops 612, 614 e 616 são flip-flops D, mas outros tipos de flip flops também podem ser utilizados como compreendido pelos versados na técnica com base nos ensinamentos apresentados aqui.
[0045] O multiplexador 622 recebe sinais de entrada de dados do estágio de registro de dados e os sinais de seleção de entrada do estágio de registro de entrada de seleção, e gera o sinal de saída 624. Em uma modalidade, o multiplexador 622 é um multiplexador 8:1.
[0046] O multiplexador 622 é um multiplexador. Em outras palavras, os pulsos aleatórios podem ocorrer na saída 624 do multiplexador 622. De acordo, a saída 624 do multiplexador 622 é fornecida para um circuito de sincronização 626 para garantir que quaisquer pulsos aleatórios na saída 624 sejam removidos na saída do codificador 642.
[0047] O circuito de sincronização 626 inclui um primeiro estágio XOR, ilustrado utilizando-se portas XOR 628 e 630, um estágio de registro de dados final, ilustrado utilizando-se flip-flops 632, 634, 636, e 638, e um estágio XOR final, ilustrado utilizando a porta XOR 640, para gerar a saída do codificador 642.
[0048] As primeiras portas de estágio XOR 628 e 630 recebem o sinal de saída 624 e os sinais de realimentação dos flip-flops 636 e 634, respectivamente. As saídas das portas XOR 628 e 630 são respectivamente recebidas pelos flip-flops 632, 634, e 636, 638. Os flip-flops 632, 634, 636 e 638 são controlados por um sinal de relógio clk, com os flip-flops 632 e 634 atualizando as saídas nas bordas em elevação do sinal de relógio e os flip-flops 636 e 638 atualizando as saídas nas bordas em depressão do sinal de relógio.
[0049] Os flip-flops 634 e 636 são flip-flops de realimentação do estágio de registro de dados final possuindo suas saídas acopladas de forma cruzada com as portas XOR 628 e 630 do primeiro estágio XOR. Em outras modalidades, os sinais de realimentação para as portas XOR 628 e 630 são fornecidos a partir das saídas dos flip-flops 638 e 632, respectivamente, com os flip-flops 634 e 636 eliminados do estágio de registro de dados final. Um desenho mais estável, no entanto, é alcançado pela utilização de flip-flops 634 e 636 para fornecer sinais de realimentação para o primeiro estágio XOR. Isso reduz qualquer direcionamento adicional das saídas dos flip-flops 632 e 638, que então precisam apenas entrar no estágio XOR final do circuito de sincronização 626.
[0050] O estágio XOR final do circuito de sincronização 626 inclui uma porta XOR única 640, que recebe as saídas dos flip-flops 632 e 638 e envia a saída do codificador 642. A saída do codificador 642 é uma saída sem pulso aleatório com baixa distorção por deslizamento de saída.
[0051] É notado que no codificador serial 600, uma única camada de lógica separa o estágio de registro de dados final da saída do codificador. De acordo, a distorção por deslizamento individual dos sinais que contribuem para a saída do codificador permanece muito baixo. Adicionalmente, é notado que apenas dois sinais do estágio de registro de dados final (saídas dos flip-flops 632 e 638) contribuem para a saída do codificador 642, reduzindo ainda mais a distorção por deslizamento de saída. O número reduzido de percursos do estágio de registro final para a saída do codificador também simplifica a análise da distorção por deslizamento de saída.
[0052] A figura 8 é um diagrama em circuito que ilustra um codificador serial MDDI 800 de acordo com uma modalidade adicional da presente invenção. o codificador serial MDDI 800 é similar em vários aspectos ao codificador serial MDDI 600 da figura 6, mas emprega uma implementação de circuito de sincronização diferente 812. É notado que, na prática, o circuito de sincronização é equivalente a um flip-flop de borda dupla, e, de acordo, qualquer implementação de um flip-flop de borda dupla ou conjunto de circuitos funcionalmente equivalente pode ser utilizado para o circuito de sincronização de acordo com as modalidades da presente invenção.
[0053] Na figura 8, o circuito de sincronização 812 inclui um estágio de registro de dados final, ilustrado utilizando flip-flops 804 e 806 e um multiplexador 808. Os flip-flops 804 e 806 recebem o sinal de saída 624 do multiplexador 622 e são controlados pelo sinal de relógio 802, com o flip-flop 804 atualizando sua saída nas bordas em elevação do sinal de relógio 802 e o flip-flop 806 atualizando sua saída nas bordas em depressão do sinal de relógio 802. As saídas dos flip-flops 804 e 806 formam subsequentemente entradas para o multiplexador 808. O multiplexador 808 também é controlado pelo sinal de relógio 802, com a saída do flip-flop 804 sendo a saída do multiplexador 808 quando o sinal de relógio 802 é alto e a saída do flip-flop 806 sendo a saída do multiplexador 808 quando o sinal de relógio 802 é baixo, para gerar a saída do codificador 810. É notado que, na modalidade 800, a saída do codificador 810 possui uma condição de race no sinal de relógio 802. Essa condição de race é um resultado de uma borda em elevação ou em depressão no sinal de relógio 802 fazendo com que a entrada atualmente selecionada para o multiplexador 808 mude. A saída do codificador 810 é sem pulso aleatório apenas ser uma borda em elevação ou depressão do sinal de relógio 802 tiver selecionado a outra entrada do multiplexador 808 como a saída do codificador 810 antes da entrada atual mudar. Como um exemplo, quando o sinal de relógio 802 é baixo, a saída do flip-flop 806 está sendo enviada a partir do multiplexador 808 como saída do codificador 810. Em uma borda em elevação do sinal de relógio 802, a saída do flipflop 806 será atualizada para um novo estado enquanto que, ao mesmo tempo, a saída do flip-flop 804 é selecionada como a saída do multiplexador 808 como a saída do codificador 810. Para evitar pulsos aleatórios na saída do codificador 810, o retardo do sinal de relógio 802 através do multiplexador 808 para a saída do codificador 810 deve ser inferior ao retardo do sinal de relógio 802 através dos flip-flops 804 ou 806 para o multiplexador 808. Desde que essa condição de temporização seja correspondida, a saída do codificador 801 é uma saída sem pulso aleatório com baixa distorção por deslizamento de saída.
[0054] É notado também que no codificador serial 800, uma única camada de lógica separa o estágio de registro de dados final da saída do codificador com apenas dois sinais do estágio de registro de dados final contribuindo para a saída do codificador 810, resultando, assim, em uma distorção por deslizamento de saída reduzido e uma análise de distorção por deslizamento de saída simplificada.
[0055] A figura 7 é um diagrama de temporização ilustrativo relacionando os sinais do codificador serial MDDI 600 da figura 6. Nesse diagrama ilustrativo, as transições de entradas de seleção, ilustradas como sinal sel [2:0] na figura 7, estão de acordo com uma sequência de código Gray como tipicamente necessário para os codificadores MDDI com multiplexador sem pulso aleatório. De acordo, o multiplexador 622 da figura 6 opera de forma idêntica a um multiplexador sem pulso aleatório, mas sem a exigência de saída livre de pulso aleatório. Note-se que a sequência de entradas de seleção na figura 7 é uma sequência ilustrativa e que outras sequências de entrada de seleção também podem ser utilizadas.
[0056] O sinal din[7:0] na figura 7 corresponde ao sinal de entrada de dados 610 na figura 6. Uma sequência ilustrativa do sinal din[7:0] é fornecida na figura 7.
[0057] O sinal din_reg[7:0] corresponde ao sinal din_reg[7:0] ilustrado na figura 6, e pode ser gerado a partir do sinal din[7:0] de acordo com o sinal data_en na figura 7. Uma sequência ilustrativa do sinal din_reg[7:0] é fornecida na figura 7.
[0058] O sinal desired_data_out corresponde ao sinal 624 na figura 6.
[0059] Os sinais out_rise e out_fall correspondem às saídas dos flip-flops 632 e 638, respectivamente. Note- se que out_rise=(desired_data_out XOR out_fall) e que out_fall=(desired_data_out XOR out_rise). Note-se também que o sinal dout = out_rise XOR out_fall. De acordo, um dos dois registros de saída final pode acionar o valor desired_data_out para dout mantendo ou invertendo sua saída. O sinal dout é equivalente ao sinal desired_data_out, mas é retardado por 1/2 ciclo de relógio.
[0060] A figura 9 é um diagrama de temporização ilustrativo relacionando os sinais do codificador serial MDDI 800 da figura 8. Similar ao diagrama de temporização ilustrativo da figura 7, as transições de entrada de seleção, ilustradas como sel[2:0] na figura 9, estão de acordo com uma sequência de código Gray como tipicamente necessário para os codificadores MDDI com multiplexador sem pulso aleatório. Note-se, no entanto, que a sequência de entradas de seleção ilustrada na figura 9 é apenas ilustrativa e que outras sequências de entradas de seleção também podem ser utilizadas.
[0061] O sinal din[7:0] na figura 9 corresponde ao sinal de entrada de dados 610 na figura 8. Uma sequência ilustrativa do sinal din[7:0] é fornecida na figura 9.
[0062] O sinal din_reg[7:0] corresponde à saída do flip-flop 620 na figura 8. Uma sequência ilustrativa do sinal din_reg[7:0] é fornecida na figura 9.
[0063] O sinal desired_data_out corresponde ao sinal 624 da figura 8.
[0064] Os sinais pos_reg e neg_reg correspondem às saídas dos flip-flops 804 e 806, respectivamente, na figura 8.
[0065] O sinal dout corresponde a dout de saída de codificador 810 na figura 8. Note-se que dout é equivalente ao sinal desired_data_out, mas é retardado por 1 ciclo de relógio, com um retardo de 1/2 ciclo de relógio devido aos flip-flops 804 e 806 e um retardo de 1/2 ciclo de relógio devido ao multiplexador 808.
[0066] Enquanto várias modalidades da presente invenção foram descritas acima, deve-se compreender que as mesmas foram apresentadas por meio de exemplo apenas, e não de limitação. Será aparente aos versados na técnica relevante que várias mudanças na forma e detalhes podem ser realizadas sem se distanciar do espírito e escopo da invenção. Dessa forma, a abrangência e o escopo da presente invenção não devem ser limitados por qualquer uma das modalidades ilustrativas descritas acima, mas devem ser definidas apenas de acordo com as reivindicações a seguir e suas equivalências.
Claims (13)
1. Codificador serial (600, 800), compreendendo: flip-flops (620) para armazenar uma pluralidade de bits de entrada de dados; flip-flops (612, 614, 616) para armazenar uma pluralidade de bits de entrada de seleção; um multiplexador (622) para emitir serialmente a pluralidade de bits de entrada de dados de acordo com uma seqüência de seleção de entrada gerada pela pluralidade de bits de entrada de seleção; e um circuito de sincronização (812) para eliminar glitches a partir de uma saída do multiplexador, gerando, assim, uma saída de codificador serial sem glitches (dout), em que o circuito de sincronização inclui um estágio de registro acionado por relógio, o codificador serial caracterizado pelo fato de que o estágio de registro acionado por relógio é implementado usando pelo menos dois flip-flops, em que a saída (624) do multiplexador (622) é acoplada a uma entrada de dados do estágio de registro acionado por relógio (804, 806), e em que o estágio de registro (804, 806) é separado por uma única camada lógica (640, 808) a partir da saída de codificador serial.
2. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o multiplexador (622) tem uma pluralidade de entradas de dados, uma pluralidade de entradas de seleção e uma saída; os flip-flops compreendem adicionalmente uma pluralidade de flip-flops de entrada de dados (620) acoplada às entradas de dados do multiplexador; os flip-flops compreendem adicionalmente uma pluralidade de flip-flops de entrada de seleção (612, 614, 616) acoplada às entradas de seleção do multiplexador; e o circuito de sincronização (626, 812) é acoplado à saída do multiplexador e fornece uma saída do codificador serial (642, 810), em que o circuito de sincronização compreende um estágio de registro de dados final (632, 634, 636, 638, 804, 806) e o estágio de registro de dados final é separado por uma única camada lógica (640, 808) a partir da saída do codificador serial, em que a saída do multiplexador (624) é acoplada a uma entrada de dados do estágio de registro de dados final (804, 806), e em que o circuito de sincronização elimina quaisquer glitches a partir da saída do multiplexador.
3. Codificador, de acordo com a reivindicação 2, caracterizado pelo fato de que o multiplexador possui oito entradas de dados e três entradas de seleção.
4. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o multiplexador é um multiplexador sem proteção contra glitches.
5. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que os flip-flops de entrada de dados e os flip-flops de entrada de seleção são flip-flops D.
6. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que as entradas de seleção do multiplexador são fornecidas por um contador alimentado por um sinal de relógio.
7. Codificador, de acordo com a reivindicação 6, caracterizado pelo fato de que o multiplexador emite um bit em cada borda do sinal de relógio.
8. Codificador, de acordo com a reivindicação 2, caracterizado pelo fato de que o estágio de registro de dados final é acionado por relógio.
9. Codificador, de acordo com a reivindicação 2, caracterizado pelo fato de que o codificador recebe uma entrada de dados paralela e emite de forma serial a entrada de dados em um link de comunicações serial.
10. Codificador, de acordo com a reivindicação 9, caracterizado pelo fato de que o link de comunicações serial é um link de Interface Digital de Display Móvel (MDDI).
11. Codificador, de acordo com a reivindicação 2, caracterizado pelo fato de que o circuito de sincronização é implementado utilizando-se qualquer flip-flop de borda dupla.
12. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o estágio de registro acionado por relógio emite dois sinais, e em que a saída de codificador serial é determinada ao selecionar um dentre os dois sinais, de modo que a saída de codificador serial seja determinada somente pelos dois sinais a partir do estágio de registro.
13. Codificador, de acordo com a reivindicação 12, caracterizado pelo fato de que o codificador serial é tornado um codificador de taxa de dados duplas quando o multiplexador emite serialmente um bit em cada borda de um sinal de relógio.
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