BR102017026277A2 - elemento de comutação e método de fabricação de elemento de comutação - Google Patents

elemento de comutação e método de fabricação de elemento de comutação Download PDF

Info

Publication number
BR102017026277A2
BR102017026277A2 BR102017026277A BR102017026277A BR102017026277A2 BR 102017026277 A2 BR102017026277 A2 BR 102017026277A2 BR 102017026277 A BR102017026277 A BR 102017026277A BR 102017026277 A BR102017026277 A BR 102017026277A BR 102017026277 A2 BR102017026277 A2 BR 102017026277A2
Authority
BR
Brazil
Prior art keywords
layer
type
semiconductor
semiconductor substrate
semiconductor layer
Prior art date
Application number
BR102017026277A
Other languages
English (en)
Other versions
BR102017026277B1 (pt
Inventor
Yamada Tetsuya
Okawa Takashi
Mori Tomohiko
Ueda Hiroyuki
Original Assignee
Toyota Jidosha Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Jidosha Kabushiki Kaisha filed Critical Toyota Jidosha Kabushiki Kaisha
Publication of BR102017026277A2 publication Critical patent/BR102017026277A2/pt
Publication of BR102017026277B1 publication Critical patent/BR102017026277B1/pt

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Thyristors (AREA)

Abstract

a presente invenção refere-se a um elemento de comutação (10) que inclui um substrato semicondutor (12) que inclui uma primeira camada semicondutora de tipo n (44), uma camada de corpo de tipo p (42) constituída por uma camada epitaxial e uma segunda camada semicondutora de tipo n (40) separada da primeira camada semicondutora de tipo n (44) pela camada de corpo (42), uma película de isolamento de porta (28) que cobre um intervalo através da superfície da primeira camada semicondutora do tipo n (44), a superfície da camada de corpo (42) e a superfície da segunda camada semicondutora do tipo n (40) e um eletrodo de porta (26) que faceia a camada de corpo (42) através da película isolante de porta (28). uma interface (50) entre a primeira camada semicondutora de tipo n (44) e a camada de corpo (42) inclui uma superfície inclinada (52, 63). a superfície inclinada (52, 63) está inclinada de tal modo que a profundidade da camada de corpo (42) aumenta à medida que uma distância de uma extremidade (42a) da camada de corpo (42) aumenta em uma direção horizontal. a superfície inclinada (52, 63) está disposta abaixo do eletrodo de porta (26).

Description

(54) Título: ELEMENTO DE COMUTAÇÃO E MÉTODO DE FABRICAÇÃO DE ELEMENTO DE COMUTAÇÃO (51) Int. Cl.: H01L 27/00 (30) Prioridade Unionista: 27/12/2016 JP 2016253898 (73) Titular(es): TOYOTA JIDOSHA
KABUSHIKI KAISHA (72) Inventor(es): TETSUYA YAMADA; TAKASHI OKAWA; TOMOHIKO MORI; HIROYUKI UEDA (74) Procurador(es): DANNEMANN, SIEMSEN, BIGLER & IPANEMA MOREIRA (57) Resumo: A presente invenção refere-se a um elemento de comutação (10) que inclui um substrato semicondutor (12) que inclui uma primeira camada semicondutora de tipo n (44), uma camada de corpo de tipo p (42) constituída por uma camada epitaxial e uma segunda camada semicondutora de tipo n (40) separada da primeira camada semicondutora de tipo n (44) pela camada de corpo (42), uma película de isolamento de porta (28) que cobre um intervalo através da superfície da primeira camada semicondutora do tipo n (44), a superfície da camada de corpo (42) e a superfície da segunda camada semicondutora do tipo n (40) e um eletrodo de porta (26) que faceia a camada de corpo (42) através da película isolante de porta (28). Uma interface (50) entre a primeira camada semicondutora de tipo n (44) e a camada de corpo (42) inclui uma superfície inclinada (52,
63). A superfície inclinada (52, 63) está inclinada de tal modo que a profundidade da camada de corpo (42) aumenta à medida que uma distância de uma extremidade (42a) da camada de corpo (42) aumenta em uma direção horizontal. A superfície inclinada (52, 63) está disposta abaixo do eletrodo de porta (26).(,..)
2642a 52 28 20 44a 5242a 0 22 40 42 24
Figure BR102017026277A2_D0001
1/18
Relatório Descritivo da Patente de Invenção para ELEMENTO DE COMUTAÇÃO E MÉTODO DE FABRICAÇÃO DE ELEMENTO DE COMUTAÇÃO.
ANTECEDENTE DA INVENÇÃO
1. Campo da Invenção [001] A presente invenção refere-se a um elemento de comutação e a um método de fabricação de um elemento de comutação.
2. Descrição da Técnica Relacionada [002] A Publicação de Pedido de Patente Japonesa Não Examinada No. 2009-147381 (JP 2009-147381 A) descreve um elemento de comutação que inclui uma primeira camada semicondutora de tipo n (região de deriva), uma camada de corpo de tipo p e uma segunda camada semicondutora de tipo n (região de origem). A segunda camada semicondutora de tipo n é separada da primeira camada semicondutora de tipo n pela camada de corpo. Um eletrodo de porta faceia a camada de corpo, que está em uma faixa que separa a primeira camada semicondutora de tipo n e a segunda camada semicondutora do tipo n uma da outra, através de uma película de isolamento de porta. No elemento de comutação, uma interface entre a primeira camada semicondutora de tipo n e a camada de corpo tem uma superfície inclinada que é inclinada de modo que a profundidade da camada de corpo aumenta na medida em que uma distância da extremidade da camada de corpo aumenta. A superfície inclinada está disposta abaixo do eletrodo de porta.
SUMÁRIO DA INVENÇÃO [003] Como resultado da pesquisa, os inventores descobriram que um campo elétrico a ser aplicado na película de isolamento de porta pode ser atenuado pelo fornecimento da superfície inclinada na interface entre a camada de corpo abaixo do eletrodo de porta e a primeira camada semicondutora do tipo n.
Petição 870170094786, de 06/12/2017, pág. 7/90
2/18 [004] No elemento de comutação divulgado em JP 2009-147381 A, a superfície inclinada é proporcionada na interface entre a camada de corpo abaixo do eletrodo de porta e a primeira camada semicondutora de tipo n. No entanto, em JP 2009-147381 A, a camada de corpo é constituída por uma camada de difusão. No caso em que a camada do corpo é constituída por uma camada de difusão, as impurezas são difundidas em direção ao lado da primeira camada semícondutora do tipo n do lado da camada de corpo e, assim, a superfície inclinada tem uma forma curva de modo a se projetar em direção ao lado da primeira camada semícondutora do tipo n. Desta forma, quando a superfície inclinada é curvada, a superfície inclinada torna-se relativamente estreita, e um efeito de atenuação de um campo elétrico a ser aplicado à película de isolamento de porta é relativamente diminuído. Portanto, neste relatório descritivo, é proporcionado um elemento de comutação capaz de atenuar de forma mais efetiva um campo elétrico a ser aplicado à película de isolamento de porta.
[005] Um primeiro aspecto da presente divulgação refere-se a um elemento de comutação que inclui um substrato semicondutor, uma película de isolamento de porta e um eletrodo de porta. O substrato semicondutor inclui uma primeira camada semícondutora de tipo n exposta a uma superfície do substrato semicondutor, uma camada de corpo tipo p constituída por uma camada epitaxial exposta à superfície do substrato semicondutor e uma segunda camada semícondutora de tipo n exposta à superfície do substrato semicondutor e separada da primeira camada semícondutora do tipo n pela camada do corpo. A película de isolamento de porta está configurada para cobrir um intervalo através de uma superfície da primeira camada semícondutora do tipo n, uma superfície da camada do corpo entre a primeira camada semícondutora do tipo n e a segunda camada semícondutora do tipo n, e uma superfície da segunda camada semícondutora de tipo η. O elePetição 870170094786, de 06/12/2017, pág. 8/90
3/18 trodo de porta está configurado para facear a camada de corpo entre a primeira camada semicondutora do tipo n e a segunda camada semicondutora do tipo n através da película de isolamento de porta. Uma interface entre a primeira camada semicondutora do tipo n e a camada do corpo inclui uma superfície inclinada, a superfície inclinada é inclinada de tal forma que uma profundidade da camada do corpo aumenta à medida que uma distância da extremidade da camada de corpo aumenta na direção horizontal e a superfície inclinada está disposta abaixo do eletrodo de porta.
[006] No elemento de comutação de acordo com o primeiro aspecto da presente descrição, uma interface entre a camada de corpo abaixo do eletrodo de porta e a primeira camada semicondutora do tipo n é dotada de uma superfície inclinada. Além disso, no elemento de comutação, a camada do corpo é constituída por uma camada epitaxial, e a difusão de impurezas para o primeiro lado da camada semicondutora do tipo n do lado da camada de corpo dificilmente ocorre. Portanto, com a estrutura do elemento de comutação, é possível fornecer uma superfície inclinada dificilmente curvada na interface entre a camada de corpo e a primeira camada semicondutora do tipo n e para obter uma superfície inclinada relativamente ampla. Portanto, com a estrutura, é possível atenuar efetivamente um campo elétrico a ser aplicado à película de isolamento de porta.
[007] No elemento de comutação de acordo com o primeiro aspecto da presente descrição, um ângulo da superfície inclinada em relação à superfície do substrato semicondutor pode ser inferior a 60°. [008] No elemento de comutação de acordo com o primeiro aspecto da presente descrição, a interface pode incluir uma interface de porção de camada superficial que se estende para baixo a partir da superfície do substrato semicondutor abaixo do eletrodo de porta e que tem um ângulo em relação à superfície do substrato semicondutor
Petição 870170094786, de 06/12/2017, pág. 9/90
4/18 igual ou superior a 80° e é igual ou inferior a 90°, a superfície inclinada pode ser posicionada em um lado inferior da interface da porção da camada superficial e um ângulo da superfície inclinada em relação à superfície do substrato semicondutor pode ser inferior a 60°.
[009] No elemento de comutação de acordo com o primeiro aspecto da presente descrição, o substrato semicondutor pode incluir pelo menos duas camadas de corpo e duas segundas camadas semicondutoras do tipo n, e a película de isolamento de porta pode abranger um intervalo através de uma superfície de uma porção de espaçamento que é uma porção posicionada entre as duas camadas de corpo na primeira camada semicondutora do tipo n, a superfície da camada de corpo que é uma porção posicionada entre a porção de espaçamento e a segunda camada semicondutora do tipo n, e uma porção de superfície da segunda camada semicondutora do tipo n. [0010] Um segundo aspecto da presente descrição refere-se a um método de fabricação de um elemento de comutação, o elemento de comutação incluindo um substrato semicondutor que inclui uma primeira camada semicondutora de tipo n exposta a uma superfície de um substrato semicondutor, uma camada de corpo de tipo n e uma segunda camada semicondutora de tipo n exposta à superfície do substrato semicondutor e separada da primeira camada semicondutora do tipo n pela camada de corpo, uma película de isolamento de porta e um eletrodo de porta que faceia a camada de corpo entre a primeira camada semicondutora de tipo n e a segunda camada semicondutora de tipo n através da película de isolamento de porta. O método inclui a formação de uma máscara na qual uma abertura é proporcionada em uma superfície superior do substrato semicondutor; gravação da superfície superior do substrato semicondutor da abertura para formar uma porção côncava e formação da porção côncava de tal modo que uma superfície lateral da porção côncava serve como uma superfície
Petição 870170094786, de 06/12/2017, pág. 10/90
5/18 inclinada, sendo inclinada de tal modo que uma profundidade da porção côncava aumenta à medida que uma distância de uma extremidade da porção côncava aumenta em direção a uma direção horizontal, em relação à superfície superior do substrato semicondutor na gravação; remoção da máscara; crescimento epitaxial da camada de corpo na superfície superior do substrato semicondutor e dentro da porção côncava por crescimento epitaxial; polimento da superfície superior do substrato semicondutor; injeção seletivamente, de íons de impurezas do tipo n em uma porção da camada de corpo para formar a segunda camada semicondutora do tipo n; formação da película de isolamento de porta de modo a cobrir uma faixa através de uma superfície da primeira camada semicondutora do tipo n, uma superfície da camada de corpo entre a primeira camada semicondutora do tipo n e a segunda camada semicondutora do tipo n e uma superfície da segunda camada semicondutora do tipo n; formação do eletrodo de porta de modo a cobrir a totalidade de uma superfície superior da película de isolamento de porta; formação de uma película de isolamento de camada intermediária de modo a cobrir a superfície do substrato semicondutor e uma superfície do eletrodo de porta; formação de um plugue de contato dentro de um furo de contato fornecido na película de isolamento de camada intermediária; descarte de um eletrodo superior sobre uma superfície superior da película de isolamento de camada intermediária; e descarte de um eletrodo inferior sobre uma superfície oposta a uma superfície na qual a película de isolamento de camada intermediária é formada no substrato semicondutor.
BREVE DESCRIÇÃO DOS DESENHOS [0011] As características, vantagens e significado técnico e industrial de modalidades exemplificativas da invenção serão descritos a seguir com referência aos desenhos anexos, em que números semelhantes indicam elementos semelhantes, e em que:
Petição 870170094786, de 06/12/2017, pág. 11/90
6/18
A figura 1 é uma vista em seção transversal de um MOSFET de acordo com o Exemplo 1;
A figura 2 é um diagrama ilustrando a distribuição de um campo elétrico de um MOSFET com uma superfície inclinada relativamente ampla;
A figura 3 é um diagrama que ilustra a distribuição de um campo elétrico de um MOSFET de acordo com o Exemplo Comparativo 1;
A figura 4 é um diagrama que ilustra a distribuição de um campo elétrico de um MOSFET de acordo com o Exemplo Comparativo 2;
A figura 5 é um gráfico que ilustra a comparação de resistência (“on-resistance”);
A figura 6 é um gráfico que ilustra a comparação de um campo elétrico a ser aplicado a uma película de isolamento de porta;
A figura 7 é um diagrama que ilustra um processo de fabricação de MOSFET de acordo com o Exemplo 1;
A figura 8 é um diagrama que ilustra o processo de fabricação de MOSFET de acordo com o Exemplo 1;
A figura 9 é um diagrama que ilustra o processo de fabricação de MOSFET de acordo com o Exemplo 1;
A figura 10 é um diagrama que ilustra o processo de fabricação de MOSFET de acordo com o Exemplo 1;
A figura 11 é um diagrama que ilustra o processo de fabricação de MOSFET de acordo com o Exemplo 1;
A figura 12 é uma vista em corte em seção transversal de um MOSFET de acordo com o Exemplo 2; e
A figura 13 é um diagrama que ilustra o processo de fabricação de MOSFET de acordo com o Exemplo 2.
DESCRIÇÃO DETALHADA DE MODALIDADES
Petição 870170094786, de 06/12/2017, pág. 12/90
7/18 [0012] Um MOSFET 10 ilustrado na figura 1 inclui um substrato semicondutor de GaN 12. O substrato semicondutor de GaN 12 é um substrato semicondutor contendo um nitreto de gálio (GaN) como componente principal.
[0013] O substrato semicondutor de GaN 12 inclui uma pluralidade de camadas de origem 40, uma pluralidade de camadas de corpo 42 e uma camada de deriva 44.
[0014] Cada uma das camadas de origem 40 é uma região do tipo n, e é exposta a uma superfície superior 12a do substrato semicondutor de GaN 12.
[0015] Cada uma das camadas de corpo 42 é uma região de tipo p e está disposta nas proximidades da camada de origem correspondente 40. Cada uma das camadas de corpo 42 cobre a superfície lateral e a superfície inferior da camada de origem correspondente 40. Cada uma das camadas de corpo 42 é exposta à superfície superior 12a do substrato semicondutor de GaN 12 em uma faixa adjacente à camada de origem 40.
[0016] A camada de deriva 44 é uma região de tipo n e está disposta sob as camadas de corpo 42. Além disso, a camada de deriva 44 também está disposta entre um par de camadas de corpo 42. Daqui em diante, uma porção da camada de deriva 44 que está posicionada entre as camadas de corpo 42 é referida como uma porção de espaçamento 44a. A porção de espaçamento 44a pode ser referida como uma região JFET. A porção de espaçamento 44a é exposta à superfície superior 12a do substrato semicondutor de GaN 12. Além disso, a camada de deriva 44 é exposta a substancialmente a toda a região de uma superfície inferior 12b do substrato semicondutor de GaN 12. A camada de deriva 44 é separada de cada camada de origem 40 por cada camada de corpo 42.
[0017] Uma interface 50 entre a camada de corpo 42 e a camada
Petição 870170094786, de 06/12/2017, pág. 13/90
8/18 de deriva 44 é uma superfície de junção pn. Uma superfície inclinada 52 é proporcionada na interface 50 que é uma porção entre a camada de corpo 42 e a porção de espaçamento 44a. A superfície inclinada 52 se prolonga obliquamente para baixo da superfície superior 12a do substrato semicondutor de GaN 12. A superfície inclinada 52 se estende até a superfície inferior da camada de corpo 42. A superfície inclinada 52 está inclinada em relação à superfície superior 12a de modo que a profundidade (isto é, uma distância entre a superfície superior 12a e a extremidade inferior da camada de corpo 42) da camada de corpo 42 aumenta à medida que uma distância de uma extremidade 42a da camada de corpo 42 aumenta ao longo da direção horizontal (sentido paralelo à superfície superior 12a). Um ângulo Θ (ângulo medido dentro da camada de corpo 42) entre a superfície inclinada 52 e a superfície superior 12a é inferior a 60°. No fundo da camada de corpo 42, a interface 50 se prolonga substancialmente em paralelo com a superfície superior 12a.
[0018] Uma película de isolamento de porta 28, um eletrodo de porta 26, uma película de isolamento de camada intermediária 24, um plugue de contato 22 e um eletrodo superior 20 estão dispostos na superfície superior 12a do substrato semicondutor de GaN 12.
[0019] A película de isolamento de porta 28 abrange uma porção da superfície superior 12a do substrato semicondutor de GaN 12. A película de isolamento de porta 28 abrange uma faixa através da superfície da camada de origem 40 nas proximidades da camada de corpo 42, a superfície da camada de corpo 42 entre a camada de origem 40 e a porção de espaçamento 44a, e a superfície da porção de espaçamento 44a. Uma porção (isto é, uma porção de camada superficial da camada de corpo 42 entre a camada de origem 40 e a porção de espaçamento 44a), que está em contato com a película de isolamento de porta 28 em cada camada de corpo 42, é uma região de canal 42b
Petição 870170094786, de 06/12/2017, pág. 14/90
9/18 na qual um canal é formado. A película de isolamento de porta 28 é constituída por um isoladortal como um óxido de silício.
[0020] O eletrodo de porta 26 está disposto na película de isolamento de porta 28. O eletrodo de porta 26 está virado para a camada de origem 40, a camada de corpo 42 (isto é, a região de canal 42b) e a camada de deriva 44 (isto é, a porção de espaçamento 44a) através da película de isolamento de porta 28. O eletrodo de porta 26 é isolado do substrato semicondutor de GaN 12 pela película de isolamento de porta 28.
[0021] A película de isolamento de camada intermediária 24 cobre a superfície superior 12a em uma faixa que não é coberta com a película de isolamento de porta 28. Além disso, a película de isolamento de camada intermediária 24 cobre a superfície do eletrodo de porta 26. A película de isolamento de camada intermediária 24 é constituída por um isoladortal como um óxido de silício.
[0022] A película de isolamento de camada intermediária 24 é dotada de uma pluralidade de orifícios de contato, e o plugue de contato 22 é proporcionado dentro de cada um dos orifícios de contato. Alguns dos plugues de contato 22 estão ligados à camada de origem 40 na sua extremidade inferior e os outros plugues de contato 22 estão ligados à camada de corpo 42 na sua extremidade inferior.
[0023] O eletrodo superior 20 está disposto na película de isolamento de camada intermediária 24. O eletrodo superior 20 está em contato com a superfície superior de cada plugue de contato 22. O eletrodo superior 20 está ligado à camada de origem 40 e à camada de corpo 42 através do plugue de contato 22.
[0024] Um eletrodo inferior 30 está disposto na superfície inferior 12b do substrato semicondutor de GaN 12. O eletrodo inferior 30 está ligado à camada de deriva 44.
[0025] Quando o potencial do eletrodo de porta 26 aumenta para
Petição 870170094786, de 06/12/2017, pág. 15/90
10/18 igual ou maior do que um valor de limite de porta (um potencial de porta mínimo necessário para a ativação do MOSFET 10), os elétrons são atraídos para a região de canal 42b da camada de corpo 42, e, assim, um canal é formado na região de canal 42b. A camada de origem 40 e a camada de deriva 44 estão ligadas uma à outra através do canal, e assim os elétrons fluem para a camada de deriva 44 da camada de origem 40. No MOSFET 10, a região de canal 42b (isto é, a camada de corpo 42) é uma camada epitaxial e, portanto, existem poucos defeitos de cristal na região de canal 42b. Portanto, o MOSFET 10 tem resistência relativamente baixa.
[0026] Além disso, no MOSFET 10, a interface 50 em uma porção posicionada abaixo da região de canal 42b serve como a superfície inclinada 52. Por esta razão, os elétrons que passaram através da região de canal 42b fluem para baixo enquanto se dispersam, como indicado pelas setas 100 na figura 1. Consequentemente, a resistência do MOSFET 10 diminui ainda mais.
[0027] Quando o potencial do eletrodo de porta 26 é reduzido para menos do que o valor do limite de porta, o canal desaparece e o fluxo dos elétrons é interrompido. Ou seja, o MOSFET 10 é desligado. Quando o MOSFET 10 é desligado, é aplicada uma tensão inversa (isto é, uma tensão que permite que a camada de deriva 44 tenha um potencial superior ao da camada de corpo 42) a uma junção pn da interface 50. Por esse motivo, uma camada de depleção se expande da camada de corpo 42 para a camada de deriva 44 e, assim, a camada de deriva 44 é esgotada. Quando a camada de deriva 44 é esgotada, uma distribuição de potencial é gerada dentro da camada de deriva 44. A distribuição de potencial é gerada através da camada de deriva 44 e da película de isolamento de porta 28. Por este motivo, um campo elétrico é aplicado através da camada de deriva 44 e da película de isolamento de porta 28.
Petição 870170094786, de 06/12/2017, pág. 16/90
11/18 [0028] As figuras 2 a 4 ilustram os resultados obtidos calculando uma distribuição potencial em um fora de estado de um MOSFET através de uma simulação. Nas figuras 2 a 4, uma linha tracejada indica uma linha equipotencial. Enquanto isso, a figura 2 ilustra uma distribuição de potencial em um MOSFET com uma superfície inclinada 52 relativamente ampla e obtida imitando o Exemplo 1, e as figuras 3 e 4, respectivamente, ilustram distribuições potenciais em MOSFETs de acordo com os Exemplos Comparativos 1 e 2. No MOSFET, de acordo com o Exemplo Comparativo 1 ilustrado na figura 3, a interface 50 não tem a superfície inclinada 52 e a interface 50 entre a camada de corpo 42 e a porção de espaçamento 44a se estende de modo a ser substancialmente perpendicular à superfície superior 12a. No MOSFET, de acordo com o Exemplo Comparativo 2 ilustrado na figura 4, embora a interface 50 tenha a superfície inclinada 52, a superfície inclinada 52 é curvada de modo a se projetar em direção ao lado da camada de deriva 44, e a superfície inclinada 52 é relativamente estreita. No caso em que a camada de corpo 42 é constituída por uma camada de difusão, as impurezas de tipo p são dispersas em direção à camada de deriva 44 a partir da camada de corpo 42 no momento da ativação de impurezas, mesmo quando a superfície inclinada relativamente ampla 52 é proporcionada em um estágio de injeção das impurezas, e assim a superfície inclinada 52 é curvada em direção à camada de deriva 44. Como um resultado, como ilustrado na figura 4, a superfície inclinada 52 torna-se relativamente estreita. Nas figuras 3 e 4, um intervalo entre as linhas equipotenciais nas proximidades da película de isolamento de porta 28 na porção de espaçamento 44a torna-se menor do que na figura 2. Das figuras 2 a 4, pode ser entendido que um campo elétrico aplicado à película de isolamento de porta 28 é atenuado quando a superfície inclinada 52 é relativamente larga como ilustrado na figura
2.
Petição 870170094786, de 06/12/2017, pág. 17/90
12/18 [0029] Além disso, as figuras 5 e 6 ilustram a comparação entre as características do MOSFET na figura 2 e os MOSFETs de acordo com os Exemplos Comparativos 1 e 2 (figuras 3 e 4). A figura 5 ilustra uma relação entre uma tensão de fonte de drenagem BV e resistência. A figura 6 ilustra uma relação entre uma tensão de fonte de drenagem BV e um campo elétrico a ser aplicado a uma película de óxido. Da figura 5, pode ser entendido que o MOSFET na figura 2 pode obter uma resistência igual à dos MOSFETs de acordo com os Exemplos Comparativos 1 e 2. Além disso, a partir da figura 6, pode ser entendido que um campo elétrico a ser aplicado à película de isolamento de porta 28 no MOSFET na figura 2 é inferior ao dos MOSFETs de acordo com os Exemplos Comparativos 1 e 2 em um caso em que as tensões de drenagem e fonte são iguais entre si. A partir dos resultados acima descritos, de acordo com o MOSFET 10 com a superfície inclinada relativamente grande 52 no Exemplo 1, é possível suprimir mais um campo elétrico para ser aplicado à película de isolamento de porta 28 do que nos MOSFETs de acordo com os Exemplos Comparativos 1 e 2 ao obter resistência igual à dos MOSFETs de acordo com os Exemplos Comparativos 1 e 2.
[0030] Em seguida, será descrito um método de fabricação do MOSFET 10 no Exemplo 1. Primeiro, como ilustrado na figura 7, uma máscara 58 na qual está prevista uma abertura 60 é formada na superfície superior 12a do substrato semicondutor de GaN 12. Em seguida, a superfície superior do substrato semicondutor de GaN 12 dentro da abertura 60 é gravada para formar uma porção côncava 62. Neste momento, a porção côncava 62 é formada de modo que a superfície lateral da porção côncava 62 serve como uma superfície inclinada 63 que está inclinada para a superfície superior do substrato semicondutor de GaN 12 (em maiores detalhes, que está inclinado de modo que a profundidade da porção côncava 62 aumenta à medida que a distânPetição 870170094786, de 06/12/2017, pág. 18/90
13/18 cia de uma extremidade 62a da porção côncava 62 aumenta) ajustando condições de gravação. Por exemplo, é possível formar a superfície inclinada 63 reduzindo a espessura da máscara 58 à medida que uma distância para a abertura 60 diminui e reduzindo adicionalmente uma diferença na taxa de gravação entre a máscara 58 e o substrato semicondutor de GaN 12 ajustando condições tais como um tipo de gás, uma pressão e uma potência de RF. Aqui, a porção côncava 62 é formada de modo que um ângulo Θ entre a superfície inclinada 63 e a superfície superior do substrato semicondutor de GaN 12 seja ajustado para ser inferior a 60°.
[0031] Em seguida, a máscara 58 é removida e a camada de corpo 42 que é uma camada semicondutora de GaN de tipo p é cultivada epitaxialmente na superfície superior do substrato semicondutor de GaN 12 e dentro da porção côncava 62 por crescimento epitaxial como ilustrado na figura 8. Daqui em diante, toda a camada semicondutora de GaN, incluindo a camada de deriva 44 e a camada de corpo 42, é referida como o substrato de semicondutor de GaN 12.
[0032] Em seguida, a superfície superior (isto é, a superfície da camada de corpo 42) do substrato semicondutor GaN 12 é polida por Chemical Mechanical Polishing (CMP). Aqui, como ilustrado na figura 9, a porção de espaçamento 44a da camada de deriva 44 é exposta à superfície superior do substrato semicondutor de GaN 12. Além disso, a camada de corpo 42 é deixada dentro da porção côncava 62.
[0033] Em seguida, conforme ilustrado na A figura 10, os íons de impureza do tipo n são injetados seletivamente em uma porção da camada de corpo 42 para formar a camada de origem 40.
[0034] Em seguida, como ilustrado na figura 11, a película de isolamento de porta 28 é formada. A película de isolamento de porta 28 é formada de modo a cobrir uma faixa através da superfície da camada de origem 40 nas proximidades da camada de corpo 42, a superfície
Petição 870170094786, de 06/12/2017, pág. 19/90
14/18 da camada de corpo 42 entre a camada de origem 40 e a porção de espaçamento 44a, e a superfície da porção de espaçamento 44a. Em seguida, como ilustrado na figura 11, o eletrodo de porta 26 é formado de modo a cobrir toda a superfície superior da película de isolamento de porta 28. Depois disso, formam-se a película de isolamento de camada intermediária 24, o plugue de contato 22, o eletrodo superior 20 e o eletrodo inferior 30, completando, assim, o MOSFET 10 ilustrado na figura 1.
[0035] Conforme descrito acima, no MOSFET 10 de acordo com o Exemplo 1, a camada de corpo 42 é uma camada epitaxial. Por esta razão, quando a camada de corpo 42 é formada, as impurezas de tipo p dificilmente são dispersas para a camada de deriva 44 da camada de corpo 42. Portanto, é possível fazer a interface 50 ter substancialmente a mesma forma que a porção côncava 62. Por esta razão, a camada de corpo 42 é configurada como uma camada epitaxial e, portanto, é possível fazer com que a superfície inclinada 52 tenha uma forma desejada. Ou seja, a camada de corpo 42 é configurada como uma camada epitaxial e, portanto, é possível fazer a superfície inclinada 52 tornar-se relativamente ampla suprimindo a curvatura da superfície inclinada 52. Portanto, o MOSFET 10, de acordo com o Exemplo 1, pode efetivamente atenuar um campo elétrico a para ser aplicado à película de isolamento de porta 28.
[0036] Um MOSFET de acordo com o Exemplo 2 ilustrado na figura 12 é diferente do MOSFET 10 de acordo com o Exemplo 1 na medida em que uma interface 50 entre uma camada de corpo 42 e uma porção de espaçamento 44a (isto é, uma camada de deriva 44) tem uma interface de porção de camada superficial 53 e uma superfície inclinada 52. As outras configurações do MOSFET de acordo com o Exemplo 2 são as mesmas como aquelas do MOSFET 10 de acordo com o Exemplo 1. A interface de porção de camada de superfície 53 é
Petição 870170094786, de 06/12/2017, pág. 20/90
15/18 uma porção da interface 50 que está posicionada nas proximidades da superfície superior 12a. Um ângulo 01 entre a interface da porção da camada superficial 53 e uma superfície superior 12a é igual ou superior a 80° e igual ou inferior a 90°. Ou seja, a interface de porção de camada superficial 53 se prolonga substancial e verticalmente para baixo a partir da superfície superior 12a. A superfície inclinada 52 está disposta por baixo da interface da porção de camada superficial 53. Uma extremidade superior da superfície inclinada 52 está ligada a uma extremidade inferior da interface da porção de camada superficial 53. A superfície inclinada 52 é inclinada em relação à superfície superior 12a de modo a que a profundidade da camada de corpo 42 aumenta à medida que uma distância de uma extremidade 42a da camada de corpo 42 aumenta ao longo da direção horizontal. Um ângulo 02 entre a superfície inclinada 52 e a superfície superior 12a é inferior a 60°. [0037] No MOSFET de acordo com o Exemplo 2, a camada de corpo 42 é uma camada epitaxial e, assim, a superfície inclinada 52 é relativamente larga. Portanto, no MOSFET de acordo com o Exemplo 2, um campo elétrico a ser aplicado a uma película de isolamento de porta 28 é atenuado.
[0038] Além disso, no MOSFET, de acordo com o Exemplo 2, a interface da porção de camada superficial 53 é proporcionada na porção superior da superfície inclinada 52. Por esta razão, em um caso em que as larguras da porção de espaçamento 44a de acordo com o Exemplo 1 e o Exemplo 2 são definidas como iguais umas às outras, uma distância entre a superfície inclinada 52 e uma camada de origem 40 no Exemplo 2 torna-se maior do que no Exemplo 1. Em um estado em que o MOSFET é ligado, uma camada de depleção é gerada localmente nas proximidades da interface 50 incluindo a superfície inclinada 52. No MOSFET de acordo com o Exemplo 2, uma distância entre a camada de depleção gerada nas proximidades da superfície inPetição 870170094786, de 06/12/2017, pág. 21/90
16/18 clinada 52 em um estado ligado e a camada de origem 40 é maior do que no MOSFET 10 de acordo com o Exemplo 1. Por este motivo, no MOSFET de acordo com o Exemplo 2, dificilmente se obtém um efeito de canal curto. Portanto, de acordo com a estrutura no Exemplo 2, é possível suprimir mais uma variação em um valor de limite de porta devido a um efeito de canal curto.
[0039] Além disso, quando a interface da porção da camada superficial 53 que se prolonga de modo a ser substancialmente perpendicular à superfície superior 12a é proporcionada como no Exemplo 2, uma variação dificilmente é causada em uma largura (isto é, uma largura entre as interfaces da porção de camada superficial 53 posicionadas em ambos os lados da porção de espaçamento 44a no Exemplo 2) na superfície superior 12a da porção de espaçamento 44a entre MOSFETs durante a produção em massa. Quando a largura da porção de espaçamento 44a é relativamente grande, um campo elétrico elevado é facilmente aplicado à película de isolamento de porta 28 na porção de espaçamento 44a. De acordo com a estrutura do MOSFET de acordo com o Exemplo 2, uma variação na largura da porção de espaçamento 44a é suprimida e, portanto, é possível suprimir de forma estável um campo elétrico a ser aplicado à película de isolamento de porta 28.
[0040] O MOSFET, de acordo com o Exemplo 2, pode ser fabricado formando a porção côncava 62 com uma forma ilustrada na figura 13 e depois realizando o mesmo processo como no Exemplo 1. A porção côncava 62 tendo uma forma ilustrada na figura 13 pode ser obtida formando primeiro a porção côncava 62 como na figura 7, semelhante ao Exemplo 1, e depois gravando a porção côncava 62 nas condições em que a gravação avança uniformemente ao longo da direção de espessura do substrato semicondutor de GaN 12.
[0041] Embora o MOSFET tenha sido descrito nos Exemplos 1 e 2
Petição 870170094786, de 06/12/2017, pág. 22/90
17/18 descritos acima, uma técnica descrita neste relatório descritivo pode ser aplicada a um IGBT. É possível obter a estrutura do IGBT adicionando uma camada de tipo p entre o eletrodo inferior 30 e a camada de deriva 44.
[0042] Além disso, nos Exemplos 1 e 2 descritos acima, o substrato semicondutor de GaN foi utilizado como um substrato semicondutor. No entanto, uma técnica descrita neste relatório descritivo pode ser aplicada a um elemento de comutação que inclui um substrato semicondutor contendo SiC ou Si como componente principal. Aqui, a técnica descrita neste relatório descritivo é particularmente eficaz em um caso em que um substrato semicondutor que dificilmente controla a difusão de impurezas tais como GaN ou SiC é usado.
[0043] Será descrita uma relação entre elementos constituintes dos exemplos e elementos constituintes das reivindicações. A camada de deriva 44 no exemplo é um exemplo de uma primeira camada semicondutora de tipo η. A camada de origem 40 no exemplo é um exemplo de uma segunda camada semicondutora de tipo n.
[0044] Os elementos técnicos da presente descrição serão descritos abaixo.
[0045] No elemento de comutação que é um exemplo da presente descrição, a interface entre a primeira camada semicondutora do tipo n e a camada de corpo se estende para baixo da superfície do substrato semicondutor abaixo do eletrodo de porta e a interface da porção da camada superficial tendo um ângulo em relação à superfície do substrato semicondutor sendo igual ou superior a 80° e igual ou inferior a 90°. Uma superfície inclinada é posicionada no lado inferior da interface da porção da camada superficial. Um ângulo da superfície inclinada em relação à superfície do substrato semicondutor é inferior a 60°. [0046] Enquanto isso, neste relatório descritivo, um ângulo de uma interface (isto é, a interface da porção de camada superficial ou a suPetição 870170094786, de 06/12/2017, pág. 23/90
18/18 perfície inclinada) em relação à superfície do substrato semicondutor significa um ângulo que é medido dentro da camada de corpo.
[0047] Conforme descrito acima, embora as modalidades tenham sido descritas em detalhes, estes são apenas exemplos e não limitam o alcance das reivindicações. A técnica descrita nas reivindicações inclui várias modificações e mudanças dos exemplos específicos descritos acima. Os elementos técnicos descritos neste relatório descritivo ou desenhos mostram utilidade técnica independentemente ou em várias combinações e não estão limitados a combinações descritas nas reivindicações no momento do depósito deste pedido. Além disso, a técnica descrita neste relatório descritivo ou desenhos atinge uma pluralidade de objetos ao mesmo tempo e possui utilidade técnica mesmo quando alcança um dos objetos.
Petição 870170094786, de 06/12/2017, pág. 24/90
1/4

Claims (5)

  1. REIVINDICAÇÕES
    1. Elemento de comutação (10) caracterizado pelo fato de compreender:
    um substrato semicondutor (12) incluindo uma primeira camada semicondutora do tipo n (44) exposta a uma superfície do substrato semicondutor (12), uma camada de corpo de tipo p (42) constituída por uma camada epitaxial exposta à superfície do substrato semicondutor (12), e uma segunda camada semicondutora do tipo n (40) exposta à superfície do substrato semicondutor (12) e separada da primeira camada semicondutora do tipo n (44) pela camada de corpo (42);
    uma película de isolamento de porta (28) configurada para cobrir uma faixa através de uma superfície da primeira camada semicondutora de tipo n (44), uma superfície da camada de corpo (42) entre a primeira camada semicondutora do tipo n (44) e a segunda camada semicondutora de tipo n (40) e uma superfície da segunda camada semicondutora do tipo n (40); e um eletrodo de porta (26) configurado para facear a camada de corpo (42) entre a primeira camada semicondutora do tipo n (44) e a segunda camada semicondutora do tipo n (40) através da película de isolamento de porta (28), em que uma interface (50) entre a primeira camada semicondutora do tipo n (44) e a camada do corpo (42) inclui uma superfície inclinada (52, 63), a superfície inclinada (52, 63) está inclinada de modo que uma profundidade da camada de corpo (42) aumenta à medida que uma distância de uma extremidade (42a) da camada de corpo (42) aumenta na direção horizontal e a superfície inclinada (52, 63) está disposta abaixo do eletrodo de porta (26).
    Petição 870170094786, de 06/12/2017, pág. 25/90
  2. 2/4
    2. Elemento de comutação (10), de acordo com a reivindicação 1, caracterizado pelo fato de um ângulo da superfície inclinada (52) em relação à superfície do substrato semicondutor (12) ser inferior a 60°.
  3. 3. Elemento de comutação (10), de acordo com a reivindicação 1, caracterizado pelo fato de:
    a interface (50) incluir uma interface de porção de camada superficial (53) que se estende para baixo da superfície do substrato semicondutor (12) abaixo do eletrodo de porta (26) e que possui um ângulo em relação à superfície do substrato semicondutor (12) igual ou superior a 80° e igual ou inferior a 90°;
    a superfície inclinada (52) estar posicionada em um lado inferior da interface da porção de camada superficial (53); e um ângulo da superfície inclinada (52) em relação à superfície do substrato semicondutor (12) ser inferior a 60°.
  4. 4. Elemento de comutação (10), de acordo com qualquer uma das reivindicações 1 a 3, caracterizado pelo fato de:
    o substrato semicondutor (12) incluir pelo menos duas camadas de corpo (42) e duas segundas camadas semicondutoras de tipo n (40); e a película de isolamento de porta (28) abranger um intervalo através de uma superfície de uma porção de espaçamento (44a) que é uma porção posicionada entre as duas camadas de corpo (42) na primeira camada semicondutora do tipo n (44), a superfície da camada de corpo (42) que é uma porção posicionada entre a porção de espaçamento (44a) e a segunda camada semicondutora do tipo n (40) e uma porção da superfície da segunda camada semicondutora do tipo n (40).
  5. 5. Método de fabricação de um elemento de comutação (10) que inclui um substrato semicondutor (12) que inclui uma primeira
    Petição 870170094786, de 06/12/2017, pág. 26/90
    3/4 camada semicondutora de tipo n (44) exposta a uma superfície do substrato semicondutor (12), uma camada de corpo de tipo p (42) e uma segunda camada semicondutora de tipo n (40) exposta à superfície do substrato semicondutor (12) e separada da primeira camada semicondutora do tipo n (44) pela camada de corpo (42), uma película de isolamento de porta (28) e um eletrodo de porta (26) que faceia a camada de corpo (42) entre a primeira camada semicondutora do tipo n (44) e a segunda camada semicondutora do tipo n (40) através da película de isolamento de porta (28), o método caracterizado pelo fato de compreender:
    formação de uma máscara (58) na qual uma abertura (60) é proporcionada em uma superfície superior do substrato semicondutor (12);
    gravação da superfície superior do substrato semicondutor (12) da abertura (60) para formar uma porção côncava (62) e formar a porção côncava (62) de tal modo que uma superfície lateral da porção côncava (62) serve como uma superfície inclinada (52, 63) inclinada de tal modo que uma profundidade da porção côncava (62) aumenta à medida que uma distância de uma extremidade (62a) da porção côncava (62) aumenta em direção a um sentido horizontal, em relação à superfície superior do substrato semicondutor (12) na gravação;
    remoção da máscara (58);
    crescimento epitaxial da camada de corpo (42) na superfície superior do substrato semicondutor (12) e dentro da porção côncava (62) por crescimento epitaxial;
    polimento da superfície superior do substrato semicondutor (12);
    injeção, seletivamente, de íons de impurezas do tipo n em uma porção da camada de corpo (42) para formar a segunda caPetição 870170094786, de 06/12/2017, pág. 27/90
    4/4 mada semicondutora do tipo n (40);
    formação da película de isolamento de porta (28) de modo a cobrir uma faixa através de uma superfície da primeira camada semicondutora de tipo n (44), uma superfície da camada de corpo (42) entre a primeira camada semicondutora do tipo n (44) e a segunda camada semicondutora do tipo n (40) e uma superfície da segunda camada semicondutora do tipo n (40);
    formação do eletrodo de porta (26) de modo a cobrir a totalidade de uma superfície superior da película de isolamento de porta (28);
    formação de uma película isolante de camada intermediária (24) de modo a cobrir a superfície do substrato semicondutor (12) e uma superfície do eletrodo de porta (26);
    formação de um plugue de contato (22) dentro de um furo de contato proporcionado na película de isolamento de camada intermediária (24);
    descarte de um eletrodo superior (20) sobre uma superfície superior da película de isolamento de camada intermediária (24); e descarte de um eletrodo inferior (30) sobre uma superfície oposta a uma superfície na qual a película de isolamento de camada intermediária (24) é formada no substrato semicondutor (12).
    Petição 870170094786, de 06/12/2017, pág. 28/90
    1/7
BR102017026277-4A 2016-12-27 2017-12-06 Elemento de comutação e método de fabricação de elemento de comutação BR102017026277B1 (pt)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016253898A JP6616280B2 (ja) 2016-12-27 2016-12-27 スイッチング素子
JP2016-253898 2016-12-27

Publications (2)

Publication Number Publication Date
BR102017026277A2 true BR102017026277A2 (pt) 2018-07-17
BR102017026277B1 BR102017026277B1 (pt) 2023-03-07

Family

ID=60673152

Family Applications (1)

Application Number Title Priority Date Filing Date
BR102017026277-4A BR102017026277B1 (pt) 2016-12-27 2017-12-06 Elemento de comutação e método de fabricação de elemento de comutação

Country Status (10)

Country Link
US (1) US10312362B2 (pt)
EP (1) EP3352203B1 (pt)
JP (1) JP6616280B2 (pt)
KR (1) KR101987562B1 (pt)
CN (1) CN108321204B (pt)
BR (1) BR102017026277B1 (pt)
CA (1) CA2988371C (pt)
MY (1) MY191814A (pt)
RU (1) RU2665798C1 (pt)
TW (1) TWI664729B (pt)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6616280B2 (ja) 2016-12-27 2019-12-04 トヨタ自動車株式会社 スイッチング素子
JP6549552B2 (ja) * 2016-12-27 2019-07-24 トヨタ自動車株式会社 スイッチング素子の製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528058A (en) * 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
JP3206727B2 (ja) * 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JP3180895B2 (ja) * 1997-08-18 2001-06-25 富士電機株式会社 炭化けい素半導体装置の製造方法
JP2000106428A (ja) 1998-09-28 2000-04-11 Toshiba Corp 半導体装置
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
JP4488660B2 (ja) 2000-09-11 2010-06-23 株式会社東芝 Ｍｏｓ電界効果トランジスタ
JP3964811B2 (ja) * 2002-07-09 2007-08-22 株式会社東芝 半導体装置及びその製造方法
JP4645034B2 (ja) 2003-02-06 2011-03-09 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体を有する半導体素子
JP2004319964A (ja) 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5368140B2 (ja) 2003-03-28 2013-12-18 三菱電機株式会社 ＳｉＣを用いた縦型ＭＯＳＦＥＴの製造方法
JP2007005764A (ja) * 2005-05-27 2007-01-11 Toyota Motor Corp 半導体装置とその製造方法
JP2007281086A (ja) * 2006-04-04 2007-10-25 Sumitomo Electric Ind Ltd 絶縁ゲートバイポーラトランジスタ、および絶縁ゲートバイポーラトランジスタを作製する方法
WO2007122646A1 (en) * 2006-04-21 2007-11-01 Stmicroelectronics S.R.L. Process for manufacturing a power semiconductor device and corresponding power semiconductor device
US7629616B2 (en) 2007-02-28 2009-12-08 Cree, Inc. Silicon carbide self-aligned epitaxial MOSFET for high powered device applications
JP2009091175A (ja) 2007-10-04 2009-04-30 Sumitomo Electric Ind Ltd ＧａＮエピタキシャル基板、半導体デバイス、ＧａＮエピタキシャル基板及び半導体デバイスの製造方法
US7633121B2 (en) * 2007-10-31 2009-12-15 Force-Mos Technology Corp. Trench MOSFET with implanted drift region
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
RU2402105C1 (ru) * 2009-08-03 2010-10-20 Закрытое акционерное общество "Научно-производственная фирма Микран" Вертикальный полевой транзистор
US8786010B2 (en) * 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP5524905B2 (ja) * 2011-05-17 2014-06-18 株式会社神戸製鋼所 パワー半導体素子用Ａｌ合金膜
US8963218B2 (en) * 2011-09-30 2015-02-24 Maxim Integrated Products, Inc. Dual-gate VDMOS device
US9196709B2 (en) * 2013-02-01 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
US9070765B2 (en) * 2013-02-06 2015-06-30 Infineon Technologies Ag Semiconductor device with low on resistance and high breakdown voltage
DE112013007095T5 (de) * 2013-06-17 2016-02-25 Hitachi, Ltd. Halbleitervorrichtung und Herstellungsverfahren dafür sowie Leistungsumsetzungsvorrichtung
KR20150014641A (ko) 2013-07-30 2015-02-09 서울반도체 주식회사 질화갈륨계 다이오드 및 그 제조 방법
US9111919B2 (en) * 2013-10-03 2015-08-18 Cree, Inc. Field effect device with enhanced gate dielectric structure
US9496149B2 (en) * 2014-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for manufacturing the same
JP2016039263A (ja) * 2014-08-07 2016-03-22 株式会社東芝 半導体装置の製造方法
JP2017126610A (ja) 2016-01-12 2017-07-20 トヨタ自動車株式会社 スイッチング素子
JP6616280B2 (ja) 2016-12-27 2019-12-04 トヨタ自動車株式会社 スイッチング素子
JP6549552B2 (ja) 2016-12-27 2019-07-24 トヨタ自動車株式会社 スイッチング素子の製造方法

Also Published As

Publication number Publication date
RU2665798C1 (ru) 2018-09-04
CA2988371A1 (en) 2018-06-27
EP3352203A1 (en) 2018-07-25
CA2988371C (en) 2019-07-02
CN108321204B (zh) 2021-04-09
JP2018107336A (ja) 2018-07-05
CN108321204A (zh) 2018-07-24
EP3352203B1 (en) 2021-05-12
US10312362B2 (en) 2019-06-04
MY191814A (en) 2022-07-18
JP6616280B2 (ja) 2019-12-04
US20180182883A1 (en) 2018-06-28
TWI664729B (zh) 2019-07-01
TW201826539A (zh) 2018-07-16
BR102017026277B1 (pt) 2023-03-07
KR101987562B1 (ko) 2019-06-10
KR20180076320A (ko) 2018-07-05

Similar Documents

Publication Publication Date Title
US10115794B2 (en) Semiconductor device comprising accumulation layer channel and inversion layer channel
CN107996003B (zh) 绝缘栅开关器件及其制造方法
BR112013019344B1 (pt) dispositivo semicondutor
BR102017026277A2 (pt) elemento de comutação e método de fabricação de elemento de comutação
WO2016031252A1 (en) Semiconductor device with trench gate
JP2019176104A (ja) スイッチング素子
JP7192504B2 (ja) 半導体装置
JP7151395B2 (ja) 半導体装置の製造方法
JP7380236B2 (ja) 半導体装置
JP7331653B2 (ja) 半導体装置の製造方法
WO2022118055A1 (ja) 半導体装置及びその製造方法
US11784223B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP7396914B2 (ja) 窒化物半導体装置とその製造方法
JP7119922B2 (ja) 半導体装置の製造方法
JP2024057709A (ja) 半導体装置とその製造方法
JP2019040960A (ja) 窒化物半導体装置
JP7115145B2 (ja) 半導体装置の製造方法
JP2021082713A (ja) 半導体装置
JP2023058873A (ja) 半導体装置とその製造方法
JP2024066151A (ja) トレンチゲート型のスイッチング素子とその製造方法
JP2024029440A (ja) 半導体装置とその製造方法
JP2023134956A (ja) 半導体装置
TW201642470A (zh) 絕緣閘極切換元件及控制該絕緣閘極切換元件之方法

Legal Events

Date Code Title Description
B03A Publication of a patent application or of a certificate of addition of invention [chapter 3.1 patent gazette]
B06W Patent application suspended after preliminary examination (for patents with searches from other patent authorities) chapter 6.23 patent gazette]
B09A Decision: intention to grant [chapter 9.1 patent gazette]
B16A Patent or certificate of addition of invention granted [chapter 16.1 patent gazette]

Free format text: PRAZO DE VALIDADE: 20 (VINTE) ANOS CONTADOS A PARTIR DE 06/12/2017, OBSERVADAS AS CONDICOES LEGAIS