JP2024066151A - トレンチゲート型のスイッチング素子とその製造方法 - Google Patents

Abstract

【課題】 層間絶縁膜の絶縁性能の劣化を抑制する。【解決手段】 トレンチゲート型のスイッチング素子であって、上面にトレンチが形成されている半導体基板と、ゲート電極と、層間絶縁膜と、上部電極を有する。前記ゲート電極は、前記トレンチ内に配置されている。前記ゲート電極の上面は、前記半導体基板の前記上面よりも下側に位置している。前記層間絶縁膜は、前記半導体基板の前記上面に接していない状態で前記ゲート電極の前記上面を覆っている。前記上部電極は、前記半導体基板の前記上面と前記層間絶縁膜の前記上面を覆っている。前記層間絶縁膜の前記上面が、凸部と、前記凸部と前記トレンチの各側面の間に設けられた特定表面を有している。前記各特定表面が、前記凸部に近づくに従って下側に変位するように前記半導体基板の前記上面に対して傾斜している、または、前記半導体基板の前記上面と平行である。【選択図】図２

Description

本明細書に開示の技術は、トレンチゲート型のスイッチング素子に関する。

トレンチゲート型のスイッチング素子は、トレンチ内に配置されているゲート電極と、ゲート電極の上面を覆う層間絶縁膜と、層間絶縁膜の上面と半導体基板の上面とを覆う上部電極を有する。上部電極は、層間絶縁膜によってゲート電極から絶縁されている。スイッチング素子の小型化のために、層間絶縁膜を半導体基板の上面を覆わない状態でゲート電極の上部に形成する技術が知られている。この技術では、まず、半導体基板の上面とトレンチ内のゲート電極の上面に層間絶縁膜を形成する。次に、層間絶縁膜をエッチングして、トレンチの外部の層間絶縁膜を除去し、ゲート電極の上部に層間絶縁膜を残存させる。これにより、層間絶縁膜を半導体基板の上面を覆わない状態でゲート電極の上部に設けることができる。しかし、この技術では、エッチングにおいてゲート電極の上部の層間絶縁膜まで除去される場合があり、エッチングの制御が困難という問題があった。これに対し、特許文献１には、上面に凸部が設けられた層間絶縁膜が開示されている。この構造では、層間絶縁膜をゲート電極の上部に容易に残存させることができる。

特開２０２２－１０２４５０号公報

図１１に示すように、特許文献１では、層間絶縁膜１２０の厚みが、トレンチの中央部からトレンチの両側面に近づくに従って薄くなっている。すなわち、層間絶縁膜１２０の側面が、トレンチの両側面に近づくに従って下側に変位するように傾斜する傾斜面１２０ａとなっている。このため、トレンチの側面と層間絶縁膜１２０の傾斜面１２０ａによって、Ｖ字状の溝が形成されている。Ｖ字状の溝内には、上部電極１２２が充填されている。したがって、上部電極１２２は、トレンチの側面近傍において、下側に向かって鋭く突出する突出部１２２ａを有している。スイッチング素子の使用時にゲート電極１１８と上部電極１２２の間に電位差が生じると、層間絶縁膜１２０に電界が加わる。このとき、層間絶縁膜１２０に向かって鋭く突出する突出部１２２ａ近傍において、電界集中が生じる。すなわち、突出部１２２ａ近傍において層間絶縁膜１２０に高電界が印加される。このため、層間絶縁膜１２０の絶縁性能が劣化する場合がある。本明細書では、層間絶縁膜の絶縁性能の劣化を抑制する技術を提案する。

本明細書が開示するトレンチゲート型のスイッチング素子は、半導体基板と、ゲート絶縁膜と、ゲート電極と、層間絶縁膜と、上部電極を有する。前記半導体基板の上面にトレンチが形成されている。前記ゲート絶縁膜は、前記トレンチの内面を覆っている。前記ゲート電極は、前記トレンチ内に配置されている。前記ゲート電極は、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記ゲート電極の上面は、前記半導体基板の前記上面よりも下側に位置している。前記層間絶縁膜は、前記半導体基板の前記上面に接していない状態で前記ゲート電極の前記上面を覆っている。前記上部電極は、前記半導体基板の前記上面と前記層間絶縁膜の前記上面を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されている。前記層間絶縁膜の前記上面が、凸部と、前記凸部と前記トレンチの各側面の間に設けられた特定表面を有している。前記各特定表面が、前記凸部に近づくに従って下側に変位するように前記半導体基板の前記上面に対して傾斜している、または、前記半導体基板の前記上面と平行である。

このスイッチング素子では、層間絶縁膜の上面が、凸部とトレンチの各側面の間に設けられた特定表面を有している。各特定表面が、凸部に近づくに従って下側に変位するように半導体基板の上面に対して傾斜している、または、半導体基板の上面と平行である。したがって、上部電極は、トレンチの側面近傍において下側に向かって鋭く突出する突出部を有していない。このため、層間絶縁膜に対する電界集中を抑制でき、層間絶縁膜の絶縁性能の劣化を抑制できる。

また、本明細書は、トレンチゲート型のスイッチング素子の製造方法を提案する。この製造方法は、ウエハを準備する工程を有する。前記ウエハは、半導体基板と、ゲート絶縁膜と、ゲート電極を有する。前記半導体基板の上面に、トレンチが形成されている。前記ゲート絶縁膜は、前記トレンチの内面を覆っている。前記ゲート電極は、前記トレンチ内に配置されている。前記ゲート電極は、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記ゲート電極の上面は、前記半導体基板の前記上面よりも下側に位置している。前記製造方法は、前記半導体基板の前記上面と前記ゲート電極の前記上面を覆っているとともに前記トレンチの中央の上部に凹部を有する層間絶縁膜を形成する工程と、前記層間絶縁膜の前記上面を覆うポリシリコン層を形成する工程と、前記ポリシリコン層をエッチングすることによって前記凹部の外側の前記ポリシリコン層を除去して前記凹部内に前記ポリシリコン層を残存させる工程と、前記ポリシリコン層に対するエッチングレートが前記層間絶縁膜に対するエッチングレートよりも低いエッチング方法によって前記ポリシリコン層と前記層間絶縁膜をエッチングする工程を有する。前記層間絶縁膜をエッチングする前記工程では、・前記ポリシリコン層を除去する、・前記半導体基板の前記上面を覆う前記層間絶縁膜を除去する、・前記トレンチ内に前記ゲート電極の前記上面を覆う前記層間絶縁膜を残存させる、・残存させる前記層間絶縁膜の上面のうちの前記ポリシリコン層の直下の位置に凸部を形成される、・残存させる前記層間絶縁膜の前記上面のうちの前記凸部と前記トレンチの各側面の間に特定表面が形成される、・前記各特定表面が、前記凸部に近づくに従って下側に変位するように前記半導体基板の前記上面に対して傾斜している、または、前記半導体基板の前記上面と平行である、という条件を満たすように前記ポリシリコン層と前記層間絶縁膜をエッチングする。前記製造方法は、前記半導体基板の前記上面と前記層間絶縁膜の前記上面を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されている上部電極を形成する工程、を有する。

この製造方法によれば、層間絶縁膜で電界集中が生じ難いスイッチング素子を製造できる。

スイッチング素子の断面図。 トレンチの拡大断面図（特定表面が傾斜している場合）。 トレンチの拡大断面図（特定表面が傾斜していない場合）。 スイッチング素子の製造方法の説明図。 スイッチング素子の製造方法の説明図。 スイッチング素子の製造方法の説明図。 スイッチング素子の製造方法の説明図。 スイッチング素子の製造方法の説明図。 スイッチング素子の製造方法の説明図。 変形例のスイッチング素子の拡大断面図。 特許文献１のスイッチング素子の断面図。

本明細書が開示するスイッチング素子においては、前記半導体基板の前記上面に対する前記特定表面の傾斜角度が３０度以下であってもよい。

この構成によれば、層間絶縁膜の凸部の近傍における電界集中を抑制できる。

本明細書が開示するスイッチング素子においては、前記凸部の上端が、前記半導体基板の前記上面よりも下側に位置していてもよい。

この構成によれば、上部電極の上面を平坦化することができる。

本明細書が開示するスイッチング素子においては、前記層間絶縁膜の前記上面が複数の前記凸部を有していてもよい。

また、本明細書が開示するスイッチング素子においては、前記半導体基板が、前記上部電極に接しているとともに前記トレンチの側面で前記ゲート絶縁膜に接している第１ｎ型領域と、前記第１ｎ型領域よりも下側の前記トレンチの前記側面で前記ゲート絶縁膜に接しているｐ型のボディ領域と、前記ボディ領域よりも下側の前記トレンチの前記側面で前記ゲート絶縁膜に接している第２ｎ型領域、を有していてもよい。例えば、第１ｎ型領域がソース領域であってもよく、第２ｎ型領域はドリフト領域であってもよい。

図１に示す実施形態のスイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＳｉＣにより構成されている。但し、半導体基板１２は、他の半導体材料（例えば、Ｓｉ、ＧａＮなど）により構成されていてもよい。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行かつｘ方向に直交する方向をｙ方向という。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。各トレンチ１４は、ｙ方向に長く伸びており、ｘ方向に間隔を空けて配置されている。各トレンチ１４の内面は、ゲート絶縁膜１６により覆われている。各トレンチ１４内に、ゲート電極１８が配置されている。ゲート電極１８は、ゲート絶縁膜１６により半導体基板１２から絶縁されている。ゲート電極１８の上面は、半導体基板１２の上面１２ａよりも下側に配置されている。各トレンチ１４内に、層間絶縁膜２０が配置されている。層間絶縁膜２０は、ゲート電極１８の上面を覆っている。半導体基板１２の上部には、上部電極２２が配置されている。上部電極２２は、半導体基板１２の上面１２ａと層間絶縁膜２０の上面を覆っている。上部電極２２は、層間絶縁膜２０によってゲート電極１８から絶縁されている。半導体基板１２の下部には、下部電極２４が配置されている。下部電極２４は、半導体基板１２の下面１２ｂを覆っている。

半導体基板１２は、複数のソース領域３０、複数のコンタクト領域３２、ボディ領域３４、ドリフト領域３６、及び、ドレイン領域３８を有している。

各ソース領域３０は、高いｎ型不純物濃度を有するｎ型領域である。各ソース領域３０は、対応するトレンチ１４の側面においてゲート絶縁膜１６に接している。また、各ソース領域３０は、上部電極２２にオーミック接触している。

各コンタクト領域３２は、高いｐ型不純物濃度を有するｐ型領域である。各コンタクト領域３２は、上部電極２２にオーミック接触している。

ボディ領域３４は、コンタクト領域３２よりも低いｐ型不純物濃度を有するｐ型領域である。ボディ領域３４は、各ソース領域３０及び各コンタクト領域３２に対して下側から接している。ボディ領域３４は、各ソース領域３０の下側でゲート絶縁膜１６に接している。

ドリフト領域３６は、ソース領域３０よりも低いｎ型不純物濃度を有するｎ型領域である。ドリフト領域３６は、ボディ領域３４に対して下側から接している。ドリフト領域３６は、ボディ領域３４の下側でゲート絶縁膜１６に接している。

ドレイン領域３８は、ドリフト領域３６よりも高いｎ型不純物濃度を有するｎ型領域である。ドレイン領域３８は、ドリフト領域３６に対して下側から接している。ドレイン領域３８は、下部電極２４にオーミック接触している。

ソース領域３０、コンタクト領域３２、ボディ領域３４、ドリフト領域３６、ドレイン領域３８、ゲート電極１８及びゲート絶縁膜１６によって、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）が構成されている。

図２は、トレンチ１４の拡大断面図である。図２に示すように、層間絶縁膜２０は、半導体基板１２の上面１２ａに接しない状態でゲート電極１８の上面を覆っている。層間絶縁膜２０の上面に、凸部４０が設けられている。凸部４０は、ｘ方向におけるトレンチ１４の中央部に設けられている。また、層間絶縁膜２０の上面は、凸部４０の両側に配置された特定表面４２を有している。各特定表面４２は、凸部４０とトレンチ１４の側面との間に配置されている。特定表面４２は、トレンチ１４の側面から凸部４０に向かうに従って下側に変位するように傾斜している。半導体基板１２の上面１２ａに対する特定表面４２の傾斜角度θは、３０度以下である。なお、図３に示すように、特定表面４２が上面１２ａと平行（すなわち、傾斜角度θが０度）であってもよい。凸部４０の上端は、半導体基板１２の上面１２ａよりも下側に位置している。すなわち、凸部４０は、上面１２ａよりも上側に突出していない。

スイッチング素子１０の使用時には、下部電極２４に上部電極２２よりも高い電位が印加される。また、スイッチング素子１０の使用時には、ゲート電極１８の電位が、上部電極２２と同電位または上部電極２２よりも低い電位であるゲートオフ電位と、上部電極２２よりも高い電位であるゲートオン電位の間で制御される。ゲート電極１８にゲートオン電位を印加するとスイッチング素子１０がオンし、ゲート電極１８にゲートオフ電位を印加するとスイッチング素子１０がオフする。また、ゲート電圧の制御によってゲート電極１８と上部電極２２の間に電位差が生じると、層間絶縁膜２０に電界が印加される。このとき、図１１のように上部電極１２２がトレンチの側面に隣接する位置で下側に突出する突出部１２２ａを有していると、突出部１２２ａの近傍の層間絶縁膜１２０に電界が集中する。このため、層間絶縁膜１２０の絶縁性能が劣化し易い。これに対し、実施形態のスイッチング素子１０では、図２または図３に示すように、凸部４０とトレンチ１４の側面の間に特定表面４２が設けられている。特定表面４２は凸部４０に向かうに従って下側に変位するように傾斜している、または、特定表面４２は半導体基板１２の上面１２ａと平行である。したがって、上部電極２２が下側に鋭く突出する突出部（すなわち、図１１の突出部１２２ａのような突出部）を有していない。したがって、層間絶縁膜２０に高い電界が印加されることが抑制される。このため、実施形態のスイッチング素子１０では、層間絶縁膜２０の絶縁性能が劣化し難い。

また、図２のように特定表面４２が凸部４０に向かうに従って下側に変位するように傾斜している場合には、凸部４０に隣接する位置に鋭角の角部４４が形成される。角部４４が鋭いと、角部４４近傍で高い電界が生じ易い。しかしながら、本実施形態では、特定表面４２の上面１２ａに対する傾斜角度θが３０度以下であるので、角部４４がそれほど鋭くない。このため、角部４４近傍において層間絶縁膜２０に高電界が印加されることが抑制される。これによっても、層間絶縁膜２０の絶縁性能の劣化が抑制される。

次に、スイッチング素子１０の製造方法について説明する。まず、エピタキシャル成長、イオン注入等によって、半導体基板１２に、ソース領域３０、コンタクト領域３２、ボディ領域３４、ドリフト領域３６、及び、ドレイン領域３８を形成する。次に、半導体基板１２の上面１２ａを選択的にエッチングすることで、図４に示すように、トレンチ１４を形成する。次に、図５に示すように、トレンチ１４の内面と半導体基板１２の上面１２ａに酸化シリコンにより構成されたゲート絶縁膜１６を形成する。次に、トレンチ１４内と半導体基板１２の上面１２ａ上（すなわち、ゲート絶縁膜１６の表面）にポリシリコンにより構成されたゲート電極１８を成長させる。次に、図６に示すように、ゲート電極１８をエッチングすることにより、上面１２ａ上のゲート電極１８を除去し、トレンチ１４内にゲート電極１８を残存させる。ここでは、残存するゲート電極１８の上面がトレンチ１４内に位置する（すなわち、残存するゲート電極１８の上面が上面１２ａよりも下側に位置する）ようにエッチングを行う。次に、図７に示すように、ウエハ上に酸化シリコンにより構成された層間絶縁膜２０を成長させる。すなわち、トレンチ１４内と上面１２ａ上（すなわち、ゲート絶縁膜１６の表面）に層間絶縁膜２０を成長させる。ゲート電極１８の上部では、ゲート電極１８の上面とトレンチ１４の側面から層間絶縁膜２０が成長する。したがって、ゲート電極１８の上部では上面１２ａ上よりも層間絶縁膜２０が厚く形成される。また、トレンチ１４の形状に沿って層間絶縁膜２０が成長するので、トレンチ１４の中央部の上部において、層間絶縁膜２０の上面に凹部２０ａが形成される。次に、図７に示すように、層間絶縁膜２０上にポリシリコン層５０を成長させる。ここでは、凹部２０ａ内にポリシリコン層５０が充填される。次に、図８に示すように、ポリシリコン層５０をエッチングする。ここでは、凹部２０ａ内にポリシリコン層５０を残存させるとともに、凹部２０ａの外側のポリシリコン層５０を除去する。残存するポリシリコン層５０の幅は、トレンチ１４の幅よりも狭い。

次に、層間絶縁膜２０に対するエッチングレートがポリシリコン層５０に対するエッチングレートよりも高いエッチングガスによりポリシリコン層５０と層間絶縁膜２０をドライエッチングする。ここでは、図９に示すように、トレンチ１４の外側（すなわち、半導体基板１２の上面１２ａ上）の層間絶縁膜２０が除去され、ポリシリコン層５０が除去され、トレンチ１４内に層間絶縁膜２０が残存するようにエッチングを行う。なお、層間絶縁膜２０が除去された範囲では、ゲート絶縁膜１６も除去される。エッチング前においてゲート電極１８の上部にポリシリコン層５０が存在するので、ゲート電極１８の上部ではエッチングの進行が遅い。このため、ゲート電極１８の上部（すなわち、トレンチ１４内）に容易に層間絶縁膜２０を残存させることができる。このように層間絶縁膜２０をトレンチ１４内に残存させると、層間絶縁膜２０をゲート電極１８の上部に自己整合的に形成することができる。したがって、隣り合うトレンチ１４の間の間隔が狭い場合であっても、正確に層間絶縁膜２０をゲート電極１８の上部に形成できる。隣り合うトレンチ１４の間の間隔を狭くできるので、スイッチング素子１０を小型化することができる。

また、エッチング前において、ゲート電極１８の上部の層間絶縁膜２０の中央部はポリシリコン層５０によって覆われている。したがって、トレンチ１４の中央部では、トレンチ１４の側面近傍に比べて、エッチングの進行が遅い。したがって、エッチング後に、トレンチ１４内の層間絶縁膜２０の上面の中央部（すなわち、ｘ方向におけるトレンチ１４の中央部）に凸部４０が形成される。ポリシリコン層５０と層間絶縁膜２０（すなわち、酸化シリコン）の間でエッチングレートに大きな差を設けることができるので、凸部４０の側面がテーパ形状になり難く、凸部４０の側面を半導体基板１２の厚み方向と略平行とすることできる。したがって、凸部４０とトレンチ１４の側面の間に、上面１２ａに対する傾斜角度が小さい特定表面４２が形成される。すなわち、特定表面４２を、凸部４０に近づくに従って下側に変位するように半導体基板１２の上面１２ａに対して傾斜している形状、または、半導体基板１２の上面１２ａと平行な形状とすることができる。ここでは、特定表面４２の上面１２ａに対する傾斜角度θが０～３０度となるように特定表面４２を形成する。また、ここでは、凸部４０の上端が半導体基板１２の上面１２ａよりも上側に突出しないように凸部４０を形成する。

次に、図２に示すように、層間絶縁膜２０の上面と半導体基板１２の上面１２ａを覆うように上部電極２２を形成する。上部電極２２は、凸部４０の上面、凸部４０の側面、及び、特定表面４２で層間絶縁膜２０に接触する。この構造では、凸部４０の側面がテーパ状の場合に比べて、上部電極２２が層間絶縁膜２０に対して広い面積で接触することができる。したがって、上部電極２２を層間絶縁膜２０に対して高い強度で密着させることができる。また、特定表面４２が形成されているので、上部電極２２には図１１の突出部１２２ａのような下側に突出する突出部が形成されない。また、特定表面４２の傾斜角度θが０～３０度であるので、角部４４がそれほど鋭くならない。このため、層間絶縁膜２０において電界集中し難いスイッチング素子１０を製造できる。

また、凸部４０の上端が半導体基板１２の上面１２ａより上側に突出してないので、上部電極２２の上面に凸部が形成されることを防止できる。したがって、上部電極２２の形成後に上部電極２２の上面を平坦化する処理を実施する必要が無い。なお、図示していないが、上部電極２２の形成後に、半導体基板１２の上面１２ａの外周部を覆うポリイミド樹脂層を形成する工程が実施される。このとき、上部電極２２の外周部等がポリイミド樹脂層により覆われる。上部電極２２の上面が平坦であるので、上部電極２２上に均一な膜厚でポリイミド樹脂層を形成することができる。上部電極２２を形成した後に、下部電極２４を形成する。これにより、図１のスイッチング素子が完成する。

なお、上記の実施形態では、凸部４０が上面１２ａよりも上側に突出していなかった。しかしながら、凸部４０が上面１２ａよりも上側に突出していてもよい。この場合でも、特定表面４２が適切に設けられていれば、層間絶縁膜２０に高電界が印加されることを防止できる。

また、上記の実施形態では、層間絶縁膜２０が１つの凸部４０を有していた。しかしながら、図１０に示すように、層間絶縁膜２０が複数の凸部４０を有していてもよい。この場合でも、凸部４０とトレンチ１４の側面との間に特定表面４２を設けることで、層間絶縁膜２０に高電界が印加されることを防止できる。

また、上記の実施形態では、スイッチング素子がＭＯＳＦＥＴであった。しかしながら、ＩＧＢＴ（insulated gate bipolar transistor）等の他のスイッチング素子に本明細書に開示の技術を適用してもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：スイッチング素子、１２：半導体基板、１４：トレンチ、１８：ゲート電極、２０：層間絶縁膜、４０：凸部、４２：特定表面

Claims (5)

1. トレンチゲート型のスイッチング素子であって、
   上面にトレンチ（１４）が形成されている半導体基板（１２）と、
   前記トレンチの内面を覆うゲート絶縁膜（１６）と、
   前記トレンチ内に配置されているゲート電極（１８）であって、前記ゲート絶縁膜によって前記半導体基板から絶縁されており、前記ゲート電極の上面が前記半導体基板の前記上面よりも下側に位置している前記ゲート電極と、
   前記半導体基板の前記上面に接していない状態で前記ゲート電極の前記上面を覆っている層間絶縁膜（２０）と、
   前記半導体基板の前記上面と前記層間絶縁膜の上面を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されている上部電極（２２）、
   を有し、
   前記層間絶縁膜の前記上面が、凸部（４０）と、前記凸部と前記トレンチの各側面の間に設けられた特定表面（４２）を有し、
   前記各特定表面が、前記凸部に近づくに従って下側に変位するように前記半導体基板の前記上面に対して傾斜している、または、前記半導体基板の前記上面と平行である、
   スイッチング素子。
2. 前記半導体基板の前記上面に対する前記特定表面の傾斜角度が３０度以下である、請求項１に記載のスイッチング素子。
3. 前記凸部の上端が、前記半導体基板の前記上面よりも下側に位置している、請求項１または２に記載のスイッチング素子。
4. 前記層間絶縁膜の前記上面が複数の前記凸部を有する、請求項１または２に記載のスイッチング素子。
5. スイッチング素子の製造方法であって、
   ウエハであって、
   上面にトレンチが形成されている半導体基板と、
   前記トレンチの内面を覆うゲート絶縁膜と、
   前記トレンチ内に配置されているゲート電極であって、前記ゲート絶縁膜によって前記半導体基板から絶縁されており、前記ゲート電極の上面が前記半導体基板の前記上面よりも下側に位置している前記ゲート電極、
   を有する前記ウエハを準備する工程と、
   前記半導体基板の前記上面と前記ゲート電極の前記上面を覆っており、前記トレンチの中央の上部に凹部を有する層間絶縁膜を形成する工程と、
   前記層間絶縁膜の前記上面を覆うポリシリコン層を形成する工程と、
   前記ポリシリコン層をエッチングすることによって、前記凹部の外側の前記ポリシリコン層を除去し、前記凹部内に前記ポリシリコン層を残存させる工程と、
   前記ポリシリコン層に対するエッチングレートが前記層間絶縁膜に対するエッチングレートよりも低いエッチング方法によって前記ポリシリコン層と前記層間絶縁膜をエッチングする工程であって、
   ・前記ポリシリコン層を除去する、
   ・前記半導体基板の前記上面を覆う前記層間絶縁膜を除去する、
   ・前記トレンチ内に前記ゲート電極の前記上面を覆う前記層間絶縁膜を残存させる、
   ・残存させる前記層間絶縁膜の上面のうちの前記ポリシリコン層の直下の位置に凸部が形成される、
   ・残存させる前記層間絶縁膜の前記上面のうちの前記凸部と前記トレンチの各側面の間に特定表面が形成される、
   ・前記各特定表面が、前記凸部に近づくに従って下側に変位するように前記半導体基板の前記上面に対して傾斜している、または、前記半導体基板の前記上面と平行である、
   という条件を満たすように前記ポリシリコン層と前記層間絶縁膜をエッチングする工程と、
   前記半導体基板の前記上面と前記層間絶縁膜の前記上面を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されている上部電極を形成する工程、
   を有する製造方法。
   

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