KR20180076320A - 스위칭 소자 및 스위칭 소자의 제조 방법 - Google Patents

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다카시 오카와
도모히코 모리
히로유키 우에다
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도요타지도샤가부시키가이샤
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Abstract

스위칭 소자(10)는, 제1 n형 반도체층(44)과, 에피택셜층에 의해 구성되어 있는 p형의 바디층(42)과, 바디층(42)에 의해 제1 n형 반도체층(44)으로부터 분리되어 있는 제2 n형 반도체층(40)을 갖는 반도체 기판(12); 제1 n형 반도체층(44)의 표면과 바디층(42)의 표면과 제2 n형 반도체층(40)의 표면에 걸치는 범위를 덮는 게이트 절연막(28); 및 게이트 절연막(28)을 개재시켜, 바디층(42)에 대향하는 게이트 전극(26)을 구비한다. 제1 n형 반도체층(44)과 바디층(42)의 계면(50)이 경사면(52, 63)을 갖는다. 경사면(52, 63)은 바디층(42)의 단부(42a)로부터 횡방향으로 이격됨에 따라 바디층(42)의 깊이가 깊어지도록 경사진 경사면(52, 63)을 갖는다. 경사면(52, 63)이 게이트 전극(26)의 하부에 배치되어 있다.

Description

스위칭 소자 및 스위칭 소자의 제조 방법 {SWITCHING ELEMENT AND METHOD OF MANUFACTURING SWITCHING ELEMENT}
본 개시는, 스위칭 소자 및 스위칭 소자의 제조 방법에 관한 것이다.
일본 특허 공개 제2009-147381호에, 제1 n형 반도체층(드리프트 영역)과, p형의 바디층과, 제2 n형 반도체층(소스 영역)을 갖는 스위칭 소자가 개시되어 있다. 제2 n형 반도체층은, 바디층에 의해 제1 n형 반도체층으로부터 분리되어 있다. 제1 n형 반도체층과 제2 n형 반도체층을 분리하고 있는 범위의 바디층에 대하여, 게이트 전극이 게이트 절연막을 개재시켜 대향하고 있다. 상기 스위칭 소자에서는, 제1 n형 반도체층과 바디층의 계면이, 바디층의 단부로부터 이격됨에 따라 바디층의 깊이가 깊어지도록 경사진 경사면을 갖는다. 경사면은, 게이트 전극의 하부에 배치되어 있다.
본원 발명자들의 연구에 의해, 게이트 전극의 하부의 바디층과 제1 n형 반도체층의 계면에 경사면을 마련함으로써, 게이트 절연막에 인가되는 전계를 완화할 수 있음이 판명되었다.
일본 특허 공개 제2009-147381호의 스위칭 소자에서는, 게이트 전극의 하부의 바디층과 제1 n형 반도체층의 계면에 경사면이 마련되어 있다. 단, 일본 특허 공개 제2009-147381호에서는, 바디층이 확산층에 의해 구성되어 있다. 확산층에 의해 바디층이 구성되어 있는 경우, 바디층측으로부터 제1 n형 반도체층측을 향하여 불순물의 확산이 발생하므로, 경사면이 제1 n형 반도체층측으로 볼록해지도록 만곡된 형상으로 된다. 이와 같이 경사면이 만곡되면, 경사면이 상대적으로 좁아져, 게이트 절연막에 인가되는 전계를 완화하는 효과가 상대적으로 작아진다. 따라서, 본 명세서에서는 게이트 절연막에 인가되는 전계를 보다 효과적으로 완화할 수 있는 스위칭 소자를 제공한다.
본 개시의 제1 형태의 스위칭 소자는, 상기 반도체 기판의 표면에 노출되어 있는 제1 n형 반도체층과, 상기 반도체 기판의 상기 표면에 노출되어 있는 에피택셜층에 의해 구성되어 있는 p형의 바디층과, 상기 반도체 기판의 상기 표면에 노출되어 있고, 상기 바디층에 의해 상기 제1 n형 반도체층으로부터 분리되어 있는 제2 n형 반도체층을 갖는 반도체 기판, 상기 제1 n형 반도체층의 표면과, 상기 제1 n형 반도체층과 상기 제2 n형 반도체층의 사이의 상기 바디층의 표면과, 상기 제2 n형 반도체층의 표면에 걸치는 범위를 덮는 게이트 절연막, 및 상기 게이트 절연막을 개재시켜, 상기 제1 n형 반도체층과 상기 제2 n형 반도체층의 사이의 상기 바디층에 대향하는 게이트 전극을 구비한다. 상기 제1 n형 반도체층과 상기 바디층의 계면이 경사면을 갖는다. 상기 경사면은 상기 바디층의 단부로부터 횡방향으로 이격됨에 따라 상기 바디층의 깊이가 깊어지도록 경사진 경사면을 갖는다. 상기 경사면이, 상기 게이트 전극의 하부에 배치되어 있다.
본 개시의 제1 형태의 스위칭 소자에서는, 게이트 전극의 하부의 바디층과 제1 n형 반도체층의 계면에 경사면이 마련되어 있다. 또한, 상기 스위칭 소자에서는, 바디층이 에피택셜층에 의해 구성되어 있고, 바디층측으로부터 제1 n형 반도체층측으로의 불순물의 확산이 거의 발생하지 않는다. 따라서, 상기 스위칭 소자의 구조에 따르면, 바디층과 제1 n형 반도체층의 계면에 거의 만곡되어 있지 않은 경사면을 마련할 수 있고, 상대적으로 넓은 경사면을 얻을 수 있다. 따라서, 상기 구조에 따르면, 게이트 절연막에 인가되는 전계를 효과적으로 완화할 수 있다.
본 개시의 제1 형태의 스위칭 소자에 있어서, 상기 경사면의 상기 반도체 기판의 상기 표면에 대한 각도가 60°미만이어도 된다.
본 개시의 제1 형태의 스위칭 소자에 있어서, 상기 계면이, 상기 게이트 전극의 하부에 있어서 상기 반도체 기판의 상기 표면으로부터 하측 방향으로 신장되고, 상기 반도체 기판의 상기 표면에 대한 각도가 80°이상 90°이하인 표층부 계면을 갖고, 상기 경사면이, 상기 표층부 계면의 하측에 위치하고, 상기 경사면의 상기 반도체 기판의 상기 표면에 대한 각도가 60°미만이어도 된다.
본 개시의 제1 형태의 스위칭 소자에 있어서, 상기 반도체 기판은 상기 바디층과 상기 제2 n형 반도체층을 적어도 2개 포함하고, 상기 게이트 절연막은, 상기 제1 n형 반도체층 중 2개의 상기 바디층의 사이에 위치하는 부분인 간격부의 표면과, 상기 간격부와 상기 제2 n형 반도체층의 사이에 위치하는 부분인 상기 바디층의 표면과, 상기 제2 n형 반도체층의 표면의 일부에 걸치는 범위를 덮어도 된다.
본 개시의 제2 형태의 스위칭 소자의 제조 방법은, 상기 반도체 기판의 표면에 노출되어 있는 제1 n형 반도체층과, p형의 바디층과, 상기 반도체 기판의 상기 표면에 노출되어 있고, 상기 바디층에 의해 상기 제1 n형 반도체층으로부터 분리되어 있는 제2 n형 반도체층을 갖는 반도체 기판과, 게이트 절연막과, 상기 게이트 절연막을 개재시켜, 상기 제1 n형 반도체층과 상기 제2 n형 반도체층의 사이의 상기 바디층에 대향하는 게이트 전극을 구비하는 스위칭 소자의 제조 방법이며, 상기 반도체 기판의 상면에 개구를 갖는 마스크를 형성하는 것과, 상기 개구의 상기 반도체 기판의 상면을 에칭하여 오목부를 형성하는 것과, 상기 에칭에서는 상기 오목부의 측면이 상기 반도체 기판의 상면에 대하여, 상기 오목부의 단부로부터 횡방향을 향하여 이격됨에 따라 상기 오목부의 깊이가 깊어지도록 경사진 경사면으로 되도록, 상기 오목부를 형성하는 것과, 상기 마스크를 제거하는 것과, 에피택셜 성장에 의해, 상기 반도체 기판의 상면과 상기 오목부 내에, 상기 바디층을 에피택셜 성장시키는 것과, 상기 반도체 기판의 상면을 연마하는 것과, 상기 바디층의 일부에 선택적으로 n형 불순물 이온을 주입하고, 상기 제2 n형 반도체층을 형성하는 것과, 상기 게이트 절연막을, 상기 제1 n형 반도체층의 표면과, 상기 제1 n형 반도체층과 상기 제2 n형 반도체층의 사이의 상기 바디층의 표면과, 상기 제2 n형 반도체층의 표면에 걸치는 범위를 덮도록 형성하는 것과, 상기 게이트 절연막의 상면 전체를 덮도록 상기 게이트 전극을 형성하는 것과, 상기 반도체 기판 표면 및 상기 게이트 전극의 표면을 덮도록 층간 절연막을 형성하는 것과, 상기 층간 절연막에 마련된 콘택트 홀 내에 콘택트 플러그를 형성하는 것과, 상기 층간 절연막의 상면에 상부 전극을 배치하는 것과, 상기 반도체 기판 중 상기 층간 절연막이 형성되는 면과는 반대의 면에 하부 전극을 배치하는 것을 구비한다.
본 발명의 예시적인 실시 형태의 특징, 이점, 기술적 및 산업적 의의는 첨부된 도면을 참조하여 이하에서 설명될 것이며, 동일한 도면 부호는 동일한 요소를 나타낸다.
도 1은, 실시예 1의 MOSFET의 종단면도이다.
도 2는, 상대적으로 넓은 경사면을 갖는 MOSFET의 전계 분포를 도시하는 도면이다.
도 3은, 비교예 1의 MOSFET의 전계 분포를 도시하는 도면이다.
도 4는, 비교예 2의 MOSFET의 전계 분포를 도시하는 도면이다.
도 5는, 온 저항을 비교하는 그래프이다.
도 6은, 게이트 절연막에 인가되는 전계를 비교하는 그래프이다.
도 7은, 실시예 1의 MOSFET의 제조 공정의 설명도이다.
도 8은, 실시예 1의 MOSFET의 제조 공정의 설명도이다.
도 9는, 실시예 1의 MOSFET의 제조 공정의 설명도이다.
도 10은, 실시예 1의 MOSFET의 제조 공정의 설명도이다.
도 11은, 실시예 1의 MOSFET의 제조 공정의 설명도이다.
도 12는, 실시예 2의 MOSFET의 종단면도이다.
도 13은, 실시예 2의 MOSFET의 제조 공정의 설명도이다.
도 1에 도시하는 MOSFET(10)는, GaN 반도체 기판(12)을 갖고 있다. GaN 반도체 기판(12)은, GaN(질화갈륨)을 주성분으로 하는 반도체 기판이다.
GaN 반도체 기판(12)은, 복수의 소스층(40), 복수의 바디층(42) 및 드리프트층(44)을 갖고 있다.
각 소스층(40)은 n형 영역이며, GaN 반도체 기판(12)의 상면(12a)에 노출되어 있다.
각 바디층(42)은 p형 영역이며, 대응하는 소스층(40)의 주위에 배치되어 있다. 각 바디층(42)은, 대응하는 소스층(40)의 측면과 하면을 덮고 있다. 각 바디층(42)은, 소스층(40)에 인접하는 범위에서, GaN 반도체 기판(12)의 상면(12a)에 노출되어 있다.
드리프트층(44)은 n형 영역이며, 각 바디층(42)의 하측에 배치되어 있다. 또한, 한 쌍의 바디층(42)의 사이에도 드리프트층(44)이 배치되어 있다. 이하에서는, 드리프트층(44) 중 한 쌍의 바디층(42)의 사이에 위치하는 부분을, 간격부(44a)라고 한다. 간격부(44a)는, JFET 영역이라고 불리는 경우가 있다. 간격부(44a)는, GaN 반도체 기판(12)의 상면(12a)에 노출되어 있다. 또한, 드리프트층(44)은, GaN 반도체 기판(12)의 하면(12b)의 대략 전역에 노출되어 있다. 드리프트층(44)은, 각 바디층(42)에 의해, 각 소스층(40)으로부터 분리되어 있다.
바디층(42)과 드리프트층(44)의 사이의 계면(50)은, pn 접합면이다. 바디층(42)과 간격부(44a)의 사이의 부분의 계면(50)에, 경사면(52)이 마련되어 있다. 경사면(52)은, GaN 반도체 기판(12)의 상면(12a)으로부터 비스듬하게 하측 방향으로 신장되어 있다. 경사면(52)은, 바디층(42)의 저면까지 신장되어 있다. 경사면(52)은, 바디층(42)의 단부(42a)로부터 횡방향(상면(12a)과 평행한 방향)을 따라 이격됨에 따라 바디층(42)의 깊이(즉, 상면(12a)과 바디층(42)의 하단의 사이의 거리)가 깊어지도록 상면(12a)에 대하여 경사져 있다. 경사면(52)과 상면(12a)의 사이의 각도 θ(바디층(42) 내에서 측정되는 각도)는, 60°미만이다. 바디층(42)의 저부에서는, 계면(50)이 상면(12a)과 대략 평행으로 신장되어 있다.
GaN 반도체 기판(12)의 상면(12a)에는, 게이트 절연막(28), 게이트 전극(26), 층간 절연막(24), 콘택트 플러그(22) 및 상부 전극(20)이 배치되어 있다.
게이트 절연막(28)은, GaN 반도체 기판(12)의 상면(12a)의 일부를 덮고 있다. 게이트 절연막(28)은, 바디층(42) 근방의 소스층(40)의 표면과, 소스층(40)과 간격부(44a)의 사이의 바디층(42)의 표면과, 간격부(44a)의 표면에 걸치는 범위를 덮고 있다. 각 바디층(42) 중, 게이트 절연막(28)에 접하는 부분(즉, 소스층(40)과 간격부(44a)의 사이의 바디층(42)의 표층부)은, 채널이 형성되는 채널 영역(42b)이다. 게이트 절연막(28)은, 예를 들어 산화실리콘 등의 절연체에 의해 구성되어 있다.
게이트 전극(26)은, 게이트 절연막(28) 상에 배치되어 있다. 게이트 전극(26)은, 게이트 절연막(28)을 개재시켜, 소스층(40), 바디층(42)(즉, 채널 영역(42b)) 및 드리프트층(44)(즉, 간격부(44a))에 대향하고 있다. 게이트 전극(26)은, 게이트 절연막(28)에 의해 GaN 반도체 기판(12)으로부터 절연되어 있다.
층간 절연막(24)은, 게이트 절연막(28)에 덮여 있지 않은 범위의 상면(12a)을 덮고 있다. 또한, 층간 절연막(24)은, 게이트 전극(26)의 표면을 덮고 있다. 층간 절연막(24)은, 예를 들어 산화실리콘 등의 절연체에 의해 구성되어 있다.
층간 절연막(24)에는 복수의 콘택트 홀이 형성되어 있고, 상기 복수의 콘택트 홀 내에 콘택트 플러그(22)가 설치되어 있다. 일부의 콘택트 플러그(22)는, 그 하단에서 소스층(40)에 접속되어 있고, 다른 콘택트 플러그(22)는, 그 하단에서 바디층(42)에 접속되어 있다.
상부 전극(20)은, 층간 절연막(24) 상에 배치되어 있다. 상부 전극(20)은, 각 콘택트 플러그(22)의 상면에 접해 있다. 상부 전극(20)은, 콘택트 플러그(22)를 통하여, 소스층(40) 및 바디층(42)에 접속되어 있다.
GaN 반도체 기판(12)의 하면(12b)에는, 하부 전극(30)이 배치되어 있다. 하부 전극(30)은, 드리프트층(44)에 접속되어 있다.
게이트 전극(26)의 전위를 게이트 역치(MOSFET(10)를 온시키는 데 필요한 최소의 게이트 전위) 이상까지 높게 하면, 바디층(42)의 채널 영역(42b)에 전자가 끌어 당겨짐으로써, 채널 영역(42b)에 채널이 형성된다. 채널에 의해, 소스층(40)과 드리프트층(44)이 접속됨으로써, 소스층(40)으로부터 드리프트층(44)으로 전자가 흐른다. MOSFET(10)에서는, 채널 영역(42b)(즉, 바디층(42))이 에피택셜층이므로, 채널 영역(42b)에 존재하는 결정 결함이 적다. 따라서, 상기 MOSFET(10)는, 온 저항이 상대적으로 작다.
또한, MOSFET(10)에서는, 채널 영역(42b)의 하측에 위치하는 부분의 계면(50)이 경사면(52)이다. 이 때문에, 채널 영역(42b)을 통과한 전자가, 도 1의 화살표(100)로 나타내는 바와 같이, 분산되면서 하측 방향으로 흐른다. 이에 의해서도, MOSFET(10)의 온 저항이 보다 저감되어 있다.
게이트 전극(26)의 전위를 게이트 역치 미만으로 저하시키면, 채널이 소실되고, 전자의 흐름이 정지한다. 즉, MOSFET(10)가 오프된다. MOSFET(10)가 오프되면, 계면(50)의 pn 접합에 역전압(즉, 드리프트층(44)이 바디층(42)보다 고전위로 되는 전압)이 인가된다. 이 때문에, 바디층(42)으로부터 드리프트층(44)으로 공핍층이 확산되고, 드리프트층(44)이 공핍화된다. 드리프트층(44)이 공핍화되면, 드리프트층(44)의 내부에 전위 분포가 발생한다. 전위 분포는, 드리프트층(44) 및 게이트 절연막(28)에 걸쳐 발생한다. 이 때문에, 드리프트층(44)과 게이트 절연막(28)에 걸쳐, 전계가 인가된다.
도 2 내지 도 4는, MOSFET가 오프하고 있을 때의 전위 분포를 시뮬레이션에 의해 산출한 결과를 도시하고 있다. 도 2 내지 도 4에 있어서, 파선은, 등전위선을 나타내고 있다. 또한, 도 2는, 실시예 1을 모의한 상대적으로 넓은 경사면(52)을 갖는 MOSFET에 있어서의 전위 분포를 도시하고, 도 3, 도 4는 비교예 1, 2의 MOSFET에 있어서의 전위 분포를 도시하고 있다. 도 3에 도시하는 비교예 1의 MOSFET에서는, 계면(50)이 경사면(52)을 갖지 않고, 바디층(42)과 간격부(44a)의 사이의 계면(50)이 상면(12a)에 대하여 대략 수직으로 신장되어 있다. 도 4에 도시하는 비교예 2의 MOSFET에서는, 계면(50)이 경사면(52)을 갖지만, 경사면(52)이 드리프트층(44)측으로 볼록해지도록 만곡되어 있고, 경사면(52)이 상대적으로 좁다. 바디층(42)이 확산층에 의해 구성되어 있는 경우에는, 불순물을 주입한 단계에서 상대적으로 넓은 경사면(52)을 형성해도, 불순물을 활성화할 때 바디층(42)으로부터 드리프트층(44)측으로 p형 불순물이 확산되므로, 경사면(52)이 드리프트층(44)측을 향하여 만곡된다. 그 결과, 도 4와 같이, 경사면(52)이 상대적으로 좁아진다. 도 3, 도 4에서는, 도 2에 비하여, 간격부(44a)의 상부의 게이트 절연막(28)의 근방에서 등전위선의 간격이 밀하게 되어 있다. 도 2 내지 도 4로부터, 도 2와 같이 경사면(52)이 상대적으로 넓으면, 게이트 절연막(28)에 인가되는 전계가 완화됨을 알 수 있다.
또한, 도 5, 도 6은, 도 2의 MOSFET와, 비교예 1, 2(도 3, 도 4)의 MOSFET의 특성을 비교하여 도시하고 있다. 도 5는, 드레인-소스 간 전압 BV와, 온 저항의 관계를 도시하고 있다. 도 6은, 드레인-소스 간 전압 BV와, 산화막에 인가되는 전계의 관계를 도시하고 있다. 도 5로부터, 도 2의 MOSFET는, 비교예 1, 2의 MOSFET와 동등한 온 저항이 얻어짐을 알 수 있다. 또한, 도 6으로부터, 드레인-소스 간 전압이 동등한 경우에는, 도 2의 MOSFET에서는, 비교예 1, 2의 MOSFET보다 게이트 절연막(28)에 인가되는 전계가 낮음을 알 수 있다. 이상의 결과로부터, 상대적으로 넓은 경사면(52)을 갖는 실시예 1의 MOSFET(10)에 따르면, 비교예 1, 2의 MOSFET와 동등한 온 저항을 얻으면서, 비교예 1, 2의 MOSFET보다 게이트 절연막(28)에 인가되는 전계를 억제할 수 있다.
이어서, 실시예 1의 MOSFET(10)의 제조 방법에 대하여 설명한다. 우선, 도 7에 도시하는 바와 같이, GaN 반도체 기판(12)의 상면(12a)에 개구(60)를 갖는 마스크(58)를 형성한다. 이어서, 개구(60) 내의 GaN 반도체 기판(12)의 상면을 에칭함으로써, 오목부(62)를 형성한다. 이때, 에칭 조건을 조정하여, 오목부(62)의 측면이 GaN 반도체 기판(12)의 상면에 대하여 경사진(보다 상세하게는, 오목부(62)의 단부(62a)로부터 멀어짐에 따라 오목부(62)의 깊이가 깊어지도록 경사진) 경사면(63)으로 되도록, 오목부(62)를 형성한다. 예를 들어, 마스크(58)의 두께를 개구(60)에 가까운 위치일수록 얇게 하고, 가스종, 압력, RF 파워 등의 조건을 조정하여 마스크(58)와 GaN 반도체 기판(12)의 에칭 레이트의 차를 보다 작게 함으로써, 경사면(63)을 형성할 수 있다. 여기서는, 경사면(63)과 GaN 반도체 기판(12)의 상면의 사이의 각도 θ가, 60°미만으로 되도록, 오목부(62)를 형성한다.
이어서, 마스크(58)를 제거하고, 도 8에 도시하는 바와 같이, 에피택셜 성장에 의해, GaN 반도체 기판(12)의 상면과 오목부(62) 내에, p형의 GaN 반도체층인 바디층(42)을 에피택셜 성장시킨다. 이하에서는, 드리프트층(44)과 바디층(42)을 포함하는 GaN 반도체층 전체를, GaN 반도체 기판(12)이라고 한다.
이어서, GaN 반도체 기판(12)의 상면(즉, 바디층(42)의 표면)을 CMP(Chemical Mechanical Polishing)에 의해 연마한다. 여기서는, 도 9에 도시하는 바와 같이, 드리프트층(44)의 간격부(44a)를 GaN 반도체 기판(12)의 상면에 노출시킨다. 또한, 오목부(62) 내에, 바디층(42)을 잔존시킨다.
이어서, 도 10에 도시하는 바와 같이, 바디층(42)의 일부에 선택적으로 n형 불순물 이온을 주입함으로써, 소스층(40)을 형성한다.
이어서, 도 11에 도시하는 바와 같이, 게이트 절연막(28)을 형성한다. 게이트 절연막(28)은, 바디층(42) 근방의 소스층(40)의 표면과, 소스층(40)과 간격부(44a)의 사이의 바디층(42)의 표면과, 간격부(44a)의 표면에 걸치는 범위를 덮도록 형성된다. 이어서, 도 11에 도시하는 바와 같이, 게이트 절연막(28)의 상면 전체를 덮도록 게이트 전극(26)을 형성한다. 그 후, 층간 절연막(24), 콘택트 플러그(22), 상부 전극(20) 및 하부 전극(30)을 형성함으로써, 도 1의 MOSFET(10)가 완성된다.
이상에 설명한 바와 같이, 실시예 1의 MOSFET(10)에서는, 바디층(42)이 에피택셜층이다. 이 때문에, 바디층(42)을 형성할 때, 바디층(42)으로부터 드리프트층(44)으로 p형 불순물이 거의 확산되지 않는다. 따라서, 계면(50)을 오목부(62)와 대략 동일한 형상으로 할 수 있다. 이 때문에, 바디층(42)을 에피택셜층으로 함으로써, 경사면(52)을 원하는 형상으로 할 수 있다. 즉, 바디층(42)을 에피택셜층으로 함으로써, 경사면(52)의 만곡을 억제하여, 경사면(52)을 상대적으로 넓게 할 수 있다. 따라서, 본 실시예 1의 MOSFET(10)는, 게이트 절연막(28)에 인가되는 전계를 효과적으로 완화할 수 있다.
도 12에 도시하는 실시예 2의 MOSFET는, 바디층(42)과 간격부(44a)(즉, 드리프트층(44))의 사이의 계면(50)이, 표층부 계면(53)과 경사면(52)을 갖는다는 점에서 실시예 1의 MOSFET(10)와는 상이하다. 실시예 2의 MOSFET의 그 밖의 구성은, 실시예 1의 MOSFET(10)와 동등하다. 표층부 계면(53)은, 계면(50) 중 상면(12a) 근방에 위치하는 부분이다. 표층부 계면(53)과 상면(12a)의 사이의 각도 θ1은, 80°이상 90°이하이다. 즉, 표층부 계면(53)은, 상면(12a)으로부터 하측 방향으로 대략 수직으로 신장되어 있다. 경사면(52)은, 표층부 계면(53)의 하측에 배치되어 있다. 경사면(52)의 상단이, 표층부 계면(53)의 하단에 접속되어 있다. 경사면(52)은, 바디층(42)의 단부(42a)로부터 횡방향을 따라 이격됨에 따라 바디층(42)의 깊이가 깊어지도록 상면(12a)에 대하여 경사져 있다. 경사면(52)과 상면(12a)의 사이의 각도 θ2는, 60°미만이다.
실시예 2의 MOSFET에서는, 바디층(42)이 에피택셜층이므로, 경사면(52)이 상대적으로 넓다. 따라서, 실시예 2의 MOSFET에서는, 게이트 절연막(28)에 인가되는 전계가 완화된다.
또한, 실시예 2의 MOSFET에서는, 경사면(52)의 상부에 표층부 계면(53)이 마련되어 있다. 이 때문에, 실시예 1과 실시예 2에서 간격부(44a)의 폭을 동일하게 한 경우에 있어서, 경사면(52)에서부터 소스층(40)까지의 거리가 실시예 1보다 실시예 2에서 길어진다. MOSFET가 온되어 있는 상태에서는, 경사면(52)을 포함하는 계면(50)의 주변에 국소적으로 공핍층이 발생하고 있다. 실시예 2의 MOSFET에서는, 온 상태에 있어서 경사면(52)의 주변에 발생하고 있는 공핍층과 소스층(40)의 사이의 거리가, 실시예 1의 MOSFET(10)보다 넓어진다. 이 때문에, 실시예 2의 MOSFET에서는, 단채널 효과가 발생하기 어렵다. 따라서, 실시예 2의 구조에 따르면, 단채널 효과에 의한 게이트 역치의 변동을 보다 억제할 수 있다.
또한, 실시예 2와 같이 상면(12a)에 대하여 대략 수직으로 신장하는 표층부 계면(53)이 형성되어 있으면, 양산될 때 MOSFET의 사이에 있어서, 간격부(44a)의 상면(12a)에 있어서의 폭(즉, 실시예 2에 있어서, 간격부(44a)의 양측에 위치하는 표층부 계면(53)의 사이의 폭)에 변동이 발생하기 어렵다. 간격부(44a)의 폭이 상대적으로 넓으면, 간격부(44a)의 상부의 게이트 절연막(28)에 높은 전계가 보다 인가되기 쉬워진다. 실시예 2의 MOSFET 구조에 따르면, 간격부(44a)의 폭의 변동이 억제되므로, 게이트 절연막(28)에 인가되는 전계를 안정되게 억제하는 것이 가능하게 된다.
실시예 2의 MOSFET는, 도 13에 도시하는 형상의 오목부(62)를 형성하고, 그 후, 실시예 1과 마찬가지의 공정을 실시함으로써 제조할 수 있다. 도 13에 도시하는 형상의 오목부(62)는, 최초로, 실시예 1과 마찬가지로 도 7과 같이 오목부(62)를 형성하고, 그 후에 균일하게 GaN 반도체 기판(12)의 두께 방향을 따라 에칭이 진행되는 조건에서 오목부(62)를 더 에칭함으로써 얻을 수 있다.
또한, 상술한 실시예 1, 2에서는, MOSFET에 대하여 설명하였지만, IGBT에 본 명세서에 개시된 기술을 적용해도 된다. 하부 전극(30)과 드리프트층(44)의 사이에 p형층을 추가함으로써, IGBT의 구조를 얻을 수 있다.
또한, 상술한 실시예 1, 2에서는, 반도체 기판으로서 GaN 반도체 기판을 사용하였다. 그러나, SiC나 Si를 주성분으로 하는 반도체 기판을 갖는 스위칭 소자에, 본 명세서에 개시된 기술을 적용해도 된다. 단, 본 명세서에 개시된 기술은, GaN이나 SiC 등의 불순물의 확산을 제어하는 것이 곤란한 반도체 기판을 사용하는 경우에 특히 유효하다.
실시예의 구성 요소와 청구항의 구성 요소의 관계에 대하여 설명한다. 실시예의 드리프트층(44)은, 제1 n형 반도체층의 일례이다. 실시예의 소스층(40)은, 제2 n형 반도체층의 일례이다.
본 개시의 기술 요소에 대하여, 이하에 설명한다.
본 개시의 일례의 스위칭 소자에서는, 제1 n형 반도체층과 바디층의 계면이, 게이트 전극의 하부에 있어서 반도체 기판의 표면으로부터 하측 방향으로 신장되고, 반도체 기판의 표면에 대한 각도가 80°이상 90°이하인 표층부 계면을 갖는다. 경사면이, 표층부 계면의 하측에 위치한다. 경사면의 반도체 기판의 표면에 대한 각도가 60°미만이다.
또한, 본 명세서에 있어서, 반도체 기판의 표면에 대한 계면(즉, 표층부 계면 또는 경사면)의 각도는, 바디층 내에 있어서 계측되는 각도를 의미한다.
이상, 실시 형태에 대하여 상세하게 설명하였지만, 이들은 예시에 지나지 않으며, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는, 단독 혹은 각종 조합에 의해 기술 유용성을 발휘하는 것이며, 출원 시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시된 기술은 복수 목적을 동시에 달성하는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술 유용성을 갖는 것이다.

Claims (5)

  1. 스위칭 소자(10)에 있어서,
    상기 반도체 기판(12)의 표면에 노출되어 있는 제1 n형 반도체층(44)과,
    상기 반도체 기판(12)의 상기 표면에 노출되어 있는 에피택셜층에 의해 구성되어 있는 p형의 바디층(42)과,
    상기 반도체 기판(12)의 상기 표면에 노출되어 있고, 상기 바디층(42)에 의해 상기 제1 n형 반도체층(44)으로부터 분리되어 있는 제2 n형 반도체층(40)을 갖는 반도체 기판(12);
    상기 제1 n형 반도체층(44)의 표면과, 상기 제1 n형 반도체층(44)과 상기 제2 n형 반도체층(40)의 사이의 상기 바디층(42)의 표면과, 상기 제2 n형 반도체층(40)의 표면에 걸치는 범위를 덮는 게이트 절연막(28); 및
    상기 게이트 절연막(28)을 개재시켜, 상기 제1 n형 반도체층(44)과 상기 제2 n형 반도체층(40)의 사이의 상기 바디층(42)에 대향하는 게이트 전극(26)을;
    포함하고,
    상기 제1 n형 반도체층(44)과 상기 바디층(42)의 계면(50)이 경사면(52, 63)을 갖고, 상기 경사면(52, 63)은 상기 바디층(42)의 단부(42a)로부터 횡방향으로 이격됨에 따라 상기 바디층(42)의 깊이가 깊어지도록 경사진 경사면(52, 63)을 갖고, 상기 경사면(52, 63)이, 상기 게이트 전극(26)의 하부에 배치되어 있는, 스위칭 소자(10).
  2. 제1항에 있어서, 상기 경사면(52)의 상기 반도체 기판(12)의 상기 표면에 대한 각도가 60°미만인, 스위칭 소자(10).
  3. 제1항에 있어서, 상기 계면(50)이, 상기 게이트 전극(26)의 하부에 있어서 상기 반도체 기판(12)의 상기 표면으로부터 하측 방향으로 신장되고, 상기 반도체 기판(12)의 상기 표면에 대한 각도가 80°이상 90°이하인 표층부 계면(53)을 갖고,
    상기 경사면(52)이, 상기 표층부 계면(53)의 하측에 위치하고,
    상기 경사면(52)의 상기 반도체 기판(12)의 상기 표면에 대한 각도가 60°미만인, 스위칭 소자(10).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 기판(12)은 상기 바디층(42)과 상기 제2 n형 반도체층(40)을 적어도 2개 포함하고, 상기 게이트 절연막(28)은, 상기 제1 n형 반도체층(44) 중 2개의 상기 바디층(42)의 사이에 위치하는 부분인 간격부(44a)의 표면과, 상기 간격부(44a)와 상기 제2 n형 반도체층(40)의 사이에 위치하는 부분인 상기 바디층(42)의 표면과, 상기 제2 n형 반도체층(40)의 표면의 일부에 걸치는 범위를 덮는, 스위칭 소자(10).
  5. 반도체 기판(12)의 표면에 노출되어 있는 제1 n형 반도체층(44)과, p형의 바디층(42)과, 상기 반도체 기판(12)의 상기 표면에 노출되어 있고, 상기 바디층(42)에 의해 상기 제1 n형 반도체층(44)으로부터 분리되어 있는 제2 n형 반도체층(40)을 갖는 반도체 기판(12)과,
    게이트 절연막(28)과, 상기 게이트 절연막(28)을 개재시켜, 상기 제1 n형 반도체층(44)과 상기 제2 n형 반도체층(40)의 사이의 상기 바디층(42)에 대향하는 게이트 전극(26)을 구비하는 스위칭 소자(10)의 제조 방법이며,
    상기 반도체 기판(12)의 상면에 개구(60)를 갖는 마스크(58)를 형성하고,
    상기 개구(60)의 상기 반도체 기판(12)의 상면을 에칭하여 오목부(62)를 형성하고, 상기 에칭에서는 상기 오목부(62)의 측면이 상기 반도체 기판(12)의 상면에 대하여, 상기 오목부(62)의 단부(62a)로부터 횡방향을 향하여 이격됨에 따라 상기 오목부(62)의 깊이가 깊어지도록 경사진 경사면(52, 63)으로 되도록, 상기 오목부(62)를 형성하고,
    상기 마스크(58)를 제거하고,
    에피택셜 성장에 의해, 상기 반도체 기판(12)의 상면과 상기 오목부(62) 내에, 상기 바디층(42)을 에피택셜 성장시키고,
    상기 반도체 기판(12)의 상면을 연마하고,
    상기 바디층(42)의 일부에 선택적으로 n형 불순물 이온을 주입하고, 상기 제2 n형 반도체층(40)을 형성하고,
    상기 게이트 절연막(28)을, 상기 제1 n형 반도체층(44)의 표면과, 상기 제1 n형 반도체층(44)과 상기 제2 n형 반도체층(40)의 사이의 상기 바디층(42)의 표면과, 상기 제2 n형 반도체층(40)의 표면에 걸치는 범위를 덮도록 형성하고,
    상기 게이트 절연막(28)의 상면 전체를 덮도록 상기 게이트 전극(26)을 형성하고,
    상기 반도체 기판(12) 표면 및 상기 게이트 전극(26)의 표면을 덮도록 층간 절연막(24)을 형성하고,
    상기 층간 절연막(24)에 마련된 콘택트 홀 내에 콘택트 플러그(22)를 형성하고,
    상기 층간 절연막(24)의 상면에 상부 전극(20)을 배치하고,
    상기 반도체 기판(12) 중 상기 층간 절연막(24)이 형성되는 면과는 반대의 면에 하부 전극(30)을 배치하는
    것을 포함하는, 스위칭 소자(10)의 제조 방법.
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