TW201642470A - 絕緣閘極切換元件及控制該絕緣閘極切換元件之方法 - Google Patents

絕緣閘極切換元件及控制該絕緣閘極切換元件之方法 Download PDF

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Abstract

一種半導體基板(12)包含：第一導通形式第一半導體區(30)，其暴露於第一表面；第二導通形式主要基極區(42)，其暴露於鄰近第一半導體區的位置處之第一表面；以及第二導通形式表面層基極區(44)，其暴露於鄰近主要基極區的位置處之第一表面，並且具有小於主要基極區之厚度。閘極電極(74)的位置跨過第一半導體區、主要基極區、以及表面層基極區之上方部分。

Description

絕緣閘極切換元件及控制該絕緣閘極切換元件之方法
本發明相關於絕緣閘極切換元件，以及控制該絕緣閘極切換元件的方法。
日本專利申請公開案第2011-187853號(JP 2011-187853 A)揭示一種金屬氧化物半導體場效電晶體(MOSFET)。當臨界電壓或比臨界電壓更高的電壓值施加到MOSFET的閘極電極時，在基極區域會形成通道。因此，經由該通道，載子會從源極區域朝向汲極區域流動，亦即，MOSFET開啟。當施加到閘極電極的電壓減少到低於該臨界電壓值時，通道會消失，並且載子流動會停止。亦即，MOSFET關閉。
為了減少導通電阻或其類似的目的，而減少MOSFET的源極區與汲極區之間的距離。亦即，當 MOSFET導通時，形成通道的區域長度(此後有時會參照為通道長度)會減少。當通道長度進一步減少時，MOSFET的閘極臨界電壓會因為在汲極區與基極區之間的介面所形成的空乏層效應而減少，此種現象通常稱為短通道效應。因為發生了短通道效應，將MOSFET的通道長度減少到預定長度或比其更短是困難的。類似的是，即使在絕緣閘極雙極電晶體(IGBT)中，因為短通道效應的緣故，將通道長度(亦即，射極區與漂移區之間的距離)減少到預定長度或比其更短的長度也是困難的。綜上所述，根據相關技術中的絕緣閘極切換元件，因為短通道效應的發生，難以在維持高閘極臨界電壓下，同時減少導通電阻。本發明提供一種技術，能夠讓絕緣閘極切換元件達到高閘極臨界電壓與低導通電阻之間的兼容性。
根據本發明其中一層面的絕緣閘極切換元件，其包含：半導體基板，其包含第一表面，以及與該第一表面相對的第二表面；在該表面上的閘極絕緣膜；在該閘極絕緣膜上的閘極電極。該半導體基板包含：第一導通形式第一半導體區，其曝光於該第一表面；第二導通形式主要基極區，其曝光於第一表面上鄰近於該第一半導體區的位置；第二導通形式表面層基極區，其曝光於第一表面上鄰近於該主要基極區的位置，並且具有小於主要基極區厚度的厚度；以及第一導通形式第二半導體區，其與在該第二表面側上的該表面層基極區接觸，並且與第一半導體區域分開。閘極電極跨過第一半導體區、主要基極區以及 表面層基極區的上方部分而置放。
第一導通形式與第二導通形式其中之一為n型，另一種為p型。在絕緣閘極切換元件是n通道MOSFET的情形下，第一導通形式是n型。在絕緣閘極切換元件是p通道MOSFET的情形下，第一導通形式是p型。在絕緣閘極切換元件是IGBT的情形下，第一導通形式是n型。第一半導體區可以在由主要基極區環繞的狀態下與主要基極區接觸。相似的，第二半導體區可以在由主要基極區環繞的狀態下和主要基極區接觸。在本說明書中，區域的厚度(例如，表面層基極區以及主要基極區)表示沿著半導體基板的厚度方向測量到的區域尺寸。
根據此一層面的絕緣閘極切換元件，當施加閘極電壓時，在主要基極區與表面層基極區之間形成面向閘極電極的一通道。當閘極電壓增加時，通道厚度也增加，當表面層基極區內的通道厚度達到表面層基極區的厚度時，第一半導體區以及第二半導體區經由通道彼此連接。當第一半導體區與第二半導體區經由通道彼此連接時，電流流經第一半導體區與第二半導體區之間。亦即，絕緣閘極切換元件被開啟。因為第二半導體區與表面層基極區在後表面側上接觸，電流主要在第二半導體區與表面層基極區之間的垂直方向上流動(半導體基板的厚度方向)。因此，電流流經的通道一部分(亦即，閘極絕緣膜)大部分是主要基極區域的表面層部分之通道。因此，主要基極區之表面層部分的長度(亦即，第一半導體區域 與表面層基極區域之間的距離)是有效的通道長度。因此，藉由減少主要基極區的表面層部分的長度，可以減少有效通道長度，也減少絕緣閘極切換元件的導通電阻。除此之外，第二半導體區經由表面層基極區連接至主要基極區的表面層部分。亦即，第二半導體區並未直接接觸主要基極區之表面層部分。因此，從第二半導體區延伸到表面層部分的空乏層可以被抑制。也因此，短通道效應可以被抑制。因此，在絕緣閘極切換元件中，即使當有效的通道長度(主要基極區的表面層部分之長度)縮短，不太可能發生短通道效應，並且閘極臨界電壓也不太可能降低。因此，根據絕緣閘極切換元件之結構，高閘極臨界電壓與低導通電阻可以彼此達到兼容性。
10‧‧‧金屬氧化物半導體場效電晶體
12‧‧‧矽晶絕緣體(SOI)基板
12a‧‧‧表面
12b‧‧‧後表面
14‧‧‧元件層
16‧‧‧深埋氧化層
18‧‧‧處理層
20‧‧‧邊界絕緣膜
22‧‧‧單胞區
30‧‧‧源極區
40‧‧‧基極區
42‧‧‧主要基極區
42a‧‧‧表面層部分
43‧‧‧高濃度表面層區
44‧‧‧表面層基極區
46‧‧‧接觸區
50‧‧‧汲極區
52‧‧‧底部區
54‧‧‧漂移區
56‧‧‧接觸區
58‧‧‧高濃度n型區域
60‧‧‧介面絕緣膜
62‧‧‧高濃度p型區域
70‧‧‧矽局部氧化膜
71‧‧‧區域
72‧‧‧閘極絕緣膜
74‧‧‧閘極電極
76‧‧‧源極電極
78‧‧‧汲極電極
80‧‧‧通道
90‧‧‧開口
92‧‧‧遮罩
94‧‧‧氧化膜
Ei‧‧‧本質費米能階
Ef‧‧‧費米能階
L1‧‧‧長度
L2‧‧‧長度
L3‧‧‧通道長度
T1‧‧‧厚度
T2‧‧‧厚度
X1‧‧‧交叉點
本發明之示範性實施例的特點，優點，技術性與工業性的意義將會參照所附圖式在之後做詳細說明，其中類似的元件符號表示類似的元件，其中：圖1是範例1 MOSFET 10的縱向剖面圖；圖2是範例1 MOSFET 10表面層部分42a與表面層基極區44的鄰近區域之放大剖面圖；圖3A是當閘極電壓為0V時，沿著圖2線A-A做切面之能帶圖；圖3B是當閘極電壓為0V時，沿著圖2線B-B做切面之能帶圖； 圖4A是當閘極電壓為閘極臨界電壓或是比閘極臨界電壓更高時，沿著圖2線A-A做切面之能帶圖；圖4B是當閘極電壓為閘極臨界電壓或是比閘極臨界電壓更高時，沿著圖2線B-B做切面之能帶圖；圖5是比較範例，其MOSFET表面層部分42a的鄰近區域之放大剖面圖；圖6是範例2之MOSFET的縱向剖面圖；圖7是範例3之MOSFET的縱向剖面圖；圖8是範例4之MOSFET的縱向剖面圖；圖9是範例5之MOSFET的縱向剖面圖；圖10是範例6之MOSFET的縱向剖面圖；圖11是範例7之MOSFET的縱向剖面圖；圖12是範例8之MOSFET的縱向剖面圖；圖13是縱向剖面圖，其顯示MOSFET的製造處理；圖14是範例9之MOSFET的縱向剖面圖；圖15是範例10之MOSFET的縱向剖面圖；圖16是範例11之MOSFET的縱向剖面圖；以及圖17是修改範例之IGBT的縱向剖面圖。
顯示於圖1的範例1之MOSFET 10是n通道MOSFET。MOSFET 10包含矽晶絕緣體(SOI)基板12，在下列敘述中，平行於矽晶絕緣體基板12之表面12a的方向(圖1中往右與往左的方向)參照為x方向，平行於 表面12a且垂直於x方向之方向參照為y方向。矽晶絕緣體基板12之厚度方向參照為z方向。矽晶絕緣體基板12包含處理層18，深埋氧化層16，以及元件層14。處理層18是由單晶矽所形成，處理層18是曝光於矽晶絕緣體基板12之後表面12b，深埋氧化層16是由矽氧化物所形成，深埋氧化層16是疊層在處理層18之上。元件層14是由單晶矽所形成。元件層14是疊層在深埋氧化(BOX)層16之上，元件層14是藉由深埋氧化層16與處理層18絕緣。除此之外，在矽晶絕緣體基板12中，形成延伸穿過元件層14的邊界絕緣膜20。邊界絕緣膜20從矽晶絕緣體基板12的表面12a延伸至深埋氧化層16。元件層14藉由邊界絕緣膜20分成數個單胞區22。在由邊界絕緣膜20定義的每個單胞區22中，形成MOSFET的結構。
在單胞區22的矽晶絕緣體基板12之表面12a上，形成矽局部氧化(LOCOS)膜70，閘極絕緣膜72，閘極電極74，源極電極76，以及汲極電極78。
閘極絕緣膜72是由矽氧化物所形成的絕緣膜，閘極絕緣膜72位於表面12a上，閘極絕緣膜72並未與邊界絕緣膜20a與20b兩者之任一者接觸，邊界絕緣膜20a與20b在x方向中定義單胞區22的兩端。
閘極電極74位於閘極絕緣膜72之上。閘極電極74面對元件層14，且閘極絕緣膜72居於兩者中間。閘極電極74藉由閘極絕緣膜72而與元件層14絕 緣。
源極電極76形成在鄰近於閘極絕緣膜72的位置，源極電極76形成於閘極絕緣膜72與邊界絕緣膜20b之間。源極電極76在閘極絕緣膜72與邊界絕緣膜20b之間的位置與元件層14接觸。
LOCOS膜70是由矽氧化物形成的絕緣膜，LOCOS膜70鄰近於在邊界絕緣膜20a之側邊上的閘極絕緣膜72。亦即，LOCOS膜70在相對於源極電極76的側邊上鄰近於閘極絕緣膜72。換句話說，閘極絕緣膜72是位於LOCOS膜70與源極電極76之間。LOCOS膜70的厚度大於閘極絕緣膜72的厚度，在LOCOS膜70形成的區域內，矽晶絕緣體基板12的表面12a較其他區域更靠近下方側(後表面12b側邊)。亦即，表面12a的一部分呈現內凹形狀，LOCOS膜70的位置填補此內凹處。因此，LOCOS膜70的較低端較閘極絕緣膜72的較低端更靠近下方側。
汲極電極78在邊界絕緣膜20a側邊上鄰近於LOCOS膜70。汲極電極78形成在LOCOS膜70以及邊界絕緣膜20a之間。汲極電極78在LOCOS膜70與邊界絕緣膜20a之間的位置與元件層14接觸。
在單胞區22中，形成源極區30、接觸區46、基極區40以及汲極區50。
源極區30是具有高濃度n型雜質的n型區域，源極區30暴露於表面12a。源極區30與源極電極76 和閘極絕緣膜72形成接觸，源極區30具有與源極電極76接觸的歐姆接點。
接觸區46是具有高濃度p型雜質的p型區域，接觸區46形成於源極區30與邊界絕緣膜20b之間。接觸區46暴露於矽晶絕緣體基板12的表面12a，接觸區46具有與源極電極76接觸的歐姆接點。
基極區40是p型區域，基極區40與源極區30和接觸區46形成接觸。基極區40包括主要基極區42與表面層基極區44。
主要基極區42的p型雜質濃度低於接觸區46的雜質濃度。主要基極區42形成在接觸區46與源極區30之下方側上，主要基極區42和接觸區46與源極區30形成接觸。另外，主要基極區42的一部份延伸至鄰近於源極區30的區域，並且主要基極區42在該區域暴露於表面12a上。在以下的敘述中，主要基極區42鄰近於源極區30並且暴露於表面12a的部分參照為表面層部分42a。表面層部分42a與閘極絕緣膜72形成接觸。
表面層基極區44的p型雜質濃度相當接近於主要基極區42的p型雜質濃度，並且低於接觸區46的p型雜質濃度。表面層基極區44暴露於表面12a的位置鄰近於主要基極區42(更具體的說，是表面層部分42a)。亦即，主要基極區42的表面層部分42a位於表面層基極區44與源極區30之間，表面層基極區44只有形成在表面12a的附近區域。顯示於圖2之表面層基極區44的厚 度T2(亦即，在z方向中的尺寸)小於主要基極區42的厚度(亦即，從表面12a到主要基極區42之較低端的距離)。厚度T2為20奈米或是比其更小。表面層基極區44沿著表面12a從表面層部分42a朝LOCOS膜70側邊延伸。在LOCOS膜70側邊上的表面層基極區44之端部表面44a與LOCOS膜70形成接觸。表面層基極區44的較低端較LOCOS膜70的較低端更接近於表面12a之側邊，因此，表面層基極區44之端部表面44a的全部區域皆與LOCOS膜70形成接觸。另外，表面層基極區44與閘極絕緣膜72形成接觸。更具體地說，閘極絕緣膜72覆蓋表面層基極區44與表面層部分42a在x方向上的全部表面。閘極絕緣膜72也覆蓋了源極區30的一部份表面。另外，閘極電極74位於表面層基極區44與表面層部分42a在x方向上的全部區域上方。閘極電極74源極區30的上方部分延伸至LOCOS膜70的上方部分。亦即，閘極電極74位於橫跨源極區30，表面層部分42a，表面層基極區44，與LOCOS膜70的上方部分。圖1中表面層部分42a的較低側邊上的虛線表示表面層部分42a的輪廓，表面層部分42a與表面層基極區44之間的虛線代表兩者之間的邊界。任何一條虛線都不代表實質邊界。基極區40全部為p型區域。
汲極區50為n型區域，汲極區50與基極區40形成接觸。基極區40將汲極區50與源極區30隔開。汲極區50包含底部區52，漂移區54，以及接觸區56。
接觸區56具有高度的n型雜質濃度，接觸區56形成於LOCOS膜70與邊界絕緣膜20a之間。接觸區56暴露於矽晶絕緣體基板12的表面12a上。接觸區56具有與汲極電極78接觸之歐姆接點。
漂移區54的n型雜質濃度較接觸區56的n型雜質濃度為低。漂移區54形成在表面層基極區44，LOCOS膜70以及接觸區56的下方側上。漂移區54與表面層基極區44，LOCOS膜70以及接觸區56形成接觸。漂移區54與後表面12b側邊上的表面層基極區44形成接觸(亦即，與表面層基極區44的下方表面形成接觸)。另外，漂移區54鄰近於主要基極區42，介面絕緣膜60位於漂移區54與基極區42兩者之間。將會在之後敘述介面絕緣膜60。
底部區52之n型雜質濃度低於漂移區54的n型雜質濃度。底部區52形成在漂移區54與主要基極區42之較低側上。底部區52與漂移區54和主要基極區42形成接觸。另外，底部區52與深埋氧化層16形成接觸。
介面絕緣膜60是具有極高電阻的絕緣膜，介面絕緣膜60沿著主要基極區42與漂移區54之間的介面形成。介面絕緣膜60並未延伸至表面12a，因此，介面絕緣膜60與閘極絕緣膜72分開。介面絕緣膜60在x方向上位於源極電極76與汲極電極78之間。因此，矽晶絕緣體基板12的表面12a的平面圖中，介面絕緣膜60位於源極電極76與汲極電極78之間的區域。
接下來將會描述MOSFET 10的操作。在使用MOSFET 10期間，施加於汲極電極78與源極電極76之間的電壓將使得汲極電極78具有較高的電位，同時閘極電極74的電位(閘極電極74相對於源極電極76的電位，在此之後有時會參照為閘極電壓)會增加，如圖2所顯示，在接近閘極絕緣膜72的表面層部分42a以及表面層基極區44的一區域會累積電子，形成通道80(反轉層)。通道80橫跨過表面層部分42a與表面層基極區44而形成，亦即，通道80從源極區30延伸至LOCOS膜70而形成。當閘極電極74的電位相當低時，通道80的厚度T1小於表面層基極區44的厚度T2。因此，通道80並未連接至漂移區54，且MOSFET 10並未導通。當閘極電壓增加時，通道80的厚度也增加。當閘極電壓增加時，通道80的厚度T1達到表面層基極區44的厚度T2。在之後會詳細描述。
圖3A、圖3B、圖4A、以及圖4B顯示主要基極區42與表面層基極區44的能帶圖。圖3A與圖3B顯示當閘極電壓為0伏特時的能帶圖(亦即，閘極電極74具有實質上相同於源極電極76的電位)，並且圖4A與圖4B顯示當閘極電壓是閘極臨界電壓或比其更高時的能帶圖。另外，圖3A與圖4A顯示沿著圖2線A-A所做的能帶圖(亦即，表面層基極區44與漂移區54)，而圖3B與圖4B顯示沿著圖2線B-B所做的能帶圖(亦即，主要基極區42)。在圖3A至圖4B中，Ec代表傳導帶的能 量位階，Ev代表價能帶，Ef代表費米能階，Ei代表本質費米能階。如圖3B所顯示，在閘極電壓為0伏特的狀態下，主要基極區42的價能帶是實質上平坦的。另外，如圖3A所顯示，表面層基極區44的能帶移轉到相對於漂移區54的能帶更高的一側上。在閘極電壓等於0伏特的狀態下，在閘極絕緣膜72附近區域的表面層基極區44的能帶是實質上平坦的。表面層基極區44整體中，本質費米能階Ei高於費米能階Ef。
如圖4B所顯示，當閘極電壓增加到閘極臨界電壓或是比其更高時，主要基極區42的能帶往下彎曲至閘極絕緣膜72之側。因此，本質費米能階Ei與費米能階Ef在交叉點X1分開，本質費米能階Ei在較鄰近於閘極絕緣膜72之側的區域71中變成低於在交叉點X1的費米能階Ef。因此，在閘極絕緣膜72與交叉點X1之間的區域71中，形成一區域(亦即，通道80)，其導通形式反轉成n型。類似的是，如圖4A所顯示，表面層基極區44的能帶同樣也往下彎曲至閘極絕緣膜72之側。如同在圖4A與圖4B之間的比較，藉由施加閘極臨界電壓或比其更高之閘極電壓，區域71(通道80)的厚度T1會變得比表面層基極區44之厚度T2更多，因此，在表面層基極區44的整體厚度方向上，本質費米能階Ei變成低於費米能階Ef。亦即，表面層基極區44在厚度方向的全部區域反轉成n型。亦即，通道80形成在表面層基極區44的整體厚度方向上。如上所述，藉由施加閘極臨界電壓或比其 更高的閘極電壓，通道80的厚度T1達到表面層基極區44的厚度T2。
當通道80的厚度T1達到表面層基極區44的厚度T2時，源極區30以及漂移區54(亦即，汲極區50)經由通道80彼此連接。因此，經由通道80，電子從源極區30流到汲極區50。亦即，MOSFET 10導通。因為漂移區54在表面層基極區44的較低側上形成，流入至表面層基極區44的電子從表面層部分42a往下流入漂移區54。因此，電子主要流經的一部份通道80，是在表面層部分42a內的通道80，並且在表面層基極區44的通道80之電流密度減少。亦即，在MOSFET 10中，雖然通道80的實際長度L1屬於長的，影響MOSFET 10的導通電阻之有效通道長度是在x方向上表面層部分42a的長度L2。因為通道長度L2變短，使得MOSFET的導通電阻變低。
另外，因為表面層基極區44的厚度T2是20奈米或比其更小，為了形成在厚度方向上表面層基極區44整體上方的通道80，通道80的厚度最多需要達到20奈米。根據功率半導體領域中用於高電流控制的實際閘極電壓，將通道80的厚度T1增加到20奈米是可能的。因此，當表面層基極區44的厚度T2設計成20奈米或是比其更小，MOSFET 10可以是近乎切換的狀態。
在MOSFET 10中，源極區30，主要基極區42以及汲極區50形成具有npn結構的寄生雙載子電晶體，當MOSFET 10導通時，若是載子在主要基極區42以 及汲極區50之間直接移動，而不是通過通道80，則寄生雙載子電晶體會導通，而導致MOSFET 10誤動作。然而在MOSFET 10中，因為介面絕緣膜60形成在主要基極區42與漂移區54之間，載子移動被抑制。因此，寄生雙載子電晶體較不可能在MOSFET 10中導通。
接下來，短通道效應將會參照圖5而說明，圖5顯示作為比較性範例的MOSFET。顯示於圖5作為比較性範例的MOSFET不同於範例1中的MOSFET 10，其中並未形成表面層基極區44。在圖5之MOSFET中，n型漂移區54延伸到範例1之MOSFET 10中形成表面層基極區44的區域。因此，漂移區54直接與主要基極區42的表面層部分42a形成接觸。在圖5中，顯示當MOSFET關閉時，分布於基極區40的空乏層82。因為漂移區54(亦即，汲極區50)的電位較高，空乏層82廣泛的從漂移區54與表面層部分42a之間的p-n接面100延伸至表面層部分42a。在空乏層82中，呈現負固定電荷(受體離子)。如圖5所顯示，當空乏層82延伸到比表面層部分42a更寬時，因為空乏層82中負固定電荷的效應關係，在表面層部分42a中就會輕易形成通道，因此，用以導通MOSFET的閘極電壓(亦即閘極臨界電壓)會減少。當表面層部分42a在x方向上的長度L3(之後參照為通道長度L3)減少時，空乏層82的效應就會增加，導致閘極臨界電壓減少，此即為短通道效應。當通道長度L3變長時，不論通道長度L3的長短，閘極臨界電壓實質 上維持不變。然而，當通道長度L3因為發生短通道效應而減少，閘極臨界電壓會隨著通道長度L3明顯的改變。因此，閘極臨界電壓會隨著通道長度L3的製造疏失而明顯改變，導致在大量製造期間MOSFET的特性變得不穩定。
相反於上述現象，在範例1的MOSFET 10中，p型表面層基極區44形成在鄰近於表面層部分42a的位置，並且n型漂移區54(亦即，汲極區50)與表面層基極區44的較低側形成接觸。因為漂移區54並未直接與表面層部分42a接觸，空乏層較不可能延伸至表面層部分42a。因此，較不可能發生短通道效應。因此，範例1之MOSFET 10具有較高的閘極臨界電壓。另外，即使當表面層部分42a之長度L2具有製造疏失時，閘極臨界電壓也較不可能改變。
另外，在範例1的MOSFET 10中，在相對於表面層部分42a的側邊上，表面層基極區44之端部表面44a與LOCOS膜70形成接觸。亦即，端部表面44a並未與汲極區50形成接觸。因此，空乏層不太可能在水平方向上經由表面層基極區44，朝著表面層部分42a延伸。從而延伸至表面層部分42a的空乏層被抑制，導致短通道效應較不可能發生。
另外，如上所述，在範例1的MOSFET 10中，MOSFET 10並未由僅在閘極絕緣膜72的鄰近區域形成的通道80所導通，在通道80的厚度T1達到表面層基 極區44的厚度T2之狀態下，MOSFET 10導通。因此而實現高閘極臨界電壓。因為當通道80的厚度T1達到表面層基極區44之厚度T2時，MOSFET 10導通，表面層部分42a的長度L2較不可能影響閘極臨界電壓。因此，即使當表面層部分42a之長度L2具有製造疏失時，較不可能改變閘極臨界電壓。
如上所述，在範例1的MOSFET 10中，即使有效通道長度L2變短，仍然能夠實現高閘極臨界電壓以及穩定的閘極臨界電壓。亦即，根據MOSFET 10，可以實現低導通電阻，高閘極臨界電壓，以及穩定的閘極臨界電壓。
當閘極電壓減少到低於閘極臨界電壓時，通道80會消失，MOSFET 10關閉。即使在MOSFET 10關閉的情況下，仍會有低電量的漏電流從汲極區50流向源極區30。漏電流是由從源極區30經由基極區40流向汲極區50的電流所造成。一般而言，當汲極區50以及源極區30之間的間隔變短，漏電流就有可能會流出。然而，在範例1的MOSFET 10中，沿著主要基極區42與漂移區54之間的邊界表面形成介面絕緣膜60。因此，在形成介面絕緣膜60的區域中，電子並未從基極區40流向汲極區50。因此，從汲極區50流向源極區30之漏電流可以被抑制。特別是，當漏電流可能會流入在矽晶絕緣體基板12的表面12a之平面圖中，汲極電極78以及源極電極76之間的區域。因此，如在圖1所顯示，藉由將介面絕緣膜 60至於汲極電極78與源極電極76之間的區域，漏電流可以被有效的抑制。因此，在MOSFET 10中，即使當汲極區50與源極區30之間的間隔變短時，漏電流也較不可能流動。另外，介面絕緣膜60與閘極絕緣膜72被分隔開，亦即，介面絕緣膜60與閘極絕緣膜72分隔開，並且中間形成表面層部分42a。因此，介面絕緣膜60並不會阻礙流經通道80的電流。
如上所述，在範例1之MOSFET 10中，可以藉由表面層基極區44實現低導通電阻，高閘極臨界電壓，以及穩定的閘極臨界電壓。並且，在範例1的MOSFET 10中，可以藉由介面絕緣膜60防止導通寄生雙載子電晶體，並因此可以抑制漏電流。
在圖6所顯示的範例2之MOSFET中，介面絕緣膜60不僅形成在主要基極區42與漂移區54之間的介面，也形成在主要基極區42與底部區52之間的介面。亦即，介面絕緣膜60形成在除了閘極絕緣膜72鄰近區域的位置之外，基極區40以及汲極區50之間的介面整體。根據範例2之MOSFET，漏電流可以進一步被抑制。
在顯示於圖7中之範例3的MOSFET，多個介面絕緣膜60位於基極區40以及汲極區50之間。在介面絕緣膜60之間形成間隔。在間隔中，基極區40(亦即，主要基極區42)與汲極區50(亦即，漂移區54以及底部區52)形成接觸。在範例3之MOSFET中，當MOSFET關閉時，空乏層從介面絕緣膜60之間的間隔形 成之p-n接面擴張到漂移區54以及底部區52。因此，漂移區54以及底部區52的寬闊區域被空乏化。因此，範例3之MOSFET具有高阻斷電壓。
在圖8所顯示的範例4之MOSFET中，如同範例3(圖7)所顯示的MOSFET，多個介面絕緣膜60以間隔方式設置。另外，範例4之MOSFET中，汲極區50包含多個高濃度n型區域58。高濃度n型區域58具有比漂移區54更高的n型雜質濃度。高濃度n型區域58與介面絕緣膜60形成接觸。高濃度n型區域58的周邊被漂移區54所圍繞，高濃度n型區域58與介面絕緣膜60之間並未形成間隔。因此，在介面絕緣膜60之間的間隔中，漂移區54和主要基極區42形成接觸。
具有高n型雜質濃度之高濃度n型區域58亦具有對電子的低阻抗。因此，當高濃度n型區域58沿著在圖8所顯示的介面絕緣膜60排列時，經由通道80流入汲極區50的電子輕易的流進高濃度n型區域58。亦即，電子能夠輕易的沿著基極區40與汲極區50之間的界面往下流。當電子往下流至較深的位置時，電子可分布在漂移區54，並且發生在漂移區54的損失會減少。因此，根據範例4之MOSFET結構，可以進一步減少導通電阻。
另外，在範例4之MOSFET，高濃度n型區域58並未置於介面絕緣膜60之間的間隔，而是在具有低n型雜質濃度之漂移區54中，與主要基極區42以間隔方式形成接觸。因此，當MOSFET關閉時，空乏層的加寬 並未由高濃度n型區域58所阻礙。空乏層可以從主要基極區42擴張至漂移區54。因此，範例4之MOSFET具有高阻斷電壓。
在範例1與範例2之MOSFET，高濃度n型區域58可以形成在與介面絕緣膜60形成接觸的位置上。即使在這樣的架構下，也可以降低MOSFET的導通電阻。
顯示於圖9的範例5之MOSFET具有的結構是，將範例1之MOSFET 10的介面絕緣膜60代換為高濃度p型區域62。高濃度p型區域62是具有較基極區40(亦即，主要基極區42以及表面層基極區44)更高的p型雜質濃度之p型區域。在此情況中，當電子通過p型區域，因為p型區域之p型雜質濃度變高，阻抗也跟著變高。因此，高濃度p型區域62對電子的阻抗高於基極區40對電子的阻抗。如上所述，因為電子流動，會發生n通道MOSFET之漏電流。因為高濃度p型區域62具有對電子的高阻抗，漏電流難以在範例5的MOSFET內流動。另外，因為高濃度p型區域62是p型區域，在高濃度p型區域62以及漂移區54之間的界面會形成p-n接面。因此，當MOSFET關閉時，空乏層從高濃度p型區域62擴張至漂移區54。因此，範例5之MOSFET具有高阻斷電壓。
另外，範例2至範例4之MOSFET的介面絕緣膜60(亦即，圖6至圖8)可以由上述的高濃度p型區 域62代換。在這種架構下，漏電流也可以被抑制。
在提供高濃度p型區域62的情形中，上述高濃度n型區域58(參見圖8)也可以在與高濃度p型區域62形成接觸的位置上形成。藉由提供高濃度n型區域58，也可以降低導通電阻。
顯示於圖10的範例6之MOSFET具有一結構，其中在範例5之MOSFET的介面絕緣膜60間隔中提供高濃度p型區域62。在這樣的結構下，電子並未流到介面絕緣膜60，並且高濃度p型區域62具有對電子的高阻抗。因此，可以抑制漏電流。另外，當關閉MOSFET時，空乏層從高濃度p型區域62擴張至漂移區54。因此，MOSFET具有高阻斷電壓。
在圖11所顯示的範例7之MOSFET中，介面絕緣膜60以及高濃度p型區域62並未形成在基極區40以及汲極區50之間的界面。因此，基極區40以及汲極區50在兩者之間的整個界面上並未彼此接觸。不同的是，在範例7之MOSFET中，介面絕緣膜60形成在源極區30與基極區40之間的界面上。如上所述，即使當介面絕緣膜60形成在源極區30與基極區40之間的界面上，也可以抑制漏電流。取代範例7的介面絕緣膜60，範例1至範例6中的基極區40與汲極區50之間的介面絕緣膜60也可以形成在源極區30與基極區40之間的界面上。例如，取代範例7之介面絕緣膜60，高濃度p型區域62也可以形成在源極區30與基極區40之間的介面絕緣膜 60。
在圖12所顯示的範例8之MOSFET中，高濃度表面層區43形成在表面層部分42a的一部分中。高濃度表面層區43之p型雜質濃度高於位在外部的表面層部分42a之p型雜質濃度。高濃度表面層區43之p型雜質濃度高於表面層基極區44之p型雜質濃度。另外，高濃度表面層區43之p型雜質濃度高於在其周圍的p型區域之p型雜質濃度，並且是足以低到形成通道80之濃度。
根據範例8之MOSFET結構，可以抑制在大量製造期間變化的閘極臨界電壓。造成閘極臨界電壓變化的因素已經由範例1的MOSFET 10所示範敘述。在MOSFET 10的大量製造過程中，如圖13所顯示，具有開口90的遮罩92形成在矽晶絕緣體基板12的表面12a上。遮罩92是由SiN所形成。接下來，LOCOS膜70是藉由氧化在開口90內的矽晶絕緣體基板12之表面12a而形成。形成元件層14之矽被氧化到深層的位置，並且形成具有較多厚度的LOCOS膜70。在此時，當在遮罩92的後側上的元件層14被氧化時，薄氧化膜94可以形成在開口90之鄰近區域內。之後，遮罩92被移除，並且形成必要擴散層，絕緣層以及電極，因此而形成了MOSFET 10。在形成薄氧化膜94的情況中，在LOCOS膜70的鄰近區域內，表面層基極區44上的絕緣膜厚度(亦即，包含氧化膜94以及閘極絕緣膜72之絕緣膜厚度)增加。當氧化膜94的厚度增加時，通道80較不可能在氧化膜94 的較低側上的表面層基極區44中形成，因為控制氧化膜94的厚度是困難的，可能會有MOSFET的閘極臨界電壓因為氧化膜94的變化而發生改變的情形。
相反的，在圖12所顯示的範例8之MOSFET中，高濃度表面層區43形成在表面層部分42a之部分。因為高濃度表面層區43具有高濃度的p型雜質，相較於在周圍區域的表面層部分42a以及表面層基極區44，通道80較不可能形成在高濃度表面層區43中。因此，當增加閘極電壓時，相較於形成在高濃度表面層區43中的情形，通道80較早形成在表面層部分42a以及表面層基極區44之外部。通道80之後形成在高濃度表面層區43。因此，範例8的MOSFET之閘極臨界電壓由高濃度表面層區43之p型雜質濃度決定。因此，氧化膜94之厚度並未影響閘極臨界電壓。另外，高濃度表面層區43的p型雜質濃度可以被精確的掌控。因此，當實施範例8的結構時，閘極臨界電壓的變化可以在大量製造MOSFET期間被抑制。
在範例8中，高濃度表面層區43可以形成在表面層部分42a的整體區域上。即使是在這種架構下，閘極臨界電壓的變化也可被抑制。
在圖14所顯示的範例9之MOSFET中，相較於表面層基極區44的較低端，LOCOS膜70的較低端更靠近表面12a側(較淺層的位置)之位置。因此，在LOCOS膜70側上的表面層基極區44之端部表面44a的 一部分與漂移區54在x方向上形成接觸。在此種架構中，空乏層從形成在表面層基極區44之端部表面44a的部份之p-n接面，在水平方向上延伸至表面層基極區44。因此，與範例1相較，空乏層更可能延伸至表面層部分42a。因此，在此種結構中，與範例1相較，更可能發生短通道效應。然而，即使是此種結構，因為存在表面層基極區44，相較於先前技術的MOSFET，空乏層較不可能延伸至表面層部分42a。亦即，即使是在此種結構下，短通道效應可以被抑制。另外，在範例9的MOSFET中，LOCOS膜70並不需要形成在深處。因此，可以有效率的製造MOSFET。並且，依照情況的不同，可以不用形成LOCOS膜70，表面層基極區44之端部表面44a整體區域可以與漂移區54形成接觸。根據此種結構，可以更有效率的製造MOSFET。另外，即使是當缺乏LOCOS膜70時，相較於先前技術的MOSFET，短通道效應可以被表面層基極區44所抑制。
顯示於圖15之範例10的MOSFET，閘極電極74比範例1之MOSFET 10的閘極電極更短。在範例10的MOSFET中，在LOCOS膜70側上的閘極電極74之端部74a比LOCOS膜70更靠近源極區30側。亦即，閘極電極74在表面層基極區44上斷開。閘極電極74跨過源極區30，表面層部分42a，以及表面層基極區44，並且不在LOCOS膜70的上方部分上。在這種結構中，通道80並未形成在LOCOS膜70之鄰近區域內的表面層基極 區44(閘極電極74並未顯現的部份)中。然而，因為通道80形成在閘極電極74下方之表面層基極區44內，因此在此種結構下可以導通MOSFET。
顯示於圖16之範例11的MOSFET具有一結構，其為從範例1之MOSFET 10移除介面絕緣膜60。範例11之MOSFET並未包含介面絕緣膜60與高濃度p型區域62任何一者。因此，基極區40以及汲極區50在其整體界面上彼此互相接觸。因此，範例11之MOSFET並未得到抑制漏電流的效果，因為抑制漏電流要由介面絕緣膜60以及高濃度p型區域62達成。另一方面，範例11之MOSFET具有表面層基極區44，因此可以實現高閘極臨界電壓以及低導通電阻。另外，範例8，範例9以及範例10之MOSFET也可以移除介面絕緣膜60(圖12，圖14以及圖15)。即使在此種結構下，可以由表面層基極區44實現高閘極臨界電壓以及低導通電阻。
在以上敘述的範例1至範例11中，敘述的是n通道MOSFET。然而，在本說明書揭示的技術也可以應用在p通道MOSFET。在上述的每一個範例中，可以經由n型半導體區域與p型半導體區域之間的反轉而得到p通道MOSFET。另外，在本說明書揭示的技術也可以應用在IGBT。在上述的每一個範例中，可以藉由將p型區域(集極區)置於汲極區50以及汲極電極78之間而得到IGBT。例如，如圖17所顯示，在範例1之MOSFET中，IGBT可以藉由將p型集極區84置於接觸區56以及汲極 電極78之間而形成。
以上所敘述的範例之構成元件之間的關係，以及申請專利範圍的構成要件都會在以下詳述。範例中源極區30是申請專利範圍之第一半導區的舉例。範例中汲極區50是申請專利範圍之第二半導區的舉例。範例中表面層部分42a是「在第一半導體區以及表面層基極區之間的表面上暴露的一區域內之主要基極區」的舉例。範例中LOCOS膜70是申請專利範圍中端部絕緣膜的舉例。範例中介面絕緣膜60以及高濃度p型區域62是申請專利範圍中高阻抗區的舉例。範例中高濃度n型區域58是申請專利範圍中高濃度區域的舉例。
在本說明書中揭示的技術將在以下詳述。下列技術要件會獨立的使用。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，表面層基極區之厚度可以是20奈米或是更小。
當表面層基極區之厚度是20奈米或是更小時，通道的厚度可以經由施加實際量度之閘極電壓而達到表面層基極區之厚度。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，表面層基極區之厚度可以等同或小於當施加的閘極電壓高於閘極臨界電壓時，從閘極絕緣膜與主要基極區之間的界面延伸至主要基極區之通道厚度。
在本說明書中所揭示的絕緣閘極切換元件之 示範例中，表面層基極區之厚度可以等同或小於當施加的閘極電壓高於閘極臨界電壓時，在交點位置之間的區域厚度，該交點位置為主要基極區之費米能階與本質費米能階彼此交叉處。
根據此一架構，當閘極電壓高於閘極臨界電壓時，通道厚度可以達到表面層基極區之厚度。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，可以包含端部絕緣膜，其與位於主要基極區之對面側上之表面層基極區的端部表面形成接觸。
根據此一架構，可以抑制空乏層從端部表面在水平方向的擴張。因此，空乏層較不可能延伸至主要基極區之表面層部分，可以更有效率的抑制短通道效應。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，具有較表面層基極區更高的p型雜質濃度之高濃度表面層區可以在第一半導體區與表面層基極區之間界面上暴露的範圍內，形成在主要基極區之至少一部分中。
根據此一架構，可以穩定閘極臨界電壓。
另外，在端部表面之整體區域可以與端部絕緣膜形成接觸，或是在表面側上的端部表面之一部分可以與端部絕緣膜形成接觸。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，閘極電極的位置可以跨過第一半導體區，主要基極區，表面層基極區以及端部絕緣膜之上方部分。在絕緣閘極切換元件之另一個示範例中，閘極電極可以不在端 部絕緣膜上。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，與閘極絕緣膜分開並且具有對第一導通形式半導體之載子比對主要基極區之載子有更高阻抗的高電阻區，可以位於第一界面與第二界面其中至少一者內，第一界面是主要基極區與第一半導體區之界面，第二界面是主要基極區與第二半導體區之界面。
根據此一架構，可以抑制漏電流。亦即，漏電流是由第一導通形式半導體的一群載子所造成(當第一導通形式是n型時是電子，當第一導通形式是p型時是電洞)。在絕緣閘極切換元件中，高阻抗區位於第一界面與第二界面至少一者上。高阻抗區具有對第一導通形式半導體之一群載子的高阻抗。因為具有高阻抗區，當絕緣閘極切換元件關閉時，第一導通形式半導體之數個載子(亦即，電子或電洞)較不可能在源極區與汲極區之間流動。因此，漏電流較不可能流動在絕緣閘極切換元件中。另外，當高阻抗區與閘極絕緣膜分開時，當絕緣閘極切換元件導通時，在鄰近於閘極絕緣膜之通道中的電流不會被高阻抗區所阻擋。如上所述，藉由提供高阻抗區，漏電流可以被抑制，而不會降低絕緣閘極切換元件的導通特性。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，可以包括在半導體基板之表面上且連接到第一半導體區之第一電極，以及包括在表面上並連接到第二半導體區之第二電極。至少一部分的高阻抗區可以位於在表 面的平面圖中，第一電極與第二電極之間的區域。
根據此一架構，可以抑制漏電流。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，高阻抗區可以由絕緣體所形成。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，高阻抗區可以形成在第二界面之整體，而不含閘極絕緣膜鄰近區域的位置。
根據此一架構，可以抑制漏電流。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，多個高阻抗區可以間隔方式位於第二界面中。
根據此一架構，當絕緣閘極切換元件關閉時，空乏層從高阻抗區之間的間隔的一部份之第二界面延伸至汲極區。因此，可以增強絕緣閘極切換元件之壓力阻抗。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，第二半導體區可以具有高濃度區，其與高阻抗區形成接觸，並且具有比在周圍之第二半導體區更高之第一導通形式雜質濃度。
根據此一架構，當絕緣閘極切換元件導通時，載子可以輕易的流經高濃度區。亦即，載子可以輕易的沿著在第二半導體區之第二界面流動。因此，在第二半導體區之載子流動可以被散佈。因此，絕緣閘極切換元件的導通電阻可以降低。
在本說明書中所揭示的絕緣閘極切換元件之 示範例中，高阻抗區可以形成為第二導通形式區，其具有比主要基極區更高的第二導通形式之雜質濃度。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，高阻抗區具有多個絕緣體以及第二導通形式區，其具有比主要基極區更高的第二導通形式之雜質濃度。多個絕緣體以間隔方式位於第二界面中。第二導通形式區位於多個絕緣體之間的間隔中。
在本說明書中所揭示的絕緣閘極切換元件之示範例中，高阻抗區可位於第一界面上。
10‧‧‧金屬氧化物半導體場效電晶體
12‧‧‧矽晶絕緣體(SOI)基板
12a‧‧‧表面
12b‧‧‧後表面
14‧‧‧元件層
16‧‧‧深埋氧化層
18‧‧‧處理層
20‧‧‧邊界絕緣膜
20a、20b‧‧‧邊界絕緣膜
22‧‧‧單胞區
30‧‧‧源極區
40‧‧‧基極區
42‧‧‧主要基極區
42a‧‧‧表面層部分
44‧‧‧表面層基極區
44a‧‧‧端部表面
46‧‧‧接觸區
50‧‧‧汲極區
52‧‧‧底部區
54‧‧‧漂移區
56‧‧‧接觸區
60‧‧‧介面絕緣膜
70‧‧‧矽局部氧化膜
72‧‧‧閘極絕緣膜
74‧‧‧閘極電極
76‧‧‧源極電極
78‧‧‧汲極電極

Claims (20)

  1. 一種絕緣閘極切換元件(10)，包含：半導體基板(12)，其包含第一表面，與在該第一表面相對側上的第二表面；在該第一表面上之閘極絕緣膜(72)；以及在該閘極絕緣膜上的閘極電極(74)，其中該半導體基板包含：第一導通形式之第一半導體區(30)，其暴露於該第一表面，第二導通形式之主要基極區(42)，其暴露於該第一表面上鄰近該第一半導體區之位置，第二導通形式之表面層基極區(44)，其暴露於該第一表面鄰近於該主要基極區之位置，並且具有小於該主要基極區之厚度的厚度，並且第一導通形式之第二半導體區(50)，其與該第二表面側上之該表面層基極區形成接觸，並且與該第一半導體區分開，並且該閘極電極位於跨過該第一半導體區、該主要基極區以及該表面層基極區之上方部分。
  2. 根據請求項1之絕緣閘極切換元件，其中，該表面層基極區之該厚度為20奈米或更小。
  3. 根據請求項1之絕緣閘極切換元件，其中，該表面層基極區之該厚度等於或是小於從該閘極絕緣膜與該主要基極區之間的界面延伸至該主要基極區之通道厚度，當 所施加的閘極電壓高於閘極臨界電壓時，該通道進行延伸。
  4. 根據請求項1之絕緣閘極切換元件，其中，該表面層基極區之該厚度等於或是小於交叉點之位置與該閘極絕緣膜之間區域的厚度，當施加高於閘極臨界電壓之閘極電壓時，該交叉點為該主要基極區域之費米能階以及本質費米能階彼此交叉處。
  5. 根據請求項1至4任一項之絕緣閘極切換元件，其中更包含：端部絕緣膜(70)，其與位於該主要基極區域相對側上之該表面層基極區域的端部表面形成接觸。
  6. 根據請求項5之絕緣閘極切換元件，其中：具有高於該表面層基極區之p型雜質濃度的高濃度表面層區(43)，其位於該主要基極區之至少一部份中，並且在該第一半導體區與該表面層基極區之間的該第一表面暴露之一區域內。
  7. 根據請求項5或6之絕緣閘極切換元件，其中：該端部表面的整體區域與該端部絕緣膜形成接觸。
  8. 根據請求項5或6之絕緣閘極切換元件，其中：在該第一表面側上之該端部表面的一部份與該端部絕緣膜形成接觸。
  9. 根據請求項5至8任一項之絕緣閘極切換元件，其中：該閘極電極的位置跨過該第一半導體區、該主要基極區、該表面層基極區以及該端部絕緣膜的上方部分。
  10. 根據請求項5至8任一項之絕緣閘極切換元件，其中：該閘極電極不位於該端部絕緣膜上。
  11. 根據請求項1至10任一項之絕緣閘極切換元件，其中：高電阻區域(60)，其與該閘極絕緣膜分開且具有對第一導通形式半導體之多個載子較對該主要基極區更高的阻抗，並且其位於該主要基極區與該第一半導體區間之界面的第一界面，以及該主要基極區與該第二半導體區間之界面的第二界面之至少一者。
  12. 根據請求項11之絕緣閘極切換元件，其中：第一電極(76)，其位於該第一表面上並且連接至該第一半導體區；第二電極(78)，其位於該第一表面上並且連接至該第二半導體區，其中該高阻抗區之至少一部份位於在該第一表面平面圖之該第一電極與該第二電極之間的一區域。
  13. 根據請求項11或12之絕緣閘極切換元件，其中：該高阻抗區是由絕緣體所製成。
  14. 根據請求項11至13任一項之絕緣閘極切換元件，其中：該高阻抗區位於除了鄰近該閘極絕緣膜之一位置之外的該第二界面之整體中。
  15. 根據請求項13之絕緣閘極切換元件，其中：多個高阻抗區以間隔之方式位於該第二界面中。
  16. 根據請求項15之絕緣閘極切換元件，其中：該第二半導體區具有與該高阻抗區形成接觸之高濃度 區域(58)，並且具有較在該高濃度區域周圍之該第二半導體區更高的第一導通形式雜質濃度。
  17. 根據請求項11或12之絕緣閘極切換元件，其中：該高阻抗區設置為第二導通形式區，其具有較該主要基極區更高之第二導通形式雜質濃度。
  18. 根據請求項11或12之絕緣閘極切換元件，其中：高阻抗區具有多個絕緣體，以及具有較該主要基極區更高之第二導通形式雜質濃度之第二導通形式區(62)，多個絕緣體以間隔方式位於該第二界面中，並且該第二導通形式區位於該多個絕緣體的該些間隔之間。
  19. 根據請求項11至13任一項之絕緣閘極切換元件，其中：該高阻抗區是位於該第一界面。
  20. 一種控制根據請求項1至19任一項之絕緣閘極切換元件的方法，包含：施加電壓至該閘極電極以形成在該表面層基極區域整體中之通道。
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