WO2016136486A1 - 固体撮像装置及び電子機器 - Google Patents

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博士 田舎中
健太郎 秋山
頼人 坂野
昂志 大井上
賢哉 萩本
勇佑 松村
佐藤　尚之
勇樹 宮波
洋一 上田
良輔 松本
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Definitions

  • the present technology relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can reduce noise.
  • This technology is disclosed in view of such a situation, and enables noise to be reduced.
  • a solid-state imaging device includes a photoelectric conversion unit, a charge holding unit that holds charges transferred from the photoelectric conversion unit, and a first transfer unit that transfers charges from the photoelectric conversion unit to the charge holding unit.
  • 1 transfer transistor and a light shielding part including a first light shielding part and a second light shielding part, and the first light shielding part is opposite to the first surface which is a light receiving surface of the photoelectric conversion part.
  • a second opening is disposed between the second surface and the charge holding portion, covers the second surface, and has a first opening.
  • the second light-shielding portion is connected to the photoelectric conversion portion. Surrounds the side.
  • the cross section of the first light-shielding portion can have a tapered shape that becomes narrower from the connecting portion with the second light-shielding portion toward the first opening.
  • a third light-shielding portion that covers at least can be further provided.
  • the 4th light-shielding part currently provided can be further provided.
  • the photoelectric conversion unit is formed on a first semiconductor substrate, the charge holding unit is formed on a second semiconductor substrate, and the first transfer transistor is formed on the first semiconductor substrate and the second semiconductor. It is formed over the substrate, and a junction interface between the first semiconductor substrate and the second semiconductor substrate can be formed in the channel of the first transfer transistor.
  • the junction interface can be formed at a position closer to the drain end than the source end of the transfer transistor.
  • the second light shielding portion is formed from the second surface side of the photoelectric conversion portion, is formed from the first surface side of the photoelectric conversion portion, and is connected to the second light shielding portion.
  • the light shielding portion can be further provided.
  • the photoelectric conversion unit, the charge holding unit, and the first transfer transistor can be formed of single crystal silicon.
  • the photoelectric conversion unit may be provided with a protrusion extending from the second surface through the first opening to the charge holding unit side from the first light shielding unit.
  • the protruding portion can be spread in a direction parallel to the second surface on the charge holding portion side from the first light shielding portion.
  • a charge discharging unit that discharges the charge accumulated in the photoelectric conversion unit is further provided, and the charge discharging unit is disposed at a position where light having a predetermined incident angle is incident when the light passes through the first opening. Can do.
  • the charge discharging unit can be arranged between the adjacent first pixel and the second pixel, and can be shared by the first pixel and the second pixel.
  • the first opening is disposed in the vicinity of the charge discharging unit, and in the first pixel, the first opening of the second pixel.
  • a second opening having a size substantially equal to that of the first opening is formed at a position corresponding to the first opening, and the second pixel is positioned at a position corresponding to the first opening of the first pixel.
  • a third opening having substantially the same size as the first opening can be formed.
  • the sacrificial film for forming the first light shielding part may be SiGe, and an alignment mark made of the sacrificial film left without being removed may be further provided.
  • the cross section of the first light shielding portion can be rounded at the first opening.
  • a charge-voltage conversion unit and a second transfer transistor configured to transfer the charge held in the charge holding unit to the charge-voltage conversion unit, wherein the first light-shielding unit is provided in the photoelectric conversion unit. 2 and between the charge holding unit and the charge-voltage conversion unit.
  • An electronic apparatus includes a photoelectric conversion unit, a charge holding unit that holds charges transferred from the photoelectric conversion unit, and a first transfer that transfers charges from the photoelectric conversion unit to the charge holding unit.
  • Transfer transistor and a light-shielding part including a first light-shielding part and a second light-shielding part, and the first light-shielding part is a first light-opposing surface of the photoelectric conversion part opposite to the first surface. 2 and the charge holding portion, the second surface is covered and a first opening is formed, and the second light-shielding portion covers the side surface of the photoelectric conversion portion.
  • a surrounding solid-state imaging device is provided.
  • a solid-state imaging device includes a photoelectric conversion unit, a charge holding unit that holds charges transferred from the photoelectric conversion unit, and a transfer that transfers charges from the photoelectric conversion unit to the charge holding unit.
  • a transistor a first light-shielding part having an opening, and a light-shielding part having a second light-shielding part, wherein the first light-shielding part is parallel to the light-receiving surface of the photoelectric conversion unit, And it is arrange
  • light that has passed through the photoelectric conversion unit is blocked by the first light blocking unit, and light from adjacent pixels is blocked by the second light blocking unit.
  • noise can be reduced.
  • FIG. 11 is a cross-sectional view schematically illustrating a configuration example of a mesa-type transistor.
  • FIG. 11 is a cross-sectional view schematically illustrating a configuration example of a mesa-type transistor.
  • FIG. 11 is a cross-sectional view schematically illustrating a configuration example of a mesa-type transistor.
  • FIG. 11 is a cross-sectional view schematically illustrating a configuration example of a mesa-type transistor.
  • FIG. 11 is a cross-sectional view schematically illustrating a configuration example of a mesa-type transistor. It is a circuit diagram showing an example of composition of a pixel of a solid imaging device concerning an 8th embodiment of this art. It is sectional drawing which shows typically the structural example of the solid-state imaging device of 8th Embodiment. It is a top view which shows typically the structural example of the element formation surface of the solid-state imaging device of 8th Embodiment. It is a figure for demonstrating the example of a drive of the solid-state imaging device of 8th Embodiment.
  • First embodiment when manufacturing a solid-state imaging device by bonding a first semiconductor substrate and a second semiconductor substrate
  • Second embodiment when the stopper film is deleted
  • Third embodiment when a light shielding film formed from the light receiving surface side is added
  • Fourth embodiment when a light shielding film is provided on the wiring layer
  • Fifth embodiment when the vertical shading part is deleted
  • Sixth embodiment when changing the cross-sectional structure
  • Seventh embodiment when each element has a mesa structure
  • Eighth embodiment when OFG has a vertical gate structure 9.
  • FIG. 1 is a block diagram illustrating a functional configuration example of the solid-state imaging device 101a according to the first embodiment of the present technology.
  • the solid-state imaging device 101a is a global shutter-type back-illuminated image sensor composed of a CMOS (Complementary Metal Oxide Semiconductor) image sensor, for example.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 101a receives light from a subject, performs photoelectric conversion, and generates an image signal to capture an image.
  • the global shutter method is basically a global exposure method that starts exposure at the same time for all pixels and ends exposure at the same time for all pixels.
  • all pixels means all of the pixels appearing in the image, and dummy pixels and the like are excluded.
  • the global shutter method includes a method in which global exposure is performed on pixels in a predetermined area instead of all the pixels in the portion appearing in the image.
  • a back-illuminated image sensor receives light from a subject between a light-receiving surface on which light from the subject is incident and a wiring layer provided with wiring such as a transistor for driving each pixel, and an electric signal
  • This is an image sensor having a configuration in which a photoelectric conversion unit such as a photodiode for conversion into a light source is provided.
  • the solid-state imaging device 101a includes a pixel array unit 111, a vertical driving unit 112, a ramp module 113, a clock module 114, a data storage unit 115, a horizontal driving unit 116, a system control unit 117, and a signal processing unit 118. Composed.
  • the pixel array unit 111 is formed on a semiconductor substrate (not shown).
  • Peripheral circuits such as the vertical driving unit 112 to the signal processing unit 118 may be formed on the same semiconductor substrate as the pixel array unit 111 or may be formed on a logic layer stacked on the semiconductor substrate. . Further, for example, a part of the peripheral circuit may be formed on the same semiconductor substrate as the pixel array unit 111, and the rest may be formed in the logic layer.
  • each element such as a transistor constituting the peripheral circuit can have a mesa structure.
  • the pixel array unit 111 includes pixels having photoelectric conversion elements that generate and store charges according to the amount of light incident from the subject. Pixels (not shown) constituting the pixel array unit 111 are two-dimensionally arranged in the horizontal direction (row direction) and the vertical direction (column direction) in the drawing. For example, in the pixel array unit 111, pixel drive lines (not shown) are wired along the row direction for each pixel row composed of pixels arranged in the row direction, and each pixel column composed of pixels arranged in the column direction. In addition, vertical signal lines (not shown) are wired along the column direction.
  • the vertical driving unit 112 includes a shift register, an address decoder, and the like, and supplies each pixel with a signal or the like via a plurality of pixel driving lines. Drive with.
  • the ramp wave module 113 generates a ramp wave signal used for A / D (Analog / Digital) conversion of the pixel signal and supplies it to a column processing unit (not shown).
  • the column processing unit includes, for example, a shift register and an address decoder, and performs a noise removal process, a correlated double sampling process, an A / D conversion process, and the like to generate a pixel signal.
  • the column processing unit supplies the generated pixel signal to the signal processing unit 118.
  • the clock module 114 supplies a clock signal for operation to each part of the solid-state imaging device 101a.
  • the horizontal driving unit 116 sequentially selects unit circuits corresponding to the pixel columns of the column processing unit. By the selective scanning by the horizontal driving unit 116, the pixel signals subjected to signal processing for each unit circuit in the column processing unit are sequentially output to the signal processing unit 118.
  • the system control unit 117 includes a timing generator that generates various timing signals.
  • the system control unit 117 performs drive control of the vertical drive unit 112, the ramp wave module 113, the clock module 114, the horizontal drive unit 116, and the column processing unit based on the timing signal generated by the timing generator.
  • the signal processing unit 118 performs signal processing such as arithmetic processing on the pixel signal supplied from the column processing unit while temporarily storing data in the data storage unit 115 as necessary, and includes each pixel signal. Output image signal.
  • FIG. 2 shows an example of the circuit configuration of one pixel of the pixel array unit 111.
  • the pixels of the pixel array unit 111 include a photoelectric conversion unit (PD) 151, a first transfer transistor (TRX) 152, a second transfer transistor (TRM) 153, a charge holding unit (MEM) 154, and a third transfer transistor.
  • TRG charge voltage conversion unit
  • FD discharge transistor
  • OFG discharge transistor
  • RST reset transistor
  • AMP amplification transistor
  • SEL selection transistor
  • TRX152, TRM153, TRG155, OFG157, RST158, AMP159, and SEL160 are configured by N-type MOS transistors.
  • the drive signals TRX, TRM, TRG, OFG, RST, and SEL are supplied to the gate electrodes of TRX152, TRM153, TRG155, OFG157, RST158, and SEL160.
  • These drive signals are pulse signals in which a high level state is an active state (on state) and a low level state is an inactive state (off state).
  • setting the drive signal to the active state is also referred to as turning on the drive signal
  • setting the drive signal to the inactive state is also referred to as turning off the drive signal.
  • the PD 151 is a photoelectric conversion element made of, for example, a PN junction photodiode, receives light from the subject, generates electric charge corresponding to the amount of received light by photoelectric conversion, and accumulates it.
  • the TRX 152 is connected between the PD 151 and the TRM 153, and transfers the charge accumulated in the PD 151 to the MEM 154 in accordance with the drive signal TRX applied to the gate electrode.
  • the solid-state imaging device 101a at least two semiconductor substrates are bonded together, and a bonding interface that is a bonded surface is formed in the channel of the TRX 152.
  • a parasitic resistance Rp parallel to the PD 151 is generated in the TRX 152 at the junction interface.
  • the TRM 153 controls the potential of the MEM 154 according to the drive signal TRM applied to the gate electrode. For example, when the drive signal TRM is turned on and the TRM 153 is turned on, the potential of the MEM 154 becomes deep, and when the drive signal TRM is turned off and the TRM 153 is turned off, the potential of the MEM 154 becomes shallow. For example, when the drive signal TRX and the drive signal TRM are turned on and the TRX 152 and the TRM 153 are turned on, the electric charge accumulated in the PD 151 is transferred to the MEM 154 through the TRX 152 and the TRM 153.
  • the MEM 154 is an area that temporarily holds charges accumulated in the PD 151 in order to realize a global shutter function.
  • the TRG 155 is connected between the TRM 153 and the FD 156, and transfers the electric charge held in the MEM 154 to the FD 156 according to the drive signal TRG applied to the gate electrode. For example, when the drive signal TRM is turned off, the TRM 153 is turned off, the drive signal TRG is turned on, and the TRG 155 is turned on, the charge held in the MEM 154 is transferred to the FD 156 through the TRM 153 and the TRG 155.
  • the FD 156 is a floating diffusion region that converts the electric charge transferred from the MEM 154 via the TRG 155 into an electric signal (for example, a voltage signal) and outputs the electric signal.
  • the FD 156 is connected to the RST 158 and to the vertical signal line VSL via the AMP 159 and the SEL 160.
  • OFG157 has a drain connected to power supply VDD and a source connected between TRX152 and TRM153.
  • the OFG 157 initializes (resets) the PD 151 in accordance with the drive signal OFG applied to the gate electrode. For example, when the drive signal TRX and the drive signal OFG are turned on and the TRX 152 and OFG 157 are turned on, the potential of the PD 151 is reset to the level of the power supply voltage VDD. That is, initialization of the PD 151 is performed.
  • the OFG 157 forms an overflow path between the TRX 152 and the power supply VDD, and discharges the charge overflowing from the PD 151 to the power supply VDD.
  • RST158 has a drain connected to power supply VDD and a source connected to FD156.
  • the RST 158 initializes (resets) each region from the MEM 154 to the FD 156 according to the drive signal RST applied to the gate electrode. For example, when the drive signal TRG and the drive signal RST are turned on and the TRG 155 and RST 158 are turned on, the potentials of the MEM 154 and the FD 156 are reset to the level of the power supply voltage VDD. That is, the MEM 154 and the FD 156 are initialized.
  • the AMP 159 has a gate electrode connected to the FD 156 and a drain connected to the power supply VDD, and serves as an input unit of a source follower circuit that reads out charges obtained by photoelectric conversion in the PD 151. That is, the AMP 159 configures a constant current source and a source follower circuit connected to one end of the vertical signal line VSL by connecting the source to the vertical signal line VSL via the SEL 160.
  • the SEL 160 is connected between the source of the AMP 159 and the vertical signal line VSL, and a drive signal SEL is supplied to the gate electrode of the SEL 160 as a selection signal.
  • the SEL 160 becomes conductive when the drive signal SEL is turned on, and the pixel provided with the SEL 160 is selected.
  • the pixel signal output from the AMP 159 is read out to the column processing unit (not shown) via the vertical signal line VSL.
  • each pixel a plurality of pixel drive lines (not shown) are wired for each pixel row, for example. Then, driving signals TRX, TRM, TRG, OFG, RST, and SEL are supplied from the vertical driving unit 112 to the pixels through a plurality of pixel driving lines.
  • each transistor of RST158, AMP159, and SEL160 is referred to as a pixel transistor.
  • FIG. 3 schematically shows a cross section of the solid-state imaging device 101a of FIG.
  • FIG. 3 shows a cross section of a portion including one pixel of the solid-state imaging device 101a, but the other pixels basically have the same configuration.
  • the lower side is the light receiving surface of the solid-state imaging device 101a.
  • the upper direction in FIG. 3 is the upper side or the front side of the solid-state imaging device 101a
  • the lower direction is the lower side or the back side of the solid-state imaging device 101a.
  • the lower surface of each layer of the solid-state imaging device 101a is referred to as a back surface or a lower surface
  • the upper surface of each layer is referred to as a front surface or an upper surface.
  • the solid-state imaging device 101a has a three-layer structure in which a first semiconductor substrate 201, a second semiconductor substrate 202, and a logic layer 203 are stacked.
  • an insulating film 214 On the lower surface of the N ⁇ type semiconductor region 215 of the first semiconductor substrate 201, an insulating film 214, a planarizing film 212, and a microlens 211 are stacked.
  • An N ⁇ type semiconductor region 216 is formed inside the N ⁇ type semiconductor region 215 and above the microlens 211.
  • a P + type semiconductor region 217 is stacked on the N ⁇ type semiconductor region 216.
  • the N ⁇ type semiconductor region 216 and the P + type semiconductor region 217 constitute a HAD (Hole-Accumulation Diode (registered trademark)) type PD 151.
  • the light incident on the light receiving surface of the solid-state imaging device 101 a is photoelectrically converted by the PD 151, and charges generated by the photoelectric conversion are accumulated in the N ⁇ type semiconductor region 216.
  • a P ⁇ type semiconductor region 218 is formed on the N ⁇ type semiconductor region 216 around the portion where the vertical terminal (electrode) portion 152AB of the gate terminal (electrode) 152A of the TRX 152 is inserted. .
  • a light shielding film 213 is formed on the lower surface of the insulating film 214 and between the PDs 151 (N ⁇ type semiconductor region 216 and P + type semiconductor region 217) of adjacent pixels.
  • the light shielding film 213 is arranged between the pixel columns adjacent to each other in the row direction in the pixel array unit 111 and the pixel columns so as to extend in the column direction over a plurality of pixels.
  • the light shielding film 213 is disposed, for example, between the pixel rows adjacent in the column direction in the pixel array unit 111 and the pixel rows so as to extend in the row direction over a plurality of pixels.
  • the upper surface and side surfaces of the PD 151 are surrounded by a light shielding film 219. More specifically, the light shielding film 219 includes a horizontal light shielding part 219A and a vertical light shielding part 219B.
  • the horizontal light shielding part 219A has a planar shape parallel to the light receiving surface of the solid-state imaging device 101a.
  • the horizontal light shielding portion 219A covers the upper surfaces of the N ⁇ type semiconductor region 216 and the P + type semiconductor region 217 constituting the PD 151, except for the opening 219C. Further, the horizontal light shielding part 219A is arranged over the entire area except for the opening 219C of each pixel of the pixel array part 111, similarly to the horizontal light shielding part 804A of the tenth embodiment described later with reference to FIG.
  • the vertical light shielding unit 219B has a wall shape perpendicular to the light receiving surface of the solid-state imaging device 101a.
  • the vertical light-shielding portion 219B is formed so as to surround the side surfaces of the N ⁇ type semiconductor region 216 and the P + type semiconductor region 217 constituting the PD 151.
  • the vertical light shielding unit 219B is arranged between each pixel column adjacent to each other in the row direction in the pixel array unit 111, similarly to the vertical light shielding unit 804B according to the tenth embodiment described later with reference to FIG. Are arranged to extend in the column direction over a plurality of pixels.
  • the vertical light shielding unit 219B is arranged between each pixel row adjacent to each other in the column direction in the pixel array unit 111, similarly to the vertical light shielding unit 804B of the tenth embodiment described later with reference to FIG. Are arranged to extend in the row direction over a plurality of pixels.
  • the opening 219C inserts the vertical terminal (electrode) portion 152AB of the gate terminal (electrode) 152A of the TRX 152 into the N ⁇ type semiconductor region 216, and transfers the charge accumulated in the N ⁇ type semiconductor region 216 to the N + type semiconductor region. It is provided for transferring to H.231.
  • the light that has passed without being absorbed by the PD 151 is reflected by the horizontal light shielding portion 219A, and is prevented from entering the upper layer from the horizontal light shielding portion 219A.
  • the charge generated by the light passing through the PD 151 is prevented from entering the N + type semiconductor region 231 constituting the MEM 154 and the N ++ type semiconductor region 230 constituting the FD 156 to generate noise.
  • the vertical light shielding unit 219B prevents light incident from adjacent pixels from leaking into the PD 151 and causing noise such as color mixing.
  • the light shielding film 213 limits oblique light incident on the PD 151 (N ⁇ type semiconductor region 216).
  • the opening 219C be as small as possible so that light that has passed through the PD 151 does not pass through.
  • the opening 219C is desirably disposed at the end of the pixel (in the vicinity of the vertical light-shielding portion 219B) in order to make it difficult to pass oblique light having a large incident angle.
  • the light shielding film 213 and the light shielding film 219 are made of, for example, a material containing a specific metal, metal alloy, metal nitride, or metal silicide.
  • the light shielding film 219 includes W (tungsten), Ti (titanium), Ta (tantalum), Ni (nickel), Mo (molybdenum), Cr (chromium), Ir (iridium), platinum iridium, and TiN (titanium nitride). ) And a tungsten silicon compound.
  • the materials forming the light shielding film 213 and the light shielding film 219 are not limited to these.
  • a light-shielding substance other than metal can be used.
  • the periphery of the light shielding film 219 is covered with an insulating film 220.
  • the insulating film 220 is made of, for example, SiO (silicon oxide film).
  • the periphery of the insulating film 220 is covered with a P ++ type semiconductor region 221.
  • An N ++ type semiconductor region 222 is formed between the insulating film 220 and the P ++ type semiconductor region 221 around the lower surface of the horizontal light shield 219A and the periphery of the vertical light shield 219B. This N ++ type semiconductor region 222 produces a gettering effect.
  • a stopper film 223 is formed above the horizontal light-shielding portion 219A and between the insulating film 220 and the P ++ type semiconductor region 221.
  • the stopper film 223 is made of, for example, a SiN film or a SiCN film.
  • a gate terminal (electrode) 157A of the OFG 157 is formed.
  • the gate terminals (electrodes) 153A, 155A, and 157A are disposed above the horizontal light shielding portion 219A, and the gate terminal (electrode) 152A is disposed above the opening 219C of the light shielding film 219.
  • each element such as a transistor which comprises the pixel of the solid-state imaging device 101a, a planar type
  • the terminal electrode can be formed on the same plane, and the current path can be shortened.
  • TRX 152 has a vertical gate structure, and a gate terminal (electrode) 152A includes a horizontal terminal (electrode) portion 152AA and a vertical terminal (electrode) portion 152AB.
  • the horizontal terminal (electrode) portion 152AA is formed on the upper surface of the P ⁇ type semiconductor region 224 via the insulating film 232 in parallel to the horizontal light shielding portion 219A, like the gate terminals (electrodes) of other transistors. ing.
  • the vertical terminal (electrode) portion 152AB is perpendicular to the horizontal light shielding portion 219A and extends vertically downward from the horizontal terminal (electrode) portion 152AA.
  • the vertical terminal (electrode) portion 152AB penetrates the second semiconductor substrate 202 from the N + type semiconductor region 231 (MEM154) side with respect to the horizontal light shielding portion 219A, and is N-type through the opening portion 219C of the light shielding film 219.
  • the semiconductor region 216 extends to the inside.
  • the periphery of the vertical terminal (electrode) portion 152AB is covered with an insulating film 232. Accordingly, the gate terminal (electrode) 152 A is in contact with the N ⁇ type semiconductor region 216 through the insulating film 232.
  • FIG. 3 shows an example in which the cross section of the gate terminal (electrode) 152A is T-shaped, but the shape of the gate terminal (electrode) 152A is not limited to this example.
  • the cross section of the gate terminal (electrode) 152A may be L-shaped.
  • the shape of the gate terminal (electrode) 152A viewed from above may be a donut shape or a U-shape surrounding the channel.
  • the gate terminal (electrode) of the RST 158 is formed through the insulating film 232 between the P ++ type semiconductor region 225 and the N ++ type semiconductor region 226 on the upper surface of the P ⁇ type semiconductor region 224. The illustration is omitted. Furthermore, sidewalls are formed on the side surfaces of each gate terminal (electrode).
  • the surface on which the gate terminals (electrodes) of the respective transistors constituting the pixels of the solid-state imaging device 101a are formed (for example, the upper surface of the P ⁇ type semiconductor region 224) is referred to as an element formation surface.
  • a P ++ type semiconductor region 225 Above the horizontal light shielding portion 219A and in the vicinity of the surface of the P ⁇ type semiconductor region 224 of the second semiconductor substrate 202, a P ++ type semiconductor region 225, an N ++ type semiconductor region 226, an N + type semiconductor region 227, and a P type semiconductor region. 228, an N + type semiconductor region 229, and an N ++ type semiconductor region 230 are formed.
  • the P ++ type semiconductor region 225 is disposed on the left side of a gate terminal (electrode) of an RST 158 (not shown) and constitutes a charge discharging unit.
  • the N ++ type semiconductor region 226 is disposed on the left side of the gate terminal (electrode) 155A of the TRG 155 and constitutes the FD 156.
  • the N + type semiconductor region 227 is arranged on the left side of the gate terminal (electrode) 155A of the TRG 155 and right next to the N + + type semiconductor region 226.
  • the P-type semiconductor region 228 extends from the vicinity of the left side of the gate terminal (electrode) 155A of the TRG 155 to the vicinity of the right side of the gate terminal (electrode) 157A of the OFG 157.
  • the P-type semiconductor region 228 surrounds the periphery of the portion excluding the tip of the vertical terminal (electrode) portion 152AB of the TRX 152 with an insulating film 232 interposed therebetween.
  • the N + type semiconductor region 229 is disposed on the right side of the gate terminal (electrode) 157A of the OFG157.
  • the N ++ type semiconductor region 230 is arranged on the right side of the N + type semiconductor region 229 and constitutes a charge discharging unit.
  • An N + type semiconductor region 231 is formed above the horizontal light shielding portion 219 ⁇ / b> A and inside the P type semiconductor region 228.
  • the N + type semiconductor region 231 extends from near the left end of the gate terminal (electrode) 155A to near the right end of the gate terminal (electrode) 153A.
  • a horizontal light shielding portion 219A is arranged between the N + type semiconductor region 231 and the upper surface (surface opposite to the light receiving surface) of the N ⁇ type semiconductor region.
  • the N + type semiconductor region 231 constitutes a HAD type MEM154.
  • a wiring layer, an interlayer insulating film, and the like are formed.
  • Each peripheral circuit of the solid-state imaging device 101a is disposed on either the second semiconductor substrate 202 or the logic layer 203, for example.
  • the peripheral circuit is formed on the second semiconductor substrate 202, for example, each element constituting the peripheral circuit is formed on the element formation surface of the second semiconductor substrate 202 with a mesa structure.
  • the first semiconductor substrate 201 and the second semiconductor substrate 202 are bonded together, and the bonding surface of the two substrates becomes the bonding interface S.
  • FIG. 4 is an enlarged view of the configuration near TRX 152 in FIG.
  • a part of the N ⁇ type semiconductor region 216 in which the lower end portion of the vertical terminal (electrode) portion 152AB is in contact with the insulating film 232 serves as a source end
  • the horizontal terminal (electrode) portion of the P type semiconductor region 228 Near the left end of 152AA is the drain end.
  • a channel of the TRX 152 is formed between the source end and the drain end of the gate terminal (electrode) 152A, and a junction interface S is formed in the channel of the TRX 152 as shown in FIG.
  • the junction interface S is perpendicular to the direction of the current flowing between the source and drain of the TRX 152. Further, the position of the bonding interface S in the vertical direction in the drawing can be arbitrarily set. Therefore, it is possible to adjust the distance of the junction interface S from the drain end of the TRX 152. Further, the distance from the drain end of the TRX 152 of the junction interface S can be adjusted for all the pixels of the solid-state imaging device 101a.
  • a band gap occurs at the bonding interface S, for example, it tends to be an obstacle during charge transfer. Also, in the vicinity of the bonding interface S, the crystal direction changes and a crystal grain boundary is generated. At the crystal grain boundary, new lattice defects may be formed inside the crystal, and the lattice defect concentration increases near the crystal grain boundary. For this reason, in the vicinity of the junction interface S, the electric field becomes high and so-called hot carriers are likely to be generated, so that the performance of the transistor is easily deteriorated.
  • FIG. 5 is a diagram for explaining the crystal grain boundary at the junction interface and the influence of its electrical characteristics, and is a diagram for explaining the position of the crystal grain boundary of the polysilicon TFT (Thin Film Transistor). As shown in the figure, a grain boundary is located between the drain and the source.
  • FIG. 6 is a diagram for explaining a potential barrier at a position in a channel of a polysilicon TFT (Thin FilmTransistor).
  • the horizontal axis is the position in the channel of the TFT, the vertical axis is the potential, and the line L1 indicates the potential according to the position in the channel.
  • Pd shown on the horizontal axis represents the position of the drain end of the channel, and Ps represents the position of the source end of the channel.
  • the channel has a high potential at the source end and a low potential at the drain end.
  • a junction interface is formed in the channel of the TFT, it is desirable to form it at a position close to the drain end. This is because even if the junction interface is formed near the drain end and the potential becomes high, the potential is sufficiently lower than the potential at the source end, so that it is considered that the influence on the charge transfer performance is small. . That is, when a junction interface is formed in the channel of the TFT, it is ideal that the junction interface is formed in a portion surrounded by a dotted ellipse in FIG.
  • FIG. 7 is a diagram for explaining changes in the electric field at each position in the TFT channel.
  • the horizontal axis is the position in the channel of the TFT
  • the vertical axis is the height of the electric field
  • the height of the electric field corresponding to the position in the channel is indicated by the line L2.
  • Pd shown on the horizontal axis of the figure represents the position of the drain end of the channel
  • Ps represents the position of the source end of the channel.
  • peaks P1 to P7 are formed on the line L2.
  • the peak P1 is a high peak, and the peaks P2 to P7 are low peaks compared to the peak P1. That is, when a junction interface is formed at the drain end (horizontal axis position Pd), the electric field in the channel is significantly increased at that portion. As described above, when the electric field in the channel is remarkably increased, hot carriers are generated, which adversely affects the lifetime of the device and the resistance of the gate oxide film.
  • the junction interface is formed at a position close to the drain end (near the peak P3 in the figure) while avoiding the position of the drain end (peak P1 in the figure). It is desirable that That is, when a junction interface is formed in the channel of the TFT, it is ideal that the junction interface is formed in a portion surrounded by a dotted-line ellipse in FIG.
  • the bonding interface S is formed at a position close to the drain end of the TRX 152.
  • the junction interface S is formed at least at a position closer to the drain end than the source end of the TRX 152.
  • FIG. 8 is a plan view schematically showing a configuration example of the element formation surface of the second semiconductor substrate 202 of the solid-state imaging device 101a.
  • an area for one pixel of the solid-state imaging device 101a is shown.
  • a region surrounded by a dotted-line square in the drawing indicates the position of the light receiving surface of PD 151 (the lower surface of N ⁇ type semiconductor region 216).
  • a region surrounded by a dotted circle in the drawing indicates the position of the vertical terminal (electrode) portion 152AB of the TRX 152.
  • the gate terminal (electrode) 152A of the TRX 152, the gate terminal (electrode) 153A of the TRM 153, the gate terminal (electrode) 155A of the TRG 155, and the gate terminal (electrode) 158A of the RST 158 are arranged in a row in the horizontal direction in the figure. ing.
  • the gate terminal (electrode) 159A of the AMP 159 and the gate terminal (electrode) 160A of the SEL 160 are a row of a gate terminal (electrode) 152A, a gate terminal (electrode) 153A, a gate terminal (electrode) 155A, and a gate terminal (electrode) 158A.
  • the gate terminal (electrode) 152A of the TRX 152 and the gate terminal (electrode) 157A of the OFG 157 are arranged in a line in the vertical direction in the drawing.
  • Each gate terminal (electrode) is disposed on the upper surface of the P-type semiconductor region 228 via an insulating film 232 (not shown), and is connected in series via an N ++ type semiconductor region 272.
  • Metal wiring is used for each of the gate terminal (electrode) 152A, the gate terminal (electrode) 153A, the gate terminal (electrode) 155A, the gate terminal (electrode) 157A, the gate terminal (electrode) 158A, and the gate terminal (electrode) 160A.
  • drive signals TRX, TRM, TRG, OFG, RST, and SEL are applied.
  • the FD 156 and the gate terminal (electrode) 159A are connected via a metal wiring.
  • a power supply voltage VDD is applied between the gate terminal (electrode) 158A and the gate terminal (electrode) 159A of the N ++ type semiconductor region 272 via a metal wiring.
  • the right side in the figure of the gate terminal (electrode) 160A of the N ++ type semiconductor region 272 is connected to the vertical signal line VSL via a metal wiring.
  • a P-well contact 271 is formed almost at the center of the position where the gate terminal (electrode) of each transistor is arranged.
  • the P well contact 271 is connected to the ground via, for example, a metal wiring.
  • FIG. 9 is an enlarged view schematically showing a cross section near the TRM 153 and the MEM 154. In FIG. 9, illustration of a part of the configuration shown in FIG. 3 is omitted.
  • the TRM 153 has a planar structure like each transistor in the pixel. Specifically, the P-type semiconductor region 228 is disposed in the P ⁇ type semiconductor region 224 and below the gate terminal (electrode) 153A of the TRM 153 via the insulating film 232. Then, an N + type semiconductor region 231 constituting the MEM 154 is formed in the P type semiconductor region 228. Thereby, the MEM 154 having the HAD structure is formed.
  • a first semiconductor substrate 201 is prepared.
  • an N ⁇ type semiconductor region 215 is formed in the first semiconductor substrate 201.
  • a SiO 2 film 301 is formed on the surface of the first semiconductor substrate 201 by thermal oxidation or CVD (Chemical Vapor Deposition).
  • P ⁇ type ions are implanted, and a P ⁇ type semiconductor region 218 is generated between the N ⁇ type semiconductor region 215 and the SiO 2 film 301.
  • a part of the surface of the SiO 2 film 301 is masked with a photoresist 302. Then, N ⁇ type ions are implanted from a portion not masked by the photoresist 302, and an N ⁇ type semiconductor region 216 is generated in the N ⁇ type semiconductor region 215. Thereafter, the photoresist 302 is removed.
  • a part of the surface of the SiO 2 film 301 is masked by the photoresist 303, and the unmasked part is removed.
  • an opening 219C of the light shielding film 219 and a vertical terminal (electrode) portion 152AB of the TRX 152 are formed at a position masked by the photoresist 303.
  • the portion of the P ⁇ type semiconductor region 218 that is not masked with the photoresist 303 is removed to a predetermined depth by dry etching.
  • the SiO 2 film 301 and the photoresist 303 are removed.
  • a SiO film 304 is formed on the surface of the first semiconductor substrate 201 (P ⁇ type semiconductor region 218).
  • the SiO film 304 is patterned, and an opening 304 ⁇ / b> A is formed in the SiO film 304.
  • the opening 304A is formed so as to surround the side surface of the N ⁇ type semiconductor region 216 of each pixel, for example.
  • a trench 201A is formed below the opening 304A of the SiO film 304 by dry etching.
  • the trench 201A penetrates the P ⁇ type semiconductor region 218 and reaches a position lower than the lower end of the N ⁇ type semiconductor region 216 in the N ⁇ type semiconductor region 215.
  • the trench 201A is formed between the N ⁇ type semiconductor regions 216 of adjacent pixels.
  • the entire SiO film 304 is removed.
  • an insulating film 220 made of SiO is formed on the surface of the first semiconductor substrate 201 by, for example, an oxidation method. Not only the surface of the P ⁇ type semiconductor region 218 but also the inner wall of the trench 201 ⁇ / b> A is covered with the insulating film 220.
  • a part of the surface of the first semiconductor substrate 201 is masked with a photoresist 305.
  • the inside of the trench 201A is also masked by the photoresist 306.
  • P + type ions are implanted from a portion not masked by the photoresist 305, and a P + type semiconductor region 217 is generated in the P ⁇ type semiconductor region 218 and above the N ⁇ type semiconductor region 216.
  • the photoresist 305 is removed.
  • a part of the surface of the first semiconductor substrate 201 above the protruding portion of the P ⁇ type semiconductor region 218 is masked by the photoresist 306.
  • P ++ type ions are implanted from a portion not masked by the photoresist 306, and a P ++ type semiconductor region 221 is generated below the insulating film 220. That is, the portion under the insulating film 220 except the upper surface of the protruding portion of the P ⁇ type semiconductor region 218 is covered with the P ++ type semiconductor region 221. Thereafter, the photoresist 306 is removed.
  • the P ++ type semiconductor region 221 around the trench 201A is formed by implanting P ++ type ions into the trench 201A in an oblique direction.
  • the P ++ type semiconductor region 221 has a substantially uniform thickness without any horizontal unevenness around the trench 201A. Accordingly, the side surface is surrounded by the P ++ type semiconductor region 221, and the horizontal width of the N ⁇ type semiconductor region 216 constituting the PD 151 can be widened, so that the area of the light receiving surface can be widened. As a result, the sensitivity of the pixel is improved. Further, since the thickness of the P ++ type semiconductor region 221 is almost uniform, no potential trap is generated, and the design of surface pinning is facilitated.
  • the thickness of the P ++ type semiconductor region 221 in the horizontal direction is not good. It becomes uniform and becomes wider as it gets deeper. Accordingly, the horizontal width of the N ⁇ type semiconductor region 216 constituting the PD 151 is narrowed, and the area of the light receiving surface is narrowed. As a result, the sensitivity of the pixel decreases.
  • the thickness of the P ++ type semiconductor region 221 becomes non-uniform, a potential trap is generated, causing a charge transfer failure, and increasing the difficulty of designing the surface pinning.
  • the periphery of the portion of the surface of the first semiconductor substrate 201 where the P ⁇ type semiconductor region 218 protrudes in a convex shape is masked with a photoresist 307.
  • N ++ type ions and C (carbon) ions are implanted from a portion not masked by the photoresist 307.
  • an N ++ type semiconductor region 222 is generated between the insulating film 220 and the P ++ type semiconductor region 221.
  • the photoresist 307 is removed.
  • a light shielding film 219 is formed on the surface of the first semiconductor substrate 201 by CVD.
  • a light shielding film 219 is also embedded in the trench 201A, and a vertical light shielding portion 219B is formed.
  • a portion of the surface of the first semiconductor substrate 201 excluding the periphery of the portion where the P ⁇ type semiconductor region 218 protrudes in a convex shape is masked with a photoresist 308. Then, a portion of the light shielding film 219 that is not masked by the photoresist 308 is removed by dry etching. Thereby, the horizontal light shielding part 219A and the opening part 219C of the light shielding film 219 are formed. Thereafter, the photoresist 308 is removed.
  • a SiO film is formed on the surface of the first semiconductor substrate 201 by CVD. This SiO film is combined with the SiO film formed in the above-described step of FIG.
  • a stopper film 223 is formed on the surface of the first semiconductor substrate 201.
  • a SiO film 309 is formed on the surface of the stopper film 223 by CVD.
  • the surface of the first semiconductor substrate 201 is flattened by CMP (Chemical Mechanical Polishing). As a result, the surface of the P ⁇ type semiconductor region 218 is exposed. At this time, the stopper film 223 prevents the SiO film 309 from being polished more than necessary. Although not shown in FIG. 30, the SiO film 309 remaining on the surface of the stopper film 223 becomes a part of the insulating film 220.
  • CMP Chemical Mechanical Polishing
  • a silicon film 310 is formed on the surface of the first semiconductor substrate 201 by epitaxial growth.
  • the single crystal silicon 310A is epitaxially grown only above the P ⁇ type semiconductor region 218 and the P ++ type semiconductor region 221, and the polysilicon 310B is formed in the other portions.
  • the silicon film 310 may be formed by a method other than epitaxial growth. Further, for example, amorphous silicon may be deposited instead of the polysilicon 310B. Further, for example, silicon and silicon may be directly bonded without epitaxial growth.
  • the surface of the silicon film 310 is polished by CMP.
  • P ⁇ type ions and P ++ type ions are implanted into the silicon film 310.
  • P ⁇ type ions are implanted above the P ⁇ type semiconductor region 218, and P ++ type ions are implanted into other portions.
  • the P ++ type semiconductor region 221 extends to the surface of the second semiconductor substrate 202.
  • the P ⁇ type semiconductor region 218 extends to the surface of the first semiconductor substrate 201.
  • the second semiconductor substrate 202 is bonded to the upper surface of the first semiconductor substrate 201.
  • the surface where the first semiconductor substrate 201 and the second semiconductor substrate 202 are bonded together becomes the bonding interface S.
  • the second semiconductor substrate 202 for example, a P-type single crystal silicon substrate having a crystal orientation of Si (111) is used.
  • the crystal orientation is (111)
  • the mobility in the channel is higher than that of the (100) plane, so that the transfer characteristics when transferring charges from the PD 151 to the MEM 154 are improved.
  • the crystal orientation is not limited to (111), and any orientation can be bonded.
  • the method for bonding the first semiconductor substrate 201 and the second semiconductor substrate 202 is not particularly limited.
  • a technique used for bonding an SOI substrate is adopted. can do.
  • methods such as plasma bonding, direct bonding using van der Waals bonding, bonding in a vacuum atmosphere, and thermal annealing treatment after bonding can be employed.
  • the method of surface treatment before bonding the first semiconductor substrate 201 and the second semiconductor substrate 202 is not particularly limited. For example, by performing a treatment that becomes hydrophilic or hydrophobic. The voids of the bonding interface S can be reduced and the bonding strength can be increased.
  • the surfaces of the first semiconductor substrate 201 and the second semiconductor substrate 202 are immersed in a hydrofluoric acid chemical solution and dried, and then bonded.
  • the respective surfaces are immersed in a chemical solution of ammonia and hydrogen peroxide solution and dried.
  • Each surface is dipped in a chemical solution of hydrochloric acid or sulfuric acid and hydrogen peroxide water and dried, then bonded, each surface is irradiated with plasma in a vacuum, and then bonded in a plasma in an ammonia or hydrogen atmosphere.
  • a method of bonding after irradiation can be employed.
  • the interior of the second semiconductor substrate 202 may be used as an SOI substrate in advance so that the thickness of the substrate can be adjusted when the second semiconductor substrate 202 is polished later.
  • the second semiconductor substrate 202 is an SOI substrate, the second semiconductor substrate 202 is prevented from being polished more than necessary.
  • thermal annealing is performed. Thereby, the adhesiveness of the bonding interface S between the first semiconductor substrate 201 and the second semiconductor substrate 202 is increased. Further, the P + type impurity in the P ++ type semiconductor region 221 is diffused to form a pinning layer. Further, the N ++ type semiconductor region 222 becomes a gettering layer, and the crystallinity of the HAD structure constituted by the N ⁇ type semiconductor region 216 and the P + type semiconductor region 217 is improved.
  • the surface of the second semiconductor substrate 202 (the surface of the P ⁇ type semiconductor region 224) is polished by CMP.
  • a SiO film 311 is formed on the surface of the second semiconductor substrate 202.
  • N + type semiconductor region 231 constitutes the MEM 154.
  • the P-type semiconductor region 228 constitutes a charge transfer path from the N ⁇ type semiconductor region 216 (PD151) to the N + type semiconductor region 231 (MEM154) and the channel of each transistor.
  • the opening 311A is formed in the portion where the vertical terminal (electrode) portion 152AB of the TRX 152 is formed.
  • a trench 312 is formed below the opening 311A of the SiO film 311 by dry etching.
  • the trench 312 passes through the second semiconductor substrate 202, passes through the opening 219 ⁇ / b> C of the light shielding film 219, and reaches the inside of the N ⁇ type semiconductor region 216.
  • the surfaces of the second semiconductor substrate 202 and the trench 312 are oxidized, and an insulating film 232 is formed.
  • a polysilicon film is formed on the surface of the second semiconductor substrate 202 and the inside of the trench 312 by CVD. Then, P ++ type ions are implanted into the deposited polysilicon. Thereby, a P ++ type silicon film 313 is generated.
  • FIG. 44 shows a state in which a gate terminal (electrode) 152A of TRX 152, a gate terminal (electrode) 153A of TRM 153, a gate terminal (electrode) 155A of TRG 155, and a gate terminal (electrode) 157A of OFG 157 are generated. ing.
  • LDD LightlyLightDoped Drain
  • N + type ions are implanted, and an N + type semiconductor region 227 is generated on the left side of the gate terminal (electrode) 155A and in the vicinity of the boundary between the P ⁇ type semiconductor region 224 and the P type semiconductor region 228.
  • N + type ions are implanted, and an N + type semiconductor region 229 is generated inside the P type semiconductor region 228 on the right side of the gate terminal (electrode) 157A.
  • a sidewall is formed on the side surface of the gate terminal (electrode) of each transistor.
  • N ++ type ions and P ++ type ions are implanted.
  • an N ++ type semiconductor region 226 constituting the FD 156 is generated on the left side of the N + type semiconductor region 227.
  • an N ++ type semiconductor region 230 that forms a charge discharging unit is generated on the right side of the N + type semiconductor region 229.
  • a P ++ type semiconductor region 225 constituting a charge discharging portion is generated near the left end of the P ⁇ type semiconductor region 224 in the drawing.
  • an interlayer insulating film and a wiring layer are formed on the element formation surface of the second semiconductor substrate 202.
  • the logic layer 203 is bonded to the upper surface of the second semiconductor substrate 202.
  • a method for bonding the second semiconductor substrate 202 and the logic layer 203 for example, a method described in JP2012-204810A can be employed.
  • the lower surface of the first semiconductor substrate 201 is polished and planarized by CMP.
  • the lower surface of the first semiconductor substrate 201 is processed to complete the solid-state imaging device 101a.
  • the insulating film 214 is generated on the lower surface of the first semiconductor substrate 201.
  • a light shielding film 213 is generated on the lower surface of the insulating film 214 and between the PDs 151 (N ⁇ type semiconductor region 216 and P + type semiconductor region 217) of adjacent pixels.
  • the light shielding film 213 is formed so as to block the vertical light shielding portion 219B, the insulating film 220, the N ++ type semiconductor region 222, and the P ++ type semiconductor region 221 from the lower surface side of the insulating film 214.
  • a planarizing film 212 is generated on the lower surface of the insulating film 214. Further, the microlens 211 and the like are formed on the lower surface of the planarization film 212, and the solid-state imaging device 101a is completed.
  • the pixels are shielded by the vertical light shielding unit 219B, thereby preventing light leaking from adjacent pixels from entering the PD 151 and generating noise such as color mixing. .
  • the horizontal light shielding portion 219A prevents the influence of the electric field generated in the transistors constituting each pixel from reaching the PD 151. That is, the dark current generated by the electric field of each transistor flows into the PD 151 to prevent noise.
  • the bonding interface S between the first semiconductor substrate 201 and the second semiconductor substrate 202 can be arranged only at an arbitrary position in the channel of the TRX 152 for all pixels. Further, in an image sensor having hundreds of thousands or more pixels, the junction interface S can be arranged at the same position in the channel of the TRX 152 of all the pixels. Further, a junction interface can be prevented from being formed in the PD 151, the MEM 154, the FD 156, and a transistor other than the TRX 152.
  • the junction interface S can be formed near the drain end of the channel of the TRX 152. Thereby, deterioration of charge transfer performance is suppressed, and the lifetime of the device and the resistance of the gate oxide film can be improved.
  • parasitic resistance is generated at the junction interface S, and the parasitic resistance causes a leakage current.
  • This parasitic resistance is represented by the parasitic resistance Rp in FIG. 2 described above, and a leakage current is generated in the TRX 152 due to the parasitic resistance Rp.
  • the TRX 152 when the TRX 152 is turned off, no current flows through the parasitic resistance Rp, so no noise is generated.
  • noise due to the parasitic resistance Rp may be generated in the signal due to the charge transferred from the PD 151 to the MEM 154.
  • the signal transferred from the PD 151 to the MEM 154 becomes sufficiently large against the noise generated by the parasitic resistance Rp by making the channel of the TRX 152 have an HAD structure or increasing the switching speed of the TRX 152. Therefore, by taking measures such as improving the channel structure and switching speed of the TRX 152, it is possible to sufficiently reduce the influence of noise due to the leakage current.
  • each transistor, MEM 154, and FD 156 constituting each pixel are formed in the second semiconductor substrate 202 which is a single crystal substrate. Therefore, it is possible to obtain good IV characteristics that can be applied to a minute pixel signal, and to suppress variation in performance of each pixel.
  • FIG. 52 is a cross-sectional view schematically showing a configuration example of the solid-state imaging device 101b according to the second embodiment of the present technology.
  • portions corresponding to those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the stopper film 223 is deleted and an insulating film 220 is formed in the deleted portion.
  • the stopper film 223 is used only for suppressing excessive polishing during the manufacture of the solid-state imaging device 101a, and does not play a special role after the manufacture. Accordingly, the stopper film 223 can be deleted as in the solid-state imaging device 101b.
  • FIG. 53 is a cross-sectional view schematically showing a configuration example of a solid-state imaging device 101c according to the third embodiment of the present technology.
  • portions corresponding to those in FIG. 52 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the light shielding film 401 is disposed so as to extend in the column direction over a plurality of pixels between the pixel columns adjacent to each other in the row direction in the pixel array unit 111, as in the vertical light shielding unit 219B.
  • the light-shielding film 401 is disposed so as to extend in the row direction over a plurality of pixels between each pixel row adjacent in the column direction in the pixel array unit 111. . Thereby, the light shielding performance between adjacent pixels is further improved, and the occurrence of color mixing is prevented.
  • the light shielding film 401 is made of the same material as the light shielding film 219, for example.
  • the light shielding film 401 is formed by, for example, patterning the lower surface of the first semiconductor substrate 201 after the insulating film 214 is formed in the above-described step of FIG. 51, forming a trench by etching, and forming the trench in the formed trench. It is formed by embedding a metal film.
  • the light shielding film 401 is formed from the light receiving surface side of the N ⁇ type semiconductor region 216 constituting the PD 151, and the vertical light shielding portion 219 ⁇ / b> B is formed from the upper surface side of the N ⁇ type semiconductor region 216 and finally joined. .
  • FIG. 54 is a cross-sectional view schematically showing a configuration example of a solid-state imaging device 101d according to the fourth embodiment of the present technology.
  • portions corresponding to those in FIG. 53 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the light shielding film 411 is at least the upper surface (horizontal) of the N + type semiconductor region 231 constituting the MEM 154 in the wiring layer of the second semiconductor substrate 202 (at a position away from the horizontal light shielding portion 219A from the element formation surface of the second semiconductor substrate 202). It is formed so as to cover the surface opposite to the surface facing the light shielding portion 219A.
  • the light shielding film 411 may be formed so as to cover the entire second semiconductor substrate 202.
  • the light shielding film 411 prevents, for example, light emitted when the transistor of the logic layer 203 is operated from entering the element formation surface of the second semiconductor substrate 202. Accordingly, for example, light from the transistor of the logic layer 203 is incident on the P-type semiconductor region 228 to generate charges, and the generated charges are prevented from being mixed into the N + -type semiconductor region 231 to generate noise. The In addition, noise due to an electric field generated from the logic layer 203 can be prevented.
  • FIG. 55 is a cross-sectional view schematically showing a configuration example of a solid-state imaging device 101e according to the fifth embodiment of the present technology.
  • portions corresponding to those in FIG. 52 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the light-shielding film 219 includes only the horizontal light-shielding portion 219A and the vertical light-shielding portion 219B is not formed.
  • An insulating film 220 is formed in a portion corresponding to the vertical light shielding portion 219B of the solid-state imaging device 101b.
  • the solid-state imaging device 101e Compared with the solid-state imaging device 101b, the solid-state imaging device 101e has a lower light shielding performance between adjacent pixels because the vertical light-shielding portion 219B is not provided. However, since only the insulating film 220 can sufficiently block the incident light to the adjacent pixels, generation of noise such as color mixing can be suppressed.
  • the sixth embodiment differs from the first embodiment described above in the configuration of the cross section of the pixel.
  • FIG. 56 is a cross-sectional view schematically showing a configuration example of a solid-state imaging device 101f according to the sixth embodiment of the present technology.
  • portions corresponding to those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • an insulating film 214, a planarizing film 212, and a microlens 211 are stacked on the lower surface of the N ⁇ type semiconductor region 451 of the first semiconductor substrate 201.
  • a P + type semiconductor region 452 is formed in an upper layer of the N ⁇ type semiconductor region 451.
  • the N ⁇ type semiconductor region 451 and the P + type semiconductor region 452 constitute a PD 151.
  • the light incident on the light receiving surface of the solid-state imaging device 101f is photoelectrically converted by the PD 151, and the charge generated by the photoelectric conversion is accumulated in the N ⁇ type semiconductor region 451.
  • a light shielding film 213 is formed on the lower surface of the insulating film 214 and between the PDs 151 (N ⁇ type semiconductor region 451 and P + type semiconductor region 452) of adjacent pixels.
  • the light shielding film 453 is made of, for example, the same material as the light shielding film 219 in FIG.
  • the light shielding film 453 includes a horizontal light shielding part 453A and a vertical light shielding part 453B.
  • the horizontal light shielding portion 453A has a planar shape parallel to the light receiving surface of the solid-state imaging device 101f.
  • the horizontal light shielding portion 453A covers the upper surfaces of the N ⁇ type semiconductor region 451 and the P + type semiconductor region 452 constituting the PD 151 except for the opening portion 453C. Further, the horizontal light shielding part 453A is arranged over the entire area except for the opening 453C of each pixel of the pixel array part 111, similarly to the horizontal light shielding part 453A of the tenth embodiment which will be described later with reference to FIG.
  • the horizontal light shielding part 453A is arranged over the entire area except for the opening 453C of each pixel of the pixel array part 111, similarly to the horizontal light shielding part 453A of the tenth embodiment which will be described later with reference to FIG.
  • the vertical light shielding part 453B has a wall-like shape perpendicular to the light receiving surface of the solid-state imaging device 101f.
  • the vertical light shielding portion 453B is formed so as to surround the side surfaces of the N ⁇ type semiconductor region 451 and the P + type semiconductor region 452 constituting the PD 151.
  • the vertical light shielding unit 453B is arranged between each pixel column adjacent to each other in the row direction in the pixel array unit 111, similarly to the vertical light shielding unit 804B of the tenth embodiment described later with reference to FIG. Are arranged to extend in the column direction over a plurality of pixels.
  • the vertical light shielding unit 453B is arranged between each pixel row adjacent to each other in the column direction in the pixel array unit 111, similarly to the vertical light shielding unit 804B of the tenth embodiment described later with reference to FIG. Are arranged to extend in the row direction over a plurality of pixels.
  • the opening 453C inserts the vertical terminal (electrode) portion 152AB of the gate terminal (electrode) 152A of the TRX 152 into the N ⁇ type semiconductor region 451, and the charge accumulated in the N ⁇ type semiconductor region 451 is transferred to the N + type semiconductor region. Provided for forwarding to 468.
  • the light that has passed without being absorbed by the PD 151 is reflected by the horizontal light shielding portion 453A, and is prevented from entering the upper layer above the horizontal light shielding portion 453A.
  • the charge generated by the light that has passed through the PD 151 is prevented from entering the N + type semiconductor region 468 constituting the MEM 154 and the N ++ type semiconductor region 462 constituting the FD 156 to generate noise.
  • the vertical light-shielding portion 453B prevents light incident from adjacent pixels from leaking into the PD 151 and causing noise such as color mixing.
  • the opening 453C is desirably as small as possible so that the light that has passed through the PD 151 does not pass through.
  • the opening 453C is desirably arranged at the end of the pixel (in the vicinity of the vertical light-shielding portion 453B) in order to make it difficult to pass oblique light having a large incident angle.
  • the periphery of the light shielding film 453 is covered with an insulating film 454.
  • the insulating film 454 is made of, for example, SiO (silicon oxide film).
  • the periphery of the insulating film 454 is covered with a P ++ type semiconductor region 455.
  • An N ++ type semiconductor region 456 is formed between the insulating film 454 and the P ++ type semiconductor region 455 around the lower surface of the horizontal light shielding unit 453A and the periphery of the vertical light shielding unit 453B. This N ++ type semiconductor region 456 produces a gettering effect.
  • a stopper film 457 is formed between the insulating film 454 and the P ++ type semiconductor region 455 above the horizontal light shielding portion 453A.
  • the stopper film 457 is made of, for example, a SiN film or a SiCN film.
  • the gate terminal (electrode) 152A of the TRX 152, the gate terminal (electrode) 153A of the TRM 153, the gate terminal (electrode) 155A of the TRG 155, and the gate terminal of the OFG 157 are interposed via the insulating film 469.
  • (Electrode) 157A and a gate terminal (electrode) 158A of RST 158 are formed.
  • the gate terminals (electrodes) 153A, 155A, 157A, and 158A are disposed above the horizontal light shielding portion 453A, and the gate terminal (electrode) 152A is disposed above the opening 453C of the light shielding film 453.
  • the gate terminal (electrode) 152A of the TRX 152 includes a horizontal terminal (electrode) portion 152AA and a vertical terminal (electrode) portion 152AB.
  • the horizontal terminal (electrode) portion 152AA is formed on the element formation surface of the second semiconductor substrate 202 via the insulating film 469, like the gate terminals (electrodes) of other transistors.
  • the vertical terminal (electrode) portion 152AB extends vertically downward from the horizontal terminal (electrode) portion 152AA, penetrates the second semiconductor substrate 202, and passes through the opening 453C of the light shielding film 453 to form the N ⁇ type semiconductor region. 451 extends to the inside.
  • the periphery of the vertical terminal (electrode) portion 152AB is covered with an insulating film 469. Accordingly, the gate terminal (electrode) 152 A is in contact with the N ⁇ type semiconductor region 451 through the insulating film 469.
  • N ++ type semiconductor region 459, an N + type semiconductor region 460, an N + type semiconductor region 461, and an N ++ type semiconductor region 462 are located above the horizontal light shielding portion 453A and in the vicinity of the surface of the P type semiconductor region 458 of the second semiconductor substrate 202.
  • N + type semiconductor region 463, P ⁇ type semiconductor region 464, P ⁇ type semiconductor region 465, N + type semiconductor region 466, and N ++ type semiconductor region 467 are formed.
  • the P-type semiconductor region 458 is disposed at least from the vicinity of the right end of the horizontal terminal (electrode) portion 152AA of the TRX 152 to the vicinity of the right end of the gate terminal (electrode) 155A of the TRG 155. Accordingly, the P-type semiconductor region 458 is disposed at least directly below the gate terminal (electrode) 153A of the TRM 153 and directly below the gate terminal (electrode) 155A of the TRG 155.
  • the N ++ type semiconductor region 459 is disposed on the right side of the gate terminal (electrode) 158A of the RST 158, and constitutes a charge discharging unit.
  • the N + type semiconductor region 460 is arranged on the right side of the gate terminal (electrode) 158A of the RST 158 and on the left side of the N + + type semiconductor region 459.
  • the N + type semiconductor region 461 is disposed on the left side of the gate terminal (electrode) 158A of the RST 158.
  • the N ++ type semiconductor region 462 is arranged on the left side of the N + type semiconductor region 461 and constitutes the FD 156.
  • the N + type semiconductor region 463 is arranged on the right side of the gate terminal (electrode) 155 A of the TRG 155 and on the left side of the N + + type semiconductor region 462.
  • the P ⁇ type semiconductor region 464 is disposed immediately below the gate terminal (electrode) 152A of the TRX 152.
  • the P ⁇ type semiconductor region 464 surrounds the periphery of the portion excluding the front end portion of the vertical terminal (electrode) portion 152AB of the TRX 152 with an insulating film 469 interposed therebetween.
  • the P ⁇ type semiconductor region 465 is disposed between the vicinity of the left side of the gate terminal (electrode) 152A and the vicinity of the right end of the gate terminal (electrode) 157A.
  • the N + type semiconductor region 466 is arranged on the left side of the gate terminal (electrode) 157A and on the left side of the P ⁇ type semiconductor region 465.
  • the N ++ type semiconductor region 467 is arranged on the left side of the N + type semiconductor region 466 and constitutes a charge discharging unit.
  • N + type semiconductor region 468 is formed above the horizontal light shielding portion 453A and inside the P type semiconductor region 458.
  • the N + type semiconductor region 468 extends from the vicinity of the left end of the gate terminal (electrode) 155A to the vicinity of the left end of the gate terminal (electrode) 153A.
  • the N + type semiconductor region 468 forms a HAD type MEM154.
  • TRX 152 and OFG 157 are turned on, and TRM 153, TRG 155, and RST 158 are turned off. Then, the charges accumulated in the PD 151 (N ⁇ type semiconductor region 451) are transferred to the N ++ type semiconductor region 467 which is a charge discharging unit via the TRX 152 and the OFG 157, and discharged to the outside. As a result, the PD 151 is reset.
  • TRX 152 and OFG 157 are turned off, and TRG 155 and RST 158 are turned on.
  • the charges accumulated in the MEM 154 (N + type semiconductor region 468) and the FD 156 (N + + type semiconductor region 462) are transferred to the N + + type semiconductor region 459 which is a charge discharging unit via the TRG 155 and the RST 158, and are externally transmitted. Discharged.
  • the MEM 154 and the FD 156 are reset.
  • TRG155 and RST158 are turned off, and the exposure period starts.
  • the PD 151 (N ⁇ type semiconductor region 451) generates and accumulates charges corresponding to the amount of received light.
  • the channel potential of the OFG 157 becomes TRM 153. Slightly lower than the channel potential on the TRX 152 side.
  • an overflow path is formed between the PD 151 (N ⁇ type semiconductor region 451) and the N ++ type semiconductor region 467 which is a charge discharging portion. Therefore, the charges overflowing from the PD 151 (N ⁇ type semiconductor region 451) are discharged to the N ++ type semiconductor region 467 through the overflow path without leaking into the MEM 154 (N + type semiconductor region 468).
  • TRX152 and TRM153 are turned on, and the exposure period ends.
  • the channel potential of the TRM 153 becomes the channel potential of the TRX 152. It becomes lower than the potential.
  • the charge accumulated in the PD 151 (N ⁇ type semiconductor region 451) during the exposure period is transferred to the MEM 154 (N + type semiconductor region 468) via the TRX 152 and TRM 153 and held there.
  • TRX152 and TRM153 are turned off and TRG155 is turned on.
  • the charges held in the MEM 154 are transferred to the FD 156 (N ++ type semiconductor region 462) via the TRM 153 and the TRG 155.
  • the potential of the FD 156 is output as a signal level to the vertical signal line VSL via the AMP 159 and the SEL 160.
  • solid-state imaging device 101f can achieve the same effects as the solid-state imaging device 101a of FIG.
  • each element such as a transistor constituting a pixel has a planar structure
  • each element has a mesa structure
  • FIG. 58 is a plan view schematically showing a configuration example of the element formation surface of the second semiconductor substrate 202 of the solid-state imaging device 101g according to the seventh embodiment of the present technology. In the figure, portions corresponding to those in FIG.
  • each element of the solid-state imaging device 101g in FIG. 58 is the same as each element of the solid-state imaging device 101a.
  • the TRX 152, the TRM 153, the TRG 155, the OFG 157, the RST 158, the AMP 159, and the SEL 160 are configured by mesa transistors.
  • the horizontal light shielding portion 501A of the light shielding film 501 corresponding to the light shielding film 219 of the solid-state imaging device 101a is provided via the insulating film 502 (FIG. 59 and the like). It is formed near the surface of the element formation surface of the semiconductor substrate 202.
  • FIG. 59 is a cross-sectional view schematically showing a configuration example of the TRM 153 and the MEM 154.
  • a P + type semiconductor region 512 is formed on the insulating film 502 formed on the surface of the element formation surface of the second semiconductor substrate 202.
  • an N type semiconductor region 511 constituting the MEM 154 is formed in the P + type semiconductor region 512.
  • the N-type semiconductor region 511 is covered with a P + type semiconductor region 512, and constitutes a HAD type MEM154.
  • the upper surface and side surfaces of the P + type semiconductor region 512 are covered with a polysilicon film 514 with an insulating film 513 interposed therebetween.
  • the insulating film 513 is made of, for example, a SiO film.
  • the polysilicon film 514 forms a gate terminal (electrode) 153A of the TRM 153.
  • an electric field by the gate terminal (electrode) 153A is applied to the channel (MEM 154 (N + type semiconductor region 231)) from only one direction.
  • the electric field by the gate terminal (electrode) 153A (polysilicon film 514) is applied from three directions to the channel (MEM154 (N-type semiconductor region 511)). Therefore, the mesa structure has a larger change in the electric field applied to the MEM 154. Then, the amount of charge accumulated in the MEM 154 can be increased by the amount of change in the electric field. Further, the charge transfer characteristics in the channel (MEM154) are improved.
  • 60 to 63 are cross-sectional views schematically showing a configuration example of each transistor of the solid-state imaging device 101g.
  • parts corresponding to those in FIG. 59 are denoted by the same reference numerals.
  • a P + type semiconductor region 522 is formed on the upper surface of the insulating film 502, and an N type semiconductor region 521 is formed thereon.
  • Upper surfaces and side surfaces of the N-type semiconductor region 521 and the P + -type semiconductor region 522 are covered with a polysilicon film 514 with an insulating film 513 interposed therebetween.
  • 61 differs from the configuration example of FIG. 60 in that a P-type semiconductor region 531 is formed instead of the N-type semiconductor region 521.
  • each transistor other than the TRM 153 and the TRG 155 has the configuration example of FIG. 60 or FIG. 61
  • the P + type semiconductor region 512 of the TRM 153 and the P + type semiconductor of each transistor The region 522 is connected through the P + type semiconductor region 503 in FIG.
  • the P + type semiconductor region 503 is connected to the ground via, for example, a P well contact 271 and a metal wiring. This stabilizes the body potential of each transistor.
  • N-type semiconductor region 541 is formed instead of the N-type semiconductor region 521 and the P + type semiconductor region 522.
  • 63 differs from the configuration example of FIG. 62 in that a P-type semiconductor region 551 is formed instead of the N-type semiconductor region 531.
  • the response speed of each transistor can be increased, or the transistors can be completely insulated from each other, thereby suppressing noise contamination.
  • random noise can be reduced by making AMP159 into mesa structure.
  • the charge transfer rate can be improved.
  • the eighth embodiment differs from the first embodiment described above in the circuit configuration and cross-sectional configuration of the pixel.
  • FIG. 64 illustrates an example of a circuit configuration of one pixel of the solid-state imaging device 101h (FIG. 65) according to the eighth embodiment of the present technology. In the figure, parts corresponding to those in FIG.
  • TRM 153 is deleted and the connection positions of the MEM 154 and the OFG 157 are different.
  • TRX 152 and TRG 155 are directly connected without passing through TRM 153.
  • One end of the MEM 154 is connected between the TRX 152 and the TRG 155, and the other end is connected to the ground.
  • the OFG 157 is connected between the power supply VDD and the cathode of the PD 151.
  • FIG. 65 is a cross-sectional view schematically showing a configuration example of the solid-state imaging device 101h.
  • portions corresponding to those in FIG. 56 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • an insulating film 214, a planarizing film 212, and a microlens 211 are stacked on the lower surface of the N ⁇ type semiconductor region 601 of the first semiconductor substrate 201.
  • a P + type semiconductor region 602 is formed in an upper layer of the N ⁇ type semiconductor region 601.
  • the N ⁇ type semiconductor region 601 and the P + type semiconductor region 602 constitute a PD 151.
  • the light incident on the light receiving surface of the solid-state imaging device 101 h is photoelectrically converted by the PD 151, and the charge generated by the photoelectric conversion is accumulated in the N ⁇ type semiconductor region 601.
  • a light shielding film 213 is formed on the lower surface of the insulating film 214 and between the PDs 151 (N ⁇ type semiconductor region 601 and P + type semiconductor region 602) of adjacent pixels.
  • the light shielding film 603 is made of, for example, the same material as the light shielding film 453 in FIG.
  • the light shielding film 603 has a planar shape parallel to the light receiving surface of the solid-state imaging device 101f.
  • the light shielding film 603 covers the upper surfaces of the N ⁇ type semiconductor region 601 and the P + type semiconductor region 602 constituting the PD 151 except for the opening 603A and the opening 603B. Further, the light shielding film 603 is the entire area except for the opening 603A and the opening 603B of each pixel of the pixel array unit 111, similarly to the horizontal light shielding portion 804A of the tenth embodiment described later with reference to FIG. Placed over.
  • the opening 603A is formed by inserting the vertical terminal (electrode) portion 152AB of the gate terminal (electrode) 152A of the TRX 152 into the N ⁇ type semiconductor region 601 and transferring the charge accumulated in the N ⁇ type semiconductor region 601 to the N + type semiconductor region. Provided for forwarding to 468.
  • the opening 603B is formed by inserting the vertical terminal (electrode) portion 157AB of the gate terminal (electrode) 157A of the OFG 157A into the N ⁇ type semiconductor region 601 and transferring the charge accumulated in the N ⁇ type semiconductor region 601 to the N ++ type semiconductor region. Provided for transfer to 467.
  • the light that has passed through without being absorbed by the PD 151 is reflected by the light shielding film 603, and is prevented from entering the upper layer above the light shielding film 603. Thereby, for example, the charge generated by the light that has passed through the PD 151 is prevented from entering the N + type semiconductor region 468 constituting the MEM 154 and the N ++ type semiconductor region 462 constituting the FD 156 to generate noise.
  • the opening 603A and the opening 603B be as small as possible so that light that has passed through the PD 151 does not pass through.
  • the periphery of the light shielding film 603 is covered with an insulating film 604.
  • the insulating film 604 is made of, for example, SiO (silicon oxide film).
  • the periphery of the insulating film 604 is covered with a P ++ type semiconductor region 605.
  • An N ++ type semiconductor region 606 is formed between the lower surface of the insulating film 604 and the P ++ type semiconductor region 605. This N ++ type semiconductor region 606 produces a gettering effect.
  • a stopper film 607 is formed above the light shielding film 603 and between the insulating film 604 and the P ++ type semiconductor region 605.
  • the stopper film 607 is made of, for example, a SiN film or a SiCN film.
  • the gate terminal (electrode) 152A of the TRX 152, the gate terminal (electrode) 155A of the TRG 155, the gate terminal (electrode) 157A of the OFG 157, and the RST 158 are interposed via the insulating film 611.
  • a gate terminal (electrode) 158A is formed.
  • the gate terminals (electrodes) 155A and 158A are disposed above the light shielding film 603, the gate terminal (electrode) 152A is disposed above the opening 603A of the light shielding film 603, and the gate terminal (electrode) 157A is disposed on the light shielding film. It is disposed above the opening 603 ⁇ / b> B of 603.
  • the gate terminal (electrode) 152A of the TRX 152 includes a horizontal terminal (electrode) portion 152AA and a vertical terminal (electrode) portion 152AB.
  • the horizontal terminal (electrode) portion 152AA is formed on the element formation surface of the second semiconductor substrate 202 via the insulating film 611, like the gate terminals (electrodes) of other transistors.
  • the vertical terminal (electrode) portion 152AB extends vertically downward from the horizontal terminal (electrode) portion 152AA, penetrates the second semiconductor substrate 202, and passes through the opening portion 603A of the light shielding film 603 to form the N ⁇ type semiconductor region. 601 extends to the inside.
  • the periphery of the vertical terminal (electrode) portion 152AB is covered with an insulating film 611. Therefore, the gate terminal (electrode) 152 A is in contact with the N ⁇ type semiconductor region 601 through the insulating film 611.
  • OFG 157 has a vertical gate structure, and a gate terminal (electrode) 152A includes a horizontal terminal (electrode) portion 157AA and a vertical terminal (electrode) portion 157AB.
  • the horizontal terminal (electrode) portion 152AA is formed on the element formation surface of the second semiconductor substrate 202 via the insulating film 611, like the gate terminals (electrodes) of other transistors.
  • the vertical terminal (electrode) part 157AB extends vertically downward from the horizontal terminal (electrode) part 157AA, penetrates through the second semiconductor substrate 202, and passes through the opening 603B of the light shielding film 603 to form the N ⁇ type semiconductor region. 601 extends to the inside.
  • the periphery of the vertical terminal (electrode) portion 157AB is covered with an insulating film 611. Therefore, the gate terminal (electrode) 157 A is in contact with the N ⁇ type semiconductor region 601 through the insulating film 611.
  • TRX 152 and OFG 157 are electrically connected via N ⁇ type semiconductor region 601.
  • an N ++ type semiconductor region 459 Above the light shielding film 603 and in the vicinity of the surface of the P-type semiconductor region 608 of the second semiconductor substrate 202, an N ++ type semiconductor region 459, an N + type semiconductor region 460, an N + type semiconductor region 461, an N ++ type semiconductor region 462, An N + type semiconductor region 463, a P + type semiconductor region 609, a P ⁇ type semiconductor region 610, an N + type semiconductor region 466, and an N ++ type semiconductor region 467 are formed.
  • the P + type semiconductor region 609 is disposed between the horizontal terminal (electrode) portion 152AA of the TRX 152 and the horizontal terminal (electrode) portion 157AA of the OFG 157.
  • the P ⁇ type semiconductor region 610 is disposed immediately below the horizontal terminal (electrode) portion 157AA of the OFG157. Further, the P ⁇ type semiconductor region 610 surrounds the periphery of the portion of the OFG 157 excluding the tip of the vertical terminal (electrode) portion 157AB with an insulating film 611 interposed therebetween.
  • FIG. 66 is a plan view schematically showing a configuration example of the element formation surface of the second semiconductor substrate 202 of the solid-state imaging device 101h.
  • an area for one pixel of the solid-state imaging device 101h is shown.
  • a region surrounded by a dotted-line square in the drawing indicates the position of the light receiving surface of PD 151 (the lower surface of N ⁇ type semiconductor region 601).
  • portions corresponding to those in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • each gate terminal (electrode) is different in that it is disposed on the upper surface of the P-type semiconductor region 608 via an insulating film 611 (not shown).
  • OFG157 is turned on, and TRX152, TRG155, and RST158 are turned off. Then, the charges accumulated in the PD 151 (N ⁇ type semiconductor region 601) are transferred to the N ++ type semiconductor region 467 which is a charge discharging unit via the OFG 157 and discharged to the outside. As a result, the PD 151 is reset.
  • OFG157 is turned off and TRG155 and RST158 are turned on.
  • the charges accumulated in the MEM 154 (N + type semiconductor region 468) and the FD 156 (N + + type semiconductor region 462) are transferred to the N + + type semiconductor region 459 which is a charge discharging unit via the TRG 155 and the RST 158, and are externally transmitted. Discharged.
  • the MEM 154 and the FD 156 are reset.
  • TRG155 and RST158 are turned off, and the exposure period starts.
  • the PD 151 (N ⁇ type semiconductor region 601) generates and accumulates charges corresponding to the amount of received light.
  • the potential of the channel of OFG 157 is set to be slightly lower than the potential of the channel of TRX 152.
  • an overflow path is formed between the PD 151 (N ⁇ type semiconductor region 601) and the N ++ type semiconductor region 467 which is a charge discharging portion. Accordingly, the charges overflowing from the PD 151 (N ⁇ type semiconductor region 601) are discharged to the N ++ type semiconductor region 467 through the overflow path without leaking into the MEM 154 (N + type semiconductor region 468).
  • the TRX 152 is turned on and the exposure period ends.
  • charges accumulated in the PD 151 (N ⁇ type semiconductor region 601) during the exposure period are transferred to the MEM 154 (N + type semiconductor region 468) via the TRX 152 and held there.
  • TRX 152 is turned off and TRG 155 is turned on. Accordingly, the charge held in the MEM 154 (N + type semiconductor region 468) is transferred to the FD 156 (N ++ type semiconductor region 462) via the TRG 155. Then, the potential of the FD 156 is output as a signal level to the vertical signal line VSL via the AMP 159 and the SEL 160.
  • solid-state imaging device 101h can achieve substantially the same effects as the solid-state imaging device 101a of FIG. 3 except for the effects obtained by the vertical light shielding unit 219B.
  • the ninth embodiment differs from the first embodiment in the arrangement of peripheral circuits.
  • FIG. 68 is a block diagram illustrating a functional configuration example of the solid-state imaging device 101i according to the ninth embodiment of the present technology.
  • parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the pixel array processing unit 702 is provided with a pixel ADC processing unit and has a two-layer structure of a first layer 701A and a second layer 701B.
  • the point is different.
  • the first layer 701A is composed of the second semiconductor substrate 202
  • the second layer 701B is formed on a third semiconductor substrate (not shown).
  • the first layer 701A is configured to include a pixel array unit 702, a vertical drive unit 112, a ramp module 113, a clock module 114, and a horizontal drive unit 116.
  • the vertical drive unit 112, the ramp module 113, the clock module 114, and the horizontal drive unit 116 use, for example, an element having a mesa structure on the element formation surface of the second semiconductor substrate 202 that is a single crystal silicon substrate. It is formed.
  • the pixel ADC (A / D converter) processing unit arranged in the pixel array unit 702 also uses a mesa structure element on the element formation surface of the second semiconductor substrate 202 which is a single crystal silicon substrate, for example. Formed. Further, an ADC that AD converts the pixel signal of each pixel of the pixel array unit 702 is provided for each pixel.
  • the second layer 701B is configured to include a latch circuit 703, a data storage unit 115, a system control unit 117, and a signal processing unit 118.
  • the latch circuit 703 is disposed at a position corresponding to the ADC provided for each pixel of the pixel array unit 702.
  • first layer 701A and the second layer 701B are joined by, for example, Cu—Cu joining.
  • FIG. 69 the advantage of providing an ADC for each pixel will be described with reference to FIGS. 69 and 70.
  • FIG. 69 shows a part of an equivalent circuit when an ADC is provided for each line.
  • pixel signals output from pixels in the same column in the vertical direction are supplied to the same ADC.
  • pixel signals output from the pixels P (1,1) to P (m, 1) in the first column are supplied to the ADC 1
  • the pixels P (1, n) to P (m, n) in the nth column are supplied.
  • Is supplied to ADCn Is supplied to ADCn.
  • Each ADC performs AD conversion of the pixel signal based on the ramp wave signal supplied from the DAC 711, and supplies the converted digital pixel signal to the latch circuit.
  • the current value of the pixel signal flowing on the bit line connecting each pixel and the ADC is amplified by the amplification transistors 712-1 to 712-n.
  • wiring resistance and parasitic capacitance are generated in the wiring between each pixel and the ADC.
  • the upper pixel and the lower pixel in the figure have different wiring resistance and parasitic capacitance.
  • the wiring resistance and the parasitic capacitance are different between the pixel P (1,1) and the pixel P (m, 1). Accordingly, the time constant of the wiring between the pixel and the ADC differs between the pixels in the same column.
  • noise such as horizontal stripes and vertical shading is likely to occur in the captured image.
  • it is necessary to increase the amplification factor of the amplification transistors 712-1 to 712-n. Accordingly, the power consumption of the amplification transistors 712-1 to 712-n increases, and it is difficult to increase the drive frequency.
  • FIG. 70 shows an equivalent circuit when an ADC is provided for each pixel. That is, ADC (1, 1) to ADC (m, n) are provided for the pixels P (1, 1) to P (m, n), respectively.
  • the pixel signal output from each pixel is AD-converted for each pixel by a different ADC based on the ramp wave signal supplied from the DAC 711.
  • the pixel signal after AD conversion is supplied to the latch circuits L1 to Ln provided for each column via the bit line.
  • the wiring resistance and parasitic capacitance generated in the wiring between each pixel and the ADC are smaller than those in the example of FIG. 69 and are almost the same in all the pixels. Therefore, the time constant of the wiring between the pixel and the ADC is almost equal in all the pixels.
  • noises such as horizontal stripes and vertical shading are reduced.
  • the time constant of the wiring becomes small, high-speed driving using a high-frequency clock becomes possible.
  • the reduction in noise can reduce the amplification factor of the amplification transistors 712-1 to 712-n, thereby reducing power consumption.
  • FIG. 71 shows an example of a circuit configuration for four pixels of the solid-state imaging device 101i.
  • parts corresponding to those in FIG. in order to make the figure easy to understand, some reference numerals are omitted.
  • the four pixels P1 to P4 share the FD156, RST158, AMP159, SEL160, and ADC circuit 751.
  • the ADC circuit 751 includes transistors TR1 to TR8. A digital signal output from the ADC circuit 751 is supplied to the latch circuit 703.
  • the charges held in the MEM 154 of the pixels P1 to P4 are sequentially transferred to the FD 156, and a pixel signal corresponding to the charge held in the FD 156 is supplied to the ADC circuit 751 via the AMP 159 and the SEL 160.
  • FIG. 72 is a plan view schematically showing a configuration example of an element formation surface of the second semiconductor substrate 202 of the solid-state imaging device 101i.
  • an area corresponding to four pixels of the solid-state imaging device 101i is shown.
  • parts corresponding to those in FIG. in order to make the figure easy to understand, some reference numerals are omitted.
  • the FD 156 and the RST 158 are provided in each pixel, and the AMP 159, the SEL 160, and the ADC circuit 751 are shared by the pixels P1 to P4.
  • the pixels P1 to P4 are arranged adjacent to each other.
  • the pixel P1 and the pixel P2 are adjacent in the horizontal direction in the figure, and the layout in the pixel is bilaterally symmetric.
  • the pixel P3 and the pixel P4 are adjacent to each other in the horizontal direction in the figure, and the layout in the pixel is bilaterally symmetric.
  • the pixel P1 and the pixel P3 are adjacent to each other in the vertical direction in the figure, and the layout in the pixel is vertically symmetrical with each other.
  • the pixel P2 and the pixel P4 are adjacent to each other in the vertical direction in the figure, and the layout in the pixel is vertically symmetrical with each other.
  • the AMP 159 is arranged on the right side of the pixel P2 in the drawing.
  • the SEL 160 is disposed on the AMP 159A in the drawing.
  • the ADC circuit 751 is arranged so as to be adjacent in the upper direction of the pixel P1 and the pixel P2 in the drawing. Further, each transistor constituting the ADC circuit 751 has, for example, a mesa structure as described above.
  • FIG. 73 schematically illustrates a cross section of the solid-state imaging device 101j according to the tenth embodiment of the present technology. In the figure, parts corresponding to those in FIG.
  • FIG. 73 shows a cross section of a part including one pixel of the solid-state imaging device 101j, but the other pixels also basically have the same configuration.
  • the lower side in the figure is the light receiving surface (back surface) of the solid-state imaging device 101j.
  • an N ⁇ type semiconductor region 802 and an N type semiconductor region 803 constituting the PD 151 are embedded in a semiconductor substrate 801.
  • the light incident on the light receiving surface of the solid-state imaging device 101j is photoelectrically converted in the N ⁇ type semiconductor region 802, and the generated charges are accumulated in the N type semiconductor region 803.
  • the N ⁇ type semiconductor region 802 and the N type semiconductor region 803 are not necessarily provided with a clear boundary line as shown in the figure.
  • the N ⁇ type semiconductor region 802 to the N type semiconductor region 803 are not provided.
  • the N-type impurity concentration gradually increases as it goes to.
  • the upper surface and side surfaces of PD 151 are surrounded by a light shielding film 804. More specifically, the light shielding film 804 includes a horizontal light shielding portion 804A, a vertical light shielding portion 804B, a vertical light shielding portion 804C, and a horizontal light shielding portion 804D (FIG. 82).
  • the light shielding film 804 is made of the same material as the light shielding film 219 in FIG. 3, for example.
  • the horizontal light shielding portion 804A has a planar shape parallel to the light receiving surface of the solid-state imaging device 101j.
  • the horizontal light shielding portion 804A covers the upper surfaces of the N ⁇ type semiconductor region 802 and the N type semiconductor region 803 constituting the PD 151, except for the opening 804E.
  • the vertical light shielding unit 804B has a wall shape perpendicular to the light receiving surface of the solid-state imaging device 101j.
  • the vertical light shielding portion 804B is formed so as to surround the side surfaces of the N ⁇ type semiconductor region 802 and the N type semiconductor region 803 constituting the PD 151.
  • the vertical light-shielding portion 804C is disposed near the boundary between the horizontal light-shielding portion 804A and the opening 804E, and has a wall shape perpendicular to the light receiving surface.
  • the vertical light-shielding portion 804C is formed on the side opposite to the vertical light-shielding portion 804B (on the N-type semiconductor region 808 side) with respect to the horizontal light-shielding portion 804A in the direction perpendicular to the horizontal light-shielding portion 804A.
  • the vertical light shielding portion 804C is formed at a position different from the vertical light shielding portion 804B in a direction parallel to the horizontal light shielding portion 804A.
  • the vertical light shielding portion 804C is formed so as to shield light between at least the vertical terminal (electrode) portion 152AB of the TRX 152 and the N-type semiconductor region 808 constituting the MEM 154.
  • the horizontal shading unit 804D will be described later.
  • the opening 804E is provided to insert the vertical terminal (electrode) portion 152AB of the TRX 152 into the N ⁇ type semiconductor region 802 and transfer the charge accumulated in the N type semiconductor region 803 to the N type semiconductor region 808. .
  • the opening 804E be as small as possible so that light that has passed through the PD 151 does not pass through. Further, the opening 804E is desirably arranged at the end of the pixel (in the vicinity of the vertical light-shielding portion 804B) in order to make it difficult to pass oblique light having a large incident angle.
  • the periphery of the light shielding film 804 is covered with an insulating film 805.
  • an insulating film 805 for example, a high dielectric film made of HfO 2 , TaO 2 , Al 2 O 3 or the like having a high dielectric constant is used.
  • the periphery of the light shielding film 804 and the lower surface of the N ⁇ type semiconductor region 802 are covered with a P type semiconductor region 806 which is a conductive layer opposite to the signal charge.
  • the thickness of the P-type semiconductor region 806 is substantially uniform, for example, within 20 nm.
  • the P-type semiconductor region 806 has an impurity concentration that can suppress charge generation from a defect level existing at the interface between the light-shielding film 804 and the semiconductor substrate 801, and functions as a pinning layer.
  • the insulating film 805 is made of a high dielectric film and has a predetermined potential, the pinning effect of the P-type semiconductor region 806 can be improved. Further, a similar effect can be obtained by directly applying a potential to the light shielding film 804 from the outside.
  • a gate terminal (electrode) 152A of the TRX 152 and a gate terminal (electrode) 155A of the TRG 155 are formed on the upper surface (element formation surface) of the semiconductor substrate 801.
  • the gate terminal (electrode) 155A is disposed above the horizontal light shielding portion 804A, and the gate terminal (electrode) 152A is disposed above the opening 804E of the light shielding film 804.
  • the gate terminal (electrode) 152A of the TRX 152 includes a horizontal terminal (electrode) portion 152AA and a vertical terminal (electrode) portion 152AB.
  • the horizontal terminal (electrode) portion 152AA is formed on the upper surface (element formation surface) of the semiconductor substrate 801, similarly to the gate terminal (electrode) 155A.
  • the vertical terminal (electrode) portion 152AB extends vertically downward from the horizontal terminal (electrode) portion 152AA, and extends to the inside of the N ⁇ type semiconductor region 802 through the opening 804E of the light shielding film 804.
  • a P-type semiconductor region 807, an N ⁇ type semiconductor region 809, and a P + type semiconductor region 810 are formed above the horizontal light shielding portion 219A and in the vicinity of the surface of the semiconductor substrate 801.
  • the P-type semiconductor region 807 is disposed on the right side of the vertical terminal (electrode) portion 152AB of the TRX 152 and directly below the horizontal terminal (electrode) portion 152AA.
  • the N ⁇ type semiconductor region 809 is arranged on the right side of the gate terminal (electrode) 155A of the TRG 155 and constitutes the FD 156.
  • the P + type semiconductor region 810 is disposed between the vertical terminal (electrode) portion 152AB of the TRX 152 and the N ⁇ type semiconductor region 809.
  • the N-type semiconductor region 808 is disposed immediately below the P-type semiconductor region 807 and constitutes the MEM 152.
  • a vertical light shielding portion 804C is disposed between the vertical terminal (electrode) portion 152AB of the gate terminal (electrode) 152A and the N-type semiconductor region 808.
  • the drive signal TRG applied to the gate terminal (electrode) 155A of the TRG 155 is turned on and the TRG 155 is turned on, a channel is formed between the N-type semiconductor region 808 (MEM 154) and the N-type semiconductor region 809 (FD 156). It is formed. Then, the charge held in the N-type semiconductor region 808 is transferred to the N-type semiconductor region 809 through the channel. Then, the potential of the N ⁇ type semiconductor region 809 is output as a signal level to the vertical signal line VSL via the AMP 159 and the SEL 160 (not shown).
  • FIG. 74 and 75 are plan views schematically showing a configuration example of the element formation surface of the solid-state imaging device 101j.
  • the region where the vertical light-shielding portion 804B is arranged is indicated by an auxiliary line by a one-dot chain line. That is, as indicated by an arrow in the figure, a region between the two auxiliary lines is a region where the vertical light shielding portion 804B is disposed.
  • FIG. 75 is a diagram in which an auxiliary line indicating a region where the vertical light shielding unit 804B is disposed is deleted from FIG. 74 and a hatched pattern indicating a region where the horizontal light shielding unit 804A is disposed is added.
  • the pixel P1 and the pixel P2 are adjacent to each other in the horizontal direction (row direction) in the drawing, and the layout in the pixel is bilaterally symmetric.
  • the pixel P3 and the pixel P4 are adjacent in the horizontal direction (row direction) in the drawing, and the layout in the pixel is bilaterally symmetric.
  • the pixel P1 and the pixel P3 are adjacent to each other in the vertical direction (column direction) in the drawing, and the layout in the pixel is vertically symmetrical with each other.
  • the pixel P2 and the pixel P4 are adjacent to each other in the vertical direction (column direction) in the drawing, and the layout in the pixel is vertically symmetrical with each other.
  • the vertical light-shielding portion 804B includes a pixel array portion 111 in which a plurality of pixels are arranged in the row direction and the column direction, and between each pixel column adjacent in the row direction. Are arranged to extend in the column direction over a plurality of pixels.
  • the vertical light-shielding portion 804B is disposed between each pixel row adjacent in the column direction and the pixel row so as to extend in the row direction over a plurality of pixels.
  • the horizontal light-shielding portion 219A is disposed over the entire area except for the opening 219C of each pixel.
  • each pixel is shielded by the horizontal light shield 804A except for the opening 804E surrounding the periphery of the vertical terminal (electrode) 152AB of the TRX 152.
  • the vertical light shielding portion 804C prevents the light from entering in the direction of the N-type semiconductor region 808 constituting the MEM 154.
  • the charge generated by the light that has passed through the PD 151 is prevented from entering the N-type semiconductor region 808 constituting the MEM 154 and the N ⁇ -type semiconductor region 809 constituting the FD 156 to generate noise.
  • the vertical light shielding unit 804B prevents light incident from adjacent pixels from leaking into the PD 151 and causing noise such as color mixing.
  • a channel formed on the surface of the semiconductor substrate 801 immediately below the horizontal terminal (electrode) portion 152AA of the gate terminal (electrode) 152A can be formed shallower than the N-type semiconductor region 808, the P + type semiconductor region 810, and the like. . Accordingly, it is possible to adjust the thickness of the horizontal light shielding portion 804A or to provide the vertical light shielding portion 804C under the horizontal terminal (electrode) portion 152AA. As a result, leakage of charges to the N-type semiconductor region 808 and the N-type semiconductor region 809 can be further suppressed.
  • the region where the gate terminal (electrode) 152A is in contact with the insulating film has a metal gate structure, so that the light shielding ability can be further improved.
  • a P-type semiconductor region 806 which is a conductive layer opposite to a signal charge and a P + type semiconductor region 851 used as a sacrificial film are formed in a semiconductor substrate 801 made of single crystal silicon. It is formed by ion (for example, boron) implantation.
  • the P-type semiconductor region 806 and the P + type semiconductor region 851 are formed in the above-described regions serving as the light shielding film 804 and the pinning layer.
  • the impurity concentrations of the P-type semiconductor region 806 and the P + -type semiconductor region 851 are adjusted so that only the P + -type semiconductor region 851 is removed and the P-type semiconductor region 806 is not removed.
  • an N ⁇ type semiconductor region 802 and an N type semiconductor region 803 which are the same conductive layers as signal charges are formed in a part of the pinning layer by ion implantation.
  • a single crystal silicon film is formed on the upper surface of the semiconductor substrate 801 by epitaxial growth. Then, a transfer channel, a transfer gate, a charge holding portion, a peripheral circuit, and the like are formed in the generated single crystal silicon film. Specifically, for example, a gate terminal (electrode) 152A, a gate terminal (electrode) 155A, a P-type semiconductor region 807, an N-type semiconductor region 808, an N ⁇ type semiconductor region 809, a P + type semiconductor region 810, and the like are formed. Is done.
  • a support substrate 852 is bonded to the upper surface of the semiconductor substrate 801.
  • the support substrate 852 may have a signal circuit formed thereon.
  • the back surface of the semiconductor substrate 801 is thinned to the vicinity of the surface of the N ⁇ type semiconductor region 802 (PD151) by CMP.
  • the P-type semiconductor region 806 is removed from the back side of the semiconductor substrate 801 by dry etching such as reactive ion etching (RIE).
  • dry etching such as reactive ion etching (RIE).
  • RIE reactive ion etching
  • a trench 853 extending in the vertical direction from the back surface of the semiconductor substrate 801 and reaching the P + type semiconductor region 851 is formed.
  • the P-type semiconductor region 806 is left thinly and uniformly removed around the trench 853 by a thickness sufficient to function as a pinning layer.
  • the P + type semiconductor region 851 is removed by wet etching using an acid chemical solution.
  • the component ratio of the chemical solution is adjusted so that the P-type semiconductor region 806 remains as a pinning layer and only the P + -type semiconductor region 851 is removed.
  • the trench 853 extends to a portion where the P + type semiconductor region 851 is removed.
  • the P-type semiconductor region 806 is thinly and uniformly formed.
  • the surface of the inner wall of the trench 853 is insulated by a method such as atomic layer deposition (ALD).
  • a film 805 is formed.
  • a metal film is embedded in the trench 853 by a method such as CVD, and the horizontal light shielding portion 804A, the vertical light shielding portion 804B, and the vertical light shielding portion 804C of the light shielding film 804 are formed.
  • a horizontal light shielding portion 804D is formed on the back surface of the semiconductor substrate 801 so as to block a portion where the trench 853 is located.
  • the horizontal light-shielding portion 804D is disposed between the pixel columns adjacent to each other in the row direction in the pixel array unit 111 so as to extend in the column direction over a plurality of pixels.
  • the horizontal light-shielding portion 804D is arranged so as to extend in the row direction over a plurality of pixels between pixel rows adjacent to each other in the column direction in the pixel array unit 111, for example.
  • a metal film that shields the pixel region for determining the black level of the image signal, a partial region of the phase difference detection pixel, and the like may be formed.
  • an insulating film 805 is formed on the back surface of the semiconductor substrate 801.
  • an on-chip color filter 854, an on-chip microlens 855, and the like are formed on the back surface of the semiconductor substrate 801, and the solid-state imaging device 101j is completed.
  • the solid-state imaging device 101j can achieve substantially the same effect as the above-described solid-state imaging device 101a.
  • the solid-state imaging device 101j there is no defect level in the channel of the TRX 152 because there is no bonding interface due to the bonding of the substrates unlike the solid-state imaging device 101a. Further, the PD 151, the TRX 152, the MEM 154, and the like are all formed of single crystal silicon. Therefore, transfer failure of charges between the PD 151 and the MEM 154 can be prevented.
  • the light shielding performance is further improved by providing the vertical light shielding portion 804C that shields light between the vertical terminal (electrode) portion 152AB of the TRX 152 and the N-type semiconductor region 808 constituting the MEM 154. Can do.
  • the P-type semiconductor region 806 can be formed thinly and uniformly, and the volume of the N ⁇ type semiconductor region 802 constituting the PD 151 can be increased. As a result, the saturation charge amount is increased and the sensitivity is improved. Further, the oblique incident light characteristics are improved.
  • the columnar P-type semiconductor region 806 is replaced with a conductive layer (P-type conductive layer; hereinafter referred to as inner side) having a conductivity type opposite to the signal charge in the central portion of the column.
  • a conductive layer a silicon layer in which no impurity is implanted around the inner conductive layer (hereinafter simply referred to as a silicon layer), and a conductive layer having a conductivity type opposite to the signal charge (P-type conductive layer) around the silicon layer.
  • an outer conductive layer may be employed.
  • the silicon layer is removed by wet etching using an alkaline chemical solution, leaving only the outer conductive layer.
  • a conductive layer having the same shape as that of the P-type semiconductor region 806 in FIG. 73 can be easily formed.
  • FIG. 84 schematically illustrates a cross section of the solid-state imaging device 101k according to the eleventh embodiment of the present technology.
  • FIG. 84 shows a cross-section of a portion including one pixel of the solid-state imaging device 101k, but the other pixels basically have the same configuration.
  • the lower side is the light receiving surface of the solid-state imaging device 101k.
  • the solid-state imaging device 101k is mainly different from the above-described solid-state imaging device 101j according to the tenth embodiment of the present technology in the configuration of the pixel cross section and the manufacturing method.
  • the PD 151 is embedded near the back surface of the semiconductor substrate 1001.
  • the upper surface and side surfaces of the PD 151 are covered with a light shielding film 1002.
  • the light shielding film 1002 includes a horizontal light shielding unit 1002A and a vertical light shielding unit 1002B.
  • the light shielding film 1002 is made of the same material as the light shielding film 219 in FIG. 3, for example.
  • the horizontal light shielding unit 1002A has a planar shape parallel to the light receiving surface of the solid-state imaging device 101k.
  • the horizontal light shielding part 1002A covers the upper surface of the PD 151 except for the opening part 1002C.
  • the horizontal light shielding portion 1002A is arranged over the entire area except for the opening portion 1002C of each pixel of the pixel array portion 111.
  • the vertical light shielding unit 1002B has a wall shape perpendicular to the light receiving surface of the solid-state imaging device 101k.
  • the vertical light shielding unit 1002B is formed so as to surround the side surface of the PD 151.
  • the vertical light shielding unit 1002B is arranged between each pixel column adjacent to each other in the row direction in the pixel array unit 111, similarly to the vertical light shielding unit 804B of the tenth embodiment described above with reference to FIG. Are arranged to extend in the column direction over a plurality of pixels.
  • the vertical light shielding unit 1002B is arranged between each pixel row adjacent to each other in the column direction in the pixel array unit 111. Are arranged to extend in the row direction over a plurality of pixels.
  • the opening 1002C is provided to insert the vertical terminal (electrode) portion 152AB of the gate terminal (electrode) 152A of the TRX 152 into the PD 151 and transfer the electric charge accumulated in the PD 151 to the MEM 154.
  • the light that has passed without being absorbed by the PD 151 is reflected by the horizontal light shielding part 1002A, and is prevented from entering the upper layer above the horizontal light shielding part 1002A. Thereby, for example, the charge generated by the light that has passed through the PD 151 is prevented from entering the MEM 154 and the FD 156 and generating noise. Further, the vertical light shielding unit 1002B prevents light incident from adjacent pixels from leaking into the PD 151 and causing noise such as color mixing.
  • the opening 1002C be as small as possible so that light that has passed through the PD 151 does not pass through.
  • the opening 1002C is desirably disposed at the end of the pixel (in the vicinity of the vertical light-shielding portion 1002B) in order to make it difficult to pass oblique light having a large incident angle.
  • a gate terminal (electrode) of the TRX 152, a gate terminal (electrode) 155A of the TRG 155, and a gate terminal (electrode) 1005A of the pixel transistor are formed on the upper surface (element formation surface) of the semiconductor substrate 1001.
  • the gate terminal (electrode) 155A and the gate terminal (electrode) 1005A are disposed above the horizontal light shielding portion 1002A, and the gate terminal (electrode) 152A is disposed above the opening portion 1002C of the light shielding film 1002.
  • the gate terminal (electrode) 152A of the TRX 152 includes a horizontal terminal (electrode) portion 152AA and a vertical terminal (electrode) portion 152AB.
  • the horizontal terminal (electrode) portion 152AA is formed on the element formation surface of the semiconductor substrate 1001, like the gate terminals (electrodes) of other transistors.
  • the vertical terminal (electrode) portion 152AB extends vertically downward from the horizontal terminal (electrode) portion 152AA, and extends to the inside of the PD 151 through the opening 1002C of the light shielding film 1002.
  • FD156 and source / drain regions (SD) 1003 and 1004 are formed above the horizontal light shielding portion 1002A and in the vicinity of the upper surface of the semiconductor substrate 1001.
  • the FD 156 is disposed on the right side of the gate terminal (electrode) 155A.
  • SD1003 and SD1004 are arranged on both the left and right sides of the gate terminal (electrode) 1005A.
  • the MEM 154 is formed at a position just below the horizontal terminal (electrode) portion 152AA of the gate terminal (electrode) 152A and above the horizontal light shielding portion 1002A and slightly inward from the upper surface of the semiconductor substrate 1001. .
  • the drive signal TRG applied to the gate terminal (electrode) 155A of the TRG 155 is turned on and the TRG 155 is turned on, a channel is formed between the MEM 154 and the FD 156. Then, the charge held in the MEM 154 is transferred to the FD 156 through the channel. Then, the potential of the FD 156 is output as a signal level to the vertical signal line VSL via the AMP 159 and the SEL 160 (not shown).
  • a hard mask 1102 is formed on the surface of the semiconductor substrate 1101.
  • the hard mask 1102 is made of, for example, SiO 2 or SiN.
  • the hard mask 1102 is formed at a position where the opening 1002C of the light shielding film 1002 is formed.
  • a sacrificial film 1103 is formed in a region excluding the hard mask 1102 on the surface of the semiconductor substrate 1101.
  • SiGe which is a material lattice-matched with silicon is used.
  • the thickness of the sacrificial film 1103 is set to, for example, 200 nm or more in consideration of light shielding properties and visibility.
  • the visibility means visibility as an alignment mark because a part of the sacrificial film 1103 is left without being removed and used as an alignment mark, as will be described later.
  • the sacrificial film 1103 may be grown until it exceeds the upper end of the hard mask 1102. In this case, as shown in FIG. 88, the sacrificial film 1103 is polished to a predetermined thickness by CMP.
  • the hard mask 1102 is removed by wet etching.
  • a silicon film 1104 is formed on the upper surfaces of the semiconductor substrate 1101 and the sacrificial film 1103 by epitaxial growth.
  • the silicon film 1104 is polished to a predetermined thickness by CMP.
  • a pixel circuit is formed. That is, a PD 151, a gate terminal (electrode) 152A, a MEM 154, a gate terminal (electrode) 155A, SD1003, SD1004, a gate terminal (electrode) 1005A, and the like are formed. Further, for example, a wiring layer (not shown) is formed on the silicon film 1104.
  • a support substrate (not shown) is bonded to the upper layer of the wiring layer (not shown).
  • the back surface of the semiconductor substrate 1001 is thinned to the vicinity of the surface of the PD 151.
  • a trench 1105 is formed on the back surface of the semiconductor substrate 1001.
  • the trench 1105 is formed at a position where the vertical light shielding portion 1002B of the light shielding film 1002 is formed, and the tip reaches the sacrificial film 1103.
  • the trench 1105 is formed by a method similar to the method described above with reference to FIG.
  • the trench 1105 is not formed in a region other than the pixel region (for example, a scribe region).
  • the sacrificial film 1103 is removed by wet etching using a predetermined chemical solution. Then, a cavity 1106 that extends in the horizontal direction at the position where the sacrificial film 1103 has been removed and is connected to the trench 1105 is formed. The thickness of the cross section of the cavity 1106 is substantially uniform.
  • a chemical solution in which HF, H 2 O 2 , and CH 3 COOH are mixed is used for wet etching.
  • the trench 1105 is not formed in the region other than the pixel region. Therefore, as shown in FIG. 96, in the process of FIG. 95, the sacrificial film 1103 remains without being removed by wet etching. Then, an opening 1103A of the sacrificial film 1103 surrounded by a dotted line in the drawing is used as an alignment mark.
  • a light shielding film 1002 is generated.
  • a fixed charge film (not shown) is formed on the surfaces of the trench 1105 and the cavity 1106.
  • This fixed charge film is made of, for example, a film of HfO 2 , Al 2 O 3 or the like.
  • This insulating film is made of, for example, a SiO 2 film.
  • the light shielding film 1002 is embedded in the trench 1105 and the cavity 1106.
  • an on-chip color filter 1108, an on-chip microlens 1109, and the like are formed, and the solid-state imaging device 101k. Is completed.
  • the alignment mark of the solid-state imaging device 101k can be formed without providing a special manufacturing process.
  • FIG. 99 is a diagram comparing the manufacturing process of the alignment mark of the solid-state imaging device 101k according to the first manufacturing method and the manufacturing process of the alignment mark of the solid-state imaging device 101j of FIG. 73 described above.
  • the manufacturing process A shows the manufacturing process of the alignment mark of the solid-state imaging device 101k
  • the manufacturing process B shows the manufacturing process of the alignment mark of the solid-state imaging device 101j.
  • the silicon film 1104 is epitaxially grown on the upper surface of the sacrificial film 1103 made of SiGe in the step of FIG. 90, and the silicon film 1104 is simply polished in the step of FIG. It is possible to form an alignment mark in a portion surrounded by a dotted-line square.
  • solid imaging is performed until the silicon film is epitaxially grown on the upper surface of the sacrificial film made of silicon into which boron is implanted (P + type semiconductor region 851 in FIGS. 76 and 77) and the silicon film is polished. It is almost the same as the device 101k.
  • silicon implanted with boron has poor visibility and is difficult to use for alignment marks. Further, when the boron concentration is increased in order to improve the visibility, defects frequently occur, and defects are frequently generated in the epitaxially grown silicon film, resulting in a deterioration in quality.
  • the surface of the silicon film is masked with a photoresist. Then, after the alignment mark is processed, post-processing is performed. Thereby, an alignment mark is formed in a portion surrounded by a dotted-line square in the drawing.
  • the manufacturing process of the alignment mark can be reduced as compared with the solid-state imaging device 101j.
  • a trench 1105 is formed around the opening 1103A of the sacrificial film 1103 surrounded by a dotted circle in FIG.
  • the sacrificial film 1103 is removed by wet etching, and a cavity 1106 is formed.
  • sacrificial film debris 1103B and 1103C may remain in a region surrounded by a dotted line 1121 in the drawing, that is, in an end portion of the sacrificial film 1103.
  • a light shielding film 1002 is embedded.
  • the debris 1103B and 1103C remain in the region surrounded by the dotted line 1121 without being removed. For this reason, when this region is used for an alignment mark, the shape of the mark varies and the shape does not become symmetrical. Therefore, since the recognition accuracy of the alignment mark is assumed to be lowered, it is considered that the region surrounded by the dotted line 1121 is not suitable for the alignment mark.
  • a hard mask 1102 is formed on the surface of the semiconductor substrate 1101 as in the above-described step of FIG.
  • a sacrificial film 1201 is formed in a region excluding the hard mask 1102 on the surface of the semiconductor substrate 1101.
  • the sacrificial film 1201 SiGe is used in the same manner as the sacrificial film 1103 of the first manufacturing method. However, unlike the sacrificial film 1103, the sacrificial film 1201 is adjusted such that the Ge concentration is higher at the center and thinner as it approaches the upper and lower ends. As a result, the wet etching rate (WER) of the sacrificial film 1201 becomes faster as it approaches the center and becomes slower as it approaches the upper end and the lower end.
  • WER wet etching rate
  • the sacrificial film 1201 may be grown until it exceeds the upper end of the hard mask 1102.
  • the sacrificial film 1201 is polished to a predetermined thickness by CMP. Further, the Ge concentration of the sacrificial film 1201 at the time of film formation is adjusted so that the Ge concentration of the sacrificial film 1201 after polishing is higher at the center and lower as it approaches the upper and lower ends.
  • the hard mask 1102 is removed by wet etching as in the above-described step of FIG.
  • a silicon film 1104 is formed on the upper surfaces of the semiconductor substrate 1101 and the sacrificial film 1201 by epitaxial growth, similarly to the process of FIG. 90 described above.
  • the silicon film 1104 is polished to a predetermined thickness by CMP as in the above-described step of FIG.
  • a pixel circuit is formed in the same manner as in the process of FIG. 92 described above.
  • a support substrate (not shown) is bonded together and the back surface of the semiconductor substrate 1101 is thinned, as in the above-described step of FIG.
  • a trench 1202 is formed on the back surface of the semiconductor substrate 1101 as in the above-described step of FIG.
  • the tip of the trench 1202 reaches the sacrificial film 1201.
  • the sacrificial film 1201 is removed by wet etching as in the above-described step of FIG. As a result, a cavity 1203 that is connected to the trench 1202, is perpendicular to the trench 1202 and extends in the horizontal direction is formed.
  • the sacrificial film 1201 has a faster WER at the center and a slower WER as it approaches the upper end and the lower end. Therefore, the cavity 1203 after the sacrificial film 1201 is removed is thicker at a position closer to the trench 1202 and thinner at a position farther from the trench 1202. That is, the cross section of the cavity 1203 has a tapered shape in which the connection portion with the trench 1202 is the thickest and becomes narrower toward the end.
  • a light shielding film 1002 is generated.
  • an insulating film (not shown) is formed on the surfaces of the trench 1202 and the cavity 1203.
  • This insulating film is made of, for example, a SiO 2 film.
  • the light shielding film 1002 is embedded in the trench 1202 and the cavity 1203.
  • FIG. 116 schematically shows a cross section of the light shielding film 1002 generated by the first manufacturing method
  • the lower diagram schematically shows a cross section of the light shielding film 1002 generated by the second manufacturing method. ing.
  • the thickness of the cross section of the hollow portion 1106 in which the horizontal light shielding portion 1002A is formed becomes substantially uniform. Therefore, as shown in the upper diagram of FIG. 116, the thickness of the cross section of the horizontal light shielding portion 1002A is substantially uniform.
  • a source gas or a carrier gas is introduced into the trench 1105 from the entrance of the trench 1105.
  • the source gas or the carrier gas may stay and may not reach the cavity 1106 sufficiently.
  • the closer to the end of the cavity 1106 and the greater the distance from the entrance of the trench 1105 the more difficult the source gas or carrier gas reaches.
  • voids 1251 and 1252 are generated in the horizontal light shielding portion 1002A, and the light shielding performance may be deteriorated.
  • the cross section of the cavity 1203 in which the horizontal light shielding portion 1002A is formed is tapered, and the connecting portion with the trench 1202 is the thickest. , Narrow toward the end.
  • the source gas or the carrier gas stays in the cavity 1203. It may not reach enough. In particular, the closer to the end of the cavity 1203, the more difficult it is for the source gas and carrier gas to reach. However, since the cavity 1203 has a tapered shape and the opening of the connection portion with the trench 1202 is widened, the retention of the source gas and the carrier gas is reduced. Further, since the end of the cavity 1203 is tapered, the cavity 1203 can be filled without a gap even if the amount of gas reaching the end of the cavity 1203 is reduced.
  • a horizontal light-shielding portion 1002A having a taper shape that narrows from the connection portion with the vertical light-shielding portion 1002B toward the end portion (opening portion 1002C) and has no voids is formed.
  • the light shielding performance can be kept good.
  • FIG. 117 schematically shows an example of the shape of the horizontal light shielding portion 1002A when the trench 1202 is formed up to a shallow position on the surface of the sacrificial film 1201.
  • FIG. 118 schematically shows an example of the shape of the horizontal light shielding portion 1002A when the trench 1202 is formed up to the center of the sacrificial film 1201.
  • FIG. 119 schematically shows an example of the shape of the horizontal light shielding portion 1002A when the trench 1202 is formed to a position deeper than the sacrificial film 1201.
  • the shape of the cross section of the horizontal light shielding portion 1002A is not a vertically symmetrical taper shape, but is a taper that is biased toward the trench 1202 (vertical light shielding portion 1002B). It becomes a shape.
  • the shape of the horizontal light shielding portion 1002A is a substantially vertically symmetrical taper shape.
  • the planarization film 1107, the on-chip color filter 1108, and the on-chip are formed on the back surface of the semiconductor substrate 1101 as in the above-described step of FIG.
  • the microlens 1109 and the like are formed, and the solid-state imaging device 101k is completed.
  • the light shielding film 1002 having excellent light shielding properties without voids can be formed by tapering the cross section of the horizontal light shielding portion 1002A of the light shielding film 1002.
  • the upper table of FIG. 121 shows the relationship between the material and thickness of the horizontal light shielding portion 1002A and the light transmittance.
  • the horizontal light-shielding portion 1002A when the horizontal light-shielding portion 1002A is made of W, if the thickness is 80 nm or more, the transmittance is -50 dB or less, and if the thickness is 180 nm or more, the transmittance is -100 dB or less.
  • the horizontal light-shielding portion 1002A is made of Ti, the transmittance is ⁇ 50 dB or less when the thickness is 70 nm or more, and the transmittance is ⁇ 100 dB or less when the thickness is 140 nm or more.
  • the transmittance is ⁇ 50 dB or less when the thickness is 70 nm or more, and the transmittance is ⁇ 100 dB or less when the thickness is 150 nm or more.
  • the transmittance is ⁇ 50 dB or less when the thickness is 40 nm or more, and the transmittance is ⁇ 100 dB or less when the thickness is 70 nm or more.
  • the thinnest value Dmin of the horizontal light shielding part 1002A is determined by the material of the horizontal light shielding part 1002A and the required light shielding performance. Note that the thinnest value Dmin is not the pointed portion of the tip of the horizontal light-shielding portion 1002A, but the thickness at a position slightly away from the tip.
  • the thinnest value Dmin is a thickness at a position away from the tip of the horizontal light-shielding portion 1002A (the end of the opening 1002C) by a predetermined distance.
  • the thinnest value Dmin is L ⁇ x ( %) Is a thickness at a position separated by a distance of (%).
  • x is set to 10% or less. More specifically, x is set to a value such as 0.5%, 1%, 3%, 5%, 7%, or 10%, for example.
  • the thinnest value Dmin of the horizontal light shielding part 1002A is set to 80 nm or more.
  • a plurality of trenches perpendicular to the surface of the semiconductor substrate 1301 made of silicon are formed at predetermined intervals. Note that no trench is formed in the region 1301A where the vertical terminal (electrode) portion 152AB of the TRX 152 is formed.
  • annealing treatment using H 2 gas is performed on the semiconductor substrate 1301 of FIG. 122 in an environment of about 1100 degrees for about 10 minutes.
  • a horizontal cavity 1301B is formed in the semiconductor substrate 1301.
  • the tip of the cavity 1301B has a slightly rounded shape.
  • a hole leading to the cavity 1301B is made in the surface of the semiconductor substrate 1301. Then, a reinforcing film 1302 having a predetermined mechanical strength is buried in the cavity 1301B from the hole and is epitaxially grown. Polysilicon 1303 is formed near the hole on the surface of the semiconductor substrate 1301.
  • the reinforcing film 1302 can be, for example, an oxide film such as SiO 2 , a high-k film, or a stacked film of a high-k film and an oxide film.
  • the semiconductor substrate 1301 of FIG. 123 when the semiconductor substrate 1301 of FIG. 123 is used as it is, since the horizontal cavity 1301B is formed, the semiconductor substrate 1301 may be deformed or damaged during processing. On the other hand, by filling the cavity 1301B with the reinforcing film 1302, the mechanical strength of the semiconductor substrate 1301 can be improved, and deformation and damage of the semiconductor substrate 1301 can be prevented.
  • a pixel circuit is formed in the same manner as in the process of FIG. 92 described above.
  • a support substrate (not shown) is bonded together and the back surface of the semiconductor substrate 1301 is thinned, as in the above-described step of FIG.
  • a trench 1301 ⁇ / b> C is formed on the back surface of the semiconductor substrate 1301 as in the above-described step of FIG. 94.
  • the trench 1301C may penetrate the cavity 1301B and the semiconductor substrate 1301 may be dug deeper than expected.
  • the semiconductor substrate 1301 is prevented from being dug more than expected.
  • the reinforcing film 1302 is removed by wet etching using a chemical solution such as ammonia, and the cavity 1301B is formed again.
  • the polysilicon 1303 formed after the formation of the reinforcing film 1302 remains in the hole for forming the reinforcing film 1302 without being removed.
  • a light shielding film 1002 is generated.
  • an insulating film (not shown) is formed on the surfaces of the trench 1301C and the cavity 1301B.
  • This insulating film is made of, for example, a SiO 2 film.
  • the light shielding film 1002 is embedded in the trench 1301C and the cavity 1301B.
  • on-chip color filters, on-chip microlenses, and the like are formed, and the solid-state imaging device 101k is completed.
  • FIG. 129 for example, when the cavity is formed in the semiconductor substrate by wet etching using a sacrificial film as in the first manufacturing method and the horizontal light shielding portion 1002A is formed, and in the third manufacturing A difference in structure when a hollow portion is formed in a semiconductor substrate using SON as in the method and a horizontal light shielding portion 1002A is formed will be described.
  • the upper diagram in FIG. 129 schematically shows an example of the shape of the light shielding film 1002 formed by the first manufacturing method
  • the lower diagram shows an example of the shape of the light shielding film 1002 formed by the third manufacturing method. This is shown schematically.
  • the shape of the cross section of the tip portion (end portion of the opening 1002C) of the horizontal light shielding portion 1002A is substantially rectangular.
  • the shape of the cross section of the front end portion (end portion of the opening portion 1002C) of the horizontal light shielding portion 1002A is not round but rounded.
  • polysilicon 1303 is formed on the surface of the semiconductor substrate 1301 to close the hole used for embedding the reinforcing film 1302.
  • the surface corresponding to the polysilicon 1303 is not formed on the surface of the semiconductor substrate 1101.
  • FIG. 130 schematically illustrates a cross section of the solid-state imaging device 101l according to the twelfth embodiment of the present technology.
  • FIG. 130 shows a cross section of a portion including two pixels of the solid-state imaging device 101l, but the other pixels also basically have the same configuration.
  • the solid-state imaging device 101k of FIG. 84 is different from the solid-state imaging device 101k of FIG. 84 in that the shapes of the PD 151 and the gate terminal (electrode) 152A of the TRX 152 are different.
  • the PD 151 of the solid-state imaging device 101l includes a main body portion 151A and a protruding plug portion 151B.
  • the main body 151A has substantially the same shape as the PD 151 of the solid-state imaging device 101k.
  • the side surface of the main body portion 151 ⁇ / b> A is surrounded by the vertical light shielding portion 1002 ⁇ / b> B of the light shielding film 1002.
  • the upper surface of the main body portion 151A is covered with a horizontal light shielding portion 1002A of the light shielding film 1002 except for the opening portion 1002C.
  • the plug portion 151B extends vertically upward from the upper surface of the main body portion 151A, and extends from the horizontal light shielding portion 1002A to the MEM 154 side through the opening portion 1002C of the light shielding film 1002.
  • the tip of the plug portion 151B reaches the vicinity of the surface of the semiconductor substrate 1001.
  • the gate terminal (electrode) 152A of the TRX 152 is not provided with the vertical terminal (electrode) portion 152AB, and corresponds to the horizontal terminal (electrode) portion 152AA. Only the part is provided.
  • incident light is not absorbed by the main body portion 151A of the PD 151 but is absorbed by the plug portion 151B of the PD 151 even though it passes through the opening portion 1002C of the light shielding film 1002. Accordingly, it is possible to prevent the charge generated by the light that has passed through the opening 1002C of the light shielding film 1002 from entering the MEM 154 and the FD 156 and generating noise.
  • a high-concentration B (boron) layer 1401 extending in the horizontal direction is formed in a semiconductor substrate 1001.
  • an opening 1401A is formed at a position where the opening 1002C of the light shielding film 1002 of the B layer 1401 is formed.
  • a layer below the B layer 1401 of the semiconductor substrate 1001 is a silicon support layer, and a layer above the B layer 1401 is a silicon active layer.
  • the active layer of the semiconductor substrate 1001 is epitaxially grown.
  • impurity ions are implanted into the semiconductor substrate 1001, and the main body portion 151 ⁇ / b> A of the PD 151 is formed below the B layer 1401.
  • impurity ions are implanted into the semiconductor substrate 1001, and the plug portion 151B of the PD 151 is formed.
  • the plug portion 151B protrudes vertically upward from the upper surface of the main body portion 151A, passes through the opening portion 1401A of the B layer 1401, and reaches the vicinity of the surface of the semiconductor substrate 1001.
  • a pixel circuit is formed. That is, a gate terminal (electrode) 152A, a MEM 154, a gate terminal (electrode) 155A, SD1003 and 1004, a gate terminal (electrode) 1005A, and the like are formed. Further, for example, a wiring layer (not shown) is formed on the upper layer of the semiconductor substrate 1001.
  • a support substrate (not shown) is bonded together and the back surface of the semiconductor substrate 1001 is thinned, as in the above-described step of FIG.
  • a trench 1001 ⁇ / b> A is formed on the back surface of the semiconductor substrate 1001, similarly to the process of FIG. 94 described above.
  • the tip of the trench 1001A reaches the B layer 1401.
  • the B layer 1401 is removed by wet etching as in the above-described step of FIG. As a result, a cavity 1001B that is connected to the trench 1001A, is perpendicular to the trench 1001A, and extends in the horizontal direction is formed.
  • a light shielding film 1002 is generated.
  • an insulating film (not shown) is formed on the surfaces of the trench 1001A and the cavity 1001B.
  • This insulating film is made of, for example, a SiO 2 film.
  • the light shielding film 1002 is embedded in the trench 1001A and the cavity 1001B.
  • FIG. 140 schematically illustrates a cross section of a solid-state imaging device 101m according to a thirteenth embodiment of the present technology.
  • portions corresponding to those in FIG. 130 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the lid portion 151C is formed at the tip of the plug portion 151B.
  • the lid portion 151C extends from the tip of the plug portion 151B along the upper surface of the semiconductor substrate 1001 in parallel with the upper surface of the main body portion 151A and in the direction opposite to the MEM 154.
  • the lid portion 151C at the tip of the plug portion 151B, light that has passed without being absorbed by the plug portion 151B can be absorbed by the lid portion 151C. As a result, it is possible to more effectively prevent the charge generated by the light that has passed through the opening 1002C of the light shielding film 1002 from entering the MEM 154 and the FD 156 and generating noise.
  • FIG. 141 schematically illustrates a cross section of a solid-state imaging device 101n according to a fourteenth embodiment of the present technology.
  • portions corresponding to those in FIG. 130 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the positions of the opening 1002C of the light shielding film 1002, the plug 151B of the PD 151, SD1003, SD1004, and the gate terminal (electrode) 1005A are different. Yes. Specifically, in the solid-state imaging device 101n, compared to the solid-state imaging device 101l, the opening portion 1002C and the plug portion 151B are disposed at a position closer to the vertical light-shielding portion 1002B (the end portion of the pixel). In addition, SD1003, SD1004, and gate terminal (electrode) 1005A are moved to the right of FD156.
  • FIG. 142 schematically illustrates a cross section of the solid-state imaging device 101o according to the fifteenth embodiment of the present technology.
  • FIG. 143 is a plan view schematically showing a configuration example of the element formation surface of the semiconductor substrate 1001 of the solid-state imaging device 101o.
  • portions corresponding to those in FIG. 141 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the gate terminal (electrode) 157A of the OFG 157 and the charge discharging unit (OFD) 1501 are formed.
  • the gate terminal (electrode) 157A of the OFG 157 is formed on the element formation surface of the semiconductor substrate 1001 and on the left side of the plug portion 151B of the PD 151.
  • the OFD 1501 is formed near the surface of the semiconductor substrate 1001, on the left side of the gate terminal (electrode) 157A of the OFG 157, and at the end of the pixel.
  • the drive signal OFG applied to the gate terminal (electrode) 157A of the OFG 157 is turned on and the OFG 157 is turned on, the charge accumulated in the PD 151 is transferred to the OFD 1501 via the OFG 157 and discharged to the outside. As a result, the PD 151 is reset.
  • oblique light that has passed through the opening 1002C of the light shielding film 1002 enters the OFD 1501. Then, the charge generated by the light incident on the OFD 1501 is discharged from the OFD 1501 to the outside. As a result, it is possible to more effectively prevent the charge generated by the light that has passed through the opening 1002C of the light shielding film 1002 from entering the MEM 154 and the FD 156 and generating noise.
  • the OFD 1501 is not necessarily arranged between adjacent pixels.
  • the OFD 1501 is disposed at a position where oblique light with a predetermined incident angle is incident when the light passes through the opening 1002C of the light shielding film 1002.
  • FIG. 144 schematically illustrates a cross section of the solid-state imaging device 101p according to the sixteenth embodiment of the present technology.
  • portions corresponding to those in FIG. 142 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the gate terminal (electrode) 158A of the RST 158 is added, the position of the OFD 1501 is different, and the SD1003, SD1004, and the gate terminal (electrode) 1005A are different. It has been deleted. Note that the SD 1003, the SD 1004, and the gate terminal (electrode) 1005A are not actually deleted, but are disposed elsewhere in the solid-state imaging device 101p.
  • the gate terminal (electrode) 158A of the RST 158 is formed on the element formation surface of the semiconductor substrate 1001 and on the right side of the FD 156.
  • the OFD 1501 is disposed between the adjacent pixels P1 and P2. More specifically, the OFD 1501 is disposed near the surface of the semiconductor substrate 1001 and between the gate terminal (electrode) 158A of the RST 158 of the pixel P1 and the gate terminal (electrode) 157A of the OFG 157 of the pixel P2. .
  • the drive signal RST applied to the gate terminal (electrode) 158A of the RST 158 of the pixel P1 is turned on and the RST 158 is turned on, the charge accumulated in the FD 156 is transferred to the OFD 1501 via the RST 158 and externally. Discharged. As a result, the FD 156 is reset.
  • the drive signal OFG applied to the gate terminal (electrode) 157A of the OFG 157 of the pixel P2 is turned on and the OFG 157 is turned on, the charge accumulated in the PD 151 is transferred to the OFD 1501 via the OFG 157 and externally. Discharged. As a result, the PD 151 is reset.
  • the OFD 1501 is shared between the adjacent pixels P1 and P2.
  • the solid-state imaging device 101p oblique light that has passed through the opening 1002C of the light shielding film 1002 enters the OFD 1501 as in the solid-state imaging device 101o. Then, the charge generated by the light incident on the OFD 1501 is discharged from the OFD 1501 to the outside. As a result, it is possible to more effectively prevent the charge generated by the light that has passed through the opening 1002C of the light shielding film 1002 from entering the MEM 154 and the FD 156 and generating noise.
  • FIG. 145 is a plan view schematically showing a configuration example of the element formation surface of the solid-state imaging device 101q according to the seventeenth embodiment of the present technology.
  • portions corresponding to those in FIG. 144 are denoted by the same reference numerals, and description thereof is omitted as appropriate.
  • FIG. 145 schematically shows a configuration example of the element formation surface of the two pixels P1 and P2 of the solid-state imaging device 101q.
  • the pixel P1 and the pixel P2 are arranged side by side on the left and right in the figure, and the layout is symmetrical.
  • the solid-state imaging device 101q compared with the solid-state imaging device 101p in FIG. 144, not only the OFD 1501, but also the FD 156 is shared between the adjacent pixels P1 and P2.
  • FIG. 146 is a plan view schematically showing a configuration example of the element formation surface of the solid-state imaging device 101r according to the eighteenth embodiment of the present technology.
  • portions corresponding to those in FIG. 145 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the solid-state imaging device 101r is different from the solid-state imaging device 101q of FIG. 145 in that a dummy opening 1551L is formed in the pixel P1 and a dummy opening 1551R is formed in the pixel P2.
  • the dummy opening portion 1551L corresponds to the position where the plug portion 151B of the PD 151 of the pixel P2 is formed in the pixel P1 (that is, the position where the opening portion 1002C (not shown) of the light shielding film 1002 of the pixel P2 is formed). It is formed in the position to do.
  • the dummy opening 1551L is substantially the same size as the opening 1002C of the light shielding film 1002.
  • the dummy opening 1551R corresponds to the position where the plug 151B of the PD 151 of the pixel P1 is formed in the pixel P2 (that is, the position where the opening 1002C (not shown) of the light shielding film 1002 of the pixel P1 is formed). It is formed in the position to do.
  • the dummy opening 1551R is approximately the same size as the opening 1002C of the light shielding film 1002.
  • the openings are provided in the same position so as to be symmetrical.
  • optical characteristics with respect to oblique light can be made uniform as indicated by arrows in the drawing.
  • variations in color and brightness between pixels can be suppressed.
  • the present technology can be applied to a solid-state imaging device of a method other than the global shutter method and a surface irradiation type solid-state imaging device as far as possible.
  • FIG. 147 is a diagram illustrating a usage example of the above-described solid-state imaging device.
  • the solid-state imaging device described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports, such as action cameras and wearable cameras for sports applications, etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • FIG. 148 is a block diagram illustrating a configuration example of an imaging apparatus (camera apparatus) 1701 that is an example of an electronic apparatus to which the present technology is applied.
  • the imaging device 1701 includes an optical system including a lens group 1711, an imaging element 1712, a DSP circuit 1713 which is a camera signal processing unit, a frame memory 1714, a display device 1715, a recording device 1716, and an operation system 1717. And a power supply system 1718 and the like.
  • a DSP circuit 1713, a frame memory 1714, a display device 1715, a recording device 1716, an operation system 1717, and a power supply system 1718 are connected to each other via a bus line 1719.
  • the lens group 1711 takes in incident light (image light) from the subject and forms an image on the imaging surface of the imaging element 1712.
  • the imaging element 1712 converts the amount of incident light imaged on the imaging surface by the lens group 1711 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the display device 1715 includes a panel display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image sensor 1712.
  • the recording device 1716 records a moving image or a still image captured by the image sensor 1712 on a recording medium such as a memory card, a video tape, or a DVD (Digital Versatile Disk).
  • the operation system 1717 issues operation commands for various functions of the imaging apparatus 1701 under the operation of the user.
  • the power supply system 1718 appropriately supplies various power supplies serving as operation power supplies for the DSP circuit 1713, the frame memory 1714, the display device 1715, the recording device 1716, and the operation system 1717 to these supply targets.
  • Such an imaging device 1701 is applied to a video camera, a digital still camera, and a camera module for mobile devices such as a smartphone and a mobile phone.
  • the solid-state imaging device according to each of the above-described embodiments can be used as the imaging element 1712. Thereby, the image quality of the imaging device 1701 can be improved.
  • the above-described embodiments can be combined within a possible range.
  • the fourth embodiment, the ninth embodiment, the eighteenth embodiment, or the like can be combined with other embodiments.
  • the present technology can take the following configurations.
  • a photoelectric conversion unit A charge holding unit for holding charges transferred from the photoelectric conversion unit; A first transfer transistor that transfers charge from the photoelectric conversion unit to the charge holding unit; A first light-shielding part and a light-shielding part comprising a second light-shielding part, The first light-shielding portion is disposed between the second surface opposite to the first surface, which is the light-receiving surface of the photoelectric conversion portion, and the charge holding portion, and covers the second surface.
  • a first opening is formed;
  • the second light shielding unit surrounds a side surface of the photoelectric conversion unit.
  • the gate electrode of the first transfer transistor is a first electrode portion parallel to the first light shielding portion, and is perpendicular to the first light shielding portion, and from the first light shielding portion,
  • the solid-state imaging device according to any one of (1) to (3), further including a second electrode unit extending from the charge holding unit side to the photoelectric conversion unit through the first opening.
  • the solid-state imaging device according to (4) further including a fourth light shielding unit.
  • the photoelectric conversion unit is formed on a first semiconductor substrate, The charge holding portion is formed on a second semiconductor substrate, The first transfer transistor is formed across the first semiconductor substrate and the second semiconductor substrate, The solid-state imaging device according to (4), wherein a junction interface between the first semiconductor substrate and the second semiconductor substrate is formed in a channel of the first transfer transistor. (7) The solid-state imaging device according to (6), wherein the junction interface is formed at a position closer to a drain end than a source end of the transfer transistor.
  • the second light shielding part is formed from the second surface side of the photoelectric conversion part
  • the photoelectric conversion unit includes a protrusion extending from the second surface through the first opening to the charge holding unit side from the first light shielding unit. Any one of (1) to (3) The solid-state imaging device described in 1.
  • the first opening is disposed in the vicinity of the charge discharging unit, In the first pixel, a second opening having substantially the same size as the first opening is formed at a position corresponding to the first opening of the second pixel. In the second pixel, a third opening having substantially the same size as the first opening is formed at a position corresponding to the first opening of the first pixel.
  • the solid-state imaging device described in 1. The sacrificial film for forming the first light shielding portion is made of SiGe, The solid-state imaging device according to (1), further including an alignment mark made of the sacrificial film left without being removed.
  • a photoelectric conversion unit A charge holding unit for holding charges transferred from the photoelectric conversion unit; A first transfer transistor that transfers charge from the photoelectric conversion unit to the charge holding unit; Including a first light-shielding part and a second light-shielding part, The first light shielding portion is disposed between the charge holding portion and the second surface opposite to the first surface which is a light receiving surface of the photoelectric conversion portion, and covers the second surface, A first opening is formed;
  • the second light-shielding unit is an electronic device including a solid-state imaging device that surrounds a side surface of the photoelectric conversion unit.
  • a photoelectric conversion unit A charge holding unit for holding charges transferred from the photoelectric conversion unit; A transfer transistor for transferring charge from the photoelectric conversion unit to the charge holding unit; A first light-shielding part in which an opening is formed, and a light-shielding part including a second light-shielding part,
  • the first light-shielding part is parallel to the light receiving surface of the photoelectric conversion part and is disposed between the photoelectric conversion part and the charge holding part, and covers the photoelectric conversion part except for the opening.
  • the second light shielding unit surrounds a side surface of the photoelectric conversion unit.
  • 101a to 101r solid-state imaging device 111 pixel array unit, 112 vertical drive unit, 113 ramp wave module, 116 horizontal drive unit, 117 system control unit, 118 signal processing unit, 151 PD, 151A main unit, 151B plug unit, 151C lid Part, 152 TRX, 152A gate terminal (electrode), 152AA horizontal terminal (electrode) part, 152AB vertical terminal (electrode) part, 153 TRM, 153A gate terminal (electrode), 154 MEM, 155 TRG, 155A gate terminal (electrode) , 156 FD, 157 OFG, 157A gate terminal (electrode), 157AA horizontal terminal (electrode) part, 157AB vertical terminal (electrode) part, 158 RST, 158A gate Child (electrode), 159 AMP, 159A gate terminal (electrode), 160 SEL, 160A gate terminal (electrode), 201 first semiconductor substrate, 201A trench

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Abstract

　本技術は、ノイズを低減することができるようにする固体撮像装置及び電子機器に関する。 光電変換部と、光電変換部から転送された電荷を保持する電荷保持部と、光電変部から電荷保持部に電荷を転送する第１の転送トランジスタと、第１の遮光部及び第２の遮光部を備える遮光部とを備え、第１の遮光部は、光電変換部の受光面である第１の面と反対側の第２の面と、電荷保持部との間に配置され、第２の面を覆うとともに、第１の開口部が形成されており、第２の遮光部は、光電変換部の側面を囲んでいる。本技術は、例えば、裏面照射型の固体撮像装置に適用できる。

Description

固体撮像装置及び電子機器
　本技術は、固体撮像装置及び電子機器に関し、特に、ノイズを低減できるようにした固体撮像装置及び電子機器に関する。
　従来、グローバルシャッタ方式の裏面照射型の固体撮像装置において、フォトダイオードに蓄積された電荷が転送される浮遊拡散領域を水平遮光部により少なくとも覆うとともに、隣接する画素間に垂直遮光部を形成することが提案されている（例えば、特許文献１参照）。
特開２０１３－９８４４６号公報
　しかしながら、特許文献１に記載の技術では、特にフォトダイオードの受光面の反対側の面に対する遮光が十分ではない。そのため、フォトダイオードで吸収されずに通過した光により発生した電荷が、浮遊拡散領域に侵入し、ノイズが発生するおそれがある。
　本技術はこのような状況に鑑みて開示するものであり、ノイズを低減できるようにするものである。
　本技術の第１の側面の固体撮像装置は、光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部と、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送トランジスタと、第１の遮光部及び第２の遮光部を備える遮光部とを備え、前記第１の遮光部は、前記光電変換部の受光面である第１の面と反対側の第２の面と、前記電荷保持部との間に配置され、前記第２の面を覆うとともに、第１の開口部が形成されており、前記第２の遮光部は、前記光電変換部の側面を囲んでいる。
　前記第１の遮光部の断面を、前記第２の遮光部との接続部分から前記第１の開口部に向けて細くなるテーパ状とすることができる。
　前記第１の転送トランジスタが形成されている面である素子形成面より前記第１の遮光部から離れた位置において、前記電荷保持部の前記第１の遮光部と対向する面と反対側の面を少なくとも覆う第３の遮光部をさらに設けることができる。
　前記第１の転送トランジスタのゲート電極に、前記第１の遮光部に対して平行な第１の電極部、及び、前記第１の遮光部に対して垂直で、前記第１の遮光部より前記電荷保持部側から、前記第１の開口部を介して前記光電変換部まで延びる第２の電極部を設けることができる。
　前記第１の遮光部に接続され、少なくとも一部が前記第１の遮光部より前記電荷保持部側、かつ、前記第２の面と平行な方向において前記第２の遮光部と異なる位置に配置されている第４の遮光部をさらに設けることができる。
　前記光電変換部を、第１の半導体基板に形成し、前記電荷保持部を、第２の半導体基板に形成し、前記第１の転送トランジスタを、前記第１の半導体基板及び前記第２の半導体基板にまたがって形成し、前記第１の半導体基板と前記第２の半導体基板との接合界面を、前記第１の転送トランジスタのチャネル内に形成することができる。
　前記接合界面を、前記転送トランジスタのソース端よりドレイン端に近い位置に形成することができる。
　前記第２の遮光部を、前記光電変換部の前記第２の面側から形成し、前記光電変換部の前記第１の面側から形成され、前記第２の遮光部と接続される第５の遮光部をさらに設けることができる。
　前記光電変換部、前記電荷保持部、及び、前記第１の転送トランジスタを、単結晶のシリコンにより形成することができる。
　前記光電変換部に、前記第２の面から前記第１の開口部を介して前記第１の遮光部より前記電荷保持部側に延びる突起部を設けることができる。
　前記突起部を、前記第１の遮光部より前記電荷保持部側において、前記第２の面と平行な方向に広げることができる。
　前記光電変換部に蓄積された電荷を排出する電荷排出部をさらに設け、前記電荷排出部を、所定の入射角の光が前記第１の開口部を通過した場合に入射する位置に配置することができる。
　前記電荷排出部を、隣接する第１の画素と第２の画素の間に配置し、前記第１の画素と前記第２の画素で共用することができる。
　前記第１の画素及び前記第２の画素において、前記電荷排出部の近傍に前記第１の開口部をそれぞれ配置し、前記第１の画素において、前記第２の画素の前記第１の開口部に対応する位置に前記第１の開口部と略同じ大きさの第２の開口部を形成し、前記第２の画素において、前記第１の画素の前記第１の開口部に対応する位置に前記第１の開口部と略同じ大きさの第３の開口部を形成することができる。
　前記第１の遮光部を形成するための犠牲膜をＳｉＧｅとし、除去されずに残された前記犠牲膜からなるアライメントマークをさらに設けることができる。
　前記第１の遮光部の断面を前記第１の開口部において丸みを帯びさせることができる。
　電荷電圧変換部と、前記電荷保持部に保持されている電荷を前記電荷電圧変換部に転送する第２の転送トランジスタとをさらに設け、前記第１の遮光部を、前記光電変換部の前記第２の面と前記電荷保持部及び前記電荷電圧変換部との間に配置させることができる。
　本技術の第２の側面の電子機器は、光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部と、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送トランジスタと、第１の遮光部及び第２の遮光部を備える遮光部とを含み、前記第１の遮光部は、前記光電変換部の受光面である第１の面と反対側の第２の面と前記電荷保持部との間に配置され、前記第２の面を覆うとともに、第１の開口部が形成されており、前記第２の遮光部は、前記光電変換部の側面を囲んでいる固体撮像装置を備える。
　本技術の第３の側面の固体撮像装置は、光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部と、前記光電変部から前記電荷保持部に電荷を転送する転送トランジスタと、開口部が形成されている第１の遮光部、及び、第２の遮光部を備える遮光部とを備え、前記第１の遮光部は、前記光電変換部の受光面と平行で、かつ、前記光電変換部と前記電荷保持部との間に配置され、前記開口部を除いて前記光電変換部を覆い、前記第２の遮光部は、前記光電変換部の側面を囲んでいる。
　本技術の第１乃至第３の側面においては、第１の遮光部により、光電変換部を通過した光が遮光され、第２の遮光部により、隣接する画素からの光が遮光される。
　本技術の第１乃至第３の側面によれば、ノイズを低減することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態に係る固体撮像装置の機能の構成例を示すブロック図である。 第１の実施の形態の固体撮像装置の画素の構成例を示す回路図である。 第１の実施の形態の固体撮像装置の構成例を模式的に示す断面図である。 ＴＲＸ付近の構成を拡大した図である。 ポリシリコンＴＦＴ（Thin Film Transistor）の結晶粒界の位置を説明する図である。 ＴＦＴのチャネル内の位置におけるポテンシャルバリアを説明する図である。 ＴＦＴのチャネル内の各位置における電界の変化を説明する図である。 第１の実施の形態の固体撮像装置の素子形成面の構成例を模式的に示す平面図である。 ＴＲＭ及びＭＥＭ付近の断面を模式的に示す拡大図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１の実施の形態の固体撮像装置の製造方法を説明するための図である。 本技術の第２の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 本技術の第３の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 本技術の第４の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 本技術の第５の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 本技術の第６の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 第６の実施の形態の固体撮像装置の駆動例を説明するための図である。 本技術の第７の実施の形態に係る固体撮像装置の素子形成面の構成例を模式的に示す平面図である。 メサ型構造のＴＲＭ及びＭＥＭの構成例を模式的に示す断面図である。 メサ型構造のトランジスタの構成例を模式的に示す断面図である。 メサ型構造のトランジスタの構成例を模式的に示す断面図である。 メサ型構造のトランジスタの構成例を模式的に示す断面図である。 メサ型構造のトランジスタの構成例を模式的に示す断面図である。 本技術の第８の実施の形態に係る固体撮像装置の画素の構成例を示す回路図である。 第８の実施の形態の固体撮像装置の構成例を模式的に示す断面図である。 第８の実施の形態の固体撮像装置の素子形成面の構成例を模式的に示す平面図である。 第８の実施の形態の固体撮像装置の駆動例を説明するための図である。 本技術の第９の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 画素毎にＡＤＣを設ける利点を説明するための図である。 画素毎にＡＤＣを設ける利点を説明するための図である。 複数の画素毎にＡＤＣを設けた場合の回路の構成例を示す回路図である。 複数の画素毎にＡＤＣを設けた場合の素子形成面の構成例を模式的に示す平面図である。 本技術の第１０の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 第１０の実施の形態の固体撮像装置の素子形成面の構成例及び垂直遮光部の位置を模式的に示す平面図である。 第１０の実施の形態の固体撮像装置の水平遮光部の位置を示す平面図である。 第１０の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１０の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１０の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１０の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１０の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１０の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１０の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１０の実施の形態の固体撮像装置の製造方法を説明するための図である。 本技術の第１１の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第１の製造方法を説明するための図である。 アライメントマークの製造工程を比較するための図である。 アライメントマークの他の製造方法を検討するための図である。 アライメントマークの他の製造方法を検討するための図である。 アライメントマークの他の製造方法を検討するための図である。 アライメントマークの他の製造方法を検討するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第２の製造方法を説明するための図である。 水平遮光部の最薄値を検討するための図である。 第１１の実施の形態の固体撮像装置の第３の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第３の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第３の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第３の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第３の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第３の製造方法を説明するための図である。 第１１の実施の形態の固体撮像装置の第３の製造方法を説明するための図である。 製造方法による固体撮像装置の構造の違いを説明するための図である。 本技術の第１２の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 第１２の実施の形態の固体撮像装置の製造方法を説明するための図である。 本技術の第１３の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 本技術の第１４の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 本技術の第１５の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 第１５の実施の形態の固体撮像装置の素子形成面の構成例を模式的に示す平面図である。 本技術の第１６の実施の形態に係る固体撮像装置の構成例を模式的に示す断面図である。 本技術の第１７の実施の形態の固体撮像装置の素子形成面の構成例を模式的に示す平面図である。 本技術の第１７の実施の形態の固体撮像装置の素子形成面の構成例を模式的に示す平面図である。 固体撮像素子の使用例を示す図である。 電子機器の構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（固体撮像装置を第１半導体基板と第２半導体基板を貼り合わせて製造する場合）
２．第２の実施の形態（ストッパ膜を削除する場合）
３．第３の実施の形態（受光面側から形成する遮光膜を追加する場合）
４．第４の実施の形態（配線層に遮光膜を設ける場合）
５．第５の実施の形態（垂直遮光部を削除する場合）
６．第６の実施の形態（断面の構造を変更する場合）
７．第７の実施の形態（各素子をメサ型構造にする場合）
８．第８の実施の形態（ＯＦＧを垂直ゲート構造にする場合）
９．第９の実施の形態（画素ＡＤＣ処理部を画素アレイ部に設ける場合）
１０．第１０の実施の形態（遮光膜の周囲を信号電荷とは逆の導電層で覆う場合）
１１．第１１の実施の形態（異なる製造方法で遮光膜を生成する場合）
１２．第１２の実施の形態（ＰＤに遮光膜の開口部から上に延びるプラグ部を設ける場合）
１３．第１３の実施の形態（ＰＤのプラグ部の先端に蓋部を設ける場合）
１４．第１４の実施の形態（ＰＤのプラグ部を垂直遮光部に近づける場合）
１５．第１５の実施の形態（斜め光が入射する位置に電荷排出部を設ける場合）
１６．第１６の実施の形態（隣接する画素間で電荷排出部を共有する場合）
１７．第１７の実施の形態（隣接する画素間でＦＤを共有する場合）
１８．第１８の実施の形態（ダミー開口部を設ける場合）
１９．変形例
２０．固体撮像装置の使用例
＜１．第１の実施の形態＞
　まず、図１乃至図５１を参照して、本技術の第１の実施の形態について説明する。
｛固体撮像装置１０１ａの構成例｝
　図１は、本技術の第１の実施の形態に係る固体撮像装置１０１ａの機能の構成例を示すブロック図である。
　固体撮像装置１０１ａは、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等からなるグローバルシャッタ方式の裏面照射型のイメージセンサである。固体撮像装置１０１ａは、被写体からの光を受光して光電変換し、画像信号を生成することで画像を撮像する。
　グローバルシャッタ方式とは、基本的には全画素同時に露光を開始し、全画素同時に露光を終了するグローバル露光を行う方式である。ここで、全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素等は除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時ではなく、複数行（例えば、数十行）単位でグローバル露光を行いながら、グローバル露光を行う領域を移動する方式もグローバルシャッタ方式に含まれる。また、画像に表れる部分の画素の全てでなく、所定領域の画素に対してグローバル露光を行う方式もグローバルシャッタ方式に含まれる。
　裏面照射型のイメージセンサとは、被写体からの光が入射する受光面と、各画素を駆動させるトランジスタ等の配線が設けられた配線層との間に、被写体からの光を受光し、電気信号に変換するフォトダイオード等の光電変換部が設けられている構成のイメージセンサである。
　なお、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。
　固体撮像装置１０１ａは、画素アレイ部１１１、垂直駆動部１１２、ランプ波モジュール１１３、クロックモジュール１１４、データ格納部１１５、水平駆動部１１６、システム制御部１１７、及び、信号処理部１１８を含むように構成される。
　固体撮像装置１０１ａでは、図示せぬ半導体基板上に画素アレイ部１１１が形成される。垂直駆動部１１２乃至信号処理部１１８等の周辺回路は、例えば、画素アレイ部１１１と同じ半導体基板上に形成してもよいし、半導体基板に積層されるロジック層に形成するようにしてもよい。また、例えば、周辺回路の一部を画素アレイ部１１１と同じ半導体基板上に形成し、残りをロジック層に形成するようにしてもよい。
　なお、周辺回路を画素アレイ部１１１と同じ半導体基板上に形成する場合、例えば、周辺回路を構成するトランジスタ等の各素子をメサ型構造にすることが可能である。
　画素アレイ部１１１は、被写体から入射した光の量に応じた電荷を生成して蓄積する光電変換素子を有する画素からなる。画素アレイ部１１１を構成する画素（不図示）は、図中、横方向（行方向）および縦方向（列方向）に２次元に配置される。例えば、画素アレイ部１１１では、行方向に配列された画素からなる画素行ごとに、画素駆動線（不図示）が行方向に沿って配線され、列方向に配列された画素からなる画素列ごとに、垂直信号線（不図示）が列方向に沿って配線されている。
　垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどからなり、複数の画素駆動線を介して各画素に信号等を供給することで、画素アレイ部１１１の各画素を全画素同時に、または行単位等で駆動する。
　ランプ波モジュール１１３は、画素信号のＡ／Ｄ（Analog/Digital）変換に用いるランプ波信号を生成し、カラム処理部（不図示）に供給する。なお、カラム処理部は、例えば、シフトレジスタやアドレスデコーダなどからなり、ノイズ除去処理、相関二重サンプリング処理、Ａ／Ｄ変換処理等を行い、画素信号を生成する。カラム処理部は、生成した画素信号を信号処理部１１８に供給する。
　クロックモジュール１１４は、固体撮像装置１０１ａの各部に動作用のクロック信号を供給する。
　水平駆動部１１６は、カラム処理部の画素列に対応する単位回路を順番に選択する。この水平駆動部１１６による選択走査により、カラム処理部において単位回路ごとに信号処理された画素信号が順番に信号処理部１１８に出力される。
　システム制御部１１７は、各種のタイミング信号を生成するタイミングジェネレータ等からなる。システム制御部１１７は、タイミングジェネレータで生成されたタイミング信号に基づいて、垂直駆動部１１２、ランプ波モジュール１１３、クロックモジュール１１４、水平駆動部１１６、及び、カラム処理部の駆動制御を行なう。
　信号処理部１１８は、必要に応じてデータ格納部１１５にデータを一時的に格納しながら、カラム処理部から供給された画素信号に対して演算処理等の信号処理を行ない、各画素信号からなる画像信号を出力する。
｛画素の構成例｝
　次に、図２を参照して、図１の画素アレイ部１１１に形成される画素の回路構成の例について説明する。図２は、画素アレイ部１１１の１つの画素の回路構成の例を示している。
　この例では、画素アレイ部１１１の画素は、光電変換部（ＰＤ）１５１、第１転送トランジスタ（ＴＲＸ）１５２、第２転送トランジスタ（ＴＲＭ）１５３、電荷保持部（ＭＥＭ）１５４、第３転送トランジスタ（ＴＲＧ）１５５、電荷電圧変換部（ＦＤ）１５６、排出トランジスタ（ＯＦＧ）１５７、リセットトランジスタ（ＲＳＴ）１５８、増幅トランジスタ（ＡＭＰ）１５９、及び、選択トランジスタ（ＳＥＬ）１６０を含むように構成される。
　また、この例では、ＴＲＸ１５２、ＴＲＭ１５３、ＴＲＧ１５５、ＯＦＧ１５７、ＲＳＴ１５８、ＡＭＰ１５９、及び、ＳＥＬ１６０が、Ｎ型のＭＯＳトランジスタにより構成されている。そして、ＴＲＸ１５２、ＴＲＭ１５３、ＴＲＧ１５５、ＯＦＧ１５７、ＲＳＴ１５８、及び、ＳＥＬ１６０のゲート電極には、駆動信号ＴＲＸ、ＴＲＭ、ＴＲＧ、ＯＦＧ、ＲＳＴ、及び、ＳＥＬが供給される。これらの駆動信号は、高レベルの状態がアクティブ状態（オンの状態）となり、低レベルの状態が非アクティブ状態（オフの状態）となるパルス信号である。なお、以下、駆動信号をアクティブ状態にすることを、駆動信号をオンするとも称し、駆動信号を非アクティブ状態にすることを、駆動信号をオフするとも称する。
　ＰＤ１５１は、例えばＰＮ接合のフォトダイオードからなる光電変換素子であり、被写体からの光を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積する。
　ＴＲＸ１５２は、ＰＤ１５１とＴＲＭ１５３との間に接続されており、ゲート電極に印加される駆動信号ＴＲＸに応じて、ＰＤ１５１に蓄積されている電荷をＭＥＭ１５４に転送する。
　なお、後述するように、固体撮像装置１０１ａにおいては、少なくとも２つの半導体基板が貼り合わされており、その貼り合わせ面である接合界面が、ＴＲＸ１５２のチャネル内に形成される。そして、ＰＤ１５１に対して並列な寄生抵抗Ｒｐが、接合界面においてＴＲＸ１５２内に発生する。
　ＴＲＭ１５３は、ゲート電極に印加される駆動信号ＴＲＭに応じて、ＭＥＭ１５４のポテンシャルを制御する。例えば、駆動信号ＴＲＭがオンし、ＴＲＭ１５３がオンしたとき、ＭＥＭ１５４のポテンシャルが深くなり、駆動信号ＴＲＭがオフし、ＴＲＭ１５３がオフしたとき、ＭＥＭ１５４のポテンシャルが浅くなる。そして、例えば、駆動信号ＴＲＸ及び駆動信号ＴＲＭがオンし、ＴＲＸ１５２及びＴＲＭ１５３がオンすると、ＰＤ１５１に蓄積されている電荷が、ＴＲＸ１５２及びＴＲＭ１５３を介して、ＭＥＭ１５４に転送される。
　ＭＥＭ１５４は、グローバルシャッタ機能を実現するために、ＰＤ１５１に蓄積された電荷を一時的に保持する領域である。
　ＴＲＧ１５５は、ＴＲＭ１５３とＦＤ１５６との間に接続されており、ゲート電極に印加される駆動信号ＴＲＧに応じて、ＭＥＭ１５４に保持されている電荷をＦＤ１５６に転送する。例えば、駆動信号ＴＲＭがオフし、ＴＲＭ１５３がオフし、駆動信号ＴＲＧがオンし、ＴＲＧ１５５がオンすると、ＭＥＭ１５４に保持されている電荷が、ＴＲＭ１５３及びＴＲＧ１５５を介して、ＦＤ１５６に転送される。
　ＦＤ１５６は、ＴＲＧ１５５を介してＭＥＭ１５４から転送されてきた電荷を電気信号（例えば、電圧信号）に変換して出力する浮遊拡散領域である。ＦＤ１５６には、ＲＳＴ１５８が接続されるとともに、ＡＭＰ１５９及びＳＥＬ１６０を介して垂直信号線ＶＳＬが接続されている。
　ＯＦＧ１５７は、ドレインが電源ＶＤＤに接続され、ソースがＴＲＸ１５２とＴＲＭ１５３の間に接続されている。ＯＦＧ１５７は、ゲート電極に印加される駆動信号ＯＦＧに応じて、ＰＤ１５１を初期化（リセット）する。例えば、駆動信号ＴＲＸ及び駆動信号ＯＦＧがオンし、ＴＲＸ１５２及びＯＦＧ１５７がオンすると、ＰＤ１５１の電位が電源電圧ＶＤＤのレベルにリセットされる。すなわち、ＰＤ１５１の初期化が行われる。
　また、ＯＦＧ１５７は、ＴＲＸ１５２と電源ＶＤＤの間にオーバーフローパスを形成し、ＰＤ１５１から溢れた電荷を電源ＶＤＤに排出する。
　ＲＳＴ１５８は、ドレインが電源ＶＤＤに接続され、ソースがＦＤ１５６に接続されている。ＲＳＴ１５８は、ゲート電極に印加される駆動信号ＲＳＴに応じて、ＭＥＭ１５４からＦＤ１５６までの各領域を初期化（リセット）する。例えば、駆動信号ＴＲＧ及び駆動信号ＲＳＴがオンし、ＴＲＧ１５５及びＲＳＴ１５８がオンすると、ＭＥＭ１５４及びＦＤ１５６の電位が電源電圧ＶＤＤのレベルにリセットされる。すなわち、ＭＥＭ１５４及びＦＤ１５６の初期化が行われる。
　ＡＭＰ１５９は、ゲート電極がＦＤ１５６に接続され、ドレインが電源ＶＤＤに接続されており、ＰＤ１５１での光電変換によって得られる電荷を読み出すソースフォロワ回路の入力部となる。すなわち、ＡＭＰ１５９は、ソースがＳＥＬ１６０を介して垂直信号線ＶＳＬに接続されることにより、垂直信号線ＶＳＬの一端に接続される定電流源とソースフォロワ回路を構成する。
　ＳＥＬ１６０は、ＡＭＰ１５９のソースと垂直信号線ＶＳＬとの間に接続されており、ＳＥＬ１６０のゲート電極には、選択信号として駆動信号ＳＥＬが供給される。ＳＥＬ１６０は、駆動信号ＳＥＬがオンすると導通状態となり、ＳＥＬ１６０が設けられている画素が選択状態となる。画素が選択状態になると、ＡＭＰ１５９から出力される画素信号が垂直信号線ＶＳＬを介してカラム処理部（不図示）に読み出される。
　また、各画素では、複数の画素駆動線（不図示）が、例えば画素行毎に配線される。そして、垂直駆動部１１２から複数の画素駆動線を通して、画素内に駆動信号ＴＲＸ、ＴＲＭ、ＴＲＧ、ＯＦＧ、ＲＳＴ、ＳＥＬが供給される。
　なお、図２の画素回路は、画素アレイ部１１１に用いることが可能な画素回路の一例であり、他の構成の画素回路を用いることも可能である。また、以下、ＲＳＴ１５８、ＡＭＰ１５９、及び、ＳＥＬ１６０の各トランジスタを、画素トランジスタと称する。
　図３は、図１の固体撮像装置１０１ａの断面を模式的に示している。図３には、固体撮像装置１０１ａの１つの画素を含む部分の断面が示されているが、他の画素も基本的に同じ構成を有している。
　なお、図中の「Ｐ」及び「Ｎ」の記号は、それぞれＰ型半導体領域およびＮ型半導体領域を表している。さらに、「Ｐ＋＋」、「Ｐ＋」、「Ｐ－」、「Ｐ－－」、並びに、「Ｎ＋＋」、「Ｎ＋」、「Ｎ－」、「Ｎ－－」の記号の末尾の「＋」又は「－」は、Ｐ型半導体領域及びＮ型半導体領域の不純物濃度を表している。「＋」の数が多いほど、不純物濃度が高いことを示し、「－」の数が多いほど、不純物濃度が低いことを示す。これは、以降の図面についても同様である。
　また、図３において、下側が固体撮像装置１０１ａの受光面となる。以下、図３の上方向を、固体撮像装置１０１ａの上側又は表側とし、下方向を固体撮像装置１０１ａの下側又は裏側とする。また、以下、固体撮像装置１０１ａの各層の下側の面を裏面又は下面と称し、各層の上側の面を表面又は上面と称する。
　固体撮像装置１０１ａは、第１半導体基板２０１、第２半導体基板２０２、及び、ロジック層２０３が積層された３層構造である。
　第１半導体基板２０１のＮ－－型半導体領域２１５の下面には、絶縁膜２１４、平坦化膜２１２、及び、マイクロレンズ２１１が積層されている。
　Ｎ－－型半導体領域２１５の内部であって、マイクロレンズ２１１の上方には、Ｎ－型半導体領域２１６が形成されている。Ｎ－型半導体領域２１６の上には、Ｐ＋型半導体領域２１７が積層されている。このＮ－型半導体領域２１６とＰ＋型半導体領域２１７により、ＨＡＤ（Hole-Accumulation Diode、登録商標）型のＰＤ１５１が構成される。
　固体撮像装置１０１ａの受光面に入射した光は、ＰＤ１５１で光電変換され、光電変換により生成された電荷がＮ－型半導体領域２１６に蓄積される。
　Ｎ－型半導体領域２１６の上であって、ＴＲＸ１５２のゲート端子（電極）１５２Ａの垂直端子（電極）部１５２ＡＢが挿入されている部分の周囲には、Ｐ－型半導体領域２１８が形成されている。
　絶縁膜２１４の下面であって、隣接する画素のＰＤ１５１（Ｎ－型半導体領域２１６及びＰ＋型半導体領域２１７）の間には、遮光膜２１３が形成されている。遮光膜２１３は、例えば、画素アレイ部１１１において行方向に隣接する各画素列と画素列との間に、複数画素にわたって列方向に延在するように配置される。また、遮光膜２１３は、例えば、画素アレイ部１１１において列方向に隣接する各画素行と画素行との間に、複数画素にわたって行方向に延在するように配置される。
　また、ＰＤ１５１（Ｎ－型半導体領域２１６及びＰ＋型半導体領域２１７）の上面及び側面は、遮光膜２１９により囲まれている。より具体的には、遮光膜２１９は、水平遮光部２１９Ａ及び垂直遮光部２１９Ｂにより構成される。
　水平遮光部２１９Ａは、固体撮像装置１０１ａの受光面に対して平行な平面状の形状を有している。水平遮光部２１９Ａは、開口部２１９Ｃを除いて、ＰＤ１５１を構成するＮ－型半導体領域２１６及びＰ＋型半導体領域２１７の上面を覆っている。また、水平遮光部２１９Ａは、図７５を参照して後述する第１０の実施の形態の水平遮光部８０４Ａと同様に、画素アレイ部１１１の各画素の開口部２１９Ｃを除いた全領域にわたって配置される。
　垂直遮光部２１９Ｂは、固体撮像装置１０１ａの受光面に対して垂直な壁状の形状を有している。垂直遮光部２１９Ｂは、ＰＤ１５１を構成するＮ－型半導体領域２１６及びＰ＋型半導体領域２１７の側面を囲むように形成されている。また、垂直遮光部２１９Ｂは、図７４を参照して後述する第１０の実施の形態の垂直遮光部８０４Ｂと同様に、画素アレイ部１１１において行方向に隣接する各画素列と画素列との間に、複数画素にわたって列方向に延在するように配置される。さらに、垂直遮光部２１９Ｂは、図７４を参照して後述する第１０の実施の形態の垂直遮光部８０４Ｂと同様に、画素アレイ部１１１において列方向に隣接する各画素行と画素行との間に、複数画素にわたって行方向に延在するように配置される。
　開口部２１９Ｃは、ＴＲＸ１５２のゲート端子（電極）１５２Ａの垂直端子（電極）部１５２ＡＢをＮ－型半導体領域２１６に挿入し、Ｎ－型半導体領域２１６に蓄積されている電荷を、Ｎ＋型半導体領域２３１に転送するために設けられる。
　ＰＤ１５１により吸収されずに通過した光は、水平遮光部２１９Ａにより反射され、水平遮光部２１９Ａより上層への侵入が妨げられる。これにより、例えば、ＰＤ１５１を通過した光により発生した電荷が、ＭＥＭ１５４を構成するＮ＋型半導体領域２３１やＦＤ１５６を構成するＮ＋＋型半導体領域２３０に侵入し、ノイズが発生することが防止される。また、垂直遮光部２１９Ｂにより、隣接する画素から入射した光がＰＤ１５１に漏れこみ、混色等のノイズが発生することが防止される。
　遮光膜２１３は、ＰＤ１５１（Ｎ－型半導体領域２１６）に入射する斜め光を制限する。
　なお、開口部２１９Ｃは、ＰＤ１５１を通過した光が通過しないように、できるだけ小さくすることが望ましい。また、開口部２１９Ｃは、入射角が大きい斜め光を通過しにくくするために、画素の端部（垂直遮光部２１９Ｂの近傍）に配置することが望ましい。
　遮光膜２１３及び遮光膜２１９は、例えば、特定の金属、金属合金、金属窒化物、又は、金属シリサイドを含む材料により構成される。例えば、遮光膜２１９は、Ｗ（タングステン）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｉｒ（イリジウム）、白金イリジウム、ＴｉＮ（チタンナイトライド）、タングステンシリコン化合物などにより構成される。なお、遮光膜２１３及び遮光膜２１９を構成する材料は、これらに限定されるものではない。例えば、金属以外の遮光性を有する物質を用いることも可能である。
　遮光膜２１９の周囲は、絶縁膜２２０で覆われている。絶縁膜２２０は、例えば、ＳｉＯ（シリコン酸化膜）からなる。絶縁膜２２０の周囲は、Ｐ＋＋型半導体領域２２１により覆われている。水平遮光部２１９Ａの下面、及び、垂直遮光部２１９Ｂの周囲であって、絶縁膜２２０とＰ＋＋型半導体領域２２１の間には、Ｎ＋＋型半導体領域２２２が形成されている。このＮ＋＋型半導体領域２２２によりゲッタリング効果が生じる。水平遮光部２１９Ａの上方であって、絶縁膜２２０とＰ＋＋型半導体領域２２１との間には、ストッパ膜２２３が形成されている。ストッパ膜２２３は、例えば、ＳｉＮ膜やＳｉＣＮ膜からなる。
　第２半導体基板２０２のＰ－型半導体領域２２４の上面には、絶縁膜２３２を介して、ＴＲＸ１５２のゲート端子（電極）１５２Ａ、ＴＲＭ１５３のゲート端子（電極）１５３Ａ、ＴＲＧ１５５のゲート端子（電極）１５５Ａ、及び、ＯＦＧ１５７のゲート端子（電極）１５７Ａが形成されている。ゲート端子（電極）１５３Ａ、１５５Ａ及び１５７Ａは、水平遮光部２１９Ａの上方に配置され、ゲート端子（電極）１５２Ａは、遮光膜２１９の開口部２１９Ｃの上方に配置されている。
　なお、この図では、固体撮像装置１０１ａの画素を構成するトランジスタ等の各素子をプレーナ型とする例が示されている。プレーナ型構造を採用することにより、同一平面上に端子用電極を形成することができ、電流経路を短くすることが可能である。
　ＴＲＸ１５２は、垂直ゲート構造であり、ゲート端子（電極）１５２Ａが水平端子（電極）部１５２ＡＡ及び垂直端子（電極）部１５２ＡＢにより構成される。水平端子（電極）部１５２ＡＡは、他のトランジスタのゲート端子（電極）と同様に、水平遮光部２１９Ａに対して平行で、絶縁膜２３２を介して、Ｐ－型半導体領域２２４の上面に形成されている。垂直端子（電極）部１５２ＡＢは、水平遮光部２１９Ａに対して垂直で、水平端子（電極）部１５２ＡＡから垂直下方向に延びている。そして、垂直端子（電極）部１５２ＡＢは、水平遮光部２１９ＡよりＮ＋型半導体領域２３１（ＭＥＭ１５４）側から、第２半導体基板２０２を貫通し、遮光膜２１９の開口部２１９Ｃを介して、Ｎ－型半導体領域２１６の内部まで延びている。また、垂直端子（電極）部１５２ＡＢの周囲は、絶縁膜２３２により覆われている。従って、ゲート端子（電極）１５２Ａは、絶縁膜２３２を介して、Ｎ－型半導体領域２１６に接している。
　なお、図３では、ゲート端子（電極）１５２Ａの断面がＴ字型となる例を示しているが、ゲート端子（電極）１５２Ａの形状はこの例に限定されるものではない。例えば、ゲート端子（電極）１５２Ａの断面をＬ字型にしてもよい。また、上部から見たゲート端子（電極）１５２Ａの形状を、ドーナツ型や、チャネルを囲むコの字型にしてもよい。
　また、Ｐ－型半導体領域２２４の上面であってＰ＋＋型半導体領域２２５とＮ＋＋型半導体領域２２６との間には、絶縁膜２３２を介して、ＲＳＴ１５８のゲート端子（電極）が形成されるが、図示を省略している。さらに、各ゲート端子（電極）の側面には、サイドウォールが形成されている。
　なお、以下、固体撮像装置１０１ａの画素を構成する各トランジスタのゲート端子（電極）等が形成される面（例えば、Ｐ－型半導体領域２２４の上面）を素子形成面と称する。
　水平遮光部２１９Ａの上方であって、第２半導体基板２０２のＰ－型半導体領域２２４の表面付近には、Ｐ＋＋型半導体領域２２５、Ｎ＋＋型半導体領域２２６、Ｎ＋型半導体領域２２７、Ｐ型半導体領域２２８、Ｎ＋型半導体領域２２９、及び、Ｎ＋＋型半導体領域２３０が形成されている。
　Ｐ＋＋型半導体領域２２５は、図示せぬＲＳＴ１５８のゲート端子（電極）の左側に配置されており、電荷排出部を構成する。
　Ｎ＋＋型半導体領域２２６は、ＴＲＧ１５５のゲート端子（電極）１５５Ａの左側に配置されており、ＦＤ１５６を構成する。
　Ｎ＋型半導体領域２２７は、ＴＲＧ１５５のゲート端子（電極）１５５Ａの左側であって、Ｎ＋＋型半導体領域２２６の右隣に配置されている。
　Ｐ型半導体領域２２８は、ＴＲＧ１５５のゲート端子（電極）１５５Ａの左側付近からＯＦＧ１５７のゲート端子（電極）１５７Ａの右側付近まで広がっている。また、Ｐ型半導体領域２２８は、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢの先端部を除く部分の周囲を、絶縁膜２３２を介して囲んでいる。
　Ｎ＋型半導体領域２２９は、ＯＦＧ１５７のゲート端子（電極）１５７Ａの右側に配置されている。
　Ｎ＋＋型半導体領域２３０は、Ｎ＋型半導体領域２２９の右隣に配置されており、電荷排出部を構成する。
　水平遮光部２１９Ａの上方であって、Ｐ型半導体領域２２８の内部には、Ｎ＋型半導体領域２３１が形成されている。Ｎ＋型半導体領域２３１は、ゲート端子（電極）１５５Ａの左端付近からゲート端子（電極）１５３Ａの右端付近まで広がっている。Ｎ＋型半導体領域２３１と、すＮ－型半導体領域の上面（受光面と反対側の面）の間には、水平遮光部２１９Ａが配置されている。Ｎ＋型半導体領域２３１は、ＨＡＤ型のＭＥＭ１５４を構成する。
　第２半導体基板２０２の絶縁膜２３２とロジック層２０３との間には、配線層、層間絶縁膜等が形成されている。
　固体撮像装置１０１ａの各周辺回路は、例えば、第２半導体基板２０２又はロジック層２０３のいずれかに配置される。周辺回路を第２半導体基板２０２に形成する場合、例えば、周辺回路を構成する各素子が、第２半導体基板２０２の素子形成面にメサ型構造で形成される。
　なお、図３では、横長の長方形によって、周辺回路に係る配線のみがロジック層２０３内に示されている。
　ここで、固体撮像装置１０１ａでは、第１半導体基板２０１と第２半導体基板２０２とが貼り合わされ、２つの基板の貼り合わせ面が接合界面Ｓとなる。
　図４は、図３のＴＲＸ１５２付近の構成を拡大した図である。ＴＲＸ１５２では、垂直端子（電極）部１５２ＡＢの下端部が絶縁膜２３２を介して接しているＮ－型半導体領域２１６の一部がソース端になり、Ｐ型半導体領域２２８の水平端子（電極）部１５２ＡＡの左端部の直下付近がドレイン端となる。そして、ゲート端子（電極）１５２Ａのソース端からドレイン端までの間にＴＲＸ１５２のチャネルが形成され、図４に示されるように、ＴＲＸ１５２のチャネル内に接合界面Ｓが形成される。
　従って、接合界面Ｓは、ＴＲＸ１５２のソースとドレインの間を流れる電流の方向に対して垂直になる。また、接合界面Ｓの図内の上下方向の位置は、任意に設定することが可能である。従って、接合界面ＳのＴＲＸ１５２のドレイン端からの距離を調整することが可能である。また、接合界面ＳのＴＲＸ１５２のドレイン端からの距離を、固体撮像装置１０１ａの全ての画素で合わせることができる。
　ところで、接合界面Ｓでは、バンドギャップが生じるため、例えば、電荷転送の際の妨げになりやすい。また、接合界面Ｓ付近において、結晶の方向が変化し、結晶粒界が発生する。結晶粒界では、結晶内部に新たな格子欠陥が形成されることもあり、結晶粒界付近では格子欠陥濃度が大きくなる。このため、接合界面Ｓ付近において、電界が高くなり、いわゆるホットキャリアが発生しやすくなるので、トランジスタの性能劣化を招きやすくなる。
　図５は、接合界面の結晶粒界と、その電気特性の影響を説明する図であって、ポリシリコンＴＦＴ（Thin Film Transistor）の結晶粒界の位置を説明する図である。同図に示さるように、ドレインとソースの間に結晶粒界が位置している。
　図６は、ポリシリコンＴＦＴ（Thin Film Transistor）のチャネル内の位置におけるポテンシャルバリアを説明する図である。横軸がＴＦＴのチャネル内の位置とされ、縦軸が電位とされ、線Ｌ１により、チャネル内の位置に応じた電位が示されている。なお、横軸に示されたＰｄは、チャネルのドレイン端の位置を表しており、Ｐｓは、チャネルのソース端の位置を表している。
　チャネル内において、ソース端の電位より高い電位となる位置が存在すると、ソースからドレインへの電荷の転送ができなくなる。また、チャネル内のどこかの位置で電位が高くなると、トラップが形成され、電荷転送性能が低下しやすい。
　図６に示されるように、チャネルのソース端は電位が高く、ドレイン端は電位が低い。このため、ＴＦＴのチャネル内に接合界面が形成される場合、ドレイン端に近い位置に形成されることが望ましい。ドレイン端に近い位置において、接合界面が形成されて電位が高くなったとしても、ソース端の電位と比べて十分に低い電位となるので、電荷転送性能への影響は少ないと考えられるからである。つまり、ＴＦＴのチャネル内に接合界面が形成される場合、図６の点線の楕円で囲まれる部分に、接合界面が形成されることが理想的と考えられる。
　図７は、ＴＦＴのチャネル内の各位置における電界の変化を説明する図である。同図は、横軸がＴＦＴのチャネル内の位置とされ、縦軸が電界の高さとされ、線Ｌ２によりチャネル内の位置に応じた電界の高さが示されている。なお、同図の横軸に示されたＰｄは、チャネルのドレイン端の位置を表しており、Ｐｓは、チャネルのソース端の位置を表している。同図に示されるように、線Ｌ２には、ピークＰ１乃至ピークＰ７が形成されている。
　図７に示されるように、ピークＰ１は高いピークとされており、ピークＰ２乃至ピークＰ７はピークＰ１と比較して低いピークとされている。すなわち、ドレイン端（横軸の位置Ｐｄ）に接合界面が形成されると、その部分でチャネル内の電界が著しく高くなる。このように、チャネル内の電界が著しく高くなると、ホットキャリアが発生し、素子の寿命やゲート酸化膜の耐性などに悪影響を与える。
　このため、ＴＦＴのチャネル内に接合界面が形成される場合、ドレイン端（図中のピークＰ１）の位置は避けながらも、ドレイン端に近い位置（図中のピークＰ３付近）に接合界面が形成されることが望ましい。つまり、ＴＦＴのチャネル内に接合界面が形成される場合、図７の点線の楕円で囲まれる部分に接合界面が形成されることが理想的と考えられる。
　そこで、固体撮像装置１０１ａにおいては、ＴＲＸ１５２のドレイン端に近い位置に接合界面Ｓが形成される。少なくとも、ＴＲＸ１５２のソース端よりドレイン端に近い位置に接合界面Ｓが形成される。
　図８は、固体撮像装置１０１ａの第２半導体基板２０２の素子形成面の構成例を模式的に示す平面図である。この図では、固体撮像装置１０１ａの１画素分の領域が示されている。図内の点線の四角で囲まれた領域は、ＰＤ１５１の受光面（Ｎ－型半導体領域２１６の下面）の位置を示している。また、図内の点線の丸で囲まれた領域は、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢの位置を示している。
　ＴＲＸ１５２のゲート端子（電極）１５２Ａ、ＴＲＭ１５３のゲート端子（電極）１５３Ａ、ＴＲＧ１５５のゲート端子（電極）１５５Ａ、ＲＳＴ１５８のゲート端子（電極）１５８Ａは、図内の横方向に一列に並ぶように配置されている。ＡＭＰ１５９のゲート端子（電極）１５９Ａ、及び、ＳＥＬ１６０のゲート端子（電極）１６０Ａは、ゲート端子（電極）１５２Ａ、ゲート端子（電極）１５３Ａ、ゲート端子（電極）１５５Ａ、ゲート端子（電極）１５８Ａの列と対向するように、図内の横方向に一列に並ぶように配置されている。ＴＲＸ１５２のゲート端子（電極）１５２Ａ、ＯＦＧ１５７のゲート端子（電極）１５７Ａは、図内の縦方向に一列に並ぶように配置されている。各ゲート端子（電極）は、図示せぬ絶縁膜２３２を介して、Ｐ型半導体領域２２８の上面に配置されるとともに、Ｎ＋＋型半導体領域２７２を介して直列に接続されている。
　ゲート端子（電極）１５２Ａ、ゲート端子（電極）１５３Ａ、ゲート端子（電極）１５５Ａ、ゲート端子（電極）１５７Ａ、ゲート端子（電極）１５８Ａ、及び、ゲート端子（電極）１６０Ａには、それぞれメタル配線を介して、駆動信号ＴＲＸ、ＴＲＭ、ＴＲＧ、ＯＦＧ、ＲＳＴ、及び、ＳＥＬが印加される。ＦＤ１５６とゲート端子（電極）１５９Ａは、メタル配線を介して接続されている。Ｎ＋＋型半導体領域２７２のゲート端子（電極）１５８Ａとゲート端子（電極）１５９Ａの間には、メタル配線を介して、電源電圧ＶＤＤが印加される。Ｎ＋＋型半導体領域２７２のゲート端子（電極）１６０Ａの図内右側は、メタル配線を介して、垂直信号線ＶＳＬに接続されている。
　また、各トランジスタのゲート端子（電極）が配置されている位置のほぼ中央に、Ｐウェルコンタクト２７１が形成されている。Ｐウェルコンタクト２７１は、例えば、メタル配線を介してグラウンドに接続される。
　図９は、ＴＲＭ１５３及びＭＥＭ１５４付近の断面を模式的に示す拡大図である。なお、図９では、図３に示される構成の一部の図示を省略している。
　ＴＲＭ１５３は、画素内の各トランジスタと同様に、プレーナ型構造とされる。具体的には、Ｐ型半導体領域２２８が、Ｐ－型半導体領域２２４内であって、ＴＲＭ１５３のゲート端子（電極）１５３Ａの下方に、絶縁膜２３２を介して配置されている。そして、ＭＥＭ１５４を構成するＮ＋型半導体領域２３１が、Ｐ型半導体領域２２８内に形成されている。これにより、ＨＡＤ構造のＭＥＭ１５４が形成される。
｛固体撮像装置１０１ａの製造方法｝
　次に、図１０乃至図５１を参照して、固体撮像装置１０１ａの製造方法の例について説明する。なお、図１０乃至図５１において、図３と対応する部分には、同じ符号を付してある。ただし、図を分かりやすくするために、説明と関係ない部分の符号の図示は適宜省略している。
　まず、図１０に示されるように、第１半導体基板２０１が準備される。この段階において、第１半導体基板２０１には、Ｎ－－型半導体領域２１５が形成されている。
　次に、図１１に示されるように、熱酸化又はＣＶＤ（Chemical Vapor Deposition）により、第１半導体基板２０１の表面にＳｉＯ2膜３０１が成膜される。
　次に、図１２に示されるように、Ｐ－型イオンが注入され、Ｎ－－型半導体領域２１５とＳｉＯ2膜３０１の間にＰ－型半導体領域２１８が生成される。
　次に、図１３に示されるように、ＳｉＯ2膜３０１の表面の一部がフォトレジスト３０２によりマスクされる。そして、フォトレジスト３０２によりマスクされていない部分からＮ－型イオンが注入され、Ｎ－－型半導体領域２１５内にＮ－型半導体領域２１６が生成される。その後、フォトレジスト３０２は除去される。
　次に、図１４に示されるように、ＳｉＯ2膜３０１の表面の一部がフォトレジスト３０３によりマスクされ、マスクされていない部分が除去される。後の工程において、フォトレジスト３０３によりマスクされた位置に、遮光膜２１９の開口部２１９Ｃ、及び、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢが形成される。
　次に、図１５に示されるように、ドライエッチングにより、Ｐ－型半導体領域２１８のフォトレジスト３０３でマスクされていない部分が、所定の深さまで除去される。
　次に、図１６に示されるように、ＳｉＯ2膜３０１及びフォトレジスト３０３が除去される。
　次に、図１７に示されるように、第１半導体基板２０１（Ｐ－型半導体領域２１８）の表面にＳｉＯ膜３０４が成膜される。
　次に、図１８に示されるように、ＳｉＯ膜３０４のパターニングが行われ、ＳｉＯ膜３０４に開口部３０４Ａが形成される。開口部３０４Ａは、例えば、各画素のＮ－型半導体領域２１６の側面を囲むように形成される。
　次に、図１９に示されるように、ドライエッチングにより、ＳｉＯ膜３０４の開口部３０４Ａの下方にトレンチ２０１Ａが形成される。トレンチ２０１Ａは、Ｐ－型半導体領域２１８を貫通し、Ｎ－－型半導体領域２１５において、Ｎ－型半導体領域２１６の下端より低い位置まで達する。また、トレンチ２０１Ａは、隣接する画素のＮ－型半導体領域２１６の間に形成される。
　次に、図２０に示されるように、ＳｉＯ膜３０４が全て除去される。
　次に、図２１に示されるように、例えば酸化法により、第１半導体基板２０１の表面に、ＳｉＯからなる絶縁膜２２０が成膜される。Ｐ－型半導体領域２１８の表面だけでなく、トレンチ２０１Ａの内壁も、絶縁膜２２０により覆われる。
　次に、図２２に示されるように、第１半導体基板２０１の表面の一部が、フォトレジスト３０５によりマスクされる。なお、トレンチ２０１Ａの内部もフォトレジスト３０６によりマスクされる。そして、フォトレジスト３０５によりマスクされていない部分からＰ＋型イオンが注入され、Ｐ－型半導体領域２１８内であって、Ｎ－型半導体領域２１６の上方にＰ＋型半導体領域２１７が生成される。その後、フォトレジスト３０５は除去される。
　次に、図２３に示されるように、第１半導体基板２０１の表面のうち、Ｐ－型半導体領域２１８の凸状に突出した部分の上方の一部が、フォトレジスト３０６によりマスクされる。そして、フォトレジスト３０６によりマスクされていない部分からＰ＋＋型イオンが注入され、絶縁膜２２０の下層にＰ＋＋型半導体領域２２１が生成される。すなわち、絶縁膜２２０の下層であって、Ｐ－型半導体領域２１８の凸状に突出した部分の上面を除く部分が、Ｐ＋＋型半導体領域２２１により覆われる。その後、フォトレジスト３０６は除去される。
　ここで、トレンチ２０１Ａの周囲のＰ＋＋型半導体領域２２１は、Ｐ＋＋型イオンを斜め方向にトレンチ２０１Ａ内に注入することにより形成される。そして、Ｐ＋＋型半導体領域２２１は、トレンチ２０１Ａの周囲において、水平方向の凹凸がなく、ほぼ均一な厚さとなる。従って、Ｐ＋＋型半導体領域２２１により側面が囲まれ、ＰＤ１５１を構成するＮ－型半導体領域２１６の水平方向の幅を広くし、受光面の面積を広くすることができる。その結果、画素の感度が向上する。また、Ｐ＋＋型半導体領域２２１の厚さがほぼ均一になるので、ポテンシャルトラップが発生せず、表面ピンニングの設計が容易になる。
　一方、例えば、トレンチ２０１Ａを形成せずに、第１半導体基板２０１の表面からイオン注入することによりＰ＋＋型半導体領域２２１を形成しようとした場合、Ｐ＋＋型半導体領域２２１の水平方向の厚さが不均一となり、深い位置になるほど幅が広くなる。従って、ＰＤ１５１を構成するＮ－型半導体領域２１６の水平方向の幅が狭くなり、受光面の面積が狭くなる。その結果、画素の感度が低下する。また、Ｐ＋＋型半導体領域２２１の厚さが不均一になるので、ポテンシャルトラップが発生し、電荷の転送障害の要因となり、表面ピンニングの設計の難易度が高くなる。
　次に、図２４に示されるように、第１半導体基板２０１の表面のうち、Ｐ－型半導体領域２１８が凸状に突出した部分の周囲が、フォトレジスト３０７によりマスクされる。そして、フォトレジスト３０７によりマスクされていない部分からＮ＋＋型イオン及びＣ（炭素）イオンが注入される。これにより、絶縁膜２２０とＰ＋＋型半導体領域２２１の間に、Ｎ＋＋型半導体領域２２２が生成される。その後、フォトレジスト３０７は除去される。
　次に、図２５に示されるように、ＣＶＤにより、遮光膜２１９が第１半導体基板２０１の表面に成膜される。トレンチ２０１Ａ内にも遮光膜２１９が埋め込まれ、垂直遮光部２１９Ｂが形成される。
　次に、図２６に示されるように、第１半導体基板２０１の表面のうち、Ｐ－型半導体領域２１８が凸状に突出した部分の周囲を除く部分が、フォトレジスト３０８によりマスクされる。そして、ドライエッチングにより、フォトレジスト３０８によりマスクされていない部分の遮光膜２１９が除去される。これにより、遮光膜２１９の水平遮光部２１９Ａ及び開口部２１９Ｃが形成される。その後、フォトレジスト３０８は除去される。
　次に、図２７に示されるように、ＣＶＤにより、第１半導体基板２０１の表面に、ＳｉＯ膜が成膜される。このＳｉＯ膜は、上述した図２１の工程で成膜したＳｉＯ膜と結合し、絶縁膜２２０を構成する。
　次に、図２８に示されるように、第１半導体基板２０１の表面にストッパ膜２２３が成膜される。
　次に、図２９に示されるように、ＣＶＤにより、ストッパ膜２２３の表面にＳｉＯ膜３０９が成膜される。
　次に、図３０に示されるように、ＣＭＰ（Chemical Mechanical Polishing）により、第１半導体基板２０１の表面が平坦化される。これにより、Ｐ－型半導体領域２１８の表面が露出する。このとき、ストッパ膜２２３により、ＳｉＯ膜３０９が必要以上に研磨されることが防止される。また、図３０には図示されていないが、ストッパ膜２２３の表面に残ったＳｉＯ膜３０９は、絶縁膜２２０の一部となる。
　次に、図３１に示されるように、エピタキシャル成長により、第１半導体基板２０１の表面にシリコン膜３１０が成膜される。このとき、Ｐ－型半導体領域２１８及びＰ＋＋型半導体領域２２１の上方のみ単結晶シリコン３１０Ａがエピタキシャル成長され、その他の部分はポリシリコン３１０Ｂが成膜される。
　なお、例えば、シリコン膜３１０を、エピタキシャル成長以外の方法で成膜するようにしてもよい。また、例えば、ポリシリコン３１０Ｂの代わりに、アモルファスシリコンを成膜するようにしてもよい。さらに、例えば、エピタキシャル成長をさせずに、シリコンとシリコンを直接接合させるようにしてもよい。
　次に、図３２に示されるように、シリコン膜３１０の表面が、ＣＭＰにより研磨される。
　次に、図３３に示されるように、シリコン膜３１０にＰ－型イオン及びＰ＋＋型イオンが注入される。具体的には、シリコン膜３１０のうち、Ｐ－型半導体領域２１８の上方にＰ－型イオンが注入され、それ以外の部分にＰ＋＋型イオンが注入される。これにより、Ｐ＋＋型半導体領域２２１が、第２半導体基板２０２の表面にまで広がる。また、Ｐ－型半導体領域２１８が、第１半導体基板２０１の表面まで延びる。
　次に、図３４に示されるように、第１半導体基板２０１の上面に第２半導体基板２０２が貼り合わされる。この工程において、第１半導体基板２０１と第２半導体基板２０２を貼り合わせた面が、接合界面Ｓとなる。
　ここで、第２半導体基板２０２には、例えば、結晶方位がＳｉ（１１１）のＰ－型の単結晶シリコン基板が用いられる。結晶方位を（１１１）にすると、例えば（１００）面よりもチャネル内の移動度が上昇するので、ＰＤ１５１からＭＥＭ１５４へ電荷を転送するときの転送特性が向上する。なお、結晶方位は（１１１）に限定されるものではなく、あらゆる方位を接合することができる。
　また、第１半導体基板２０１と第２半導体基板２０２とを貼り合わせる方法は、特に限定されるものではないが、例えば、ＳＯＩ基板（シリコン・オン・インシュレータ基板）の貼り合わせで用いられる技術を採用することができる。例えば、プラズマ接合、ファンデルワールス結合を用いた直接接合、真空雰囲気で接合、貼り合わせ後に熱アニール処理を行う等の方法を採用することができる。
　また、第１半導体基板２０１と第２半導体基板２０２とを貼り合わせる前の表面処理の方法は、特に限定されるものではないが、例えば、親水性や疎水性になるような処理をすることにより、接合界面Ｓのボイドを減らし、接合強度を上げることができる。
　例えば、第１半導体基板２０１と第２半導体基板２０２のそれぞれの表面をフッ酸の薬液に浸して乾燥させてから接合する、それぞれの表面をアンモニアと過酸化水素水の薬液に浸して乾燥させてから接合する、それぞれの表面を塩酸あるいは硫酸と過酸化水素水の薬液に浸して乾燥させてから接合する、それぞれの表面を真空中でプラズマ照射してから接合する、アンモニアや水素雰囲気内でプラズマ照射してから接合する等の方法を採用することができる。
　また、後から第２半導体基板２０２を研磨する際に基板の厚みを調整できるように、予め第２半導体基板２０２内をＳＯＩ基板としてもよい。例えば、第２半導体基板２０２をＳＯＩ基板とすることにより、第２半導体基板２０２が必要以上に研磨されることが抑止される。
　次に、図３５に示されるように、熱アニール処理が行われる。これにより、第１半導体基板２０１と第２半導体基板２０２の接合界面Ｓの密着性が高くなる。また、Ｐ＋＋型半導体領域２２１内のＰ＋型不純物が拡散して、ピンニング層となる。さらに、Ｎ＋＋型半導体領域２２２がゲッタリング層となり、Ｎ－型半導体領域２１６とＰ＋型半導体領域２１７により構成されるＨＡＤ構造の結晶性が向上する。
　次に、図３６に示されるように、ＣＭＰにより、第２半導体基板２０２の表面（Ｐ－型半導体領域２２４の表面）が研磨される。
　次に、図３７に示されるように、第２半導体基板２０２の表面にＳｉＯ膜３１１が成膜される。
　次に、図３８に示されるように、Ｐ型イオンが注入され、Ｐ型半導体領域２２８が生成される。さらに、Ｎ＋型イオンが注入され、Ｐ型半導体領域２２８内にＮ＋型半導体領域２３１が生成される。このＮ＋型半導体領域２３１により、ＭＥＭ１５４が構成される。また、このＰ型半導体領域２２８により、Ｎ－型半導体領域２１６（ＰＤ１５１）からＮ＋型半導体領域２３１（ＭＥＭ１５４）への電荷の転送パス、及び、各トランジスタのチャネルが構成される。
　次に、図３９に示されるように、ＳｉＯ膜３１１のパターニングが行われる。すなわち、ＳｉＯ膜３１１において、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢが形成される部分に開口部３１１Ａが形成される。
　次に、図４０に示されるように、ドライエッチングにより、ＳｉＯ膜３１１の開口部３１１Ａの下方にトレンチ３１２が形成される。トレンチ３１２は、第２半導体基板２０２を貫通し、遮光膜２１９の開口部２１９Ｃを通過し、Ｎ－型半導体領域２１６の内部まで達する。
　次に、図４１に示されるように、ＳｉＯ膜３１１が除去される。
　次に、図４２に示されるように、第２半導体基板２０２及びトレンチ３１２の表面が酸化され、絶縁膜２３２が成膜される。
　次に、図４３に示されるように、ＣＶＤにより、第２半導体基板２０２の表面、及び、トレンチ３１２の内部にポリシリコンが成膜される。そして、成膜したポリシリコンに、Ｐ＋＋型イオンが注入される。これにより、Ｐ＋＋型シリコン膜３１３が生成される。
　次に、図４４に示されるように、ドライエッチングにより、Ｐ＋＋型シリコン膜３１３の加工が行われ、各トランジスタのゲート端子（電極）が生成される。図４４には、ＴＲＸ１５２のゲート端子（電極）１５２Ａ、ＴＲＭ１５３のゲート端子（電極）１５３Ａ、ＴＲＧ１５５のゲート端子（電極）１５５Ａ、及び、ＯＦＧ１５７のゲート端子（電極）１５７Ａが生成された様子が示されている。
　次に、図４５に示されるように、ＬＤＤ（Lightly Doped Drain）の生成が行われる。具体的には、Ｎ＋型イオンが注入され、ゲート端子（電極）１５５Ａの左側であって、Ｐ－型半導体領域２２４とＰ型半導体領域２２８の境界付近に、Ｎ＋型半導体領域２２７が生成される。また、Ｎ＋型イオンが注入され、ゲート端子（電極）１５７Ａの右側であって、Ｐ型半導体領域２２８の内部にＮ＋型半導体領域２２９が生成される。
　次に、図４６に示されるように、各トランジスタのゲート端子（電極）の側面にサイドウォールが形成される。
　次に、図４７に示されるように、Ｎ＋＋型イオン及びＰ＋＋型イオンが注入される。これにより、Ｎ＋型半導体領域２２７の左側に、ＦＤ１５６を構成するＮ＋＋型半導体領域２２６が生成される。また、Ｎ＋型半導体領域２２９の右側に、電荷排出部を構成するＮ＋＋型半導体領域２３０が生成される。さらに、Ｐ－型半導体領域２２４内の図内の左端付近に、電荷排出部を構成するＰ＋＋型半導体領域２２５が生成される。
　次に、図４８に示されるように、第２半導体基板２０２の素子形成面の上層に、層間絶縁膜及び配線層が形成される。
　次に、図４９に示されるように、第２半導体基板２０２の上面にロジック層２０３が貼り合わされる。なお、第２半導体基板２０２とロジック層２０３を接合する方法には、例えば、特開２０１２－２０４８１０号公報に記載された方法を採用することができる。
　次に、図５０に示されるように、ＣＭＰにより、第１半導体基板２０１の下面が研磨され、平坦化される。
　次に、図５１に示されるように、第１半導体基板２０１の下面の加工が行われ、固体撮像装置１０１ａが完成する。具体的には、第１半導体基板２０１の下面に、絶縁膜２１４が生成される。また、絶縁膜２１４の下面であって、隣接する画素のＰＤ１５１（Ｎ－型半導体領域２１６及びＰ＋型半導体領域２１７）の間には、遮光膜２１３が生成される。遮光膜２１３は、垂直遮光部２１９Ｂ、絶縁膜２２０、Ｎ＋＋型半導体領域２２２、及び、Ｐ＋＋型半導体領域２２１を、絶縁膜２１４の下面側から塞ぐように形成される。
　また、絶縁膜２１４の下面に平坦化膜２１２が生成される。さらに、平坦化膜２１２の下面に、マイクロレンズ２１１等が形成され、固体撮像装置１０１ａが完成する。
　上述したように、固体撮像装置１０１ａでは、画素間が垂直遮光部２１９Ｂにより遮光されることにより、隣接する画素から漏れた光がＰＤ１５１に入射し、混色等のノイズが発生することが防止される。
　また、ＰＤ１５１に吸収されずに通過した光が、水平遮光部２１９Ａにより遮光され、水平遮光部２１９Ａより上層に侵入することが防止される。これにより、ＰＤ１５１を通過した光により発生した電荷が、ＭＥＭ１５４やＦＤ１５６に侵入し、ノイズが発生することが防止される。この効果は、ＭＥＭ１５４やＦＤ１５６に電荷を蓄積する時間が長くなるほど大きくなる。
　さらに、水平遮光部２１９Ａにより、各画素を構成するトランジスタにおいて生じる電界の影響が、ＰＤ１５１に及ぶことが防止される。すなわち、各トランジスタの電界により生じる暗電流がＰＤ１５１に流れ込み、ノイズが発生することが防止される。
　また、固体撮像装置１０１ａでは、全ての画素に対して、第１半導体基板２０１と第２半導体基板２０２の接合界面Ｓを、ＴＲＸ１５２のチャネル内の任意の位置のみに配置することができる。また、数十万個以上の画素数のイメージセンサにおいて、全ての画素のＴＲＸ１５２のチャネル内の同じ位置に、接合界面Ｓを配置することができる。さらに、ＰＤ１５１内、ＭＥＭ１５４内、ＦＤ１５６内、及び、ＴＲＸ１５２以外のトランジスタ内に、接合界面を形成しないようにすることができる。
　また、固体撮像装置１０１ａでは、接合界面Ｓを、ＴＲＸ１５２のチャネルのドレイン端近くに形成することができる。これにより、電荷転送性能の劣化が抑制されて、素子の寿命やゲート酸化膜の耐性を向上させることができる。
　また、接合界面Ｓに寄生抵抗が生じ、その寄生抵抗がリーク電流の原因となる。この寄生抵抗は、上述した図２において、寄生抵抗Ｒｐで表されており、寄生抵抗Ｒｐにより、ＴＲＸ１５２内でリーク電流が発生する。
　ここで、ＴＲＸ１５２がオフされている場合、寄生抵抗Ｒｐに電流が流れないため、ノイズは発生しない。一方、ＴＲＸ１５２がオンされている場合、ＰＤ１５１からＭＥＭ１５４に転送される電荷による信号に、寄生抵抗Ｒｐによるノイズが発生しうる。しかし、ＴＲＸ１５２のチャネルをＨＡＤ構造にしたり、ＴＲＸ１５２のスイッチング速度を高速化することにより、ＰＤ１５１からＭＥＭ１５４に転送される信号が、寄生抵抗Ｒｐにより発生するノイズに対して十分大きくなる。従って、ＴＲＸ１５２のチャネル構造やスイッチング速度を改良する等の対策を施すことにより、リーク電流によるノイズの影響を充分に小さくすることができる。
　また、固体撮像装置１０１ａでは、各画素を構成する各トランジスタ、ＭＥＭ１５４、及び、ＦＤ１５６が、単結晶基板である第２半導体基板２０２内に形成される。従って、微細な画素信号にも適応できる良好なＩ－Ｖ特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
＜２．第２の実施の形態＞
　次に、図５２を参照して、本技術の第２の実施の形態について説明する。
　図５２は、本技術の第２の実施の形態に係る固体撮像装置１０１ｂの構成例を模式的に示す断面図である。なお、図中、図３と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図５２の固体撮像装置１０１ｂを、図３の固体撮像装置１０１ａと比較すると、ストッパ膜２２３が削除され、削除された部分に、絶縁膜２２０が形成されている点が異なる。
　ストッパ膜２２３は、図３０を参照して上述したように、固体撮像装置１０１ａの製造時に過剰に研磨されることを抑制するためのみに用いられ、製造後は特別な役割を果たすものではない。従って、固体撮像装置１０１ｂのように、ストッパ膜２２３を削除することも可能である。
＜３．第３の実施の形態＞
　次に、図５３を参照して、本技術の第３の実施の形態について説明する。
　図５３は、本技術の第３の実施の形態に係る固体撮像装置１０１ｃの構成例を模式的に示す断面図である。なお、図中、図５２と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図５３の固体撮像装置１０１ｃを、図５２の固体撮像装置１０１ｂと比較すると、第１半導体基板２０１の受光面側の遮光膜２１３と遮光膜２１９の垂直遮光部２１９Ｂとが、遮光膜４０１により接続されている点が異なる。遮光膜４０１は、垂直遮光部２１９Ｂと同様に、画素アレイ部１１１において行方向に隣接する各画素列と画素列との間に、複数画素にわたって列方向に延在するように配置される。また、遮光膜４０１は、垂直遮光部２１９Ｂと同様に、画素アレイ部１１１において列方向に隣接する各画素行と画素行との間に、複数画素にわたって行方向に延在するように配置される。これにより、隣接する画素間の遮光性能がより向上し、混色の発生が防止される。
　なお、遮光膜４０１は、例えば、遮光膜２１９と同じ材質により構成される。
　また、遮光膜４０１は、例えば、上述した図５１の工程において、絶縁膜２１４が成膜された後、第１半導体基板２０１の下面のパターニングを行い、エッチングによりトレンチを形成し、形成したトレンチに金属膜を埋め込むことにより形成される。
　すなわち、遮光膜４０１は、ＰＤ１５１を構成するＮ－型半導体領域２１６の受光面側から形成され、垂直遮光部２１９Ｂは、Ｎ－型半導体領域２１６の上面側から形成され、最終的に接合される。
＜４．第４の実施の形態＞
　次に、図５４を参照して、本技術の第４の実施の形態について説明する。
　図５４は、本技術の第４の実施の形態に係る固体撮像装置１０１ｄの構成例を模式的に示す断面図である。なお、図中、図５３と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図５４の固体撮像装置１０１ｄを、図５３の固体撮像装置１０１ｃと比較すると、遮光膜４１１が形成されている点が異なる。遮光膜４１１は、第２半導体基板２０２の配線層において（第２半導体基板２０２の素子形成面より水平遮光部２１９Ａから離れた位置において）、少なくともＭＥＭ１５４を構成するＮ＋型半導体領域２３１の上面（水平遮光部２１９Ａと対向する面と反対側の面）を覆うように形成されている。なお、例えば、第２半導体基板２０２の全体を覆うように遮光膜４１１を形成するようにしてもよい。
　この遮光膜４１１により、例えば、ロジック層２０３のトランジスタを動作させたときに発せられる光が、第２半導体基板２０２の素子形成面に入射することが防止される。これにより、例えば、ロジック層２０３のトランジスタからの光が、Ｐ型半導体領域２２８に入射し、電荷が発生し、発生した電荷がＮ＋型半導体領域２３１に混入し、ノイズが発生することが防止される。また、ロジック層２０３から発生する電界起因のノイズを防止することができる。
＜５．第５の実施の形態＞
　次に、図５５を参照して、本技術の第５の実施の形態について説明する。
　図５５は、本技術の第５の実施の形態に係る固体撮像装置１０１ｅの構成例を模式的に示す断面図である。なお、図中、図５２と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図５５の固体撮像装置１０１ｅを、図５２の固体撮像装置１０１ｂと比較すると、遮光膜２１９が水平遮光部２１９Ａのみにより構成され、垂直遮光部２１９Ｂが形成されていない点が異なる。固体撮像装置１０１ｂの垂直遮光部２１９Ｂに対応する部分には、絶縁膜２２０が形成されている。
　固体撮像装置１０１ｅは、固体撮像装置１０１ｂと比較して、垂直遮光部２１９Ｂが設けられていない分、隣接する画素間の遮光性能が低下する。しかし、絶縁膜２２０のみでも、隣接する画素への入射光を十分に遮光できるため、混色等のノイズの発生を抑制することができる。
＜６．第６の実施の形態＞
　次に、図５６及び図５７を参照して、本技術の第６の実施の形態について説明する。
　第６の実施の形態は、上述した第１の実施の形態等と比較して、画素の断面の構成が異なっている。
｛固体撮像装置１０１ｆの構成例｝
　図５６は、本技術の第６の実施の形態に係る固体撮像装置１０１ｆの構成例を模式的に示す断面図である。なお、図中、図３と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　第１半導体基板２０１のＮ－型半導体領域４５１の下面には、絶縁膜２１４、平坦化膜２１２、及び、マイクロレンズ２１１が積層されている。Ｎ－型半導体領域４５１の上層には、Ｐ＋型半導体領域４５２が形成されている。このＮ－型半導体領域４５１とＰ＋型半導体領域４５２により、ＰＤ１５１が構成される。
　固体撮像装置１０１ｆの受光面に入射した光は、ＰＤ１５１で光電変換され、光電変換により生成された電荷がＮ－型半導体領域４５１に蓄積される。
　絶縁膜２１４の下面であって、隣接する画素のＰＤ１５１（Ｎ－型半導体領域４５１及びＰ＋型半導体領域４５２）の間には、遮光膜２１３が形成されている。
　また、ＰＤ１５１（Ｎ－型半導体領域４５１及びＰ＋型半導体領域４５２）の上面及び側面は、遮光膜４５３により囲まれている。遮光膜４５３は、例えば、図３の遮光膜２１９と同じ材質により構成される。また、遮光膜４５３は、水平遮光部４５３Ａ及び垂直遮光部４５３Ｂにより構成される。
　水平遮光部４５３Ａは、固体撮像装置１０１ｆの受光面に対して平行な平面状の形状を有している。水平遮光部４５３Ａは、開口部４５３Ｃを除いて、ＰＤ１５１を構成するＮ－型半導体領域４５１及びＰ＋型半導体領域４５２の上面を覆っている。また、水平遮光部４５３Ａは、図７５を参照して後述する第１０の実施の形態の水平遮光部４５３Ａと同様に、画素アレイ部１１１の各画素の開口部４５３Ｃを除いた全領域にわたって配置される。
　垂直遮光部４５３Ｂは、固体撮像装置１０１ｆの受光面に対して垂直な壁状の形状を有している。垂直遮光部４５３Ｂは、ＰＤ１５１を構成するＮ－型半導体領域４５１及びＰ＋型半導体領域４５２の側面を囲むように形成されている。また、垂直遮光部４５３Ｂは、図７４を参照して後述する第１０の実施の形態の垂直遮光部８０４Ｂと同様に、画素アレイ部１１１において行方向に隣接する各画素列と画素列との間に、複数画素にわたって列方向に延在するように配置される。さらに、垂直遮光部４５３Ｂは、図７４を参照して後述する第１０の実施の形態の垂直遮光部８０４Ｂと同様に、画素アレイ部１１１において列方向に隣接する各画素行と画素行との間に、複数画素にわたって行方向に延在するように配置される。
　開口部４５３Ｃは、ＴＲＸ１５２のゲート端子（電極）１５２Ａの垂直端子（電極）部１５２ＡＢをＮ－型半導体領域４５１に挿入し、Ｎ－型半導体領域４５１に蓄積されている電荷を、Ｎ＋型半導体領域４６８に転送するために設けられる。
　ＰＤ１５１により吸収されずに通過した光は、水平遮光部４５３Ａにより反射され、水平遮光部４５３Ａより上層への侵入が妨げられる。これにより、例えば、ＰＤ１５１を通過した光により発生した電荷が、ＭＥＭ１５４を構成するＮ＋型半導体領域４６８やＦＤ１５６を構成するＮ＋＋型半導体領域４６２に侵入し、ノイズが発生することが防止される。また、垂直遮光部４５３Ｂにより、隣接する画素から入射した光がＰＤ１５１に漏れこみ、混色等のノイズが発生することが防止される。
　なお、開口部４５３Ｃは、ＰＤ１５１を通過した光が通過しないように、できるだけ小さくすることが望ましい。また、開口部４５３Ｃは、入射角の大きい斜め光を通過しにくくするために、画素の端部（垂直遮光部４５３Ｂの近傍）に配置することが望ましい。
　遮光膜４５３の周囲は、絶縁膜４５４で覆われている。絶縁膜４５４は、例えば、ＳｉＯ（シリコン酸化膜）からなる。絶縁膜４５４の周囲は、Ｐ＋＋型半導体領域４５５により覆われている。水平遮光部４５３Ａの下面、及び、垂直遮光部４５３Ｂの周囲であって、絶縁膜４５４とＰ＋＋型半導体領域４５５の間には、Ｎ＋＋型半導体領域４５６が形成されている。このＮ＋＋型半導体領域４５６によりゲッタリング効果が生じる。水平遮光部４５３Ａの上方であって、絶縁膜４５４とＰ＋＋型半導体領域４５５との間には、ストッパ膜４５７が形成されている。ストッパ膜４５７は、例えば、ＳｉＮ膜やＳｉＣＮ膜からなる。
　第２半導体基板２０２の素子形成面には、絶縁膜４６９を介して、ＴＲＸ１５２のゲート端子（電極）１５２Ａ、ＴＲＭ１５３のゲート端子（電極）１５３Ａ、ＴＲＧ１５５のゲート端子（電極）１５５Ａ、ＯＦＧ１５７のゲート端子（電極）１５７Ａ、及び、ＲＳＴ１５８のゲート端子（電極）１５８Ａが形成されている。ゲート端子（電極）１５３Ａ、１５５Ａ、１５７Ａ及び１５８Ａは、水平遮光部４５３Ａの上方に配置され、ゲート端子（電極）１５２Ａは、遮光膜４５３の開口部４５３Ｃの上方に配置されている。
　ＴＲＸ１５２のゲート端子（電極）１５２Ａは、水平端子（電極）部１５２ＡＡ及び垂直端子（電極）部１５２ＡＢにより構成される。水平端子（電極）部１５２ＡＡは、他のトランジスタのゲート端子（電極）と同様に、絶縁膜４６９を介して、第２半導体基板２０２の素子形成面に形成されている。垂直端子（電極）部１５２ＡＢは、水平端子（電極）部１５２ＡＡから垂直下方向に延びており、第２半導体基板２０２を貫通し、遮光膜４５３の開口部４５３Ｃを介して、Ｎ－型半導体領域４５１の内部まで延びている。また、垂直端子（電極）部１５２ＡＢの周囲は、絶縁膜４６９により覆われている。従って、ゲート端子（電極）１５２Ａは、絶縁膜４６９を介して、Ｎ－型半導体領域４５１に接している。
　水平遮光部４５３Ａの上方であって、第２半導体基板２０２のＰ型半導体領域４５８の表面付近には、Ｎ＋＋型半導体領域４５９、Ｎ＋型半導体領域４６０、Ｎ＋型半導体領域４６１、Ｎ＋＋型半導体領域４６２、Ｎ＋型半導体領域４６３、Ｐ－－型半導体領域４６４、Ｐ－型半導体領域４６５、Ｎ＋型半導体領域４６６、及び、Ｎ＋＋型半導体領域４６７が形成されている。
　Ｐ型半導体領域４５８は、少なくともＴＲＸ１５２の水平端子（電極）部１５２ＡＡの右端付近から、ＴＲＧ１５５のゲート端子（電極）１５５Ａの右端付近まで配置されている。従って、Ｐ型半導体領域４５８は、少なくともＴＲＭ１５３のゲート端子（電極）１５３Ａの直下及びＴＲＧ１５５のゲート端子（電極）１５５Ａの直下に配置されている。
　Ｎ＋＋型半導体領域４５９は、ＲＳＴ１５８のゲート端子（電極）１５８Ａの右側に配置されており、電荷排出部を構成する。
　Ｎ＋型半導体領域４６０は、ＲＳＴ１５８のゲート端子（電極）１５８Ａの右側であって、Ｎ＋＋型半導体領域４５９の左隣に配置されている。
　Ｎ＋型半導体領域４６１は、ＲＳＴ１５８のゲート端子（電極）１５８Ａの左側に配置されている。
　Ｎ＋＋型半導体領域４６２は、Ｎ＋型半導体領域４６１の左隣に配置されており、ＦＤ１５６を構成する。
　Ｎ＋型半導体領域４６３は、ＴＲＧ１５５のゲート端子（電極）１５５Ａの右側であって、Ｎ＋＋型半導体領域４６２の左隣に配置されている。
　Ｐ－－型半導体領域４６４は、ＴＲＸ１５２のゲート端子（電極）１５２Ａの直下に配置されている。また、Ｐ－－型半導体領域４６４は、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢの先端部を除く部分の周囲を、絶縁膜４６９を介して囲んでいる。
　Ｐ－型半導体領域４６５は、ゲート端子（電極）１５２Ａの左側付近からゲート端子（電極）１５７Ａの右端付近までの間に配置されている。
　Ｎ＋型半導体領域４６６は、ゲート端子（電極）１５７Ａより左側であって、Ｐ－型半導体領域４６５の左隣に配置されている。
　Ｎ＋＋型半導体領域４６７は、Ｎ＋型半導体領域４６６の左隣に配置されており、電荷排出部を構成する。
　水平遮光部４５３Ａの上方であって、Ｐ型半導体領域４５８の内部には、Ｎ＋型半導体領域４６８が形成されている。Ｎ＋型半導体領域４６８は、ゲート端子（電極）１５５Ａの左端付近からゲート端子（電極）１５３Ａの左端付近まで広がっている。Ｎ＋型半導体領域４６８は、ＨＡＤ型のＭＥＭ１５４を構成する。
｛固体撮像装置１０１ｆの駆動例｝
　次に、図５７のポテンシャル図を参照して、固体撮像装置１０１ｆの駆動例について説明する。
　まず、ＴＲＸ１５２及びＯＦＧ１５７がオンし、ＴＲＭ１５３、ＴＲＧ１５５、及び、ＲＳＴ１５８がオフする。そして、ＰＤ１５１（Ｎ－型半導体領域４５１）に蓄積されている電荷が、ＴＲＸ１５２及びＯＦＧ１５７を介して、電荷排出部であるＮ＋＋型半導体領域４６７に転送され、外部に排出される。これにより、ＰＤ１５１がリセットされる。
　次に、ＴＲＸ１５２及びＯＦＧ１５７がオフし、ＴＲＧ１５５及びＲＳＴ１５８がオンする。そして、ＭＥＭ１５４（Ｎ＋型半導体領域４６８）及びＦＤ１５６（Ｎ＋＋型半導体領域４６２）に蓄積されている電荷が、ＴＲＧ１５５及びＲＳＴ１５８を介して、電荷排出部であるＮ＋＋型半導体領域４５９に転送され、外部に排出される。これにより、ＭＥＭ１５４及びＦＤ１５６がリセットされる。
　次に、ＴＲＧ１５５及びＲＳＴ１５８がオフし、露光期間が開始する。露光期間中、ＰＤ１５１（Ｎ－型半導体領域４５１）は、受光した光量に応じた電荷を生成し、蓄積する。ここで、Ｐ型半導体領域４５８とＰ－型半導体領域４６５との間に不純物濃度の差によるポテンシャル差があるため、ＴＲＸ１５２、ＴＲＭ１５３及びＯＦＧ１５７がオフしているとき、ＯＦＧ１５７のチャネルの電位が、ＴＲＭ１５３のＴＲＸ１５２側のチャネルの電位より少し低くなる。これにより、ＰＤ１５１（Ｎ－型半導体領域４５１）と電荷排出部であるＮ＋＋型半導体領域４６７との間にオーバーフローパスが形成される。従って、ＰＤ１５１（Ｎ－型半導体領域４５１）から溢れた電荷が、ＭＥＭ１５４（Ｎ＋型半導体領域４６８）に漏れこむことなく、当該オーバーフローパスを介してＮ＋＋型半導体領域４６７に排出される。
　次に、ＴＲＸ１５２及びＴＲＭ１５３がオンし、露光期間が終了する。ここで、Ｐ－－型半導体領域４６４とＮ＋型半導体領域４６８との間に不純物濃度の差によるポテンシャル差があるため、ＴＲＸ１５２及びＴＲＭ１５３がオンしたとき、ＴＲＭ１５３のチャネルの電位が、ＴＲＸ１５２のチャネルの電位より低くなる。これにより、露光期間中にＰＤ１５１（Ｎ－型半導体領域４５１）に蓄積された電荷が、ＴＲＸ１５２及びＴＲＭ１５３を介して、ＭＥＭ１５４（Ｎ＋型半導体領域４６８）に転送され、保持される。
　次に、ＴＲＸ１５２及びＴＲＭ１５３がオフし、ＴＲＧ１５５がオンする。これにより、ＭＥＭ１５４（Ｎ＋型半導体領域４６８）に保持されている電荷が、ＴＲＭ１５３及びＴＲＧ１５５を介して、ＦＤ１５６（Ｎ＋＋型半導体領域４６２）に転送される。そして、ＦＤ１５６の電位が、信号レベルとして、ＡＭＰ１５９及びＳＥＬ１６０を介して、垂直信号線ＶＳＬに出力される。
　なお、固体撮像装置１０１ｆでは、図３の固体撮像装置１０１ａと同様の効果を奏することができる。
＜７．第７の実施の形態＞
　次に、図５８乃至図６３を参照して、本技術の第７の実施の形態について説明する。
　上述した固体撮像装置１０１ａでは、画素を構成するトランジスタ等の各素子をプレーナ型構造とする例を示したが、この第７の実施の形態では、各素子をメサ型構造とする例を示す。
　図５８は、本技術の第７の実施の形態に係る固体撮像装置１０１ｇの第２半導体基板２０２の素子形成面の構成例を模式的に示す平面図である。なお、図中、図８と対応する部分には同じ符号を付してある。
　図５８の固体撮像装置１０１ｇの各素子の配置は、固体撮像装置１０１ａの各素子と同様である。ただし、ＴＲＸ１５２、ＴＲＭ１５３、ＴＲＧ１５５、ＯＦＧ１５７、ＲＳＴ１５８、ＡＭＰ１５９、及び、ＳＥＬ１６０が、メサ型のトランジスタにより構成される。また、上記の各素子をメサ型構造とすることにより、固体撮像装置１０１ａの遮光膜２１９に対応する遮光膜５０１の水平遮光部５０１Ａが、絶縁膜５０２（図５９等）を介して、第２半導体基板２０２の素子形成面の表面付近に形成される。
　図５９は、ＴＲＭ１５３及びＭＥＭ１５４の構成例を模式的に示す断面図である。第２半導体基板２０２の素子形成面の表面に形成されている絶縁膜５０２上に、Ｐ＋型半導体領域５１２が形成されている。そして、Ｐ＋型半導体領域５１２内に、ＭＥＭ１５４を構成するＮ型半導体領域５１１が形成されている。Ｎ型半導体領域５１１は、周囲をＰ＋型半導体領域５１２で覆われており、ＨＡＤ型のＭＥＭ１５４を構成する。Ｐ＋型半導体領域５１２の上面及び側面は、絶縁膜５１３を介して、ポリシリコン膜５１４により覆われている。絶縁膜５１３は、例えば、ＳｉＯ膜により構成される。ポリシリコン膜５１４は、ＴＲＭ１５３のゲート端子（電極）１５３Ａを構成する。
　上述した図９のプレーナ型構造では、チャネル（ＭＥＭ１５４（Ｎ＋型半導体領域２３１））に対して、ゲート端子（電極）１５３Ａによる電界が１方向のみから与えられる。一方、図５９のメサ型構造では、チャネル（ＭＥＭ１５４（Ｎ型半導体領域５１１））に対して、ゲート端子（電極）１５３Ａ（ポリシリコン膜５１４）による電界が３方向から与えられる。従って、メサ型構造の方が、ＭＥＭ１５４に与えられる電界の変化が大きくなる。そして、電界の変化が大きくなった分だけ、ＭＥＭ１５４に蓄積される電荷量を増やすことができる。また、チャネル（ＭＥＭ１５４）内の電荷の転送特性が向上する。
　図６０乃至図６３は、固体撮像装置１０１ｇの各トランジスタの構成例を模式的に示す断面図である。なお、図中、図５９と対応する部分には、同じ符号を付してある。
　図６０の構成例では、絶縁膜５０２の上面にＰ＋型半導体領域５２２が形成され、その上にＮ型半導体領域５２１が形成されている。Ｎ型半導体領域５２１及びＰ＋型半導体領域５２２の上面及び側面は、絶縁膜５１３を介して、ポリシリコン膜５１４により覆われている。
　図６１の構成例は、図６０の構成例と比較して、Ｎ型半導体領域５２１の代わりにＰ型半導体領域５３１が形成されている点が異なる。
　なお、ＴＲＭ１５３及びＴＲＧ１５５が図５９の構成を有し、ＴＲＭ１５３及びＴＲＧ１５５以外の各トランジスタが図６０又は図６１の構成例を有する場合、ＴＲＭ１５３のＰ＋型半導体領域５１２、及び、各トランジスタのＰ＋型半導体領域５２２が、図５８のＰ＋型半導体領域５０３を介して接続される。そして、Ｐ＋型半導体領域５０３は、例えば、Ｐウェルコンタクト２７１及びメタル配線を介して、グラウンドに接続される。これにより、各トランジスタのボディ電位が安定する。
　図６２の構成例は、図６０の構成例と比較して、Ｎ型半導体領域５２１及びＰ＋型半導体領域５２２の代わりに、Ｎ型半導体領域５４１が形成されている点が異なる。
　図６３の構成例は、図６２の構成例と比較して、Ｎ型半導体領域５３１の代わりにＰ型半導体領域５５１が形成されている点が異なる。
　なお、メサ型構造のトランジスタを採用することにより、各トランジスタの応答速度を速くしたり、各トランジスタ同士を完全に絶縁し、ノイズの混入を抑制したりすることができる。また、ＡＭＰ１５９をメサ型構造にすることにより、ランダムノイズを低減させることができる。さらに、ＦＤ１５６をメサ型構造とすることにより、電荷の転送速度を向上させることができる。
＜８．第８の実施の形態＞
　次に、図６４乃至図６７を参照して、本技術の第８の実施の形態について説明する。
　第８の実施の形態は、上述した第１の実施の形態等と比較して、画素の回路構成及び断面の構成が異なっている。
｛固体撮像装置１０１ｈの構成例｝
　図６４は、本技術の第８の実施の形態に係る固体撮像装置１０１ｈ（図６５）の１つの画素の回路構成の例を示している。なお、図中、図２と対応する部分には、同じ符号を付してある。
　図６４の回路構成を図２の回路構成と比較すると、ＴＲＭ１５３が削除され、ＭＥＭ１５４及びＯＦＧ１５７の接続位置が異なっている点が異なる。具体的には、ＴＲＸ１５２とＴＲＧ１５５が、ＴＲＭ１５３を介さずに直接接続されている。ＭＥＭ１５４の一端は、ＴＲＸ１５２とＴＲＧ１５５の間に接続され、他の一端はグラウンドに接続されている。ＯＦＧ１５７は、電源ＶＤＤとＰＤ１５１のカソードとの間に接続されている。
　図６５は、固体撮像装置１０１ｈの構成例を模式的に示す断面図である。なお、図中、図５６と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　第１半導体基板２０１のＮ－型半導体領域６０１の下面には、絶縁膜２１４、平坦化膜２１２、及び、マイクロレンズ２１１が積層されている。Ｎ－型半導体領域６０１の上層には、Ｐ＋型半導体領域６０２が形成されている。このＮ－型半導体領域６０１とＰ＋型半導体領域６０２により、ＰＤ１５１が構成される。
　固体撮像装置１０１ｈの受光面に入射した光は、ＰＤ１５１で光電変換され、光電変換により生成された電荷がＮ－型半導体領域６０１に蓄積される。
　絶縁膜２１４の下面であって、隣接する画素のＰＤ１５１（Ｎ－型半導体領域６０１及びＰ＋型半導体領域６０２）の間には、遮光膜２１３が形成されている。
　また、ＰＤ１５１（Ｎ－型半導体領域６０１及びＰ＋型半導体領域６０２）の上面は、遮光膜６０３により囲まれている。遮光膜６０３は、例えば、図５６の遮光膜４５３と同じ材質により構成される。
　遮光膜６０３は、固体撮像装置１０１ｆの受光面に対して平行な平面状の形状を有している。遮光膜６０３は、開口部６０３Ａ及び開口部６０３Ｂを除いて、ＰＤ１５１を構成するＮ－型半導体領域６０１及びＰ＋型半導体領域６０２の上面を覆っている。また、遮光膜６０３は、図７５を参照して後述する第１０の実施の形態の水平遮光部８０４Ａと同様に、画素アレイ部１１１の各画素の開口部６０３Ａ及び開口部６０３Ｂを除いた全領域にわたって配置される。
　開口部６０３Ａは、ＴＲＸ１５２のゲート端子（電極）１５２Ａの垂直端子（電極）部１５２ＡＢをＮ－型半導体領域６０１に挿入し、Ｎ－型半導体領域６０１に蓄積されている電荷を、Ｎ＋型半導体領域４６８に転送するために設けられる。
　開口部６０３Ｂは、ＯＦＧ１５７Ａのゲート端子（電極）１５７Ａの垂直端子（電極）部１５７ＡＢをＮ－型半導体領域６０１に挿入し、Ｎ－型半導体領域６０１に蓄積されている電荷を、Ｎ＋＋型半導体領域４６７に転送するために設けられる。
　ＰＤ１５１により吸収されずに通過した光は、遮光膜６０３により反射され、遮光膜６０３より上層への侵入が妨げられる。これにより、例えば、ＰＤ１５１を通過した光により発生した電荷が、ＭＥＭ１５４を構成するＮ＋型半導体領域４６８やＦＤ１５６を構成するＮ＋＋型半導体領域４６２に侵入し、ノイズが発生することが防止される。
　なお、開口部６０３Ａ及び開口部６０３Ｂは、ＰＤ１５１を通過した光が通過しないように、できるだけ小さくすることが望ましい。
　遮光膜６０３の周囲は、絶縁膜６０４で覆われている。絶縁膜６０４は、例えば、ＳｉＯ（シリコン酸化膜）からなる。絶縁膜６０４の周囲は、Ｐ＋＋型半導体領域６０５により覆われている。絶縁膜６０４の下面とＰ＋＋型半導体領域６０５との間には、Ｎ＋＋型半導体領域６０６が形成されている。このＮ＋＋型半導体領域６０６によりゲッタリング効果が生じる。遮光膜６０３の上方であって、絶縁膜６０４とＰ＋＋型半導体領域６０５との間には、ストッパ膜６０７が形成されている。ストッパ膜６０７は、例えば、ＳｉＮ膜やＳｉＣＮ膜からなる。
　第２半導体基板２０２の素子形成面には、絶縁膜６１１を介して、ＴＲＸ１５２のゲート端子（電極）１５２Ａ、ＴＲＧ１５５のゲート端子（電極）１５５Ａ、ＯＦＧ１５７のゲート端子（電極）１５７Ａ、及び、ＲＳＴ１５８のゲート端子（電極）１５８Ａが形成されている。ゲート端子（電極）１５５Ａ及び１５８Ａは、遮光膜６０３の上方に配置され、ゲート端子（電極）１５２Ａは、遮光膜６０３の開口部６０３Ａの上方に配置され、ゲート端子（電極）１５７Ａは、遮光膜６０３の開口部６０３Ｂの上方に配置されている。
　ＴＲＸ１５２のゲート端子（電極）１５２Ａは、水平端子（電極）部１５２ＡＡ及び垂直端子（電極）部１５２ＡＢにより構成される。水平端子（電極）部１５２ＡＡは、他のトランジスタのゲート端子（電極）と同様に、絶縁膜６１１を介して、第２半導体基板２０２の素子形成面に形成されている。垂直端子（電極）部１５２ＡＢは、水平端子（電極）部１５２ＡＡから垂直下方向に延びており、第２半導体基板２０２を貫通し、遮光膜６０３の開口部６０３Ａを介して、Ｎ－型半導体領域６０１の内部まで延びている。また、垂直端子（電極）部１５２ＡＢの周囲は、絶縁膜６１１により覆われている。従って、ゲート端子（電極）１５２Ａは、絶縁膜６１１を介して、Ｎ－型半導体領域６０１に接している。
　ＯＦＧ１５７は垂直ゲート構造であり、ゲート端子（電極）１５２Ａが、水平端子（電極）部１５７ＡＡ及び垂直端子（電極）部１５７ＡＢにより構成される。水平端子（電極）部１５２ＡＡは、他のトランジスタのゲート端子（電極）と同様に、絶縁膜６１１を介して、第２半導体基板２０２の素子形成面に形成されている。垂直端子（電極）部１５７ＡＢは、水平端子（電極）部１５７ＡＡから垂直下方向に延びており、第２半導体基板２０２を貫通し、遮光膜６０３の開口部６０３Ｂを介して、Ｎ－型半導体領域６０１の内部まで延びている。また、垂直端子（電極）部１５７ＡＢの周囲は、絶縁膜６１１により覆われている。従って、ゲート端子（電極）１５７Ａは、絶縁膜６１１を介して、Ｎ－型半導体領域６０１に接している。
　従って、ＴＲＸ１５２とＯＦＧ１５７は、Ｎ－型半導体領域６０１を介して電気的に接続されることになる。
　遮光膜６０３の上方であって、第２半導体基板２０２のＰ型半導体領域６０８の表面付近には、Ｎ＋＋型半導体領域４５９、Ｎ＋型半導体領域４６０、Ｎ＋型半導体領域４６１、Ｎ＋＋型半導体領域４６２、Ｎ＋型半導体領域４６３、Ｐ＋型半導体領域６０９、Ｐ－－型半導体領域６１０、Ｎ＋型半導体領域４６６、及び、Ｎ＋＋型半導体領域４６７が形成されている。
　Ｐ＋型半導体領域６０９は、ＴＲＸ１５２の水平端子（電極）部１５２ＡＡとＯＦＧ１５７の水平端子（電極）部１５７ＡＡとの間に配置されている。
　Ｐ－－型半導体領域６１０は、ＯＦＧ１５７の水平端子（電極）部１５７ＡＡの直下に配置されている。また、Ｐ－－型半導体領域６１０は、ＯＦＧ１５７の垂直端子（電極）部１５７ＡＢの先端部を除く部分の周囲を、絶縁膜６１１を介して囲んでいる。
　図６６は、固体撮像装置１０１ｈの第２半導体基板２０２の素子形成面の構成例を模式的に示す平面図である。この図では、固体撮像装置１０１ｈの１画素分の領域が示されている。図内の点線の四角で囲まれた領域は、ＰＤ１５１の受光面（Ｎ－型半導体領域６０１の下面）の位置を示している。なお、図中、図８と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図６６の画素の構成例を、図８の画素の構成例と比較すると、ＴＲＭ１５３Ａが削除され、ＴＲＸ１５２の水平端子（電極）部１５２ＡＡが、図８のゲート端子（電極）１５３Ａの位置付近まで広がっている点が異なる。また、ＯＦＧ１５７に垂直端子（電極）部１５７ＡＢが追加され、ＴＲＸ１５２とＯＦＧ１５７が直接接続されていない点が異なる。さらに、各ゲート端子（電極）は、図示せぬ絶縁膜６１１を介して、Ｐ型半導体領域６０８の上面に配置されている点が異なる。
｛固体撮像装置１０１ｈの駆動例｝
　次に、図６７のポテンシャル図を参照して、固体撮像装置１０１ｈの駆動例について説明する。
　まず、ＯＦＧ１５７がオンし、ＴＲＸ１５２、ＴＲＧ１５５、及び、ＲＳＴ１５８がオフする。そして、ＰＤ１５１（Ｎ－型半導体領域６０１）に蓄積されている電荷が、ＯＦＧ１５７を介して、電荷排出部であるＮ＋＋型半導体領域４６７に転送され、外部に排出される。これにより、ＰＤ１５１がリセットされる。
　次に、ＯＦＧ１５７がオフし、ＴＲＧ１５５及びＲＳＴ１５８がオンする。そして、ＭＥＭ１５４（Ｎ＋型半導体領域４６８）及びＦＤ１５６（Ｎ＋＋型半導体領域４６２）に蓄積されている電荷が、ＴＲＧ１５５及びＲＳＴ１５８を介して、電荷排出部であるＮ＋＋型半導体領域４５９に転送され、外部に排出される。これにより、ＭＥＭ１５４及びＦＤ１５６がリセットされる。
　次に、ＴＲＧ１５５及びＲＳＴ１５８がオフし、露光期間が開始する。露光期間中、ＰＤ１５１（Ｎ－型半導体領域６０１）は、受光した光量に応じた電荷を生成し、蓄積する。ここで、ＴＲＸ１５２及びＯＦＧ１５７がオフしているとき、ＯＦＧ１５７のチャネルの電位が、ＴＲＸ１５２のチャネルの電位より少し低くなるように設定されている。これにより、ＰＤ１５１（Ｎ－型半導体領域６０１）と電荷排出部であるＮ＋＋型半導体領域４６７の間にオーバーフローパスが形成される。従って、ＰＤ１５１（Ｎ－型半導体領域６０１）から溢れた電荷が、ＭＥＭ１５４（Ｎ＋型半導体領域４６８）に漏れこむことなく、当該オーバーフローパスを介してＮ＋＋型半導体領域４６７に排出される。
　次に、ＴＲＸ１５２がオンし、露光期間が終了する。これにより、露光期間中にＰＤ１５１（Ｎ－型半導体領域６０１）に蓄積された電荷が、ＴＲＸ１５２を介して、ＭＥＭ１５４（Ｎ＋型半導体領域４６８）に転送され、保持される。
　次に、ＴＲＸ１５２がオフし、ＴＲＧ１５５がオンする。これにより、ＭＥＭ１５４（Ｎ＋型半導体領域４６８）に保持されている電荷が、ＴＲＧ１５５を介して、ＦＤ１５６（Ｎ＋＋型半導体領域４６２）に転送される。そして、ＦＤ１５６の電位が、信号レベルとして、ＡＭＰ１５９及びＳＥＬ１６０を介して、垂直信号線ＶＳＬに出力される。
　なお、固体撮像装置１０１ｈでは、図３の固体撮像装置１０１ａと比較して、垂直遮光部２１９Ｂにより得られる効果を除いて、ほぼ同様の効果を奏することができる。
＜９．第９の実施の形態＞
　次に、図６８乃至図７２を参照して、本技術の第９の実施の形態について説明する。第９の実施の形態は、第１の実施の形態と比較して、周辺回路の配置が異なる。
　図６８は、本技術の第９の実施の形態に係る固体撮像装置１０１ｉの機能の構成例を示すブロック図である。なお、図中、図１と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図６８の固体撮像装置１０１ｉを図１の固体撮像装置１０１ａと比較すると、画素アレイ部７０２に画素ＡＤＣ処理部が設けられるとともに、第１層７０１Ａ、第２層７０１Ｂの２層構造になっている点が異なる。例えば、第１層７０１Ａは、第２半導体基板２０２により構成され、第２層７０１Ｂは、図示せぬ第３の半導体基板に形成される。
　第１層７０１Ａは、画素アレイ部７０２、垂直駆動部１１２、ランプ波モジュール１１３、クロックモジュール１１４、及び、水平駆動部１１６を含むように構成される。垂直駆動部１１２、ランプ波モジュール１１３、クロックモジュール１１４、及び、水平駆動部１１６は、例えば、単結晶のシリコン基板である第２半導体基板２０２の素子形成面に、メサ型構造の素子を用いて形成される。また、画素アレイ部７０２内に配置される画素ＡＤＣ（Ａ／Ｄコンバータ）処理部も、例えば、単結晶のシリコン基板である第２半導体基板２０２の素子形成面に、メサ型構造の素子を用いて形成される。さらに、画素アレイ部７０２の各画素の画素信号をＡＤ変換するＡＤＣが、画素毎に設けられる。
　第２層７０１Ｂは、ラッチ回路７０３、データ格納部１１５、システム制御部１１７、及び、信号処理部１１８を含むように構成される。ラッチ回路７０３は、画素アレイ部７０２の画素毎に設けられているＡＤＣに対応する位置に配置される。
　また、第１層７０１Ａと第２層７０１Ｂとは、例えば、Ｃｕ－Ｃｕ接合により接合される。
　ここで、図６９及び図７０を参照して、画素毎にＡＤＣを設ける利点について説明する。
　図６９は、ライン毎にＡＤＣを設けた場合の等価回路の一部を示している。この例では、縦方向の同じ列の画素から出力される画素信号が、同じＡＤＣに供給される。例えば、１列目の画素Ｐ（１，１）乃至Ｐ（ｍ，１）から出力される画素信号が、ＡＤＣ１に供給され、ｎ列目の画素Ｐ（１，ｎ）乃至Ｐ（ｍ，ｎ）から出力される画素信号が、ＡＤＣｎに供給される。各ＡＤＣは、ＤＡＣ７１１から供給されるランプ波信号に基づいて、画素信号のＡＤ変換を行い、変換後のデジタルの画素信号をラッチ回路に供給する。また、各画素とＡＤＣとを接続するビットライン上を流れる画素信号の電流値が、増幅トランジスタ７１２－１乃至７１２－ｎにより増幅される。
　ここで、図内に示されるように、各画素とＡＤＣとの間の配線において、配線抵抗及び寄生容量が発生する。また、同じ列内の画素とＡＤＣとの間の配線の距離がそれぞれ異なるため、図内の上段の画素と下段の画素とでは、配線抵抗及び寄生容量が異なる。例えば、画素Ｐ（１，１）と画素Ｐ（ｍ，１）とでは、配線抵抗及び寄生容量が異なる。従って、同じ列内の画素間で、画素とＡＤＣとの間の配線の時定数が異なる。
　そのため、撮影した画像に横筋や上下方向のシェーディング等のノイズが発生しやすくなる。また、ビットラインを流れる画素信号の配線抵抗及び寄生容量による信号ロスの影響を低減するため、増幅トランジスタ７１２－１乃至７１２－ｎの増幅率を大きくする必要が生じる。従って、増幅トランジスタ７１２－１乃至７１２－ｎの消費電力が増大するため、駆動周波数を上げることが難しい。
　一方、図７０は、画素毎にＡＤＣを設けた場合の等価回路を示している。すなわち、画素Ｐ（１，１）乃至Ｐ（ｍ，ｎ）に対して、それぞれＡＤＣ（１，１）乃至ＡＤＣ（ｍ，ｎ）が設けられている。そして、各画素から出力された画素信号は、ＤＡＣ７１１から供給されるランプ波信号に基づいて、それぞれ異なるＡＤＣで画素毎にＡＤ変換される。ＡＤ変換後の画素信号は、ビットラインを介して、列毎に設けられたラッチ回路Ｌ１乃至Ｌｎに供給される。
　この場合、各画素とＡＤＣとの間の配線で発生する配線抵抗及び寄生容量は、図６９の例と比較して小さくなり、かつ、全画素でほぼ同様になる。従って、全画素で、画素とＡＤＣとの間の配線の時定数がほぼ等しくなる。
　そのため、横筋や上下方向のシェーディング等のノイズが低減される。また、配線の時定数が小さくなるため、高周波クロックを用いた高速駆動が可能になる。さらに、ノイズの減少により、増幅トランジスタ７１２－１乃至７１２－ｎの増幅率を下げることができ、消費電力を低減することができる。
　なお、図７１及び図７２に示されるように、固体撮像装置１０１ｉにおいて、１画素毎ではなく、複数の画素毎にＡＤＣを設けるようにすることも可能である。
　図７１は、固体撮像装置１０１ｉの４画素分の回路構成の例を示している。なお、図中、図２と対応する部分には、同じ符号を付してある。ただし、図を分かりやすくするために、一部の符号の図示を省略している。
　この例では、画素Ｐ１乃至Ｐ４の４画素が、ＦＤ１５６、ＲＳＴ１５８、ＡＭＰ１５９、ＳＥＬ１６０、及び、ＡＤＣ回路７５１を共有している。また、ＡＤＣ回路７５１は、トランジスタＴＲ１乃至ＴＲ８により構成される。ＡＤＣ回路７５１から出力されるデジタル信号は、ラッチ回路７０３に供給される。
　従って、画素Ｐ１乃至Ｐ４のＭＥＭ１５４に保持された電荷が、順番にＦＤ１５６に転送され、ＦＤ１５６に保持された電荷に対応する画素信号が、ＡＭＰ１５９及びＳＥＬ１６０を介して、ＡＤＣ回路７５１に供給される。
　図７２は、固体撮像装置１０１ｉの第２半導体基板２０２の素子形成面の構成例を模式的に示す平面図である。この図では、固体撮像装置１０１ｉの４画素分の領域が示されている。なお、図中、図８と対応する部分には、同じ符号を付してある。ただし、図を分かりやすくするために、一部の符号の図示を省略している。
　なお、図７２の例では、図７１の例と異なり、各画素にＦＤ１５６及びＲＳＴ１５８が設けられ、ＡＭＰ１５９、ＳＥＬ１６０、及び、ＡＤＣ回路７５１が、画素Ｐ１乃至Ｐ４で共有されている。
　画素Ｐ１乃至画素Ｐ４は、互いに隣接するように配置されている。画素Ｐ１と画素Ｐ２は、図内で横方向に隣接し、画素内のレイアウトが互いに左右対称になっている。画素Ｐ３と画素Ｐ４は、図内で横方向に隣接し、画素内のレイアウトが互いに左右対称になっている。画素Ｐ１と画素Ｐ３は、図内で縦方向に隣接し、画素内のレイアウトが互いに上下対称になっている。画素Ｐ２と画素Ｐ４は、図内で縦方向に隣接し、画素内のレイアウトが互いに上下対称になっている。
　ＡＭＰ１５９は、図内で画素Ｐ２の右隣に配置されている。ＳＥＬ１６０は、図内でＡＭＰ１５９Ａの上に配置されている。
　ＡＤＣ回路７５１は、図内で画素Ｐ１及び画素Ｐ２の上方向に隣接するように配置されている。また、ＡＤＣ回路７５１を構成する各トランジスタは、例えば、上述したようにメサ型構造とされる。
　このように、ＡＤＣ回路７５１を複数の画素で共有することにより、上述した画素毎にＡＤＣを設ける場合とほぼ同様の効果を得るとともに、装置を小型化することが可能になる。
＜１０．第１０の実施の形態＞
　次に、図７３乃至図８３を参照して、本技術の第１０の実施の形態について説明する。なお、第１０の実施の形態は、第１の実施の形態と比較して、画素の断面の構成及び製造方法が主に異なる。
｛固体撮像装置１０１ｊの構成例｝
　図７３は、本技術の第１０の実施の形態に係る固体撮像装置１０１ｊの断面を模式的に示している。図中、図３と対応する部分には、同じ符号を付している。
　図７３には、固体撮像装置１０１ｊの１つの画素を含む部分の断面が示されているが、他の画素も基本的に同じ構成を有している。図内の下側が固体撮像装置１０１ｊの受光面（裏面）となる。
　固体撮像装置１０１ｊにおいては、半導体基板８０１内に、ＰＤ１５１を構成するＮ－型半導体領域８０２及びＮ型半導体領域８０３が埋め込まれている。固体撮像装置１０１ｊの受光面に入射した光は、Ｎ－型半導体領域８０２において光電変換され、発生した電荷がＮ型半導体領域８０３に蓄積される。
　なお、Ｎ－型半導体領域８０２とＮ型半導体領域８０３とは、必ずしも図内に示されるように明確な境界線が設けられるわけではなく、例えば、Ｎ－型半導体領域８０２からＮ型半導体領域８０３に向かうにつれて、徐々にＮ型の不純物濃度が濃くなる。
　ＰＤ１５１（Ｎ－型半導体領域８０２及びＮ型半導体領域８０３）の上面及び側面は、遮光膜８０４により囲まれている。より具体的には、遮光膜８０４は、水平遮光部８０４Ａ、垂直遮光部８０４Ｂ、垂直遮光部８０４Ｃ、及び、水平遮光部８０４Ｄ（図８２）により構成される。また、遮光膜８０４は、例えば、図３の遮光膜２１９と同じ材質により構成される。
　水平遮光部８０４Ａは、固体撮像装置１０１ｊの受光面に対して平行な平面状の形状を有している。水平遮光部８０４Ａは、開口部８０４Ｅを除いて、ＰＤ１５１を構成するＮ－型半導体領域８０２及びＮ型半導体領域８０３の上面を覆っている。
　垂直遮光部８０４Ｂは、固体撮像装置１０１ｊの受光面に対して垂直な壁状の形状を有している。垂直遮光部８０４Ｂは、ＰＤ１５１を構成するＮ－型半導体領域８０２及びＮ型半導体領域８０３の側面を囲むように形成されている。
　垂直遮光部８０４Ｃは、水平遮光部８０４Ａと開口部８０４Ｅの境界付近に配置され、受光面に対して垂直な壁状の形状を有している。垂直遮光部８０４Ｃは、水平遮光部８０４Ａと垂直な方向において、水平遮光部８０４Ａを基準にして、垂直遮光部８０４Ｂと反対側（Ｎ型半導体領域８０８側）に形成される。また、垂直遮光部８０４Ｃは、水平遮光部８０４Ａと平行な方向において、垂直遮光部８０４Ｂと異なる位置に形成される。さらに、垂直遮光部８０４Ｃは、少なくともＴＲＸ１５２の垂直端子（電極）部１５２ＡＢと、ＭＥＭ１５４を構成するＮ型半導体領域８０８との間を遮光するように形成される。
　水平遮光部８０４Ｄについては後述する。
　開口部８０４Ｅは、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢをＮ－型半導体領域８０２に挿入し、Ｎ型半導体領域８０３に蓄積されている電荷を、Ｎ型半導体領域８０８に転送するために設けられる。
　なお、開口部８０４Ｅは、ＰＤ１５１を通過した光が通過しないように、できるだけ小さくすることが望ましい。また、開口部８０４Ｅは、入射角が大きい斜め光を通過しにくくするために、画素の端部（垂直遮光部８０４Ｂの近傍）に配置することが望ましい。
　なお、垂直遮光部８０４Ｃ及び水平遮光部８０４Ｄの少なくとも一方を形成しないようにすることも可能である。
　遮光膜８０４の周囲は、絶縁膜８０５により覆われている。絶縁膜８０５には、例えば、誘電率が高いＨｆＯ2、ＴａＯ2、Ａｌ2Ｏ3等からなる高誘電膜が用いられる。
　遮光膜８０４の周囲、及び、Ｎ－型半導体領域８０２の下面は、信号電荷とは逆の導電層であるＰ型半導体領域８０６により覆われている。Ｐ型半導体領域８０６の厚みは、ほぼ均一で、例えば２０ｎｍ以内とされる。Ｐ型半導体領域８０６は、遮光膜８０４と半導体基板８０１との界面に存在する欠陥準位からの電荷発生を抑制できる程度の不純物濃度を有し、ピンニング層として働く。
　なお、絶縁膜８０５は、高誘電膜からなり、所定の電位を有するので、Ｐ型半導体領域８０６のピンニング効果を向上させることができる。また、遮光膜８０４に外部から直接電位を与えることにより、同様の効果を得ることも可能である。
　半導体基板８０１の上面（素子形成面）には、ＴＲＸ１５２のゲート端子（電極）１５２Ａ、及び、ＴＲＧ１５５のゲート端子（電極）１５５Ａが形成されている。ゲート端子（電極）１５５Ａは、水平遮光部８０４Ａの上方に配置され、ゲート端子（電極）１５２Ａは、遮光膜８０４の開口部８０４Ｅの上方に配置されている。
　ＴＲＸ１５２のゲート端子（電極）１５２Ａは、水平端子（電極）部１５２ＡＡ及び垂直端子（電極）部１５２ＡＢにより構成される。水平端子（電極）部１５２ＡＡは、ゲート端子（電極）１５５Ａと同様に、半導体基板８０１の上面（素子形成面）に形成されている。垂直端子（電極）部１５２ＡＢは、水平端子（電極）部１５２ＡＡから垂直下方向に延びており、遮光膜８０４の開口部８０４Ｅを介して、Ｎ－型半導体領域８０２の内部まで延びている。
　水平遮光部２１９Ａの上方であって、半導体基板８０１の表面付近には、Ｐ型半導体領域８０７、Ｎ－型半導体領域８０９、及び、Ｐ＋型半導体領域８１０が形成されている。
　Ｐ型半導体領域８０７は、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢの右側であって、水平端子（電極）部１５２ＡＡの直下に配置されている。
　Ｎ－型半導体領域８０９は、ＴＲＧ１５５のゲート端子（電極）１５５Ａの右側に配置され、ＦＤ１５６を構成する。
　Ｐ＋型半導体領域８１０は、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢとＮ－型半導体領域８０９の間に配置されている。
　Ｎ型半導体領域８０８は、Ｐ型半導体領域８０７の直下に配置され、ＭＥＭ１５２を構成する。ゲート端子（電極）１５２Ａの垂直端子（電極）部１５２ＡＢとＮ型半導体領域８０８の間には、垂直遮光部８０４Ｃが配置されている。
　ＴＲＸ１５２のゲート端子（電極）１５２Ａに印加される駆動信号ＴＲＸがオンし、ＴＲＸ１５２がオンすると、Ｎ－型半導体領域８０２（ＰＤ１５１）とＮ型半導体領域８０８（ＭＥＭ１５４）との間にチャネルが形成される。そして、Ｎ型半導体領域８０３に蓄積されている電荷が、当該チャネルを介して、Ｎ型半導体領域８０８に転送され、Ｎ型半導体領域８０８において保持される。
　また、ＴＲＧ１５５のゲート端子（電極）１５５Ａに印加される駆動信号ＴＲＧがオンし、ＴＲＧ１５５がオンすると、Ｎ型半導体領域８０８（ＭＥＭ１５４）とＮ－型半導体領域８０９（ＦＤ１５６）との間にチャネルが形成される。そして、Ｎ型半導体領域８０８に保持されている電荷が、当該チャネルを介して、Ｎ－型半導体領域８０９に転送される。そして、Ｎ－型半導体領域８０９の電位が、信号レベルとして、図示せぬＡＭＰ１５９及びＳＥＬ１６０を介して、垂直信号線ＶＳＬに出力される。
　図７４及び図７５は、固体撮像装置１０１ｊの素子形成面の構成例を模式的に示す平面図である。なお、図７４において、垂直遮光部８０４Ｂが配置される領域を一点鎖線による補助線で示している。すなわち、図内の矢印で示されるように、２本の補助線の間が、垂直遮光部８０４Ｂが配置される領域である。また、図７５は、図７４から垂直遮光部８０４Ｂが配置される領域を示す補助線を削除し、水平遮光部８０４Ａが配置される領域を示す斜線のパターンを追加した図である。
　図７４及び図７５には、画素アレイ部１１１を構成する画素Ｐ１乃至Ｐ４の４つの画素が示されている。画素Ｐ１と画素Ｐ２とは、図内で横方向（行方向）に隣接し、画素内のレイアウトが互いに左右対称になっている。画素Ｐ３と画素Ｐ４とは、図内で横方向（行方向）に隣接し、画素内のレイアウトが互いに左右対称になっている。画素Ｐ１と画素Ｐ３とは、図内で縦方向（列方向）に隣接し、画素内のレイアウトが互いに上下対称になっている。画素Ｐ２と画素Ｐ４とは、図内で縦方向（列方向）に隣接し、画素内のレイアウトが互いに上下対称になっている。
　また、図７４に示されるように、垂直遮光部８０４Ｂは、複数個の画素が行方向及び列方向に配置された画素アレイ部１１１において、行方向に隣接する各画素列と画素列との間に、複数画素にわたって列方向に延在するように配置される。また、垂直遮光部８０４Ｂは、画素アレイ部１１１において、列方向に隣接する各画素行と画素行との間に、複数画素にわたって行方向に延在するように配置される。
　さらに、図７５に示されるように、水平遮光部２１９Ａは、各画素の開口部２１９Ｃを除いた全領域にわたって配置される。これにより、各画素は、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢの周囲を囲む開口部８０４Ｅを除いて、水平遮光部８０４Ａにより遮光される。
　従って、ＰＤ１５１により吸収されずに通過した光は、水平遮光部８０４Ａにより反射され、水平遮光部８０４Ａより上層への侵入が妨げられる。仮に、ＰＤ１５１により吸収されずに通過した光が、遮光膜８０４の開口部８０４Ｅを通過したとしても、垂直遮光部８０４Ｃにより、ＭＥＭ１５４を構成するＮ型半導体領域８０８の方向に侵入することが防止される。これにより、例えば、ＰＤ１５１を通過した光により発生した電荷が、ＭＥＭ１５４を構成するＮ型半導体領域８０８やＦＤ１５６を構成するＮ－型半導体領域８０９に侵入し、ノイズが発生することが防止される。また、垂直遮光部８０４Ｂにより、隣接する画素から入射した光がＰＤ１５１に漏れこみ、混色等のノイズが発生することが防止される。
　また、ゲート端子（電極）１５２Ａの水平端子（電極）部１５２ＡＡの直下の半導体基板８０１の表面に形成されるチャネルは、Ｎ型半導体領域８０８、Ｐ＋型半導体領域８１０等より浅く形成するこができる。従って、水平端子（電極）部１５２ＡＡの下部において、水平遮光部８０４Ａの厚みを調整したり、垂直遮光部８０４Ｃを設けたりすることが可能である。これにより、さらにＮ型半導体領域８０８やＮ－型半導体領域８０９への電荷の漏れこみを抑制することができる。
　また、ゲート端子（電極）１５２Ａが絶縁膜と接する領域をメタルゲート構造とすることで、さらに遮光能力を向上させることができる。
｛固体撮像装置１０１ｊの製造方法｝
　次に、図７６乃至図８３を参照して、固体撮像装置１０１ｊの製造方法について説明する。なお、図７６乃至図８３において、図７３と対応する部分には同じ符号を付してある。ただし、図を分かりやすくするために、説明と関係ない部分の符号の図示は適宜省略する。
　まず、図７６に示されるように、信号電荷と逆の導電層であるＰ型半導体領域８０６、及び、犠牲膜として用いられるＰ＋型半導体領域８５１が、単結晶のシリコンからなる半導体基板８０１内にイオン（例えば、ボロン）注入により形成される。Ｐ型半導体領域８０６及びＰ＋型半導体領域８５１は、上述した遮光膜８０４及びピンニング層となる領域に形成される。このとき、後のウェットエッチングの工程で、Ｐ＋型半導体領域８５１のみ除去され、Ｐ型半導体領域８０６が除去されないように、Ｐ型半導体領域８０６及びＰ＋型半導体領域８５１の不純物濃度が調整される。
　次に、光電変換を行う空乏層を形成するために、信号電荷と同じ導電層であるＮ－型半導体領域８０２及びＮ型半導体領域８０３が、イオン注入によりピンニング層の一部に形成される。
　次に、図７７に示されるように、半導体基板８０１の上面に、単結晶のシリコン膜が、エピタキシャル成長により成膜される。そして、生成した単結晶のシリコン膜に、転送チャネル、転送ゲート、電荷保持部、及び、周辺回路等が形成される。具体的には、例えば、ゲート端子（電極）１５２Ａ、ゲート端子（電極）１５５Ａ、Ｐ型半導体領域８０７、Ｎ型半導体領域８０８、Ｎ－型半導体領域８０９、及び、Ｐ＋型半導体領域８１０等が形成される。
　次に、図７８に示されるように、半導体基板８０１の上面に配線層（不図示）が形成された後、半導体基板８０１の上面に支持基板８５２が貼り合わされる。ここで、支持基板８５２は、信号回路が形成されたものであってもよい。
　なお、図７８以降の図では、これまでの図と上下方向が逆になっている。
　次に、図７９に示されるように、ＣＭＰにより、半導体基板８０１の裏面が、Ｎ－型半導体領域８０２（ＰＤ１５１）の表面付近まで薄膜化される。
　次に、図８０に示されるように、半導体基板８０１の裏面側から、反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、Ｐ型半導体領域８０６が除去される。これにより、半導体基板８０１の裏面から垂直方向に延び、Ｐ＋型半導体領域８５１まで達するトレンチ８５３が形成される。なお、トレンチ８５３の周囲において、Ｐ型半導体領域８０６が、ピンニング層として十分機能する厚さの分だけ薄く均一に除去されずに残される。
　次に、図８１に示されるように、酸系の薬液を用いたウェットエッチングによりＰ＋型半導体領域８５１が除去される。ここで、上述したように、Ｐ型半導体領域８０６がピンニング層として残り、Ｐ＋型半導体領域８５１のみが除去されるように、薬液の成分比が調整される。これにより、トレンチ８５３が、Ｐ＋型半導体領域８５１が除去された部分まで延びる。また、Ｐ型半導体領域８０６が、薄く均一に形成される。
　次に、図８２に示されるように、トレンチ８５３の内壁の表面のシリコンの界面準位を抑制するために、例えば原子層堆積法（ＡＬＤ）等の方法により、トレンチ８５３の内壁の表面に絶縁膜８０５が成膜される。
　次に、例えば、ＣＶＤ等の方法により、金属膜がトレンチ８５３内に埋め込まれ、遮光膜８０４の水平遮光部８０４Ａ、垂直遮光部８０４Ｂ、及び、垂直遮光部８０４Ｃが形成される。また、半導体基板８０１の裏面に、トレンチ８５３の入り口があった部分を塞ぐように、水平遮光部８０４Ｄが形成される。水平遮光部８０４Ｄは、例えば、画素アレイ部１１１において行方向に隣接する各画素列と画素列との間に、複数画素にわたって列方向に延在するように配置される。また、水平遮光部８０４Ｄは、例えば、画素アレイ部１１１において列方向に隣接する各画素行と画素行との間に、複数画素にわたって行方向に延在するように配置される。
　なお、このとき、画像信号の黒レベルを決めるための画素領域、及び、位相差検出用画素の一部の領域等を遮光する金属膜を形成するようにしてもよい。
　また、半導体基板８０１の裏面に、絶縁膜８０５が成膜される。
　次に、図８３に示されるように、半導体基板８０１の裏面に、オンチップカラーフィルタ８５４、及び、オンチップマイクロレンズ８５５等が形成され、固体撮像装置１０１ｊが完成する。
　固体撮像装置１０１ｊでは、上述した固体撮像装置１０１ａとほぼ同様の効果を奏することができる。
　さらに、固体撮像装置１０１ｊでは、固体撮像装置１０１ａのように基板の貼り合わせによる接合界面が存在しないため、ＴＲＸ１５２のチャネル内に欠陥準位が存在しない。また、ＰＤ１５１、ＴＲＸ１５２、ＭＥＭ１５４等が、全て単結晶のシリコンにより形成される。従って、ＰＤ１５１とＭＥＭ１５４との間の電荷の転送不良を防止することができる。
　また、固体撮像装置１０１ｊでは、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢと、ＭＥＭ１５４を構成するＮ型半導体領域８０８との間を遮光する垂直遮光部８０４Ｃを設けることにより、遮光性能をさらに向上させることができる。
　さらに、固体撮像装置１０１ｊでは、Ｐ型半導体領域８０６を薄く均一に形成することができ、ＰＤ１５１を構成するＮ－型半導体領域８０２の体積を拡大することができる。その結果、飽和電荷量が増大し、感度が向上する。また、斜入射光特性が向上する。
　なお、例えば、上述した図７６の工程において、柱状のＰ型半導体領域８０６の部分を、前記柱の中芯部分に信号電荷と逆の導電型となる導電層（Ｐ型導電層。以下、内側導電層と称する）、内側導電層の周囲に不純物が注入されていないシリコン層（以下、単にシリコン層と称する）、シリコン層の周囲に信号電荷と逆の導電型の導電層（Ｐ型導電層。以下、外側導電層と称する）を配置した構造とすることも可能である。これにより、例えば、上述した図８０及び図８１の工程において、ドライエッチングにより内側導電層を除去した後、アルカリ系の薬液を用いたウェットエッチングによりシリコン層を除去し、外側導電層のみを残すことにより、図７３のＰ型半導体領域８０６と同じ形状の導電層を容易に形成することが可能になる。
＜１１．第１１の実施の形態＞
　次に、図８４乃至図１２９を参照して、本技術の第１１の実施の形態について説明する。
｛固体撮像装置１０１ｋの構成例｝
　図８４は、本技術の第１１の実施の形態に係る固体撮像装置１０１ｋの断面を模式的に示している。図８４には、固体撮像装置１０１ｋの１つの画素を含む部分の断面が示されているが、他の画素も基本的に同じ構成を有している。また、図８４において、下側が固体撮像装置１０１ｋの受光面となる。
　固体撮像装置１０１ｋは、上述した本技術の第１０の実施の形態に係る固体撮像装置１０１ｊと比較して、画素の断面の構成及び製造方法が主に異なる。
　固体撮像装置１０１ｋにおいては、半導体基板１００１の裏面付近にＰＤ１５１が埋め込まれている。そして、ＰＤ１５１の上面及び側面は、遮光膜１００２で覆われている。具体的には、遮光膜１００２は、水平遮光部１００２Ａ及び垂直遮光部１００２Ｂにより構成される。また、遮光膜１００２は、例えば、図３の遮光膜２１９と同じ材質により構成される。
　水平遮光部１００２Ａは、固体撮像装置１０１ｋの受光面に対して平行な平面状の形状を有している。水平遮光部１００２Ａは、開口部１００２Ｃを除いて、ＰＤ１５１の上面を覆っている。また、水平遮光部１００２Ａは、図７５を参照して上述した第１０の実施の形態の水平遮光部８０４Ａと同様に、画素アレイ部１１１の各画素の開口部１００２Ｃを除いた全領域にわたって配置される。
　垂直遮光部１００２Ｂは、固体撮像装置１０１ｋの受光面に対して垂直な壁状の形状を有している。垂直遮光部１００２Ｂは、ＰＤ１５１の側面を囲むように形成されている。また、垂直遮光部１００２Ｂは、図７４を参照して上述した第１０の実施の形態の垂直遮光部８０４Ｂと同様に、画素アレイ部１１１において行方向に隣接する各画素列と画素列との間に、複数画素にわたって列方向に延在するように配置される。さらに、垂直遮光部１００２Ｂは、図７４を参照して上述した第１０の実施の形態の垂直遮光部８０４Ｂと同様に、画素アレイ部１１１において列方向に隣接する各画素行と画素行との間に、複数画素にわたって行方向に延在するように配置される。
　開口部１００２Ｃは、ＴＲＸ１５２のゲート端子（電極）１５２Ａの垂直端子（電極）部１５２ＡＢをＰＤ１５１に挿入し、ＰＤ１５１に蓄積されている電荷を、ＭＥＭ１５４に転送するために設けられる。
　ＰＤ１５１により吸収されずに通過した光は、水平遮光部１００２Ａにより反射され、水平遮光部１００２Ａより上層への侵入が妨げられる。これにより、例えば、ＰＤ１５１を通過した光により発生した電荷が、ＭＥＭ１５４やＦＤ１５６に侵入し、ノイズが発生することが防止される。また、垂直遮光部１００２Ｂにより、隣接する画素から入射した光がＰＤ１５１に漏れこみ、混色等のノイズが発生することが防止される。
　なお、開口部１００２Ｃは、ＰＤ１５１を通過した光が通過しないように、できるだけ小さくすることが望ましい。また、開口部１００２Ｃは、入射角が大きい斜め光を通過しにくくするために、画素の端部（垂直遮光部１００２Ｂの近傍）に配置することが望ましい。
　半導体基板１００１の上面（素子形成面）には、ＴＲＸ１５２のゲート端子（電極）、ＴＲＧ１５５のゲート端子（電極）１５５Ａ、及び、画素トランジスタのゲート端子（電極）１００５Ａが形成されている。ゲート端子（電極）１５５Ａ及びゲート端子（電極）１００５Ａは、水平遮光部１００２Ａの上方に配置され、ゲート端子（電極）１５２Ａは、遮光膜１００２の開口部１００２Ｃの上方に配置されている。
　ＴＲＸ１５２のゲート端子（電極）１５２Ａは、水平端子（電極）部１５２ＡＡ及び垂直端子（電極）部１５２ＡＢにより構成される。水平端子（電極）部１５２ＡＡは、他のトランジスタのゲート端子（電極）と同様に、半導体基板１００１の素子形成面に形成されている。垂直端子（電極）部１５２ＡＢは、水平端子（電極）部１５２ＡＡから垂直下方向に延びており、遮光膜１００２の開口部１００２Ｃを介して、ＰＤ１５１の内部まで延びている。
　水平遮光部１００２Ａの上方であって、半導体基板１００１の上面付近には、ＦＤ１５６、ソースドレイン領域（ＳＤ）１００３及び１００４が形成されている。ＦＤ１５６は、ゲート端子（電極）１５５Ａの右側に配置されている。ＳＤ１００３及びＳＤ１００４は、ゲート端子（電極）１００５Ａの左右の両隣に配置されている。
　また、ゲート端子（電極）１５２Ａの水平端子（電極）部１５２ＡＡの直下、かつ、水平遮光部１００２Ａの上方であって、半導体基板１００１の上面から少し奥に入った位置にＭＥＭ１５４が形成されている。
　ＴＲＸ１５２のゲート端子（電極）１５２Ａに印加される駆動信号ＴＲＸがオンし、ＴＲＸ１５２がオンすると、ＰＤ１５１とＭＥＭ１５４との間にチャネルが形成される。そして、ＰＤ１５１に蓄積されている電荷が、当該チャネルを介してＭＥＭ１５４に転送され、ＭＥＭ１５４において保持される。
　また、ＴＲＧ１５５のゲート端子（電極）１５５Ａに印加される駆動信号ＴＲＧがオンし、ＴＲＧ１５５がオンすると、ＭＥＭ１５４とＦＤ１５６との間にチャネルが形成される。そして、ＭＥＭ１５４に保持されている電荷が、当該チャネルを介してＦＤ１５６に転送される。そして、ＦＤ１５６の電位が、信号レベルとして、図示せぬＡＭＰ１５９及びＳＥＬ１６０を介して、垂直信号線ＶＳＬに出力される。
｛固体撮像装置１０１ｋの製造方法｝
　次に、図８５乃至図１２９を参照して、固体撮像装置１０１ｋの製造方法について説明する。
（第１の製造方法）
　最初に、図８５乃至図９８を参照して、固体撮像装置１０１ｋの第１の製造方法について説明する。
　まず、図８５に示されるように、半導体基板１１０１の表面にハードマスク１１０２が形成される。ハードマスク１１０２は、例えば、ＳｉＯ2又はＳｉＮからなる。また、ハードマスク１１０２は、遮光膜１００２の開口部１００２Ｃが形成される位置に形成される。
　次に、図８６に示されるように、半導体基板１１０１の表面のハードマスク１１０２を除く領域に、犠牲膜１１０３が成膜される。犠牲膜１１０３には、例えば、シリコンと格子整合する材料であるＳｉＧｅが用いられる。
　また、犠牲膜１１０３の厚さは、遮光性と視認性を考慮して、例えば、２００ｎｍ以上に設定される。ここで、視認性とは、後述するように、犠牲膜１１０３の一部が除去されずに残され、アライメントマークとして用いられるため、アライメントマークとしての視認性のことを指す。
　なお、図８７に示されるように、犠牲膜１１０３を、ハードマスク１１０２の上端を超えるまで成長させるようにしてもよい。この場合、図８８に示されるように、ＣＭＰにより、犠牲膜１１０３が所定の厚さまで研磨される。
　次に、図８９に示されるように、ウェットエッチングにより、ハードマスク１１０２が除去される。
　次に、図９０に示されるように、エピタキシャル成長により、半導体基板１１０１及び犠牲膜１１０３の上面にシリコン膜１１０４が成膜される。
　次に、図９１に示されるように、ＣＭＰにより、シリコン膜１１０４が所定の厚さまで研磨される。
　次に、図９２に示されるように、画素回路が形成される。すなわち、ＰＤ１５１、ゲート端子（電極）１５２Ａ、ＭＥＭ１５４、ゲート端子（電極）１５５Ａ、ＳＤ１００３、ＳＤ１００４、ゲート端子（電極）１００５Ａ等が形成される。また、例えば、シリコン膜１１０４の上層に図示せぬ配線層が形成される。
　次に、図示せぬ配線層の上層に、図示せぬ支持基板が貼り合わされる。また、図９３に示されるように、半導体基板１００１の裏面が、ＰＤ１５１の表面付近まで薄膜化される。
　なお、図９３以降の図面は、これまでの図面と上下方向が逆になっている。
　次に、図９４に示されるように、半導体基板１００１の裏面にトレンチ１１０５が形成される。トレンチ１１０５は、遮光膜１００２の垂直遮光部１００２Ｂが形成される位置に形成され、先端が犠牲膜１１０３に達する。
　なお、トレンチ１１０５は、例えば、図１９を参照して上述した方法と同様の方法により形成される。
　また、画素領域以外の領域（例えば、スクライブ領域）においては、トレンチ１１０５は形成されない。
　次に、図９５に示されるように、所定の薬液を用いたウェットエッチングにより、犠牲膜１１０３が除去される。そして、犠牲膜１１０３が除去された位置に水平方向に広がり、トレンチ１１０５と繋がる空洞部１１０６が形成される。空洞部１１０６の断面の厚みは、ほぼ均一となる。
　なお、例えば、ＨＦ、Ｈ2Ｏ2、ＣＨ3ＣＯＯＨを混合した薬液が、ウェットエッチングに用いられる。
　また、上述したように、画素領域以外の領域においては、トレンチ１１０５が形成されていない。従って、図９６に示されるように、図９５の工程において、ウェットエッチングにより犠牲膜１１０３が除去されずに、そのまま残る。そして、図内の点線で囲まれた犠牲膜１１０３の開口部１１０３Ａが、アライメントマークとして用いられる。
　次に、図９７に示されるように、遮光膜１００２が生成される。例えば、まず、トレンチ１１０５及び空洞部１１０６の表面に、図示せぬ固定電荷膜が成膜される。この固定電荷膜は、例えば、ＨｆＯ2、Ａｌ2Ｏ3等の膜からなる。
　次に、固定電荷膜の表面に、図示せぬ絶縁膜が成膜される。この絶縁膜は、例えば、ＳｉＯ2膜からなる。
　次に、遮光膜１００２が、トレンチ１１０５及び空洞部１１０６内に埋め込まれる。
　次に、図９８に示されるように、半導体基板１１０１の裏面に平坦化膜１１０７が成膜された後、オンチップカラーフィルタ１１０８、及び、オンチップマイクロレンズ１１０９等が形成され、固体撮像装置１０１ｋが完成する。
　この第１の製造方法においては、図９６を参照して上述したように、特別な製造工程を設けずに、固体撮像装置１０１ｋのアライメントマークを形成することができる。
　図９９は、第１の製造方法による固体撮像装置１０１ｋのアライメントマークの製造工程と、上述した図７３の固体撮像装置１０１ｊのアライメントマークの製造工程を比較した図である。なお、製造工程Ａは、固体撮像装置１０１ｋのアライメントマークの製造工程を示し、製造工程Ｂは、固体撮像装置１０１ｊのアライメントマークの製造工程を示している。
　固体撮像装置１０１ｋでは、上述したように、図９０の工程で、ＳｉＧｅからなる犠牲膜１１０３の上面にシリコン膜１１０４をエピタキシャル成長させ、図９１の工程で、シリコン膜１１０４を研磨するだけで、図内の点線の四角で囲まれる部分にアライメントマークを形成することが可能である。
　一方、固体撮像装置１０１ｊでは、ボロンを注入したシリコンからなる犠牲膜（図７６及び図７７のＰ＋型半導体領域８５１）の上面にシリコン膜をエピタキシャル成長させ、シリコン膜を研磨する工程までは、固体撮像装置１０１ｋとほぼ同様である。
　ここで、ボロンを注入したシリコンは、視認性が悪く、アライメントマークに用いることは難しい。また、視認性を上げるためにボロンの濃度を高くすると、欠陥が多発し、エピタキシャル成長させるシリコン膜にも欠陥が多発するようになり、品質が低下する。
　そこで、次に、前処理が行われた後、シリコン膜の表面がフォトレジストによりマスクされる。そして、アライメントマークの加工が行われた後、後処理が行われる。これにより、図内の点線の四角で囲まれる部分にアライメントマークが形成される。
　このように、固体撮像装置１０１ｋでは、固体撮像装置１０１ｊと比較して、アライメントマークの製造工程を削減することができる。
　なお、ここで、図１００乃至図１０３を参照して、アライメントマークが形成される領域において、画素領域と同様に、犠牲膜１１０３を除去してアライメントマークを形成できるか否かについて検討する。
　例えば、図１００の点線の丸で囲まれる犠牲膜１１０３の開口部１１０３Ａの周囲に、図１０１に示されるように、トレンチ１１０５が形成される。
　次に、図１０２に示されるように、ウェットエッチングにより、犠牲膜１１０３が除去され、空洞部１１０６が形成される。このとき、図内の点線１１２１で囲まれる領域、すなわち、犠牲膜１１０３の端部において、犠牲膜の残骸１１０３Ｂ及び１１０３Ｃが残る場合がある。
　次に、図１０３に示されるように、トレンチ１１０５及び空洞部１１０６の表面に、固定電荷膜及び絶縁膜からなる膜１１２２が成膜された後、遮光膜１００２が埋め込まれる。
　ここで、点線１１２１で囲まれる領域には、残骸１１０３Ｂ及び１１０３Ｃが除去されずに残っている。そのため、この領域をアライメントマークに使用する場合、マークの形状にバラツキが生じ、かつ、左右対称の形状とならない。従って、アライメントマークの認識精度が低下することが想定されるため、点線１１２１で囲まれる領域はアライメントマークには適しないと考えられる。
（第２の製造方法）
　次に、図１０４乃至図１２０を参照して、固体撮像装置１０１ｋの第２の製造方法について説明する。なお、図１０４乃至図１２０において、図８５乃至図９８と対応する部分には、同じ符号を付してある。
　まず、図１０４に示されるように、上述した図８５の工程と同様に、半導体基板１１０１の表面にハードマスク１１０２が形成される。
　次に、図１０５に示されるように、半導体基板１１０１の表面のハードマスク１１０２を除く領域に、犠牲膜１２０１が成膜される。
　犠牲膜１２０１には、第１の製造方法の犠牲膜１１０３と同様に、ＳｉＧｅが用いられる。ただし、犠牲膜１２０１は犠牲膜１１０３と異なり、Ｇｅの濃度が、中央部ほど濃く、上端及び下端に近づくほど薄くなるように調整される。これにより、犠牲膜１２０１のウェットエッチングレート（ＷＥＲ）が、中央部ほど速く、上端及び下端に近づくほど遅くなる。
　なお、図１０６に示されるように、犠牲膜１２０１を、ハードマスク１１０２の上端を超えるまで成長させるようにしてもよい。この場合、図１０７に示されるように、ＣＭＰにより、犠牲膜１２０１が所定の厚さまで研磨される。また、研磨後の犠牲膜１２０１のＧｅの濃度が、中央部ほど濃く、上端及び下端に近づくほど薄くなるように、成膜時の犠牲膜１２０１のＧｅの濃度が調整される。
　次に、図１０８に示されるように、上述した図８９の工程と同様に、ウェットエッチングにより、ハードマスク１１０２が除去される。
　次に、図１０９に示されるように、上述した図９０の工程と同様に、エピタキシャル成長により、半導体基板１１０１及び犠牲膜１２０１の上面にシリコン膜１１０４が成膜される。
　次に、図１１０に示されるように、上述した図９１の工程と同様に、ＣＭＰにより、シリコン膜１１０４が所定の厚さまで研磨される。
　次に、図１１１に示されるように、上述した図９２の工程と同様に、画素回路が形成される。
　次に、図１１２に示されるように、上述した図９３の工程と同様に、図示せぬ支持基板が貼り合わされるとともに、半導体基板１１０１の裏面が薄膜化される。
　なお、図１１２以降の図では、これまでの図と上下方向が逆になっている。
　次に、図１１３に示されるように、上述した図９４の工程と同様に、半導体基板１１０１の裏面にトレンチ１２０２が形成される。トレンチ１２０２の先端は、犠牲膜１２０１まで達する。
　次に、図１１４に示されるように、上述した図９５の工程と同様に、ウェットエッチングにより、犠牲膜１２０１が除去される。これにより、トレンチ１２０２と繋がり、トレンチ１２０２に対して垂直で、水平方向に延びる空洞部１２０３が形成される。
　ここで、上述したように、犠牲膜１２０１は、中央部ほどＷＥＲが速く、上端及び下端に近づくほどＷＥＲが遅くなる。従って、犠牲膜１２０１を除去した後の空洞部１２０３は、トレンチ１２０２に近い位置ほど厚く、トレンチ１２０２から遠い位置ほど薄くなる。すなわち、空洞部１２０３の断面は、トレンチ１２０２との接続部分が最も厚く、端部に向けて細くなるテーパ状となる。
　次に、図１１５に示されるように、遮光膜１００２が生成される。例えば、まず、トレンチ１２０２及び空洞部１２０３の表面に、図示せぬ絶縁膜が成膜される。この絶縁膜は、例えば、ＳｉＯ2膜からなる。次に、遮光膜１００２が、トレンチ１２０２及び空洞部１２０３内に埋め込まれる。
　ここで、図１１６を参照して、第１の製造方法と第２の製造方法での遮光膜１００２の形状の違いについて説明する。図１１６の上の図は、第１の製造方法で生成した遮光膜１００２の断面を模式的に示し、下の図は、第２の製造方法で生成した遮光膜１００２の断面を模式的に示している。
　第１の製造方法の場合、図９６を参照して上述したように、水平遮光部１００２Ａが形成される空洞部１１０６の断面の厚みはほぼ均一となる。従って、図１１６の上の図に示されるように、水平遮光部１００２Ａの断面の厚みはほぼ均一となる。
　ここで、例えば、ＣＶＤ等の方法により、トレンチ１１０５及び空洞部１１０６内に遮光膜１００２を埋め込む場合、トレンチ１１０５の入り口からトレンチ１１０５内に原料ガスやキャリアガスが導入される。このとき、原料ガスやキャリアガスが滞留して、空洞部１１０６内に十分届かないことがある。特に、空洞部１１０６の端部に近くなり、トレンチ１１０５の入り口からの距離が遠くなるほど、原料ガスやキャリアガスが十分に届きにくくなる。その結果、例えば、図１１６の上の図に示されるように、水平遮光部１００２Ａ内にボイド１２５１及び１２５２が生じ、遮光性能が低下する恐れがある。
　一方、第２の製造方法の場合、図１１４を参照して上述したように、水平遮光部１００２Ａが形成される空洞部１２０３の断面は、テーパ状となり、トレンチ１２０２との接続部分が最も厚くなり、端部に向けて細くなる。
　ここで、例えば、ＣＶＤ等の方法により、トレンチ１２０２の入り口からトレンチ１２０２及び空洞部１２０３内に遮光膜１００２を埋め込む場合、上述したように、原料ガスやキャリアガスが滞留して、空洞部１２０３内に十分届かないことがある。特に、空洞部１２０３の端部に近くなるほど、原料ガスやキャリアガスが十分に届きにくくなる。しかし、空洞部１２０３が、テーパ状であり、トレンチ１２０２との接続部分の間口が広がっているため、原料ガスやキャリアガスの滞留が緩和される。また、空洞部１２０３の端部が先細りになっているため、空洞部１２０３の端部に届くガスの量が減少しても、隙間なく空洞部１２０３を埋めることが可能になる。その結果、図１１６の下の図に示されるように、垂直遮光部１００２Ｂとの接続部分から端部（開口部１００２Ｃ）に向けて細くなるテーパ状であり、ボイドのない水平遮光部１００２Ａを形成することができ、遮光性能を良好に保つことができる。
　次に、図１１７乃至図１１９を参照して、トレンチ１２０２の深さと水平遮光部１００２Ａの形状の関係について説明する。
　図１１７は、トレンチ１２０２を犠牲膜１２０１の表面の浅い位置まで形成した場合の水平遮光部１００２Ａの形状の例を模式的に示している。図１１８は、トレンチ１２０２を犠牲膜１２０１の中央くらいまで形成した場合の水平遮光部１００２Ａの形状の例を模式的に示している。図１１９は、トレンチ１２０２を犠牲膜１２０１より深い位置まで形成した場合の水平遮光部１００２Ａの形状の例を模式的に示している。
　トレンチ１２０２を犠牲膜１２０１の表面の浅い位置まで形成した場合、水平遮光部１００２Ａの断面の形状は、上下対称なテーパ状とはならず、トレンチ１２０２（垂直遮光部１００２Ｂ）の方向に偏ったテーパ状になる。
　一方、トレンチ１２０２を犠牲膜１２０１の中央くらいまで形成した場合と、犠牲膜１２０１より深い位置まで形成した場合とでは、水平遮光部１００２Ａの形状には、大きな差は見られない。すなわち、水平遮光部１００２Ａの断面の形状は、ほぼ上下対称なテーパ状になる。
　製造方法の説明に戻り、次に、図１２０に示されるように、上述した図９８の工程と同様に、半導体基板１１０１の裏面に、平坦化膜１１０７、オンチップカラーフィルタ１１０８、及び、オンチップマイクロレンズ１１０９等が形成され、固体撮像装置１０１ｋが完成する。
　以上のように、第２の製造方法では、遮光膜１００２の水平遮光部１００２Ａの断面をテーパ状にすることで、ボイドのない遮光性の優れた遮光膜１００２を形成することができる。
　ここで、テーパ状の水平遮光部１００２Ａの厚さの条件について検討する。
　図１２１の上の表は、水平遮光部１００２Ａの材質及び厚みと、光の透過率との関係を示している。
　例えば、水平遮光部１００２ＡをＷにより構成する場合、厚さを８０ｎｍ以上にすると、透過率は－５０ｄＢ以下になり、厚さを１８０ｎｍ以上にすると、透過率は－１００ｄＢ以下になる。水平遮光部１００２ＡをＴｉにより構成する場合、厚さを７０ｎｍ以上にすると、透過率は－５０ｄＢ以下になり、厚さを１４０ｎｍ以上にすると、透過率は－１００ｄＢ以下になる。水平遮光部１００２ＡをＴａにより構成する場合、厚さを７０ｎｍ以上にすると、透過率は－５０ｄＢ以下になり、厚さを１５０ｎｍ以上にすると、透過率は－１００ｄＢ以下になる。水平遮光部１００２ＡをＡｌにより構成する場合、厚さを４０ｎｍ以上にすると、透過率は－５０ｄＢ以下になり、厚さを７０ｎｍ以上にすると、透過率は－１００ｄＢ以下になる。
　そして、水平遮光部１００２Ａの材質、及び、要求される遮光性能により、水平遮光部１００２Ａの最薄値Ｄｍｉｎが決定される。なお、最薄値Ｄｍｉｎは、水平遮光部１００２Ａの先端の尖った部分ではなく、先端から少し離れた位置における厚みとされる。
　例えば、最薄値Ｄｍｉｎは、水平遮光部１００２Ａの先端（開口部１００２Ｃの端部）から所定の距離だけ離れた位置の厚みとされる。
　或いは、例えば、最薄値Ｄｍｉｎは、水平遮光部１００２Ａと垂直遮光部１００２Ｂの接続部分から水平遮光部１００２Ａの先端までの長さをＬとした場合、水平遮光部１００２Ａの先端からＬ×ｘ（％）の距離だけ離れた位置の厚みとされる。ｘは、例えば、１０％以下に設定される。より具体的には、ｘは、例えば、０．５％、１％、３％、５％、７％、又は、１０％等の値に設定される。
　例えば、水平遮光部１００２ＡをＷにより構成し、透過率を－５０ｄＢ以下とする場合、水平遮光部１００２Ａの最薄値Ｄｍｉｎは、８０ｎｍ以上に設定される。
｛固体撮像装置１０１ｋの第３の製造方法｝
　次に、図１２２乃至図１２８を参照して、固体撮像装置１０１ｋの第３の製造方法について説明する。第３の製造方法では、ＳＯＮ（Silicon On Nothing）技術が用いられる。
　まず、図１２２に示されるように、シリコンからなる半導体基板１３０１の表面に垂直なトレンチが、所定の間隔で複数形成される。なお、ＴＲＸ１５２の垂直端子（電極）部１５２ＡＢが形成される領域１３０１Ａには、トレンチは形成されない。
　次に、図１２２の半導体基板１３０１に対して、Ｈ2ガスを用いたアニール処理が約１１００度の環境下で約１０分行われる。これにより、図１２３に示されるように、半導体基板１３０１に水平方向の空洞部１３０１Ｂが形成される。なお、空洞部１３０１Ｂの先端は、少し丸みを帯びた形状となる。
　次に、図１２４に示されるように、半導体基板１３０１の表面に、空洞部１３０１Ｂに通じる穴があけられる。そして、その穴から、所定の機械的強度を持つ補強膜１３０２が空洞部１３０１Ｂに埋め込まれ、エピタキシャル成長させる。また、半導体基板１３０１の表面の穴付近には、ポリシリコン１３０３が形成される。
　なお、補強膜１３０２は、例えば、ＳｉＯ2等の酸化膜、Ｈｉｇｈ－ｋ膜、又は、Ｈｉｇｈ－ｋ膜と酸化膜の積層膜とすることができる。
　例えば、図１２３の半導体基板１３０１をそのまま用いた場合、水平方向の空洞部１３０１Ｂが形成されているため、加工時に半導体基板１３０１の変形や損傷が発生するおそれがある。これに対して、空洞部１３０１Ｂを補強膜１３０２で埋めることにより、半導体基板１３０１の機械的強度が向上し、半導体基板１３０１の変形や損傷を防止することができる。
　次に、図１２５に示されるように、上述した図９２の工程と同様に、画素回路が形成される。
　次に、図１２６に示されるように、上述した図９３の工程と同様に、図示せぬ支持基板が貼り合わされるとともに、半導体基板１３０１の裏面が薄膜化される。
　なお、図１２６以降の図では、これまでの図と上下方向が逆になっている。
　次に、図１２７に示されるように、上述した図９４の工程と同様に、半導体基板１３０１の裏面にトレンチ１３０１Ｃが形成される。このとき、補強膜１３０２が設けられていなければ、トレンチ１３０１Ｃが空洞部１３０１Ｂを突き抜けて、半導体基板１３０１が想定以上に深く掘り込まれる恐れがある。しかし、補強膜１３０２によりトレンチ１３０１Ｃが堰き止められるため、半導体基板１３０１が想定以上に掘り込まれることが防止される。
　さらに、例えばアンモニア等の薬液を用いたウェットエッチングにより、補強膜１３０２が除去され、空洞部１３０１Ｂが再度形成される。このとき、上述した図１２４の工程において、補強膜１３０２を形成するための穴に、補強膜１３０２の形成後に形成されたポリシリコン１３０３は、除去されずに残る。
　次に、図１２８に示されるように、遮光膜１００２が生成される。例えば、まず、トレンチ１３０１Ｃ及び空洞部１３０１Ｂの表面に、図示せぬ絶縁膜が成膜される。この絶縁膜は、例えば、ＳｉＯ2膜からなる。次に、遮光膜１００２が、トレンチ１３０１Ｃ及び空洞部１３０１Ｂ内に埋め込まれる。
　次に、図９８や図１１３を参照して上述したように、オンチップカラーフィルタ及びオンチップマイクロレンズ等が形成され、固体撮像装置１０１ｋが完成する。
　ここで、図１２９を参照して、例えば第１の製造方法のように犠牲膜を用いたウェットエッチングにより半導体基板に空洞部を形成し、水平遮光部１００２Ａを形成した場合と、第３の製造方法のようにＳＯＮを用いて半導体基板に空洞部を形成し、水平遮光部１００２Ａを形成した場合の構造上の違いについて説明する。図１２９の上の図は、第１の製造方法により形成した遮光膜１００２の形状の例を模式的に示し、下の図は、第３の製造方法により形成した遮光膜１００２の形状の例を模式的に示している。
　前者の場合、水平遮光部１００２Ａの先端部（開口部１００２Ｃの端部）の断面の形状は、ほぼ矩形となる。一方、後者の場合、水平遮光部１００２Ａの先端部（開口部１００２Ｃの端部）の断面の形状は、矩形とならずに丸みを帯びている。
　また、後者の場合、半導体基板１３０１の表面に、補強膜１３０２の埋め込みに用いた穴を塞ぐポリシリコン１３０３が形成されている。一方、前者の場合、半導体基板１１０１の表面にポリシリコン１３０３に相当するものは形成されていない。
＜１２．第１２の実施の形態＞
　次に、図１３０乃至図１３９を参照して、本技術の第１２の実施の形態について説明する。
｛固体撮像装置１０１ｌの構成例｝
　図１３０は、本技術の第１２の実施の形態に係る固体撮像装置１０１ｌの断面を模式的に示している。図１３０には、固体撮像装置１０１ｌの２つの画素を含む部分の断面が示されているが、他の画素も基本的に同じ構成を有している。
　なお、図中、図８４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図１３０の固体撮像装置１０１ｌを、図８４の固体撮像装置１０１ｋと比較すると、ＰＤ１５１、及び、ＴＲＸ１５２のゲート端子（電極）１５２Ａの形状が異なっている。
　固体撮像装置１０１ｌのＰＤ１５１は、本体部１５１Ａと突起状のプラグ部１５１Ｂにより構成される。
　本体部１５１Ａは、固体撮像装置１０１ｋのＰＤ１５１とほぼ同じ形状である。本体部１５１Ａの側面は、遮光膜１００２の垂直遮光部１００２Ｂにより囲まれている。本体部１５１Ａの上面は、開口部１００２Ｃを除いて、遮光膜１００２の水平遮光部１００２Ａにより覆われている。
　プラグ部１５１Ｂは、本体部１５１Ａの上面から垂直上方向に延び、遮光膜１００２の開口部１００２Ｃ介して、水平遮光部１００２ＡよりＭＥＭ１５４側まで延びている。そして、プラグ部１５１Ｂの先端は、半導体基板１００１の表面付近まで達している。
　一方、ＴＲＸ１５２のゲート端子（電極）１５２Ａは、固体撮像装置１０１ｋのゲート端子（電極）１５２Ａと異なり、垂直端子（電極）部１５２ＡＢが設けられておらず、水平端子（電極）部１５２ＡＡに相当する部分だけが設けられている。
　従って、固体撮像装置１０１ｋでは、入射光が、ＰＤ１５１の本体部１５１Ａで吸収されずに、遮光膜１００２の開口部１００２Ｃを通過しても、ＰＤ１５１のプラグ部１５１Ｂにより吸収される。これにより、遮光膜１００２の開口部１００２Ｃを通過した光により発生した電荷が、ＭＥＭ１５４やＦＤ１５６に侵入し、ノイズが発生することが防止される。
｛固体撮像装置１０１ｌの製造方法｝
　次に、図１３１乃至図１３９を参照して、固体撮像装置１０１ｌの製造方法について説明する。
　まず、図１３１に示されるように、半導体基板１００１内に、水平方向に延びる高濃度のＢ（ボロン）層１４０１が形成される。また、Ｂ層１４０１の遮光膜１００２の開口部１００２Ｃが形成される位置には、開口部１４０１Ａが形成される。なお、半導体基板１００１のＢ層１４０１より下の層がシリコンの支持層とされ、Ｂ層１４０１より上の層がシリコンの活性層とされる。
　次に、図１３２に示されるように、半導体基板１００１の活性層が、エピタキシャル成長される。
　次に、図１３３に示されるように、半導体基板１００１に不純物イオンが注入され、Ｂ層１４０１より下層において、ＰＤ１５１の本体部１５１Ａが形成される。
　次に、図１３４に示されるように、半導体基板１００１に不純物イオンが注入され、ＰＤ１５１のプラグ部１５１Ｂが形成される。プラグ部１５１Ｂは、本体部１５１Ａの上面から垂直上方向に突出し、Ｂ層１４０１の開口部１４０１Ａを通過し、半導体基板１００１の表面近くまで達する。
　次に、図１３５に示されるように、画素回路が形成される。すなわち、ゲート端子（電極）１５２Ａ、ＭＥＭ１５４、ゲート端子（電極）１５５Ａ、ＳＤ１００３，１００４、ゲート端子（電極）１００５Ａ等が形成される。また、例えば、半導体基板１００１の上層に図示せぬ配線層が形成される。
　次に、図１３６に示されるように、上述した図９３の工程と同様に、図示せぬ支持基板が貼り合わされるとともに、半導体基板１００１の裏面が薄膜化される。
　なお、図１３６以降の図では、これまでの図と上下方向が逆になっている。
　次に、図１３７に示されるように、上述した図９４の工程と同様に、半導体基板１００１の裏面にトレンチ１００１Ａが形成される。トレンチ１００１Ａの先端は、Ｂ層１４０１まで達する。
　次に、図１３８に示されるように、上述した図９５の工程と同様に、ウェットエッチングにより、Ｂ層１４０１が除去される。これにより、トレンチ１００１Ａと繋がり、トレンチ１００１Ａに対して垂直で、水平方向に延びる空洞部１００１Ｂが形成される。
　次に、図１３９に示されるように、遮光膜１００２が生成される。例えば、まず、トレンチ１００１Ａ及び空洞部１００１Ｂの表面に、図示せぬ絶縁膜が成膜される。この絶縁膜は、例えば、ＳｉＯ2の膜からなる。次に、遮光膜１００２が、トレンチ１００１Ａ及び空洞部１００１Ｂ内に埋め込まれる。
　次に、図９８や図１１３を参照して上述したように、オンチップカラーフィルタ及びオンチップマイクロレンズ等が形成され、固体撮像装置１０１ｌが完成する。
＜１３．第１３の実施の形態＞
　次に、図１４０を参照して、本技術の第１３の実施の形態について説明する。
｛固体撮像装置１０１ｍの構成例｝
　図１４０は、本技術の第１３の実施の形態に係る固体撮像装置１０１ｍの断面を模式的に示している。なお、図中、図１３０と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図１４０の固体撮像装置１０１ｍを、図１３０の固体撮像装置１０１ｌと比較すると、ＰＤ１５１の形状が異なっている。すなわち、固体撮像装置１０１ｍのＰＤ１５１には、プラグ部１５１Ｂの先端に蓋部１５１Ｃが形成されている。
　蓋部１５１Ｃは、プラグ部１５１Ｂの先端から、半導体基板１００１の上面に沿って、本体部１５１Ａの上面と平行、かつ、ＭＥＭ１５４とは逆方向に広がっている。
　ＰＤ１５１の本体部１５１Ａで吸収されずに、遮光膜１００２の開口部１００２Ｃを通過する光のうち、点線で示される入射角が小さい光は、プラグ部１５１Ｂに入射し、吸収されやすい。一方、実線で示される入射角が大きい斜め光は、プラグ部１５１Ｂを通過する可能性が高くなる。これは、開口部１００２Ｃを通過する回折光についても同様である。
　そこで、プラグ部１５１Ｂの先端に蓋部１５１Ｃを設けることにより、プラグ部１５１Ｂで吸収されずに通過した光を、蓋部１５１Ｃで吸収することが可能になる。その結果、遮光膜１００２の開口部１００２Ｃを通過した光により発生した電荷が、ＭＥＭ１５４やＦＤ１５６に侵入し、ノイズが発生することをより効果的に防止することができる。
＜１４．第１４の実施の形態＞
　次に、図１４１を参照して、本技術の第１４の実施の形態について説明する。
｛固体撮像装置１０１ｎの構成例｝
　図１４１は、本技術の第１４の実施の形態に係る固体撮像装置１０１ｎの断面を模式的に示している。なお、図中、図１３０と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図１４１の固体撮像装置１０１ｎを図１３０の固体撮像装置１０１ｌと比較すると、遮光膜１００２の開口部１００２Ｃ、ＰＤ１５１のプラグ部１５１Ｂ、ＳＤ１００３、ＳＤ１００４、及び、ゲート端子（電極）１００５Ａの位置が異なっている。具体的には、固体撮像装置１０１ｎでは、固体撮像装置１０１ｌと比較して、開口部１００２Ｃ及びプラグ部１５１Ｂが、垂直遮光部１００２Ｂ（画素の端部）により近い位置に配置されている。また、ＳＤ１００３、ＳＤ１００４、及び、ゲート端子（電極）１００５Ａが、ＦＤ１５６の右隣りに移動している。
　このように、遮光膜１００２の開口部１００２Ｃを垂直遮光部１００２Ｂに近づけることにより、例えば、図内の実線の矢印で示されるように、入射角が大きい斜め光が、開口部１００２Ｃを通過しにくくなる。従って、開口部１００２Ｃを通過する光のほとんどが入射角の小さい光となり、開口部１００２Ｃを通過した光が、よりプラグ部１５１Ｂに吸収されやすくなる。その結果、遮光膜１００２の開口部１００２Ｃを通過した光により発生した電荷が、ＭＥＭ１５４やＦＤ１５６に侵入し、ノイズが発生することをより効果的に防止することができる。
＜１５．第１５の実施の形態＞
　次に、図１４２及び図１４３を参照して、本技術の第１５の実施の形態について説明する。
｛固体撮像装置１０１ｏの構成例｝
　図１４２は、本技術の第１５の実施の形態に係る固体撮像装置１０１ｏの断面を模式的に示している。図１４３は、固体撮像装置１０１ｏの半導体基板１００１の素子形成面の構成例を模式的に示す平面図である。なお、図中、図１４１と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図１４２の固体撮像装置１０１ｏを図１４１の固体撮像装置１０１ｎと比較すると、ＯＦＧ１５７のゲート端子（電極）１５７Ａ、及び、電荷排出部（ＯＦＤ）１５０１が形成されている点が異なる。
　ＯＦＧ１５７のゲート端子（電極）１５７Ａは、半導体基板１００１の素子形成面上であって、ＰＤ１５１のプラグ部１５１Ｂの左側に形成されている。
　ＯＦＤ１５０１は、半導体基板１００１の表面付近であって、ＯＦＧ１５７のゲート端子（電極）１５７Ａの左側、かつ、画素の端部に形成されている。
　ＯＦＧ１５７のゲート端子（電極）１５７Ａに印加される駆動信号ＯＦＧがオンし、ＯＦＧ１５７がオンすると、ＰＤ１５１に蓄積されている電荷が、ＯＦＧ１５７を介して、ＯＦＤ１５０１に転送され、外部に排出される。これにより、ＰＤ１５１がリセットされる。
　また、図内の実線の矢印で示されるように、遮光膜１００２の開口部１００２Ｃを通過した斜め光が、ＯＦＤ１５０１に入射する。そして、ＯＦＤ１５０１に入射した光により発生した電荷は、ＯＦＤ１５０１から外部に排出される。その結果、遮光膜１００２の開口部１００２Ｃを通過した光により発生した電荷が、ＭＥＭ１５４やＦＤ１５６に侵入し、ノイズが発生することをより効果的に防止することができる。
　なお、ＯＦＤ１５０１は、必ずしも隣接する画素間に配置する必要はない。例えば、ＯＦＤ１５０１は、所定の入射角の斜め光が、遮光膜１００２の開口部１００２Ｃを通過した場合に入射する位置に配置される。
＜１６．第１６の実施の形態＞
　次に、図１４４を参照して、本技術の第１６の実施の形態について説明する。
｛固体撮像装置１０１ｐの構成例｝
　図１４４は、本技術の第１６の実施の形態に係る固体撮像装置１０１ｐの断面を模式的に示している。なお、図中、図１４２と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図１４４の固体撮像装置１０１ｐを図１４２の固体撮像装置１０１ｏと比較すると、ＲＳＴ１５８のゲート端子（電極）１５８Ａが追加され、ＯＦＤ１５０１の位置が異なり、ＳＤ１００３、ＳＤ１００４、及び、ゲート端子（電極）１００５Ａが削除されている点が異なる。なお、ＳＤ１００３、ＳＤ１００４、及び、ゲート端子（電極）１００５Ａは、実際に削除されるわけではなく、固体撮像装置１０１ｐの別のところに配置される。
　ＲＳＴ１５８のゲート端子（電極）１５８Ａは、半導体基板１００１の素子形成面上であって、ＦＤ１５６の右側に形成されている。
　ＯＦＤ１５０１は、隣接する画素Ｐ１と画素Ｐ２の間に配置されている。より具体的には、ＯＦＤ１５０１は、半導体基板１００１の表面付近であって、画素Ｐ１のＲＳＴ１５８のゲート端子（電極）１５８Ａと画素Ｐ２のＯＦＧ１５７のゲート端子（電極）１５７Ａとの間に配置されている。
　例えば、画素Ｐ１のＲＳＴ１５８のゲート端子（電極）１５８Ａに印加される駆動信号ＲＳＴがオンし、ＲＳＴ１５８がオンすると、ＦＤ１５６に蓄積されている電荷が、ＲＳＴ１５８を介して、ＯＦＤ１５０１に転送され、外部に排出される。これにより、ＦＤ１５６がリセットされる。
　また、画素Ｐ２のＯＦＧ１５７のゲート端子（電極）１５７Ａに印加される駆動信号ＯＦＧがオンし、ＯＦＧ１５７がオンすると、ＰＤ１５１に蓄積されている電荷が、ＯＦＧ１５７を介して、ＯＦＤ１５０１に転送され、外部に排出される。これにより、ＰＤ１５１がリセットされる。
　従って、固体撮像装置１０１ｐでは、ＯＦＤ１５０１が、隣接する画素Ｐ１と画素Ｐ２の間で共有されている。
　また、固体撮像装置１０１ｐでは、固体撮像装置１０１ｏと同様に、遮光膜１００２の開口部１００２Ｃを通過した斜め光が、ＯＦＤ１５０１に入射する。そして、ＯＦＤ１５０１に入射した光により発生した電荷は、ＯＦＤ１５０１から外部に排出される。その結果、遮光膜１００２の開口部１００２Ｃを通過した光により発生した電荷が、ＭＥＭ１５４やＦＤ１５６に侵入し、ノイズが発生することをより効果的に防止することができる。
＜１７．第１７の実施の形態＞
　次に、図１４５を参照して、本技術の第１７の実施の形態について説明する。
｛固体撮像装置１０１ｑの構成例｝
　図１４５は、本技術の第１７の実施の形態に係る固体撮像装置１０１ｑの素子形成面の構成例を模式的に示す平面図である。なお、図中、図１４４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図１４５には、固体撮像装置１０１ｑの画素Ｐ１及び画素Ｐ２の２画素の素子形成面の構成例が模式的に示されている。この例において、画素Ｐ１と画素Ｐ２は、図内左右に並べて配置されるとともに、レイアウトが左右対称になっている。
　また、固体撮像装置１０１ｑは、図１４４の固体撮像装置１０１ｐと比較して、ＯＦＤ１５０１だけでなく、ＦＤ１５６が、隣接する画素Ｐ１及び画素Ｐ２の間で共有されている。
＜１８．第１８の実施の形態＞
　次に、図１４６を参照して、本技術の第１８の実施の形態について説明する。
｛固体撮像装置１０１ｒの構成例｝
　図１４６は、本技術の第１８の実施の形態に係る固体撮像装置１０１ｒの素子形成面の構成例を模式的に示す平面図である。なお、図中、図１４５と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　固体撮像装置１０１ｒは、図１４５の固体撮像装置１０１ｑと比較して、画素Ｐ１にダミー開口部１５５１Ｌが形成され、画素Ｐ２にダミー開口部１５５１Ｒが形成されている点が異なる。
　ダミー開口部１５５１Ｌは、画素Ｐ１において、画素Ｐ２のＰＤ１５１のプラグ部１５１Ｂが形成されている位置（すなわち、画素Ｐ２の遮光膜１００２の開口部１００２Ｃ（不図示）が形成されている位置）に対応する位置に形成されている。ダミー開口部１５５１Ｌは、遮光膜１００２の開口部１００２Ｃとほぼ同じ大きさである。
　ダミー開口部１５５１Ｒは、画素Ｐ２において、画素Ｐ１のＰＤ１５１のプラグ部１５１Ｂが形成されている位置（すなわち、画素Ｐ１の遮光膜１００２の開口部１００２Ｃ（不図示）が形成されている位置）に対応する位置に形成されている。ダミー開口部１５５１Ｒは、遮光膜１００２の開口部１００２Ｃとほぼ同じ大きさである。
　従って、画素Ｐ１と画素Ｐ２において、ほぼ同じ位置に左右対称になるように開口部が設けられる。これにより、画素Ｐ１及び画素Ｐ２において、例えば図内の矢印で示されるように斜め光に対する光学特性を揃えることができる。その結果、画素間の色や明るさのバラツキを抑制することができる。
＜１９．変形例＞
　本技術の第１１の実施の形態の第２の製造方法で、遮光膜の断面をテーパ状とする例を示したが、この製造方法を用いて、遮光膜以外の膜をテーパ状にすることも可能である。
　また、例えば、必要に応じて、ＰＤの側面の一部を遮光膜で囲まないようにすることも可能である。
　さらに、本技術は、可能な範囲において、例えば、グローバルシャッタ方式以外の方式の固体撮像装置や、表面照射型の固体撮像装置にも適用することができる。
　また、上述した各実施の形態では、基本的に電子を電荷とする場合について説明したが、本技術は、正孔を電荷とする場合にも適用することができる。さらに、上述した各回路構成において、トランジスタの極性（Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタ）を入れ替えることも可能である。
＜２０．固体撮像装置の使用例＞
　図１４７は、上述の固体撮像装置の使用例を示す図である。
　上述した固体撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
｛撮像装置｝
　図１４８は、本技術を適用した電子機器の一例である撮像装置（カメラ装置）１７０１の構成例を示すブロック図である。
　図１４８に示すように、撮像装置１７０１は、レンズ群１７１１などを含む光学系、撮像素子１７１２、カメラ信号処理部であるＤＳＰ回路１７１３、フレームメモリ１７１４、表示装置１７１５、記録装置１７１６、操作系１７１７、及び、電源系１７１８等を有している。そして、ＤＳＰ回路１７１３、フレームメモリ１７１４、表示装置１７１５、記録装置１７１６、操作系１７１７、及び、電源系１７１８がバスライン１７１９を介して相互に接続された構成となっている。
　レンズ群１７１１は、被写体からの入射光（像光）を取り込んで撮像素子１７１２の撮像面上に結像する。撮像素子１７１２は、レンズ群１７１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示装置１７１５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置から成り、撮像素子１７１２で撮像された動画または静止画を表示する。記録装置１７１６は、撮像素子１７１２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。
　操作系１７１７は、ユーザによる操作の下に、本撮像装置１７０１が持つ様々な機能について操作指令を発する。電源系１７１８は、ＤＳＰ回路１７１３、フレームメモリ１７１４、表示装置１７１５、記録装置１７１６、及び、操作系１７１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このような撮像装置１７０１は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１７０１において、撮像素子１７１２として、上述した各実施形態に係る固体撮像装置を用いることができる。これにより、撮像装置１７０１の画質を向上させることができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した各実施の形態は、可能な範囲で組み合わせることができる。例えば、第４の実施の形態、第９の実施の形態、又は、第１８の実施の形態等を、他の実施の形態と組み合わせることが可能である。
　また、例えば、本技術は以下のような構成も取ることができる。
（１）
　光電変換部と、
　前記光電変換部から転送された電荷を保持する電荷保持部と、
　前記光電変換部から前記電荷保持部に電荷を転送する第１の転送トランジスタと、
　第１の遮光部及び第２の遮光部を備える遮光部と
　を備え、
　前記第１の遮光部は、前記光電変換部の受光面である第１の面と反対側の第２の面と、前記電荷保持部との間に配置され、前記第２の面を覆うとともに、第１の開口部が形成されており、
　前記第２の遮光部は、前記光電変換部の側面を囲んでいる
　固体撮像装置。
（２）
　前記第１の遮光部の断面が、前記第２の遮光部との接続部分から前記第１の開口部に向けて細くなるテーパ状である
　前記（１）に記載の固体撮像装置。
（３）
　前記第１の転送トランジスタが形成されている面である素子形成面より前記第１の遮光部から離れた位置において、前記電荷保持部の前記第１の遮光部と対向する面と反対側の面を少なくとも覆う第３の遮光部を
　さらに備える前記（１）又は（２）に記載の固体撮像装置。
（４）
　前記第１の転送トランジスタのゲート電極は、前記第１の遮光部に対して平行な第１の電極部、及び、前記第１の遮光部に対して垂直で、前記第１の遮光部より前記電荷保持部側から、前記第１の開口部を介して前記光電変換部まで延びる第２の電極部を備える
　前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
　前記第１の遮光部に接続され、少なくとも一部が前記第１の遮光部より前記電荷保持部側、かつ、前記第２の面と平行な方向において前記第２の遮光部と異なる位置に配置されている第４の遮光部を
　さらに備える前記（４）に記載の固体撮像装置。
（６）
　前記光電変換部は、第１の半導体基板に形成され、
　前記電荷保持部は、第２の半導体基板に形成され、
　前記第１の転送トランジスタは、前記第１の半導体基板及び前記第２の半導体基板にまたがって形成され、
　前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記第１の転送トランジスタのチャネル内に形成されている
　前記（４）に記載の固体撮像装置。
（７）
　前記接合界面が、前記転送トランジスタのソース端よりドレイン端に近い位置に形成されている
　前記（６）に記載の固体撮像装置。
（８）
　前記第２の遮光部は、前記光電変換部の前記第２の面側から形成され、
　前記光電変換部の前記第１の面側から形成され、前記第２の遮光部と接続される第５の遮光部を
　さらに備える前記（６）又は（７）に記載の固体撮像装置。
（９）
　前記光電変換部、前記電荷保持部、及び、前記第１の転送トランジスタが、単結晶のシリコンにより形成される
　前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（１０）
　前記光電変換部は、前記第２の面から前記第１の開口部を介して前記第１の遮光部より前記電荷保持部側に延びる突起部を備える
　前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（１１）
　前記突起部が、前記第１の遮光部より前記電荷保持部側において、前記第２の面と平行な方向に広がっている
　前記（１０）に記載の固体撮像装置。
（１２）
　前記光電変換部に蓄積された電荷を排出する電荷排出部を
　さらに備え、
　前記電荷排出部は、所定の入射角の光が前記第１の開口部を通過した場合に入射する位置に配置されている
　前記（１０）に記載の固体撮像装置。
（１３）
　前記電荷排出部は、隣接する第１の画素と第２の画素の間に配置され、前記第１の画素と前記第２の画素で共用されている
　前記（１２）に記載の固体撮像装置。
（１４）
　前記第１の画素及び前記第２の画素において、前記電荷排出部の近傍に前記第１の開口部がそれぞれ配置されており、
　前記第１の画素において、前記第２の画素の前記第１の開口部に対応する位置に前記第１の開口部と略同じ大きさの第２の開口部が形成され、
　前記第２の画素において、前記第１の画素の前記第１の開口部に対応する位置に前記第１の開口部と略同じ大きさの第３の開口部が形成されている
　前記（１３）に記載の固体撮像装置。
（１５）
　前記第１の遮光部を形成するための犠牲膜がＳｉＧｅからなり、
　除去されずに残された前記犠牲膜からなるアライメントマークを
　さらに備える前記（１）に記載の固体撮像装置。
（１６）
　前記第１の遮光部の断面が前記第１の開口部において丸みを帯びている
　前記（１）に記載の固体撮像装置。
（１７）
　電荷電圧変換部と、
　前記電荷保持部に保持されている電荷を前記電荷電圧変換部に転送する第２の転送トランジスタと
　をさらに備え、
　前記第１の遮光部は、前記光電変換部の前記第２の面と前記電荷保持部及び前記電荷電圧変換部との間に配置されている
　前記（１）乃至（１６）のいずれかに記載の固体撮像装置。
（１８）
　光電変換部と、
　前記光電変換部から転送された電荷を保持する電荷保持部と、
　前記光電変換部から前記電荷保持部に電荷を転送する第１の転送トランジスタと、
　第１の遮光部及び第２の遮光部を備える遮光部と
　を含み、
　前記第１の遮光部は、前記光電変換部の受光面である第１の面と反対側の第２の面と前記電荷保持部との間に配置され、前記第２の面を覆うとともに、第１の開口部が形成されており、
　前記第２の遮光部は、前記光電変換部の側面を囲んでいる
　固体撮像装置を
　備える電子機器。
（１９）
　光電変換部と、
　前記光電変換部から転送された電荷を保持する電荷保持部と、
　前記光電変部から前記電荷保持部に電荷を転送する転送トランジスタと、
　開口部が形成されている第１の遮光部、及び、第２の遮光部を備える遮光部と
　を備え、
　前記第１の遮光部は、前記光電変換部の受光面と平行で、かつ、前記光電変換部と前記電荷保持部との間に配置され、前記開口部を除いて前記光電変換部を覆い、
　前記第２の遮光部は、前記光電変換部の側面を囲んでいる
　固体撮像装置。
　１０１ａ乃至１０１ｒ　固体撮像装置，　１１１　画素アレイ部，　１１２　垂直駆動部，　１１３　ランプ波モジュール，　１１６　水平駆動部，　１１７　システム制御部，　１１８　信号処理部，　１５１　ＰＤ，　１５１Ａ　本体部，　１５１Ｂ　プラグ部，　１５１Ｃ　蓋部，　１５２　ＴＲＸ，　１５２Ａ　ゲート端子（電極），　１５２ＡＡ　水平端子（電極）部，　１５２ＡＢ　垂直端子（電極）部，　１５３　ＴＲＭ，　１５３Ａ　ゲート端子（電極），　１５４　ＭＥＭ，　１５５　ＴＲＧ，　１５５Ａ　ゲート端子（電極），　１５６　ＦＤ，　１５７　ＯＦＧ，　１５７Ａ　ゲート端子（電極），　１５７ＡＡ　水平端子（電極）部，　１５７ＡＢ　垂直端子（電極）部，　１５８　ＲＳＴ，　１５８Ａ　ゲート端子（電極），　１５９　ＡＭＰ，　１５９Ａ　ゲート端子（電極），　１６０　ＳＥＬ，　１６０Ａ　ゲート端子（電極），　２０１　第１半導体基板，　２０１Ａ　トレンチ，　２０２　第２半導体基板，　２０３　ロジック層，　２１６　Ｎ－型半導体領域，　２１７　Ｐ＋型半導体領域，　２１９　遮光部，　２１９Ａ　水平遮光部，　２１９Ｂ　垂直遮光部，　２１９Ｃ　開口部，　２２６　Ｎ＋＋型半導体領域，　２２８　Ｐ型半導体領域，　２３１　Ｎ＋型半導体領域，　３１０　シリコン膜，　３１２　トレンチ，　４０１　遮光膜，　４１１　遮光膜，　４５１　Ｎ－型半導体領域，　４５２　Ｐ＋型半導体領域，　４５３　遮光膜，　４５３Ａ　水平遮光部，　４５３Ｂ　垂直遮光部，　４５３Ｃ　開口部，　４６２　Ｎ＋＋型半導体領域，　４６８　Ｎ＋型半導体領域，　５０１　遮光膜，　５０１Ａ　水平遮光部，　６０１　Ｎ－型半導体領域，　６０２　Ｐ＋型半導体領域，　６０３　遮光膜，　６０３Ａ，６０３Ｂ　開口部，　７０１Ａ　第１層，　７０１Ｂ　第２層，　７０２　画素アレイ部，　７０３　ラッチ回路，　７５１　ＡＤＣ回路，　８０１　半導体基板，　８０２　Ｎ－型半導体領域，　８０４　遮光膜，　８０４Ａ　水平遮光部，　８０４Ｂ　垂直遮光部，　８０４Ｃ　垂直遮光部，　８０４Ｄ　水平遮光部，　８０４Ｅ　開口部，　８０６　Ｐ型半導体領域，　８０８　Ｎ型半導体領域，　８０９　Ｎ－型半導体領域,　８５３　トレンチ，　１００１　半導体基板，　１００１Ａ　トレンチ，　１００１Ｂ　空洞部，　１００２　遮光膜，　１００２Ａ　水平遮光部，　１００２Ｂ　垂直遮光部，　１００２Ｃ　開口部，　１１０１　半導体基板，　１１０３　犠牲膜、　１１０３Ａ　開口部，　１１０３Ｂ，１１０３Ｃ　残骸，　１１０４　シリコン膜，　１１０５　トレンチ，　１１０６　空洞部，　１２０１　犠牲膜，　１２０２　トレンチ，　１２０３　空洞部，　１３０１　半導体基板，　１３０１Ｂ　空洞部，　１３０１Ｃ　トレンチ，　１３０２　補強膜，　１３０３　ポリシリコン，　１４０１　ボロン層，　１５０１　ＯＦＤ,　１５５１Ｌ，１５５１Ｒ　ダミー開口部，　１７０１　撮像装置，　１７１２　撮像素子

Claims (19)

  1. 　光電変換部と、
    　前記光電変換部から転送された電荷を保持する電荷保持部と、
    　前記光電変換部から前記電荷保持部に電荷を転送する第１の転送トランジスタと、
    　第１の遮光部及び第２の遮光部を備える遮光部と
    　を備え、
    　前記第１の遮光部は、前記光電変換部の受光面である第１の面と反対側の第２の面と、前記電荷保持部との間に配置され、前記第２の面を覆うとともに、第１の開口部が形成されており、
    　前記第２の遮光部は、前記光電変換部の側面を囲んでいる
    　固体撮像装置。
  2. 　前記第１の遮光部の断面が、前記第２の遮光部との接続部分から前記第１の開口部に向けて細くなるテーパ状である
    　請求項１に記載の固体撮像装置。
  3. 　前記第１の転送トランジスタが形成されている面である素子形成面より前記第１の遮光部から離れた位置において、前記電荷保持部の前記第１の遮光部と対向する面と反対側の面を少なくとも覆う第３の遮光部を
    　さらに備える請求項１に記載の固体撮像装置。
  4. 　前記第１の転送トランジスタのゲート電極は、前記第１の遮光部に対して平行な第１の電極部、及び、前記第１の遮光部に対して垂直で、前記第１の遮光部より前記電荷保持部側から、前記第１の開口部を介して前記光電変換部まで延びる第２の電極部を備える
    　請求項１に記載の固体撮像装置。
  5. 　前記第１の遮光部に接続され、少なくとも一部が前記第１の遮光部より前記電荷保持部側、かつ、前記第２の面と平行な方向において前記第２の遮光部と異なる位置に配置されている第４の遮光部を
    　さらに備える請求項４に記載の固体撮像装置。
  6. 　前記光電変換部は、第１の半導体基板に形成され、
    　前記電荷保持部は、第２の半導体基板に形成され、
    　前記第１の転送トランジスタは、前記第１の半導体基板及び前記第２の半導体基板にまたがって形成され、
    　前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記第１の転送トランジスタのチャネル内に形成されている
    　請求項４に記載の固体撮像装置。
  7. 　前記接合界面が、前記転送トランジスタのソース端よりドレイン端に近い位置に形成されている
    　請求項６に記載の固体撮像装置。
  8. 　前記第２の遮光部は、前記光電変換部の前記第２の面側から形成され、
    　前記光電変換部の前記第１の面側から形成され、前記第２の遮光部と接続される第５の遮光部を
    　さらに備える請求項６に記載の固体撮像装置。
  9. 　前記光電変換部、前記電荷保持部、及び、前記第１の転送トランジスタが、単結晶のシリコンにより形成される
    　請求項１に記載の固体撮像装置。
  10. 　前記光電変換部は、前記第２の面から前記第１の開口部を介して前記第１の遮光部より前記電荷保持部側に延びる突起部を備える
    　請求項１に記載の固体撮像装置。
  11. 　前記突起部が、前記第１の遮光部より前記電荷保持部側において、前記第２の面と平行な方向に広がっている
    　請求項１０に記載の固体撮像装置。
  12. 　前記光電変換部に蓄積された電荷を排出する電荷排出部を
    　さらに備え、
    　前記電荷排出部は、所定の入射角の光が前記第１の開口部を通過した場合に入射する位置に配置されている
    　請求項１０に記載の固体撮像装置。
  13. 　前記電荷排出部は、隣接する第１の画素と第２の画素の間に配置され、前記第１の画素と前記第２の画素で共用されている
    　請求項１２に記載の固体撮像装置。
  14. 　前記第１の画素及び前記第２の画素において、前記電荷排出部の近傍に前記第１の開口部がそれぞれ配置されており、
    　前記第１の画素において、前記第２の画素の前記第１の開口部に対応する位置に前記第１の開口部と略同じ大きさの第２の開口部が形成され、
    　前記第２の画素において、前記第１の画素の前記第１の開口部に対応する位置に前記第１の開口部と略同じ大きさの第３の開口部が形成されている
    　請求項１３に記載の固体撮像装置。
  15. 　前記第１の遮光部を形成するための犠牲膜がＳｉＧｅからなり、
    　除去されずに残された前記犠牲膜からなるアライメントマークを
    　さらに備える請求項１に記載の固体撮像装置。
  16. 　前記第１の遮光部の断面が前記第１の開口部において丸みを帯びている
    　請求項１に記載の固体撮像装置。
  17. 　電荷電圧変換部と、
    　前記電荷保持部に保持されている電荷を前記電荷電圧変換部に転送する第２の転送トランジスタと
    　をさらに備え、
    　前記第１の遮光部は、前記光電変換部の前記第２の面と前記電荷保持部及び前記電荷電圧変換部との間に配置されている
    　請求項１に記載の固体撮像装置。
  18. 　光電変換部と、
    　前記光電変換部から転送された電荷を保持する電荷保持部と、
    　前記光電変部から前記電荷保持部に電荷を転送する第１の転送トランジスタと、
    　第１の遮光部及び第２の遮光部を備える遮光部と
    　を含み、
    　前記第１の遮光部は、前記光電変換部の受光面である第１の面と反対側の第２の面と前記電荷保持部との間に配置され、前記第２の面を覆うとともに、第１の開口部が形成されており、
    　前記第２の遮光部は、前記光電変換部の側面を囲んでいる
    　固体撮像装置を
    　備える電子機器。
  19. 　光電変換部と、
    　前記光電変換部から転送された電荷を保持する電荷保持部と、
    　前記光電変部から前記電荷保持部に電荷を転送する転送トランジスタと、
    　開口部が形成されている第１の遮光部、及び、第２の遮光部を備える遮光部と
    　を備え、
    　前記第１の遮光部は、前記光電変換部の受光面と平行で、かつ、前記光電変換部と前記電荷保持部との間に配置され、前記開口部を除いて前記光電変換部を覆い、
    　前記第２の遮光部は、前記光電変換部の側面を囲んでいる
    　固体撮像装置。
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