WO2021117511A1 - 撮像装置および電子機器 - Google Patents

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貴志 町田
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Definitions

  • the present disclosure relates to an imaging device that performs imaging by performing photoelectric conversion, and an electronic device provided with the imaging device.
  • the image pickup apparatus as one embodiment of the present disclosure includes a first pixel and a second pixel.
  • the first pixel has m (m is an integer of 2 or more) first wirings and m first gate electrodes connected to m first wirings, respectively.
  • the second pixel has n (n is a natural number smaller than m) second wiring and n second gate electrodes connected to each of the n second wirings.
  • the electronic device as one embodiment of the present disclosure includes the above-mentioned imaging device.
  • FIG. 1 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 1 along the stacking direction. It is a 2nd sectional view schematically showing the cross section along the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image pickup apparatus shown in FIG. FIG.
  • FIG. 1 is a first cross-sectional view schematically showing a cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 1.
  • FIG. 2 is a second cross-sectional view schematically showing a cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 1.
  • FIG. 3 is a third cross-sectional view schematically showing a cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 1.
  • FIG. 5 is a fifth cross-sectional view schematically showing a cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 1.
  • 6 is a sixth cross-sectional view schematically showing a cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 1.
  • FIG. 7 is a seventh cross-sectional view schematically showing a cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 1.
  • FIG. 8 is an eighth cross-sectional view schematically showing a cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 1.
  • It is a schematic diagram which shows an example of the layout of a sensor pixel in a pixel array part.
  • It is a circuit diagram which shows the circuit structure of one normal pixel and one phase difference detection pixel in the solid-state image pickup apparatus as the first modification of this disclosure.
  • FIG. 5 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 5 along the stacking direction.
  • FIG. 5 is a second cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 5 along the stacking direction.
  • It is sectional drawing which shows typically the cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG.
  • FIG. 5 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 5 along the stacking direction.
  • FIG. 5 is a second cross-sectional view schematically showing a
  • FIG. 5 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 8 along the stacking direction. It is a 2nd sectional view schematically showing the cross section along the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image pickup apparatus shown in FIG. It is sectional drawing which shows typically the cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. It is a circuit diagram which shows the circuit structure of one normal pixel and one phase difference detection pixel in the solid-state image pickup apparatus as the third modification of this disclosure.
  • FIG. 11 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 11 along the stacking direction.
  • FIG. 2 is a second cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 11 along the stacking direction.
  • It is sectional drawing which shows typically the cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG.
  • FIG. 1 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 11 along the stacking direction.
  • FIG. 2 is a second cross-sectional view schematically showing
  • FIG. 6 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 14 along the stacking direction.
  • FIG. 2 is a second cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 14 along the stacking direction.
  • It is sectional drawing which shows typically the cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG.
  • It is a circuit diagram which shows the circuit structure of one normal pixel and one phase difference detection pixel in the solid-state image pickup apparatus as the fifth modification of this disclosure.
  • FIG. 6 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 17 along the stacking direction.
  • FIG. 2 is a second cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 17 along the stacking direction.
  • It is sectional drawing which shows typically the cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG.
  • FIG. 5 is a first cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 20 along the stacking direction.
  • FIG. 2 is a second cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 20 along the stacking direction.
  • It is sectional drawing which shows typically the cross section orthogonal to the stacking direction of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG.
  • It is a circuit diagram which shows the circuit structure of one normal pixel and one phase difference detection pixel in the solid-state image pickup apparatus which concerns on 2nd Embodiment of this disclosure.
  • FIG. 3 is a cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 23 along the stacking direction.
  • FIG. 3 is a plan view schematically showing a planar configuration of a surface of a semiconductor substrate in the solid-state image sensor shown in FIG. 23. It is a circuit diagram which shows the circuit structure of one normal pixel and one phase difference detection pixel in the solid-state image pickup apparatus as the 7th modification of this disclosure.
  • FIG. 6 is a cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 26 along the stacking direction.
  • FIG. 3 is a cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 23 along the stacking direction.
  • FIG. 6 is a plan view schematically showing a planar configuration of a surface of a semiconductor substrate in the solid-state image sensor shown in FIG. 26. It is a circuit diagram which shows the circuit structure of one normal pixel and one phase difference detection pixel in the solid-state image pickup apparatus as the eighth modification of this disclosure.
  • FIG. 5 is a cross-sectional view schematically showing a cross section of one normal pixel and one phase difference detection pixel in the solid-state image sensor shown in FIG. 29 along the stacking direction. It is a top view which shows typically the plane structure of the surface of the semiconductor substrate in the solid-state image sensor shown in FIG.
  • FIG. 3 is a plan view schematically showing a planar configuration of a surface of a semiconductor substrate in the solid-state image sensor shown in FIG. 32. It is the schematic which shows the overall configuration example of an electronic device. It is a block diagram which shows an example of the schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of the vehicle exterior information detection unit and the image pickup unit.
  • FIG. 3 is a plan view schematically showing a planar configuration of a surface of a semiconductor substrate in the solid-state image sensor shown in FIG. 38. It is a block diagram which shows the structural example of the solid-state image sensor as the 9th modification of this disclosure. It is a block diagram which shows the structural example of the solid-state image sensor as the tenth modification of this disclosure. It is a schematic diagram which shows an example of the layout of the sensor pixel in the pixel array part as the eleventh modification of this disclosure.
  • a global shutter type imaging pixel (hereinafter, simply referred to as a global shutter pixel) as described in Patent Document 1 above requires a transistor for performing charge transfer, an imaging pixel other than the global shutter type (hereinafter, simply referred to as a global shutter pixel).
  • a global shutter pixel an imaging pixel other than the global shutter type (hereinafter, simply referred to as a global shutter pixel).
  • more transistors are required as compared with those simply referred to as non-global shutter pixels). Therefore, in order to independently drive each of the plurality of global shutter pixels, more signal lines are required than in the case of independently driving each of the plurality of non-global shutter pixels.
  • the present disclosure has been made in view of these problems, and provides an image pickup apparatus capable of in-plane miniaturization without impairing operating performance, and an electronic device provided with such an image pickup apparatus. I am aiming.
  • Second Embodiment An example of a solid-state image sensor in which a normal pixel and an image plane phase difference pixel are provided, and a photoelectric conversion unit and a memory are arranged in the same layer. 4.
  • Modification example of the second embodiment 4-1 A seventh modification of a solid-state image sensor in which the number of wirings of image plane phase difference pixels is 3 less than the number of wirings of normal pixels. 4-2.
  • An eighth modification of a solid-state image sensor in which the number of wirings of image plane phase difference pixels is one less than the number of wirings of normal pixels. 4-4.
  • Other Modifications An example of a solid-state image pickup device including a normal pixel which is an FD holding type global shutter pixel and an image plane phase difference pixel.
  • FIG. 1 is a block diagram showing a configuration example of a function of the solid-state image sensor 101 according to the first embodiment of the present technology.
  • the solid-state image sensor 101 is a so-called global shutter type back-illuminated image sensor such as a CMOS (ComplementaryMetalOxideSemiconductor) image sensor.
  • CMOS ComplementaryMetalOxideSemiconductor
  • the solid-state image sensor 101 captures an image by receiving light from a subject, performing photoelectric conversion, and generating an image signal.
  • the global shutter method is basically a method of performing global exposure that starts exposure for all pixels at the same time and ends exposure for all pixels at the same time.
  • all the pixels mean all the pixels of the portion appearing in the image, and dummy pixels and the like are excluded.
  • the global shutter method also includes a method of performing global exposure not only on all the pixels of the portion appearing in the image but also on the pixels in a predetermined region.
  • a photoelectric conversion unit such as a photodiode that receives light from a subject and converts it into an electric signal has a light receiving surface on which light from the subject is incident and wiring such as a transistor that drives each pixel.
  • wiring such as a transistor that drives each pixel.
  • the solid-state image sensor 101 includes, for example, a pixel array unit 111, a vertical drive unit 112, a column signal processing unit 113, a data storage unit 119, a horizontal drive unit 114, a system control unit 115, and a signal processing unit 118.
  • the pixel array unit 111 is formed on the semiconductor substrate 11 (described later). Peripheral circuits such as the vertical drive unit 112, the column signal processing unit 113, the data storage unit 119, the horizontal drive unit 114, the system control unit 115, and the signal processing unit 118 are placed on the same semiconductor substrate 11 as the pixel array unit 111, for example. It is formed.
  • the pixel array unit 111 has a plurality of sensor pixels PX including a photoelectric conversion unit PD (described later) that generates and stores electric charges according to the amount of light incident from the subject. As shown in FIG. 1, the sensor pixels PX are arranged in the horizontal direction (row direction) and the vertical direction (column direction), respectively.
  • pixel drive lines 116 are wired along the row direction for each pixel row composed of sensor pixels PX arranged in a row in the row direction, and are composed of sensor pixels PX arranged in a row in the column direction.
  • a vertical signal line VSL is wired along the row direction for each pixel row.
  • the vertical drive unit 112 includes a shift register, an address decoder, and the like.
  • the vertical drive unit 112 simultaneously drives all of the plurality of sensor pixels PX in the pixel array unit 111 by supplying signals or the like to the plurality of sensor pixels PX via the plurality of pixel drive lines 116, or pixels. Drive in line units.
  • the signal output from each unit pixel of the pixel row selectively scanned by the vertical drive unit 112 is supplied to the column signal processing unit 113 through each of the vertical signal lines VSL.
  • the column signal processing unit 113 performs predetermined signal processing on the signal output from each unit pixel of the selected row through the vertical signal line VSL for each pixel column of the pixel array unit 111, and the pixel signal after the signal processing. Is temporarily retained.
  • the column signal processing unit 113 includes, for example, a shift register and an address decoder, and includes noise removal processing, correlated double sampling processing, and A / D (Analog / Digital) conversion A / D conversion processing of analog pixel signals. Etc. to generate a digital pixel signal.
  • the column signal processing unit 113 supplies the generated pixel signal to the signal processing unit 118.
  • the horizontal drive unit 114 is composed of a shift register, an address decoder, and the like, and the unit circuits corresponding to the pixel strings of the column signal processing unit 113 are sequentially selected. By the selective scanning by the horizontal drive unit 114, the pixel signals processed by the column signal processing unit 113 for each unit circuit are sequentially output to the signal processing unit 118.
  • the system control unit 115 includes a timing generator or the like that generates various timing signals.
  • the system control unit 115 controls the drive of the vertical drive unit 112, the column signal processing unit 113, and the horizontal drive unit 114 based on the timing signal generated by the timing generator.
  • the signal processing unit 118 temporarily stores data in the data storage unit 119 as necessary, and performs signal processing such as arithmetic processing on the pixel signal supplied from the column signal processing unit 113, and each pixel signal. It outputs an image signal consisting of.
  • the data storage unit 119 temporarily stores the data required for the signal processing when the signal processing unit 118 performs the signal processing.
  • FIG. 2 shows a circuit configuration example of two sensor pixels PX1 and PX2 among a plurality of sensor pixels PX constituting the pixel array unit 111.
  • the sensor pixels PX (PX1, PX2) in the pixel array unit 111 realize a memory-holding type global shutter.
  • the sensor pixel PX1 is a normal pixel for image detection that acquires visible light information, and includes a photoelectric conversion unit PD1, first to third transfer transistors TG1A to TG1C, a charge holding unit MEM1, an emission transistor OFG1, an emission unit OFD1 and the like. It has a buffer BUF1.
  • the first transfer transistor TG1A includes a transfer gate TRZ1
  • the second transfer transistor TG1B includes a transfer gate TRY1 and a transfer gate TRX1
  • the third transfer transistor TG1C includes a transfer gate TRG1.
  • the gate electrode of the discharge transistor OFG1 is connected to the signal line SL1
  • the transfer gate TRZ1 is connected to the signal line SL2
  • the transfer gate TRY1 is connected to the signal line SL3
  • the transfer gate TRX1 is connected to the signal line SL4.
  • the transfer gate TRG1 is connected to the signal line SL5.
  • the sensor pixel PX1 further includes a power supply VDD, a charge-voltage conversion unit FD1, a reset transistor RST1, an amplification transistor AMP1, a selection transistor SEL1 and the like.
  • the gate electrode of the reset transistor RST1 is connected to the signal line SL6, and the gate electrode of the selection transistor SEL1 is connected to the signal line SL7.
  • the sensor pixel PX1 may share the charge-voltage conversion unit FD1, the reset transistor RST1, the amplification transistor AMP1, the selection transistor SEL1, and the like with the sensor pixel PX4 (described later) adjacent to the sensor pixel PX1.
  • the sensor pixel PX4 is a normal pixel for image detection that acquires visible light information.
  • the sensor pixel PX2 is a pixel that acquires information other than visible light information, and specifically, for example, an image plane phase difference detection pixel (hereinafter, referred to as a ZAF pixel) for obtaining a phase difference signal for autofocus. is there.
  • the sensor pixel PX2 includes a photoelectric conversion unit PD2, first to third transfer transistors TG2A to TG2C, a charge holding unit MEM2, and a buffer BUF2.
  • the sensor pixel PX2 of the present embodiment does not have an emission transistor and an emission unit.
  • the first transfer transistor TG2A includes a transfer gate TRZ2
  • the second transfer transistor TG2B includes a transfer gate TRY2 and a transfer gate TRX2
  • the third transfer transistor TG2C includes a transfer gate TRG2.
  • the transfer gate TRZ2 is connected to the signal line SL9
  • the transfer gate TRY2 is connected to the signal line SL10
  • the transfer gate TRX2 is connected to the signal line SL11
  • the transfer gate TRG2 is connected to the signal line SL12.
  • the sensor pixel PX2 further includes a power supply VDD, a charge-voltage conversion unit FD2, a reset transistor RST2, an amplification transistor AMP2, a selection transistor SEL2, and the like.
  • the gate electrode of the reset transistor RST2 is connected to the signal line SL6 like the gate electrode of the reset transistor RST1, and the gate electrode of the selection transistor SEL2 is connected to the signal line SL7 like the gate electrode of the selection transistor SEL2.
  • the sensor pixel PX2 may share the charge-voltage conversion unit FD2, the reset transistor RST2, the amplification transistor AMP2, the selection transistor SEL2, and the like with the sensor pixel PX3 (described later) adjacent to the sensor pixel PX2.
  • the sensor pixel PX3 is a normal pixel for image detection that acquires visible light information.
  • the first to third transfer transistors TG1A to TG1C, TG2A to TG2C, the reset transistors RST1 and RST2, the amplification transistors AMP1 and AMP2, and the selection transistors SEL1 and SEL2 are all N-type MOS transistors.
  • Drive control of the system control unit 115 is performed on each gate electrode of the first to third transfer transistors TG1A to TG1C, TG2A to TG2C, reset transistors RST1, RST2, amplification transistors AMP1 and AMP2, and selection transistors SEL1 and SEL2, respectively.
  • the vertical drive unit 112 and the horizontal drive unit 114 supply drive signals via the signal lines SL1 to SL7 and SL9 to SL12.
  • These drive signals are pulse signals in which a high level state becomes an active state (on state) and a low level state becomes an inactive state (off state).
  • setting the drive signal to the active state is also referred to as turning on the drive signal
  • making the drive signal inactive is also referred to as turning off the drive signal.
  • the photoelectric conversion units PD1 and PD2 are photoelectric conversion elements composed of, for example, PN junction photodiodes, and are configured to receive light from a subject and generate and store electric charges according to the amount of the received light by photoelectric conversion. Has been done.
  • the charge holding units MEM1 and MEM2 are provided between the photoelectric conversion units PD1 and PD2 and the charge-voltage conversion units FD1 and FD2, respectively, and are generated in the photoelectric conversion units PD1 and PD2 in order to realize the global shutter function. This is a region for temporarily holding the accumulated charge until it is transferred to the charge / voltage conversion units FD1 and FD2, respectively.
  • the first transfer transistor TG1A and the second transfer transistor TG1B are sequentially arranged between the photoelectric conversion unit PD1 and the charge holding unit MEM1, and the third transfer transistor TG1C is the charge holding unit MEM1. It is arranged between the charge / voltage conversion unit FD1 and the charge / voltage conversion unit FD1.
  • the first transfer transistor TG1A and the second transfer transistor TG1B charge the electric charges stored in the photoelectric conversion unit PD1 according to the drive signals applied to the transfer gate TRZ2, the transfer gate TRY2, and the transfer gate TRX2, respectively. It is configured to transfer to the charge holding unit MEM1.
  • the first transfer transistor TG2A and the second transfer transistor TG2B are sequentially arranged between the photoelectric conversion unit PD2 and the charge holding unit MEM2, and the third transfer transistor TG2C is charged. It is arranged between the holding unit MEM2 and the charge-voltage conversion unit FD2.
  • the first transfer transistor TG2A and the second transfer transistor TG2B charge the electric charges stored in the photoelectric conversion unit PD2 according to the drive signals applied to the transfer gate TRZ2 and the transfer gate TRY2 and the transfer gate TRX2, respectively. It is configured to transfer to the charge holding unit MEM2.
  • the third transfer transistor TG1C and the third transfer transistor TG2C are temporarily held by the charge holding unit MEM1 and the charge holding unit MEM2, respectively, according to the drive signals applied to the transfer gates TRG1 and TRG2, respectively. It is configured to transfer charges to the charge-voltage conversion units FD1 and FD2, respectively.
  • the charges held in the charge holding units MEM1 and MEM2 are the third. It is transferred to the charge-voltage conversion units FD1 and FD2 via the transfer transistors TG1C and TG2C.
  • the buffer BUF1 in the sensor pixel PX1 is a charge storage region formed between the first transfer transistor TG1A and the second transfer transistor TG1B.
  • the buffer BUF2 in the sensor pixel PX2 is a charge storage region formed between the first transfer transistor TG2A and the second transfer transistor TG2B.
  • the reset transistor RST1 in the sensor pixel PX1 has a drain connected to the power supply VDD and a source connected to the charge-voltage conversion unit FD1.
  • the reset transistor RST1 initializes, that is, resets the charge-voltage conversion unit FD1 according to the drive signal applied to the gate electrode. For example, when the reset transistor RST1 is turned on by the drive signal, the potential of the charge-voltage conversion unit FD1 is reset to the voltage level of the power supply VDD. That is, the charge-voltage conversion unit FD1 is initialized.
  • the reset transistor RST2 in the sensor pixel PX2 has a drain connected to the power supply VDD and a source connected to the charge-voltage conversion unit FD2.
  • the reset transistor RST2 initializes, that is, resets, the charge-voltage conversion unit FD2 according to the drive signal applied to the gate electrode. For example, when the reset transistor RST2 is turned on by the drive signal, the potential of the charge-voltage conversion unit FD2 is reset to the voltage level of the power supply VDD.
  • the charge-voltage conversion unit FD1 in the sensor pixel PX1 converts the charge transferred from the photoelectric conversion unit PD1 into an electric signal (for example, a voltage signal) via the first to third transfer transistors TG1A to TG1C and the charge holding unit MEM1. It is a floating diffusion region that is converted and output.
  • a reset transistor RST1 is connected to the charge-voltage conversion unit FD1, and a vertical signal line VSL is connected via an amplification transistor AMP1 and a selection transistor SEL1.
  • the charge-voltage conversion unit FD2 in the sensor pixel PX2 converts the charge transferred from the photoelectric conversion unit PD2 via the first to third transfer transistors TG2A to TG2C and the charge holding unit MEM2 into an electric signal (for example, a voltage signal). It is a floating diffusion region that is output.
  • a reset transistor RST2 is connected to the charge-voltage conversion unit FD2, and a vertical signal line VSL is connected via an amplification transistor AMP2 and a selection transistor SEL2.
  • the amplification transistor AMP1 outputs an electric signal according to the potential of the charge-voltage conversion unit FD1. Further, the amplification transistor AMP2 outputs an electric signal corresponding to the potential of the charge-voltage conversion unit FD2.
  • the amplification transistors AMP1 and AMP2 constitute, for example, a constant current source and a source follower circuit provided in the column signal processing unit 113.
  • the selection transistors SEL1 and SEL2 are turned on when the sensor pixels PX1 and PX2 are selected, respectively, and an electric signal from the load-voltage conversion units FD1 and FD2 via the amplification transistors AMP1 and AMP2 is transmitted through the vertical signal line VSL to the column. It is designed to be output to the signal processing unit 113.
  • the sensor pixel PX1 further includes a discharge unit OFD1 in addition to the charge-voltage conversion unit FD1 as a charge transfer destination of the photoelectric conversion unit PD1.
  • the discharge transistor OFG1 is arranged between the buffer BUF1 and the discharge unit OFD1.
  • the discharge transistor OFG1 has a drain connected to the discharge unit OFD1 and a source connected to the buffer BUF1.
  • the discharge transistor OFG1 initializes, that is, resets the photoelectric conversion unit PD1 in response to the drive signal applied to the gate electrode. Resetting the photoelectric conversion unit PD1 means depleting the photoelectric conversion unit PD1.
  • the discharge transistor OFG1 forms an overflow path, and the electric charge overflowing from the photoelectric conversion unit PD1 is discharged to the discharge unit OFD1.
  • the emission transistor OFG1 can directly reset the photoelectric conversion unit PD51.
  • FIG. 3A and 3B show cross-sectional configuration examples of four sensor pixels PX1 to PX4 among the plurality of sensor pixels PX constituting the pixel array unit 111, respectively.
  • FIG. 3A represents a cross section in the arrow-viewing direction along the IIIA-IIIA cutting line in the X-axis direction, passing through the sensor pixels PX1 and the sensor pixels PX2 shown in FIGS. 4A to 4H, respectively.
  • FIG. 3B shows a cross section in the arrow-viewing direction along the IIIB-IIIB cutting line in the Y-axis direction.
  • FIGS. 4A to 4H show a plan configuration example of four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns, respectively. Specifically, FIGS. 4A to 4H represent the planar configurations at the height positions Lv1 to Lv8 shown in FIGS. 3A and 3B, respectively.
  • FIG. 4I is a schematic diagram showing an example of the layout pattern of the sensor pixels PX1 to PX4 in the pixel array unit 111.
  • Lv9 means the height position Lv9 shown in FIGS. 3A and 3B, and is the height position corresponding to the light-shielding film forming layer including the ZAF light-shielding film 16 described later.
  • the sensor pixels PX1 to PX4 shown in FIGS. 4A to 4H are repeatedly arranged along the X-axis direction and the Y-axis direction as the minimum unit. ing.
  • the sensor pixels PX2 in the pixel array unit 111 need to be ZAF pixels, and some sensor pixels PX2 arbitrarily selected in the pixel array unit 111 may be ZAF pixels. Just do it.
  • the sensor pixel PX2 on which the ZAF light-shielding film 16 is formed is a ZAF pixel.
  • the sensor pixel PX3 and the sensor pixel PX4 are normal pixels having substantially the same configuration as the sensor pixel PX1. Therefore, the sensor pixel PX3 and the sensor pixel PX4 are the photoelectric conversion unit PD3, PD4, the first to third transfer transistors TG3A to TG3C, TG4A to TG4C, the charge holding unit MEM3, MEM4, the discharge transistor OFG3, OFG4, and the discharge unit OFD3. , OFD4, buffer BUF3, BUF4, power supply VDD, etc. Further, the sensor pixel PX3 shares the vertical signal line VSL2, the charge / voltage conversion unit FD2, the reset transistor RST2, the amplification transistor AMP2, and the selection transistor SEL2 with the sensor pixel PX2. The sensor pixel PX4 shares the vertical signal line VSL1, the charge / voltage conversion unit FD1, the reset transistor RST1, the amplification transistor AMP1, and the selection transistor SEL1 with the sensor pixel PX1.
  • the pixel array unit 111 joins the first substrate S1 including the first layer LY1 and the second layer LY2 and the second substrate S2 including the third layer LY3. It has a structure bonded at the interface K. At the joining interface K, the wiring layers are joined together. As the bonding between the wiring layers, so-called Cu-Cu bonding in which the surfaces of metal layers such as Cu (copper) are activated by plasma irradiation and bonded to each other is preferable.
  • Photoelectric conversion units PD (PD1 to PD4) and the like are formed on the first layer LY1 of the pixel array unit 111.
  • the sensor pixels PX1 to PX4 have a semiconductor substrate 11 formed of a semiconductor material such as Si (silicon) and photoelectric conversion units PD (PD1 to PD4) embedded in the semiconductor substrate 11 in the first layer LY1. doing. Further, the semiconductor substrate 11 includes a front surface 11S1 and a back surface 11S2 opposite to the front surface 11S1.
  • the back surface 11S2 is a surface on which light from the outside is incident, and is provided with a color filter forming layer including color filter CFs (CF1 to CF4) (see FIGS. 3A, 3B, and 4B).
  • On-chip lenses LS are further provided on the side opposite to the back surface 11S2 of the color filters CF (CF1 to CF4) (see FIGS. 3A, 3B and 4A). Further, the tips of the two vertical trench gates 51 and 52 extending in the depth direction (+ Z direction) from the lower part of the transfer gates TRZ (TRZ1 to TRZ4) provided on the surface 11S1 are the photoelectric conversion units PD ( It is in contact with PD1 to PD4) (see FIGS. 3A, 3B and 4E).
  • the sensor pixel PX2 is a ZAF pixel
  • the sensor pixel PX2 further has a light-shielding film forming layer including the ZAF light-shielding film 16 between the back surface 11S2 and the color filter forming layer including the color filter CF2. ..
  • the first layer LY1 of the semiconductor substrate 11 is further provided with an element separation unit 12 so as to surround the photoelectric conversion units PD (PD1 to PD4), respectively (FIGS. 3A, 3B and 4C).
  • the element separation unit 12 is a wall-shaped member that extends in the Z-axis direction so as to penetrate the semiconductor substrate 11 at the boundary position between the sensor pixels PX adjacent to each other and surrounds each photoelectric conversion unit PD.
  • the sensor pixels PX adjacent to each other are electrically separated from each other by the element separation unit 12. Further, the element separation unit 12 prevents the leakage light from the adjacent sensor pixels PX from being incident on the photoelectric conversion units PD (PD1 to PD4) to generate noise such as color mixing.
  • the element separation unit 12 is made of an insulating material such as silicon oxide.
  • the first to third transfer transistors TG1A to TG1C, TG2A to TG2C, TG3A to TG3C, TG4A to TG4C, charge holding units MEM1 to MEM4, and discharge transistors OFG1, OFG3, OFG4, discharge units OFD1, OFD3, OFD4, buffers BUF1 to BUF4, power supply VDD, charge-voltage conversion units FD1 to FD4, and the like are formed (see FIGS. 3A, 3B, and 4G).
  • the charge holding units MEM1 to MEM4 are located below, for example, transfer gates TRY1 to TRY4, TRX1 to TRX4, and TRG1 to TRG4.
  • Two vertical trench gates 51 and 52 arranged in the X-axis direction are provided in the second layer LY2 of the sensor pixels PX1 to PX4, respectively (see FIGS. 3A, 3B, 4E and 4F). ..
  • the vertical trench gates 51 and 52 form a part of the charge transfer unit, connect the photoelectric conversion units PD1 to PD4 and the transfer gates TRZ1 to TRZ4, respectively, and connect the buffers BUF1 to BUF4 from the photoelectric conversion units PD1 to PD4. It is a path for transferring charges to the charge holding units MEM1 to MEM4, which are transfer destinations. Only one vertical trench gate may be arranged, or three or more vertical trench gates may be arranged.
  • a horizontal light-shielding film 13 extending along the XY surface so as to overlap the vertical trench gates 51 and 52 in the Z-axis direction is provided (FIGS. 3A, 3A, See FIGS. 3B and 4D).
  • the horizontal light-shielding film 13 is connected to, for example, the end portion of the element separation portion 12 opposite to the back surface 11S2.
  • a part of the horizontal light-shielding film 13 is provided with openings 13K1 to 13K4 so as to partially partition the photoelectric conversion units PD1 to PD4 in the Z-axis direction.
  • the electric charges generated in the photoelectric conversion units PD1 to PD4 move to the vertical trench gates 51 and 52 through the openings 13K1 to 13K4, respectively.
  • the positions of the openings 13K1 to 13K4 on the XY plane are different from the positions of the openings 14K1 to 14K4 on the XY plane in the horizontal light-shielding film 14 described later.
  • a horizontal light-shielding film 14 extending along the XY plane is further provided between the photoelectric conversion units PD1 to PD4 and the charge holding units MEM1 to MEM4 (FIGS. 3A, 3B and 4F).
  • the horizontal light-shielding film 14 is a member that prevents light from entering the charge-holding units MEM1 to MEM4, and the light transmitted through the photoelectric conversion units PD1 to PD4 is incident on the charge-holding parts MEM1 to MEM4. And suppresses the generation of noise.
  • the light incident from the back surface 11B and transmitted through the photoelectric conversion units PD1 to PD4 without being absorbed by the photoelectric conversion units PD1 to PD4 is reflected by the horizontal shading film 14 and is again incident on the photoelectric conversion units PD1 to PD4.
  • the horizontal light-shielding film 14 is also a reflector, and the light transmitted through the photoelectric conversion units PD1 to PD4 is incident on the photoelectric conversion units PD1 to PD4 again to improve the photoelectric conversion efficiency.
  • the horizontal light-shielding film 14 is provided with an opening 14K (14K1 to 14K4) through which the electric charge generated by the photoelectric conversion units PD1 to PD4 can pass.
  • the vertical trench gates 51 and 52 are provided so as to penetrate the openings 14K1 to 14K4, respectively. It is preferable that the horizontal light-shielding film 14 is provided over the entire XY surface of the pixel array portion 111 except for the openings 14K1 to 14K4.
  • the horizontal light-shielding films 13 and 14 each have a two-layer structure of, for example, an inner layer portion and an outer layer portion surrounding the inner layer portion.
  • the inner layer portion is made of, for example, a material containing at least one of a light-shielding elemental metal, a metal alloy, a metal nitride, and a metal silicide.
  • Al (aluminum) is the most optically preferable constituent material.
  • the inner layer portion may be made of graphite or an organic material.
  • the outer layer portion is made of an insulating material such as SiOx (silicon oxide). The outer layer portion ensures electrical insulation between the inner layer portion and the semiconductor substrate 11.
  • the semiconductor substrate 11 is partially removed by, for example, a wet etching process to form a space inside the semiconductor substrate 11, and then the above-mentioned material is applied to the space. It can be formed by embedding.
  • a wet etching process for example, when the semiconductor substrate 11 is composed of Si ⁇ 111 ⁇ , a predetermined alkaline aqueous solution is used, and the etching rate differs depending on the plane orientation of Si ⁇ 111 ⁇ . Perform sex etching. More specifically, in the Si ⁇ 111 ⁇ substrate, the property that the etching rate in the ⁇ 110> direction is sufficiently higher than the etching rate in the ⁇ 111> direction is utilized.
  • the ⁇ 111> direction is a direction having three Si back bonds.
  • the ⁇ 110> direction is a direction having one or two Si back bonds, and in the present embodiment, the X-axis direction corresponds to this.
  • KOH, NaOH, CsOH or the like can be applied if it is an inorganic solution, and EDP (ethylenediamine pyrocatechol aqueous solution), N2H4 (hydrazine), NH 4 OH (ammonium hydroxide) if it is an organic solution. ), TMAH (tetramethylammonium hydroxide), etc. are applicable.
  • the semiconductor substrate 11 is, for example, a P-type (first conductive type), and the photoelectric conversion unit PD and the charge holding units MEM1 to MEM4 are N-type (second conductive type).
  • VSL1 and VSL2 charge-voltage conversion units FD1 and FD2, reset transistors RST1 and RST2, amplification transistors AMP1 and AMP2, selection transistors SEL1 and SEL2, and the like are formed on the third layer LY3 (FIG. 3A). , See FIGS. 3B and 4H).
  • the operation of the sensor pixel PX will be described with reference to FIGS. 2 to 4H and the like.
  • the sensor pixel PX which is a normal pixel excluding the sensor pixel PX2, which is a ZAF pixel
  • a high level drive signal is sent to the emission transistor OFG and the transfer gate TRZ before exposure.
  • the discharge transistor OFG and the transfer gate TRZ are turned on.
  • the electric charge accumulated in the photoelectric conversion unit PD is discharged to the discharge unit OFD, and the photoelectric conversion unit PD is reset.
  • the discharge transistor OFG and the transfer gate TRZ are turned off by supplying a low level drive signal to the discharge transistor OFG and the transfer gate TRZ, respectively, based on the drive control of the system control unit 115.
  • exposure is started in all the sensor pixels PX in the pixel array unit 111, and electric charges are generated and accumulated in each photoelectric conversion unit PD that receives the light from the subject.
  • the drive signals to the transfer gate TRZ and the transfer gate TRY are turned on in all the sensor pixels PX of the pixel array unit 111 based on the drive control of the system control unit 115.
  • the charge accumulated in the photoelectric conversion unit PD is transferred from the photoelectric conversion unit PD to the charge holding unit MEM via the transfer gate TRZ and the transfer gate TRY, and is temporarily transferred to the charge holding unit MEM. Is held in.
  • the drive signals to the transfer gate TRZ and the transfer gate TRY are turned off, and then the charges held in the charge holding unit MEM of each sensor pixel PX are sequentially read out.
  • the operation is performed.
  • the charge reading operation is performed, for example, in units of rows of the pixel array unit 111.
  • the transfer gate TRX and the transfer gate TRG are turned on by a drive signal for each row to be read.
  • the charges held in the charge holding unit MEM of each sensor pixel PX are transferred to the charge-voltage conversion unit FD line by line.
  • an electric signal indicating the level corresponding to the charge held in the charge-voltage conversion unit FD is vertically passed through the amplification transistor AMP and the selection transistor SEL in sequence. It is output to the column signal processing unit 113 through the signal line VSL.
  • the solid-state image sensor 101 of the present embodiment includes a sensor pixel PX1 which is a normal pixel as a first pixel and a sensor pixel PX2 which is a ZAF pixel as a second pixel.
  • the sensor pixel PX1 has seven signal lines SL1 to SL7 and seven gate electrodes connected to the signal lines SL1 to SL7, that is, the gate electrode of the discharge transistor OFG1 and the first to third transfer transistors TG1A.
  • the sensor pixel PX2 which is a ZAF pixel as the second pixel, has six gate electrodes connected to the six signal lines SL6 to SL7 and SL9 to SL12 and the signal lines SL6 to SL7 and SL9 to SL12, respectively.
  • the above-mentioned problem is avoided and miniaturization is realized by reducing the number of signal lines SL connected to the sensor pixel PX2.
  • the signal charge overflowing from the sensor pixel PX2 is a shared charge voltage when the normal pixel is read out. There is a concern that it will flow into the conversion unit and be superimposed as noise on the signal of the normal pixel.
  • an emission transistor OFG is also provided in the sensor pixel PX2, the emission transistor is turned on, and the signal charge overflowing from the sensor pixel PX2 is shared charge voltage conversion from the sensor pixel PX2. It is desirable to prevent it from flowing into the section.
  • the sensor pixel PX2 in the solid-state imaging device 101 of the present embodiment by adjusting the design margin of the potential even without the emission transistor, the reading of other normal pixels sharing the charge-voltage conversion unit can be performed. At that time, it is possible to prevent the signal charge from flowing into the shared charge-voltage conversion unit.
  • the sensor pixel PX2 has the same configuration as other normal pixels except that it does not have an emission transistor (OFG). Therefore, other characteristics of the sensor pixel PX2, such as the saturation capacitance of the charge holding unit MEM2, can be substantially equal to those of other normal pixels.
  • FIG. 5 is a circuit diagram showing the circuit configuration of the sensor pixel PX in the pixel array unit 111A as the first modification, and corresponds to FIG. 2 of the first embodiment.
  • FIGS. 6A and 6B show cross-sectional configuration examples of four sensor pixels PX1 to PX4 among the plurality of sensor pixels PX constituting the pixel array unit 111A, respectively.
  • FIG. 7 shows the planar configuration at the height position Lv7 shown in FIGS.
  • FIG. 6A and 6B in the four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns.
  • FIG. 7 corresponds to FIG. 4G of the first embodiment. Note that FIG. 6A shows a cross section in the arrow-viewing direction along the VIA-VIA cutting line in the X-axis direction shown in FIG. 7, and FIG. 6B shows the VIB-VIB cutting line in the Y-axis direction shown in FIG. It represents a cross section in the direction of the arrow along the line.
  • the pixel array unit 111A is configured so that the number of wirings of ZAF pixels is one less than the number of wirings of normal pixels.
  • the emission transistor (OFG2) in the sensor pixel PX2, which is a ZAF pixel, and the signal line (SL8) connected to the gate electrode of the emission transistor (OFG2) are omitted. I made it.
  • the sensor pixel PX2 which is a ZAF pixel, has an emission transistor OFG2 and a signal line SL8 connected to the gate electrode of the emission transistor OFG2, while the transfer gate TRX2 and the transfer gate TRX2. , It does not have a signal line SL11 connected to the transfer gate TRX2. Except for this point, the pixel array unit 111A has substantially the same configuration as the pixel array unit 111.
  • the number of signal lines connected to the sensor pixel PX2 is smaller than the number of signal lines connected to the sensor pixel PX1 as in the pixel array unit 111. Therefore, it is advantageous to realize the miniaturization of the entire configuration.
  • the sensor pixel PX2 which is a ZAF pixel, has an emission transistor OFG2. Therefore, even when the sensor pixel PX2 shares the charge-voltage conversion unit (FD) with other normal pixels, the sensor can be sensored by turning on the emission transistor OFG2 when reading out the normal pixel. It is possible to prevent the signal charge overflowing from the pixel PX2 from flowing into the shared charge-voltage conversion unit.
  • FD charge-voltage conversion unit
  • the upper limit of the saturation capacity of the charge holding unit MEM2 is the upper limit of the saturation capacity of the charge holding unit MEM2 in the sensor pixel PX2 of the pixel array unit 111. Will be lower than.
  • FIG. 8 is a circuit diagram showing a circuit configuration of the sensor pixel PX in the pixel array unit 111B as a second modification, and corresponds to FIG. 2 of the first embodiment.
  • FIGS. 9A and 9B show cross-sectional configuration examples of four sensor pixels PX1 to PX4 among the plurality of sensor pixels PX constituting the pixel array unit 111B, respectively.
  • FIG. 10 shows the planar configuration at the height position Lv7 shown in FIGS.
  • FIG. 10 corresponds to FIG. 4G of the first embodiment.
  • 9A shows a cross section in the arrow-viewing direction along the IXA-IXA cutting line in the X-axis direction shown in FIG. 10
  • FIG. 9B shows the IXB-IXB cutting line in the Y-axis direction shown in FIG. It represents a cross section in the direction of the arrow along the line.
  • the pixel array unit 111B is configured so that the number of wirings of ZAF pixels is one less than the number of wirings of normal pixels.
  • the pixel array unit 111B as a second modification includes the transfer gate TRY2 while the sensor pixel PX2, which is a ZAF pixel, has the emission transistor OFG2 and the signal line SL8 connected to the gate electrode of the emission transistor OFG2. It does not have the two transfer transistors TG2B and the signal line SL10 connected to the transfer gate TRY2. Except for this point, the pixel array unit 111B has substantially the same configuration as the pixel array unit 111.
  • the number of signal lines connected to the sensor pixel PX2 is smaller than the number of signal lines connected to the sensor pixel PX1 as in the pixel array unit 111. Therefore, it is advantageous to realize the miniaturization of the entire configuration.
  • the sensor pixel PX2 which is a ZAF pixel, has an emission transistor OFG2. Therefore, even when the sensor pixel PX2 shares the charge-voltage conversion unit (FD) with other normal pixels, the sensor can be sensored by turning on the emission transistor OFG2 when reading out the normal pixel. It is possible to prevent the signal charge overflowing from the pixel PX2 from flowing into the shared charge-voltage conversion unit.
  • FD charge-voltage conversion unit
  • the upper limit of the saturation capacity of the charge holding unit MEM2 is the upper limit of the saturation capacity of the charge holding unit MEM2 in the sensor pixel PX2 of the pixel array unit 111. Will be lower than.
  • the upper limit of the saturation capacity of the photoelectric conversion unit PD2 in the pixel array unit 111B is lower than the upper limit of the saturation capacity of the photoelectric conversion unit PD2 in the sensor pixel PX2 of the pixel array unit 111.
  • FIG. 11 is a circuit diagram showing a circuit configuration of the sensor pixel PX in the pixel array unit 111C as a third modification, and corresponds to FIG. 2 of the first embodiment.
  • FIGS. 12A and 12B show cross-sectional configuration examples of four sensor pixels PX1 to PX4 among the plurality of sensor pixels PX constituting the pixel array unit 111C, respectively.
  • FIG. 13 shows the planar configuration at the height position Lv7 shown in FIGS.
  • FIG. 12A and 12B in the four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns.
  • FIG. 13 corresponds to FIG. 4G of the first embodiment.
  • FIG. 12A shows a cross section in the arrow-viewing direction along the XIIA-XIIA cutting line in the X-axis direction shown in FIG. 13
  • FIG. 12B shows the XIIB-XIIB cutting line in the Y-axis direction shown in FIG. It represents a cross section in the direction of the arrow along the line.
  • the pixel array unit 111C is configured so that the number of wirings of ZAF pixels is one less than the number of wirings of normal pixels.
  • the pixel array unit 111C as a third modification includes the transfer gate TRZ2 while the sensor pixel PX2, which is a ZAF pixel, has the emission transistor OFG2 and the signal line SL8 connected to the gate electrode of the emission transistor OFG2. It does not have one transfer transistor TG2A and a signal line SL9 connected to the transfer gate TRZ2. Except for this point, the pixel array unit 111C has substantially the same configuration as the pixel array unit 111.
  • the number of signal lines connected to the sensor pixel PX2 is smaller than the number of signal lines connected to the sensor pixel PX1 as in the pixel array unit 111. Therefore, it is advantageous to realize the miniaturization of the entire configuration.
  • the sensor pixel PX2 which is a ZAF pixel, has an emission transistor OFG2. Therefore, even when the sensor pixel PX2 shares the charge-voltage conversion unit (FD) with other normal pixels, the sensor can be sensored by turning on the emission transistor OFG2 when reading out the normal pixel. It is possible to prevent the signal charge overflowing from the pixel PX2 from flowing into the shared charge-voltage conversion unit.
  • FD charge-voltage conversion unit
  • the upper limit of the saturation capacity of the charge holding unit MEM2 is the upper limit of the saturation capacity of the charge holding unit MEM2 in the sensor pixel PX2 of the pixel array unit 111. Will be lower than.
  • the upper limit of the saturation capacity of the photoelectric conversion unit PD2 in the pixel array unit 111C is lower than the upper limit of the saturation capacity of the photoelectric conversion unit PD2 in the sensor pixel PX2 of the pixel array unit 111.
  • FIG. 14 is a circuit diagram showing the circuit configuration of the sensor pixel PX in the pixel array unit 111D as the fourth modification, and corresponds to FIG. 2 of the first embodiment.
  • FIGS. 15A and 15B show cross-sectional configuration examples of four sensor pixels PX1 to PX4 among the plurality of sensor pixels PX constituting the pixel array unit 111D, respectively.
  • FIGS. 3A and 3B of the form corresponds to FIGS. 3A and 3B of the form.
  • FIG. 16 shows the planar configuration at the height position Lv7 shown in FIGS. 15A and 15B in the four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns.
  • FIG. 16 corresponds to FIG. 4G of the first embodiment.
  • 15A shows a cross section in the arrow-viewing direction along the XVA-XVA cutting line in the X-axis direction shown in FIG. 16
  • FIG. 15B shows the XVB-XVB cutting line in the Y-axis direction shown in FIG. It represents a cross section in the direction of the arrow along the line.
  • the pixel array unit 111D is configured so that the number of wirings of ZAF pixels is 2 less than the number of wirings of normal pixels.
  • the sensor pixel PX2 which is a ZAF pixel, has an emission transistor OFG2 and a signal line SL8 connected to the gate electrode of the emission transistor OFG2, while the transfer gate TRY2 and the transfer gate TRX2 are provided. It does not have a second transfer transistor TG2B including, a signal line SL10 connected to the transfer gate TRY2, and a signal line SL11 connected to the transfer gate TRX2. Except for these points, the pixel array unit 111D has substantially the same configuration as the pixel array unit 111.
  • the number of signal lines connected to the sensor pixel PX2 is 2 less than the number of signal lines connected to the sensor pixel PX1. Therefore, it is advantageous to realize the miniaturization of the entire configuration.
  • the sensor pixel PX2 which is a ZAF pixel, has an emission transistor OFG2. Therefore, even when the sensor pixel PX2 shares the charge-voltage conversion unit (FD) with other normal pixels, the sensor can be sensored by turning on the emission transistor OFG2 when reading out the normal pixel. It is possible to prevent the signal charge overflowing from the pixel PX2 from flowing into the shared charge-voltage conversion unit.
  • the sensor pixel PX2 since the sensor pixel PX2 does not have the transfer gate TRY2 and the transfer gate TRX2, the upper limit of the saturation capacity of the charge holding unit MEM2 is the charge holding unit MEM2 in the sensor pixel PX2 of the pixel array unit 111.
  • the upper limit of the saturation capacity of the photoelectric conversion unit PD2 in the pixel array unit 111B is lower than the upper limit of the saturation capacity of the photoelectric conversion unit PD2 in the sensor pixel PX2 of the pixel array unit 111.
  • FIG. 17 is a circuit diagram showing a circuit configuration of the sensor pixel PX in the pixel array unit 111E as a fifth modification, and corresponds to FIG. 2 of the first embodiment.
  • FIGS. 18A and 18B show cross-sectional configuration examples of four sensor pixels PX1 to PX4 among the plurality of sensor pixels PX constituting the pixel array unit 111E, respectively.
  • FIG. 19 shows the planar configuration at the height position Lv7 shown in FIGS.
  • FIG. 18A and 18B in the four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns.
  • FIG. 19 corresponds to FIG. 4G of the first embodiment.
  • FIG. 18A shows a cross section in the arrow-viewing direction along the XVIIIA-XVIIIA cutting line in the X-axis direction shown in FIG. 19, and
  • FIG. 18B shows the XVIIIB-XVIIIB cutting line in the Y-axis direction shown in FIG. It represents a cross section in the direction of the arrow along the line.
  • the pixel array unit 111E is configured so that the number of wirings of ZAF pixels is 3 less than the number of wirings of normal pixels.
  • the sensor pixel PX2 which is a ZAF pixel, has an emission transistor OFG2 and a signal line SL8 connected to the gate electrode of the emission transistor OFG2, while the first transfer including the transfer gate TRZ2.
  • the sensor pixel PX2 which is a ZAF pixel, is a non-global shutter pixel and does not have a MEM2. Therefore, in the sensor pixel PX2, exposure and charge transfer are performed by rolling.
  • the pixel array unit 111E is designed so that the signal charge generated by the photoelectric conversion in the photoelectric conversion unit PD2 is transferred to the surface 11S1 of the semiconductor substrate 11 by diffusion. That is, the photoelectric conversion unit PD2 is extended to the vicinity of the transfer gate TRG2. Except for these points, the pixel array unit 111E has substantially the same configuration as the pixel array unit 111.
  • the number of signal lines SL connected to the sensor pixel PX2 is 3 less than the number of signal lines SL connected to the sensor pixel PX1. Therefore, it is advantageous to realize the miniaturization of the entire configuration.
  • the sensor pixel PX2 which is a ZAF pixel, has an emission transistor OFG2. Therefore, even when the sensor pixel PX2 shares the charge-voltage conversion unit (FD) with other normal pixels, the sensor can be sensored by turning on the emission transistor OFG2 when reading out the normal pixel. It is possible to prevent the signal charge overflowing from the pixel PX2 from flowing into the shared charge-voltage conversion unit.
  • FD charge-voltage conversion unit
  • FIG. 20 is a circuit diagram showing a circuit configuration of the sensor pixel PX in the pixel array unit 111F as a sixth modification, and corresponds to FIG. 2 of the first embodiment.
  • FIGS. 21A and 21B show cross-sectional configuration examples of four sensor pixels PX1 to PX4 among the plurality of sensor pixels PX constituting the pixel array unit 111F, respectively.
  • FIG. 22 shows the planar configuration at the height position Lv7 shown in FIGS.
  • FIG. 22 corresponds to FIG. 4G of the first embodiment.
  • 21A shows a cross section in the arrow-viewing direction along the XXIA-XXIA cutting line in the X-axis direction shown in FIG. 22, and
  • FIG. 21B shows the XXIB-XXIB cutting line in the Y-axis direction shown in FIG. It represents a cross section in the direction of the arrow along the line.
  • the pixel array unit 111F is configured so that the number of wirings of ZAF pixels is 4 less than the number of wirings of normal pixels.
  • the sensor pixel PX2 which is a ZAF pixel, includes the emission transistor OFG2, the signal line SL8 connected to the gate electrode of the emission transistor OFG2, and the first transfer transistor TG2A including the transfer gate TRZ2.
  • the second transfer transistor TG2B including the transfer gate TRY2 and the transfer gate TRX2, the signal line SL9 connected to the transfer gate TRZ2, the signal line SL10 connected to the transfer gate TRY2, and the signal line SL11 connected to the transfer gate TRX2 are not provided.
  • the sensor pixel PX2 which is a ZAF pixel, is a non-global shutter pixel and does not have a MEM2. Therefore, in the sensor pixel PX2, exposure and charge transfer are performed by rolling.
  • the pixel array unit 111F is designed so that the signal charge generated by the photoelectric conversion in the photoelectric conversion unit PD2 is transferred to the surface 11S1 of the semiconductor substrate 11 by diffusion. That is, the photoelectric conversion unit PD2 is extended to the vicinity of the transfer gate TRG2.
  • the number of signal lines SL connected to the sensor pixel PX2 is 4 less than the number of signal lines SL connected to the sensor pixel PX1. Therefore, it is more advantageous to realize the miniaturization of the entire configuration.
  • FIG. 23 shows a circuit configuration example of two sensor pixels PX1 and PX2 among a plurality of sensor pixels provided in the pixel array portion of the solid-state image sensor 201 according to the second embodiment of the present technology. Corresponds to FIG. 2 of the first embodiment.
  • a stacked solid-state image sensor 101 in which a photoelectric conversion unit and a memory are laminated has been described.
  • the planar solid-state image sensor 201 in which the photoelectric conversion unit and the memory are provided in the same layer will be described.
  • the solid-state image sensor 201 is significantly different from the solid-state image sensor 101 in that it does not have the transfer gate TRZ of the stacked solid-state image sensor 101 in terms of circuit configuration.
  • FIG. 24 shows a cross-sectional configuration example of two sensor pixels PX1 and PX2 out of a plurality of sensor pixels PX constituting the pixel array portion of the solid-state image sensor 201
  • FIG. 3A of the first embodiment shows a cross-sectional configuration example. It corresponds.
  • FIG. 25 shows a planar configuration along the surface 11S1 of the four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns.
  • FIG. 25 corresponds to FIG. 4G of the first embodiment.
  • FIG. 24 shows a cross section in the arrow-viewing direction along the XXIV-XXIV cutting line in the X-axis direction shown in FIG. 25.
  • a light-shielding film 17 for shielding light from entering the charge-holding portions MEM1 and MEM2 is arranged so as to spread along the XY surface in the vicinity of the back surface 11S2.
  • element separation units 12 extending in the thickness direction (Z-axis direction) are provided. However, the element separation unit 12 is partially removed from the charge transfer path from the photoelectric conversion units PD1 and PD2 to the charge holding units MEM1 and MEM2.
  • the sensor pixel PX2 is a ZAF pixel in the solid-state image sensor 201 of the present embodiment as well as the solid-state image sensor 101 of the first embodiment.
  • the sensor pixels PX2 are not provided with the discharge transistor OFG2, the transfer gate TRY2, the transfer gate TRX2, and the signal lines SL8 to SL10 connected to them.
  • the number of signal lines SL connected to the sensor pixel PX2 is smaller than the number of signal lines SL connected to the sensor pixel PX1. Therefore, it is advantageous to realize the miniaturization of the entire configuration.
  • FIG. 26 is a circuit diagram showing a circuit configuration of sensor pixels PX in the pixel array portion of the solid-state image sensor 201A as a seventh modification, and corresponds to FIG. 2 of the first embodiment.
  • FIG. 27 shows a cross-sectional configuration example of two sensor pixels PX1 and PX2 among the plurality of sensor pixels PX constituting the pixel array portion of the solid-state image sensor 201A.
  • FIG. 28 shows a planar configuration along the surface 11S1 of the four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns.
  • FIG. 28 corresponds to FIG. 4G of the first embodiment.
  • FIG. 27 shows a cross section in the arrow-viewing direction along the XXVII-XXVII cutting line in the X-axis direction shown in FIG. 28.
  • the solid-state image sensor 201A has the same configuration as the solid-state image sensor 201 of the second embodiment, except that the discharge transistor OFG2 and the signal line SL8 connected to the discharge transistor OFG2 are further provided.
  • FIG. 29 is a circuit diagram showing a circuit configuration of the sensor pixel PX in the pixel array portion of the solid-state image sensor 201B as an eighth modification, and corresponds to FIG. 2 of the first embodiment.
  • FIG. 30 shows a cross-sectional configuration example of two sensor pixels PX1 and PX2 among a plurality of sensor pixel PXs constituting the pixel array portion of the solid-state image sensor 201B.
  • FIG. 31 shows a planar configuration along the surface 11S1 of the four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns.
  • FIG. 31 corresponds to FIG. 4G of the first embodiment.
  • FIG. 30 shows a cross section in the direction of the arrow along the XXX-XXX cutting line in the X-axis direction shown in FIG. 31.
  • the solid-state image sensor 201B is the second embodiment described above, except that the discharge transistor OFG2, the signal line SL8 connected to the discharge transistor, the transfer gate TRY2, and the signal line SL9 connected to the transfer gate TRY2 are further provided. It has the same configuration as the solid-state image sensor 201 of the above embodiment.
  • FIG. 32 is a circuit diagram showing a circuit configuration of the sensor pixel PX in the pixel array portion of the solid-state image sensor 201C as a ninth modification, and corresponds to FIG. 2 of the first embodiment.
  • FIG. 33 shows a cross-sectional configuration example of two sensor pixels PX1 and PX2 among the plurality of sensor pixels PX constituting the pixel array portion of the solid-state image sensor 201C.
  • FIG. 34 shows a planar configuration along the surface 11S1 of the four sensor pixels PX1 to PX4 arranged in a grid pattern of 2 rows and 2 columns.
  • FIG. 34 corresponds to FIG. 4G of the first embodiment.
  • FIG. 33 shows a cross section in the arrow-viewing direction along the XXXIII-XXXIII cutting line in the X-axis direction shown in FIG. 34.
  • the solid-state image sensor 201C has the same configuration as the solid-state image sensor 201 of the second embodiment, except that the transfer transistor TRY2 and the signal line SL9 connected to the transfer transistor TRY2 are further provided.
  • FIG. 35 is a block diagram showing a configuration example of the camera 2000 as an electronic device to which the present technology is applied.
  • the camera 2000 is an optical unit 2001 including a lens group or the like, an image pickup device (imaging device) 2002 to which the above-mentioned solid-state image pickup device 101 or the like (hereinafter referred to as a solid-state image pickup device 101 or the like) is applied, and a camera signal processing circuit.
  • a DSP (Digital Signal Processor) circuit 2003 is provided.
  • the camera 2000 also includes a frame memory 2004, a display unit 2005, a recording unit 2006, an operation unit 2007, and a power supply unit 2008.
  • the DSP circuit 2003, the frame memory 2004, the display unit 2005, the recording unit 2006, the operation unit 2007, and the power supply unit 2008 are connected to each other via the bus line 2009.
  • the optical unit 2001 captures incident light (image light) from the subject and forms an image on the image pickup surface of the image pickup apparatus 2002.
  • the image pickup apparatus 2002 converts the amount of incident light imaged on the image pickup surface by the optical unit 2001 into an electric signal in pixel units and outputs it as a pixel signal.
  • the display unit 2005 is composed of a panel-type display device such as a liquid crystal panel or an organic EL panel, and displays a moving image or a still image captured by the image pickup device 2002.
  • the recording unit 2006 records a moving image or a still image captured by the imaging device 2002 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 2007 issues operation commands for various functions of the camera 2000 under the operation of the user.
  • the power supply unit 2008 appropriately supplies various power sources serving as operating power sources for the DSP circuit 2003, the frame memory 2004, the display unit 2005, the recording unit 2006, and the operation unit 2007 to these supply targets.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 36 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 aims to realize the functions of ADAS (AdvancedDriverAssistanceSystem) including collision avoidance or impact mitigation of a vehicle, follow-up running based on an inter-vehicle distance, vehicle speed maintenance running, vehicle collision warning, vehicle lane deviation warning, and the like. Cooperative control can be performed.
  • ADAS AdvancedDriverAssistanceSystem
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and an image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 37 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 As the imaging unit 12031, the imaging units 12101, 12102, 12103, It has 12104 and 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 37 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the solid-state image sensor 101 or the like shown in FIG. 1A or the like can be applied to the image pickup unit 12031.
  • excellent operation of the vehicle control system can be expected.
  • the imaging device of the present disclosure is not limited to the imaging device that detects the light amount distribution of visible light and acquires it as an image, and acquires the distribution of the incident amount of infrared rays, X-rays, particles, or the like as an image. It may be an image pickup device.
  • the imaging device of the present disclosure may be in the form of a module in which an imaging unit and a signal processing unit or an optical system are packaged together.
  • the memory holding type global shutter type back-illuminated image sensor has been described, but the present disclosure is not limited to this.
  • a back-illuminated image sensor of the FD holding type global shutter type may be used.
  • the charge is held by the charge-voltage conversion unit FD instead of the charge-holding unit MEM.
  • the solid-state image sensor 301 also includes a sensor pixel PX1 as a normal pixel and a sensor pixel PX2 as an image plane phase difference pixel.
  • FIG. 38 is a circuit diagram showing a circuit configuration in the solid-state image sensor 301 as the eighth modification of the present disclosure, and FIG.
  • the solid-state image sensor of the technique of the present disclosure may have a configuration such as the solid-state image sensor 101A shown in FIG. 40A or the solid-state image sensor 101B shown in FIG. 40B.
  • FIG. 40A is a block diagram showing a configuration example of the solid-state image sensor 101A as a ninth modification of the present disclosure.
  • FIG. 40B is a block diagram showing a configuration example of the solid-state image sensor 101B as the tenth modification of the present disclosure.
  • a data storage unit 119 is arranged between the column signal processing unit 113 and the horizontal drive unit 114, and the pixel signal output from the column signal processing unit 113 causes the data storage unit 119. It is supplied to the signal processing unit 118 via the signal processing unit 118.
  • the data storage unit 119 and the signal processing unit 118 are arranged in parallel between the column signal processing unit 113 and the horizontal drive unit 114.
  • the column signal processing unit 113 performs A / D conversion for converting an analog pixel signal into a digital pixel signal for each row of the pixel array unit 111 or for each of a plurality of rows of the pixel array unit 111. There is.
  • the second pixel may be, for example, a polarized pixel including an infrared light information acquisition pixel or a polarizer.
  • 41 and 42 are schematic views showing layout patterns of sensor pixels PX1 to PX4 in the pixel array unit 111 as the eleventh modification and the twelfth modification of the present disclosure, respectively. In FIG.
  • NIR pixels having a near-infrared filter NIR that selectively transmits near-infrared light instead of the color filter CF2 are arranged at the position of the sensor pixel PX2 which is the second pixel.
  • the polarized pixel in which the polarizer PL is arranged is arranged at the position of the sensor pixel PX2 which is the second pixel.
  • the sensor pixel PX2 which is the second pixel, may have all the gate electrodes corresponding to all the gate electrodes in the sensor pixel PX1 as the first pixel.
  • a signal line connected to a part of a plurality of gate electrodes in the second pixel is not provided. You can do it like this.
  • the transfer gates TRZ2, TRY2, and TRX2 are arranged respectively, and (a part of) the wiring connected to each of them is not provided.
  • the number of the second wirings in the second pixel is smaller than the number of the first wirings in the first pixel. Therefore, it is possible to reduce the size of the entire configuration while ensuring the operating performance required for the second pixel as much as possible.
  • the Si ⁇ 111 ⁇ substrate in the present disclosure is a substrate or wafer made of a silicon single crystal and having a crystal plane represented by ⁇ 111 ⁇ in the notation of the Miller index.
  • the Si ⁇ 111 ⁇ substrate in the present disclosure also includes a substrate or wafer whose crystal orientation is deviated by several degrees, for example, a substrate or wafer deviated by several degrees from the ⁇ 111 ⁇ plane in the closest [110] direction. Further, it also includes a silicon single crystal grown on a part or the entire surface of these substrates or wafers by an epitaxial method or the like.
  • the ⁇ 111 ⁇ planes are crystal planes equivalent to each other in terms of symmetry, which are (111) plane, (-111) plane, (1-11) plane, (11-1) plane, and (-) plane. It is a general term for the 1-11) plane, the (-11-1) plane, the (1-1-1) plane, and the (1-1-1) plane. Therefore, the description of the Si ⁇ 111 ⁇ substrate in the specification and the like of the present disclosure may be read as, for example, a Si (1-11) substrate.
  • the bar sign for expressing the negative index of the Miller index is replaced with a minus sign.
  • the ⁇ 110> direction in the description of the present invention is the [110] direction, the [101] direction, the [011] direction, the [-110] direction, and [1-10], which are crystal plane directions equivalent to each other in terms of symmetry.
  • Direction, [-101] direction, [10-1] direction, [0-11] direction, [01-1] direction, [-1-10] direction, [-10-1] direction and [0-1- 1] It is a general term for directions, and may be read as either.
  • etching is performed in a direction orthogonal to the element forming surface and a direction further orthogonal to the direction orthogonal to the element forming surface (that is, a direction parallel to the element forming surface).
  • Table 1 shows a specific combination of a plane and an orientation in which etching in the ⁇ 110> direction is established on the ⁇ 111 ⁇ plane, which is the crystal plane of the Si ⁇ 111 ⁇ substrate in the present invention. ..
  • the ⁇ 110> direction of the present disclosure is limited to a direction orthogonal to the ⁇ 111 ⁇ plane which is an element forming surface and a direction parallel to the element forming surface. That is, the combination of the element forming surface of the Si ⁇ 111 ⁇ substrate of the present disclosure and the orientation for etching the Si ⁇ 111 ⁇ substrate is selected from any of the combinations indicated by ⁇ in Table 1.
  • the Si ⁇ 111 ⁇ substrate includes, for example, a substrate in which the surface of the substrate is processed so as to have an off angle with respect to the ⁇ 112> direction, as shown in FIG. 44.
  • the off angle is 19.47 ° or less, even in the case of a substrate having an off angle, the etching rate in the ⁇ 111> direction, that is, the direction having three Si back bonds, is in the ⁇ 110> direction, that is, Si back.
  • the relationship in which the etching rate in the direction of having one bond is sufficiently high is maintained.
  • the off angle increases, the number of steps increases and the density of microsteps increases, so 5 ° or less is preferable.
  • the off angle may be in the ⁇ 110> direction, and the off angle direction does not matter.
  • the Si plane orientation can be analyzed by using an X-ray diffraction method, an electron beam diffraction method, an electron backscatter diffraction method, or the like. Since the number of Si backbonds is determined by the crystal structure of Si, the number of backbonds can also be analyzed by analyzing the Si plane orientation.
  • the first pixel has a first transistor including the first gate electrode.
  • the first wiring of a part of the m first wiring and the second wiring of a part of the n second wiring are common common wirings (1) or The imaging device according to (2).
  • the common wiring includes a first common wiring and a second common wiring.
  • the first pixel comprises a first reset transistor including the first gate electrode connected to the first common wiring and a first selection transistor including the first gate electrode connected to the second common wiring.
  • the second pixel includes a second reset transistor including the second gate electrode connected to the first common wiring and a second selection transistor including the second gate electrode connected to the second common wiring.
  • the first pixel is an imaging pixel that acquires visible light information.
  • the imaging device according to any one of (1) to (4) above, wherein the second pixel acquires information other than the visible light information.
  • the second pixel is an image plane phase difference detection pixel, an infrared light information acquisition pixel, or a polarizer.
  • the imaging apparatus according to any one of (1) to (6) above, wherein the shape of the forming region of the first pixel and the shape of the forming region of the second pixel are substantially the same.
  • the first pixel further includes a first photoelectric conversion unit capable of generating a first charge according to the amount of received light by photoelectric conversion, and a first charge-voltage conversion unit that converts the first charge into a voltage signal.
  • the second pixel further includes a second photoelectric conversion unit capable of generating a second charge according to the amount of received light by photoelectric conversion, and a second charge-voltage conversion unit that converts the second charge into a voltage signal.
  • p p is a natural number smaller than m
  • first transistors are provided between the first photoelectric conversion unit and the first charge-voltage conversion unit.
  • q q is an integer of 0 or more smaller than p) of second transistors are provided between the second photoelectric conversion unit and the second charge-voltage conversion unit (1).
  • the first pixel is a global shutter pixel further including a charge holding unit capable of holding the first charge between the first photoelectric conversion unit and the first charge-voltage conversion unit (8).
  • Imaging device An electronic device equipped with an imaging device The image pickup device A first pixel having m (m is an integer of 2 or more) first wiring and m first gate electrodes connected to the m first wiring, respectively. An electronic device including n (n is a natural number smaller than m) second wiring and a second pixel having n second gate electrodes connected to each of the n second wirings.

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Abstract

動作性能を損なうことなく面内方向の小型化が実現可能な撮像装置を提供する。この撮像装置は、第１画素と第２画素とを備える。第１画素は、ｍ（ｍは２以上の整数）本の第１配線と、ｍ本の第１配線とそれぞれ接続されたｍ個の第１ゲート電極とを有する。第２画素は、ｎ（ｎはｍよりも小さな自然数）本の第２配線と、ｎ本の第２配線とそれぞれ接続されたｎ個の第２ゲート電極とを有する。

Description

撮像装置および電子機器
　本開示は、光電変換を行うことで撮像を行う撮像装置および、その撮像装置を備えた電子機器に関する。
　これまでに、本出願人は、フォトダイオードとメモリとを光入射方向において積層した積層構造を有するシリコン基板を備えた撮像装置を提案している（例えば、特許文献１参照）。
国際公開第２０１６／１３６４８６号明細書
　ところで、このような撮像装置では、光入射方向と直交する面内方向における寸法の縮小化が要求される。
　したがって、動作性能を損なうことなく面内方向の小型化が実現可能な撮像装置、およびそのような撮像装置を備えた電子機器を提供することが望まれる。
　本開示の一実施形態としての撮像装置は、第１画素と第２画素とを備える。第１画素は、ｍ（ｍは２以上の整数）本の第１配線と、ｍ本の第１配線とそれぞれ接続されたｍ個の第１ゲート電極とを有する。第２画素は、ｎ（ｎはｍよりも小さな自然数）本の第２配線と、ｎ本の第２配線とそれぞれ接続されたｎ個の第２ゲート電極とを有する。
　また、本開示の一実施形態としての電子機器は、上記撮像装置を備えたものである。　
本開示の第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第１の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第２の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す第１の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す第２の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す第３の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す第４の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す第５の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す第６の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す第７の断面図である。 図１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す第８の断面図である。 画素アレイ部におけるセンサ画素のレイアウトの一例を表す模式図である。 本開示の第１変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図５に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第１の断面図である。 図５に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第２の断面図である。 図５に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す断面図である。 本開示の第２変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図８に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第１の断面図である。 図８に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第２の断面図である。 図８に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す断面図である。 本開示の第３変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図１１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第１の断面図である。 図１１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第２の断面図である。 図１１に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す断面図である。 本開示の第４変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図１４に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第１の断面図である。 図１４に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第２の断面図である。 図１４に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す断面図である。 本開示の第５変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図１７に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第１の断面図である。 図１７に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第２の断面図である。 図１７に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す断面図である。 本開示の第６変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図２０に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第１の断面図である。 図２０に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す第２の断面図である。 図２０に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向と直交する断面を模式的に表す断面図である。 本開示の第２の実施の形態に係る固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図２３に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す断面図である。 図２３に示した固体撮像装置における半導体基板の表面の平面構成を模式的に表す平面図である。 本開示の第７変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図２６に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す断面図である。 図２６に示した固体撮像装置における半導体基板の表面の平面構成を模式的に表す平面図である。 本開示の第８変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図２９に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す断面図である。 図２９に示した固体撮像装置における半導体基板の表面の平面構成を模式的に表す平面図である。 本開示の第９変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図３２に示した固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す断面図である。 図３２に示した固体撮像装置における半導体基板の表面の平面構成を模式的に表す平面図である。 電子機器の全体構成例を表す概略図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 本開示の第８変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の回路構成を表す回路図である。 図３８に示した固体撮像装置における半導体基板の表面の平面構成を模式的に表す平面図である。 本開示の第９変形例としての固体撮像装置の構成例を示すブロック図である。 本開示の第１０変形例としての固体撮像装置の構成例を示すブロック図である。 本開示の第１１変形例としての画素アレイ部におけるセンサ画素のレイアウトの一例を表す模式図である。 本開示の第１２変形例としての画素アレイ部におけるセンサ画素のレイアウトの一例を表す模式図である。 本開示の第１３変形例としての固体撮像装置における一の通常画素および一の位相差検出画素の積層方向に沿った断面を模式的に表す断面図である。 本開示のＳｉ基板の表面におけるオフ角を説明する模式図である。
　上述の特許文献１に記載されたような、グローバルシャッタ方式の撮像画素（以下、単にグローバルシャッタ画素という。）では、電荷転送を行うトランジスタが必要であることから、グローバルシャッタ方式以外の撮像画素（以下、単に非グローバルシャッタ画素という。）に比べてより多くのトランジスタが必要とされる。そのため、複数のグローバルシャッタ画素の各々を独立駆動するには、複数の非グローバルシャッタ画素の各々を独立駆動する場合よりも多くの信号線が必要とされる。したがって、ある一定の大きさの領域内に一定数のグローバルシャッタ画素を配置する場合、それと同じ数の非グローバルシャッタ画素を配置する場合と比べ、必要な信号線の数が多く、各信号線の幅や、複数の信号線同士のピッチを狭めざるを得ない。その結果、製造工程数の増加や製造時間の増加に加え、製造時の歩留まりの低下、時定数の増加などの駆動回路の設計への影響、セトリングタイムの増加などの問題が生じる可能性がある。
　本開示はこれらの問題に鑑みてなされたものであり、動作性能を損なうことなく面内方向の小型化が実現可能な撮像装置、およびそのような撮像装置を備えた電子機器を提供することを目的としている。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
　ＭＥＭ保持型グローバルシャッタ画素である通常画素と、像面位相差画素とを備え、光電変換部とＭＥＭとを積層するようにした固体撮像装置の例。
２．第１の実施の形態の変形例
　２－１．　通常画素の配線の数よりも像面位相差画素の配線の数が１少なくなるようにした固体撮像装置の第１変形例。
　２－２．　通常画素の配線の数よりも像面位相差画素の配線の数が１少なくなるようにした固体撮像装置の第２変形例。
　２－３．　通常画素の配線の数よりも像面位相差画素の配線の数が１少なくなるようにした固体撮像装置の第３変形例。
　２－４．　通常画素の配線の数よりも像面位相差画素の配線の数が２少なくなるようにした固体撮像装置の第４変形例。
　２－５．　通常画素の配線の数よりも像面位相差画素の配線の数が３少なくなるようにした固体撮像装置の第５変形例。
　２－６．　通常画素の配線の数よりも像面位相差画素の配線の数が４少なくなるようにした固体撮像装置の第６変形例。
３．第２の実施の形態
　通常画素と、像面位相差画素とを備え、光電変換部とメモリとを同一階層内に配置するようにした固体撮像装置の例。
４．第２の実施の形態の変形例
　４－１．　通常画素の配線の数よりも像面位相差画素の配線の数が３少なくなるようにした固体撮像装置の第７変形例。
　４－２．　通常画素の配線の数よりも像面位相差画素の配線の数が２少なくなるようにした固体撮像装置の第９変形例。
　４－３．　通常画素の配線の数よりも像面位相差画素の配線の数が１少なくなるようにした固体撮像装置の第８変形例。
　４－４．　通常画素の配線の数よりも像面位相差画素の配線の数が２少なくなるようにした固体撮像装置の第９変形例。
５．電子機器への適用例
６．移動体への適用例
７．その他の変形例
　ＦＤ保持型グローバルシャッタ画素である通常画素と、像面位相差画素とを備えるようにした固体撮像装置の例など。
＜１．第１の実施の形態＞
［固体撮像装置１０１の構成］
　図１は、本技術の第１の実施の形態に係る固体撮像装置１０１の機能の構成例を示すブロック図である。
　固体撮像装置１０１は、例えばＣＭＯＳ（ComplementaryMetalOxideSemiconductor）イメージセンサなどの、いわゆるグローバルシャッタ方式の裏面照射型イメージセンサである。固体撮像装置１０１は、被写体からの光を受光して光電変換し、画像信号を生成することで画像を撮像するものである。
　グローバルシャッタ方式とは、基本的には全画素同時に露光を開始し、全画素同時に露光を終了するグローバル露光を行う方式である。ここで、全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素等は除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時ではなく、複数行（例えば、数十行）単位でグローバル露光を行いながら、グローバル露光を行う領域を移動する方式もグローバルシャッタ方式に含まれる。また、画像に表れる部分の画素の全てでなく、所定領域の画素に対してグローバル露光を行う方式もグローバルシャッタ方式に含まれる。
　裏面照射型イメージセンサとは、被写体からの光を受光して電気信号に変換するフォトダイオード等の光電変換部が、被写体からの光が入射する受光面と、各画素を駆動させるトランジスタ等の配線が設けられた配線層との間に設けられている構成のイメージセンサをいう。
　固体撮像装置１０１は、例えば、画素アレイ部１１１、垂直駆動部１１２、カラム信号処理部１１３、データ格納部１１９、水平駆動部１１４、システム制御部１１５、および信号処理部１１８を備えている。
　固体撮像装置１０１では、半導体基板１１（後出）上に画素アレイ部１１１が形成される。垂直駆動部１１２、カラム信号処理部１１３、データ格納部１１９、水平駆動部１１４、システム制御部１１５、および信号処理部１１８などの周辺回路は、例えば、画素アレイ部１１１と同じ半導体基板１１上に形成される。
　画素アレイ部１１１は、被写体から入射した光の量に応じた電荷を生成して蓄積する光電変換部ＰＤ（後出）を含むセンサ画素ＰＸを複数有する。センサ画素ＰＸは、図１に示したように、横方向（行方向）および縦方向（列方向）のそれぞれに配列される。画素アレイ部１１１では、行方向に一列に配列されたセンサ画素ＰＸからなる画素行ごとに、画素駆動線１１６が行方向に沿って配線され、列方向に一列に配列されたセンサ画素ＰＸからなる画素列ごとに、垂直信号線ＶＳＬが列方向に沿って配線されている。
　垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどからなる。垂直駆動部１１２は、複数の画素駆動線１１６を介して複数のセンサ画素ＰＸに対し信号等をそれぞれ供給することにより、画素アレイ部１１１における複数のセンサ画素ＰＸの全てを同時に駆動させ、または画素行単位で駆動させる。
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線ＶＳＬの各々を通してカラム信号処理部１１３に供給されるようになっている。カラム信号処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線ＶＳＬを通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持するようになっている。
　具体的には、カラム信号処理部１１３は、例えばシフトレジスタやアドレスデコーダなどからなり、ノイズ除去処理、相関二重サンプリング処理、アナログ画素信号のＡ／Ｄ（Analog/Digital）変換Ａ／Ｄ変換処理等を行い、ディジタル画素信号を生成する。カラム信号処理部１１３は、生成した画素信号を信号処理部１１８に供給する。
　水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム信号処理部１１３の画素列に対応する単位回路を順番に選択するようになっている。この水平駆動部１１４による選択走査により、カラム信号処理部１１３において単位回路ごとに信号処理された画素信号が順番に信号処理部１１８に出力されるようになっている。
　システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等からなる。システム制御部１１５は、タイミングジェネレータで生成されたタイミング信号に基づいて、垂直駆動部１１２、カラム信号処理部１１３、および水平駆動部１１４の駆動制御を行なうものである。
　信号処理部１１８は、必要に応じてデータ格納部１１９にデータを一時的に格納しながら、カラム信号処理部１１３から供給された画素信号に対して演算処理等の信号処理を行ない、各画素信号からなる画像信号を出力するものである。
　データ格納部１１９は、信号処理部１１８での信号処理にあたり、その信号処理に必要なデータを一時的に格納するようになっている。
［センサ画素ＰＸの構成］
（回路構成例）
　次に、図２を参照して、図１の画素アレイ部１１１に設けられたセンサ画素ＰＸの回路構成例について説明する。図２は、画素アレイ部１１１を構成する複数のセンサ画素ＰＸのうちの２つのセンサ画素ＰＸ１，ＰＸ２の回路構成例を示している。
　図２に示した例では、画素アレイ部１１１におけるセンサ画素ＰＸ（ＰＸ１，ＰＸ２）は、メモリ保持型のグローバルシャッタを実現している。
　センサ画素ＰＸ１は、可視光情報を取得する画像検出用の通常画素であり、光電変換部ＰＤ１、第１～第３の転送トランジスタＴＧ１Ａ～ＴＧ１Ｃ、電荷保持部ＭＥＭ１、排出トランジスタＯＦＧ１、排出部ＯＦＤ１およびバッファＢＵＦ１を有している。第１の転送トランジスタＴＧ１Ａは転送ゲートＴＲＺ１を含み、第２の転送トランジスタＴＧ１Ｂは転送ゲートＴＲＹ１および転送ゲートＴＲＸ１を含み、第３の転送トランジスタＴＧ１Ｃは転送ゲートＴＲＧ１を含んでいる。ここで、排出トランジスタＯＦＧ１のゲート電極は信号線ＳＬ１と接続され、転送ゲートＴＲＺ１は信号線ＳＬ２と接続され、転送ゲートＴＲＹ１は信号線ＳＬ３と接続され、転送ゲートＴＲＸ１は信号線ＳＬ４と接続され、転送ゲートＴＲＧ１は信号線ＳＬ５と接続されている。
　センサ画素ＰＸ１は、電源ＶＤＤ、電荷電圧変換部ＦＤ１、リセットトランジスタＲＳＴ１、増幅トランジスタＡＭＰ１、および選択トランジスタＳＥＬ１などをさらに有している。リセットトランジスタＲＳＴ１のゲート電極は信号線ＳＬ６と接続され、選択トランジスタＳＥＬ１のゲート電極は信号線ＳＬ７と接続されている。なお、センサ画素ＰＸ１は、電荷電圧変換部ＦＤ１、リセットトランジスタＲＳＴ１、増幅トランジスタＡＭＰ１、および選択トランジスタＳＥＬ１などを、センサ画素ＰＸ１と隣り合うセンサ画素ＰＸ４（後出）と共有するようにしてもよい。センサ画素ＰＸ４は、センサ画素ＰＸ１と同様、可視光情報を取得する画像検出用の通常画素である。
　センサ画素ＰＸ２は、可視光情報以外の情報を取得する画素であり、具体的には、例えばオートフォーカス用の位相差信号を得るための像面位相差検出画素（以下、ＺＡＦ画素という。）である。センサ画素ＰＸ２は、光電変換部ＰＤ２、第１～第３の転送トランジスタＴＧ２Ａ～ＴＧ２Ｃ、電荷保持部ＭＥＭ２、およびバッファＢＵＦ２を有している。但し、本実施の形態のセンサ画素ＰＸ２は、排出トランジスタおよび排出部を有していない。第１の転送トランジスタＴＧ２Ａは転送ゲートＴＲＺ２を含み、第２の転送トランジスタＴＧ２Ｂは転送ゲートＴＲＹ２および転送ゲートＴＲＸ２を含み、第３の転送トランジスタＴＧ２Ｃは転送ゲートＴＲＧ２を含んでいる。ここで、転送ゲートＴＲＺ２は信号線ＳＬ９と接続され、転送ゲートＴＲＹ２は信号線ＳＬ１０と接続され、転送ゲートＴＲＸ２は信号線ＳＬ１１と接続され、転送ゲートＴＲＧ２は信号線ＳＬ１２と接続されている。
　センサ画素ＰＸ２は、電源ＶＤＤ、電荷電圧変換部ＦＤ２、リセットトランジスタＲＳＴ２、増幅トランジスタＡＭＰ２、および選択トランジスタＳＥＬ２などをさらに有している。リセットトランジスタＲＳＴ２のゲート電極は、リセットトランジスタＲＳＴ１のゲート電極と同様に信号線ＳＬ６と接続され、選択トランジスタＳＥＬ２のゲート電極は選択トランジスタＳＥＬ２のゲート電極と同様に信号線ＳＬ７と接続されている。なお、センサ画素ＰＸ２は、電荷電圧変換部ＦＤ２、リセットトランジスタＲＳＴ２、増幅トランジスタＡＭＰ２、および選択トランジスタＳＥＬ２などを、センサ画素ＰＸ２と隣り合うセンサ画素ＰＸ３（後出）と共有するようにしてもよい。センサ画素ＰＸ３は、センサ画素ＰＸ１と同様、可視光情報を取得する画像検出用の通常画素である。
　この例では、第１～第３の転送トランジスタＴＧ１Ａ～ＴＧ１Ｃ，ＴＧ２Ａ～ＴＧ２Ｃ、リセットトランジスタＲＳＴ１，ＲＳＴ２、増幅トランジスタＡＭＰ１，ＡＭＰ２、および選択トランジスタＳＥＬ１，ＳＥＬ２は、いずれもＮ型のＭＯＳトランジスタである。第１～第３の転送トランジスタＴＧ１Ａ～ＴＧ１Ｃ，ＴＧ２Ａ～ＴＧ２Ｃ、リセットトランジスタＲＳＴ１，ＲＳＴ２、増幅トランジスタＡＭＰ１，ＡＭＰ２、および選択トランジスタＳＥＬ１，ＳＥＬ２における各ゲート電極には、それぞれ、システム制御部１１５の駆動制御に基づき垂直駆動部１１２および水平駆動部１１４により信号線ＳＬ１～ＳＬ７，ＳＬ９～ＳＬ１２を介して駆動信号が供給されるようになっている。それらの駆動信号は、高レベルの状態がアクティブ状態（オンの状態）となり、低レベルの状態が非アクティブ状態（オフの状態）となるパルス信号である。なお、以下、駆動信号をアクティブ状態にすることを、駆動信号をオンするとも称し、駆動信号を非アクティブ状態にすることを、駆動信号をオフするとも称する。
　光電変換部ＰＤ１，ＰＤ２は、例えばＰＮ接合のフォトダイオードからなる光電変換素子であり、被写体からの光を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積するように構成されている。
　電荷保持部ＭＥＭ１，ＭＥＭ２は、それぞれ、光電変換部ＰＤ１，ＰＤ２と電荷電圧変換部ＦＤ１，ＦＤ２との間に設けられており、グローバルシャッタ機能を実現するため、光電変換部ＰＤ１，ＰＤ２において生成されて蓄積された電荷を電荷電圧変換部ＦＤ１，ＦＤ２へそれぞれ転送するまでの間、一時的にその電荷を保持する領域である。
　センサ画素ＰＸ１において、第１の転送トランジスタＴＧ１Ａおよび第２の転送トランジスタＴＧ１Ｂは、光電変換部ＰＤ１と電荷保持部ＭＥＭ１との間に順に配置されており、第３の転送トランジスタＴＧ１Ｃは電荷保持部ＭＥＭ１と電荷電圧変換部ＦＤ１との間に配置されている。第１の転送トランジスタＴＧ１Ａおよび第２の転送トランジスタＴＧ１Ｂは、それらの転送ゲートＴＲＺ２ならびに転送ゲートＴＲＹ２および転送ゲートＴＲＸ２にそれぞれ印加される駆動信号に応じて、光電変換部ＰＤ１に蓄積されている電荷を電荷保持部ＭＥＭ１へ転送するように構成されている。
　同様に、センサ画素ＰＸ２において、第１の転送トランジスタＴＧ２Ａおよび第２の転送トランジスタＴＧ２Ｂは、光電変換部ＰＤ２と電荷保持部ＭＥＭ２との間に順に配置されており、第３の転送トランジスタＴＧ２Ｃは電荷保持部ＭＥＭ２と電荷電圧変換部ＦＤ２との間に配置されている。第１の転送トランジスタＴＧ２Ａおよび第２の転送トランジスタＴＧ２Ｂは、それらの転送ゲートＴＲＺ２ならびに転送ゲートＴＲＹ２および転送ゲートＴＲＸ２にそれぞれ印加される駆動信号に応じて、光電変換部ＰＤ２に蓄積されている電荷を電荷保持部ＭＥＭ２へ転送するように構成されている。
　第３の転送トランジスタＴＧ１Ｃおよび第３の転送トランジスタＴＧ２Ｃは、それぞれ、それらの転送ゲートＴＲＧ１，ＴＲＧ２に印加される駆動信号に応じて、電荷保持部ＭＥＭ１および電荷保持部ＭＥＭ２に一時的に保持された電荷を電荷電圧変換部ＦＤ１，ＦＤ２へそれぞれ転送するように構成されている。
　センサ画素ＰＸ１，ＰＸ２では、例えば、第２の転送トランジスタＴＧ１Ｂ，ＴＧ２Ｂがオフし、第３の転送トランジスタＴＧ１Ｃ，ＴＧ２Ｃがオンすると、電荷保持部ＭＥＭ１，ＭＥＭ２にそれぞれ保持されている電荷が第３の転送トランジスタＴＧ１Ｃ，ＴＧ２Ｃを介して、電荷電圧変換部ＦＤ１，ＦＤ２へ転送されるようになっている。
　センサ画素ＰＸ１におけるバッファＢＵＦ１は、第１の転送トランジスタＴＧ１Ａと第２の転送トランジスタＴＧ１Ｂとの間に形成される電荷蓄積領域である。センサ画素ＰＸ２におけるバッファＢＵＦ２は、第１の転送トランジスタＴＧ２Ａと第２の転送トランジスタＴＧ２Ｂとの間に形成される電荷蓄積領域である。
　センサ画素ＰＸ１におけるリセットトランジスタＲＳＴ１は、電源ＶＤＤに接続されたドレインと、電荷電圧変換部ＦＤ１に接続されたソースとを有している。リセットトランジスタＲＳＴ１は、そのゲート電極に印加される駆動信号に応じて、電荷電圧変換部ＦＤ１を初期化、すなわちリセットする。例えば、駆動信号によりリセットトランジスタＲＳＴ１がオンすると、電荷電圧変換部ＦＤ１の電位が電源ＶＤＤの電圧レベルにリセットされる。すなわち、電荷電圧変換部ＦＤ１の初期化が行われる。同様に、センサ画素ＰＸ２におけるリセットトランジスタＲＳＴ２は、電源ＶＤＤに接続されたドレインと、電荷電圧変換部ＦＤ２に接続されたソースとを有している。リセットトランジスタＲＳＴ２は、そのゲート電極に印加される駆動信号に応じて、電荷電圧変換部ＦＤ２を初期化、すなわちリセットする。例えば、駆動信号によりリセットトランジスタＲＳＴ２がオンすると、電荷電圧変換部ＦＤ２の電位が電源ＶＤＤの電圧レベルにリセットされる。
　センサ画素ＰＸ１における電荷電圧変換部ＦＤ１は、第１～第３の転送トランジスタＴＧ１Ａ～ＴＧ１Ｃおよび電荷保持部ＭＥＭ１を介して光電変換部ＰＤ１から転送されてきた電荷を電気信号（例えば、電圧信号）に変換して出力する浮遊拡散領域である。電荷電圧変換部ＦＤ１には、リセットトランジスタＲＳＴ１が接続されるとともに、増幅トランジスタＡＭＰ１および選択トランジスタＳＥＬ１を介して垂直信号線ＶＳＬが接続されている。
　センサ画素ＰＸ２おける電荷電圧変換部ＦＤ２は、第１～第３の転送トランジスタＴＧ２Ａ～ＴＧ２Ｃおよび電荷保持部ＭＥＭ２介して光電変換部ＰＤ２から転送されてきた電荷を電気信号（例えば、電圧信号）に変換して出力する浮遊拡散領域である。電荷電圧変換部ＦＤ２には、リセットトランジスタＲＳＴ２が接続されるとともに、増幅トランジスタＡＭＰ２および選択トランジスタＳＥＬ２を介して垂直信号線ＶＳＬが接続されている
。
　増幅トランジスタＡＭＰ１は電荷電圧変換部ＦＤ１の電位に応じた電気信号を出力する。また、増幅トランジスタＡＭＰ２は電荷電圧変換部ＦＤ２の電位に応じた電気信号を出力する。増幅トランジスタＡＭＰ１，ＡＭＰ２は、例えばカラム信号処理部１１３に設けられた定電流源とソースフォロワ回路を構成している。
　選択トランジスタＳＥＬ１，ＳＥＬ２は、それぞれ、当該センサ画素ＰＸ１，ＰＸ２が選択されたときにオンされ、荷電圧変換部ＦＤ１，ＦＤ２から増幅トランジスタＡＭＰ１，ＡＭＰ２を経由した電気信号を、垂直信号線ＶＳＬを通してカラム信号処理部１１３へ出力するようになっている。
　センサ画素ＰＸ１は、光電変換部ＰＤ１の電荷の転送先として、電荷電圧変換部ＦＤ１のほかに排出部ＯＦＤ１をさらに備えている。排出トランジスタＯＦＧ１は、バッファＢＵＦ１と排出部ＯＦＤ１との間に配置されている。
　排出トランジスタＯＦＧ１は、排出部ＯＦＤ１に接続されたドレイン、および、バッファＢＵＦ１に接続されたソースを有している。排出トランジスタＯＦＧ１は、ゲート電極に印加される駆動信号に応じて、光電変換部ＰＤ１を初期化、すなわちリセットする。光電変換部ＰＤ１をリセットする、とは、光電変換部ＰＤ１を空乏化するという意味である。
　また、排出トランジスタＯＦＧ１は、オーバーフローパスを形成し、光電変換部ＰＤ１から溢れた電荷を排出部ＯＦＤ１へ排出するようになっている。このように、本実施の形態のセンサ画素ＰＸ１では、排出トランジスタＯＦＧ１が光電変換部ＰＤ５１を直接リセットすることができるようになっている。但し、光電変換部ＰＤ１をリセットする際には、排出トランジスタＯＦＧ１がオンされると共に転送ゲートＴＲＺ１がオンされる必要がある。
（断面構成例および平面構成例）
　次に、図３Ａから図４Ｉを参照して、図１の画素アレイ部１１１に設けられたセンサ画素ＰＸの断面構成例および平面構成例について説明する。
　図３Ａおよび図３Ｂは、それぞれ、画素アレイ部１１１を構成する複数のセンサ画素ＰＸのうちの４つのセンサ画素ＰＸ１～ＰＸ４の断面構成例を示している。図３Ａは、図４Ａ～４Ｈにそれぞれ示したセンサ画素ＰＸ１およびセンサ画素ＰＸ２を通過する、Ｘ軸方向のＩＩＩＡ－ＩＩＩＡ切断線に沿った矢視方向の断面を表している。また、図３Ｂは、Ｙ軸方向のＩＩＩＢ－ＩＩＩＢ切断線に沿った矢視方向の断面を表している。
　図４Ａ～４Ｈは、それぞれ、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４の平面構成例を示している。具体的には、図４Ａ～４Ｈは、それぞれ、図３Ａおよび図３Ｂに示した高さ位置Ｌｖ１～Ｌｖ８における平面構成を表している。また、図４Ｉは、画素アレイ部１１１におけるセンサ画素ＰＸ１～ＰＸ４のレイアウトパターンの一例を表す模式図である。図４Ｉにおいて、Ｌｖ９は、図３Ａおよび図３Ｂに示した高さ位置Ｌｖ９を意味しており、後述するＺＡＦ遮光膜１６を含む遮光膜形成層に対応する高さ位置である。本実施の形態の画素アレイ部１１１では、図４Ｉに示したように、図４Ａ～４Ｈに示したセンサ画素ＰＸ１～ＰＸ４を最小単位としてＸ軸方向およびＹ軸方向のそれぞれに沿って繰り返し配列されている。但し、図４Ｉに示したように、画素アレイ部１１１における全てのセンサ画素ＰＸ２がＺＡＦ画素である必要はなく、画素アレイ部１１１において任意に選択されるいくつかのセンサ画素ＰＸ２がＺＡＦ画素であればよい。図４Ｉにおいて、ＺＡＦ遮光膜１６が形成されたセンサ画素ＰＸ２がＺＡＦ画素である。
　センサ画素ＰＸ３およびセンサ画素ＰＸ４は、センサ画素ＰＸ１と実質的に同じ構成を有する通常画素である。したがって、センサ画素ＰＸ３およびセンサ画素ＰＸ４は、光電変換部ＰＤ３，ＰＤ４、第１～第３の転送トランジスタＴＧ３Ａ～ＴＧ３Ｃ，ＴＧ４Ａ～ＴＧ４Ｃ、電荷保持部ＭＥＭ３，ＭＥＭ４、排出トランジスタＯＦＧ３，ＯＦＧ４、排出部ＯＦＤ３，ＯＦＤ４、バッファＢＵＦ３，ＢＵＦ４、電源ＶＤＤなどを有している。また、センサ画素ＰＸ３は、垂直信号線ＶＳＬ２、電荷電圧変換部ＦＤ２、リセットトランジスタＲＳＴ２、増幅トランジスタＡＭＰ２、および選択トランジスタＳＥＬ２を、センサ画素ＰＸ２と共有している。センサ画素ＰＸ４は、垂直信号線ＶＳＬ１、電荷電圧変換部ＦＤ１、リセットトランジスタＲＳＴ１、増幅トランジスタＡＭＰ１、および選択トランジスタＳＥＬ１を、センサ画素ＰＸ１と共有している。
　図３Ａおよび図３Ｂに示したように、画素アレイ部１１１は、第１の階層ＬＹ１および第２の階層ＬＹ２を含む第１基板Ｓ１と、第３の階層ＬＹ３を含む第２基板Ｓ２とを接合界面Ｋにおいて貼り合わせた構造を有する。接合界面Ｋでは、配線層同士を接合するようにしている。配線層同士の接合は、例えばＣｕ（銅）などの金属層の表面同士をプラズマ照射により活性化させて接合するいわゆるＣｕ－Ｃｕ接合が好適である。
　画素アレイ部１１１の第１の階層ＬＹ１には、光電変換部ＰＤ（ＰＤ１～ＰＤ４）などが形成されている。センサ画素ＰＸ１～ＰＸ４は、第１の階層ＬＹ１において、Ｓｉ（シリコン）などの半導体材料により形成された半導体基板１１と、半導体基板１１に埋設された光電変換部ＰＤ（ＰＤ１～ＰＤ４）とを有している。また、半導体基板１１は、表面１１Ｓ１と、その表面１１Ｓ１と反対側の裏面１１Ｓ２とを含んでいる。裏面１１Ｓ２は外部からの光が入射する面であり、カラーフィルタＣＦ（ＣＦ１～ＣＦ４）を含むカラーフィルタ形成層が設けられている（図３Ａ，図３Ｂおよび図４Ｂ参照）。カラーフィルタＣＦ（ＣＦ１～ＣＦ４）の裏面１１Ｓ２と反対側には、オンチップレンズＬＳ（ＬＳ１～ＬＳ４）がさらに設けられている（図３Ａ，図３Ｂおよび図４Ａ参照）。また、表面１１Ｓ１に設けられた転送ゲートＴＲＺ（ＴＲＺ１～ＴＲＺ４）の下部から深さ方向（＋Ｚ方向）に延在する２本の縦型トレンチゲート５１，５２の先端部が、光電変換部ＰＤ（ＰＤ１～ＰＤ４）と接している（図３Ａ，図３Ｂおよび図４Ｅ参照）。さらに、センサ画素ＰＸ２はＺＡＦ画素であるので、センサ画素ＰＸ２は、裏面１１Ｓ２とカラーフィルタＣＦ２を含むカラーフィルタ形成層との間に、ＺＡＦ遮光膜１６を含む遮光膜形成層をさらに有している。
　半導体基板１１のうちの第１の階層ＬＹ１には、光電変換部ＰＤ（ＰＤ１～ＰＤ４）をそれぞれ取り囲むように素子分離部１２がさらに設けられている（図３Ａ，図３Ｂおよび図４Ｃ）。素子分離部１２は、互いに隣り合うセンサ画素ＰＸ同士の境界位置において半導体基板１１を貫くようにＺ軸方向に延在すると共に各光電変換部ＰＤを取り囲む壁状の部材である。素子分離部１２により、互いに隣り合うセンサ画素ＰＸ同士は電気的に分離されている。また、素子分離部１２は、隣接するセンサ画素ＰＸからの漏れ光が光電変換部ＰＤ（ＰＤ１～ＰＤ４）へ入射することにより混色等のノイズを発生させるのを防止する。素子分離部１２は、例えば酸化珪素などの絶縁材料によって構成されている。
　センサ画素ＰＸ１～ＰＸ４の第２の階層ＬＹ２には、例えば第１～第３の転送トランジスタＴＧ１Ａ～ＴＧ１Ｃ，ＴＧ２Ａ～ＴＧ２Ｃ，ＴＧ３Ａ～ＴＧ３Ｃ，ＴＧ４Ａ～ＴＧ４Ｃ、電荷保持部ＭＥＭ１～ＭＥＭ４、排出トランジスタＯＦＧ１，ＯＦＧ３，ＯＦＧ４、排出部ＯＦＤ１，ＯＦＤ３，ＯＦＤ４、バッファＢＵＦ１～ＢＵＦ４、電源ＶＤＤ、電荷電圧変換部ＦＤ１～ＦＤ４などが形成されている（図３Ａ，図３Ｂおよび図４Ｇ参照）。なお、電荷保持部ＭＥＭ１～ＭＥＭ４は、例えば転送ゲートＴＲＹ１～ＴＲＹ４，ＴＲＸ１～ＴＲＸ４，ＴＲＧ１～ＴＲＧ４の下方に位置している。
　センサ画素ＰＸ１～ＰＸ４の第２の階層ＬＹ２には、それぞれ、Ｘ軸方向に並ぶ２本の縦型トレンチゲート５１，５２が設けられている（図３Ａ，図３Ｂ，図４Ｅおよび図４Ｆ参照）。縦型トレンチゲート５１，５２は電荷転送部の一部を構成し、光電変換部ＰＤ１～ＰＤ４と転送ゲートＴＲＺ１～ＴＲＺ４とをそれぞれ繋いでおり、光電変換部ＰＤ１～ＰＤ４から、バッファＢＵＦ１～ＢＵＦ４を介して転送先である電荷保持部ＭＥＭ１～ＭＥＭ４へ電荷を転送する経路となる。なお、縦型トレンチゲートは１つのみ配置されていてもよいし、３つ以上配置されてもよい。
　縦型トレンチゲート５１，５２と裏面１１Ｓ２との間には、Ｚ軸方向において縦型トレンチゲート５１，５２と重なり合うようにＸＹ面に沿って広がる水平遮光膜１３が設けられている（図３Ａ，図３Ｂおよび図４Ｄ参照）。水平遮光膜１３は、例えば素子分離部１２の、裏面１１Ｓ２と反対側の端部と接続されている。図４Ｄに示したように、水平遮光膜１３の一部には、Ｚ軸方向において光電変換部ＰＤ１～ＰＤ４を部分的に仕切るように開口１３Ｋ１～１３Ｋ４が設けられている。光電変換部ＰＤ１～ＰＤ４において生成された電荷は、それぞれ開口１３Ｋ１～１３Ｋ４を通じて縦型トレンチゲート５１，５２へ移動するようになっている。なお、開口１３Ｋ１～１３Ｋ４のＸＹ面での位置は、後述する水平遮光膜１４における開口１４Ｋ１～１４Ｋ４のＸＹ面での位置と異なっている。
　光電変換部ＰＤ１～ＰＤ４と電荷保持部ＭＥＭ１～ＭＥＭ４との間には、ＸＹ面に沿って広がる水平遮光膜１４がさらに設けられている（図３Ａ，図３Ｂおよび図４Ｆ）。水平遮光膜１４は、水平遮光膜１３と同様、電荷保持部ＭＥＭ１～ＭＥＭ４への光の入射を妨げる部材であり、光電変換部ＰＤ１～ＰＤ４を透過した光が電荷保持部ＭＥＭ１～ＭＥＭ４へ入射してノイズが発生するのを抑制する。なお、裏面１１Ｂから入射して光電変換部ＰＤ１～ＰＤ４により吸収されずに光電変換部ＰＤ１～ＰＤ４を透過した光は、水平遮光膜１４において反射し、再度、光電変換部ＰＤ１～ＰＤ４へ入射することとなる。すなわち、水平遮光膜１４はリフレクタでもあり、光電変換部ＰＤ１～ＰＤ４を透過した光を再度光電変換部ＰＤ１～ＰＤ４へ入射させることにより、光電変換効率を高めている。但し、水平遮光膜１４には、光電変換部ＰＤ１～ＰＤ４により生成された電荷が通過可能な開口１４Ｋ（１４Ｋ１～１４Ｋ４）が設けられている。縦型トレンチゲート５１，５２は、開口１４Ｋ１～１４Ｋ４をそれぞれ貫通するように設けられている。水平遮光膜１４は、開口１４Ｋ１～１４Ｋ４を除き、画素アレイ部１１１におけるＸＹ面の全体に亘って設けられているとよい。水平遮光膜１３，１４は、例えば内層部分と、その周囲を取り囲む外層部分との２層構造をそれぞれ有している。内層部分は、例えば遮光性を有する単体金属、金属合金、金属窒化物、および金属シリサイドのうちの少なくとも１種を含む材料からなる。より、具体的には、内層部分の構成材料としては、Ａｌ（アルミニウム），Ｃｕ（銅），Ｃｏ（コバルト），Ｗ（タングステン），Ｔｉ（チタン），Ｔａ（タンタル），Ｎｉ（ニッケル），Ｍｏ（モリブデン），Ｃｒ（クロム），Ｉｒ（イリジウム），白金イリジウム，ＴｉＮ（窒化チタン）またはタングステンシリコン化合物などが挙げられる。なかでもＡｌ（アルミニウム）が最も光学的に好ましい構成材料である。なお、内層部分は、グラファイトや有機材料により構成されていてもよい。外層部分は、例えばＳｉＯｘ（シリコン酸化物）などの絶縁材料により構成されている。外層部分により、内層部分と半導体基板１１との電気的絶縁性が確保される。
　なお、ＸＹ面内に延在する水平遮光膜１３，１４は、例えばウェットエッチング処理により半導体基板１１を一部除去し、半導体基板１１の内部に空間を形成したのち、その空間に上述の材料を埋め込むことにより形成可能である。そのウェットエッチング処理においては、例えば半導体基板１１がＳｉ｛１１１｝により構成される場合、所定のアルカリ水溶液を用い、Ｓｉ｛１１１｝の面方位に応じてエッチングレートが異なる性質を利用した結晶異方性エッチングを行う。より具体的には、Ｓｉ｛１１１｝基板においては、＜１１１＞方向のエッチングレートに対して＜１１０＞方向のエッチングレートが十分に高くなる性質を利用する。ここで、＜１１１＞方向とは、Ｓｉバックボンドを３本有する方向である。また、＜１１０＞方向とは、Ｓｉバックボンドを１本または２本有する方向であり、本実施の形態ではＸ軸方向がこれに該当する。所定のアルカリ水溶液としては、無機溶液であればＫＯＨ，ＮａＯＨ，またはＣｓＯＨなどが適用可能であり、有機溶液であればＥＤＰ（エチレンジアミンピロカテコール水溶液），Ｎ2Ｈ4（ヒドラジン），ＮＨ4ＯＨ（水酸化アンモニウム），またはＴＭＡＨ（水酸化テトラメチルアンモニウム）などが適用可能である。
　また、本実施の形態では、半導体基板１１は例えばＰ型（第１導電型）であり、光電変換部ＰＤおよび電荷保持部ＭＥＭ１～ＭＥＭ４はＮ型（第２導電型）である。
　第３の階層ＬＹ３には、垂直信号線ＶＳＬ１，ＶＳＬ２、電荷電圧変換部ＦＤ１，ＦＤ２、リセットトランジスタＲＳＴ１，ＲＳＴ２、増幅トランジスタＡＭＰ１，ＡＭＰ２、および選択トランジスタＳＥＬ１，ＳＥＬ２などが形成されている（図３Ａ，図３Ｂおよび図４Ｈ参照）。
（センサ画素ＰＸの動作）
　次に、図２から図４Ｈなどを参照して、センサ画素ＰＸの動作について説明する。ＺＡＦ画素であるセンサ画素ＰＸ２を除く通常画素であるセンサ画素ＰＸでは、まず、システム制御部１１５の駆動制御に基づき、露光を行う前に高レベルの駆動信号が排出トランジスタＯＦＧおよび転送ゲートＴＲＺにそれぞれ供給されることで、排出トランジスタＯＦＧおよび転送ゲートＴＲＺがオンされる。これにより、光電変換部ＰＤにおいて蓄積されている電荷が排出部ＯＦＤへ排出され、光電変換部ＰＤがリセットされる。
　光電変換部ＰＤがリセットされたのち、システム制御部１１５の駆動制御に基づき、低レベルの駆動信号が排出トランジスタＯＦＧおよび転送ゲートＴＲＺにそれぞれ供給されることで排出トランジスタＯＦＧおよび転送ゲートＴＲＺがオフされる。これにより、画素アレイ部１１１における全てのセンサ画素ＰＸにおいて露光が開始され、被写体からの光を受光した各光電変換部ＰＤにおいて電荷が生成および蓄積される。
　予定された露光時間が経過したのち、画素アレイ部１１１の全てのセンサ画素ＰＸにおいて、システム制御部１１５の駆動制御に基づき、転送ゲートＴＲＺおよび転送ゲートＴＲＹへの駆動信号がオンにされる。これにより、各センサ画素ＰＸにおいて、光電変換部ＰＤに蓄積された電荷は、光電変換部ＰＤから転送ゲートＴＲＺおよび転送ゲートＴＲＹを介して電荷保持部ＭＥＭへ転送され、電荷保持部ＭＥＭにおいて一時的に保持される。　
　続いて、システム制御部１１５の駆動制御に基づき、転送ゲートＴＲＺおよび転送ゲートＴＲＹへの駆動信号がオフにされたのち、各センサ画素ＰＸの電荷保持部ＭＥＭに保持されている電荷を順次読み出す読み出し動作が行われる。電荷の読み出し動作は、例えば画素アレイ部１１１の行単位で行われ、具体的には、読み出される行ごとに転送ゲートＴＲＸおよび転送ゲートＴＲＧを駆動信号によりオンされる。これにより、各センサ画素ＰＸの電荷保持部ＭＥＭに保持されている電荷が、行単位に電荷電圧変換部ＦＤへそれぞれ転送される。
　そののち、選択トランジスタＳＥＬが駆動信号によりオンされると、電荷電圧変換部ＦＤに保持されている電荷に応じたレベルを示す電気信号が、増幅トランジスタＡＭＰと選択トランジスタＳＥＬとを順次経由して垂直信号線ＶＳＬを通してカラム信号処理部１１３へ出力される。
［固体撮像装置１０１の効果］
　このように、本実施の形態の固体撮像装置１０１では、第１画素として通常画素であるセンサ画素ＰＸ１と、第２画素としてＺＡＦ画素であるセンサ画素ＰＸ２とを備える。センサ画素ＰＸ１は、７本の信号線ＳＬ１～ＳＬ７と、それらの信号線ＳＬ１～ＳＬ７とそれぞれ接続された７個のゲート電極、すなわち排出トランジスタＯＦＧ１のゲート電極、第１～第３の転送トランジスタＴＧ１Ａ～ＴＧ１Ｃの転送ゲートＴＲＺ１，ＴＲＹ１，ＴＲＸ１，ＴＲＧ１、リセットトランジスタＲＳＴ１のゲート電極、増幅トランジスタＡＭＰ１のゲート電極、および選択トランジスタＳＥＬ１のゲート電極とを有する。第２画素としてＺＡＦ画素であるセンサ画素ＰＸ２は、６本の信号線ＳＬ６～ＳＬ７，ＳＬ９～ＳＬ１２と、それらの信号線ＳＬ６～ＳＬ７，ＳＬ９～ＳＬ１２とそれぞれ接続された６個のゲート電極、すなわち第１～第３の転送トランジスタＴＧ２Ａ～ＴＧ２Ｃの転送ゲートＴＲＺ２，ＴＲＹ２，ＴＲＸ２，ＴＲＧ２、リセットトランジスタＲＳＴ２のゲート電極、増幅トランジスタＡＭＰ２のゲート電極、および選択トランジスタＳＥＬ２のゲート電極とを有する。したがって、固体撮像装置１０１では、センサ画素ＰＸ２に接続された信号線ＳＬの数がセンサ画素ＰＸ１に接続された信号線ＳＬの数よりも少ない。このため、全体構成の小型化の実現に有利となる。
　例えば、所定の面積の領域において、同一の階層により多くの信号線ＳＬを配設する場合、隣り合う信号線ＳＬ同士の間隔が狭まり、信号線ＳＬ同士での短絡の発生が懸念される。そこで隣り合う信号線ＳＬ同士の間隔を維持しようとすると、各信号線ＳＬにおける線幅をより狭める必要がある。その場合、各信号線ＳＬにおける単位長さ当たりの抵抗値が上昇するという問題が生じる。また、複数の信号線ＳＬを異なる階層に設けるようにすれば、信号線ＳＬ同士の短絡の発生の問題や抵抗値の上昇と問題を回避できるが、製造プロセスの増加や固体撮像装置の厚みの増加を招来する。
　そこで、本実施の形態の固体撮像装置１０１では、センサ画素ＰＸ２に接続される信号線ＳＬの数を減らすことで、上述の問題を回避し、小型化を実現するようにしている。
　なお、ＺＡＦ画素であるセンサ画素ＰＸ２が他の通常画素と電荷電圧変換部（ＦＤ）を共有している場合、その通常画素の読み出しの際、センサ画素ＰＸ２から溢れた信号電荷が共有の電荷電圧変換部へ流入し、その通常画素の信号にノイズとして重畳されることが懸念される。そのような現象を回避するため、本来は、センサ画素ＰＸ２にも排出トランジスタ（ＯＦＧ）を設け、その排出トランジスタをオンにしてセンサ画素ＰＸ２から溢れた信号電荷がセンサ画素ＰＸ２から共有の電荷電圧変換部へ流入するのを防ぐことが望ましい。しかしながら、本実施の形態の固体撮像装置１０１におけるセンサ画素ＰＸ２のように、排出トランジスタを有さなくともポテンシャルの設計マージンを調整することにより、電荷電圧変換部を共有する他の通常画素の読み出しの際、その共有の電荷電圧変換部へ信号電荷が流入するのを防ぐことができる。また、センサ画素ＰＸ２は、排出トランジスタ（ＯＦＧ）を有さないことを除き、他の通常画素と同じ構成を有する。このため、電荷保持部ＭＥＭ２の飽和容量などのセンサ画素ＰＸ２におけるその他の特性については他の通常画素と実質的に等しくすることができる。
＜２．第１の実施の形態の変形例＞
（２－１．第１変形例）
［画素アレイ部１１１Ａにおけるセンサ画素ＰＸの回路構成］
　図５は、第１変形例としての画素アレイ部１１１Ａにおけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図６Ａおよび図６Ｂは、それぞれ、画素アレイ部１１１Ａを構成する複数のセンサ画素ＰＸのうちの４つのセンサ画素ＰＸ１～ＰＸ４の断面構成例を示しており、それぞれ、上記第１の実施の形態の図３Ａおよび図３Ｂに対応している。さらに、図７は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、図６Ａおよび図６Ｂに示した高さ位置Ｌｖ７での平面構成を表している。図７は、上記第１の実施の形態の図４Ｇに対応している。なお、図６Ａは、図７に示したＸ軸方向のＶＩＡ－ＶＩＡ切断線に沿った矢視方向の断面を表し、図６Ｂは、図７に示したＹ軸方向のＶＩＢ－ＶＩＢ切断線に沿った矢視方向の断面を表している。
　画素アレイ部１１１Ａでは、上記第１の実施の形態における画素アレイ部１１１と同様に、通常画素の配線の数よりもＺＡＦ画素の配線の数が１少なくなるように構成されている。上記第１の実施の形態における画素アレイ部１１１では、ＺＡＦ画素であるセンサ画素ＰＸ２における排出トランジスタ（ＯＦＧ２）と、その排出トランジスタ（ＯＦＧ２）のゲート電極に繋がる信号線（ＳＬ８）とを省略するようにした。これに対し、第１変形例としての画素アレイ部１１１Ａは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２と、その排出トランジスタＯＦＧ２のゲート電極に繋がる信号線ＳＬ８とを有する一方、転送ゲートＴＲＸ２と、その転送ゲートＴＲＸ２に繋がる信号線ＳＬ１１とを有しない。画素アレイ部１１１Ａは、その点を除き、他は上記画素アレイ部１１１と実質的に同じ構成を有する。
［画素アレイ部１１１Ａの作用効果］
　画素アレイ部１１１Ａでは、画素アレイ部１１１と同様、センサ画素ＰＸ２に接続された信号線の数がセンサ画素ＰＸ１に接続された信号線の数よりも少ない。このため、全体構成の小型化の実現に有利となる。
　また、画素アレイ部１１１Ａでは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２を有するようにした。このため、センサ画素ＰＸ２が他の通常画素と電荷電圧変換部（ＦＤ）を共有している場合であっても、その通常画素の読み出しの際には排出トランジスタＯＦＧ２をオンにすることで、センサ画素ＰＸ２から溢れた信号電荷が共有の電荷電圧変換部へ流入するのを防ぐことができる。但し、画素アレイ部１１１Ａでは、センサ画素ＰＸ２が転送ゲートＴＲＸ２を有しないことから、電荷保持部ＭＥＭ２の飽和容量の上限が、画素アレイ部１１１のセンサ画素ＰＸ２における電荷保持部ＭＥＭ２の飽和容量の上限よりも低くなる。
（２－２．第２変形例）
［画素アレイ部１１１Ｂにおけるセンサ画素ＰＸの回路構成］
　図８は、第２変形例としての画素アレイ部１１１Ｂにおけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図９Ａおよび図９Ｂは、それぞれ、画素アレイ部１１１Ｂを構成する複数のセンサ画素ＰＸのうちの４つのセンサ画素ＰＸ１～ＰＸ４の断面構成例を示しており、それぞれ、上記第１の実施の形態の図３Ａおよび図３Ｂに対応している。さらに、図１０は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、図９Ａおよび図９Ｂに示した高さ位置Ｌｖ７での平面構成を表している。図１０は、上記第１の実施の形態の図４Ｇに対応している。なお、図９Ａは、図１０に示したＸ軸方向のＩＸＡ－ＩＸＡ切断線に沿った矢視方向の断面を表し、図９Ｂは、図１０に示したＹ軸方向のＩＸＢ－ＩＸＢ切断線に沿った矢視方向の断面を表している。
　画素アレイ部１１１Ｂでは、上記第１の実施の形態における画素アレイ部１１１と同様に、通常画素の配線の数よりもＺＡＦ画素の配線の数が１少なくなるように構成されている。但し、第２変形例としての画素アレイ部１１１Ｂは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２と、その排出トランジスタＯＦＧ２のゲート電極に繋がる信号線ＳＬ８とを有する一方、転送ゲートＴＲＹ２を含む第２転送トランジスタＴＧ２Ｂと、その転送ゲートＴＲＹ２に繋がる信号線ＳＬ１０とを有しない。画素アレイ部１１１Ｂは、その点を除き、他は上記画素アレイ部１１１と実質的に同じ構成を有する。
［画素アレイ部１１１Ｂの作用効果］
　画素アレイ部１１１Ｂでは、画素アレイ部１１１と同様、センサ画素ＰＸ２に接続された信号線の数がセンサ画素ＰＸ１に接続された信号線の数よりも少ない。このため、全体構成の小型化の実現に有利となる。
　また、画素アレイ部１１１Ｂでは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２を有するようにした。このため、センサ画素ＰＸ２が他の通常画素と電荷電圧変換部（ＦＤ）を共有している場合であっても、その通常画素の読み出しの際には排出トランジスタＯＦＧ２をオンにすることで、センサ画素ＰＸ２から溢れた信号電荷が共有の電荷電圧変換部へ流入するのを防ぐことができる。但し、画素アレイ部１１１Ｂでは、センサ画素ＰＸ２が転送ゲートＴＲＹ２を有しないことから、電荷保持部ＭＥＭ２の飽和容量の上限が、画素アレイ部１１１のセンサ画素ＰＸ２における電荷保持部ＭＥＭ２の飽和容量の上限よりも低くなる。同様の理由により、画素アレイ部１１１Ｂにおける光電変換部ＰＤ２の飽和容量の上限が、画素アレイ部１１１のセンサ画素ＰＸ２における光電変換部ＰＤ２の飽和容量の上限よりも低くなる。
（２－３．第３変形例）
［画素アレイ部１１１Ｃにおけるセンサ画素ＰＸの回路構成］
　図１１は、第３変形例としての画素アレイ部１１１Ｃにおけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図１２Ａおよび図１２Ｂは、それぞれ、画素アレイ部１１１Ｃを構成する複数のセンサ画素ＰＸのうちの４つのセンサ画素ＰＸ１～ＰＸ４の断面構成例を示しており、それぞれ、上記第１の実施の形態の図３Ａおよび図３Ｂに対応している。さらに、図１３は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、図１２Ａおよび図１２Ｂに示した高さ位置Ｌｖ７での平面構成を表している。図１３は、上記第１の実施の形態の図４Ｇに対応している。なお、図１２Ａは、図１３に示したＸ軸方向のＸＩＩＡ－ＸＩＩＡ切断線に沿った矢視方向の断面を表し、図１２Ｂは、図１３に示したＹ軸方向のＸＩＩＢ－ＸＩＩＢ切断線に沿った矢視方向の断面を表している。
　画素アレイ部１１１Ｃでは、上記第１の実施の形態における画素アレイ部１１１と同様に、通常画素の配線の数よりもＺＡＦ画素の配線の数が１少なくなるように構成されている。但し、第３変形例としての画素アレイ部１１１Ｃは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２と、その排出トランジスタＯＦＧ２のゲート電極に繋がる信号線ＳＬ８とを有する一方、転送ゲートＴＲＺ２を含む第１転送トランジスタＴＧ２Ａと、その転送ゲートＴＲＺ２に繋がる信号線ＳＬ９とを有しない。画素アレイ部１１１Ｃは、その点を除き、他は上記画素アレイ部１１１と実質的に同じ構成を有する。
［画素アレイ部１１１Ｃの作用効果］
　画素アレイ部１１１Ｃでは、画素アレイ部１１１と同様、センサ画素ＰＸ２に接続された信号線の数がセンサ画素ＰＸ１に接続された信号線の数よりも少ない。このため、全体構成の小型化の実現に有利となる。
　また、画素アレイ部１１１Ｃでは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２を有するようにした。このため、センサ画素ＰＸ２が他の通常画素と電荷電圧変換部（ＦＤ）を共有している場合であっても、その通常画素の読み出しの際には排出トランジスタＯＦＧ２をオンにすることで、センサ画素ＰＸ２から溢れた信号電荷が共有の電荷電圧変換部へ流入するのを防ぐことができる。但し、画素アレイ部１１１Ｃでは、センサ画素ＰＸ２が転送ゲートＴＲＺ２を有しないことから、電荷保持部ＭＥＭ２の飽和容量の上限が、画素アレイ部１１１のセンサ画素ＰＸ２における電荷保持部ＭＥＭ２の飽和容量の上限よりも低くなる。同様の理由により、画素アレイ部１１１Ｃにおける光電変換部ＰＤ２の飽和容量の上限が、画素アレイ部１１１のセンサ画素ＰＸ２における光電変換部ＰＤ２の飽和容量の上限よりも低くなる。
（２－４．第４変形例）
［画素アレイ部１１１Ｄにおけるセンサ画素ＰＸの回路構成］
　図１４は、第４変形例としての画素アレイ部１１１Ｄにおけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図１５Ａおよび図１５Ｂは、それぞれ、画素アレイ部１１１Ｄを構成する複数のセンサ画素ＰＸのうちの４つのセンサ画素ＰＸ１～ＰＸ４の断面構成例を示しており、それぞれ、上記第１の実施の形態の図３Ａおよび図３Ｂに対応している。さらに、図１６は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、図１５Ａおよび図１５Ｂに示した高さ位置Ｌｖ７での平面構成を表している。図１６は、上記第１の実施の形態の図４Ｇに対応している。なお、図１５Ａは、図１６に示したＸ軸方向のＸＶＡ－ＸＶＡ切断線に沿った矢視方向の断面を表し、図１５Ｂは、図１６に示したＹ軸方向のＸＶＢ－ＸＶＢ切断線に沿った矢視方向の断面を表している。
　画素アレイ部１１１Ｄでは、通常画素の配線の数よりもＺＡＦ画素の配線の数が２少なくなるように構成されている。第４変形例としての画素アレイ部１１１Ｄは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２と、その排出トランジスタＯＦＧ２のゲート電極に繋がる信号線ＳＬ８とを有する一方、転送ゲートＴＲＹ２および転送ゲートＴＲＸ２を含む第２転送トランジスタＴＧ２Ｂと、転送ゲートＴＲＹ２に繋がる信号線ＳＬ１０と、転送ゲートＴＲＸ２に繋がる信号線ＳＬ１１とを有しない。画素アレイ部１１１Ｄは、それらの点を除き、他は上記画素アレイ部１１１と実質的に同じ構成を有する。
［画素アレイ部１１１Ｄの作用効果］
　画素アレイ部１１１Ｄでは、センサ画素ＰＸ２に接続された信号線の数がセンサ画素ＰＸ１に接続された信号線の数よりも２少ない。このため、全体構成の小型化の実現により有利となる。
　また、画素アレイ部１１１Ｄでは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２を有するようにした。このため、センサ画素ＰＸ２が他の通常画素と電荷電圧変換部（ＦＤ）を共有している場合であっても、その通常画素の読み出しの際には排出トランジスタＯＦＧ２をオンにすることで、センサ画素ＰＸ２から溢れた信号電荷が共有の電荷電圧変換部へ流入するのを防ぐことができる。但し、画素アレイ部１１１Ｄでは、センサ画素ＰＸ２が転送ゲートＴＲＹ２および転送ゲートＴＲＸ２を有しないことから、電荷保持部ＭＥＭ２の飽和容量の上限が、画素アレイ部１１１のセンサ画素ＰＸ２における電荷保持部ＭＥＭ２の飽和容量の上限よりも低くなる。同様の理由により、画素アレイ部１１１Ｂにおける光電変換部ＰＤ２の飽和容量の上限が、画素アレイ部１１１のセンサ画素ＰＸ２における光電変換部ＰＤ２の飽和容量の上限よりも低くなる。
（２－５．第５変形例）
［画素アレイ部１１１Ｅにおけるセンサ画素ＰＸの回路構成］
　図１７は、第５変形例としての画素アレイ部１１１Ｅにおけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図１８Ａおよび図１８Ｂは、それぞれ、画素アレイ部１１１Ｅを構成する複数のセンサ画素ＰＸのうちの４つのセンサ画素ＰＸ１～ＰＸ４の断面構成例を示しており、それぞれ、上記第１の実施の形態の図３Ａおよび図３Ｂに対応している。さらに、図１９は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、図１８Ａおよび図１８Ｂに示した高さ位置Ｌｖ７での平面構成を表している。図１９は、上記第１の実施の形態の図４Ｇに対応している。なお、図１８Ａは、図１９に示したＸ軸方向のＸＶＩＩＩＡ－ＸＶＩＩＩＡ切断線に沿った矢視方向の断面を表し、図１８Ｂは、図１９に示したＹ軸方向のＸＶＩＩＩＢ－ＸＶＩＩＩＢ切断線に沿った矢視方向の断面を表している。
　画素アレイ部１１１Ｅでは、通常画素の配線の数よりもＺＡＦ画素の配線の数が３少なくなるように構成されている。第５変形例としての画素アレイ部１１１Ｅは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２と、その排出トランジスタＯＦＧ２のゲート電極に繋がる信号線ＳＬ８とを有する一方、転送ゲートＴＲＺ２を含む第１転送トランジスタＴＧ２Ａと、転送ゲートＴＲＹ２および転送ゲートＴＲＸ２を含む第２転送トランジスタＴＧ２Ｂと、転送ゲートＴＲＺ２に繋がる信号線ＳＬ９と、転送ゲートＴＲＹ２に繋がる信号線ＳＬ１０と、転送ゲートＴＲＸ２に繋がる信号線ＳＬ１１とを有しない。したがって、ＺＡＦ画素であるセンサ画素ＰＸ２は非グローバルシャッタ画素となり、ＭＥＭ２も有しない。そのため、センサ画素ＰＸ２では、露光および電荷の転送をローリングにより行う。これを実現するため、画素アレイ部１１１Ｅは、光電変換部ＰＤ２において光電変換により生成された信号電荷が拡散により半導体基板１１の表面１１Ｓ１に至るまで転送されるように設計されている。すなわち、光電変換部ＰＤ２が転送ゲートＴＲＧ２の近傍まで延伸されている。画素アレイ部１１１Ｅは、それらの点を除き、他は上記画素アレイ部１１１と実質的に同じ構成を有する。
［画素アレイ部１１１Ｅの作用効果］
　画素アレイ部１１１Ｅでは、センサ画素ＰＸ２に接続された信号線ＳＬの数がセンサ画素ＰＸ１に接続された信号線ＳＬの数よりも３少ない。このため、全体構成の小型化の実現により有利となる。
　また、画素アレイ部１１１Ｅでは、ＺＡＦ画素であるセンサ画素ＰＸ２が排出トランジスタＯＦＧ２を有するようにした。このため、センサ画素ＰＸ２が他の通常画素と電荷電圧変換部（ＦＤ）を共有している場合であっても、その通常画素の読み出しの際には排出トランジスタＯＦＧ２をオンにすることで、センサ画素ＰＸ２から溢れた信号電荷が共有の電荷電圧変換部へ流入するのを防ぐことができる。
（２－６．第６変形例）
［画素アレイ部１１１Ｆにおけるセンサ画素ＰＸの回路構成］
　図２０は、第６変形例としての画素アレイ部１１１Ｆにおけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図２１Ａおよび図２１Ｂは、それぞれ、画素アレイ部１１１Ｆを構成する複数のセンサ画素ＰＸのうちの４つのセンサ画素ＰＸ１～ＰＸ４の断面構成例を示しており、それぞれ、上記第１の実施の形態の図３Ａおよび図３Ｂに対応している。さらに、図２２は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、図２１Ａおよび図２１Ｂに示した高さ位置Ｌｖ７での平面構成を表している。図２２は、上記第１の実施の形態の図４Ｇに対応している。なお、図２１Ａは、図２２に示したＸ軸方向のＸＸＩＡ－ＸＸＩＡ切断線に沿った矢視方向の断面を表し、図２１Ｂは、図２２に示したＹ軸方向のＸＸＩＢ－ＸＸＩＢ切断線に沿った矢視方向の断面を表している。
　画素アレイ部１１１Ｆでは、通常画素の配線の数よりもＺＡＦ画素の配線の数が４少なくなるように構成されている。第６変形例としての画素アレイ部１１１Ｆは、ＺＡＦ画素であるセンサ画素ＰＸ２が、排出トランジスタＯＦＧ２と、排出トランジスタＯＦＧ２のゲート電極に繋がる信号線ＳＬ８と、転送ゲートＴＲＺ２を含む第１転送トランジスタＴＧ２Ａと、転送ゲートＴＲＹ２および転送ゲートＴＲＸ２を含む第２転送トランジスタＴＧ２Ｂと、転送ゲートＴＲＺ２に繋がる信号線ＳＬ９と、転送ゲートＴＲＹ２に繋がる信号線ＳＬ１０と、転送ゲートＴＲＸ２に繋がる信号線ＳＬ１１とを有しない。したがって、ＺＡＦ画素であるセンサ画素ＰＸ２は非グローバルシャッタ画素となり、ＭＥＭ２も有しない。そのため、センサ画素ＰＸ２では、露光および電荷の転送をローリングにより行う。これを実現するため、画素アレイ部１１１Ｆは、光電変換部ＰＤ２において光電変換により生成された信号電荷が拡散により半導体基板１１の表面１１Ｓ１に至るまで転送されるように設計されている。すなわち、光電変換部ＰＤ２が転送ゲートＴＲＧ２の近傍まで延伸されている。
［画素アレイ部１１１Ｆの作用効果］
　画素アレイ部１１１Ｆでは、センサ画素ＰＸ２に接続された信号線ＳＬの数がセンサ画素ＰＸ１に接続された信号線ＳＬの数よりも４少ない。このため、全体構成の小型化の実現によりいっそう有利となる。
＜３．第２の実施の形態＞
［固体撮像装置２０１の構成］
　図２３は、本技術の第２の実施の形態に係る固体撮像装置２０１の画素アレイ部に設けられた複数のセンサ画素のうちの２つのセンサ画素ＰＸ１，ＰＸ２の回路構成例を示しており、上記第１の実施の形態の図２に対応している。
　上記第１の実施の形態では、光電変換部とメモリとを積層した積層型の固体撮像装置１０１について説明した。これに対し、本実施の形態では、光電変換部とメモリとが同一階層に設けられた平面型の固体撮像装置２０１について説明する。固体撮像装置２０１は、積層型の固体撮像装置１０１が有する転送ゲートＴＲＺを有しない点が回路構成上、固体撮像装置１０１と大きく異なる。
　図２４は、固体撮像装置２０１の画素アレイ部を構成する複数のセンサ画素ＰＸのうちの２つのセンサ画素ＰＸ１，ＰＸ２の断面構成例を示しており、上記第１の実施の形態の図３Ａに対応している。さらに、図２５は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、表面１１Ｓ１に沿った平面構成を表している。図２５は、上記第１の実施の形態の図４Ｇに対応している。なお、図２４は、図２５に示したＸ軸方向のＸＸＩＶ－ＸＸＩＶ切断線に沿った矢視方向の断面を表している。
　図２４に示したように、電荷保持部ＭＥＭ１，ＭＥＭ２への光の入射を遮蔽するための遮光膜１７が裏面１１Ｓ２の近傍においてＸＹ面に沿って広がるように配置されている。光電変換部ＰＤ１，ＰＤ２の周囲には、厚さ方向（Ｚ軸方向）に延在する素子分離部１２が設けられている。但し、光電変換部ＰＤ１，ＰＤ２から電荷保持部ＭＥＭ１，ＭＥＭ２への電荷の転送経路には素子分離部１２が部分的に除去されている。
　センサ画素ＰＸ２は、上記第１の実施の形態の固体撮像装置１０１と同様、本実施の形態の固体撮像装置２０１においてもＺＡＦ画素となっている。ここでは、図２３～２５に示したように、センサ画素ＰＸ２には、排出トランジスタＯＦＧ２、転送ゲートＴＲＹ２および転送ゲートＴＲＸ２と、それらに接続される信号線ＳＬ８～ＳＬ１０とが設けられていない。
　したがって、固体撮像装置２０１では、センサ画素ＰＸ２に接続された信号線ＳＬの数がセンサ画素ＰＸ１に接続された信号線ＳＬの数よりも少ない。このため、全体構成の小型化の実現に有利となる。
＜４．第２の実施の形態の変形例＞
（４－１．第７変形例）
［固体撮像装置２０１Ａ］
　図２６は、第７変形例としての固体撮像装置２０１Ａの画素アレイ部におけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図２７は、固体撮像装置２０１Ａの画素アレイ部を構成する複数のセンサ画素ＰＸのうちの２つのセンサ画素ＰＸ１，ＰＸ２の断面構成例を示している。さらに、図２８は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、表面１１Ｓ１に沿った平面構成を表している。図２８は、上記第１の実施の形態の図４Ｇに対応している。なお、図２７は、図２８に示したＸ軸方向のＸＸＶＩＩ－ＸＸＶＩＩ切断線に沿った矢視方向の断面を表している。
　固体撮像装置２０１Ａは、排出トランジスタＯＦＧ２と、それに接続される信号線ＳＬ８とをさらに有するようにしたことを除き、他は上記第２の実施の形態の固体撮像装置２０１と同様の構成を有する。
（４－２．第８変形例）
［固体撮像装置２０１Ｂ］
　図２９は、第８変形例としての固体撮像装置２０１Ｂの画素アレイ部におけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図３０は、固体撮像装置２０１Ｂの画素アレイ部を構成する複数のセンサ画素ＰＸのうちの２つのセンサ画素ＰＸ１，ＰＸ２の断面構成例を示している。さらに、図３１は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、表面１１Ｓ１に沿った平面構成を表している。図３１は、上記第１の実施の形態の図４Ｇに対応している。なお、図３０は、図３１に示したＸ軸方向のＸＸＸ－ＸＸＸ切断線に沿った矢視方向の断面を表している。
　固体撮像装置２０１Ｂは、排出トランジスタＯＦＧ２と、それに接続される信号線ＳＬ８と、転送ゲートＴＲＹ２と、それに接続される信号線ＳＬ９とをさらに有するようにしたことを除き、他は上記第２の実施の形態の固体撮像装置２０１と同様の構成を有する。
（４－３．第９変形例）
［固体撮像装置２０１Ｃ］
　図３２は、第９変形例としての固体撮像装置２０１Ｃの画素アレイ部におけるセンサ画素ＰＸの回路構成を表す回路図であり、上記第１の実施の形態の図２に対応している。また、図３３は、固体撮像装置２０１Ｃの画素アレイ部を構成する複数のセンサ画素ＰＸのうちの２つのセンサ画素ＰＸ１，ＰＸ２の断面構成例を示している。さらに、図３４は、２行２列の格子状に配列された４つのセンサ画素ＰＸ１～ＰＸ４における、表面１１Ｓ１に沿った平面構成を表している。図３４は、上記第１の実施の形態の図４Ｇに対応している。なお、図３３は、図３４に示したＸ軸方向のＸＸＸＩＩＩ－ＸＸＸＩＩＩ切断線に沿った矢視方向の断面を表している。
　固体撮像装置２０１Ｃは、転送トランジスタＴＲＹ２と、それに接続される信号線ＳＬ９とをさらに有するようにしたことを除き、他は上記第２の実施の形態の固体撮像装置２０１と同様の構成を有する。
＜５．電子機器への適用例＞
図３５は、本技術を適用した電子機器としてのカメラ２０００の構成例を示すブロック図である。
　カメラ２０００は、レンズ群などからなる光学部２００１、上述の固体撮像装置１０１など（以下、固体撮像装置１０１等という。）が適用される撮像装置（撮像デバイス）２００２、およびカメラ信号処理回路であるＤＳＰ(DigitalSignalProcessor)回路２００３を備える。また、カメラ２０００は、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８も備える。ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７および電源部２００８は、バスライン２００９を介して相互に接続されている。
　光学部２００１は、被写体からの入射光（像光）を取り込んで撮像装置２００２の撮像面上に結像する。撮像装置２００２は、光学部２００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示部２００５は、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置からなり、撮像装置２００２で撮像された動画または静止画を表示する。記録部２００６は、撮像装置２００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部２００７は、ユーザによる操作の下に、カメラ２０００が持つ様々な機能について操作指令を発する。電源部２００８は、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６および操作部２００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、撮像装置２００２として、上述した固体撮像装置１０１等を用いることで、良好な画像の取得が期待できる。
＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（AdvancedDriverAssistanceSystem）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３７は、撮像部１２０３１の設置位置の例を示す図である。
　図３７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、
１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１Ａなどに示した固体撮像装置１０１等を撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、車両制御システムの優れた動作が期待できる。
＜７．その他の変形例＞
　以上、いくつかの実施の形態および変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば本開示は、裏面照射型イメージセンサに限定されるものではなく、表面照射型イメージセンサにも適用可能である。
　また、本開示の撮像装置は、可視光の光量分布を検出して画像として取得する撮像装置に限定されるものではなく、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として取得する撮像装置であってもよい。
　また、本開示の撮像装置は、撮像部と信号処理部または光学系とがまとめてパッケージングされたモジュールの形態をなしていてもよい。
　また、上記実施の形態では、メモリ保持型のグローバルシャッタ方式の裏面照射型イメージセンサについて説明したが、本開示はこれに限定されるものではない。例えば図３８および図３９に示した固体撮像装置３０１のように、ＦＤ保持型グローバルシャッタ方式の裏面照射型イメージセンサであってもよい。固体撮像装置３０１では、電荷保持部ＭＥＭではなく電荷電圧変換部ＦＤにおいて電荷を保持するようになっている。固体撮像装置３０１においても、通常画素としてのセンサ画素ＰＸ１と、像面位相差画素としてのセンサ画素ＰＸ２とを備えるようにしている。なお、図３８は、本開示の第８変形例としての固体撮像装置３０１における回路構成を表す回路図であり、図３９は、固体撮像装置３０１における半導体基板の表面の平面構成を模式的に表す平面図である。固体撮像装置３０１では、センサ画素ＰＸ２における排出トランジスタＯＦＧ２を設けないことにより、それに接続される信号線ＳＬを削減している。
　さらに、本開示の技術の固体撮像装置は、例えば図４０Ａに示した固体撮像装置１０１Ａや図４０Ｂに示した固体撮像装置１０１Ｂのような構成を有していてもよい。図４０Ａは、本開示の第９変形例としての固体撮像装置１０１Ａの構成例を示すブロック図である。図４０Ｂは、本開示の第１０変形例としての固体撮像装置１０１Ｂの構成例を示すブロック図である
　図４０Ａの固体撮像装置１０１Ａでは、カラム信号処理部１１３と水平駆動部１１４との間にデータ格納部１１９が配設され、カラム信号処理部１１３から出力される画素信号が、データ格納部１１９を経由して信号処理部１１８に供給されるようになっている。
　また、図４０Ｂの固体撮像装置１０１Ｂは、カラム信号処理部１１３と水平駆動部１１４との間にデータ格納部１１９と信号処理部１１８とを並列に配設するようにしたものである。固体撮像装置１０１Ｂでは、カラム信号処理部１１３が画素アレイ部１１１の列ごと、あるいは画素アレイ部１１１の複数列ごとにアナログ画素信号をディジタル画素信号に変換するＡ／Ｄ変換を行うようになっている。
　また、上記実施の形態等では、第２画素として像面位相差検出画素を用いる場合を例示したが、本開示はこれに限定されるものではない。第２画素は、例えば、赤外光情報取得画素や偏光子を含む偏光画素であってもよい。図４１および図４２は、それぞれ、本開示の第１１変形例および第１２変形例としての画素アレイ部１１１におけるセンサ画素ＰＸ１～ＰＸ４のレイアウトパターンを表す模式図である。図４１では、高さ位置Ｌｖ２において、カラーフィルタＣＦ２の代わりに近赤外光を選択的に透過する近赤外フィルタＮＩＲを有するＮＩＲ画素を、第２画素であるセンサ画素ＰＸ２の位置に配置している。また、図４２では、高さ位置Ｌｖ９において、偏光子ＰＬを配置した偏光画素を、第２画素であるセンサ画素ＰＸ２の位置に配置している。但し、画素アレイ部１１１における全てのセンサ画素ＰＸ２がＮＩＲ画素や偏光画素である必要はなく、画素アレイ部１１１において任意に選択されるいくつかのセンサ画素ＰＸ２がＮＩＲ画素や偏光画素であればよい。
　また、上記実施の形態等では、第２画素が、第１画素に含まれる複数のゲート電極に対応するゲート電極の一部を有しない場合を例示したが、本開示はこれに限定されるものではない。例えば第１画素としてのセンサ画素ＰＸ１における全てのゲート電極に対応する全てのゲート電極を、第２画素であるセンサ画素ＰＸ２が有していてもよい。その場合、例えば図４３に示した本開示の第１３変形例としての固体撮像装置における画素アレイ部１１１Ｇのように、第２画素における複数のゲート電極の一部に接続される信号線を設けないようにすればよい。画素アレイ部１１１Ｇでは、転送ゲートＴＲＺ２，ＴＲＹ２，ＴＲＸ２をそれぞれ配置しつつ、それらに各々接続される配線（の一部）を設けないようにしている。
　本開示の一実施形態としての撮像装置および電子機器では、第２画素における第２配線の数が第１画素における第１配線の数よりも少ない。このため、第２画素に要求される動作性能をできるだけ確保しつつ、全体構成の小型化を実現できる。
　また、本開示におけるＳｉ｛１１１｝基板とは、シリコン単結晶からなり、ミラー指数の表記において｛１１１｝で表される結晶面を有する基板またはウェハである。本開示におけるＳｉ｛１１１｝基板は、結晶方位が数度ずれた、例えば｛１１１｝面から最近接の［１１０］方向へ数度ずれた基板またはウェハも含む。さらに、これらの基板またはウェハ上の一部または全面にエピタキシャル法等によりシリコン単結晶を成長させたものをも含む。
　また、本開示の表記において｛１１１｝面は、対称性において互いに等価な結晶面である（１１１）面、（－１１１）面、（１－１１）面、（１１－１）面、（－１－１１）面、（－１１－１）面、（１－１－１）面および（－１－１－１）面の総称である。したがって、本開示の明細書等におけるＳｉ｛１１１｝基板という記載を、例えばＳｉ（１－１１）基板と読み替えてもよい。ここで、ミラー指数の負方向の指数を表記するためのバー符号はマイナス符号で代用している。
　また、本発明の記載における＜１１０＞方向は、対称性において互いに等価な結晶面方向である［１１０］方向、［１０１］方向、［０１１］方向、［－１１０］方向、［１－１０］方向、［－１０１］方向、［１０－１］方向、［０－１１］方向、［０１－１］方向、［－１－１０］方向、［－１０－１］方向および［０－１－１］方向の総称であり、いずれかに読み替えてもよい。但し、本開示は、素子形成面と直交する方向と、この素子形成面に直交する方向に対してさらに直交する方向（すなわち素子形成面と平行な方向）とにエッチングを行うものである。
　表１は、本発明におけるＳｉ｛１１１｝基板の結晶面である｛１１１｝面において＜１１０＞方向へのエッチングが成立することとなる面と方位との具体的な組み合わせを示したものである。
Figure JPOXMLDOC01-appb-T000001
　表１に示したように、｛１１１｝面と＜１１０＞方向との組み合わせは、９６（＝８×１２）通り存在する。しかしながら、本開示の＜１１０＞方向は、素子形成面である｛１１１｝面と直交する方向と、素子形成面と平行な方向とに限られる。すなわち、本開示のＳｉ｛１１１｝基板における素子形成面と、そのＳｉ｛１１１｝基板に対してエッチングを行う方位との組み合わせは、表１において○で示した組合せのいずれかから選択される。
　また、上記第１の実施の形態では、Ｓｉ｛１１１｝基板を用いて、Ｘ軸方向へのエッチングが進行する一方、Ｙ軸方向およびＺ軸方向には進行しない場合を例示した。しかしながら、本開示はこれに限定されず、Ｘ軸方向およびＹ軸方向の双方、または、Ｘ軸方向もしくはＹ軸方向のいずれか一方にエッチング進行方位があればよい。また、Ｓｉ｛１１１｝基板には、例えば、図４４に示したように、基板表面が＜１１２＞方向に対してオフ角があるように加工された基板の場合も含まれる。オフ角が１９．４７°以下の場合、オフ角を有する基板の場合においても、＜１１１＞方向、すなわちＳｉバックボンドを３本有する方向のエッチングレートに対して、＜１１０＞方向、すなわちＳｉバックボンドを１本有する方向のエッチングレートが十分に高くなる関係性は保たれる。オフ角が大きくなるとステップ数が多くなり、ミクロな段差の密度が高くなるので、好ましくは５°以下がよい。なお、図４４の例では基板表面が＜１１２＞方向にオフ角がある場合を挙げたが、＜１１０＞方向にオフ角がある場合でも構わなく、オフ角の方向は問わない。また、Ｓｉ面方位は、Ｘ線回折法、電子線回折法、電子線後方散乱回折法などを用いて解析可能である。Ｓｉバックボンド数は、Ｓｉの結晶構造で決定されているものであるため、Ｓｉ面方位を解析することによって、バックボンド数も解析可能である。
　なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
　ｍ（ｍは２以上の整数）本の第１配線と、前記ｍ本の第１配線とそれぞれ接続されたｍ個の第１ゲート電極とを有する第１画素と、
　ｎ（ｎはｍよりも小さな自然数）本の第２配線と、前記ｎ本の第２配線とそれぞれ接続されたｎ個の第２ゲート電極とを有する第２画素と
　を備えた撮像装置。
（２）
　前記第１画素は、前記第１ゲート電極を含む第１トランジスタを有し、
　前記第２画素は、前記第２ゲート電極を含む第２トランジスタを有する
　上記（１）記載の撮像装置。
（３）
　前記ｍ個の第１配線のうちの一部の第１配線と、前記ｎ個の第２配線のうちの一部の第２配線とは、共通化された共通配線である
　上記（１）または（２）に記載の撮像装置。
（４）
　前記共通配線は、第１共通配線と第２共通配線とを含み、
　前記第１画素は、前記第１共通配線と接続された前記第１ゲート電極を含む第１リセットトランジスタと、前記第２共通配線と接続された前記第１ゲート電極を含む第１選択トランジスタとを有し、
　前記第２画素は、前記第１共通配線と接続された前記第２ゲート電極を含む第２リセットトランジスタと、前記第２共通配線と接続された前記第２ゲート電極を含む第２選択トランジスタとを有する
　上記（３）記載の撮像装置。
（５）
　前記第１画素は、可視光情報を取得する撮像画素であり、
　前記第２画素は、前記可視光情報以外の情報を取得する
　上記（１）から（４）のいずれか１つに記載の撮像装置。
（６）
　前記第２画素は、像面位相差検出画素、赤外光情報取得画素、または偏光子である
　上記（５）記載の撮像装置。
（７）
　前記第１画素の形成領域の形状と、前記第２画素の形成領域の形状とは実質的に同じである
　上記（１）から（６）のいずれか１つに記載の撮像装置。
（８）
　前記第１画素は、受光量に応じた第１電荷を光電変換により生成可能な第１光電変換部と、前記第１電荷を電圧信号に変換する第１電荷電圧変換部とをさらに含み、
　前記第２画素は、受光量に応じた第２電荷を光電変換により生成可能な第２光電変換部と、前記第２電荷を電圧信号に変換する第２電荷電圧変換部とをさらに含み、
　前記第１画素では、ｐ（ｐはｍよりも小さな自然数）個の第１トランジスタが前記第１光電変換部と前記第１電荷電圧変換部との間に設けられており、
　前記第２画素では、ｑ（ｑはｐよりも小さな０以上の整数）個の第２トランジスタが前記第２光電変換部と前記第２電荷電圧変換部との間に設けられている
　上記（１）から（７）のいずれか１つに記載の撮像装置。
（９）
　前記第１画素は、前記第１光電変換部と前記第１電荷電圧変換部との間に、前記第１電荷を保持可能な電荷保持部をさらに含むグローバルシャッタ画素である
　上記（８）記載の撮像装置。
（１０）
　撮像装置を備えた電子機器であって、
　前記撮像装置は、
　ｍ（ｍは２以上の整数）本の第１配線と、前記ｍ本の第１配線とそれぞれ接続されたｍ個の第１ゲート電極とを有する第１画素と、
　ｎ（ｎはｍよりも小さな自然数）本の第２配線と、前記ｎ本の第２配線とそれぞれ接続されたｎ個の第２ゲート電極とを有する第２画素と
　を備えた
　電子機器。
　本出願は、日本国特許庁において２０１９年１２月１０日に出願された日本特許出願番号２０１９－２２２９９９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　ｍ（ｍは２以上の整数）本の第１配線と、前記ｍ本の第１配線とそれぞれ接続されたｍ個の第１ゲート電極とを有する第１画素と、
    　ｎ（ｎはｍよりも小さな自然数）本の第２配線と、前記ｎ本の第２配線とそれぞれ接続されたｎ個の第２ゲート電極とを有する第２画素と
    　を備えた撮像装置。
  2. 　前記第１画素は、前記第１ゲート電極を含む第１トランジスタを有し、
    　前記第２画素は、前記第２ゲート電極を含む第２トランジスタを有する
    　請求項１記載の撮像装置。
  3. 　前記ｍ個の第１配線のうちの一部の第１配線と、前記ｎ個の第２配線のうちの一部の第２配線とは、共通化された共通配線である
    　請求項１記載の撮像装置。
  4. 　前記共通配線は、第１共通配線と第２共通配線とを含み、
    　前記第１画素は、前記第１共通配線と接続された前記第１ゲート電極を含む第１リセットトランジスタと、前記第２共通配線と接続された前記第１ゲート電極を含む第１選択トランジスタとを有し、
    　前記第２画素は、前記第１共通配線と接続された前記第２ゲート電極を含む第２リセットトランジスタと、前記第２共通配線と接続された前記第２ゲート電極を含む第２選択トランジスタとを有する
    　請求項２記載の撮像装置。
  5. 　前記第１画素は、可視光情報を取得する撮像画素であり、
    　前記第２画素は、前記可視光情報以外の情報を取得する
    　請求項１記載の撮像装置。
  6. 　前記第２画素は、像面位相差検出画素、赤外光情報取得画素、または偏光子である
    　請求項５記載の撮像装置。
  7. 　前記第１画素の形成領域の形状と、前記第２画素の形成領域の形状とは実質的に同じである
    　請求項１記載の撮像装置。
  8. 　前記第１画素は、受光量に応じた第１電荷を光電変換により生成可能な第１光電変換部と、前記第１電荷を電圧信号に変換する第１電荷電圧変換部とをさらに含み、
    　前記第２画素は、受光量に応じた第２電荷を光電変換により生成可能な第２光電変換部と、前記第２電荷を電圧信号に変換する第２電荷電圧変換部とをさらに含み、
    　前記第１画素では、ｐ（ｐはｍよりも小さな自然数）個の第１トランジスタが前記第１光電変換部と前記第１電荷電圧変換部との間に設けられており、
    　前記第２画素では、ｑ（ｑはｐよりも小さな０以上の整数）個の第２トランジスタが前記第２光電変換部と前記第２電荷電圧変換部との間に設けられている
    　請求項１記載の撮像装置。
  9. 　前記第１画素は、前記第１光電変換部と前記第１電荷電圧変換部との間に、前記第１電荷を保持可能な電荷保持部をさらに含むグローバルシャッタ画素である
    　請求項８記載の撮像装置。
  10. 　撮像装置を備えた電子機器であって、
    　前記撮像装置は、
    　ｍ（ｍは２以上の整数）本の第１配線と、前記ｍ本の第１配線とそれぞれ接続されたｍ個の第１ゲート電極とを有する第１画素と、
    　ｎ（ｎはｍよりも小さな自然数）本の第２配線と、前記ｎ本の第２配線とそれぞれ接続されたｎ個の第２ゲート電極とを有する第２画素と
    　を備えた
    　電子機器。
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