WO2010070806A1 - 半導体装置とフリップチップ実装方法およびフリップチップ実装装置 - Google Patents

半導体装置とフリップチップ実装方法およびフリップチップ実装装置 Download PDF

Info

Publication number
WO2010070806A1
WO2010070806A1 PCT/JP2009/005890 JP2009005890W WO2010070806A1 WO 2010070806 A1 WO2010070806 A1 WO 2010070806A1 JP 2009005890 W JP2009005890 W JP 2009005890W WO 2010070806 A1 WO2010070806 A1 WO 2010070806A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
resin
flip
underfill resin
chip
Prior art date
Application number
PCT/JP2009/005890
Other languages
English (en)
French (fr)
Inventor
戸村善広
清水一路
熊澤謙太郎
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2008319040A external-priority patent/JP5451053B2/ja
Priority claimed from JP2008331662A external-priority patent/JP2010153670A/ja
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN2009801208771A priority Critical patent/CN102047404B/zh
Priority to US13/056,462 priority patent/US8895359B2/en
Publication of WO2010070806A1 publication Critical patent/WO2010070806A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75302—Shape
    • H01L2224/75303—Shape of the pressing surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75313—Removable bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H01L2224/75315—Elastomer inlay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H01L2224/75317—Removable auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/755—Cooling means
    • H01L2224/75501—Cooling means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9221—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Definitions

  • the present invention relates to a semiconductor device and a flip chip mounting method.
  • a flip chip type semiconductor device is configured by mounting a semiconductor chip 51 having internal connection terminals such as metal bump electrodes on a wiring board 50 by flip chip connection as shown in FIG. 52 is an anisotropic conductive adhesive.
  • asperity 53 is formed on a portion (fillet) of the anisotropic conductive adhesive 52 that protrudes from the outer periphery of the semiconductor chip 51, whereby the anisotropic conductive adhesive 52 is machined.
  • the occurrence of poor electrical connection between the wiring substrate 50 and the semiconductor chip 51 is reduced by improving the mechanical strength.
  • Patent Document 2 describes that a plurality of holes are formed by radiating air to the surface of a mold resin covering a circuit component for the purpose of increasing the heat radiation area when the circuit component is resin-molded. Has been.
  • JP 2000-277666 A Japanese Patent Laid-Open No. 2007-180062
  • the present invention is capable of forming irregularities having a stable shape in the fillet portion, and more reliable than the conventional semiconductor device with respect to mechanical strength and electrical connection, and a flip chip mounting method capable of obtaining this semiconductor device.
  • the purpose is to provide.
  • an underfill resin is interposed between a semiconductor chip and a wiring board to flip chip mount the semiconductor chip on the wiring board, and the container covers the semiconductor chip on the wiring board.
  • the underfill resin sandwiched between the wiring board and the semiconductor chip with a crimping tool
  • the underfill that protrudes around the semiconductor chip is bonded.
  • a concave / convex portion having a constant repeating pattern is formed on the resin surface, and the inner surface of the container covering the semiconductor chip and the concave / convex portion on the surface of the underfill resin are joined.
  • the surface of the film is formed on an underfill resin surface that protrudes around the semiconductor chip by pressing the crimping tool through the film around the semiconductor chip and the semiconductor chip.
  • the concavo-convex portion is formed by transferring the concavo-convex shape of the repetitive pattern. Further, the semiconductor chip and the semiconductor chip and the semiconductor chip are pressed against each other via a film, and a constant repetitive pattern formed on the surface of the crimping tool on the surface of the underfill resin that protrudes around the semiconductor chip.
  • the concavo-convex portion is formed by transferring the concavo-convex shape.
  • the flip chip mounting method of the present invention when the semiconductor chip positioned and disposed with the underfill resin sandwiched between the wiring substrate and the semiconductor chip is pressed and heated with a crimping tool, Forming irregularities of a constant repeating pattern on the protruding underfill resin surface, setting a mold on the wiring board and the semiconductor chip flip-chip mounted on the wiring board to form a cavity,
  • the container is formed by filling a cavity with a resin and curing the resin.
  • the flip chip mounting apparatus of the present invention is a container for flip chip mounting the semiconductor chip on the wiring substrate with an underfill resin interposed between the semiconductor chip and the wiring substrate, and covering the semiconductor chip on the wiring substrate.
  • a cavity is formed on a semiconductor chip flip-chip mounted on a wiring board. Characterized by providing a form type.
  • an underfill resin is interposed between the semiconductor chip and the wiring board to flip-chip mount the semiconductor chip on the wiring board, and the semiconductor chip is placed on the wiring board.
  • an underfill resin is interposed between a semiconductor chip and a wiring board to flip chip mount the semiconductor chip on the wiring board, and the container covers the semiconductor chip on the wiring board.
  • the underfill resin protruding from the periphery of the semiconductor chip by pressurizing and heating the semiconductor chip positioned and sandwiched between the wiring board and the semiconductor chip with a crimping tool.
  • a second resin for forming irregularities is applied to the surface to form an irregular layer having a predetermined repeating pattern, and the inner surface of the container covering the semiconductor chip and the irregular layer on the surface of the underfill resin are bonded.
  • the second resin is applied to the surface of the underfill resin in any one of a mesh shape, a string shape, and a punching shape. Further, a conductive resin is used as the second resin.
  • an underfill resin is interposed between the semiconductor chip and the wiring board to flip-chip mount the semiconductor chip on the wiring board, and the semiconductor chip is placed on the wiring board.
  • the covering container is joined, the semiconductor chip positioned and disposed with an underfill resin sandwiched between the wiring board and the semiconductor chip is pressed and heated with a crimping tool and protrudes around the semiconductor chip.
  • a film sheet having a pattern of irregularities formed on the surface thereof is covered on the surface of the fill resin to form an irregular layer, and the inner surface of the container covering the semiconductor chip and the irregular layer on the surface of the underfill resin are joined. It is characterized by that.
  • the semiconductor device includes a semiconductor chip that is flip-chip mounted on a wiring substrate with an underfill resin, and a concave / convex shape of a predetermined repeating pattern is formed on the surface of the underfill resin, and the concave / convex portion of the semiconductor chip It has a resin-molded container on the wiring board so as to contact the portion where the shape is formed and cover the semiconductor chip.
  • the semiconductor device of the present invention includes a semiconductor chip that is flip-chip mounted on a wiring substrate with an underfill resin, and a concavo-convex shape of a predetermined repeating pattern is transferred and formed on the surface of the underfill resin, and the semiconductor chip And a container molded in a resin on the wiring substrate so as to cover the semiconductor chip in contact with the portion where the uneven shape is formed.
  • the semiconductor device of the present invention is flip-chip mounted on a wiring board with an underfill resin, and a semiconductor chip in which a concave and convex shape of a predetermined repeating pattern is applied and formed on the surface of the underfill resin with the resin, It has a resin-molded container on the wiring board so as to be in contact with a portion of the semiconductor chip where the uneven shape is formed and to cover the semiconductor chip.
  • the semiconductor device of the present invention includes a semiconductor chip flip-chip mounted on a wiring board with an underfill resin, a film sheet that is net-shaped and covers the surface of the semiconductor chip and the underfill resin, and the film sheet And a resin molded container on the wiring substrate so as to cover the semiconductor chip.
  • the semiconductor device includes a semiconductor chip that is flip-chip mounted on a wiring board with an underfill resin, and an opening that exposes an upper portion of the semiconductor chip is formed in the center, and the periphery of the opening is formed in a net shape. It has a film sheet which covers the surface of the underfill resin, and a container which is resin-molded on the wiring board so as to contact the film sheet and cover the semiconductor chip. Specifically, the film sheet has conductivity, and the film sheet is electrically connected to a reference potential of a wiring board.
  • a container that covers the semiconductor chip is attached, and the inner surface of the container Since the uneven portion on the surface of the underfill resin is joined, a semiconductor device with high electrical and mechanical connection reliability can be provided.
  • the concavo-convex portion formed on the underfill resin is stable in a constant repeating pattern. is doing.
  • the surface of the underfill resin that protrudes around the semiconductor chip is coated with the second resin for forming the unevenness to form an uneven layer having a predetermined repeated pattern, and the inner surface of the container covering the semiconductor chip And the uneven layer on the surface of the underfill resin are bonded to each other, so that a semiconductor device having mechanical strength can be obtained. Further, by connecting the second resin of the conductive resin to the reference potential of the wiring board, it is possible to provide a highly reliable semiconductor device not only mechanically but also electrically.
  • Sectional drawing of the flip chip mounting process of Embodiment 1 of this invention Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of flip chip mounting process of the embodiment Sectional view of the completed semiconductor device of the embodiment Plan view of the film of the same embodiment Front view of flip chip mounting before covering the container of the same embodiment
  • the top view of the film of Embodiment 2 of this invention Front view of flip chip mounting before covering the container of the same embodiment Sectional drawing of the flip-chip mounting apparatus of Embodiment 3 of this invention Sectional drawing of the crimping
  • compression-bonding tool 8 used with the flip chip mounting apparatus of Embodiment 6 of this invention Exploded view, assembly view and bottom view of the crimping tool 8 used in the flip chip mounting process of the eighth embodiment of the present invention
  • Sectional drawing of the pre-process of the flip chip mounting process of the same embodiment Sectional drawing of the pre-process of the flip chip mounting process of the same embodiment
  • Sectional drawing of the pre-process of the flip chip mounting process of the same embodiment Sectional drawing of the pre-process of the flip chip mounting process of the same embodiment
  • Embodiment 1 to 15 show Embodiment 1 of the present invention.
  • FIG. 13 shows the completed semiconductor device.
  • bumps 3 are provided on the electrode pads 2 of the semiconductor chip 1.
  • the thickness of the semiconductor chip 1 was 0.15 to 0.2 mm.
  • the bump 3 is mainly formed from at least one of gold, copper, palladium, nickel, tin, aluminum, solder and the like.
  • the bump 3 may be formed with a stud bump or a tear bump by a known wire bonding method, and a trace element may be added to and contained in the wire for forming the bump 3.
  • the bump height was about 50 ⁇ m and the base diameter was 55 ⁇ m.
  • the bump 3 may be formed by a known plating method or printing method.
  • the wiring substrate 4 having a thickness of 0.2 to 0.4 mm is a glass epoxy substrate (which may be an aramid substrate, a silicon substrate, or a silicon interposer), and has a terminal electrode 5 of copper (may be nickel + Au plated) on the upper surface. Is formed.
  • an insulating resin 6 is attached as an underfill resin that is cut to a size slightly larger than that of the semiconductor chip 1 as necessary.
  • an epoxy resin cured at 180 ° C. was used as the insulating resin 6.
  • the semiconductor chip 1 is attracted by the mounting tool 7 as shown in FIG. 1B, and the bumps 3 of the semiconductor chip 1 correspond to the respective terminal electrodes 5 corresponding to the respective phases at the desired positions of the terminal electrodes 5 on the wiring board 4. It is mounted so as to overlap. At this time, the bump 3 is in a state of being pierced into the insulating resin 6. Some of the bumps 3 penetrate the insulating resin 6 and are deformed by hitting the terminal electrodes 5. The positioning load is about 10 g per bump.
  • the mounting tool 7 may be heated by a built-in heater, but the resin should not be cured 100%. The mounting tool 7 is detached after mounting the semiconductor chip 1.
  • the insulating resin 6 may be heated in advance at a temperature of about 50 to 80 ° C. so that the insulating resin 6 can be adhered and pasted onto the wiring board 4.
  • a tool (not shown) may be heated.
  • the sticking load is 5 to 10 kgf / cm 2 .
  • the insulating resin 6 having a thickness of 50 ⁇ m was used. If the insulating resin 6 has two layers with a protective separator (not shown), it is peeled off.
  • the insulating resin 6 is, for example, an epoxy resin, a phenol resin, a polyimide, or an insulating thermoplastic resin such as polyphenylene sulfide (PPS), polycarbonate, modified polyphenylene oxide (PPO), or these insulating materials.
  • thermosetting resin A mixture of a thermosetting resin and an insulating thermoplastic resin can be used.
  • the amount of inorganic filler used was 50 wt%.
  • the amount of filler is determined from the stress generated by thermal expansion and warpage between the semiconductor chip 1 and the wiring substrate 4. Moreover, it determines with the reliability by moisture-resistant adhesiveness by a moisture absorption reflow test, a humidity bias test, etc.
  • the insulating resin 6 preferably has reflow heat resistance (265 ° C. for 10 seconds).
  • the film 13 is pressed onto the semiconductor chip 1 mounted in FIG. 1B using the crimping tool 8 shown in FIGS. 2 to 7 to form a fillet of the insulating resin 6.
  • the crimping tool 8 includes a pressing portion 9 and a frame body 10 attached to the lower surface of the pressing portion 9 by screws 11 so as to be exchangeable.
  • the material of the frame 10 may be a thermosetting epoxy resin, phenol resin, polyimide, silicone, or fluorine resin, or a rubber-based resin, and these insulating thermosetting resin and insulating thermoplastic resin are mixed. What you did is fine.
  • a film 13 stretched between the support jigs 12 a and 12 b is provided between the crimping tool 8 and the stage 15, and on the stage 15 below the film 13, FIG. ) Mounted semiconductor chip 1 is set.
  • the size of the film 13 is larger than the semiconductor chip 1 both vertically and horizontally.
  • the film 13 is preferably a film having heat resistance (NCF curing temperature).
  • the material of the film 13 is preferably a heat-resistant thermoplastic film such as polyimide, polyphenylene sulfide, fluororesin, silicone rubber, or a two-layer structure thereof.
  • the film 13 has a thickness of about 20 ⁇ m to 30 ⁇ m.
  • a concavo-convex shape 13a having a constant repeating pattern is formed on the lower surface of the film 13.
  • the enlarged view is shown in FIG. Specifically, the constant repetitive pattern is formed with a wavy pattern of about 3 mm at a 1 mm pitch of 0.5 mm width and 0.5 mm thickness while being heated and pressed with a wavy concave roller during film 13 production.
  • the support jigs 12 a and 12 b are lowered and brought into contact with the stage 15 to loosen the holding of the film 13 by the support jigs 12 a and 12 b, and the film 13 is disposed almost on the semiconductor chip 1.
  • the insulating resin 6 is disposed almost at the top of the semiconductor chip 1 that sticks out of the periphery of the semiconductor chip 1.
  • the crimping tool 8 is further lowered toward the stage 15 to cover the frame body 10 on the semiconductor chip 1, and the upper surface of the semiconductor chip 1 and the fillet portion of the insulating resin 6 are interposed via the film 13. Press while heating.
  • the film 13 may be guided and arranged on the insulating resin 6 from the wiring substrate 4 or the stage 15 side by suction or the like.
  • the crimping tool 8 further presses the semiconductor chip 1 against the wiring substrate 4 while heating it through the film 13, and the insulating resin 6 protruding from the semiconductor chip 1 through the film 13.
  • the frame body 10 is pressed and heated and pressurized.
  • the crimping tool 8 continues to apply pressure while gradually deforming the bumps 3 of the semiconductor chip 1, and at the same time, the frame 10 also protrudes from the semiconductor chip 1 through the film 13. Continue to pressurize the insulating resin 6.
  • the height of the bumps 3 of the semiconductor chip 1 is set to a desired value with the crimping tool 8 and the insulating resin 6 is cured.
  • the uneven shape 13 a of the film 13 is transferred to the insulating resin 6 protruding from the end of the semiconductor chip 1, and an uneven portion (dimple portion) 16 a is formed in the insulating resin 6.
  • the bump deformation load at this time is about 50 g per bump.
  • the load is controlled according to the size of the bump 3.
  • the bump height is set to 25 ⁇ mt.
  • the stage 15 may be heated or cooled to control the internal pressure applied to the insulating resin 6 and suppress the generation of voids.
  • the crimping tool 8 and the supporting jigs 12a and 12b were released to obtain a flip chip mounting body.
  • the container 40 is formed by the steps of FIGS.
  • the flip chip mounting body of FIG. 7 is placed at a desired position on the substrate fixing stage 27, and the transfer mold 26 is covered from above the flip chip mounting body.
  • the mold resin 30 is heated and injected from the gate 28 portion of the transfer mold 26 with the pressure cylinder 29.
  • the cavity 26A is completely filled with the mold resin 30 including the semiconductor chip 1 of the flip chip mounting body and the concavo-convex portion 16a.
  • the pressure cylinder 29 is opened, and the transfer mold 26 is released and removed.
  • the molded flip chip mounting body is fixed with a dicing tape 32, set in a dicing apparatus, and cut into a desired size with a blade 41.
  • the molded flip chip mounting body may be laser dicing. In that case, the mounting body is fixed to the substrate suction fixing jig.
  • the uneven shape 13a of the film 13 can be transferred to the insulating resin 6 to form a uniform uneven portion 16a having no variation as shown in FIG. Furthermore, when the inner surface of the molded container 40 enters and is joined to the concavo-convex portion 16a of the insulating resin 6, the contact area between the two is large, and the adhesive strength with the container 40 is enhanced by an anchor (throwing) effect. be able to.
  • the insulating resin 6 is pressure-molded and cured by the crimping tool 8 through the film 13, generation of voids can be suppressed.
  • the container 40 it is highly reliable that moisture does not easily enter the electrical connection portion between the wiring substrate 4 and the semiconductor chip 1 in a high-temperature and high-humidity environment.
  • the set temperature of the crimping tool 8 in Embodiment 1 is 210 in order to transfer heat to the semiconductor chip 1 through the film 13 and further to set the curing temperature of the insulating resin 6 to 180 ° C. Set to ° C.
  • a ceramic high-temperature heating type tool that controls the temperature of the crimping tool 8 based on the temperature profile may be used.
  • the surface of the film 13 on the side of the semiconductor chip 1 having the corrugated pattern 13a shown in FIG. 14 is used.
  • the film 13 on the side of the semiconductor chip 1 is used.
  • a surface having a corrugated pattern 13b having a wavy pattern shown in FIG. 16 is used.
  • the fixed repeating pattern forms mesh pattern irregularities while heating and pressing with a roller when the film 13 is manufactured.
  • FIG. 17 shows an uneven portion (dimple portion) 16 b formed in the fillet portion of the insulating resin 6. The rest is the same as in the first embodiment.
  • FIG. 18 shows a third embodiment.
  • the film 13 having a concavo-convex shape 13a or 13b is used and transferred to form the concavo-convex portion (dimple portion) 16a or 16b in the fillet portion of the insulating resin 6.
  • the uneven portion 10a is formed on the surface of the frame 10 of the crimping tool 8, and the uneven portion 10a is transferred to the fillet portion of the insulating resin 6 on the surface of the frame 10 so that the uneven portion is formed. Only the formation is different.
  • the finished shape is the same as in FIG. In the case of this Embodiment 3, the uneven
  • This embodiment using the crimping tool 8 with the concavo-convex portion 10a is compared to the case where the concavo-convex shape is transferred to the film 13 as in the first embodiment or the second embodiment. It is easy to change the transfer shape by exchanging the film, and it can be realized at a lower cost than the processing cost of the film.
  • FIG. 19 shows the crimping tool 8 used in the fourth embodiment.
  • the corrugated pattern irregularities are formed on the surface of the frame 10, but in FIG. 19, the only difference is that the mesh pattern irregularities 10b are formed. Yes.
  • the finished shape is the same as in FIG.
  • Concave and convex portions (dimple portions) 16b formed in the fillet portion of the insulating resin 6 are the same as those in FIG.
  • FIG. 20 shows the crimping tool 8 used in the fifth embodiment.
  • the concavo-convex portion 10 c of the staircase pattern is formed on the surface of the frame body 10 as a constant repetitive pattern at intervals of 0.5 mm width on one side and 0.5 mm thickness on the staircase step. Is formed. The rest is the same as in the fourth embodiment.
  • a film having no uneven shape 13 a and flat on both sides is used.
  • FIG. 21 shows the crimping tool 8 used in the sixth embodiment.
  • Embodiment 6 differs from Embodiment 5 only in that the direction of the stepped pattern on the surface of the frame 10 is the circumferential direction. Specifically, the constant repeating pattern has a slide-like shape, and the upper staircase width is 0.5 mm on one side and the staircase step height is 0.5 mm thick. 10d is formed.
  • compression-bonding tool 8 elastically deforms the insulating resin 6 protruded from the periphery of the semiconductor chip 1 at the time of pressurization
  • interval of a pressurization direction may be 0.5 mm or more.
  • the slide moat recess may be wide and shallow toward the lower part. The rest is the same as in the fifth embodiment.
  • the concave and convex portions formed in the fillet portion of the insulating resin 6 according to FIG. 20 showing the fifth embodiment have a shape in which grooves extending in parallel with the wiring substrate 4 are stacked at regular intervals in the vertical direction. 1 or a plurality of spiral convex portions extending from the lower end opening of the frame body 10 toward the back of the frame body 10 is formed on the surface of the frame body 10, and this is insulated. It can also be configured by transferring to the fillet portion of the resin 6.
  • the depth (length) of the spiral kerf is 0.5 mm
  • the spiral pattern is formed with an interval of 0.5 mm thickness.
  • interval of a pressurization direction may be 0.5 mm or more. The rest is the same as in the fifth embodiment.
  • FIG. 35 shows the completed semiconductor device.
  • the film 13 is pressed on the semiconductor chip 1 mounted in FIG. 1B using the crimping tool 8 shown in FIGS. 22B and 22C, as shown in FIG. 6 fillets are formed.
  • the crimping tool 8 includes a pressing portion 9 and a frame body 10 attached to the lower surface of the pressing portion 9 by screws 11 so as to be exchangeable as shown in FIGS. 22 (a) and 22 (b).
  • the material of the frame 10 may be a thermosetting epoxy resin, phenol resin, polyimide, silicone, or fluorine resin, or a rubber-based resin, and these insulating thermosetting resin and insulating thermoplastic resin are mixed. What you did is fine.
  • the film 13 is provided between the crimping tool 8 and the stage 15 so as to be stretched between the support jigs 12a and 12b.
  • the semiconductor chip 1 in the mounted state of FIG. 1B is set.
  • the size of the film 13 is larger than the semiconductor chip 1 both vertically and horizontally.
  • the film 13 is preferably a film having heat resistance (NCF curing temperature).
  • the material of the film 13 is preferably a heat-resistant thermoplastic film such as polyimide, polyphenylene sulfide, fluororesin, silicone rubber, or a two-layer structure thereof.
  • the film 13 has a thickness of about 20 to 30 ⁇ m. Both surfaces of the film 13 are flat and no pattern is formed.
  • the support jigs 12 a and 12 b are lowered and brought into contact with the stage 15 to loosen the film 13 held by the support jigs 12 a and 12 b, and the film 13 is disposed almost on the semiconductor chip 1.
  • the insulating resin 6 is disposed almost at the top of the semiconductor chip 1 that sticks out of the periphery of the semiconductor chip 1.
  • the crimping tool 8 is further lowered toward the stage 15 to cover the frame body 10 on the semiconductor chip 1, and the upper surface of the semiconductor chip 1 and the fillet portion of the insulating resin 6 are interposed via the film 13. Press while heating.
  • the film 13 may be guided and arranged on the insulating resin 6 from the wiring substrate 4 or the stage 15 side by suction or the like.
  • the semiconductor chip 1 is further pressed against the wiring substrate 4 while being heated by the crimping tool 8 through the film 13, and the insulating resin 6 protruding from the semiconductor chip 1 is interposed through the film 13.
  • the frame 10 is pressed and heated and pressurized.
  • the pressure is continuously applied by the crimping tool 8 to gradually deform the bumps 3 of the semiconductor chip 1, and at the same time, the frame 10 also protrudes from the semiconductor chip 1 through the film 13.
  • the functional resin 6 By applying a load with the crimping tool 8, all of the bumps 3 break through the insulating resin 6 and are deformed while being in contact with the terminal electrodes 5 of the wiring board 4.
  • the height of the bump 3 of the semiconductor chip 1 is set to a desired value with the crimping tool 8 and the insulating resin 6 is cured. As a result, as shown in FIG. 28, the flat surface shape of the film 13 is transferred to the insulating resin 6 protruding from the end of the semiconductor chip 1.
  • the bump deformation load at this time is about 50 g per bump.
  • the load is controlled according to the size of the bump 3.
  • the bump height is set to 25 ⁇ mt.
  • the stage 15 may be heated or cooled to control the internal pressure applied to the insulating resin 6 and suppress the generation of voids.
  • the flip chip mounting body is obtained by releasing the crimping tool 8 and the supporting jigs 12a and 12b.
  • the concavo-convex layer 16 is formed on the fillet portion 6a of the insulating resin 6 in the flip chip mounting body in the state of FIG. 28 and cured.
  • the second resin 162 is applied in a mesh shape with a dispense 161 to at least a part of the fillet portion 6a of the underfill resin protruding from the semiconductor chip as shown in FIGS. Go.
  • the second resin 162 is a resin having high thixotropy, the liquid does not drip and the uneven shape does not collapse, so that it is possible to prevent a decrease in adhesion with the mold resin.
  • an epoxy resin of 700 Pa ⁇ s was used.
  • a conductive resin can also be used as the second resin 162.
  • the fillet portion 6a that protrudes from the semiconductor chip is applied in a mesh shape.
  • the adhesion area between the underfill resin and the mold resin is increased and the adhesion strength is increased, the pattern can be obtained. The shape of is not questioned.
  • the container 40 is further formed in the steps of FIGS. 30 to 34 with respect to the flip chip mounting body in which the uneven layer 16 is formed on the fillet portion 6a.
  • the flip chip mounting body of FIG. 29 is placed at a desired position of the substrate fixing stage 27, and the transfer mold 26 is covered from above the flip chip mounting body.
  • the mold resin 30 is heated and injected from the portion of the gate 28 of the transfer mold 26 with the pressure cylinder 29.
  • the cavity 26 ⁇ / b> A is completely filled with the mold resin 30 including the semiconductor chip 1 of the flip chip mounting body and the uneven layer 16.
  • the pressure cylinder 29 is opened, and the transfer mold 26 is released and removed.
  • the molded flip chip mounting body is fixed with a dicing tape 32, set in a dicing apparatus, cut into a desired size with a blade 41, and the molded semiconductor shown in FIG.
  • the device 33 is completed.
  • the molded flip chip mounting body may be laser dicing. In that case, the mounting body is fixed to the substrate suction fixing jig.
  • the underfill and the mold resin are inserted and bonded through the uniform uneven layer 16 having no variation, the contact area between the two is large, and the container 40 can be obtained by the anchor (throwing) effect.
  • the adhesive strength can be increased.
  • the insulating resin 6 is pressure-molded and cured by the crimping tool 8 through the film 13, generation of voids can be suppressed.
  • the container 40 it is highly reliable that moisture does not easily enter the electrical connection portion between the wiring substrate 4 and the semiconductor chip 1 in a high-temperature and high-humidity environment.
  • the set temperature of the crimping tool 8 in this embodiment is set to 210 ° C. in order to transfer heat to the semiconductor chip 1 through the film 13 so that the curing temperature of the insulating resin 6 becomes 180 ° C. did.
  • the second resin 162 is formed in a mesh shape in the fillet portion as shown in FIG. 29 (b). However, as shown in FIG. 36, the second resin 162 is directed in the vertical direction. The same applies when the second resin 162 is applied in a slide shape at a predetermined interval to form the uneven layer 16.
  • the width of the coating may be uniform, or the width of the lower portion may be smaller than the upper portion.
  • the second resin 162 is formed on the fillet portion in a mesh shape or a slide shape with a predetermined interval in the longitudinal direction. However, as shown in FIG. 37, the second resin 162 is directed in the lateral direction. The same applies when the second resin 162 is applied in a ring shape at a predetermined interval to form the uneven layer 16.
  • the second resin 162 is formed in a mesh shape or a slide shape with a predetermined interval in the vertical direction in the fillet portion. However, as shown in FIG. 38, the second resin 162 is directed in the horizontal oblique direction. The same applies to the case where the concavo-convex layer 16 is formed by applying a spiral at predetermined intervals.
  • the concave / convex layer 16 is formed on the fillet portion 6a of the insulating resin 6 by dispensing, and the container 40 is formed on the concave / convex layer 16 to mechanically improve the adhesion between the container 40 and the semiconductor chip 1.
  • a metal film sheet (or resin film sheet) 14a processed into a concavo-convex net shape having a predetermined repeated pattern as shown in the ninth embodiment is a semiconductor.
  • the container 40 is formed on the chip 1 in the same manner as in the eighth embodiment as shown in FIGS.
  • the uneven layer 16 can also be formed on the top and side surfaces of the semiconductor chip 1.
  • FIG. 42 shows the completed semiconductor device in this case.
  • FIG. 44 shows the completed semiconductor device in this case.
  • the insulating resin 6 is used as the underfill resin.
  • an anisotropic conductive film (ACF) may be used instead of the insulating resin 6, and the anisotropic conductive film
  • the conductive particles may be particles obtained by applying nickel or gold plating to resin balls.
  • the conductive particles can be obtained in an alloy state from the contact state connection between the terminal electrode 5 and the bump 3 by using fine particles such as solder, and further improve the connection reliability. be able to.
  • the second resin 162 when a conductive resin is used as the second resin 162, a conductive metal film sheet or resin film sheet 14a, 14b used to cover the semiconductor chip 1 is used.
  • the second resin 162 is connected to the terminal electrode 5 connected to a reference potential such as the ground of the wiring substrate 4, thereby stabilizing the electrical signals and potentials of other signal wirings by the shielding effect. Can do.
  • the second resin 162 include dam fill epoxy resin and conductive adhesive.
  • the metal film sheet or resin film sheet that covers the semiconductor chip 1 includes a mesh-like adhesive resin film sheet, a mesh-like adhesive metal film sheet, a mesh-type metal foil-attached prepreg substrate, and a mesh-like woven glass epoxy cloth. , String-like glass epoxy cloth, mesh-like woven organic (aramid) heat-resistant cloth, string-like woven organic (aramid) heat-resistant cloth, mesh-like metal thin film, mask pattern-etched metal thin film, and the like. This is the same regardless of whether it is a string or a punching shape.
  • the insulating resin 6 is used.
  • an anisotropic conductive film (ACF) may be used instead of the insulating resin 6, and conductive particles contained in the anisotropic conductive film.
  • ACF anisotropic conductive film
  • the connection resistance value between the terminal electrode 5 and the bump 3 can be lowered, and good connection reliability can be obtained.
  • the conductive particles may be particles obtained by applying nickel or gold plating to resin balls.
  • the conductive particles can be obtained in an alloy state from the contact state connection between the terminal electrode 5 and the bump 3 by using fine particles such as solder, and further improve the connection reliability. be able to.
  • the sheet-like insulating resin 6 or the like is used as the underfill resin.
  • the liquid sealing resin is dropped onto the wiring substrate 4, the semiconductor chip 1 is disposed thereon, and then It may be cured to form an underfill resin.
  • the present invention can contribute to high performance of a small and thin semiconductor device in which a semiconductor chip is flip-chip mounted on a wiring board.

Abstract

　アンダーフィル樹脂（６）を半導体チップ（１）と配線基板（４）の間に介在させて半導体チップ（１）を配線基板（４）にフリップチップ実装するとともに、配線基板（４）の上に半導体チップ（１）を覆う容器を接合するに際し、配線基板（４）と半導体チップ（１）の間にアンダーフィル樹脂（６）を挟んで位置決め配設された半導体チップ（１）を圧着ツール（８）で加圧加熱するときに、半導体チップ（１）の周囲のはみ出したアンダーフィル樹脂（６）の表面を、一定繰り返しパターンの凹凸部を形成したフィルム（１３）を介して圧着ツール（８）で押圧して、凹凸部（１６ａ）を形成し、半導体チップ（１）を覆う容器の内面とアンダーフィル樹脂表面の凹凸部（１６ａ）とを接合する。

Description

半導体装置とフリップチップ実装方法およびフリップチップ実装装置
　本発明は、半導体装置とフリップチップ実装方法に関する。
　近年、電子機器の小型薄型化の要求により、裸（ベア）の半導体チップを配線基板上に直接に実装（ベアチップ実装）した半導体装置が要求されている。特に、半導体チップの回路面を配線基板上に向き合わさるようにひっくり返して実装（フリップチップ実装）された半導体装置が要求されている。
　従来、フリップチップタイプの半導体装置は、図４５に示すように配線基板５０に金属バンプ電極などの内部接続端子を備えた半導体チップ５１をフリップチップ接続により搭載することにより構成されている。５２は異方導電性接着剤である。
　この半導体装置では、外力が半導体チップ５１に作用した場合に、異方性導電接着剤５２が破損して、配線基板５０と半導体チップ５１との電気接続の不良が発生する。
　そこで特許文献１には、図４６に示すように半導体チップ５１の外周からはみ出す異方性導電接着剤５２の部分（フィレット）に凹凸５３を形成することによって、異方性導電接着剤５２の機械的強度を向上させて配線基板５０と半導体チップ５１との電気接続の不良の発生を低減している。
　また、特許文献２には、回路部品を樹脂モールドした場合に放熱面積を大きくすることを目的として、回路部品を覆ったモールド樹脂の表面にエアーを放射して複数の孔を形成することが記載されている。
特開２０００－２７７５６６号公報 特開２００７－１８００６２号公報
　特許文献１のフリップチップ実装方法は、異方性導電接着剤５２を加熱するプロセスをコントロールして前記凹凸５３をフィレットに形成しているため、凹凸形状が緩やかで、形状にばらつきがある。
　また、高温多湿の使用環境下では、配線基板５０と半導体チップ５１との電気接続個所に水分が侵入し易い信頼性の低いものである。
　そこで、図４６で形成されたものの上に容器を一体に形成したり、特許文献２によってモールド樹脂の表面に複数の孔を形成し、さらにこの上に容器を一体に形成することによって、機械的強度ならびに電気接続について従来よりも高信頼性の半導体装置を得ることが考えられるが、何れの場合も前記容器を形成する前の表面に形状の安定した凹凸を形成することができないため、前記容器が外れやすくて機械的強度を高めることができないのが現状である。
　本発明は形状の安定した凹凸を前記フィレットの部分に形成することができ、しかも機械的強度ならびに電気接続について従来よりも高信頼性の半導体装置およびこの半導体装置を得ることができるフリップチップ実装方法を提供することを目的とする。
　本発明のフリップチップ実装方法は、アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するに際し、前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップを圧着ツールで加圧加熱するときに、前記半導体チップの周囲にはみ出したアンダーフィル樹脂表面に一定繰り返しパターンの凹凸部を形成し、前記半導体チップを覆う前記容器の内面とアンダーフィル樹脂表面の前記凹凸部とを接合することを特徴とする。具体的には、前記半導体チップと前記半導体チップの周囲に、フィルムを介して前記圧着ツールを押し付けて、前記半導体チップの周囲にはみ出したアンダーフィル樹脂表面に前記フィルムの表面に形成されている一定繰り返しパターンの凹凸形状を転写して前記凹凸部を形成することを特徴とする。また、前記半導体チップと前記半導体チップの周囲に、フィルムを介して前記圧着ツールを押し付けて、前記半導体チップの周囲にはみ出したアンダーフィル樹脂表面に前記圧着ツールの表面に形成されている一定繰り返しパターンの凹凸形状を転写して前記凹凸部を形成することを特徴とする。
　また、本発明のフリップチップ実装方法は、配線基板と半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップを圧着ツールで加圧加熱するときに、前記半導体チップの周囲にはみ出したアンダーフィル樹脂表面に一定繰り返しパターンの凹凸部を形成し、前記配線基板と前記配線基板の上にフリップチップ実装された前記半導体チップの上に成形型をセットしてキャビティを形成し、前記キャビティに樹脂を充填し硬化させて前記容器を成形することを特徴とする。
　本発明のフリップチップ実装装置は、アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するフリップチップ実装装置であって、前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップの上方位置に支持され前記半導体チップの側の面に一定繰り返しパターンの凹凸形状が形成されたフィルムと、前記半導体チップと周囲にはみ出した前記アンダーフィル樹脂を前記フィルムを介して前記配線基板の側に加熱しながら押圧する圧着ツールと、前記配線基板と前記配線基板にフリップチップ実装された半導体チップの上に被せてキャビティを形成する成形型とを設けたことを特徴とする。
　また、本発明のフリップチップ実装方法は、アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するフリップチップ実装装置であって、前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップの上方位置に支持されたフィルムと、前記半導体チップと周囲にはみ出した前記アンダーフィル樹脂を前記フィルムを介して前記配線基板の側に加熱しながら押圧するとともに前記半導体チップの側の面に一定繰り返しパターンの凹凸形状が形成された圧着ツールと、前記配線基板と前記配線基板にフリップチップ実装された半導体チップの上に被せてキャビティを形成する成形型とを設けたことを特徴とする。
　本発明のフリップチップ実装方法は、アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するに際し、前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップを圧着ツールで加圧加熱して前記半導体チップの周囲にはみ出したアンダーフィル樹脂の表面に、凹凸形成用の第２の樹脂を塗布して一定繰り返しパターンの凹凸層を形成し、前記半導体チップを覆う前記容器の内面とアンダーフィル樹脂表面の前記凹凸層とを接合することを特徴とする。具体的には、前記第２の樹脂を、前記アンダーフィル樹脂の表面にメッシュ状、ひも状、パンチング形状の何れかに塗布することを特徴とする。さらに、前記第２の樹脂として導電性樹脂を使用することを特徴とする。
　また、本発明のフリップチップ実装方法は、アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するに際し、前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップを圧着ツールで加圧加熱して前記半導体チップの周囲にはみ出した前記アンダーフィル樹脂の表面に、表面に一定繰り返しパターンの凹凸を形成したフィルムシートを覆い被せて凹凸層を形成し、前記半導体チップを覆う前記容器の内面とアンダーフィル樹脂表面の前記凹凸層とを接合することを特徴とする。
　本発明の半導体装置は、アンダーフィル樹脂によって配線基板の上にフリップチップ実装され、かつ前記アンダーフィル樹脂の表面に一定繰り返しパターンの凹凸形状が形成されている半導体チップと、前記半導体チップの前記凹凸形状が形成されている部分と接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器とを有することを特徴とする。
　また、本発明の半導体装置は、アンダーフィル樹脂によって配線基板の上にフリップチップ実装され、かつ前記アンダーフィル樹脂の表面に一定繰り返しパターンの凹凸形状が転写形成されている半導体チップと、前記半導体チップの前記凹凸形状が形成されている部分と接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器とを有することを特徴とする。
　また、本発明の半導体装置は、アンダーフィル樹脂によって配線基板の上にフリップチップ実装され、かつ前記アンダーフィル樹脂の表面に一定繰り返しパターンの凹凸形状が樹脂によって塗布形成されている半導体チップと、前記半導体チップの前記凹凸形状が形成されている部分と接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器とを有することを特徴とする。
　また、本発明の半導体装置は、アンダーフィル樹脂によって配線基板の上にフリップチップ実装された半導体チップと、ネット状にされ前記半導体チップと前記アンダーフィル樹脂の表面を覆うフィルムシートと、前記フィルムシートと接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器とを有することを特徴とする。
　また、本発明の半導体装置は、アンダーフィル樹脂によって配線基板の上にフリップチップ実装された半導体チップと、中央に前記半導体チップの上部が露出する開口が形成され前記開口の周囲がネット状にされ前記アンダーフィル樹脂の表面を覆うフィルムシートと、前記フィルムシートと接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器とを有することを特徴とする。具体的には、前記フィルムシートが導電性を有し、前記フィルムシートが配線基板の基準電位に電気接続されていることを特徴とする。
　この構成によると、半導体チップの周囲にはみ出したアンダーフィル樹脂の表面に一定繰り返しパターンの凹凸部（ディンプル部）を形成するだけでなく、前記半導体チップを覆う容器を取り付けて、前記容器の内面とアンダーフィル樹脂表面の前記凹凸部とを接合するので、電気的かつ機械的な接続信頼性の高い半導体装置を提供できる。
　また、前記フィルムまたは前記圧着ツールの表面に形成されている凹凸形状を前記アンダーフィル樹脂に転写して前記凹凸部を形成するので、前記アンダーフィル樹脂に形成された凹凸部が一定繰り返しパターンで安定している。
　この構成によると、半導体チップの周囲にはみ出したアンダーフィル樹脂の表面に、凹凸形成用の第２の樹脂を塗布して一定繰り返しパターンの凹凸層を形成し、前記半導体チップを覆う前記容器の内面とアンダーフィル樹脂表面の前記凹凸層とを接合するので、機械的強度の半導体装置を得ることができる。また、導電性樹脂の前記第２の樹脂を前記配線基板の基準電位に接続することによって、機械的だけでなく電気的にも信頼性の高い半導体装置を提供できる。
本発明の実施の形態１のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態のフリップチップ実装工程の断面図 同実施の形態の完成した半導体装置の断面図 同実施の形態のフィルムの平面図 同実施の形態の容器を被せる前のフリップチップ実装の正面図 本発明の実施の形態２のフィルムの平面図 同実施の形態の容器を被せる前のフリップチップ実装の正面図 本発明の実施の形態３のフリップチップ実装装置の断面図 本発明の実施の形態４のフリップチップ実装装置で使用する圧着ツール８の断面図 本発明の実施の形態５のフリップチップ実装装置で使用する圧着ツール８の断面図 本発明の実施の形態６のフリップチップ実装装置で使用する圧着ツール８の断面図 本発明の実施の形態８のフリップチップ実装工程で使用する圧着ツール８の分解図と組み立て図と底面図 同実施の形態のフリップチップ実装工程の前工程の断面図 同実施の形態のフリップチップ実装工程の前工程の断面図 同実施の形態のフリップチップ実装工程の前工程の断面図 同実施の形態のフリップチップ実装工程の前工程の断面図 同実施の形態のフリップチップ実装工程の前工程の断面図 同実施の形態のフリップチップ実装工程の前工程の断面図 同実施の形態の前工程で形成された半導体チップのフィレット部に凹凸層１６を形成する工程の説明図 同実施の形態のフリップチップ実装工程の後工程の断面図 同実施の形態のフリップチップ実装工程の後工程の断面図 同実施の形態のフリップチップ実装工程の後工程の断面図 同実施の形態のフリップチップ実装工程の後工程の断面図 同実施の形態のフリップチップ実装工程の後工程の断面図 同実施の形態の完成した半導体装置の断面図 第２の樹脂１６２を縦方向に向かって所定間隔に塗布して凹凸層１６を形成した場合の説明図 第２の樹脂１６２を横方向に向かって環状に塗布して凹凸層１６を形成した場合の説明図 第２の樹脂１６２を横斜め方向に向かって所定間隔で螺旋状に塗布して凹凸層１６を形成した場合の説明図 本発明の実施の形態９においてネット上に加工したフィルムシートを半導体チップに被せた状態の断面図 同実施の形態において金型を被せてキャビティを形成した状態の断面図 同実施の形態においてキャビティにモールド樹脂を充填した状態の断面図 同実施の形態において完成した半導体装置の断面図 同実施の形態において別の具体例の断面図 同実施の形態において別の具体例の場合の半導体装置の断面図 従来例のフリップチップ実装体の断面図 別の従来例のフリップチップ実装体の断面図
　以下、本発明の各実施の形態を図１～図４４に基づいて説明する。
　　（実施の形態１）
　図１～図１５は本発明の実施の形態１を示す。
　図１～図１３はフリップチップ実装の工程を示し、図１３が完成した半導体装置である。
　先ず、図１（ａ）（ｂ）に示す前工程を説明する。
　図１（ａ）に示すように半導体チップ１の電極パッド２の上には、バンプ３が設けられている。半導体チップ１の厚みは０．１５～０．２ｍｍを使用した。バンプ３は主に金、銅、パラジウム、ニッケル、錫、アルミニウム、半田等の少なくとも１種類から形成されている。このバンプ３は公知のワイヤーボンディング法によりスタッドバンプや引きちぎりバンプが形成されてもよいし、バンプ３を形成するためのワイヤーには微量元素を添加、含有してもよい。この場合のバンプ高さは約５０μｍ、台座径は５５μｍとした。バンプ３は公知のめっき法、印刷法により形成されてもよい。
　厚みが０．２～０．４ｍｍの配線基板４は、ガラスエポキシ基板（アラミド基板、シリコン基板、シリコンインターポーザでもよい）で、上面には銅（ニッケル＋Ａｕメッキしてもよい）の端子電極５が形成されている。配線基板４と端子電極５の上には、半導体チップ１よりも必要に応じて若干大きな寸法にてカットされたアンダーフィル樹脂としての絶縁性樹脂６が貼り付けられている。ここでは、１８０℃で硬化するエポキシ樹脂を絶縁性樹脂６として用いた。
　半導体チップ１は図１（ｂ）に示すように搭載ツール７で吸着し、配線基板４の上の端子電極５の所望の位置に、半導体チップ１のバンプ３が各相対応する端子電極５の上に重なり合うように搭載される。この時点で、バンプ３は絶縁性樹脂６に突き刺さった状態である。一部のバンプ３は絶縁性樹脂６を貫通し、端子電極５に当たって変形している。位置決め荷重は、１バンプ当たり１０ｇ程度である。搭載ツール７は内蔵するヒータにより加熱してもよいが樹脂を１００％硬化させてはいけない。搭載ツール７は半導体チップ１を搭載した後に離脱させる。
　なお、絶縁性樹脂６は、配線基板４の上に粘着して貼り付けられるように、あらかじめ、５０～８０℃程度の温度で配線基板４を加熱しておいてもよいし、貼り付け装置のツール（図示せず）が加熱されるようになっていてもよい。貼り付け荷重は、５～１０ｋｇｆ／ｃｍ２。この絶縁性樹脂６の厚みは５０μｍのものを使用した。絶縁性樹脂６が保護用セパレータ（図示せず）と２層になっていれば、それを剥がす。絶縁性樹脂６の絶縁性樹脂は、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド、また、絶縁性熱可塑性樹脂では、ポリフェニレンサルファイド（ＰＰＳ）、ポリカーボネイト、変性ポリフェニレンオキサイド（ＰＰＯ）、または、これら、絶縁性熱硬化性樹脂と絶縁性熱可塑性樹脂を混合したものなどが使用できる。無機フィラー量は５０ｗｔ％のものを使用した。フィラー量は半導体チップ１と配線基板４との熱膨張、反りにより発生する応力から決定する。また、吸湿リフロー試験や湿中バイアス試験等による耐湿密着性による信頼性で決定する。また、絶縁性樹脂６は、リフロー耐熱性（２６５℃１０秒間）を有することが好ましい。
　次に、後工程では図１（ｂ）の実装状態の半導体チップ１の上に図２～図７に示す圧着ツール８を用いて、フィルム１３を押し付けて絶縁性樹脂６のフィレットの成形が行われる。圧着ツール８は、押圧部９とこの押圧部９の下面にネジ１１によって交換自在に取り付けられた枠体１０とで構成されている。枠体１０の材質は、熱硬化性のエポキシ樹脂、フェノール樹脂や、ポリイミド、シリコーン、またはフッ素樹脂、さらに、ゴム系樹脂でもよく、これら、絶縁性熱硬化性樹脂と絶縁性熱可塑性樹脂を混合したものでも良い。
　図２では、圧着ツール８とステージ１５の間に、支持治具１２ａ，１２ｂの間に架張したフィルム１３が設けられており、フィルム１３の下方位置のステージ１５の上に、図１（ｂ）の実装状態の半導体チップ１がセットされている。フィルム１３の大きさは縦横とも半導体チップ１よりも大きい。フィルム１３は、耐熱性（ＮＣＦ硬化温度）を有するフィルムが望ましい。フィルム１３の材質は、例えば、ポリイミド、ポリフェニレンサルファイド、フッ素樹脂、シリコーンゴム、これらの２層構造等の耐熱性熱可塑フィルムが好ましい。ここではフィルム１３の厚みは２０μｍ～３０μｍ程度のものを使用した。フィルム１３の下面には一定繰り返しパターンの凹凸形状１３ａが形成されている。その拡大図を図１４に示す。具体的には、一定繰り返しパターンは、フィルム１３の製造時に波状凹部型ローラーで加熱プレスしながら０．５ｍｍ幅、０．５ｍｍ厚の１ｍｍピッチで約３ｍｍ程度の波状パターンが形成されている。
　図３では、ステージ１５に向かって支持治具１２ａ，１２ｂを降下させて当接させ、支持治具１２ａ，１２ｂによるフィルム１３の保持を緩めて、フィルム１３が半導体チップ１のほぼ上部に配置され、かつ、半導体チップ１の周囲にはみ出て貼り付けられている絶縁性樹脂６のほぼ上部に配置される。
　図４では、ステージ１５に向かって圧着ツール８をさらに降下させて枠体１０を半導体チップ１の上に被せ、半導体チップ１の上面と絶縁性樹脂６のフィレットの部分を、フィルム１３を介して加熱しながら押圧する。
　なお、フィルム１３は配線基板４もしくはステージ１５側から吸着等で絶縁性樹脂６の上部に誘導配置されてもよい。
　次に図５に示すように、圧着ツール８は、フィルム１３を介して半導体チップ１を配線基板４に加熱しながら更に押圧するとともに、半導体チップ１からはみ出た絶縁性樹脂６にフィルム１３を介して枠体１０が押し当てられて加熱加圧される。
　次に、図６に示すように、圧着ツール８は、半導体チップ１のバンプ３を徐々に変形させながら、加圧をつづけ、同時に、枠体１０もまたフィルム１３越しに半導体チップ１からはみ出ている絶縁性樹脂６を加圧し続ける。
　圧着ツール８で荷重を加えることによって、バンプ３のすべてが絶縁性樹脂６を突き破り、配線基板４の端子電極５に接触しながら変形していく。
　次に、図７に示すように、圧着ツール８で半導体チップ１のバンプ３の高さを所望の値にし、絶縁性樹脂６を硬化する。これによって、半導体チップ１の端からはみ出ている絶縁性樹脂６にフィルム１３の凹凸形状１３ａが転写されて、絶縁性樹脂６に凹凸部（ディンプル部）１６ａが形成される。
　このときのバンプ変形荷重は１バンプ当たり５０ｇ程度である。バンプ３のサイズによって荷重をコントロールするが、この場合、バンプ高さは２５μｍｔとした。また、必要に応じて、ステージ１５を加熱したり、冷却して、絶縁性樹脂６にかかる内圧をコントロールし、ボイドの発生を抑えてもよい。
　最後に、図７に示すように、圧着ツール８および支持治具１２ａ，１２ｂを解除してフリップチップ実装体が得られた。この上に、図８～図１１の工程で容器４０を形成する。
　図８では、図７のフリップチップ実装体を基板固定ステージ２７の所望位置に設置し、トランスファーモールド金型２６をフリップチップ実装体の上方から被せる。
　次に、図９に示すように、モールド樹脂３０をトランスファーモールド金型２６のゲート２８部分から圧力シリンダ２９で押しながら加熱注入する。
　次に、図１０に示すように、モールド樹脂３０でフリップチップ実装体の半導体チップ１と凹凸部１６ａを含めてキャビティ２６Ａに完全に充填される。
　次に、図１１に示すように、圧力シリンダ２９を開放し、トランスファーモールド金型２６を解除して取り外す。
　次に、図１２に示すように、モールドされたフリップチップ実装体をダイシングテープ３２で固定し、ダイシング装置にセットし、ブレード４１で所望のサイズにカットする。
　なお、モールドされたフリップチップ実装体はレーザーによるダイシングでもよい。その場合は、実装体は基板吸着固定治具に固定される。
　このようにして図１３に示した、モールドされた半導体装置３３が完成する。
　この実施の形態１のフリップチップ実装方法によると、フィルム１３の凹凸形状１３ａを絶縁性樹脂６に転写して、図１５に示すようにばらつきのない均一な凹凸部１６ａを形成することができる。さらに、モールド成形された容器４０の内面が絶縁性樹脂６の凹凸部１６ａには入り込んで接合されることによって、両者の接触面積が大きく、アンカー（投錨）効果によって容器４０との接着強度を高めることができる。
　また、絶縁性樹脂６はフィルム１３を介して圧着ツール８によって加圧成型硬化されるため、ボイドの発生も抑えることができる。容器４０を接合したことによって、高温多湿の使用環境下において、配線基板４と半導体チップ１との電気接続個所に水分が侵入しにくい信頼性の高いものである。
　また、絶縁性樹脂６の内部への吸湿が少ないためリフロー時に水分が加熱されて膨張することが少なく、容器４０と絶縁性樹脂６の界面が剥離したりすることが極めて少なく、半導体チップ１のバンプ３と端子電極５との間に作用する引っ張りの応力を小さくすることができ、電気接続の信頼性が向上する。
　なお、本実施の形態１での圧着ツール８の設定温度は、フィルム１３を介して半導体チップ１に熱を伝え、さらに、絶縁性樹脂６の硬化温度を１８０℃になるようにするため、２１０℃に設定した。
　また、ここでは温度を一定に制御した圧着ツール８を使用したが、圧着ツール８の温度を温度プロファイルに基づいて昇温制御するセラミック高速昇温タイプのものを使用してもよい。
　　（実施の形態２）
　図１６と図１７は実施の形態２を示す。
　実施の形態１ではフィルム１３の半導体チップ１の側の面に図１４に示す波状パターンの凹凸形状１３ａを形成したものを使用したが、この実施の形態２ではフィルム１３の半導体チップ１の側の面に図１６に示す波状パターンの凹凸形状１３ｂを形成したものを使用した点だけが異なっている。具体的には、一定繰り返しパターンはフィルム１３の製造時にローラーで加熱プレスしながらメッシュ状パターン凹凸を形成している。図１７は絶縁性樹脂６のフィレット部に形成された凹凸部（ディンプル部）１６ｂを示している。その他は実施の形態１と同じである。
　　（実施の形態３）
　図１８は実施の形態３を示す。
　実施の形態１，実施の形態２ではフィルム１３に凹凸形状１３ａまたは１３ｂを形成したものを使用し、これを転写して絶縁性樹脂６のフィレット部に凹凸部（ディンプル部）１６ａまたは１６ｂを形成したが、この実施の形態３では圧着ツール８の枠体１０の表面に凹凸部１０ａを形成し、枠体１０の表面に凹凸部１０ａを絶縁性樹脂６のフィレット部に転写して凹凸部を形成している点だけが異なっている。仕上がり形状は図１３と同じである。この実施の形態３の場合、フィルム１３の半導体チップ１の側の面には凹凸形状１３ａは形成されていない、両面がフラットなフィルムを使用している。
　圧着ツール８に凹凸部１０ａを形成したものを使用するこの実施の形態は、実施の形態１や実施の形態２のようにフィルム１３に凹凸形状を付けて転写する場合に比べて、枠体１０を交換して転写形状を変更することが容易であって、フィルムの加工費コストより安く実現できる。
　　（実施の形態４）
　図１９は実施の形態４で使用する圧着ツール８を示している。
　実施の形態３では、枠体１０の表面に波形パターンの凹凸部を形成していたが、図１９ではメッシュ状パターンの凹凸部１０ｂを形成している点だけが実施の形態３とは異なっている。仕上がり形状は図１３と同じである。絶縁性樹脂６のフィレット部に形成された凹凸部（ディンプル部）１６ｂは図１７と同じである。フィルム１３としては、両面がフラットで半導体チップ１の側の面には凹凸形状１３ａは形成されていないフィルムを使用している。
　　（実施の形態５）
　図２０は実施の形態５で使用する圧着ツール８を示している。
　図２０では枠体１０の表面に、一定繰り返しパターンとして、階段の幅の長さが片側０．５ｍｍ幅、階段の段の高さが０．５ｍｍ厚の間隔で階段状パターンの凹凸部１０ｃが形成されている。その他は実施の形態４と同じである。フィルム１３の半導体チップ１の側の面には凹凸形状１３ａは形成されていない、両面がフラットなフィルムを使用している。
　　（実施の形態６）
　図２１は実施の形態６で使用する圧着ツール８を示している。
　実施の形態６では枠体１０の表面の階段状パターンの方向が周方向になっている点だけが実施の形態５とは異なっている。具体的には、一定繰り返しパターンは、滑り台状であって、上階段の幅の長さが片側０．５ｍｍ幅、階段の段の高さが０．５ｍｍ厚の間隔で階段状パターンの凹凸部１０ｄが形成されている。
　なお、圧着ツール８の凹凸部は、半導体チップ１の周辺からはみ出した絶縁性樹脂６を加圧時に弾性変形するため、加圧方向の凹凸間隔は０．５ｍｍ以上であってもよい。また、滑り台堀凹部は下部に向かって広く浅くなっていてもよい。その他は実施の形態５と同じである。
　　（実施の形態７）
　実施の形態５を示す図２０によって絶縁性樹脂６のフィレット部に形成される凹凸部は、配線基板４と並行に延びる溝が上下方向に一定間隔で積み上げられた形状で、下の溝と上の溝とは繋がっていなかったが、枠体１０の表面に枠体１０の下端開口部から枠体１０の奥に向かって延びる単数または複数の螺旋状の凸部を形成し、これを絶縁性樹脂６のフィレット部に転写して構成することもできる。
　具体的には、螺旋の切り溝の深さ（長さ）が０．５ｍｍであって、螺旋間隔は０．５ｍｍ厚の間隔で螺旋状パターンが形成されている。
　なお、圧着ツール８の凹凸部は、半導体チップ１の周辺からはみ出した絶縁性樹脂６を加圧時に弾性変形するため、加圧方向の螺旋溝間隔は０．５ｍｍ以上であってもよい。その他は実施の形態５と同じである。
　　（実施の形態８）
　図２３～図３４はフリップチップ実装の工程を示し、図３５が完成した半導体装置である。
　半導体チップ１を配線基板４の上にセットする工程は図１（ａ）（ｂ）と同じである。
　次に後工程を説明する。
　後工程では、図１（ｂ）の実装状態の半導体チップ１の上に図２２（ｂ）（ｃ）に示す圧着ツール８を用いて、図２６に示すようにフィルム１３を押し付けて絶縁性樹脂６のフィレットの成形が行われる。
　圧着ツール８は、図２２（ａ）（ｂ）に示すように押圧部９とこの押圧部９の下面にネジ１１によって交換自在に取り付けられた枠体１０とで構成されている。枠体１０の材質は、熱硬化性のエポキシ樹脂、フェノール樹脂や、ポリイミド、シリコーン、またはフッ素樹脂、さらに、ゴム系樹脂でもよく、これら、絶縁性熱硬化性樹脂と絶縁性熱可塑性樹脂を混合したものでも良い。
　図２３（ａ）に示すように圧着ツール８とステージ１５の間に、支持治具１２ａ，１２ｂの間にフィルム１３が架張した状態で設けられており、フィルム１３の下方位置のステージ１５の上に、図１（ｂ）の実装状態の半導体チップ１がセットされている。フィルム１３の大きさは縦横とも半導体チップ１よりも大きい。フィルム１３は、耐熱性（ＮＣＦ硬化温度）を有するフィルムが望ましい。フィルム１３の材質は、例えば、ポリイミド、ポリフェニレンサルファイド、フッ素樹脂、シリコーンゴム、これらの２層構造等の耐熱性熱可塑フィルムが好ましい。ここではフィルム１３の厚みは２０～３０μｍ程度のものを使用した。フィルム１３の両面は、フラットで、特にパターンは形成されていない。
　図２４では、ステージ１５に向かって支持治具１２ａ，１２ｂを降下させて当接させ、支持治具１２ａ，１２ｂによるフィルム１３の保持を緩めて、フィルム１３が半導体チップ１のほぼ上部に配置され、かつ、半導体チップ１の周囲にはみ出て貼り付けられている絶縁性樹脂６のほぼ上部に配置される。
　図２５では、ステージ１５に向かって圧着ツール８をさらに降下させて前記枠体１０を半導体チップ１の上に被せ、半導体チップ１の上面と絶縁性樹脂６のフィレットの部分を、フィルム１３を介して加熱しながら押圧する。
　なお、フィルム１３は配線基板４もしくはステージ１５側から吸着等で絶縁性樹脂６の上部に誘導配置されてもよい。
　次に図２６に示すように、フィルム１３を介して圧着ツール８によって半導体チップ１を配線基板４に加熱しながら更に押圧するとともに、半導体チップ１からはみ出た絶縁性樹脂６にフィルム１３を介して枠体１０が押し当てられて加熱加圧する。
　次に図２７に示すように、圧着ツール８によって加圧をつづけ、半導体チップ１のバンプ３を除々に変形させながら、同時に、枠体１０もまたフィルム１３越しに半導体チップ１からはみ出ている絶縁性樹脂６を加圧し続ける。圧着ツール８で荷重を加えることによって、バンプ３のすべてが絶縁性樹脂６を突き破り、配線基板４の端子電極５に接触しながら変形していく。
　圧着ツール８で半導体チップ１のバンプ３の高さを所望の値にし、絶縁性樹脂６を硬化する。これによって、次に図２８に示すように、半導体チップ１の端からはみ出ている絶縁性樹脂６にフィルム１３のフラットな表面形状が転写される。
　このときのバンプ変形荷重は１バンプ当たり５０ｇ程度である。バンプ３のサイズによって荷重をコントロールするが、この場合、バンプ高さは２５μｍｔとした。また、必要に応じて、ステージ１５を加熱したり、冷却して、絶縁性樹脂６にかかる内圧をコントロールし、ボイドの発生を抑えてもよい。
　圧着ツール８および支持治具１２ａ，１２ｂを解除してフリップチップ実装体が得られる。
　次に、図２８の状態のフリップチップ実装体における絶縁性樹脂６のフィレット部分６ａに、図２９（ａ）（ｂ）のようにして凹凸層１６を形成し硬化する。
　具体的には、半導体チップからはみ出したアンダーフィル樹脂のフィレット部分６ａの少なくとも一部に、図２９（ａ）（ｂ）に示すように第２の樹脂１６２をディスペンス１６１によってメッシュ状に塗布していく。第２の樹脂１６２はチクソ性の高い樹脂にすると液垂れせず、凹凸形状が崩れないため、モールド樹脂との密着力低下を防ぐことができる。第２の樹脂１６２は、７００Ｐａ・ｓのエポキシ樹脂を使用した。第２の樹脂１６２として導電性樹脂を使用することもできる。
　ここでは、半導体チップからはみ出したフィレット部分６ａにメッシュ状に塗布したが、波状でも、螺旋状でも、アンダーフィル樹脂とモールド樹脂との接着面積が大きくなり、接着強度が増加するのであれば、パターンの形状は問わない。
　フィレット部分６ａに凹凸層１６が形成されたフリップチップ実装体に対して、さらに、図３０～図３４の工程で容器４０を形成する。
　図３０では、図２９のフリップチップ実装体を基板固定ステージ２７の所望位置に設置し、トランスファーモールド金型２６をフリップチップ実装体の上方から被せる。
　次に図３１に示すように、モールド樹脂３０をトランスファーモールド金型２６のゲート２８の部分から圧力シリンダ２９で押しながら加熱注入する。
　次に図３２に示すように、モールド樹脂３０でフリップチップ実装体の半導体チップ１と凹凸層１６を含めてキャビティ２６Ａに完全に充填される。
　次に図３３に示すように、圧力シリンダ２９を開放し、トランスファーモールド金型２６を解除して取り外す。
　次に図３４に示すように、モールドされたフリップチップ実装体をダイシングテープ３２で固定し、ダイシング装置にセットし、ブレード４１で所望のサイズにカットして図３５に示した、モールドされた半導体装置３３が完成する。
　なお、モールドされたフリップチップ実装体はレーザーによるダイシングでもよい。その場合は、実装体は基板吸着固定治具に固定される。
　この実施の形態のフリップチップ実装方法によると、ばらつきのない均一な凹凸層１６を介して、アンダーフィルとモールド樹脂が入り込んで接合され、両者の接触面積が大きく、アンカー（投錨）効果によって容器４０との接着強度を高めることができる。
　また、絶縁性樹脂６はフィルム１３を介して圧着ツール８によって加圧成型硬化されるため、ボイドの発生も抑えることができる。容器４０を接合したことによって、高温多湿の使用環境下において、配線基板４と半導体チップ１との電気接続個所に水分が侵入しにくい信頼性の高いものである。
　また、絶縁性樹脂６の内部への吸湿が少ないためリフロー時に水分が加熱されて膨張することが少なく、容器４０と絶縁性樹脂６の界面が剥離したりすることが極めて少なく、半導体チップ１のバンプ３と端子電極５との間に作用する引っ張りの応力を小さくすることができ、電気接続の信頼性が向上する。
　なお、この実施の形態での圧着ツール８の設定温度は、フィルム１３を介して半導体チップ１に熱を伝え、絶縁性樹脂６の硬化温度を１８０℃になるようにするため、２１０℃に設定した。
　また、上記の例ではフィレット部に図２９（ｂ）に示すように第２の樹脂１６２をメッシュ状に形成したが、これは図３６に示すように第２の樹脂１６２を縦方向に向かって所定間隔で滑り台状に第２の樹脂１６２を塗布して凹凸層１６を形成しても同様である。の塗布の幅は均一であっても、上部に対して下部の幅が小さくなっていても良い。
　また、上記の例ではフィレット部に第２の樹脂１６２をメッシュ状または縦方向に向かって所定間隔の滑り台状に形成したが、図３７に示すように第２の樹脂１６２を横方向に向かって環状に所定間隔に第２の樹脂１６２を塗布して凹凸層１６を形成しても同様である。
　また、上記の例ではフィレット部に第２の樹脂１６２をメッシュ状または縦方向に向かって所定間隔の滑り台状に形成したが、図３８に示すように第２の樹脂１６２を横斜め方向に向かって所定間隔で螺旋状に塗布して凹凸層１６を形成しても同様である。
　　（実施の形態９）
　図３９～図４４は本発明の実施の形態９を示す。
　実施の形態８では、ディスペンス塗布によって絶縁性樹脂６のフィレット部６ａに凹凸層１６を形成し、この上に容器４０を形成して容器４０と半導体チップ１との接着を機械的に信頼性を高めたが、ディスペンス塗布以外に、この実施の形態９に示すように金属フィルムシート（または樹脂フィルムシート）１４ａを一定繰り返しパターンの凹凸形状のネット状に加工したものを図３９に示すように半導体チップ１の上に予め覆い被せておいてから、この上に図４０～図４２に示すように実施の形態８と同様にして容器４０を形成することによって、アンダーフィル部のみに凹凸層１６を形成するのではなく、半導体チップ１の天面と側面にも凹凸層１６を形成することもできる。図４２はこの場合の完成した半導体装置を示す。
　また、アンダーフィル部のみに凹凸層１６を形成する場合であれば、図４３に示すように半導体チップ１の部分をくり抜いた金属フィルムシート（または樹脂フィルムシート）１４ｂを半導体チップ１の上に予め覆い被せておいてから、この上に容器４０を形成することによって実現できる。図４４はこの場合の完成した半導体装置を示す。
　以上のように本発明のフリップチップ実装方法によれば、短リードタイムで生産性の高い、高信頼性の半導体装置を製造することができる。
　上記の各実施の形態では、アンダーフィル樹脂として絶縁性樹脂６を使用したが、この絶縁性樹脂６に替えて異方性導電膜（ＡＣＦ）を用いてもよく、さらに異方性導電膜に含まれる導電粒子（図示せず）として、ニッケル粉に金メッキを施したものを用いることにより、端子電極５とバンプ３との間での接続抵抗値を低下せしめることができて良好な接続信頼性が得られる。さらに、導電粒子は樹脂ボールにニッケルや金メッキを施した粒子を使ってもよい。さらに、導電粒子は、半田等の微粒子を使用することによって、端子電極５とバンプ３との間での接触状態の接続から、合金状態の接続を得ることもでき、さらに接続信頼性を向上させることができる。
　また、上記の各実施の形態において、第２の樹脂１６２として導電性樹脂を使用した場合、半導体チップ１の上に覆い被せる金属フィルムシートや樹脂フィルムシート１４ａ，１４ｂに導電性のものを使用した場合には、第２の樹脂１６２を配線基板４のグランドなどの基準電位に接続された端子電極５に接続することによって、シールド効果により他の信号配線の電気的信号および電位を安定化させることができる。
　第２の樹脂１６２の具体例としては、ダムフィルエポキシ樹脂、導電性接着剤を例に挙げることができる。また、半導体チップ１の上に覆い被せる金属フィルムシートや樹脂フィルムシートとしては、メッシュ状粘着型樹脂フィルムシート、メッシュ状粘着型金属フィルムシート、メッシュ型金属箔貼りプリプレグ基板、メッシュ状織布ガラエポクロス、ひも状ガラエポクロス、メッシュ状織布有機（アラミド）耐熱クロス、ひも状織布有機（アラミド）耐熱クロス、メッシュ状金属薄膜、マスクパターンエッチング状金属薄膜などを挙げることができる。ひも状でなくてもパンチング形状あっても同様である。
　上記の各実施の形態では、絶縁性樹脂６を使用したが、この絶縁性樹脂６に替えて異方性導電膜（ＡＣＦ）を用いてもよく、さらに異方性導電膜に含まれる導電粒子（図示せず）として、ニッケル粉に金メッキを施したものを用いることにより、端子電極５とバンプ３との間での接続抵抗値を低下せしめることができて良好な接続信頼性が得られる。さらに、導電粒子は樹脂ボールにニッケルや金メッキを施した粒子を使ってもよい。さらに、導電粒子は、半田等の微粒子を使用することによって、端子電極５とバンプ３との間での接触状態の接続から、合金状態の接続を得ることもでき、さらに接続信頼性を向上させることができる。
　上記の各実施の形態では、アンダーフィル樹脂としてシート状の絶縁性樹脂６などを使用したが、液状封止樹脂を配線基板４に滴下し、この上に半導体チップ１を配置して、その後に硬化させてアンダーフィル樹脂としてもよい。
　以上述べたように本発明のフリップチップ実装方法によれば、短リードタイムで生産性の高い、高信頼性の半導体装置を製造することができる。
　本発明は、配線基板に半導体チップがフリップチップ実装された小型薄型の半導体装置等の高性能化に寄与できる。

Claims (16)

  1. 　アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するに際し、
    　前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップを圧着ツールで加圧加熱するときに、前記半導体チップの周囲にはみ出したアンダーフィル樹脂表面に一定繰り返しパターンの凹凸部を形成し、
    　前記半導体チップを覆う前記容器の内面とアンダーフィル樹脂表面の前記凹凸部とを接合する
    フリップチップ実装方法。
  2. 　前記半導体チップと前記半導体チップの周囲に、フィルムを介して前記圧着ツールを押し付けて、前記半導体チップの周囲にはみ出したアンダーフィル樹脂表面に前記フィルムの表面に形成されている一定繰り返しパターンの凹凸形状を転写して前記凹凸部を形成する
    請求項１記載のフリップチップ実装方法。
  3. 　前記半導体チップと前記半導体チップの周囲に、フィルムを介して前記圧着ツールを押し付けて、前記半導体チップの周囲にはみ出したアンダーフィル樹脂表面に前記圧着ツールの表面に形成されている一定繰り返しパターンの凹凸形状を転写して前記凹凸部を形成する
    請求項１記載のフリップチップ実装方法。
  4. 　配線基板と半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップを圧着ツールで加圧加熱するときに、前記半導体チップの周囲にはみ出したアンダーフィル樹脂表面に一定繰り返しパターンの凹凸部を形成し、
    　前記配線基板と前記配線基板の上にフリップチップ実装された前記半導体チップの上に成形型をセットしてキャビティを形成し、
    　前記キャビティに樹脂を充填し硬化させて前記容器を成形する
    フリップチップ実装方法。
  5. 　アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するフリップチップ実装装置であって、
    　前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップの上方位置に支持され前記半導体チップの側の面に一定繰り返しパターンの凹凸形状が形成されたフィルムと、
    　前記半導体チップと周囲にはみ出した前記アンダーフィル樹脂を前記フィルムを介して前記配線基板の側に加熱しながら押圧する圧着ツールと、
    　前記配線基板と前記配線基板にフリップチップ実装された半導体チップの上に被せてキャビティを形成する成形型とを設けた
    フリップチップ実装装置。
  6. 　アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するフリップチップ実装装置であって、
    　前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップの上方位置に支持されたフィルムと、
    　前記半導体チップと周囲にはみ出した前記アンダーフィル樹脂を前記フィルムを介して前記配線基板の側に加熱しながら押圧するとともに前記半導体チップの側の面に一定繰り返しパターンの凹凸形状が形成された圧着ツールと、
    　前記配線基板と前記配線基板にフリップチップ実装された半導体チップの上に被せてキャビティを形成する成形型と
    を設けた
    フリップチップ実装装置。
  7. 　アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するに際し、
    　前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップを圧着ツールで加圧加熱して前記半導体チップの周囲にはみ出したアンダーフィル樹脂の表面に、凹凸形成用の第２の樹脂を塗布して一定繰り返しパターンの凹凸層を形成し、
    　前記半導体チップを覆う前記容器の内面とアンダーフィル樹脂表面の前記凹凸層とを接合する
    フリップチップ実装方法。
  8. 　前記第２の樹脂を、前記アンダーフィル樹脂の表面にメッシュ状、ひも状、パンチング形状の何れかに塗布する
    請求項７記載のフリップチップ実装方法。
  9. 　前記第２の樹脂として導電性樹脂を使用する
    請求項７記載のフリップチップ実装方法。
  10. 　アンダーフィル樹脂を半導体チップと配線基板の間に介在させて前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記配線基板の上に前記半導体チップを覆う容器を接合するに際し、
    　前記配線基板と前記半導体チップの間にアンダーフィル樹脂を挟んで位置決め配設された前記半導体チップを圧着ツールで加圧加熱して前記半導体チップの周囲にはみ出した前記アンダーフィル樹脂の表面に、表面に一定繰り返しパターンの凹凸を形成したフィルムシートを覆い被せて凹凸層を形成し、
    　前記半導体チップを覆う前記容器の内面とアンダーフィル樹脂表面の前記凹凸層とを接合する
    フリップチップ実装方法。
  11. 　アンダーフィル樹脂によって配線基板の上にフリップチップ実装され、かつ前記アンダーフィル樹脂の表面に一定繰り返しパターンの凹凸形状が形成されている半導体チップと、
    　前記半導体チップの前記凹凸形状が形成されている部分と接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器と
    を有する半導体装置。
  12. 　アンダーフィル樹脂によって配線基板の上にフリップチップ実装され、かつ前記アンダーフィル樹脂の表面に一定繰り返しパターンの凹凸形状が転写形成されている半導体チップと、
    　前記半導体チップの前記凹凸形状が形成されている部分と接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器と
    を有する半導体装置。
  13. 　アンダーフィル樹脂によって配線基板の上にフリップチップ実装され、かつ前記アンダーフィル樹脂の表面に一定繰り返しパターンの凹凸形状が樹脂によって塗布形成されている半導体チップと、
    　前記半導体チップの前記凹凸形状が形成されている部分と接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器と
    を有する半導体装置。
  14. 　アンダーフィル樹脂によって配線基板の上にフリップチップ実装された半導体チップと、
    　ネット状にされ前記半導体チップと前記アンダーフィル樹脂の表面を覆うフィルムシートと、
    　前記フィルムシートと接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器と
    を有する半導体装置。
  15. 　アンダーフィル樹脂によって配線基板の上にフリップチップ実装された半導体チップと、
    　中央に前記半導体チップの上部が露出する開口が形成され前記開口の周囲がネット状にされ前記アンダーフィル樹脂の表面を覆うフィルムシートと、
    　前記フィルムシートと接し前記半導体チップを覆うように前記配線基板の上に樹脂成形された容器と
    を有する半導体装置。
  16. 前記フィルムシートが導電性を有し、前記フィルムシートが配線基板の基準電位に電気接続されている
    請求項１５記載の半導体装置。
PCT/JP2009/005890 2008-12-16 2009-11-06 半導体装置とフリップチップ実装方法およびフリップチップ実装装置 WO2010070806A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2009801208771A CN102047404B (zh) 2008-12-16 2009-11-06 半导体装置和倒装芯片安装方法及倒装芯片安装装置
US13/056,462 US8895359B2 (en) 2008-12-16 2009-11-06 Semiconductor device, flip-chip mounting method and flip-chip mounting apparatus

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008-319040 2008-12-16
JP2008319040A JP5451053B2 (ja) 2008-12-16 2008-12-16 フリップチップ実装方法とフリップチップ実装装置
JP2008-331662 2008-12-26
JP2008331662A JP2010153670A (ja) 2008-12-26 2008-12-26 フリップチップ実装方法と半導体装置

Publications (1)

Publication Number Publication Date
WO2010070806A1 true WO2010070806A1 (ja) 2010-06-24

Family

ID=42268490

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/005890 WO2010070806A1 (ja) 2008-12-16 2009-11-06 半導体装置とフリップチップ実装方法およびフリップチップ実装装置

Country Status (3)

Country Link
US (1) US8895359B2 (ja)
CN (1) CN102047404B (ja)
WO (1) WO2010070806A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140248477A1 (en) * 2010-10-07 2014-09-04 Dexerials Corporation Buffer film for multi-chip packaging

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8531014B2 (en) * 2010-09-27 2013-09-10 Infineon Technologies Ag Method and system for minimizing carrier stress of a semiconductor device
EP2761651B1 (en) 2011-09-30 2019-05-29 Intel Corporation Method for handling a very thin device wafer with a solder bump using a support substrate with a planar wetting surface and a layer of thermosetting material
WO2015087546A1 (ja) * 2013-12-13 2015-06-18 三菱重工オートモーティブサーマルシステムズ株式会社 電子部品の固定構造
WO2015198911A1 (ja) * 2014-06-26 2015-12-30 ソニー株式会社 半導体装置および半導体装置の製造方法
CN107403784B (zh) * 2016-05-19 2020-04-24 胡川 线路板制作方法及结构
JP2019096577A (ja) * 2017-11-28 2019-06-20 株式会社ジャパンディスプレイ 表示装置
CN108417540B (zh) * 2018-03-26 2020-10-16 合肥源康信息科技有限公司 一种指纹识别芯片装置
KR20200064250A (ko) * 2018-11-28 2020-06-08 삼성디스플레이 주식회사 본딩 장치 및 본딩 방법
KR20210100794A (ko) * 2020-02-06 2021-08-18 삼성디스플레이 주식회사 표시 모듈 가공 장치 및 표시 모듈 가공 방법
KR20210157200A (ko) * 2020-06-19 2021-12-28 삼성전자주식회사 칩 본딩 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277566A (ja) * 1999-03-26 2000-10-06 Toshiba Corp 電子部品ユニットおよび電子部品ユニット製造方法
JP2002016104A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 半導体装置の実装方法および半導体装置実装体の製造方法
JP2002170900A (ja) * 2000-12-04 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005101170A (ja) * 2003-09-24 2005-04-14 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278429A (en) * 1989-12-19 1994-01-11 Fujitsu Limited Semiconductor device having improved adhesive structure and method of producing same
KR940006083B1 (ko) * 1991-09-11 1994-07-06 금성일렉트론 주식회사 Loc 패키지 및 그 제조방법
EP0840369A4 (en) * 1995-06-30 2001-12-19 Toshiba Kk ELECTRONIC COMPONENT AND ITS MANUFACTURING METHOD
US6204454B1 (en) * 1997-12-27 2001-03-20 Tdk Corporation Wiring board and process for the production thereof
JP3026204B1 (ja) 1998-09-25 2000-03-27 セイコーインスツルメンツ株式会社 ベアチップ実装方法
JP3928682B2 (ja) * 1999-06-22 2007-06-13 オムロン株式会社 配線基板同士の接合体、配線基板同士の接合方法、データキャリアの製造方法、及び電子部品モジュールの実装装置
JP3994262B2 (ja) * 1999-10-04 2007-10-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3865037B2 (ja) * 2000-04-07 2007-01-10 セイコーエプソン株式会社 光モジュールの製造方法
JP2002313841A (ja) * 2000-04-14 2002-10-25 Namics Corp フリップチップ実装方法
JP4609617B2 (ja) 2000-08-01 2011-01-12 日本電気株式会社 半導体装置の実装方法及び実装構造体
WO2002058108A2 (en) 2000-11-14 2002-07-25 Henkel Loctite Corporation Wafer applied fluxing and underfill material, and layered electronic assemblies manufactured therewith
US6400014B1 (en) * 2001-01-13 2002-06-04 Siliconware Precision Industries Co., Ltd. Semiconductor package with a heat sink
JP4166997B2 (ja) * 2002-03-29 2008-10-15 富士通メディアデバイス株式会社 弾性表面波素子の実装方法及び樹脂封止された弾性表面波素子を有する弾性表面波装置
JP2004179552A (ja) 2002-11-28 2004-06-24 Nec Corp 半導体装置の実装構造、実装方法およびリワーク方法
US20040212080A1 (en) * 2003-04-22 2004-10-28 Kai-Chi Chen [chip package structure and process for fabricating the same]
JP4058637B2 (ja) * 2003-10-27 2008-03-12 セイコーエプソン株式会社 半導体チップ、半導体装置、回路基板及び電子機器
US20050093181A1 (en) * 2003-11-04 2005-05-05 Brandenburg Scott D. Heat sinkable package
JP2005167092A (ja) * 2003-12-04 2005-06-23 Nitto Denko Corp 光半導体装置の製造方法
JP2005203497A (ja) * 2004-01-14 2005-07-28 Toshiba Corp 半導体装置およびその製造方法
TWI240399B (en) 2004-04-06 2005-09-21 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
JP4525148B2 (ja) 2004-04-13 2010-08-18 ソニー株式会社 半導体装置およびその製造方法
JP4688431B2 (ja) * 2004-04-21 2011-05-25 日東電工株式会社 フラットパネルディスプレイ用マザーガラス保護フィルムおよびその用途
JP4737370B2 (ja) 2004-10-29 2011-07-27 セイコーエプソン株式会社 半導体装置の製造方法
JP2006294650A (ja) * 2005-04-05 2006-10-26 Oki Electric Ind Co Ltd 電子部品の実装方法
JP4534062B2 (ja) * 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
US20070141751A1 (en) * 2005-12-16 2007-06-21 Mistry Addi B Stackable molded packages and methods of making the same
JP2007180062A (ja) 2005-12-26 2007-07-12 Toshiba Corp プリント回路基板の製造方法、ディスペンサ装置
JP4305502B2 (ja) 2006-11-28 2009-07-29 カシオ計算機株式会社 半導体装置の製造方法
TWI379363B (en) * 2007-04-24 2012-12-11 United Test & Assembly Ct Lt Bump on via-packaging and methodologies
JP2009141269A (ja) * 2007-12-10 2009-06-25 Sony Chemical & Information Device Corp 電気部品の実装方法及び実装装置
CN101960578B (zh) * 2008-04-18 2013-01-02 松下电器产业株式会社 倒装芯片安装方法和倒装芯片安装装置及其所使用的工具保护膜
JP5799541B2 (ja) * 2011-03-25 2015-10-28 株式会社ソシオネクスト 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277566A (ja) * 1999-03-26 2000-10-06 Toshiba Corp 電子部品ユニットおよび電子部品ユニット製造方法
JP2002016104A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 半導体装置の実装方法および半導体装置実装体の製造方法
JP2002170900A (ja) * 2000-12-04 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005101170A (ja) * 2003-09-24 2005-04-14 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140248477A1 (en) * 2010-10-07 2014-09-04 Dexerials Corporation Buffer film for multi-chip packaging

Also Published As

Publication number Publication date
CN102047404B (zh) 2013-07-10
CN102047404A (zh) 2011-05-04
US8895359B2 (en) 2014-11-25
US20110175237A1 (en) 2011-07-21

Similar Documents

Publication Publication Date Title
WO2010070806A1 (ja) 半導体装置とフリップチップ実装方法およびフリップチップ実装装置
JP5208205B2 (ja) フリップチップ実装方法とフリップチップ実装装置およびそれに使用されるツール保護シート
US6981317B1 (en) Method and device for mounting electronic component on circuit board
US8138018B2 (en) Manufacturing method of semiconductor device having underfill resin formed without void between semiconductor chip and wiring board
JP3326382B2 (ja) 半導体装置の製造方法
JP2008192984A (ja) 半導体装置及びその製造方法
JP2000277649A (ja) 半導体装置及びその製造方法
JP4479582B2 (ja) 電子部品実装体の製造方法
JP2010153670A (ja) フリップチップ実装方法と半導体装置
JP5451053B2 (ja) フリップチップ実装方法とフリップチップ実装装置
JP2008210842A (ja) バンプ付電子部品の実装方法
JP3539528B2 (ja) 半導体装置およびその製造方法
JP5414336B2 (ja) 電子部品
JP4030220B2 (ja) 半導体チップの実装構造
JP3923248B2 (ja) 回路基板への電子部品の実装方法及び回路基板
JP2002016104A (ja) 半導体装置の実装方法および半導体装置実装体の製造方法
JP4342577B2 (ja) 半導体チップの実装構造
JP3914332B2 (ja) 半導体装置の製造方法
JP5845855B2 (ja) 半導体装置及び半導体装置の製造方法
JP5257218B2 (ja) 半導体装置およびその製造方法
JPH1140697A (ja) 半導体装置用テープキャリア
JP2003031617A (ja) 半導体装置の実装構造とその製造方法
JP2001160565A (ja) 半導体装置の製造方法
JP2009266975A (ja) 半導体装置およびその製造方法
JP2012186511A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980120877.1

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09833116

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13056462

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09833116

Country of ref document: EP

Kind code of ref document: A1