JP4058637B2 - 半導体チップ、半導体装置、回路基板及び電子機器 - Google Patents

半導体チップ、半導体装置、回路基板及び電子機器 Download PDF

Info

Publication number
JP4058637B2
JP4058637B2 JP2003366078A JP2003366078A JP4058637B2 JP 4058637 B2 JP4058637 B2 JP 4058637B2 JP 2003366078 A JP2003366078 A JP 2003366078A JP 2003366078 A JP2003366078 A JP 2003366078A JP 4058637 B2 JP4058637 B2 JP 4058637B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
semiconductor substrate
substrate
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003366078A
Other languages
English (en)
Other versions
JP2005129844A (ja
Inventor
義春 尾形
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003366078A priority Critical patent/JP4058637B2/ja
Priority to US10/969,846 priority patent/US7154188B2/en
Priority to KR1020040086103A priority patent/KR100577324B1/ko
Priority to CNB2004100859929A priority patent/CN1316620C/zh
Publication of JP2005129844A publication Critical patent/JP2005129844A/ja
Application granted granted Critical
Publication of JP4058637B2 publication Critical patent/JP4058637B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/121—Arrangements for protection of devices protecting against mechanical damage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/127—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed characterised by arrangements for sealing or adhesion
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07236—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体チップ、半導体装置、回路基板及び電子機器に関する。
集積回路が形成されるウエハは、半導体から形成されているため、割れやすいという性質を有する。したがって、ウエハからダイシングされて得られる半導体チップも、本来的に割れやすくなっているので、その表面に凹凸を形成すると一層割れやすくなってしまう。そこで、半導体チップの表面に凹凸を形成するときには、割れやすくならないようにすることが望まれている。
特許第３２９９８８９号公報
本発明の目的は、半導体チップが割れやすくならないように、その表面に凹凸を形成することにある。
（１）本発明に係る半導体チップは、相互に反対を向く平行な第１及び第２の面と、前記第１及び第２の面の周縁を接続する複数の側面と、を含む半導体基板と、
前記半導体基板の前記第１の面に作り込まれた集積回路と、
前記半導体基板の前記第１の面に形成された電極と、
を有し、
前記複数の側面の少なくとも１つは、前記第１及び第２の面に対して傾斜面であり、
前記傾斜面に溝が形成され、
前記溝は、前記第１及び第２の面と平行な平面に対して交差する方向に延びるとともに、前記第１及び第２の面に直交する平面に対して交差する方向に延びてなる。本発明によれば、溝を形成することで、半導体基板の側面に凹凸を形成することができる。凹凸の形成によって、放熱性の向上や接着剤との密着性の向上が得られる。また、溝は、半導体基板の割れやすい方向とは交差して延びるので、半導体チップが割れやすくならない。
（２）この半導体チップにおいて、
前記第１の面と前記傾斜面とのなす角は、前記半導体基板の内部側において鋭角をなしてもよい。
（３）この半導体チップにおいて、
前記第１の面と前記傾斜面とのなす角は、前記半導体基板の内部側において鈍角をなしてもよい。
（４）この半導体チップにおいて、
隣接する一対の前記側面が、第１及び第２の前記傾斜面であってもよい。
（５）この半導体チップにおいて、
前記第１の面と前記第１の傾斜面とのなす角は、前記半導体基板の内部側において鋭角をなし、
前記第１の面と前記第２の傾斜面とのなす角は、前記半導体基板の内部側において鈍角をなしてもよい。
（６）この半導体チップにおいて、
前記第２の面は、矩形をなし、
前記第２の面に、前記矩形の全ての辺に交差する方向に延びる溝が形成されていてもよい。
（７）本発明に係る半導体装置は、上記半導体チップと、
配線パターンが形成されてなる基板と、
を有し、
前記半導体チップの前記電極と、前記配線パターンとが電気的に接続されてなる。
（８）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（９）本発明に係る電子機器は、上記半導体装置を有する。
以下、本発明の実施の形態を、図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置を説明する図である。半導体装置は、半導体チップ１０を有する。図２は、本発明の第１の実施の形態に係る半導体チップの概略を示す斜視図であり、図３は、本発明の第１の実施の形態に係る半導体チップの概略を示す平面図である。
半導体チップ１０は、半導体基板１２を有する。半導体基板１２は、シリコン等の半導体の結晶から構成されてなる。半導体基板１２は、相互に反対を向く平行な第１及び第２の面１４，１６を含む。第１及び第２の面１４，１６の少なくとも一方（一方のみ又は両方）は、矩形であってもよい。第１の面１４が第２の面１６よりも大きい。第２の面１６の全体が第１の面１４とオーバーラップするように位置している。
第１の面１４には、集積回路１８が作り込まれている。第１の面１４には、複数の電極２０が形成されている。電極２０は、半導体基板１２の内部に電気的に接続されている。全ての電極２０又は全てではないが複数の電極２０が、集積回路１８に電気的に接続されている。
半導体基板１２は、第１及び第２の面１４，１６の周縁を接続する複数の側面２１〜２４を含む。複数の側面２１〜２４の少なくとも１つ（本実施の形態では全部）は、第１及び第２の面１４，１６に対して傾斜面である。少なくとも１つ（本実施の形態では全て）の側面（傾斜面）２１〜２４と第１の面１４とのなす角αは、半導体基板１２の内部側において鋭角をなしている。逆に、少なくとも１つ（本実施の形態では全て）の側面（傾斜面）２１〜２４と第２の面１６とのなす角βは、半導体基板１２の内部側において鋭角をなしている。隣接する一対の側面２１と２２（あるいは２２と２３、２３と２４、２４と２１）が、いずれも傾斜しており、隣接する一対の側面を第１及び第２の傾斜面と定義してもよい。
本実施の形態では、側面２１〜２４の少なくとも１つ（本実施の形態では全部）に、溝２６が形成されている。１つの側面２１，２２，２３又は２４に、複数の溝２６を形成してもよい。その場合、複数の溝２６を平行に形成してもよい。溝２６は、第１及び第２の面１４，１６と平行な平面Ｐ１（図２参照）に対して交差する方向に延びる。溝２６は、第１及び第２の面１４，１６に直交する少なくとも１つ（本実施の形態では全て）の平面Ｐ２，Ｐ３等（図２参照）に対して交差する方向に延びる。
本実施の形態によれば、溝２６を形成することで、半導体基板１２の側面２１〜２４の少なくとも１つ（本実施の形態では全て）に凹凸を形成することができる。凹凸の形成によって、半導体基板１２の放熱性の向上や接着剤との密着性の向上が得られる。また、溝２６は、半導体基板１２の割れやすい方向とは交差して延びるので、半導体チップが割れやすくならない。
本実施の形態では、第２の面１６にも、溝２８が形成されている。複数の溝２８が第２の面１６に形成されていてもよく、その場合、複数の溝２８は平行に配列されていてもよい。第２の面１６が矩形をなす場合、溝２８は、矩形の全ての辺に交差する方向に延びていてもよい。溝２８を形成することで、半導体基板１２の第２の面１６にも凹凸を形成することができる。凹凸の形成によって、半導体基板１２の放熱性の向上や接着剤又は封止材との密着性の向上が得られる。また、溝２８は、半導体基板１２の割れやすい方向とは交差して延びるので、半導体チップが割れやすくならない。
図１に示すように、半導体装置は、基板３０を有する。基板３０には、配線パターン３２が形成されている。基板３０に半導体チップ１０が搭載されている。半導体チップ１０の第１の面１４が基板３０に向けられている。半導体チップ１０と基板３０とは、接着剤３６によって接着されている。接着剤３６の少なくとも一部は、半導体チップ１０と基板３０の間に設けられて両者を接着している。接着剤３６の一部は、半導体チップ１０の側面２１〜２４に接着していてもよい。側面２１〜２４は、溝２６による凹凸が形成されているので、接着剤３６との接着性が高い。電極２０（又はその上に設けられたバンプ３４）と配線パターン３２が対向していてもよい。電極２０と配線パターン３２とは電気的に接続されている。電気的接続は、電極２０（又はその上に設けられたバンプ３４）と配線パターン３２との金属接合によって行ってもよい。接着剤３６が導電粒子を含む異方性導電材料（異方性導電膜又は異方性導電ペースト）であれば、電極２０（又はその上に設けられたバンプ３４）と配線パターン３２との間に導電粒子を介在させて電気的接続を図ってもよい。
半導体装置は、外部端子（例えばハンダボール）３８を有していてもよい。外部端子３８は、基板３０の半導体チップ１０とは反対側に設けられる。外部端子３８は、基板３０の配線パターン３２が形成された面とは反対の面に形成されたランド３９上に設けてもよい。ランド３９は、基板３０に形成されたスルーホール（図示せず）などを介して配線パターン３２と電気的に接続されている。本実施の形態に係る半導体装置の製造方法は、上述した構成から導くことができる内容を含む。
本実施の形態に係る半導体チップ１０の製造方法は、上述した溝２６が形成された半導体基板１２を得ることを含む。例えば、半導体ウエハから、平坦な側面２１〜２４を有するように半導体基板１２を切断し、その後、溝２６を形成してもよい。溝２６の形成には、スクライビングや研磨を適用してもよい。あるいは、半導体ウエハから半導体基板１２を切断するときに、その切断面となる側面２１〜２４に溝２６を形成してもよい。また、溝２８は、半導体ウエハ又はこれを切断して得られた半導体基板１２の第２の面１６に、スクライビングや研磨などを適用して形成してもよい。
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る半導体装置を説明する図である。半導体装置は、半導体チップ４０を有する。図５は、本発明の第２の実施の形態に係る半導体チップの概略を示す上面図であり、図６は、本発明の第２の実施の形態に係る半導体チップの概略を示す底面図である。
半導体チップ４０は、半導体基板４２を有する。半導体基板４２は、シリコン等の半導体の結晶から構成されてなる。半導体基板４２は、相互に反対を向く平行な第１及び第２の面４４，４６を含む。第１及び第２の面４４，４６の少なくとも一方（一方のみ又は両方）は、矩形であってもよい。第１の面４４が第２の面４６よりも小さい。第１の面４４の全体が第２の面４６とオーバーラップするように位置している。
第１の面４４には、集積回路４８が作り込まれている。第１の面４４には、複数の電極５０が形成されている。電極５０は、半導体基板４２の内部に電気的に接続されている。全ての電極５０又は全てではないが複数の電極５０が、集積回路４８に電気的に接続されている。
半導体基板４２は、第１及び第２の面４４，４６の周縁を接続する複数の側面５１〜５４を含む。複数の側面５１〜５４の少なくとも１つ（本実施の形態では全部）は、第１及び第２の面４４，４６に対して傾斜面である。少なくとも１つ（本実施の形態では全て）の側面（傾斜面）５１〜５４と第１の面４４とのなす角α２は、半導体基板４２の内部側において鈍角をなしている。逆に、少なくとも１つ（本実施の形態では全て）の側面（傾斜面）５１〜５４と第２の面４６とのなす角β２は、半導体基板４２の内部側において鋭角をなしている。隣接する一対の側面５１と５２（あるいは５２と５３、５３と５４、５４と５１）が、いずれも傾斜しており、隣接する一対の側面を第１及び第２の傾斜面と定義してもよい。
本実施の形態では、側面５１〜５４の少なくとも１つ（本実施の形態では全部）に、溝５６が形成されている。１つの側面５１，５２，５３又は５４に、複数の溝５６を形成してもよい。その場合、複数の溝５６を平行に形成してもよい。溝５６は、第１及び第２の面４４，４６と平行な平面に対して交差する方向に延びる。溝５６は、第１及び第２の面４４，４６に直交する少なくとも１つ（本実施の形態では全て）の平面に対して交差する方向に延びる。
本実施の形態によれば、溝５６を形成することで、半導体基板４２の側面５１〜５４の少なくとも１つ（本実施の形態では全て）に凹凸を形成することができる。凹凸の形成によって、半導体基板４２の放熱性の向上や接着剤との密着性の向上が得られる。また、溝５６は、半導体基板４２の割れやすい方向とは交差して延びるので、半導体チップが割れやすくならない。
本実施の形態では、第２の面４６にも、溝５８が形成されている。複数の溝５８が第２の面４６に形成されていてもよく、その場合、複数の溝５８は平行に配列されていてもよい。第２の面４６が矩形をなす場合、溝５８は、矩形の全ての辺に交差する方向に延びていてもよい。溝５８を形成することで、半導体基板４２の第２の面４６にも凹凸を形成することができる。凹凸の形成によって、半導体基板４２の放熱性の向上や接着剤又は封止材との密着性の向上が得られる。また、溝５８は、半導体基板４２の割れやすい方向とは交差して延びるので、半導体チップが割れやすくならない。
図４に示すように、半導体装置は、基板６０を有する。基板６０には、配線パターン６２が形成されている。基板６０に半導体チップ４０が搭載されている。半導体チップ４０の第２の面４６が基板６０に向けられている。半導体チップ４０と基板６０とは、接着剤６６によって接着されている。接着剤６６の少なくとも一部は、半導体チップ４０と基板６０の間に設けられて両者を接着している。半導体チップ４０の第２の面４６は、溝５８によって凹凸が形成されているので、接着剤６６との密着性が高い。接着剤６６の一部は、半導体チップ４０の側面５１〜５４に接着していてもよい。側面５１〜５４は、溝６６による凹凸が形成されているので、接着剤６６との接着性が高い。電極５０と配線パターン６２とは電気的に接続されている。電気的接続には、ワイヤ６４を使用してもよい。半導体装置は、外部端子（例えばハンダボール）６８を有していてもよい（詳しくは、第１の実施の形態で説明した外部端子３８参照）。さらに、半導体装置は、封止部７０を有してもよい。封止部７０は、半導体チップ４０を封止する。半導体チップ４０の側面５１〜５４には、溝５６によって凹凸が形成されているので、封止部７０との密着性が高い。本実施の形態に係る半導体装置の製造方法は、上述した構成から導くことができる内容を含む。
本実施の形態に係る半導体チップ４０の製造方法は、上述した溝５６が形成された半導体基板４２を得ることを含む。例えば、半導体ウエハから、平坦な側面５１〜５４を有するように半導体基板４２を切断し、その後、溝５６を形成してもよい。溝５６の形成には、スクライビングや研磨を適用してもよい。あるいは、半導体ウエハから半導体基板４２を切断するときに、その切断面となる側面５１〜５４に溝５６を形成してもよい。また、溝５８は、半導体ウエハ又はこれを切断して得られた半導体基板４２の第２の面４６に、スクライビングや研磨などを適用して形成してもよい。
（変形例）
図７〜図１０は、本発明の実施の形態に係る半導体チップの変形例を説明する平面図である。これらの変形例は、半導体チップの外形についての変形例である。以下に説明することを除き、各変形例には上述した実施の形態の内容が該当する。
図７に示す半導体チップ１１０は、相互に反対を向く平行な第１及び第２の面１１２，１１４と、第１及び第２の面１１２，１１４の周縁を接続する複数の側面１１５〜１１８を含む。第１の面１１２と側面（第１の傾斜面）１１６，１１７とのなす角は、半導体基板の内部側において鋭角をなす。第１の面１１２と側面（第２の傾斜面）１１５，１１８とのなす角は、半導体基板の内部側において鈍角をなす。第１の面１１２とのなす角が半導体基板の内部側において鈍角をなす一対の側面１１５，１１８は、隣接する。第１の面１１２とのなす角が半導体基板の内部側において鋭角をなす一対の側面１１６，１１７は、隣接する。第１の面１１２とのなす角が半導体基板の内部側において鈍角をなす側面１１５（又は１１８）は、第１の面１１２とのなす角が半導体基板の内部側において鋭角をなす一対の側面１１６（又は１１７）と隣接する。
図８に示す半導体チップ１２０は、相互に反対を向く平行な第１及び第２の面１２２，１２４と、第１及び第２の面１２２，１２４の周縁を接続する複数の側面１２５〜１２８を含む。第１の面１２２と側面（第１の傾斜面）１２６とのなす角は、半導体基板の内部側において鋭角をなす。第１の面１２２と側面（第２の傾斜面）１２５，１２７，１２８とのなす角は、半導体基板の内部側において鈍角をなす。第１の面１２２とのなす角が半導体基板の内部側において鈍角をなす側面１２８は、同様に鈍角をなす１２５，１２８に隣接する。第１の面１２２とのなす角が半導体基板の内部側において鋭角をなす側面１２６と、第１の面１２２とのなす角が半導体基板の内部側において鈍角をなす側面１２５，１２７とは隣接する。
図９に示す半導体チップ１３０は、相互に反対を向く平行な第１及び第２の面１３２，１３４と、第１及び第２の面１３２，１３４の周縁を接続する複数の側面１３５〜１３８を含む。第１の面１３２と側面（第１の傾斜面）１３６，１３８とのなす角は、半導体基板の内部側において鋭角をなす。第１の面１３２と側面（第２の傾斜面）１３５，１３７とのなす角は、半導体基板の内部側において鈍角をなす。第１の面１３２とのなす角が半導体基板の内部側において鋭角をなす側面１３６（又は１３８）と、第１の面１３２とのなす角が半導体基板の内部側において鈍角をなす側面１３５（又は１３７）とは隣接する。
図１０に示す半導体チップ１４０は、相互に反対を向く平行な第１及び第２の面１４２，１４４と、第１及び第２の面１４２，１４４の周縁を接続する複数の側面１４５〜１４８を含む。第１の面１４２と側面（第１の傾斜面）１４５，１４６，１４７とのなす角は、半導体基板の内部側において鋭角をなす。第１の面１４２と側面（第２の傾斜面）１４８とのなす角は、半導体基板の内部側において鈍角をなす。第１の面１４２とのなす角が半導体基板の内部側において鋭角をなす側面１４６は、同様に鋭角をなす１４５，１４７に隣接する。第１の面１４２とのなす角が半導体基板の内部側において鈍角をなす側面１４８と、第１の面１４２とのなす角が半導体基板の内部側において鋭角をなす側面１４５，１４７とは隣接する。
図１１には、上述した実施の形態で説明した半導体装置１が取り付けられた回路基板１０００が示されている。この半導体装置を有する電子機器として、図１２にはノート型パーソナルコンピュータ２０００が示され、図１３には携帯電話３０００が示されている。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。
図１は、本発明の第１の実施の形態に係る半導体装置を説明する図である。 図２は、本発明の第１の実施の形態に係る半導体チップの概略を示す斜視図である。 図３は、本発明の第１の実施の形態に係る半導体チップの概略を示す平面図である。 図４は、本発明の第２の実施の形態に係る半導体装置を説明する図である。 図５は、本発明の第２の実施の形態に係る半導体チップの概略を示す上面図である。 図６は、本発明の第２の実施の形態に係る半導体チップの概略を示す底面図である。 図７は、本発明の実施の形態に係る半導体チップの変形例を説明する平面図である。 図８は、本発明の実施の形態に係る半導体チップの変形例を説明する平面図である。 図９は、本発明の実施の形態に係る半導体チップの変形例を説明する平面図である。 図１０は、本発明の実施の形態に係る半導体チップの変形例を説明する平面図である。 図１１は、本実施の形態に係る半導体装置が取り付けられた回路基板を示す図である。 図１２は、本実施の形態に係る半導体装置を有する電子機器を示す図である。 図１３は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
符号の説明
１０…半導体チップ １２…半導体基板 １４…第１の面 １６…第２の面 １８…集積回路 ２０…電極 ２１〜２４…側面 ２６…溝 ２８…溝 ３０…基板 ３２…配線パターン ３６…接着剤 ３８…外部端子 ３９…ランド ４０…半導体チップ ４２…半導体基板 ４４…第１の面 ４６…第２の面 ４８…集積回路 ５０…電極 ５１〜５４…側面 ５６…溝 ５８…溝 ６０…基板 ６２…配線パターン ６４…ワイヤ ６６…接着剤 ６８…外部端子

Claims (9)

  1. 相互に反対を向く平行な第１及び第２の面と、前記第１及び第２の面の周縁を接続する複数の側面と、を含む半導体基板と、
    前記半導体基板の前記第１の面に作り込まれた集積回路と、
    前記半導体基板の前記第１の面に形成された電極と、
    を有し、
    前記複数の側面の少なくとも１つは、前記第１及び第２の面に対して傾斜面であり、
    前記傾斜面に溝が形成され、
    前記溝は、前記第１及び第２の面と平行な平面に対して交差する方向に延びるとともに、前記第１及び第２の面に直交する平面に対して交差する方向に延びてなる半導体チップ。
  2. 請求項１記載の半導体チップにおいて、
    前記第１の面と前記傾斜面とのなす角は、前記半導体基板の内部側において鋭角をなす半導体チップ。
  3. 請求項１記載の半導体チップにおいて、
    前記第１の面と前記傾斜面とのなす角は、前記半導体基板の内部側において鈍角をなす半導体チップ。
  4. 請求項１記載の半導体チップにおいて、
    隣接する一対の前記側面が、第１及び第２の前記傾斜面である半導体チップ。
  5. 請求項４記載の半導体チップにおいて、
    前記第１の面と前記第１の傾斜面とのなす角は、前記半導体基板の内部側において鋭角をなし、
    前記第１の面と前記第２の傾斜面とのなす角は、前記半導体基板の内部側において鈍角をなす半導体チップ。
  6. 請求項１から請求項５のいずれかに記載の半導体チップにおいて、
    前記第２の面は、矩形をなし、
    前記第２の面に、前記矩形の全ての辺に交差する方向に延びる溝が形成されてなる半導体チップ。
  7. 請求項１から請求項６のいずれかに記載の半導体チップと、
    配線パターンが形成されてなる基板と、
    を有し、
    前記半導体チップの前記電極と、前記配線パターンとが電気的に接続されてなる半導体装置。
  8. 請求項７記載の半導体装置が実装されてなる回路基板。
  9. 請求項７記載の半導体装置を有する電子機器。
JP2003366078A 2003-10-27 2003-10-27 半導体チップ、半導体装置、回路基板及び電子機器 Expired - Fee Related JP4058637B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003366078A JP4058637B2 (ja) 2003-10-27 2003-10-27 半導体チップ、半導体装置、回路基板及び電子機器
US10/969,846 US7154188B2 (en) 2003-10-27 2004-10-22 Semiconductor chip, semiconductor device, circuit board, and electronic instrument
KR1020040086103A KR100577324B1 (ko) 2003-10-27 2004-10-27 반도체 칩, 반도체 장치, 회로 기판 및 전자 기기
CNB2004100859929A CN1316620C (zh) 2003-10-27 2004-10-27 半导体芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003366078A JP4058637B2 (ja) 2003-10-27 2003-10-27 半導体チップ、半導体装置、回路基板及び電子機器

Publications (2)

Publication Number Publication Date
JP2005129844A JP2005129844A (ja) 2005-05-19
JP4058637B2 true JP4058637B2 (ja) 2008-03-12

Family

ID=34587186

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003366078A Expired - Fee Related JP4058637B2 (ja) 2003-10-27 2003-10-27 半導体チップ、半導体装置、回路基板及び電子機器

Country Status (4)

Country Link
US (1) US7154188B2 (ja)
JP (1) JP4058637B2 (ja)
KR (1) KR100577324B1 (ja)
CN (1) CN1316620C (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073843A (ja) * 2004-09-03 2006-03-16 Nec Electronics Corp 半導体装置およびその製造方法
US20090065902A1 (en) * 2007-09-11 2009-03-12 Cheemen Yu Method of forming a semiconductor die having a sloped edge for receiving an electrical connector
JP4525786B2 (ja) * 2008-03-31 2010-08-18 Ｔｄｋ株式会社 電子部品及び電子部品モジュール
CN101577233B (zh) * 2008-05-05 2011-12-07 相丰科技股份有限公司 集成电路元件的封装结构及其制造方法
CN102047404B (zh) * 2008-12-16 2013-07-10 松下电器产业株式会社 半导体装置和倒装芯片安装方法及倒装芯片安装装置
US20160181127A1 (en) * 2014-12-22 2016-06-23 United Microelectronics Corporation Method for coupling circuit element and package structure
CN106449443B (zh) * 2016-11-29 2019-01-01 海安浩驰科技有限公司 一种具有鳍形结构的晶圆封装方法
CN106449563B (zh) * 2016-11-29 2018-11-13 卡姆丹克太阳能（江苏）有限公司 一种具有鳍形结构的晶圆封装
CN107946260B (zh) * 2017-12-28 2023-12-05 江阴长电先进封装有限公司 一种圆片级包覆型芯片封装结构及其封装方法
KR102601150B1 (ko) 2019-08-23 2023-11-09 삼성전자주식회사 반도체 패키지
JP2022087393A (ja) * 2020-12-01 2022-06-13 ウシオ電機株式会社 Ｌｅｄ素子及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279571A (ja) * 1995-04-10 1996-10-22 Shinko Electric Ind Co Ltd 半導体装置
JP3299889B2 (ja) 1996-07-31 2002-07-08 シャープ株式会社 太陽電池用ウエハの製造方法
JPH1098235A (ja) * 1996-08-01 1998-04-14 Pioneer Electron Corp 無再成長分布帰還リッジ型半導体レーザ及びその製造方法
FR2788882A1 (fr) * 1999-01-27 2000-07-28 Schlumberger Systems & Service Dispositif a circuits integres, module electronique pour carte a puce utilisant le dispositif et procede de fabrication dudit dispositif
IL133453A0 (en) * 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
JP2002190635A (ja) * 2000-12-20 2002-07-05 Sharp Corp 半導体レーザ素子およびその製造方法
JP3715627B2 (ja) * 2002-01-29 2005-11-09 株式会社東芝 半導体発光素子及びその製造方法
JP3838351B2 (ja) * 2002-02-21 2006-10-25 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器

Also Published As

Publication number Publication date
KR20050040111A (ko) 2005-05-03
US20050110165A1 (en) 2005-05-26
CN1612342A (zh) 2005-05-04
KR100577324B1 (ko) 2006-05-10
JP2005129844A (ja) 2005-05-19
CN1316620C (zh) 2007-05-16
US7154188B2 (en) 2006-12-26

Similar Documents

Publication Publication Date Title
JP3603890B2 (ja) 電子デバイス及びその製造方法並びに電子機器
JP4495916B2 (ja) 半導体チップの製造方法
JP2000133672A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN101188218A (zh) 具有不同高度的凸点的半导体芯片和包括其的半导体封装
JP4058637B2 (ja) 半導体チップ、半導体装置、回路基板及び電子機器
JP3722223B2 (ja) 半導体装置及びその製造方法、電子モジュール並びに電子機器
CN106206329A (zh) 半导体装置
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
JP2005101125A (ja) 半導体装置の製造方法及び半導体装置、回路基板並びに電子機器
JPWO2000026959A1 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH10233401A (ja) 半導体装置
JP2005116881A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH09223759A (ja) 半導体装置およびその製造方法
JP4071121B2 (ja) 半導体装置
JP4310631B2 (ja) 半導体装置、回路基板並びに電子機器
KR100856288B1 (ko) 탄성표면파 필터 웨이퍼레벨 패키지 제조방법
JP4013070B2 (ja) 集積回路チップ、電子デバイス及びその製造方法並びに電子機器
JP2002289642A (ja) 半導体装置及びその製造方法、ボンディングツール、回路基板並びに電子機器
JP2001203302A (ja) 半導体装置の接合構造
JP4117480B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004281899A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN113748510A (zh) 电子模块
JP3687674B2 (ja) 半導体装置、半導体チップ、電子モジュール並びに電子機器
JP2005150441A (ja) チップ積層型半導体装置およびその製造方法
JP2000277553A (ja) 半導体チップ、半導体チップへのバンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101228

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111228

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111228

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121228

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121228

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131228

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees