WO2008001915A1 - Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication - Google Patents

Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication Download PDF

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wiring
layer
insulating layer
wiring board
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Katsumi Kikuchi
Shintaro Yamamichi
Hideya Murai
Takuo Funaya
Kentaro Mori
Takehiko Maeda
Hirokazu Honda
Kenta Ogawa
Jun Tsukano
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Nec Corporation
Nec Electronics Corporation
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    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Definitions

  • the present invention relates to a wiring board on which a semiconductor element is mounted, a semiconductor device having a semiconductor element mounted on the wiring board, and a method of manufacturing them, particularly a thin wiring board excellent in high-speed transmission characteristics and mounting reliability
  • the present invention relates to a semiconductor device using a wiring board and a method of manufacturing the same.
  • a substrate having through holes such as a built-up substrate is generally used, but these substrates are thick and further, there is a problem that they are unsuitable for high-speed signal transmission due to the presence of through holes. There is.
  • the wiring layer is limited to a single layer or two layers, and the expansion and contraction of the tape base material is large because of the manufacturing method, so the pattern position accuracy
  • it since it is inferior to build-up substrates, there is a problem that it can not meet the recent demand for higher density.
  • Patent Documents 1 to 3 which solve these problems, a wiring structure or the like is formed on a support substrate prepared in advance, and the support substrate is removed after the formation of the wiring structure.
  • a method of forming a coreless substrate without providing a through hole is disclosed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-83893
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2002-198462
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2006-049819
  • the wiring boards of the prior art disclosed in Patent Documents 1 to 3 have the following problems.
  • the electrode material soluble in the etching solution used is protected by the metal material insoluble in the etching solution used.
  • the electrode is side-etched by the penetration of the etching solution from the side wall. Because of this side etching, the size of the wiring pattern that can be finally formed is limited, and it is difficult to cope with the required miniaturization and high densification.
  • the present invention has been made in view of the problem described above, and effectively prevents the side etching in the manufacturing process by devising the shape of the wiring layer formed to be embedded in the insulating layer.
  • An object of the present invention is to provide a highly reliable wiring board which can cope with miniaturization and high density of a wiring layer, a semiconductor device using the wiring board, and a method of manufacturing them. Means to solve the problem
  • the wiring board according to the present invention includes an insulating layer, a plurality of wiring layers mutually insulated from the insulating layer, and a plurality of wiring layers formed in the insulating layer and connecting the wiring layers.
  • a surface wiring layer formed on one surface of the insulating layer is embedded with the first metal film exposed to the one surface, and the first metal film,
  • a second metal film laminated on one metal film, and an end of the first metal film extends outside the surface direction of the second metal film beyond an end of the second metal film. It is characterized by
  • the surface of the first metal film may be at a position recessed from the one surface of the insulating layer.
  • the side surface of the recess of the insulating film at the position where the first metal film is formed may coincide with the position of the end of the first metal film.
  • the side surface of the recess of the insulating film at the position where the first metal film is formed may be located outside the position of the end of the first metal film.
  • Another wiring board includes an insulating layer, a plurality of wiring layers mutually insulated from the insulating layer, and the wiring layers formed in the insulating layer.
  • a surface wiring layer formed on one surface of the insulating layer has a plurality of vias, the first metal film exposed on the one surface, and the first metal film embedded in the insulating layer.
  • the first metal film and the second metal film may be made of the same material.
  • the first metal film is made of gold, silver, nickel, copper, aluminum, sodium, platinum, rhodium
  • a laminated metal of one or more metals selected from the group consisting of tin and solder materials preferably, a laminated metal of one or more metals selected from the group consisting of tin and solder materials.
  • the second metal film is made of gold, silver, nickel, copper, aluminum, noridium, platinum or rhodium.
  • a laminated metal of one or more metals selected from the group consisting of tin and solder materials preferably, a laminated metal of one or more metals selected from the group consisting of tin and solder materials.
  • the vias may not be connected to a part of the surface wiring layer.
  • a metal frame may be provided on one side or both sides of the insulating layer.
  • a second electrode is provided on the surface opposite to the one surface of the insulating layer, and a part of the surface wiring layer is used as the first electrode, and one side or both sides of the insulating layer is provided. It is preferable that a solder resist provided with an opening so as to expose part or all of the first electrode and the second electrode is provided.
  • an etching barrier layer and a support substrate may be provided in order from the one surface side on the one surface of the above-mentioned wiring substrate.
  • the etching barrier layer may be provided on the entire surface of the one surface.
  • the position of the end portion of the etching barrier layer may extend outside the surface direction of the first metal film than the position of the end portion of the first metal film, or the end of the first metal film may be It may coincide with the position of the department.
  • the support substrate is preferably a composite material in which a conductive material or a conductive material is laminated on the surface of an insulating material.
  • the etching barrier layer has a material strength different from the material having the conductivity of the support substrate and the material of the first metal film.
  • a second electrode is provided on the surface of the insulating layer opposite to the one surface, and the second electrode It is preferable to provide a solder resist provided with an opening so that a part or the whole of the pole is exposed.
  • the semiconductor device according to the present invention is characterized in that one or a plurality of semiconductor elements are connected to the above-mentioned wiring board.
  • the semiconductor element and the wiring board are connected by at least one connection method of flip chip connection and wire bonding connection.
  • a process of forming an etching barrier layer on a supporting substrate, and forming a first metal film on the etching barrier layer, the inside of the first metal film is formed.
  • Forming a surface wiring layer by laminating a second metal film on the side forming an insulating layer to cover the support substrate, the etching barrier layer, and the surface wiring layer, and forming a via in the insulating layer And forming a second wiring layer on the insulating layer.
  • the etching barrier layer may be formed on the entire surface of the support substrate.
  • the step of etching the second metal film may be included.
  • Another method of manufacturing a wiring substrate according to the present invention comprises the steps of: forming an etching barrier layer on a supporting substrate; and forming a first metal film on the inner side of the etching barrier layer. Forming a surface wiring layer by laminating a second metal film on the metal film, forming an insulating layer so as to cover the support substrate, the etching barrier layer and the surface wiring layer, and And forming a second wiring layer on the insulating layer.
  • a wiring board is formed on both sides of a support board by the above-described method of manufacturing a wiring board, and the support board is divided to form two wiring boards. It is characterized by obtaining.
  • the method includes the steps of removing the support substrate and removing the etching barrier layer. It may be done.
  • the support substrate may be completely removed.
  • a portion of the support substrate may be left.
  • a step of forming a solder resist by using a part of the surface wiring layer as an electrode and providing an opening so as to expose a part or the whole of the electrode Preferred to have.
  • a method of manufacturing a semiconductor device according to the present invention is characterized by including a step of mounting a semiconductor element on a wiring substrate formed by the method of manufacturing a wiring substrate described above.
  • the step of removing the support substrate and the step of removing the etching barrier layer can be included.
  • the support substrate may be completely removed.
  • part of the support substrate may be left.
  • the semiconductor element and the wiring substrate are connected by at least one connection method of flip chip connection and wire bonding connection.
  • the surface wiring layer formed by exposing the surface on one surface of the insulating layer is formed by laminating the first metal film and the second metal film on the one surface of the insulating layer, Since the end of the first metal film extends to the outside in the surface direction of the second metal film more than the end of the second metal film, side etching of the second metal film can be prevented in the manufacturing process, Thus, even in the case of manufacturing a fine wiring of 50 / zm or less, a wiring board can be manufactured with a high yield. For this reason, stable manufacturing can be realized even with the required wiring of 10 m or less in the future.
  • the surface wiring layer consisting of the first metal film and the second metal film is embedded in the insulating layer with the surface exposed, connection using ultrasonic waves such as wire bonding is made.
  • the absorption (relaxation) of ultrasonic waves is less than in the structure in which the surface wiring layer protrudes from the insulating layer, stable connection can be realized.
  • the surface wiring layer is embedded in the insulating layer, the stress applied when the semiconductor device is mounted on another substrate or the like can be absorbed by the entire wiring substrate. Reliability improves.
  • the first metal film exposed on one surface of the insulating layer is used as a metal film for connection
  • the second metal film is used as a metal film for reducing wiring resistance.
  • the distance to the adjacent pattern can be ensured as wide as possible, so that connection reliability is improved and the distance between adjacent patterns is increased. It is possible to improve the resistance to sensitization.
  • copper or silver, which easily causes migration is used for the second metal film, it is possible to delay the time of occurrence of migration between the fine wiring.
  • the connection of the semiconductor element by the solder such as flip chip and the mounting of the solder ball are carried out.
  • the effect as a dam which controls the solder flow at the time of reflow is acquired.
  • the use of the support substrate suppresses deformation during the process, and the handling property is further improved. Further, the support substrate is used. The thickness can be secured, and the alignment accuracy of each layer can be improved rather than being manufactured in a thin state.
  • the number of wiring substrates taken from one supporting substrate can be doubled. Cost can be reduced.
  • the semiconductor element is mounted or completed on the wiring substrate of the present invention before removing the support substrate used in the manufacturing process of the wiring substrate.
  • it can be selected whether to mount a semiconductor element.
  • the semiconductor element is mounted before the support substrate used in the manufacturing process of the wiring board is removed, it is possible to cope with a narrow pitch of 50 m or less at which the mounting accuracy of the semiconductor element is high.
  • the thin semiconductor can Body devices can be realized.
  • the rigidity of the wiring substrate can be maintained by partially leaving the supporting substrate.
  • FIG. 1 is a schematic cross-sectional view of a wiring board 101 according to the present embodiment
  • Typical sectional drawing which shows in steps an example of the manufacturing method of the wiring board 101 which concerns on embodiment in steps
  • or (h) is another example of the manufacturing method to the process of the front of FIG. 3 (a).
  • 6 (a) to 6 (f) are schematic cross-sectional views sequentially showing still another example of the manufacturing method up to the step shown in FIG. 3 (a).
  • 7 (a) to 7 (h) are schematic cross-sectional views showing, in a stepwise manner, still another example of the manufacturing method up to the previous step of FIG. 3 (a).
  • the wiring substrate 101 is provided with the lower surface of the insulating layer 11 exposed while the first metal film 12 is embedded in the insulating layer 11.
  • a second metal film 13 having a similar shape of the first metal film 12 on the first metal film 12 in the insulating layer 11 and having an area smaller than that of the first metal film 12;
  • a first wiring layer 14 is formed as a surface wiring layer by the 12 and the second metal film 13. The end of the first metal film 12 extends beyond the end of the second metal film 12 to the outside in the surface direction of the second metal film.
  • the wiring layer 17, the electrode 18 and the solder resist 19 are formed on the surface of the insulating layer 11, and the surface of the opening force electrode 18 of the solder resist 19 is exposed.
  • the first wiring layer 14 and the wiring layer 17 are electrically connected to the via holes 34 provided in the insulating layer 11 by the vias 16 in which the conductor is embedded, whereby the wiring board 101 according to the present embodiment is configured. ing.
  • the first wiring layer 14 provided to expose the bottom surface of the insulating layer 11 can be used as an electrode on the bottom surface of the wiring substrate.
  • Insulating layer 11 is formed of, for example, a photosensitive or non-photosensitive organic material, and the organic material may be, for example, an epoxy resin, an epoxy atarylate resin, a urethane atalylate resin, or a polyester resin. , Phenolic resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole) or polynorbornene resin, etc., or glass cloth or aramid Woven or non-woven fabrics made of fibers etc., epoxy resin, epoxy atalylate resin, polyurethane atalylate resin, polyester resin, phenol resin, polyimide resin, BCB, PBO or polynorbornene resin, etc. The material impregnated with can be used.
  • materials using polyimide resin, PBO, and woven or non-woven fabrics have high mechanical properties such as film strength, tensile modulus of elasticity and elongation at break, and thus high reliability can be obtained.
  • a material in which an aramid non-woven fabric is impregnated with epoxy can be used as the insulating layer 11, and the thickness on the wiring layer 17 can be 50 m.
  • the via holes 34 provided in the insulating layer 11 can be formed by photolithography in accordance with the cross-sectional shape of the via 16 .
  • the via hole 34 can be formed by a laser processing method, a dry etching method, or a blast method. Also, according to the method of forming the plated post in advance at the position where the via 16 is to be formed, the insulating film 11 is formed and the surface of the insulating film 11 is scraped by polishing to expose the plating post to provide the via 16.
  • the vias 16 can be provided without the via holes 34 in the layer 11.
  • the first wiring layer 14 is composed of a first metal film 12 and a second metal film 13.
  • the first metal film 12 at least one selected from gold, silver, nickel, copper, aluminum, palladium, platinum, rhodium, tin and solder material is selected as the main material, and a single material is used if necessary. A layered structure of layers or plural metals may be used.
  • the second metal film 13 at least one selected from the group consisting of gold, silver, nickel, copper, aluminum, palladium, platinum, rhodium, tin and a solder material is also used as a main material, and the first metal film 12 In the same manner, a single layer or a laminated structure of plural kinds of metals may be used if necessary.
  • the first metal film 12 and the second metal film 13 may be made of the same material.
  • the first metal film 12 nickel having a thickness of 8 m and gold having a thickness of 0.5 m are used, and the side to which the undersurface force of the insulating layer 11 is also exposed is gold.
  • the second metal film 13 can be provided by stacking in order, and copper having a thickness of 18 m can be provided.
  • the surface shape of the second metal film 13 is similar to the surface shape of the first metal film 12, and the first metal The end of the film 12 extends to the outside in the surface direction of the second metal film more than the end of the second metal film 12.
  • the outer periphery of the second metal film 13 be provided at a position 0.1 to 5 m inward from the outer periphery of the first metal film 12. It is desirable to be provided at the inner position! /.
  • Wiring layer 17 may be mainly made of at least one selected from the group consisting of copper, gold, nickel, aluminum, silver and palladium, but copper may be used as the wiring material. And most preferable in terms of cost.
  • nickel can prevent an interfacial reaction with another material such as an insulating material, and can be used as an inductor or a resistance wire utilizing the characteristics as a magnetic material.
  • the wiring layer 17 can be formed of, for example, copper, and its thickness can be set to, for example, 18 m.
  • the wiring layer 17 can be formed by, for example, a subtractive method, a semi-additive method, a full additive method, or the like.
  • the subtractive method is a method in which a resist of a desired pattern is formed on a copper foil provided on a substrate, and after unnecessary copper foil is etched, the resist is peeled off to obtain a desired pattern.
  • a feed layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method or the like, and then a resist having an opening in a desired pattern is formed, and electrolytic plating is performed in the resist opening.
  • a metal is deposited by a method, and after removing the resist, the feed layer is etched to obtain a desired wiring pattern.
  • the full additive method after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed by a resist, the catalyst is activated while the resist is left as an insulating film, and the insulating plating is performed by the electroless plating method. This is a method of obtaining a desired wiring pattern by depositing metal on the opening of the film.
  • the via 16 provided in the insulating layer 11 is formed by electrolytic plating of a conductive material in the via hole 34 after providing the via hole 34 in the insulating layer 11, electroless plating, inkjet method, or the like. It can be provided by filling by printing method or following the wall surface of the via hole 34, and by providing a conductor for forming the wiring layer in the via hole 34 at the same time as providing the wiring layer 17. You can also.
  • the electrode 18 is also provided over the insulating layer 11 or the via 16 so as to extend over the insulating layer 11 and is electrically connected to the first wiring layer 14 through the wiring layer 17 or the via 16! For example, a plurality of metal layers may be stacked as the electrode 18.
  • a solder ball formed on the surface of the electrode 18 may be used.
  • the surface of the electrode 18 should be made of at least one metal or alloy selected from gold, silver, copper, tin and solder material, in consideration of the wettability of the electrode or the connectivity with the bonding wire. Is preferred.
  • the solder resist 19 is formed for surface circuit protection of the wiring substrate 101 and expression of flame retardancy.
  • the material of the solder resist 19 may be an epoxy, acrylic, urethane, or polyimide organic material, and an inorganic material or an organic material filler may be added as required.
  • the solder resist 19 can be formed to a thickness of 25 ⁇ m using, for example, a liquid epoxy solder resist.
  • the opening of the solder resist 19 is located inside the electrode 18, and the opening of the solder resist 19 is larger than the example shown in the drawing.
  • the entire electrode 18 is exposed. It may be provided to Furthermore, the electrode 18 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin and a solder material only on the surface exposed from the opening of the solder resist 19. Furthermore, after the pattern of the solder resist 19 is formed, the pattern of the electrode 18 may be provided so as to cover the opening.
  • the electrode 18 can also be provided in the same step as the wiring layer 17.
  • the electrode 18 is, for example, copper with a thickness of 18 m, and nickel with a thickness of 5 ⁇ m and a thickness of 0 ⁇ m only on the surface exposed from the opening of the solder resist 19.
  • Gold of 5 / zm can be provided in the order of the outermost surface being gold.
  • the pattern of the electrode 18 may be provided so as to cover the opening.
  • the support substrate 21 is subjected to wet cleaning of the surface if necessary. Treatment such as dry cleaning, planarization or roughening (step 1).
  • the supporting substrate 21 is a conductive material or a material having a conductive film formed on the surface, and desirably has a suitable rigidity and a semiconductor wafer material or metal such as silicon, sapphire or GaAs. , Quartz, glass, ceramic or printed board etc. can be used.
  • the conductive material or the material of the conductive film can be at least one selected from the group consisting of metals, semiconductor materials and organic materials having desired electrical conductivity. Specifically, for example, a copper plate having a thickness of 0.25 mm can be used as the support substrate 21.
  • the etching barrier layer 22 is formed on the surface of the support substrate 21 by electrolytic plating, electroless plating, sputtering, vapor deposition, CVD, printing, etc. (Step 2).
  • the etching barrier layer 22 is provided to prevent damage such as side etching of the first wiring layer 14 when the support substrate 21 or the conductive film formed on the surface of the support substrate 21 is etched away.
  • a material is selected which is resistant to the etchant for etching away the conductive film formed on the surface of the substrate 21 or the support substrate 21.
  • the etching layer 22 may be made of at least one material selected from gold, silver, nickel, copper, aluminum, nickel, platinum and rhodium, and a single layer or a plurality of layers if necessary. It is good also as a lamination structure by a seed metal. Specifically, it can be, for example, 3 m thick nickel.
  • a plating resist 32 is formed on the etching barrier layer 22 and an opening is provided in the portion where the first wiring layer 14 is to be formed (step 3).
  • the method of forming the plating resist 32 is as follows: if the plating resist 32 is liquid, it is laminated by spin coating, die coating, curtain coating, alpha coating or printing, etc. If the plating resist 32 is a dry film, laminating method or lamination method is used. After laminating by press method etc., treatment such as drying is applied and hardened, and if the plating resist 32 is photosensitive, it is patterned by photolithographic method etc. If it is non-photosensitive, it is patterned by the laser method etc. can do. Specifically, for example, a photosensitive dry film resist having a thickness of 35 m can be used and patterned by a photolithography method.
  • the first metal film 12 and the second metal film 13 are sequentially stacked in the opening of the plating resist 32 by electrolytic plating or electroless plating.
  • Form a film step 4
  • the first metal film 12 is formed on the surface of the etching barrier layer 22 exposed in the opening of the plating resist 32.
  • the first metal film 12 is a metal film remaining on the lower surface of the wiring substrate 101 after the support substrate 21 and the etching barrier layer 22 are removed, and functions as an electrode for connecting to an external electronic component or the like.
  • the etching barrier layer 22 when the etching barrier layer 22 is etched away, in order to prevent side etching of the metal material and the second metal film which are formed or laminated as the first metal film 12, the etching barrier layer 2 in the first metal film 12.
  • the metal material formed to be in contact with the second layer 2 and to cover the etching barrier layer 22 uses a material resistant to the etching solution of the etching barrier layer 22.
  • the first metal film 12 at least one selected from a group consisting of gold, silver, nickel, copper, aluminum, palladium, platinum, rhodium, tin and a solder material is used as a main material, and a single material is used if necessary. It may be a layered structure of layers or plural kinds of metals. Specifically, for example, nickel having a thickness of 8 ⁇ m and gold having a thickness of 0.5 ⁇ m can be provided as the first metal film 12 in the order in which the side in contact with the etching barrier layer 22 is gold. .
  • the second metal film 13 is a metal film remaining on the lower surface of the wiring substrate 101 together with the first metal film 12 after the support substrate 21 and the etching layer 22 are removed, and is a main body of electric conduction.
  • the second metal film 13 is mainly composed of at least one selected from gold, silver, nickel, copper, aluminum, noradium, platinum, rhodium, tin, and a group of solder materials. In the same manner, a single layer or a plurality of metals may be laminated as necessary.
  • the first metal film 12 and the second metal film 13 may be made of the same material. Specifically, for example, 18 m thick copper can be provided as the second metal film 13.
  • the etching barrier layer 22, the first metal film 12 and the second metal film 13 can be appropriately selected from mutually related materials in accordance with their respective purposes, and further, in each case, a single layer or a plurality of layers may be selected. It can be formed in the state.
  • the plating resist 32 is removed (step 5). At this time, the outer peripheral shapes of the surfaces horizontal to the front and back surfaces of the support substrate 21 of the first metal film 12 and the second metal film 13 are the same. It is.
  • etching is performed so that the surface shape of the second metal film 13 is smaller than the surface shape of the first metal film 12 (step 6). At this time, etching is performed so as to be more preferably 0.2 to 2 ⁇ m inward at a position 0.1 to 5 m inward from the outer periphery of the second metal film 13. .
  • the etching method of the second metal film 13 is based on the strength of the material used for the etching barrier layer 22 and the first metal film 12, and the resistance to this etching method and the etching method
  • the etching rate difference may be caused by the combination of the second metal film 13 and the etching barrier layer 22 and the first metal film 12 at a faster rate than the etching barrier layer 22 and the first metal film 12. It can be done by When the etching of the second metal film 13 is performed by a wet etching method, intergranular corrosion of the second metal film 13 to be etched can be promoted to roughen the surface.
  • wet etching can be performed using an etching solution that does not dissolve nickel of the etching barrier layer 22 and gold and nickel of the first metal film 12 but dissolves copper of the second metal film 13.
  • the insulating layer 11 is formed so as to cover the surfaces of the support substrate 21, the etching barrier layer 22, the first metal film 12, and the second metal film 13. Step 7).
  • the insulating layer 11 can be formed of, for example, a photosensitive or non-photosensitive organic material, and the organic material can be, for example, an epoxy resin, an epoxy atalylate resin, a urethane atalylate resin, a polyester resin, or a phenol resin.
  • Materials impregnated with fat, polyester resin, phenol resin, polyimide resin, BCB, PBO or polynorbornene resin can be used.
  • materials using polyimide resin, PBO, and woven or non-woven fabrics can obtain high reliability because they are excellent in mechanical properties such as film strength, tensile modulus and elongation at break. .
  • Insulating layer 11 is laminated by spin coating, die coating, curtain coating, alpha coating or printing if the material is liquid, and the material of insulating layer 11 is a dry film, copper foil with resin. Or, if it is a pre-preder etc., it can be formed by laminating by lamination method, pressing method or a method of adding vacuum atmosphere to these, etc., and curing by heat treatment such as drying during lamination or after lamination. .
  • a via hole 34 is formed in the insulating layer 11 (step 8).
  • the via holes 34 can be formed by a photolithographic method if a photosensitive material is used for the insulating layer 11 and the pattern resolution is high!
  • the via holes 34 can be formed by a laser method, dry etching method or blast method.
  • the insulating film 11 is formed, and the surface of the insulating film 11 is scraped by polishing to expose the plating post to form the via 16.
  • the vias 16 can be provided without providing the via holes 34 at 11.
  • a material in which an aramid non-woven fabric is impregnated with epoxy is used as the insulating layer 11, and the via hole 34 can be provided by a laser covering method.
  • a conductive material is formed in the via hole 34 to form a via 16, and the wiring layer 17 and the electrode 18 are formed (step 9).
  • the via 16 can be provided by filling a conductive material in the via hole 34 by an electrolytic plating method, an electroless plating method, an inkjet method, a printing method or the like, or making the wall surface of the via hole 34 follow.
  • a conductor for forming a wiring layer can be provided at the same time as providing the wiring layer 17 by embedding a conductor for forming the wiring layer.
  • materials for the vias 16 metal materials such as copper, gold, silver, tin, nickel and solder materials or alloys of these can be used. Also, the via hole
  • cleaning may be performed by wet etching, dry etching, or a combination thereof in order to remove the residue on the bottom of the via hole 34.
  • Wiring layer 17 can be formed by a method such as a subtractive method, a semi-additive method, or a full additive method, for example.
  • a subtractive method a resist of a desired pattern is formed on a copper foil provided on a substrate, and after unnecessary copper foil is etched, the resist is removed. This is a method of peeling off the mist to obtain a desired pattern.
  • the semi-additive method after forming the feed layer by electroless plating, sputtering or CVD method, etc., a resist having an opening in a desired pattern is formed, and a metal is deposited in the opening of the resist by electrolytic plating. After removing the resist, the feed layer is etched to obtain a desired wiring pattern.
  • the wiring layer 17 can be formed of copper, and its thickness can be, for example, 18 ⁇ m.
  • the electrode 18 is also provided on the insulating layer 11 or on the via 16 so as to extend over the insulating layer 11 and is electrically connected to the first wiring layer 14 through the wiring layer 17 or the via 16.
  • the electrode 18 can be formed, for example, by laminating a plurality of metal layers. Specifically, for example, when connecting a semiconductor element or the like in a later step, the electrode 18 is formed.
  • the surface of the electrode 18 is made of at least one metal or alloy selected from gold, silver, copper, tin and the strength of the solder material. It can be formed.
  • a solder resist 19 is formed to cover the insulating film 11, the wiring layer 17 and the electrode 18, and desired portions of the solder resist 19 are formed.
  • the material of the solder resist 19 may be an epoxy-based, acrylic-based, urethane-based or polyimide-based organic material. Even if inorganic materials or organic materials such as fillers are added, they may be used. good.
  • the solder resist 19 is laminated by spin coating, die coating, curtain coating, alpha coating or printing if the material is liquid, and if the material of the solder resist 19 is a dry film etc. laminating or pressing. Alternatively, they can be formed by laminating them by a method such as adding a vacuum atmosphere, and performing heat treatment such as drying to cure them. Specifically, for example, a liquid epoxy solder resist can be used to form a 25 ⁇ m thick film.
  • the opening of the solder resist 19 may be formed by a photolithography method. it can.
  • the opening of the solder resist 19 is formed by a laser processing method, a dry etching method or a blast method. be able to.
  • the opening of the solder resist 19 is located inside the electrode 18 and the opening of the force solder resist 19 is the illustrated example. It may be provided to expose the entire electrode 18 larger than the above. Furthermore, after providing the electrode 18 with copper in the same step as the wiring layer 17 and forming the opening of the solder resist 19, gold, silver, copper, etc. are formed on the surface of the electrode 18 exposed from the opening of the solder resist 19.
  • the electrode 18 can also be formed by providing at least one metal or alloy selected from tin and solder material forces. Furthermore, after the opening of the solder resist 19 is formed, the pattern of the electrode 18 may be provided to cover the opening.
  • the wiring layer 17 and the electrode 18 are formed of copper with a thickness of 18 ⁇ m by a semi-additive method using electroless copper plating as a feeding layer, and then the opening force of the solder resist 19 is also formed.
  • the electrode 18 can be formed by laminating the 5 ⁇ m thick nickel and the 0.5 ⁇ m thick gold in the order of the outermost surface being gold only on the surface of the exposed electrode 18. .
  • the support substrate 21 is removed (step 11).
  • the supporting substrate 21 can be removed by a wet etching method, a dry etching method, a polishing method, or the like, or a combination thereof.
  • removal of this portion may be performed by peeling, and after peeling is good, wet etching, dry etching or A treatment such as polishing may be performed or a combination of these may be performed.
  • a protective layer of resist or tape material may be formed on the surface on which the solder resist 19 is formed.
  • the amount of etching of the support substrate 21 is particularly large, and the surface area of the support substrate 21 is further increased. If the value is larger, the removal rate in the surface of the support substrate 21 becomes uneven, and the contact time of the etching barrier layer 22 with the etching medium varies from place to place, and reliable prevention of side etching is required. At this time, since the end of the etching barrier layer 22 extends beyond the end of the first metal film 12 to the outside in the surface direction of the first metal layer 12, the first metal film 12 and the second metal film Side-etching of 13 can be effectively prevented, and stable wiring formation can be reliably performed.
  • the etching barrier layer 22 is removed (step 12).
  • the etching barrier layer 22 may be removed by a wet etching method or a dry etching method or any other method or combination thereof.
  • the etching barrier layer 22 is set to have a small thickness to be removed, so that even if the first metal film 12 contains a material that causes etching by the etching medium of the etching barrier layer 22, the etching rate difference is different. It is possible to suppress the occurrence of damage to the first metal film 12 due to side etching or the like in which the difference in exposure time due to the above is small.
  • the outer periphery of the second metal film 13 is provided at a position 0.1 to 5 m inside the first metal film 12, and more preferably 0.2 2 m on the inside. The occurrence of damage to the second metal film 13 due to side etching or the like can be suppressed.
  • the second metal film 13 is etched. As a result, it becomes difficult to obtain a wiring board stably. Further, if the shape difference / zm between the second metal film 13 and the first metal film 12 becomes larger, it becomes impossible to form a wire with a wire width of 10 m or less, and the wiring substrate can be miniaturized and densified. It can not be achieved.
  • the wiring board 101 By performing the above steps 1 to 12, the wiring board 101 according to the present embodiment can be formed.
  • the number of wiring layers is not limited to the example shown in the example of two layers, and by repeating steps 7 to 9 shown in FIGS.
  • the wiring layer 17 can be alternately stacked to form a wiring board having three or more wiring layers.
  • step 10 shown in FIG. 3 (d) and FIG. 4 (a) the solder resist 19 is not provided, and in this state, step 11 is performed to obtain a wiring board without the solder resist 19.
  • a recess serving as a wiring pattern is provided in the insulating layer (not shown) in which the wiring layer 17 is provided, and after a feeding layer is formed by the electroless plating method, the sputtering method, the CVD method, etc. electrolytic It is also possible to form the wiring layer 17 by a method in which a concave potion is embedded by plating method or electrolytic plating method and the surface is adjusted by polishing. At this time, even if a solder resist is provided on the insulating layer (not shown) as shown in FIG. 3D and step 10 shown in FIG. 4A, the solder resist 19 is not provided. In this state, step 11 may be performed to form a wiring substrate without providing the solder resist 19.
  • steps 1 to 3 shown in FIGS. 5 (a) to 5 (c) the same processes as steps 1 to 3 shown in FIGS. 2 (a) to 2 (c) described above are performed (step 1 To 3).
  • the first metal film 12 is formed inside the opening of the plating resist 32 by electrolytic plating or electroless plating.
  • the first metal film 12 can be formed by the same method as the method of forming the first metal film 12 of Step 4 shown in FIG. 2 (d) described above.
  • the plating resist 32 is removed (step 5).
  • a plating resist 33 having an opening is formed on the surface of the first metal film 12 (step 6). If the plating resist 33 is liquid, it is laminated by a spin coating method, a die coating method, a curtain coating method, an alpha coating method, a printing method, etc. After laminating by press method etc., it is treated by drying etc. and hardened, and if the plating resist 33 is photosensitive, it is non-photosensitive by laser photolithography method etc. Can be Specifically, for example, a photosensitive dry film resist having a thickness of 35 m can be used and patterned by a photolithography method.
  • the opening of the plating resist 33 forms the second metal film 13 on the surface of the first metal film 12 exposed in the opening, the opening is the first It is formed at a position 0.1 to 5 m inside the outer periphery of the metal film 12, more preferably 0.2 to 2 m inside.
  • the first metal film 12 exposed at the opening of the plating resist 33 is formed by electrolytic plating or electroless plating.
  • the second metal film 13 is the second metal film 13 of step 4 shown in FIG. 2 (d) described above. It can be formed by the same method as the formation method of
  • the etching barrier layer 22, the first metal film 12 and the second metal film 13 may be appropriately selected from mutually related materials in accordance with their respective purposes, and further, each may be a single layer or a plurality of layers. It can be formed in the state.
  • the plating resist 33 is removed (step 8).
  • intergranular corrosion of the second metal film 13 to be etched can be promoted to roughen the surface as pretreatment by wet etching.
  • the adhesion to the insulating layer 11 to be laminated can be improved in the subsequent steps.
  • the wiring board 101 according to the present embodiment can be formed.
  • the insulating layers 11 and the wiring layers 17 are alternately stacked to form a wiring board having three or more wiring layers. You can also.
  • step 1 shown in FIG. 6 (a) the same processing as step 1 shown in FIG. 2 (a) described above is performed (step 1).
  • a plating resist 32 is provided on the surface of the support substrate 21, and an opening is provided in the portion where the etching barrier layer 22 and the first wiring layer 14 are to be formed.
  • the plating resist 32 can be formed by the same method as the method for forming the plating resist 32 in step 3 shown in FIG. 2C described above.
  • the support substrate 21 is etched by a wet etching method, a dry etching method, or a combination thereof to form an engraved 36 (step 3).
  • This engraving 36 is formed with a depth of 0.3 to 10 m, more preferably 0.5 to 3 m. If the depth of the engraving 36 is less than 0.3 m, the difference from the acid treatment for removing the acid film on the surface of the metal to be plated which is performed in the pretreatment of the ordinary plating process is also reduced.
  • the etching barrier layer 22 substantially spreads in the lateral direction by forming the engraving 36 by isotropic etching, and the etching function of the etching barrier layer 22 in the step of removing the support substrate 21. Can be improved.
  • the etching barrier layer 22, the first metal film 12, and the second metal film are formed in the opening of the plating resist 32 by the electrolytic plating method or the electroless plating method.
  • Form a laminated film in the order of 13 (Step 4).
  • the etching barrier layer 22 can be similarly formed of the same material as the etching barrier layer 22 of Step 2 shown in FIG. 2 (b). Specifically, the depth of the engraving 36 is 3 m, and nickel is formed with a thickness of 3 m as the etching barrier layer 22. Thereby, the surface of the support substrate 21 and the surface of the etching layer 22 are flush with each other. It can be placed on top.
  • the first metal film 12 is formed on the surface of the etching barrier layer 22 in which the opening force of the plating resist 32 is also exposed.
  • the first metal film 12 can be formed by the same method as the method of forming the first metal film 12 of step 4 shown in FIG. 2 (d) described above. Specifically, for example, nickel having a thickness of 8 / z m and gold having a thickness of 0.2 may be stacked as the first metal film 12 in the order in which the side in contact with the etching barrier layer 22 is gold.
  • a second metal film 13 is formed on the exposed surface of the first metal film 12.
  • the second metal film 13 can be formed by the same method as the method of forming the second metal film 13 of Step 4 shown in FIG. 2 (d) described above. Specifically, for example, copper with a thickness of 18 ⁇ m can be provided as the second metal film 13.
  • the etching barrier layer 22, the first metal film 12, and the second metal film 13 may be appropriately selected from mutually related materials in accordance with their respective purposes, and further, each may be a single layer or a plurality of layers. It can be formed in the state.
  • the plating resist 32 is removed (step 5). At this time, the plating resist 32 is removed (step 5). At this time, the plating resist 32 is removed (step 5). At this time, the plating resist 32 is removed (step 5).
  • the outer peripheral shapes of the surfaces horizontal to the front and back surfaces of the support substrate 21 of the 1 metal film 12 and the second metal film 13 are substantially the same.
  • etching is performed so that the surface shape of the second metal film 13 is smaller than the surface shape of the first metal film 12 (step 6).
  • the etching is performed at a position 0.1 m to 5 m inside the outer circumference of the outer peripheral force of the second metal film 13, and more preferably 0.2 m inside.
  • the etching of the second metal film 13 can be performed by the same method as the etching method of the second metal film 13 of Step 6 shown in FIG. 2 (f) described above.
  • wet etching can be performed using an etching solution that dissolves the copper of the second metal film 13 without dissolving the nickel of the etching barrier layer 22 and the gold and nickel of the first metal film 12.
  • the wiring board 101 according to the present embodiment can be formed. At this time, as shown in FIG.
  • the insulating layers 11 and the wiring layers 17 can be alternately stacked to form a wiring board having three or more wiring layers.
  • a support substrate is previously provided with a engraved 36 by a press method or a laser method, and a metal-filled support substrate for the etching barrier layer 22 is prepared in the engraved 36, and this support substrate is used as shown in FIG. 6), and then to form the first metal film 13 shown in step 4 of FIG. 6 (d).
  • steps 1 to 3 shown in FIGS. 7 (a) to 7 (c) the same processes as steps 1 to 3 shown in FIGS. 6 (a) to 6 (c) described above are performed (step 1 To 3).
  • the resist is plated by electrolytic plating or electroless plating.
  • a laminated film is formed in the opening 32 in the order of the etching barrier layer 22 and the first metal film 12 (step 4).
  • the etching barrier layer 22 can be similarly formed of the same material as the etching barrier layer 22 of Step 2 shown in FIG. 2 (b).
  • the first metal film 12 is formed on the surface of the etching barrier layer 22 in which the opening force of the plating resist 32 is also exposed.
  • the first metal film 12 is shown in FIG.
  • nickel having a thickness of 8 / zm and gold having a thickness of 0.2 may be stacked as the first metal film 12 in the order in which the side in contact with the etching barrier layer 22 is gold.
  • the plating resist 32 is removed (step 5).
  • a plating resist 33 having an opening is formed on the surface of the first metal film 12 (step 6).
  • the plating resist 33 can be formed by the same method as the method for forming the plating resist 33 in Step 6 shown in FIG. 5 (f) described above.
  • a photosensitive dry film resist having a thickness of 35 m can be used and patterned by a photolithography method.
  • this opening is the first It is formed at a position 0.1 to 5 m inside the outer periphery of the metal film 12, more preferably 0.2 to 2 m inside.
  • the surface of the first metal film 12 exposed at the opening of the opening of the plating resist 33 by electrolytic plating or electroless plating Form a second metal film 13 on top (step 7).
  • the second metal film 13 can be formed by the same method as the method of forming the second metal film 13 in step 4 shown in FIG. 2 (d) described above. Specifically, for example, copper having a thickness of 18 m can be provided as the second metal film 13.
  • the etching barrier layer 22, the first metal film 12, and the second metal film 13 may be appropriately selected from mutually related materials in accordance with their respective purposes, and further, each may be a single layer or a plurality of layers. It can be formed in the state.
  • the plating resist 32 is removed (step 8).
  • intergranular corrosion of the second metal film 13 to be etched can be promoted to roughen the surface as pretreatment by wet etching.
  • the adhesion to the insulating layer 11 to be laminated can be improved in the subsequent steps.
  • the wiring board 101 according to the present embodiment can be formed.
  • insulating layers 11 and wiring layers 17 are alternately stacked by repeating steps 7 to 9 shown in FIGS. 3 (a) to 3 (c). It is also possible to form a wiring board having three or more wiring layers.
  • the outer shape of the etching barrier layer 22 and the first metal film 12 functioning as an etching barrier in the manufacturing process is the outer shape of the second metal film 13 which prevents side etching.
  • the first metal film 12 is used as a connection metal film
  • the second metal film 13 is used as a metal film for reducing wiring resistance, so that the electrode area for connection can be obtained.
  • the distance to the adjacent pattern can be kept large, so connection reliability can be improved and migration resistance between the adjacent patterns can be improved.
  • copper or silver which tends to cause migration, is used for the second metal film 13, the time of occurrence of migration between fine wires can be delayed.
  • the first wiring layer 14 formed of the first metal film 12 and the second metal film 13 is buried in the insulating layer 11 with its surface exposed. Therefore, even in the case of connection using ultrasonic waves such as air bonding, ultrasonic wave absorption (relaxation) is less than that of the wiring structure in which the wiring layer protrudes from the insulating layer 11 so that ultrasonic wave attenuation is reduced. Because there are few, stable connection can be realized. Furthermore, since the first wiring layer 14 is embedded in the insulating layer 11, the stress applied when the semiconductor device is mounted on another substrate can be absorbed by the entire wiring substrate 101, so that the second mounting can be performed. Reliability improves.
  • deformation in the manufacturing process is caused by manufacturing the wiring board by laminating the supporting board 21 on the supporting board 21 using the supporting board 21. Furthermore, since the support substrate 21 is used, the thickness can be secured, and the alignment accuracy of the respective layers can be enhanced rather than being manufactured in a thin state.
  • FIG. 8 is a schematic cross-sectional view of a wiring board 102 according to the present embodiment
  • FIGS. 9 (a) to 9 (e), 10 (a) to 10 (d) and 11 (a) to (c) Typical sectional drawing which shows in steps an example of the manufacturing method of the wiring board 102 which concerns on embodiment in steps
  • or (g) are other examples of the manufacturing method to the process of the front of FIG. 11 (a).
  • FIG. 6 is a schematic cross-sectional view showing the In Figures 8 to 12, the same components as in Figures 1 to 7 are used. Are given the same reference numerals, and the detailed description thereof is omitted.
  • the first wiring layer 14 is provided in a state of being embedded in the insulating layer 11 so as to expose the surface, and the surface of the first wiring layer 14 and the lower surface of the insulating layer 11 are the same.
  • the surface of the first metal film 12 is recessed relative to the lower surface of the insulating layer 11 while it is located on the surface, and the other points are the same as in the first embodiment. It has the following structure.
  • the first metal film 12 is embedded in the insulating layer 11, and the surface of the first metal film 12 is recessed relative to the lower surface of the insulating layer 11.
  • the insulating layer 11 is provided with a recess 15 as a recess. Further, the side surface of the recess 15 at the position where the first metal film is formed coincides with the end of the first metal film 13.
  • a second metal film 13 having a similar shape of the first metal film 12 and having an area smaller than that of the first metal film 12 is provided on the first metal film 12 in the insulating layer 11.
  • a first wiring layer 14 is formed by the film 12 and the second metal film 13.
  • the end of the first metal film 12 extends beyond the end of the second metal film 12 to the outside in the surface direction of the second metal film. Further, the wiring layer 17, the electrode 18 and the solder resist 19 are formed on the surface of the insulating layer 11, and the surface of the opening force electrode 18 of the solder resist 19 is exposed.
  • the first wiring layer 14 and the wiring layer 17 are electrically connected by the vias 16 provided in the insulating layer 11, whereby the wiring board 102 according to the present embodiment is configured.
  • the first wiring layer 14 provided on the lower surface of the insulating layer 11 so as to expose the surface at a position recessed inward of the lower surface of the insulating layer 11 can be used as the electrode on the lower surface of the wiring substrate.
  • the same material as that of the above-described first embodiment can be used.
  • the insulating layer 11 for example, a material obtained by impregnating an epoxy non-woven material with an alumina non-woven fabric can be used, and the thickness on the wiring layer 17 can be 50 m.
  • the same material as that of the above-described first embodiment can be used.
  • nickel having a thickness of 8 ⁇ m and gold having a thickness of 0.5 ⁇ m are used as the first metal film 12, and the side to which the lower surface force of the insulating layer 11 is also exposed is gold.
  • the surface shape of the second metal film 13 is similar to the surface shape of the first metal film 12, and the end of the first metal film 12 is a second metal film rather than the end of the second metal film 12. Extends to the outside of the surface of the
  • the side surface of the recess 15 at the position where the first metal film is formed coincides with the end of the first metal film 13. Further, it is more preferable that the outer periphery of the second metal film 13 be provided at a position 0.1 to 5 m inward from the outer periphery of the recess 15 and the first metal film 12. It is desirable to be provided at a position inside of ⁇ m.
  • the vias 16 provided in the insulating layer 11 can be provided by the same manufacturing method as that of the above-described first embodiment, using the same material as that of the above-described first embodiment.
  • Wiring layer 17 can be provided by the same manufacturing method as that of the above-described first embodiment, using the same material as that of the above-described first embodiment.
  • the wiring layer 17 can be formed of, for example, copper, and the thickness thereof can be set to, for example, 18 / z m.
  • the electrode 18 is provided over the insulating layer 11 or over the via 16 and over the force insulating layer 11 and is electrically connected to the first wiring layer 14 through the wiring layer 17 or the via 16.
  • the electrode 18 can be formed using the same material as that of the first embodiment described above.
  • the solder resist 19 is formed for surface circuit protection of the wiring substrate 102 and for development of flame retardancy.
  • the solder resist 19 the same material as that of the above-described first embodiment can be used.
  • the solder resist 19 can be formed to have a thickness of 25 / z m using, for example, a liquid epoxy-based solder resist.
  • the opening of the solder resist 19 is located inside the electrode 18, and the opening of the force solder resist 19 is larger than that in the illustrated example.
  • the entire electrode 18 is exposed. It may be provided to Furthermore, the electrode 18 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin and a solder material only on the surface exposed from the opening of the solder resist 19. Furthermore, after the pattern of the solder resist 19 is formed, the structure of the electrode 18 is provided to cover the opening. You may make it.
  • the number of wiring layers is two.
  • the force is not limited to this.
  • Insulating layers 11 and wiring layers 17 are alternately stacked to form three or more wiring layers. It may be a wiring board.
  • the wiring board can be used in a state where the solder resist 19 is not provided.
  • steps 1 and 2 shown in FIGS. 9 (a) and 9 (b) the same processes as steps 1 and 2 shown in FIGS. 6 (a) and 6 (b) described above are performed (step 1 And 2).
  • the etching barrier layer 22, the first metal film 12, and the second metal film are formed in the opening of the plating resist 32 by the electrolytic plating method or the electroless plating method.
  • Form a laminated film in the order of 13 (Step 3).
  • the etching barrier layer 22 can be similarly formed of the same material as the etching barrier layer 22 of Step 2 shown in FIG. 2 (b).
  • the first metal film 12 is formed on the surface of the etching barrier layer 22 in which the opening force of the plating resist 32 is also exposed.
  • the first metal film 12 can be formed by the same method as the method of forming the first metal film 12 of step 4 shown in FIG. 2 (d) described above. Specifically, for example, nickel having a thickness of 8 / z m and gold having a thickness of 0.2 may be stacked as the first metal film 12 in the order in which the side in contact with the etching barrier layer 22 is gold.
  • a second metal film 13 is formed on the exposed surface of the first metal film 12.
  • the second metal film 13 can be formed by the same method as the method of forming the second metal film 13 of Step 4 shown in FIG. 2 (d) described above. Specifically, for example, copper with a thickness of 18 ⁇ m can be provided as the second metal film 13.
  • the etching barrier layer 22, the first metal film 12 and the second metal film 13 may be appropriately selected from mutually related materials in accordance with their respective purposes, and further, each may be a single layer or a plurality of layers. It can be formed in the state.
  • the plating resist 32 is removed (step 4).
  • the supporting substrate 21 of the etching barrier layer 22, the first metal film 12 and the second metal film 13 is horizontal to the front and back surfaces.
  • the outer peripheral shape of the surface is the same.
  • etching is performed so that the surface shape of the second metal film 13 is smaller than the surface shape of the first metal film 12 (step 5). At this time, the etching is performed at a position 0.1 m to 5 m inside the outer circumference of the outer peripheral force of the second metal film 13, and more preferably 0.2 m inside.
  • the etching of the second metal film 13 can be performed by the same method as the etching method of the second metal film 13 of Step 6 shown in FIG. 2 (f) described above. Specifically, for example, wet etching can be performed using an etching solution that dissolves the copper of the second metal film 13 without dissolving the nickel of the etching barrier layer 22 and the gold and nickel of the first metal film 12.
  • the insulating layer 11 is formed so as to cover the surfaces of the support substrate 21, the etching barrier layer 22, the first metal film 12 and the second metal film 13 (step 6).
  • the insulating layer 11 can be formed by the same method as the method of forming the insulating layer 11 in step 7 shown in FIG. 3 (a) described above. Specifically, for example, a material in which an aramid non-woven fabric is impregnated with epoxy can be used, and the thickness on the wiring layer 17 can be 50 m.
  • a via hole 34 is formed in the insulating layer 11 (step 7).
  • the via hole 34 can be formed by the same formation method as the formation method of the via hole 34 in step 8 shown in FIG. 3 (b) described above. Specifically, for example, a material obtained by impregnating epoxy with aramid non-woven fabric as the insulating layer 11 is used, and the via hole 34 can be provided by a laser cover method.
  • a conductive material is formed in the via hole 34 to form a via 16 and the wiring layer 17 and the electrode 18 are formed (step 8).
  • the vias 16 can be formed by the same formation method as the formation method of the vias 16 in step 8 shown in FIG. 3C described above.
  • the wiring layer 17 can also be formed by the same method as the method for forming the wiring layer 17 in step 8 shown in FIG. 3C described above.
  • the wiring layer 17 can be formed of copper, and its thickness can be set to, for example, 18 m.
  • the electrode 18 can also be formed by the same formation method as the method of forming the electrode 18 in step 8 shown in FIG. 3C described above.
  • the wettability or bondability of the solder ball formed on the surface of the electrode 18 is obtained.
  • the surface of the electrode 18 can be formed of at least one selected metal or alloy selected from gold, silver, copper, tin and solder material in consideration of the connectivity with the dying wire.
  • a solder resist 19 is formed to cover the insulating film 11, the wiring layer 17 and the electrode 18, and desired portions of the solder resist 19 are formed.
  • Make an opening (step 9).
  • the formation method of the solder resist 19 can be formed by the same formation method as the formation method of the solder resist 19 of step 10 shown in FIG. 3 (d) and FIG. 4 (a) described above. Specifically, for example, a liquid epoxy solder resist can be used to form a 25 / z m thick film.
  • the method for providing an opening at the desired portion of the solder resist 19 is the same method as the method for providing an opening in the solder resist 19 of step 10 shown in FIG. 3 (d) and FIG. 4 (a) described above. It can be provided.
  • the opening of the solder resist 19 is provided so that the opening of the solder resist 19 is located inside the electrode 18. It may be provided to expose the entire electrode 18 larger than that shown in the example. Furthermore, after providing the electrode 18 with copper in the same step as the wiring layer 17 and forming the opening of the solder resist 19, gold, silver and copper are formed on the surface of the electrode 18 where the opening force of the solder resist 19 is also exposed.
  • the electrode 18 can also be formed by providing at least one selected metal or alloy selected from the group consisting of tin and solder materials. Furthermore, after the opening of the solder resist 19 is formed, the pattern of the electrode 18 may be provided so as to cover the opening.
  • the wiring layer 17 and the electrode 18 are formed of copper with a thickness of 18 ⁇ m by a semi-additive method using electroless copper plating as a feeding layer, and then the opening force of the solder resist 19 is also exposed.
  • the electrode 18 can be formed by laminating the 5 ⁇ m thick nickel and the 0.5 ⁇ m thick gold in the order of the outermost surface being gold only on the surface of the electrode 18.
  • the support substrate 21 is removed (step 10).
  • the method of removing the support substrate 21 can be removed by the same removal method as the method of removing the support substrate 21 in step 11 shown in FIG. 4 (b) described above.
  • the amount to be etched of the support substrate 21 is particularly large.
  • the surface area of the support substrate 21 is large, the removal rate in the surface of the support substrate 21 becomes uneven, and the contact time of the etching barrier layer 22 with the etching medium is different from place to place, and reliable prevention of side etching is achieved. Is required.
  • the end of the etching barrier layer 22 extends beyond the end of the first metal film 12 to the outside in the surface direction of the first metal film 12, the first metal film 12 and the second metal film Side-etching of 13 can be effectively prevented, and stable wiring formation can be reliably performed.
  • the etching barrier layer 22 is removed (step 11).
  • the etching barrier layer 22 can be removed by the same removal method as the etching barrier layer 22 shown in FIG. 4C described above.
  • the etching barrier layer 22 is formed by setting the thickness to be removed thin so that the first metal film 12 contains a material that causes etching by the etching medium of the etching barrier layer 22. It is possible to suppress the occurrence of damage to the first metal film 12 due to side etching or the like in which the difference in exposure time due to the difference is small. Further, the outer force of the second metal film 13 is provided at a position 0.1 to 5 m inward of the first metal film 12, more preferably 0.2 2 m on the inner side. It is possible to suppress the occurrence of damage to the second metal film 13 due to
  • the second metal film 13 is etched. As a result, it becomes difficult to obtain a wiring board stably. Further, if the shape difference / zm between the second metal film 13 and the first metal film 12 becomes larger, it becomes impossible to form a wire with a wire width of 10 m or less, and the wiring substrate can be miniaturized and densified. It can not be achieved.
  • the wiring board 102 according to the present embodiment can be formed by performing the above steps 1 to 11.
  • the number of wiring layers is not limited to the example of two layers.
  • the insulating layer 1 can be obtained. It is also possible to form a wiring board having three or more wiring layers by alternately laminating 1 and the wiring layer 17. Also, in step 9 shown in FIG. 10 (d) and FIG. 11 (a), the wiring is performed without the solder resist 19 in this state, and the wiring is performed without the solder resist 19 in this state. It is a matter of making a substrate.
  • a recess serving as a wiring pattern is provided in the insulating layer (not shown) in which the wiring layer 17 is provided, and after a feeding layer is formed by the electroless plating method, the sputtering method, the CVD method, etc. It is also possible to form the wiring layer 17 by burying the depressions by electrolytic plating or electrolytic plating and adjusting the surface by polishing. At this time, even if a solder resist is provided on the insulating layer (not shown) as shown in FIG. 3D and step 10 shown in FIG. 4A, the solder resist 19 is not provided. In this state, step 11 may be performed to form a wiring substrate without providing the solder resist 19.
  • the opening of the solder resist 19 is provided so that the opening of the solder resist 19 is located inside the electrode 18. It may be provided to expose the entire electrode 18 larger than that shown in the example. Furthermore, after providing the electrode 18 with copper in the same step as the wiring layer 17 and forming the opening of the solder resist 19, gold, silver and copper are formed on the surface of the electrode 18 where the opening force of the solder resist 19 is also exposed.
  • the electrode 18 can also be formed by providing at least one selected metal or alloy selected from the group consisting of tin and solder materials. Furthermore, after the opening of the solder resist 19 is formed, the pattern of the electrode 18 may be provided so as to cover the opening.
  • the wiring layer 17 and the electrode 18 are formed of copper with a thickness of 18 ⁇ m by a semi-additive method using electroless copper plating as a feeding layer, and then the opening force of the solder resist 19 is also exposed.
  • the electrode 18 can be formed by laminating the 5 ⁇ m thick nickel and the 0.5 ⁇ m thick gold in the order of the outermost surface being gold only on the surface of the electrode 18.
  • Step 2 shown in FIG. 9B before forming the etching barrier layer 22, an engraving having a depth of 0.5 to 3 m is performed on the support substrate 21 using the plating resist 32 as a mask. You may form In this case, it is possible to provide a recess 15 to be finally formed by depositing the etching noria layer 22 so as to be thicker than the engraving depth. Further, by forming this engraving, the etching barrier layer 22 substantially spreads in the lateral direction, and the function of noria in the process of removing the support substrate 21 can be improved.
  • the engraving depth is less than 0., the engraving depth is different from the acid treatment for removing the acid film on the surface of the metal to be plated, which is performed in the pretreatment of the ordinary plating process. Is greater than 3 m In this case, there is a high possibility that peeling of the plating resist 32 for fine wiring will occur, and it will be difficult to form a stable wiring.
  • steps 1 and 2 shown in FIGS. 12 (a) and 12 (b) are the same as those in FIGS. 6 (a) and 6 (b) described above.
  • steps 1 and 2 shown in The same processing as steps 1 and 2 shown in) is performed (steps 1 and 2).
  • the etching barrier layer 22 and the first metal film 12 are sequentially laminated in the opening of the plating resist 32 by electrolytic plating or electroless plating. Form (step 3).
  • the etching barrier layer 22 can be similarly formed of the same material as the etching barrier layer 22 in Step 2 shown in FIG. 2 (b).
  • the first metal film 12 is formed on the surface of the etching barrier layer 22 in which the opening force of the plating resist 32 is also exposed.
  • the first metal film 12 can be formed by the same method as the method of forming the first metal film 12 of step 4 shown in FIG. 2 (d) described above. Specifically, for example, nickel having a thickness of 8 / z m and gold having a thickness of 0.2 may be stacked as the first metal film 12 in the order in which the side in contact with the etching barrier layer 22 is gold.
  • the plating resist 32 is removed (step 4).
  • a plating resist 33 having an opening is formed on the surface of the first metal film 12 (step 5).
  • the plating resist 33 can be formed by the same method as the method for forming the plating resist 33 in the step 6 shown in FIG. 5 (f) described above.
  • a photosensitive dry film resist having a thickness of 35 m can be used and patterned by a photolithographic method.
  • this opening is the first It is formed at a position 0.1 to 5 m inside the outer periphery of the metal film 12, more preferably 0.2 to 2 m inside.
  • the plating resist is formed by electrolytic plating or electroless plating.
  • a second metal film 13 is formed on the surface of the first metal film 12 exposed at the opening of the opening of the strip 33 (step 6).
  • the second metal film 13 can be formed by the same method as the method of forming the second metal film 13 in step 4 shown in FIG. 2 (d) described above. Specifically, for example, copper having a thickness of 18 m can be provided as the second metal film 13.
  • the etching barrier layer 22, the first metal film 12 and the second metal film 13 can be appropriately selected from mutually related materials in accordance with the respective purposes, and further, in each case, a single layer or a plurality of layers may be selected. It can be formed in the state.
  • the plating resist 32 is removed (step 7).
  • intergranular corrosion of the second metal film 13 to be etched can be advanced to roughen the surface as a pretreatment by the wet etching method.
  • the adhesion to the insulating layer 11 to be laminated can be improved in the subsequent steps.
  • the wiring board 102 according to the present embodiment can be formed.
  • steps 6 to 8 shown in FIGS. 10 (a) to 10 (c) insulating layers 11 and wiring layers 17 are alternately stacked to form a wiring board having three or more wiring layers. It can also be done.
  • Wiring substrate 102 is located at a position recessed from the lower surface of insulating layer 11 with first wiring layer 14 formed of first metal film 12 and second metal film 13 exposed. From this point of view, when connecting semiconductor elements with solder such as flip chips, and when mounting solder balls, the effect as a dam that suppresses solder flow at the time of reflow can be obtained. Furthermore, even in the case of connection using ultrasonic waves such as wire bonding, ultrasonic wave absorption (relaxation) is less than that of the wiring structure in which the wiring layer protrudes from the insulating layer 11, so that ultrasonic wave attenuation is small. Therefore, stable connection can be realized. Furthermore, since the first wiring layer 14 is embedded in the insulating layer 11, the stress applied when the semiconductor device is mounted on another substrate can be absorbed by the entire wiring substrate 102. Reliability improves.
  • FIG. 13 is a schematic cross-sectional view of a wiring board 103 according to the present embodiment
  • FIGS. 14 (a) to 14 (h) are schematic cross sections showing one example of a method of manufacturing the wiring board 103 according to the present embodiment.
  • FIG. 13 and 14 the same components as those in FIGS. 1 to 12 are denoted by the same reference numerals, and the detailed description thereof is omitted.
  • the side surface of the recess 15 matches the end of the first metal film 13, while in the present embodiment, the side surface of the recess 15 corresponds to the end of the first metal film 12. It is different from that of the first embodiment in that it is located on the outer side than the position of, and the other structure is the same as that of the first embodiment.
  • the first metal film 12 is embedded in the insulating layer 11, and the surface of the first metal film 12 is recessed relative to the lower surface of the insulating layer 11.
  • the insulating layer 11 is provided with a recess 15 as a recess. Further, the side surface of the recess 15 at the position where the first metal film is formed is located outside the position of the end of the first metal film 13. Further, a second metal film 13 having a similar shape of the first metal film 12 and having an area smaller than the first metal film 12 is provided on the first metal film 12 in the insulating layer 11, and the first metal film is provided.
  • a first wiring layer 14 is formed of the 12 and the second metal film 13.
  • the end of the first metal film 12 extends beyond the end of the second metal film 12 to the outside in the surface direction of the second metal film. Further, the wiring layer 17, the electrode 18 and the solder resist 19 are formed on the surface of the insulating layer 11, and the opening force of the solder resist 19 is also exposed on the surface of the electrode 18.
  • the first wiring layer 14 and the wiring layer 17 are electrically connected by the vias 16 provided in the insulating layer 11, whereby the wiring board 103 according to the present embodiment is configured.
  • the first wiring layer 14 provided on the lower surface of the insulating layer 11 so as to expose the surface at a position recessed inward than the lower surface of the insulating layer 11 can be used as the electrode on the lower surface side of the wiring substrate.
  • the shape of the recess 15 is similar to the surface shape of the first metal film 12 and has a shape larger than the surface shape of the first metal film 12.
  • the outer periphery of is located inside the recess 15.
  • the outer periphery of the first metal film 12 preferably has an outer peripheral force of 0.1 to 5 m on the inner side of the recess 15, and more preferably 0.2 to 2 m inner. It is desirable that it be provided in Further, it is more preferable that the outer periphery of the second metal film 13 be provided at a position 0.1 to 5 m inward from the outer periphery of the recess 15 and the first metal film 12. It is desirable to be provided at a position within 2 ⁇ m.
  • steps 1 and 2 shown in FIGS. 14 (a) and 14 (b) will be described with reference to FIGS. 6 (a) and (b).
  • the same processing as steps 1 and 2 shown in) is performed (steps 1 and 2).
  • an etching barrier layer 22 is formed inside the opening of the plating resist 32 by electrolytic plating or electroless plating (step 3).
  • the etching barrier layer 22 can be similarly formed of the same material as the etching barrier layer 22 of step 2 shown in FIG. 2 (b).
  • the plating resist 32 is removed (step 4).
  • a plating resist 33 having an opening is formed on the surface of the etching barrier layer 22 (step 5).
  • the plating resist 33 can be formed by the same method as the method for forming the plating resist 33 of the step 6 shown in FIG. 5 (f) described above.
  • a photosensitive dry film resist having a thickness of 35 m can be used and patterned by a photolithographic method.
  • the openings of the plating resist 33 form the first metal film 12 and the second metal film 13 on the surface of the etching barrier layer 22 exposed in the openings, the openings are The etching barrier layer 22 is formed at a position 0.1 to 5 m inside, preferably 0.2 to 2 m inside, from the outer periphery of the etching barrier layer 22. If the position where the opening is to be provided is less than 0.1 ⁇ m inside the outer periphery of the etching barrier layer 22, the first metal film 12 or the first metal film 12 that should originally be left in the subsequent removal process of the support substrate 21. Both the second metal film 13 and the second metal film 13 are etched, making it difficult to stably obtain the wiring board. In addition, when the shape difference is larger than 5 m, it becomes impossible to form a wiring having a wiring width of 10 / z m or less, and it becomes impossible to achieve miniaturization and high density of the wiring substrate.
  • the first metal film 12 and the first metal film 12 are formed on the surface of the etching barrier layer 22 in the opening of the plating resist 33 by electrolytic plating or electroless plating.
  • the second metal film 13 is formed sequentially from the first metal film 12 (step 7).
  • the first metal film 12 can be formed by the same method as the method of forming the first metal film 12 of step 4 shown in FIG. 2 (d) described above. Specifically, for example, nickel having a thickness of 8 m and gold having a thickness of 0.5 m can be provided as the first metal film 12 in the order in which the side in contact with the etching barrier layer 22 is gold.
  • a second metal film 13 is formed on the exposed surface of the first metal film 12.
  • Create The second metal film 13 can be formed by the same method as the method of forming the second metal film 13 of Step 4 shown in FIG. 2 (d) described above. Specifically, for example, copper with a thickness of 18 ⁇ m can be provided as the second metal film 13.
  • the etching barrier layer 22, the first metal film 12 and the second metal film 13 can be appropriately selected from mutually related materials in accordance with their respective purposes, and further, each may be a single layer or a plurality of layers. It can be formed in the state.
  • the plating resist 33 is removed (step 8).
  • intergranular corrosion of the second metal film 13 to be etched can be advanced to roughen the surface as a pretreatment by the wet etching method.
  • the adhesion to the insulating layer 11 to be laminated can be improved in the subsequent steps.
  • etching is performed so that the surface shape of the second metal film 13 is smaller than the surface shape of the first metal film 12 (step 6). At this time, etching is performed so that the outer periphery of the second metal film 13 is located 0.1.about.5 m inward of the outer periphery of the first metal film 12, more preferably 0.2.about.2 m inward. Apply. As a result, when the etching barrier layer 22 is removed in a later step, generation of damage to the second metal film 13 due to side etching or the like can be suppressed.
  • the etching of the second metal film 13 can be performed by the same method as the etching method of the second metal film 13 of Step 6 shown in FIG.
  • the nickel can be wet-etched with an etching solution that dissolves the copper of the second metal film 13 without dissolving the nickel of the etching layer 22 and the gold and nickel of the first metal film 12. At this time, intergranular corrosion of the second metal film 13 can be promoted to roughen the surface.
  • the wiring board 103 according to the present embodiment can be formed.
  • the insulating layers 11 and the wiring layers 17 are alternately stacked to form a wiring board having three or more wiring layers. You can also.
  • the plating resist 33 is removed after the first metal film 13 is formed.
  • a plating resist having an opening is formed on the surface of the first metal film 13, and an electrolytic plating method or an electroplating method is performed on the opening of the plating resist.
  • the second metal film 13 may be formed by an electroless plating method. In this case, intergranular corrosion of the second metal film 13 to be etched can be advanced to roughen the surface as a treatment by wet etching after removing the plating resist. By roughening the surface of the second metal film 13, the adhesion to the insulating layer 11 to be stacked in the subsequent steps can be improved.
  • an engraving having a depth of 0.5 to 3 m is formed on the support substrate 21 using the plating resist 32 as a mask. May be formed.
  • the etching barrier layer 22 may be deposited to a thickness greater than the depth of the engraving to provide a recess 15 to be finally formed.
  • the etching barrier layer 22 may be engraved and deposited to a thickness greater than the depth to form a recess 15 to be finally formed. Further, by forming this engraving, the etching noria layer 22 substantially spreads in the lateral direction, and the noria function in the step of removing the support substrate 21 can be improved.
  • the engraving depth is less than 0.5 m, the engraving depth is different from the acid treatment for removing the acid film on the surface of the metal to be plated, which is performed in the pretreatment of the ordinary plating process. If the distance is larger than 3 m, the possibility of occurrence of peeling of the plating resist 32 for fine wiring becomes high, and stable wiring formation becomes difficult.
  • the etching barrier layer 22 is formed larger than the first metal film 12 in the manufacturing process.
  • the side etching in the step of removing the support substrate 21 can be more effectively prevented, and the formation of a stable wiring substrate can be realized.
  • the side surface of the recess 15 is the first. Since the solder balls can be connected to the entire surface of the first metal film 12 by being positioned outside the position of the end portion of the metal film 12, the wiring board 102 according to the second embodiment can be obtained. Thus, the adhesion of the solder ball can be enhanced more than in the structure in which the side surface of the recess 15 coincides with the end of the first metal film 13.
  • the wiring board 103 according to the present embodiment is, when the first wiring layer 14 is connected to the semiconductor element or the like by a wire as an electrode on the lower surface side of the wiring board in the subsequent steps,
  • the side surface of the recess 15 is located on the outer side of the end portion of the first metal film 12 as in the wiring substrate 102 according to the second embodiment, so that the side surface of the recess 15 is the end of the first metal film 13. Since the opening is large as compared with the structure matching the portion, the interference between the wire bonding jig and the insulating layer 11 can be prevented.
  • FIG. 15 is a schematic cross-sectional view of a wiring board 104 according to the present embodiment
  • FIGS. 16 (a) to 16 (g) are schematic cross sections showing one example of a method of manufacturing the wiring board 104 according to the present embodiment.
  • FIG. 15 and 16 the same components as those in FIGS. 1 to 14 are designated by the same reference numerals and the detailed description thereof will be omitted.
  • the end of the first metal film 12 extends beyond the end of the second metal film 12 to the outer side in the surface direction of the second metal film.
  • the position of the end of the first metal film 12 and the position of the end of the second metal film 12 are different from each other, and the other structure is the same as that of the third embodiment.
  • the first metal film 12 is embedded in the insulating layer 11, and the surface of the first metal film 12 is recessed relative to the lower surface of the insulating layer 11.
  • the insulating layer 11 is provided with a recess 15 as a recess. Further, the side surface of the recess 15 at the position where the first metal film is formed is located outside the position of the end of the first metal film 13.
  • the second metal film 13 is provided on the first metal film 12 in the insulating layer 11, and the first wiring layer 14 is formed of the first metal film 12 and the second metal film 13. The position of the end of the first metal film 12 is the same as the position of the end of the second metal film 12.
  • the wiring layer 17, the electrode 18 and the solder resist 19 are formed on the surface of the insulating layer 11, and the surface of the opening 18 of the solder resist 19 is exposed.
  • the first wiring layer 14 and the wiring layer 17 are electrically connected by the vias 16 provided in the insulating layer 11, whereby the wiring board 104 according to the present embodiment is configured.
  • the first wiring layer 14 provided on the lower surface of the insulating layer 11 so as to expose the surface at a position recessed inward of the lower surface of the insulating layer 11 can be used as the electrode on the lower surface side of the wiring substrate.
  • the shape of the recess 15 is similar to the surface shape of the first metal film 12 and has a shape larger than the surface shape of the first metal film 12.
  • the outer periphery of is located inside the recess 15.
  • the outer periphery of the first metal film 12 preferably has an outer circumferential force of 0.1 to 5 m on the inner periphery of the recess 15, and more preferably 0.2 to 2 m inward. It is desirable that it be provided in
  • Steps 1 to 7 shown in FIGS. 16 (a) and 16 (g) are shown in FIGS. 14 (a) and 14 (g), similarly to the method of manufacturing wiring board 103 according to the third embodiment described above. Perform the same process as steps 1 to 7 (steps 1 to 7).
  • the subsequent steps perform the same processing as steps 7 to 12 shown in Figs.
  • the wiring board 104 according to the present embodiment can be formed.
  • the insulating layers 11 and the wiring layers 17 are alternately stacked to form a wiring board having three or more wiring layers. You can also.
  • an engraving having a depth of 0.5 to 3 m is formed on the support substrate 21 using the plating resist 32 as a mask. May be formed.
  • the etching barrier layer 22 may be deposited to a thickness greater than the depth of the engraving to provide a recess 15 to be finally formed.
  • the etching barrier layer 22 may be engraved and deposited to a thickness greater than the depth to form a recess 15 to be finally formed. Further, by forming this engraving, the etching noria layer 22 substantially spreads in the lateral direction, and the noria function in the step of removing the support substrate 21 can be improved.
  • the engraving depth is less than 0.5 m, the engraving depth is different from the acid treatment for removing the acid film on the surface of the metal to be plated, which is performed in the pretreatment of the ordinary plating process. If the distance is larger than 3 m, the possibility of occurrence of peeling of the plating resist 32 for fine wiring becomes high, and stable wiring formation becomes difficult.
  • the side surface of the recess 15 is the first metal film Since the solder ball can be connected to the entire surface of the first metal film 12 by being located outside the position of the end of 12, the adhesion of the solder ball can be further improved.
  • the wiring board 104 according to the present embodiment is a side surface of the recess 15 when the first wiring layer 14 is connected to a semiconductor element or the like by a wire as an electrode on the lower surface side of the wiring board in a later step. Is located outside the position of the end of the first metal film 12, so that the opening of the insulating layer 11 is large! /, So that interference between the wire bonding jig and the insulating layer 11 is prevented. Can.
  • FIG. 17 is a schematic cross-sectional view of a wiring board 105 according to the present embodiment
  • FIGS. 18 (a) and 18 (b) are schematic cross sections showing one example of a method of manufacturing the wiring board 105 according to the present embodiment.
  • FIG. 17 and 18 the same components as those in FIGS. 1 to 16 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the wiring substrate 101 has the solder resist 19 only on the upper surface of the insulating layer 11, whereas in the present embodiment, the wiring substrate 101 has the solder resist 19 on the lower surface of the insulating layer 11.
  • the third embodiment is also different from the first embodiment in that the solder resist 20 is included, and the other structure is the same as that of the first embodiment.
  • the solder resist 20 corresponds to the first wiring layer 14 and the insulating layer also on the lower surface side of the wiring board 101 according to the first embodiment described above. Necessary parts such as electrodes are opened and provided so as to cover the edge layer 11.
  • the solder resist 20 As the material of the solder resist 20, an epoxy, acrylic, urethane, or polyimide organic material may be used, and if necessary, a filler or the like of an inorganic material or an organic material may be added. It may be done.
  • the solder resist 20 can be formed to a thickness of 15 m using, for example, a liquid epoxy-based solder resist.
  • the first metal film 12 is mainly made of at least one selected from gold, silver, nickel, copper, aluminum, nickel, platinum, rhodium, tin, and a group power which is also a solder material power. It may be a single layer or a laminated structure of a plurality of metals as needed.
  • the outermost surface of the first metal film 12 to which the opening force of the solder resist 20 is also exposed is any one material such as copper, gold, palladium, silver, aluminum, tin or a solder material suitable for connection, or It is preferable that it also becomes an alloying power which also becomes a plurality of metal powers.
  • solder resist 20 is laminated by spin coating, die coating, curtain coating, alpha coating or printing if the material is liquid, and if the material of the solder resist 20 is a dry film, laminating, pressing It can form by laminating
  • a liquid epoxy-based solder resist can be used to be formed to a thickness of 15 m.
  • the opening of the solder resist 20 can be formed by a photolithography method if the material of the solder resist 20 is a photosensitive organic material and has a high pattern resolution.
  • the opening of the solder resist 20 is formed by laser processing, dry etching or blasting. be able to.
  • solder resist 20 After the solder resist 20 is opened, a metal for connection can be formed on the surface of the exposed first wiring layer 14. Furthermore, after the pattern of the solder resist 20 is formed, a pattern of an electrode can be provided so as to cover the opening. Furthermore, using the solder resist 20 as a mask, the surface metal of the first wiring layer 14 is removed to expose the connection metal.
  • step 8 shown in FIG. 6 or 7 shown in FIG. 6 of the method for manufacturing the wiring substrate 101 also removes the support substrate 21 and forms the solder resist 20 without removing the etching barrier layer 22.
  • the etching barrier layer 22 exposed in the opening of the solder resist 20 may be removed using the solder resist 20 as a mask to expose the first wiring layer 14.
  • a connection metal may be formed on the surface of the first wiring layer 14 exposed by this, or an electrode pattern may be provided to cover the opening of the solder resist 20.
  • the solder resist 19 on the surface side of the wiring board 105 may not be provided.
  • solder resist is applied to the lower surface of the wiring board 102 according to the second embodiment of the present invention.
  • first wiring layer 14 and the insulating layer 11 it is possible to provide the necessary portions such as electrodes in an open state.
  • the wiring substrate 105 according to the present embodiment includes a flip chip or the like performed on the lower surface side of the wiring substrate. As compared with the connection of the semiconductor element with the solder or the mounting of the solder balls, the effect as a dam for suppressing the reflow solder flow is surely obtained, and the wiring density in the first wiring layer 14 can be improved.
  • the wiring board 102 even if the recess 15 is provided on the lower surface side of the wiring board, the wiring is routed when mounting a flip chip connection or a solder ball. For reasons of convenience, the effect as a dam for preventing the flow of solder due to the depression 15 can not be expected.
  • the solder resist 20 may be provided on the lower surface side of the insulating layer 11 as in the present embodiment. Preferred.
  • the solder resists 19 and 20 are materials having a large curing shrinkage due to the materials, and therefore deformation of the wiring board due to the curing shrinkage is likely to occur. For this reason, by providing the solder resist 19 and the solder resist 20 on the upper and lower surfaces of the insulating layer 11, it is possible to balance the cure shrinkage, and the warpage of the wiring board 105 can be reduced.
  • FIG. 19 is a schematic sectional view of a wiring board 106 according to the present embodiment
  • FIG. 20 (a) is a schematic bottom view of the wiring board 101 according to the first embodiment
  • FIGS. 20 (b) and 20 (c) are FIGS. 21 (a) to 21 (b) are schematic cross-sectional views showing an example of a method of manufacturing the wiring board 106 according to the present embodiment in a step-by-step manner.
  • FIGS. 19 to 21 the same components as those in FIGS. 1 to 18 are denoted by the same reference numerals and the detailed description thereof will be omitted.
  • the present embodiment differs from the wiring substrate 101 according to the above-described first embodiment in that a metal frame 35 is provided on a part of the lower surface of the insulating layer 11, and the others are the first embodiment. It has the same structure as the form.
  • a metal frame 35 is provided on the lower surface side of the wiring board 101 according to the above-described first embodiment.
  • the metal frame 35 is used to maintain the rigidity and resistance of the wiring board during and after the manufacture of the wiring board. And is formed of at least one material selected from the group consisting of stainless steel, iron, nickel, copper and aluminum.
  • FIG. 20 (a) is a schematic bottom view of the wiring board 101 according to the first embodiment.
  • This wiring board 101 is shown by way of example in which a corresponding pattern is imposed so as to mount a plurality of semiconductor elements, and for this wiring board 101, as shown in FIG.
  • the metal frame 35 can be provided only on the outer periphery of the substrate 101 in the lateral direction, and as shown in FIG. 20C, the outer periphery of the wiring substrate 101 is not limited to the outer periphery only in the lateral direction.
  • a metal frame 35 can also be provided.
  • Step 1 a mask consisting of at least one of an organic material, an inorganic material and a metal is formed on a portion to be left as a metal frame 35, and any of wet etching, dry etching, blasting or grinding A mask is formed by any method or a combination of these methods, and the support substrate 21 at the site is removed.
  • the metal frame 35 is formed by the grinding method, the mask may not be formed. Thereby, the metal frame 35 is directly formed on the surface of the insulating layer 11 on the surface on which the first wiring layer 14 is provided.
  • the metal frame 35 can be provided directly on the surface of the insulating layer 11 by the method described above. For example, if the support substrate 21 is copper having a thickness of 0.25 mm and the etching barrier layer 22 is nickel having a thickness of 3 ⁇ m, a metal frame is formed by the support substrate 21 and the etching barrier layer 22. 35 is formed.
  • the metal frame 35 can be provided by separately preparing the metal frame 35 and attaching it to the surface of the insulating layer 11 with an adhesive.
  • a metal frame can be provided on the surface provided with the solder resist 19 on the lower surface of the wiring substrate, and if necessary, metal frames 35 can be provided on both the front and back surfaces. .
  • the metal frame 35 is formed on the outer peripheral portion of the wiring board on which a plurality of semiconductor elements are mounted. However, it may be formed in a pattern portion on which a good semiconductor element is mounted.
  • the wiring board 102 according to the second embodiment, the wiring board 103 according to the third embodiment, the wiring board 104 according to the fourth embodiment, and the wiring board 105 according to the fifth embodiment are similar to the metal.
  • a frame 35 can also be provided.
  • the wiring substrate 106 according to the present embodiment includes the wiring substrate 101 according to the first embodiment, the wiring substrate 102 according to the second embodiment, and the wiring substrate 103 according to the third embodiment, and the fourth embodiment.
  • the rigidity of the wiring board can be obtained by the metal frame 35, so that the control of the handling property and the warpage shape of the wiring board becomes easy. As a result, it is possible to improve the assemblability and mounting reliability of the wiring board.
  • FIG. 22 is a schematic cross-sectional view of a wiring board 107 according to the present embodiment.
  • the same components as those in FIGS. 1 to 21 are denoted by the same reference numerals, and the detailed description thereof is omitted.
  • the etching barrier layer 22 is provided on the entire surface of the support substrate 21, and the first metal film 12 is provided on the etching barrier layer 22.
  • a second metal film 13 having a similar shape of the first metal film 12 and having an area smaller than that of the first metal film 12 is provided on the first metal film 12.
  • a first wiring layer 14 is formed of the metal film 13 and the metal film 13. The end of the first metal film 12 extends beyond the end of the second metal film 12 to the outside in the surface direction of the second metal film. Then, the insulating layer 11 is provided to cover the etching noria layer 22 and the first wiring layer 13.
  • the wiring layer 17, the electrode 18 and the solder resist 19 are formed on the surface of the insulating layer 11, and the surface of the electrode 18 is exposed from the opening of the solder resist 19.
  • a portion of the first wiring layer 14 and the wiring layer 17 are electrically connected to the via holes 34 provided in the insulating layer 11 by the vias 16 in which the conductor is embedded, whereby the wiring according to the present embodiment is realized.
  • the substrate 107 is configured.
  • the supporting substrate 21 it is preferable to use a sheet-shaped foil or plate which also has a conductive material strength, or a material obtained by laminating a conductive material on the surface of an insulating material or a rigid metal material.
  • conductive materials in metallic materials, stainless steel, iron, At least one member selected from the group consisting of nickel, copper, titanium, manganese and aluminum can be selected.
  • the conductivity is a desired characteristic, it is possible to select an organic material having conductivity.
  • a copper plate having a thickness of 0.25 mm can be used as the support substrate 21.
  • the same material as that of the above-described first embodiment can be used.
  • the insulating layer 11 for example, a material obtained by impregnating an epoxy non-woven material with an alumina non-woven fabric can be used, and the thickness on the wiring layer 17 can be 50 m.
  • the same material as that of the above-described first embodiment can be used. Specifically, for example, 3 m thick nickel can be used.
  • the same material as that of the above-described first embodiment can be used.
  • the first metal film 12 nickel with a thickness of 8 ⁇ m and gold with a thickness of 0.5 ⁇ m are used.
  • the second metal film 13 can be provided with copper having a thickness of 18 m.
  • first wiring layer 14 is embedded in the insulating layer 11 with the surface exposed, and the surface shape of the second metal film 13 is similar to the surface shape of the first metal film 12.
  • the outer shape of the second metal film 13 is smaller than the surface shape of the first metal film 12, and the outer periphery of the second metal film 13 is located inside the first metal film 12.
  • the via 16 provided in the insulating layer 11 has a via hole 34 formed in the insulating layer 11, and then a conductive material is electrolytically plated in the via hole 34, an electroless plating method, an inkjet method, or the like. It can be provided by filling by a printing method or the like or by making the wall surface of the via hole 34 follow.
  • a conductive material the same material as that of the above-described first embodiment can be used.
  • Wiring layer 17 can be provided using the same material as that of the above-described first embodiment, and by the same manufacturing method as that of the above-described first embodiment.
  • the wiring layer 17 can be formed of, for example, copper, and its thickness can be set to, for example, 18 / zm.
  • a part of the wiring layer 17 is formed by the vias 16. And the other wiring layer 17 is connected to the first wiring layer 14.
  • the electrode 18 is also provided on the insulating layer 11 or on the via 16 so as to extend over the insulating layer 11 and is electrically connected to the first wiring layer 14 through the wiring layer 17 or the via 16.
  • the electrode 18 can be formed using the same material as that of the first embodiment described above.
  • the solder resist 19 is formed for the purpose of surface circuit protection of the wiring board 106 and expression of flame retardancy.
  • the solder resist 19 the same material as that of the above-described first embodiment can be used.
  • the solder resist 19 can be formed to have a thickness of 25 / z m using, for example, a liquid epoxy-based solder resist.
  • the opening of the solder resist 19 is located inside the electrode 18, and the opening of the force solder resist 19 is larger than the example shown in FIG. It may be provided to be exposed.
  • the electrode 18 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin and a solder material only on the surface exposed from the opening of the solder resist 19. .
  • the pattern of the electrode 18 may be provided to cover the opening.
  • the electrode 18 can also be provided in the same step as the wiring layer 17.
  • the electrode 18 is provided with, for example, 18 m thick copper, and the opening force of the solder resist 19 is only 5 m thick nickel and 0 thick Gold can be provided in the order in which the outermost surface is gold.
  • the wiring substrate can be used without the solder resist 19 provided.
  • the wiring board 107 according to the present embodiment is the same as steps 1 to 7 shown in FIGS. 2 (a) to (f) and 3 (a) of the method for manufacturing the wiring board 101 according to the first embodiment described above.
  • a via hole 34 is formed in the conductor layer 11 with respect to a part of the first wiring layer 14, and a conductive material is electrolytically plated in the via hole 34, an electroless plating method, an inkjet method, or printing. It can be provided by filling by law or the like, or by making the wall surface of the via hole 34 follow.
  • Conductivity The same materials as those of the first embodiment described above can be used as the material of the above.
  • steps 9 and 10 shown in FIGS. 3 (c) and 3 (d) are performed to obtain the wiring board 107 according to the present embodiment.
  • the manufacturing method up to the step before step 7 shown in FIG. 3 (a) may use any of the manufacturing methods shown in FIGS. 5 to 7 described above.
  • the etching barrier layer is formed by connecting a part of the wiring layer 17 formed on the surface of the insulating layer 11 to the first wiring layer 14 by the vias 16. 22 and the conductive portion of the support substrate 21 can be used as GND. In addition, when a material with good heat dissipation is used for the support substrate 12, heat can be dissipated effectively.
  • FIG. 23 is a schematic cross-sectional view of a wiring board 108 according to the present embodiment.
  • the same components as those in FIGS. 1 to 22 are denoted by the same reference numerals, and the detailed description thereof will be omitted.
  • the etching barrier layer 22 is provided on the entire surface of the support substrate 21, whereas in the present embodiment, the etching barrier layer 22 is in contact with the lower surface of the first wiring layer 14.
  • the etching barrier layer 22 having the same shape as the first metal film 12 or a similar shape of the first metal film 12 and having a larger area than the first metal film 12 exposes the surface to the support substrate 21. It differs in that it is provided and has the same structure as that of the seventh embodiment except for that.
  • the etching barrier layer 22 is provided on the portion of the support substrate 21 where the first metal film 12 is to be provided, with the surface exposed.
  • a first metal film 12 is provided on the second metal film 22, and a second metal film 13 having a similar shape to the first metal film 12 and having a smaller area than the first metal film 12 is provided on the first metal film 12.
  • a first wiring layer 14 is formed by the first metal film 12 and the second metal film 13. The end of the first metal film 12 extends beyond the end of the second metal film 12 to the outside in the surface direction of the second metal film.
  • An insulating layer 11 is provided to cover the etching nolia layer 22 and the first wiring layer 13.
  • the wiring layer 17, the electrode 18 and the solder resist 19 are formed on the surface of the insulating layer 11, and the surface of the electrode 18 is exposed also by the opening force of the solder resist 19.
  • a portion of the first wiring layer 14 and the wiring layer 17 are conducted to the via holes 34 provided in the insulating layer 11.
  • the vias 16 embedded in the body are electrically connected to form the wiring board 108 according to the present embodiment.
  • the support substrate 21 can use the same material as that of the above-described seventh embodiment. Specifically, for example, a copper plate having a thickness of 0.25 mm can be used as the support substrate 21.
  • the same material as that of the first embodiment described above can be used.
  • the insulating layer 11 for example, a material obtained by impregnating epoxy in an anti-woven fabric can be used, and the thickness on the wiring layer 17 can be 50 m.
  • etching barrier layer 22 As the etching barrier layer 22, the same material as that of the first embodiment described above can be used.
  • the same material as that of the above-described first embodiment can be used.
  • nickel having a thickness of 8 ⁇ m and gold having a thickness of 0.5 ⁇ m are used as the first metal film 12, and the side to which the lower surface force of the insulating layer 11 is also exposed is gold.
  • the second metal film 13 can be provided with copper having a thickness of 18 m.
  • the first wiring layer 14 is embedded in the insulating layer 11 with the surface exposed, and the surface shape of the second metal film 13 is a similar shape of the surface shape of the first metal film 12.
  • the outer shape of the second metal film 13 is smaller than the surface shape of the first metal film 12, and the outer periphery of the second metal film 13 is located inside the first metal film 12.
  • the via 16 provided in the insulating layer 11 can be provided by the same manufacturing method as the above-described seventh embodiment, using the same material as that of the above-described first embodiment.
  • Wiring layer 17 can be provided using the same material as that of the above-described first embodiment, and by the same manufacturing method as that of the above-described first embodiment.
  • the wiring layer 17 can be formed of, for example, copper, and the thickness thereof can be set to, for example, 18 / z m.
  • a part of the wiring layer 17 is connected to the first wiring layer 14 by the via 16, and the other wiring layer 17 is connected to the first wiring layer 14.
  • the electrode 18 is provided on the insulating layer 11 or the via 16 so that the force is also applied to the insulating layer 11, and the wiring It is electrically connected to the first wiring layer 14 through the layer 17 or the via 16.
  • the electrode 18 can be formed using the same material as that of the first embodiment described above.
  • the solder resist 19 is formed for the purpose of surface circuit protection of the wiring board 108 and expression of flame retardancy.
  • the solder resist 19 the same material as that of the above-described first embodiment can be used.
  • the solder resist 19 can be formed to have a thickness of 25 / z m using, for example, a liquid epoxy-based solder resist.
  • the opening of the solder resist 19 is located inside the electrode 18, and the opening of the force solder resist 19 is larger than that in the example shown. It may be provided to be exposed.
  • the electrode 18 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin and a solder material only on the surface exposed from the opening of the solder resist 19. .
  • the pattern of the electrode 18 may be provided to cover the opening.
  • the electrode 18 can also be provided in the same step as the wiring layer 17.
  • the electrode 18 is provided with, for example, 18 m thick copper, and the opening force of the solder resist 19 is only 5 m thick nickel and 0 thick Gold can be provided in the order in which the outermost surface is gold.
  • the wiring substrate can be used without the solder resist 19 provided.
  • the wiring board 108 according to the present embodiment is the same as the steps 1 to 6 shown in FIGS. 6 (a) to 6 (f) of the method for manufacturing the wiring board 101 according to the first embodiment described above or FIGS.
  • steps 1 to 8 shown in (h) are performed
  • step 7 shown in FIG. 3 (a) is performed, and then a via hole 34 is formed in the conductor layer 11 for a part of the first wiring layer 14
  • the conductive material can be filled in the via hole 34 by an electrolytic plating method, an electroless plating method, an inkjet method, a printing method or the like, or can be provided by following the wall surface of the via hole 34.
  • the conductive material the same material as that of the above-described first embodiment can be used.
  • Steps 9 and 10 shown in FIGS. 3 (c) and 3 (d) are performed, whereby the method according to the present embodiment is performed.
  • the wiring board 107 is obtained.
  • the method of filling the etching barrier layer 22 in the engraving 36 is not limited to the electrolytic plating method or the electroless plating method, and the filling can also be performed by a sputtering method, a vapor deposition method, a printing method or the like.
  • the depth of the engraving 36 is 3 m
  • the etching barrier layer 22 is formed with a thickness of 3 m as the etching barrier layer 22, whereby the surface of the support substrate 21 and the surface of the etching barrier layer 22 are It can be provided on the same plane.
  • the operation and action of the wiring board 108 according to the present embodiment are the same as the action and action of the wiring board 107 described above.
  • FIG. 24 is a schematic cross-sectional view of a wiring board 109 according to the present embodiment.
  • the same components as those in FIGS. 1 to 23 are denoted by the same reference numerals, and the detailed description thereof will be omitted.
  • the etching barrier layer 22 is provided on the entire surface of the support substrate 21, whereas in the present embodiment, the etching barrier layer 22 is in contact with the lower surface of the first wiring layer 14.
  • An etching barrier layer 22 having the same shape as the first metal film 12 or a similar shape of the first metal film 12 and having an area larger than that of the first metal film 12 is provided. Has the same structure as that of the seventh embodiment.
  • the etching noria layer 22 is provided on the surface of the support substrate 21 in the portion where the first metal film 12 is provided, and the etching barrier layer is provided.
  • a first metal film 12 is provided on the second metal film 22, and a second metal film 13 having a similar shape to the first metal film 12 and having a smaller area than the first metal film 12 is provided on the first metal film 12.
  • a first wiring layer 14 is formed by the first metal film 12 and the second metal film 13. The end of the first metal film 12 extends to the outside in the surface direction of the second metal film more than the end of the second metal film 12. Then, the insulating layer 11 is provided to cover the etching nolia layer 22 and the first wiring layer 13.
  • a wiring layer 17, an electrode 18, and a solder resist 19 are formed on the surface of the insulating layer 11, and the surface of the electrode 18 is exposed from the opening of the solder resist 19.
  • a portion of the first wiring layer 14 and the wiring layer 17 are electrically connected to the via holes 34 provided in the insulating layer 11 by the vias 16 in which the conductor is embedded, whereby the wiring board 109 according to the present embodiment is formed. Is configured.
  • the outer peripheral shape of the surface horizontal to the back surface of the support substrate 21 of the etching barrier layer 22 and the first metal film 12 is the same, but the present invention is not limited to this.
  • the first metal film 12 whose shape is larger than the outer peripheral shape of the first metal film 12 may be located inside the etching barrier layer 22. In this case, the outer peripheral shapes of the first metal film 12 and the second metal film may be the same.
  • the support substrate 21 can use the same material as that of the seventh embodiment described above. Specifically, for example, a copper plate having a thickness of 0.25 mm can be used as the support substrate 21.
  • the same material as that of the above-described first embodiment can be used.
  • the insulating layer 11 for example, a material obtained by impregnating epoxy in an anti-woven fabric can be used, and the thickness on the wiring layer 17 can be 50 m.
  • the same material as that of the above-described first embodiment can be used.
  • the same material as that of the above-described first embodiment can be used.
  • nickel having a thickness of 8 ⁇ m and gold having a thickness of 0.5 ⁇ m are used as the first metal film 12.
  • the second metal film 13 can be provided with copper having a thickness of 18 m.
  • the first wiring layer 14 is embedded in the insulating layer 11 with the surface exposed, and the surface shape of the second metal film 13 is a similar shape of the surface shape of the first metal film 12.
  • the outer shape of the second metal film 13 is smaller than the surface shape of the first metal film 12, and the outer periphery of the second metal film 13 is located inside the first metal film 12.
  • the via 16 provided in the insulating layer 11 can be provided by the same manufacturing method as that of the above-described seventh embodiment, using the same material as that of the above-described first embodiment.
  • Wiring layer 17 can be provided by the same manufacturing method as that of the first embodiment described above, using the same material as that of the first embodiment described above.
  • the wiring layer 17 can be formed of, for example, copper, and its thickness can be set to, for example, 18 / zm.
  • a part of the wiring layer 17 is formed by the vias 16. And the other wiring layer 17 is connected to the first wiring layer 14.
  • the electrode 18 is also provided over the insulating layer 11 or the via 16 and also over the insulating layer 11 and is electrically connected to the first wiring layer 14 through the wiring layer 17 or the via 16.
  • the electrode 18 can be formed using the same material as that of the first embodiment described above.
  • the solder resist 19 is formed for the purpose of surface circuit protection of the wiring board 109 and expression of flame retardancy.
  • the solder resist 19 the same material as that of the above-described first embodiment can be used.
  • the solder resist 19 can be formed to have a thickness of 25 / z m using, for example, a liquid epoxy-based solder resist.
  • the opening of the solder resist 19 is located inside the electrode 18, and the opening of the force solder resist 19 is larger than the example shown in FIG. It may be provided to be exposed.
  • the electrode 18 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin and a solder material only on the surface exposed from the opening of the solder resist 19. .
  • the pattern of the electrode 18 may be provided to cover the opening.
  • the electrode 18 can also be provided in the same step as the wiring layer 17.
  • the electrode 18 is provided with, for example, copper having a thickness of 18 m, and the opening force of the solder resist 19 has a thickness of 5 m and nickel having a thickness of 5 m.
  • Gold can be provided in the order in which the outermost surface is gold.
  • the wiring substrate can be used without the solder resist 19 provided.
  • the wiring board 109 according to the present embodiment is obtained by performing steps 1 to 5 shown in FIGS. 9A to 9E of the method for manufacturing the wiring board 102 according to the above-described second embodiment, and then FIG. Step 6 shown in (a) is performed, and then a via hole 34 is formed in the conductor layer 11 for a part of the first wiring layer 14, and a conductive material is electrolytically plated in the via hole 34, It is filled by electroless plating method, ink jet method, printing method or the like, or the wall surface of via hole 34 is made to follow.
  • the conductive material the same material as that of the above-described first embodiment can be used.
  • steps 8 and 9 shown in FIGS. 10 (c) and 10 (d) are performed to obtain the wiring board 109 according to the present embodiment. Further, as the manufacturing method up to the step prior to step 6 shown in FIG. 10 (a), any of the manufacturing methods shown in FIG. 12, FIG. 14 or FIG. 16 described above may be used.
  • the operation and action of the wiring board 109 according to the present embodiment are the same as the action and action of the wiring board 107 described above.
  • a capacitor may be provided at a desired position of the wiring board to serve as a noise filter for the circuit.
  • dielectric materials constituting the capacitor titanium oxide, tantalum oxide, Al 2 O, SiO, ZrO, H
  • Metal oxides such as 2 3 2 2 2 fO or Nb 2 O, BST (Ba 2 Sr 2 TiO 2), PZT (Pb Zr Ti 2 O 3) or
  • a velovskite-based material such as PLZT (Pb La Zr Ti O 2) or a Bi-based layered composite of 1-yyx 1-x 3 2 2 9 such as SrBi Ta O 2 It is preferable that it is a thing. However, 0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l.
  • a dielectric material constituting the capacitor an organic material mixed with an inorganic material or a magnetic material may be used.
  • one or more layers of insulating layer 11 are made of a material having a dielectric constant of 9 or more, and desired positions of first wiring layer 14, wiring layer 17 or electrode 18 located above and below this.
  • a capacitor may be provided to act as a noise filter for the circuit by forming the counter electrode on the As a dielectric material constituting the capacitor, gold such as Al 2 O, ZrO, HfO or Nb 2 O
  • Perovskite-based materials such as 2 3 2 2 2 5 5 oxides, BST (Ba Sr _ TiO 2), PZT (PbZr Ti O;) or PLZT (Pb _ La Zr Ti O 4) or Bi-based layers such as SrBi Ta O It is a compound
  • an organic material or the like in which an inorganic material or a magnetic material is mixed may be used.
  • FIGS. 25 (a) to (f) and FIGS. 26 (a) to (d) are schematic cross-sectional views showing an example of a method of manufacturing a wiring board according to the present invention in a stepwise manner.
  • FIGS. 25 and 26 the same components as those in FIGS. Description is omitted.
  • the etching barrier layer 22, the first wiring layer 14, the insulating layer 11, the via 16, the wiring layer 17, the electrode 18 and the solder resist 19 are formed on both sides of the support substrate 21. After forming the support substrate 21. Note that cleaning and heat treatment will be appropriately performed between each process.
  • the supporting substrate 21 is subjected to processing such as wet cleaning, dry cleaning, planarization or roughening if necessary (step 1).
  • a conductive material or a material having a conductive film formed on the surface preferably having a suitable rigidity, a semiconductor wafer material such as silicon, sapphire or GaAs or metal, quartz, glass, Ceramics or printed boards can be used.
  • the conductive material or the material of the conductive film can be selected from at least one of the group consisting of metals, semiconductor materials and organic materials having desired electrical conductivity.
  • the support substrate 21 in order to divide the support substrate 21 in a later step, it is also possible to use, as the support substrate 21, a combination of a plurality of materials, or a mechanical integration with a jig or the like. In addition, it is also possible to use, as the support substrate 21, one having a peeling layer whose adhesion is weaker than that of other interfaces on the interface of the conductive film on the surface of the support substrate 21 or the other part thereof. Specifically, for example, a composite material in which a laminated copper foil in which a thin copper foil having a thickness of 0.002 mm is adhered to a copper foil having a thickness of 0.01 mm is laminated on both sides of a printed board is used as a support substrate 21. be able to.
  • the etching barrier layer 22 is formed on the front and back surfaces of the support substrate 21 by an electrolytic method, an electroless plating method, a sputtering method, a vapor deposition method, a CVD method or Form by printing method etc. (Step 2).
  • the etching barrier layer 22 is provided to prevent damage such as side etching of the first wiring layer 14 when the support substrate 21 or the conductive film formed on the surface of the support substrate 21 is etched away.
  • a material is selected which is resistant to an etching solution for etching away the support substrate 21 or the conductive film formed on the surface of the support substrate 21.
  • the etching nolia layer 22 may be made of at least one material selected from gold, silver, nickel, copper, aluminum, noridium, platinum and rhodium, and may be a single layer or a plurality of layers if necessary. It may be a laminated structure made of metal. Specifically, it can be, for example, 3 m thick nickel.
  • the plating resist 32 is formed on the etching barrier layer 22 by providing an opening in the portion where the first wiring layer 14 is to be formed (step 3).
  • the method of forming the plating resist 32 is as follows: if the plating resist 32 is liquid, it is laminated by spin coating, die coating, curtain coating, alpha coating or printing, etc.
  • the plating resist 32 is a dry film, laminating method or lamination method is used. After laminating by press method etc., treatment such as drying is applied and hardened, and if the plating resist 32 is photosensitive, it is patterned by photolithographic method etc. If it is non-photosensitive, it is patterned by the laser method etc. can do. Specifically, for example, a photosensitive dry film resist having a thickness of 35 m can be used and patterned by a photolithography method.
  • the first metal film 12 and the second metal film 13 are sequentially stacked in the opening of the plating resist 32 by electrolytic plating or electroless plating. Form a film (step 4).
  • the first metal film 12 is formed on the surface of the etching barrier layer 22 exposed in the opening of the plating resist 32.
  • the first metal film 12 is a metal film remaining on the lower surface of the wiring substrate 101 after the support substrate 21 and the etching barrier layer 22 are removed, and functions as an electrode for connecting to an external electronic component or the like.
  • the etching barrier layer 22 is etched away, in order to prevent side etching of the metal material and the second metal film which are formed or laminated as the first metal film 12, the etching barrier layer 2 in the first metal film 12.
  • the metal material formed to be in contact with the second layer 2 and to cover the etching barrier layer 22 uses a material resistant to the etching solution of the etching barrier layer 22.
  • the first metal film 12 at least one selected from a group consisting of gold, silver, nickel, copper, aluminum, palladium, platinum, rhodium, tin and a solder material is used as a main material, and a single material is used if necessary. It may be a layered structure of layers or plural kinds of metals. Specifically, for example, nickel having a thickness of 8 ⁇ m and gold having a thickness of 0.5 ⁇ m can be provided as the first metal film 12 in the order in which the side in contact with the etching barrier layer 22 is gold. .
  • the second metal film 13 is a metal film remaining on the lower surface of the wiring substrate 101 together with the first metal film 12 after removing the support substrate 21 and the etching layer 22 and is the main body of electric conduction. It is a thing.
  • the second metal film 13 is mainly composed of at least one selected from gold, silver, nickel, copper, aluminum, noradium, platinum, rhodium, tin, and a group of solder materials, and the first metal film is mainly composed of the first metal film. As in 12, it may be a laminated structure of a single layer or plural kinds of metals as needed. Also, the first metal film 12 and the second metal film 13 may be made of the same material. Specifically, for example, 18 m thick copper can be provided as the second metal film 13.
  • the etching barrier layer 22, the first metal film 12 and the second metal film 13 can be appropriately selected from mutually related materials in accordance with their respective purposes, and further, in each case, a single layer or a plurality of layers may be selected. It can be formed in the state.
  • the plating resist 32 is removed (step 5). At this time, the outer peripheral shapes of the surfaces horizontal to the front and back surfaces of the support substrate 21 of the first metal film 12 and the second metal film 13 are the same.
  • etching is performed so that the surface shape of the second metal film 13 is smaller than the surface shape of the first metal film 12 (step 6).
  • the outer periphery of the second metal film 13 is located 0.1.about.5 m inward from the outer periphery of the first metal film 12, and more preferably 0.2.about.2 .mu.m inward. Apply etching.
  • the etching method of the second metal film 13 is based on the strength of the material used for the etching barrier layer 22 and the first metal film 12.
  • the etching method has resistance to this etching method, and the etching method
  • the etching rate difference may be caused by the combination of the second metal film 13 and the etching barrier layer 22 and the first metal film 12 at a faster rate than the etching barrier layer 22 and the first metal film 12. It can be done by When the etching of the second metal film 13 is performed by a wet etching method, intergranular corrosion of the second metal film 13 to be etched can be promoted to roughen the surface.
  • wet etching can be performed using an etching solution that does not dissolve nickel of the etching barrier layer 22 and gold and nickel of the first metal film 12 but dissolves copper of the second metal film 13.
  • the insulating layer 11 can be formed of, for example, a photosensitive or non-photosensitive organic material, and the organic material is, for example, an epoxy resin, an epoxy atalylate resin, a urethane atalylate resin, a polyester resin, A woven or non-woven fabric made of phenolic resin, polyimide resin, BCB, PBO, polynorbornene resin, etc., or glass cloth or aramid fiber, etc., epoxy resin, epoxy atalilate resin, urethane atalilate resin.
  • polyester resin phenyl resin, polyimide resin, BCB, PBO or polynorbornene resin
  • materials using polyimide resin, PBO, and woven or non-woven fabric have high mechanical properties such as film strength, tensile modulus of elasticity and elongation at break, so that high reliability can be obtained.
  • a material in which an aramid non-woven fabric is impregnated with epoxy can be used, and the thickness on the wiring layer 17 can be 50 m.
  • the insulating layer 11 is laminated by spin coating, die coating, curtain coating, alpha coating or printing, etc., and the material of the insulating layer 11 is a dry film, copper foil with resin. Or, if it is a pre-preder etc., it can be formed by laminating by lamination method, pressing method or a method of adding vacuum atmosphere to these, etc., and curing by heat treatment such as drying during lamination or after lamination. .
  • a via hole 34 is formed in the insulating layer 11 (step 8).
  • the via hole 34 can be formed by a photolithography method when a photosensitive material is used for the insulating layer 11 and the pattern resolution is high!
  • the via hole 34 can be formed by a laser method, a dry etching method or a blast method.
  • the insulating film 11 is formed, and the surface of the insulating film 11 is scraped by polishing to expose the plating post to provide the via 16.
  • the via 16 can be provided in the insulating layer 11 without providing the via hole 34.
  • a material in which an aramid nonwoven fabric is impregnated with epoxy is used as the insulating layer 11, and the via hole 34 can be provided by a laser covering method.
  • a conductive material is formed in the via hole 34 to form a via 16 and the wiring layer 17 and the electrode 18 are formed (step 9).
  • the vias 16 lead into the via holes 34. It can be provided by filling the conductive material by an electrolytic plating method, an electroless plating method, an ink jet method, a printing method or the like, or making the wall surface of the via hole 34 follow.
  • a conductor for forming a wiring layer can be provided at the same time as providing the wiring layer 17 by embedding a conductor for forming the wiring layer.
  • metal materials such as copper, gold, silver, tin, nickel and solder materials or alloys of these can be used.
  • cleaning may be performed by wet etching, dry etching, or a combination thereof in order to remove the residue on the bottom of the via hole 34.
  • Wiring layer 17 can be formed by, for example, a subtractive method, a semi-additive method, a full-additive method or the like.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, and after unnecessary copper foil is etched, the resist is peeled off to obtain a desired pattern.
  • the semi-additive method after forming the feed layer by electroless plating, sputtering or CVD method, etc., a resist having an opening in a desired pattern is formed, and a metal is deposited in the opening of the resist by electrolytic plating. After removing the resist, the feed layer is etched to obtain a desired wiring pattern.
  • the wiring layer 17 can be formed of copper, and its thickness can be, for example, 18 ⁇ m.
  • the electrode 18 is provided on the insulating layer 11 or on the via 16 so as to extend over the insulating layer 11 and is electrically connected to the first wiring layer 14 through the wiring layer 17 or the via 16.
  • the electrode 18 can be formed, for example, by laminating a plurality of metal layers. Specifically, for example, when connecting a semiconductor element or the like in a later step, the electrode 18 is formed.
  • the surface of the electrode 18 is made of at least one metal or alloy selected from gold, silver, copper, tin and the strength of the solder material. It can be formed.
  • the solder resist covering the insulating film 11, the wiring layer 17 and the electrode 18 is provided. Forming the resist 19 and providing an opening at a desired portion of the solder resist 19 (step 10).
  • the material of the solder resist 19 may be an epoxy, acrylic, urethane, or polyimide organic material such as karate, to which a filler of an inorganic material or an organic material is added as necessary. Also good.
  • the solder resist 19 is laminated by spin coating, die coating, curtain coating, alpha coating or printing if the material is liquid, and if the material of the solder resist 19 is a dry film or the like, laminating or pressing. Alternatively, they can be formed by laminating them by a method such as adding a vacuum atmosphere and performing heat treatment such as drying to cure them. Specifically, for example, a liquid epoxy solder resist can be used to form a 25 ⁇ m thick film.
  • the opening of the solder resist 19 can be formed by a photolithography method when the material of the solder resist 19 is a photosensitive organic material and has a high pattern resolution.
  • the opening of the solder resist 19 is formed by a laser processing method, a dry etching method or a blast method. be able to.
  • the opening of the solder resist 19 is provided on the inner side of the electrode 18, and the opening of the force solder resist 19 is larger than that in the illustrated example. It may be provided so as to expose the entire 18. Furthermore, after providing the electrode 18 with copper in the same process as the wiring layer 17 and forming the opening of the solder resist 19, gold, silver, copper, etc. are formed on the surface of the electrode 18 where the opening force of the solder resist 19 is also exposed.
  • the electrode 18 can also be formed by providing at least one metal or alloy selected from the group consisting of tin and solder material. Furthermore, after the opening of the solder resist 19 is formed, the pattern of the electrode 18 may be provided to cover the opening.
  • the wiring layer 17 and the electrode 18 were formed of copper with a thickness of 18 m by a semi-additive method using electroless copper plating as a feeding layer, and then the opening force of the solder resist 19 was also exposed.
  • the electrode 18 can be formed by providing a 5 ⁇ m thick nickel layer and a 0.5 ⁇ m thick gold layer only on the surface of the electrode 18 in the order of the outermost surface being gold.
  • the support substrate 21 is divided. Division is performed by cutting the desired position to be divided with a slicer or water cutter etc. Do. In addition, if the supporting substrate 21 is in a state in which only the periphery is bonded, it is divided by cutting the bonded portion. Furthermore, in the case of using the support substrate 21 having a low adhesion interface, separation is performed by mechanical peeling. Furthermore, in the case of using an integrated one with a jig or the like as the support substrate 21, separation is performed by removing the jig.
  • the method of manufacturing the wiring board 101 according to the first embodiment is described.
  • the method of manufacturing the wiring board according to the present embodiment is the wiring board 102 according to the second embodiment.
  • the present invention can also be applied to the method of manufacturing the wiring board 109 according to the ninth embodiment.
  • the wiring layer is not limited to the example showing the example of two layers, and FIG. 3A of the method for manufacturing the wiring board 101 according to the first embodiment described above.
  • a recess serving as a wiring pattern is provided in an insulating layer (not shown) in which the wiring layer 17 is provided, and after a feeding layer is formed by an electroless plating method, a sputtering method, a CVD method, or the like, electroless plating is performed.
  • the recesses are embedded by a method or electrolytic plating, and the wiring layer 17 is formed by polishing the surface.
  • the method of manufacturing a wiring board according to the present embodiment since it is possible to manufacture the wiring board on both sides of the support board 21, it is possible to double the number taken from one support board 21. And the manufacturing cost can be reduced.
  • FIG. 27 is a schematic cross-sectional view of a semiconductor device 111 according to the present embodiment
  • FIGS. 28 (a) and 28 (b) schematically show an example of a method of manufacturing the semiconductor device 111 according to the present embodiment.
  • Cross-sectional view. 27 and 28, the same components as those in FIGS. 1 to 26 are designated by the same reference numerals and their detailed description will be omitted.
  • the semiconductor element 23 is soldered to the electrode 18 of the wiring substrate 101 according to the first embodiment described above via the solder balls 25.
  • the connection is configured and filled with an underfill 26 at this connection.
  • the semiconductor element 23 is provided with the connection electrode 24 on the surface, and the connection electrode 24 and the electrode 18 of the wiring substrate 101 are electrically connected via the solder balls 25.
  • the semiconductor element 23 and the wiring An underfill 26 is filled in the space between the substrate 101.
  • the solder ball 25 is a minute ball made of a solder material, and is formed on the connection electrode 24 of the semiconductor element 23 by a plating method, a ball transfer method, a printing method, or the like.
  • the material of the solder ball 25 may be selected appropriately from lead-tin eutectic solder or lead-free solder material strength. Further, in the illustrated example shown in FIGS. 27 and 28, the example in which the semiconductor element 23 is flip-chip connected to the wiring substrate 101 via the solder ball 25 is not limited to this.
  • the semiconductor element 23 and the wiring board 101 may be electrically connected by a paste, a conductive organic material, an organic material containing a conductive filler, or the like.
  • the underfill 26 is also composed of an epoxy material, and is filled after the semiconductor element 23 is connected to the electrode 18 by the solder ball 25.
  • the underfill 26 is used for the purpose of reducing the thermal expansion coefficient difference to prevent the solder balls 25 from being broken due to the thermal expansion coefficient difference between the semiconductor element 23 and the wiring substrate 101.
  • the underfill 26 need not necessarily be filled if the solder ball 25 has a strength enough to ensure the desired reliability!
  • the semiconductor element 23 is connected to the electrode 18 of the wiring board 101 via the solder ball 25 (step 1).
  • the solder balls 25 are formed on the connection electrodes 24 provided on the surface of the semiconductor element 23 by a printing method, a plating method, a ball transfer method, an inkjet method, or the like. Also, solder balls 25 may be formed on the electrodes 18 of the wiring board 101 in the same manner. Furthermore, in the case of using the semiconductor element 23 in which the solder ball 25 is formed on the connection electrode 24, a preliminary solder may be formed on the electrode 18. If flux is used to connect the solder balls 25, flux cleaning may be performed after the connection.
  • the underfill 26 is filled in the gap between the semiconductor element 23 and the wiring board 101 (step 2). Thereby, the semiconductor device 110 according to the present embodiment is obtained. At this time, if solder ball 25 has a strength capable of securing a desired reliability. , Underfill 26 does not necessarily need to be filled.
  • the present invention is not limited thereto, and the method according to the first embodiment described above.
  • the semiconductor element 23 may be mounted in the process before the support substrate 21 is removed. In this case, after the semiconductor element 23 is mounted, the support substrate 21 and the etching nolia layer 22 are removed. However, when the support substrate 21 and the etching barrier layer 22 are removed, the semiconductor element 23 is protected.
  • a cover made of an organic material or a metal material may be formed, or may be covered with a mold resin.
  • the ones connected to the first wiring layer 14 are not particularly shown. 1S It is acceptable even if solder balls or metal pins are attached as external terminals. A semiconductor element or an electronic component may be mounted.
  • the semiconductor device 23 of the semiconductor device 111 according to the present embodiment is mounted, if the rigidity of the wiring substrate is insufficient in the area, the area of the semiconductor element 23 is separately opened. It is possible to attach a frame that is present and also to make it a structure covered by a mold resin.
  • a semiconductor device 111 having a wiring board having a stable and fine wiring pattern can be obtained. Further, by using the first wiring layer 14 embedded in the insulating layer 11 as an external terminal, stress applied when the semiconductor device 111 is mounted on another substrate or the like can be absorbed by the entire wiring substrate. Therefore, the secondary implementation reliability is improved.
  • the semiconductor device 111 according to the present embodiment describes the example in which the semiconductor element 23 is mounted on the wiring substrate 101, but the present invention is not limited to this.
  • the wiring substrate according to the second to ninth embodiments described above Alternatively, the semiconductor device 23 may be mounted.
  • heat can be dissipated by the support board 21.
  • the number of semiconductor elements 23 mounted on the wiring board is not limited to one, and a plurality of semiconductor elements 23 can be mounted, and further, components such as capacitors and resistors can be mounted.
  • FIG. 29 is a schematic cross-sectional view of a semiconductor device 112 according to the present embodiment.
  • the same components as in FIGS. are given the same reference numerals, and the detailed description thereof is omitted.
  • the semiconductor element 23 is freed via the solder balls 25. It is connected by tipping, and this connection is filled with underfill 26 and configured.
  • connection electrode 24 is provided on the surface, and the connection electrode 24 and the first wiring layer 14 are electrically connected via the solder balls 25.
  • the semiconductor element 23 and the wiring board An underfill 26 is filled in the space between 105 and 105.
  • the underfill 26 is also composed of epoxy-based material, and is filled after the semiconductor element 23 is connected to the first wiring layer 14 by the solder ball 25.
  • the underfill 26 does not have to be filled as long as the solder ball 25 has a strength that can ensure the desired reliability.
  • the semiconductor element 23 is flip-chip connected to the wiring substrate 105 through the solder balls 25.
  • the present invention is not limited to this.
  • the semiconductor element 23 and the wiring substrate 105 may be electrically connected by a conductive organic material, an organic material containing a conductive filler, or the like.
  • the semiconductor device 112 according to the present embodiment is not limited to the force described in the example in which the semiconductor element 23 is mounted on the wiring board 105.
  • the present invention is not limited to this.
  • the solder resist 20 may not be required if there is a provision and if the flow rate of the solder can be controlled. That is, the semiconductor element 23 can be mounted on the first wiring layer 14 of the wiring boards 101 to 104 or the wiring boards 106 to 109. In this case, since the adhesion between the underfill 26 and the insulating layer 11 is higher than the adhesion between the solder resist 20 and the underfill 26, the long-term reliability of the semiconductor device is improved.
  • the one connected to the electrode 18 is not particularly shown, it is acceptable if a solder ball or metal pin is attached as an external terminal. Elements or electronic components may be mounted.
  • the semiconductor element 23 of the semiconductor device 1 11 according to the present embodiment is mounted, the area of the semiconductor element 23 is separately opened if the rigidity of the wiring substrate is insufficient in the area. A frame can be stuck, and it can also be made a structure covered with mold resin.
  • the smoothness of the surface on which the semiconductor element 23 is mounted is determined by the provision of the electrode 18. Since the connection reliability of the semiconductor element 23 is good, it is possible to cope with the narrowing of the connection terminals.
  • FIG. 30 is a schematic cross-sectional view of a semiconductor device 113 according to the present embodiment
  • FIGS. 29 (a) to 29 (c) schematically show an example of a method of manufacturing the semiconductor device 113 according to the present embodiment.
  • Cross-sectional view In FIGS. 30 and 31, the same components as those in FIGS. 1 to 29 are designated by the same reference numerals and their detailed description will be omitted.
  • the semiconductor device 113 has a connection electrode 28 on the surface so as to cover a part of the surface of the solder resist 19 of the wiring substrate 101 according to the first embodiment described above.
  • the semiconductor element 27 provided with is attached via the adhesive 31, and the connection electrode 28 of the semiconductor element 27 and the electrode 18 of the wiring board 101 are connected by the wire 29 to cover the semiconductor element 27 and the wiring board 101. Is sealed with a mold resin 30.
  • the semiconductor element 27 is provided with the connection electrode 28 on the surface, and the connection electrode 28 and the electrode 18 of the wiring substrate 101 are electrically connected by the wire 29.
  • the wire 29 for bonding is mainly made of a material that also has a gold force, and electrically connects the connection electrode 28 of the semiconductor element 27 and the electrode 18.
  • the mold resin 30 may be made of an epoxy material mixed with a silica filler. Transfer molding may be performed using a mold so as to cover the wiring of the semiconductor element 27 and the connection portion. It can be provided by a method, a compression molding method, a printing method, or the like.
  • the adhesive 31 is provided on the surface of the semiconductor element 27 on which the circuit is not formed, and may be made of an organic material such as epoxy, acrylic or polyimide or an Ag paste. Saru.
  • the semiconductor element 27 provided with the connection electrode 28 on the surface is covered with the adhesive 31 so as to cover a part of the surface of the solder resist 19 of the wiring substrate 101. Attach (step 1).
  • the adhesive 31 is formed on the surface of the semiconductor element 27 on which the circuit is not formed or supplied to the wiring substrate 101 side.
  • the connection electrode 28 of the semiconductor element 27 and the electrode 18 of the wiring board 101 are connected by the bonding wire 29 (step 2).
  • a mold resin 30 is formed so as to cover the semiconductor element 27 and the wiring board 101 (step 3).
  • the mold resin 30 can be provided by a transfer molding method using a mold, a compression forming mold method, a printing method, or the like. Thereby, the semiconductor device 113 according to the present embodiment is obtained.
  • the present invention is not limited thereto, and the method according to the first embodiment described above.
  • the semiconductor element 27 may be mounted in the process before the support substrate 21 is removed. In this case, after the semiconductor element 27 is mounted and the mold resin 30 is formed, the supporting substrate 21 and the etching barrier layer 22 are removed.
  • the solder resist 20 is provided on the surface of the wiring substrate on the side having the first wiring layer 14, and the force wiring substrate of the first wiring layer 14 is shown as an example.
  • a solder resist 20 may be provided for protection and control of warpage.
  • the one connected to the first wiring layer 14 is particularly shown, and a solder ball or a metal pin is attached as an external terminal.
  • a solder ball or a metal pin is attached as an external terminal.
  • another semiconductor element or electronic component may be mounted. If the rigidity of the wiring substrate of the semiconductor device 112 according to the present embodiment is insufficient, a frame may be attached separately.
  • a semiconductor device 113 having a wiring board having a stable and fine wiring pattern can be obtained. Further, by using the first wiring layer 14 embedded in the insulating layer 11 as an external terminal, the stress applied when the semiconductor device 113 is mounted on another substrate or the like can be absorbed by the entire wiring substrate. Therefore, the secondary implementation reliability is improved. In addition, since the semiconductor element 27 is covered with the mold resin 30, the semiconductor element 27 can be protected. Furthermore, by providing the mold resin 30, the overall rigidity of the semiconductor device 113 is improved. Thus, the reliability of the entire semiconductor device can be improved.
  • the semiconductor device 113 according to the present embodiment has described the example in which the semiconductor element 27 is mounted on the wiring board 101, but the present invention is not limited to this.
  • the wiring board according to the second to ninth embodiments described above Alternatively, the semiconductor element 27 may be mounted.
  • heat can be dissipated by the support board 21.
  • the number of semiconductor elements 23 mounted on the wiring board is not limited to one, and a plurality of semiconductor elements 23 can be mounted, and further, components such as capacitors and resistors can be mounted.
  • the mold resin 30 covers the entire surface of the wiring board 101 including the semiconductor element 27 on the surface of the wiring board 101 on which the semiconductor element 27 is mounted.
  • the whole surface of the wiring substrate 101 needs to be covered, and the mold resin 30 may cover the part including the semiconductor element 27 on the surface of the wiring substrate 101.
  • FIG. 32 is a schematic cross-sectional view of a semiconductor device 114 according to the present embodiment.
  • the same components as those in FIGS. 1 to 31 are designated by the same reference numerals and their detailed description will be omitted.
  • the semiconductor element 27 having the connection electrode 28 provided on the surface is attached to the lower surface of the wiring substrate 101 according to the first embodiment described above.
  • the bonding agent 31 is adhered, and the connection electrode 28 of the semiconductor element 27 and the first wiring layer 14 of the wiring board 101 are connected by the wire 29 and the mold resin 30 is used to cover the semiconductor element 27 and the wiring board 101. It is sealed and configured.
  • the wire 29 for bonding is mainly made of a material that also has a gold force, and electrically connects the connection electrode 28 of the semiconductor element 27 and the first wiring layer 14.
  • the ones connected to the electrodes 18 are not particularly shown. It is acceptable even if solder balls or metal pins are attached as external terminals. Elements or electronic components may be mounted. In addition, when the rigidity of the wiring substrate of the semiconductor device 114 according to the present embodiment is insufficient, a frame can be attached separately.
  • the surface of the electrode 18 is provided with the smoothness of the surface on which the semiconductor element 27 is mounted. Since the mounting accuracy and the surface smoothness of the semiconductor element 27 are improved, the connection reliability is good, and it is possible to cope with the narrowing of the connection terminals.
  • the solder resist 20 is provided on the surface of the wiring substrate on the side having the first wiring layer 14, and the force wiring substrate of the first wiring layer 14 is shown as an example.
  • a solder resist 20 may be provided for protection and control of warpage.
  • the mold resin 30 covers the entire surface of the wiring board 101 including the semiconductor elements 27 on the surface of the wiring board 101 on which the semiconductor element 27 is mounted.
  • the semiconductor element 27 can be mounted on a wiring board in which the number of wiring layers is limited to three or more. .
  • a capacitor may be provided at a desired position of the wiring substrate to play a role of a noise filter of the circuit.
  • dielectric materials constituting the capacitor titanium oxide, tantalum oxide, Al 2 O, SiO, ZrO 2
  • Metal oxides such as HfO or Nb O, BST (Ba Sr TiO), PZT (PbZr Ti O)
  • Velovskite based materials such as 2 2 5 x 1 -x 3 x 1 -x 3 or PLZT (Pb La Zr Ti O 4) or Bi based layered alloys such as SrBi Ta O 1 -y x 1 x 3 2 2 9 It is preferable that it is a thing. However, 0 ⁇ x ⁇ l, 0 ⁇ y ⁇ l.
  • an organic material or the like in which an inorganic material or a magnetic material is mixed may be used as a dielectric material constituting the capacitor.
  • one or more layers of insulating layer 11 are made of a material having a dielectric constant of 9 or more, and desired positions of first wiring layer 14, wiring layer 17 or electrode 18 located above and below this.
  • a capacitor may be provided to act as a noise filter for the circuit by forming the counter electrode on the As a dielectric material constituting the capacitor, gold such as Al 2 O, ZrO, HfO or Nb 2 O
  • Perovskite-based materials such as 2 3 2 2 2 5 5 oxides, BST (Ba Sr _ TiO 2), PZT (PbZr Ti O;) or PLZT (Pb _ La Zr Ti O 4) or Bi-based layers such as SrBi Ta O It is a compound
  • the dielectric that makes up the capacitor As the body material, an organic material mixed with an inorganic material or a magnetic material may be used.
  • the first wiring layer 14 formed by exposing the surface in the insulating layer 11 has a lower surface side force of the insulating layer 11 as well as the first metal film 12 and the second metal.
  • the film 13 is laminated and formed, and the end of the first metal film 12 is formed so as to extend outward of the second metal film 12 in the surface direction than the end of the second metal film 12.
  • the side etching of the second metal film 13 can be prevented in the manufacturing process, whereby the wiring board can be manufactured with high yield even with fine wiring.
  • the electrode area for connection is made large.
  • the second metal film having low resistance it is possible to secure a large distance from the adjacent pattern, thereby improving connection reliability and enhancing migration resistance between adjacent patterns.
  • copper or silver, which easily causes migration is used for the second metal film, it is possible to delay the time of occurrence of migration between fine wires.
  • the wiring protrudes from the insulating layer for a connection using ultrasonic waves like wire bonding. Since the absorption (relaxation) of ultrasonic waves is less than that of the provided structure, stable connection can be realized. Furthermore, since the first wiring layer 14 is embedded in the insulating layer 11 with the surface exposed, the stress applied when the semiconductor device is mounted on another substrate or the like can be absorbed by the entire wiring substrate 101. The second implementation reliability is improved.
  • solder such as a flip chip is provided.
  • the effect as a dam for suppressing the flow of solder during reflow can be obtained.
  • the side surface of the recess 15 is positioned outside the position of the end portion of the first metal film 12, so that in the subsequent steps, the first step is performed.
  • solder balls can be connected to the entire surface of the first metal film 12 to further improve the adhesion of the solder balls.
  • the side surface of the recess 15 is positioned outside the position of the end portion of the first metal film 12, so that in the subsequent steps, the first step is performed.
  • the opening of the insulating layer 11 is large, so that interference between the wire bonding jig and the insulating layer 11 can be prevented.
  • the method of manufacturing a wiring board of the present invention deformation in the manufacturing process is suppressed by manufacturing the wiring board by using support substrate 21 and laminating on support substrate 21. Further, the handling property is good, and the thickness can be secured because the support substrate 21 is used, and the alignment accuracy of the respective layers can be enhanced more than in the thin state.
  • the method of manufacturing a wiring board according to the tenth embodiment since it is possible to manufacture the wiring board on both sides of the supporting board 21, the number of chips taken from one supporting board 21 is doubled. It is possible to reduce the manufacturing cost.
  • the semiconductor element is mounted or completed on the wiring substrate according to the present invention before removing the support substrate 21 used in the manufacturing process of the wiring substrate.
  • it can be selected whether to mount a semiconductor element.
  • the semiconductor element is mounted before removing the support substrate 21 used in the manufacturing process of the wiring board, it is possible to cope with a narrow pitch of 50 m or less at which the mounting precision of the semiconductor element is high.
  • a thin semiconductor device can be realized.
  • the rigidity of the wiring substrate can be maintained by partially leaving the support substrate 21.
  • FIG. 1 is a schematic cross-sectional view of a wiring board 101 according to a first embodiment of the present invention.
  • FIG. 2] (a) to (f) are schematic cross-sectional views showing an example of a method of manufacturing the wiring board 101 according to the first embodiment of the present invention in a stepwise manner.
  • FIG. 3 (a) to (d) are schematic cross-sectional views showing an example of a method of manufacturing the wiring board 101 according to the first embodiment of the present invention stepwise.
  • FIG. 4] (a) to (c) show an example of a method of manufacturing the wiring board 101 according to the first embodiment of the present invention Is a schematic sectional view showing the
  • ⁇ 5] (a) to (h) are schematic cross-sectional views showing another example of the manufacturing method up to the step shown in FIG. 3 (a) step by step.
  • ⁇ 6] (a) to (f) are schematic cross-sectional views showing step by step another example of the manufacturing method up to the previous step of FIG. 3 (a).
  • FIG. 7] (a) to (h) are schematic cross-sectional views showing in a step-by-step manner still another example of the manufacturing method up to the previous step of FIG. 3 (a).
  • (9) (a) to (e) are schematic cross-sectional views showing, in a step-by-step manner, an example of a method of manufacturing the wiring board 102 according to the second embodiment of the present invention.
  • FIG. 10 (a) to (d) are schematic cross-sectional views showing, in a step-by-step manner, an example of a method of manufacturing a wiring board 102 according to a second embodiment of the present invention.
  • FIG. 11] (a) to (c) are schematic cross-sectional views showing an example of a method of manufacturing a wiring board 102 according to a second embodiment of the present invention in a stepwise manner.
  • FIG. 12] (a) to (g) are schematic cross-sectional views showing, in a step-by-step manner, another example of the manufacturing method up to the step of FIG. 11 (a).
  • FIG. 13 A schematic cross-sectional view of a wiring board 103 according to a third embodiment of the present invention.
  • FIG. 14 (a) to (h) are schematic cross-sectional views showing an example of a method of manufacturing a wiring board 103 according to a third embodiment of the present invention stepwise.
  • FIG. 15 is a schematic cross-sectional view of a wiring board 104 according to a fourth embodiment of the present invention.
  • FIG. 16 (a) to (g) are schematic cross-sectional views showing an example of a method of manufacturing a wiring board 104 according to a fourth embodiment of the present invention stepwise.
  • Fig. 17 is a schematic cross-sectional view of a wiring board 105 according to a fifth embodiment of the present invention.
  • FIG. 18 (a) and (b) are schematic cross-sectional views showing, in a step-by-step manner, an example of a method of manufacturing a wiring board 105 according to a fifth embodiment of the present invention.
  • Fig. 19 is a schematic cross-sectional view of a wiring board 106 according to a fifth embodiment of the present invention.
  • FIG. 20 (a) is a schematic bottom view of the wiring board 101 according to the first embodiment of the present invention, (b) and (c) are schematic views of the wiring board 106 according to the sixth embodiment of the present invention It is a bottom view. 21 (a) to (b) are schematic cross-sectional views showing an example of a method of manufacturing a wiring board 106 according to a sixth embodiment of the present invention in a stepwise manner.
  • FIG. 22 is a schematic cross-sectional view of a wiring board 107 according to a seventh embodiment of the present invention.
  • FIG. 23 is a schematic cross-sectional view of a wiring board 108 according to an eighth embodiment of the present invention.
  • FIG. 24 is a schematic cross-sectional view of a wiring board 109 according to a ninth embodiment of the present invention.
  • FIG. 25 (a) to (f) are schematic cross-sectional views showing in stages an example of a method of manufacturing a wiring board according to a tenth embodiment of the present invention.
  • FIG. 26 (a) to (d) are schematic cross-sectional views showing in stages an example of a method of manufacturing a wiring board according to a tenth embodiment of the present invention.
  • FIG. 27 is a schematic cross-sectional view of a semiconductor device 111 according to an eleventh embodiment of the present invention.
  • FIG. 28] (a) and (b) are schematic cross-sectional views showing in stages an example of a method of manufacturing a semiconductor device 111 according to an eleventh embodiment of the present invention.
  • FIG. 29 is a schematic cross-sectional view of a semiconductor device 112 according to a twelfth embodiment of the present invention.
  • FIG. 30 is a schematic cross-sectional view of a semiconductor device 113 according to a thirteenth embodiment of the present invention.
  • FIG. 31] (a) to (c) are schematic cross-sectional views showing in stages an example of a method of manufacturing a semiconductor device 113 according to a thirteenth embodiment of the present invention.
  • FIG. 32 is a schematic cross-sectional view of a semiconductor device 114 according to a fourteenth embodiment of the present invention. Explanation of sign

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Description

明 細 書
配線基板、配線基板を用いた半導体装置、及びそれらの製造方法 技術分野
[0001] 本発明は、半導体素子を搭載する配線基板、配線基板に半導体素子を搭載した 半導体装置及びそれらの製造方法に関し、特に高速伝送特性及び実装信頼性に優 れた薄型の配線基板、その配線基板を用いた半導体装置、及びそれらの製造方法 に関する。
背景技術
[0002] 近時、携帯機器に見られる通り、電子機器の急激な小型化、薄型化及び高密度化 が進んでおり、また、半導体素子の高速ィ匕及び高機能化に伴う端子数の増加により 、機器実装及び半導体素子実装に使用される配線基板において薄型化、軽量化及 び高密度化等が求められている。
[0003] 従来、配線基板としてはビルトアップ基板等のスルーホールを有する基板が一般的 であるが、これらの基板は厚ぐ更に、スルーホールの存在により高速信号伝送に不 向きであるという問題点がある。
[0004] 一方、テープ基板等の薄型基板も使用されているが、その製法から、配線層が単 層又は 2層に限定されること及びテープ基材の伸縮が大き 、ためパターンの位置精 度がビルドアップ基板より劣ることから、近時の高密度化の要求に応えることができな いという問題点がある。
[0005] これらの問題点を解決すベぐ特許文献 1乃至特許文献 3に、予め用意した支持基 板上に配線構造体等を形成し、配線構造体形成後に支持基板を除去することによつ て、スルーホールを設けな 、コアレス基板を形成する方法が開示されて 、る。
[0006] 特許文献 1 :特開 2002— 83893号公報
特許文献 2：特開 2002— 198462号公報
特許文献 3：特開 2006— 049819号公報
発明の開示
発明が解決しょうとする課題 [0007] し力しながら、特許文献 1乃至特許文献 3に開示された従来技術の配線基板には 以下に示すような問題点がある。絶縁層に埋設される電極を、支持基板のエッチング により露出させる際に、使用するエッチング液に可溶な電極材料を、使用するエッチ ング液に不溶な金属材料によって保護しているにもかかわらず、側壁からのエツチン グ液の浸透により電極がサイドエッチングされる。このサイドエッチングのため、最終 的に形成できる配線パターンのサイズが制限され、要求される微細化及び高密度化 に対応することが困難である。
[0008] 本発明はカゝかる問題点に鑑みてなされたものであって、絶縁層に埋設されて形成 される配線層の形状を工夫することにより製造工程におけるサイドエッチングを効果 的に防止し、配線層の微細化及び高密度化に対応でき、信頼性が高い配線基板、 配線基板を用いた半導体装置及びそれらの製造方法を提供することを目的とする。 課題を解決するための手段
[0009] 本発明に係る配線基板は、絶縁層と、この絶縁層に相互に絶縁されて形成された 複数個の配線層と、前記絶縁層内に形成され前記配線層間を接続する複数個のビ ァとを有し、前記配線層のうち、前記絶縁層の一面に形成された表面配線層は、前 記一面に露出している第 1金属膜と、前記絶縁層内に埋め込まれ前記第 1金属膜に 積層された第 2金属膜とを有し、前記第 1金属膜の端部は前記第 2金属膜の端部より も前記第 2金属膜の表面方向外側まで延出していることを特徴とする。
[0010] 前記第 1金属膜の表面は、前記絶縁層の前記一面よりも凹んだ位置にあってもよ い。
[0011] 前記第 1金属膜が形成された位置の前記絶縁膜の凹みの側面は、前記第 1金属 膜の端部の位置と一致して 、てもよ 、。
[0012] 前記第 1金属膜が形成された位置の前記絶縁膜の凹みの側面は、前記第 1金属 膜の端部の位置よりも外側に位置して 、てもよ 、。
[0013] 本発明に係る他の配線基板は、絶縁層と、この絶縁層に相互に絶縁されて形成さ れた複数個の配線層と、前記絶縁層内に形成され前記配線層間を接続する複数個 のビアとを有し、前記配線層のうち、前記絶縁層の一面に形成された表面配線層は 、前記一面に露出している第 1金属膜と、前記絶縁層内に埋め込まれ前記第 1金属 膜に積層された第 2金属膜とを有し、前記第 1金属膜の端部の位置は前記第 2金属 膜の端部の位置と一致しており、前記第 1金属膜の表面は、前記絶縁層の前記一面 よりも凹んだ位置にあり、前記第 1金属膜が形成された位置の前記絶縁膜の凹みの 側面は、前記第 1金属膜の端部の位置よりも外側に位置することを特徴とする。
[0014] 前記第 1金属膜と前記第 2金属膜とが同じ材料力 なって 、てもよ 、。
[0015] 前記第 1金属膜は、金、銀、ニッケル、銅、アルミニウム、ノ ラジウム、白金、ロジウム
、錫及び半田材料からなる群から選択された 1種類の金属又は複数種類の金属の積 層体力 なることが好まし 、。
[0016] 前記第 2金属膜は、金、銀、ニッケル、銅、アルミニウム、ノ ラジウム、白金、ロジウム
、錫及び半田材料からなる群から選択された 1種類の金属又は複数種類の金属の積 層体力 なることが好まし 、。
[0017] 前記表面配線層のうち一部は、前記ビアが接続されていなくてもよい。
[0018] また、前記絶縁層の片面又は両面に金属枠が設けられて 、てもよ!/、。
[0019] また、前記絶縁層の前記一面と反対側の面の上に第 2の電極が設けられ、前記表 面配線層の一部を第 1の電極とし、前記絶縁層の片面又は両面に前記第 1の電極及 び前記第 2の電極の一部又は全体が露出するように開口部を設けたソルダーレジス トが設けられて 、ることが好ま U、。
[0020] 本発明に係る配線基板は、上述の配線基板の前記一面に、前記一面側から順に エッチングバリア層と支持基板とが設けられて 、てもよ 、。
[0021] 前記エッチングバリア層は、前記一面の全面に設けられていてもよい。
[0022] また、前記エッチングバリア層の端部の位置は、前記第 1金属膜の端部の位置より も前記第 1金属膜の表面方向外側まで延出しているか又は前記第 1金属膜の端部の 位置と一致していてもよい。
[0023] 前記支持基板は、導電性を有する材料又は導電性を有する材料が絶縁材料の表 面に積層された複合材料カゝらなることが好ましい。
[0024] また、前記エッチングバリア層は、前記支持基板の導電性を有する材料及び前記 第 1金属膜の材料と異なる材料力もなることが好ましい。
[0025] 前記絶縁層の前記一面と反対側の面の上に第 2の電極が設けられ、前記第 2の電 極の一部又は全体が露出するように開口部を設けたソルダーレジストが設けられて ヽ ることが好ましい。
[0026] 本発明に係る半導体装置は、上述の配線基板に 1又は複数個の半導体素子が接 続されて!ヽることを特徴とする。
[0027] なお、前記半導体素子と前記配線基板とがフリップチップ接続及びワイヤーボンデ イング接続の少なくとも 1つの接続方法によって接続されていることが好ましい。
[0028] 本発明に係る配線基板の製造方法は、支持基板上にエッチングバリア層を形成す る工程と、前記エッチングバリア層上に第 1金属膜を形成し、この第 1金属膜上の内 側に第 2金属膜を積層して表面配線層を形成する工程と、前記支持基板、前記エツ チングバリア層及び前記表面配線層を覆う様に絶縁層を形成する工程と、前記絶縁 層にビアを形成する工程と、前記絶縁層の上に第 2の配線層を形成する工程と、を 有することを特徴とする。
[0029] 前記エッチングバリア層は、前記支持基板の全面に形成されてもよい。
[0030] 前記絶縁層を形成する工程の前に、前記第 2金属膜をエッチングする工程を有し ていてもよい。
[0031] 本発明に係る配線基板の他の製造方法は、支持基板上にエッチングバリア層を形 成する工程と、前記エッチングバリア層上の内側に第 1金属膜を形成し、この第 1金 属膜上に第 2金属膜を積層して表面配線層を形成する工程と、前記支持基板、前記 エッチングバリア層及び前記表面配線層を覆う様に絶縁層を形成する工程と、前記 絶縁層にビアを形成する工程と、前記絶縁層の上に第 2の配線層を形成する工程と 、を有することを特徴とする。
[0032] 前記絶縁層の表面配線層が形成された面と反対側の面の上に第 2電極を形成す る工程と、前記第 2電極の一部又は全体を露出するように開口部を設けてソルダーレ ジストを形成する工程と、を有していてもよい。
[0033] 本発明に係る配線基板の他の製造方法は、支持基板の両面に対し、上述の配線 基板の製造方法によって配線基板を形成し、前記支持基板を分割して 2個の配線基 板を得ることを特徴とする。
[0034] 前記支持基板を除去する工程と、前記エッチングバリア層を除去する工程と、を有 していてもよい。
[0035] 前記支持基板を除去する工程において、前記支持基板を完全に除去してもよい。
[0036] 前記支持基板を除去する工程にお!ヽて、前記支持基板の一部を残してもょ ヽ。
[0037] 前記エッチングバリア層を除去する工程の後に、前記表面配線層の一部を電極と し、この電極の一部又は全体を露出するように開口部を設けてソルダーレジストを形 成する工程を有することが好ま 、。
[0038] 本発明に係る半導体装置の製造方法は、上述の配線基板の製造方法により形成 される配線基板上に半導体素子を搭載する工程を有することを特徴とする。
[0039] 前記半導体素子を搭載する工程の後に、前記支持基板を除去する工程と、前記ェ ツチングバリア層を除去する工程とを有することができる。
[0040] 前記支持基板を除去する工程にお!ヽて、前記支持基板を完全に除去してもよ ヽ。
[0041] 前記支持基板を除去する工程において、前記支持基板の一部を残してもよい。
[0042] 前記表面配線層の一部を電極とし、前記エッチングバリア層を除去する工程の後 に、前記電極の一部又は全体を露出するように開口部を設けてソルダーレジストを形 成する工程を有することが好ま 、。
[0043] 本発明に係る半導体装置の製造方法は、前記半導体素子と前記配線基板とがフリ ップチップ接続及びワイヤーボンディング接続の少なくとも 1つの接続方法によって 接続することが好ましい。
発明の効果
[0044] 本発明によれば、絶縁層の一面に表面を露出して形成された表面配線層が、絶縁 層の一面側力 第 1金属膜と第 2金属膜とが積層されて形成され、第 1金属膜の端部 が第 2金属膜の端部よりも第 2金属膜の表面方向外側まで延出していることにより、製 造工程において第 2金属膜のサイドエッチングを防ぐことができ、これにより、 50 /z m 以下の微細配線を製造する場合であっても高歩留まりで配線基板を製造することが できる。このため、今後、必要とされる 10 m以下の配線であっても安定した製造が 実現できる。
[0045] また、第 1金属膜及び第 2の金属膜からなる表面配線層が表面を露出した状態で 絶縁層に埋設されていることから、ワイヤーボンディング等の超音波を使用した接続 に対しても、表面配線層が絶縁層より突出している構造よりも超音波の吸収 (緩和）が 少ないため、安定した接続が実現できる。
[0046] 更にまた、表面配線層が絶縁層内に埋設されているため、半導体装置を別の基板 等に搭載した際にかかる応力を配線基板全体で吸収することができるため、二次実 装信頼性が向上する。
[0047] また、表面配線層のうち、絶縁層の一面に露出している第 1金属膜を接続用の金属 膜とし、第 2金属膜を配線抵抗の低減用の金属膜にすることで、接続用の電極面積 を大きく確保し、且つ、抵抗値の小さい第 2金属膜では、隣接パターンとの距離をで きる限り広く確保できるため、接続信頼性を向上させ、且つ、隣接パターン間のマイ グレーシヨン耐性を高めることができる。特に、マイグレーションが発生しやすい銅又 は銀を第 2金属膜に使用した際に、微細配線間でのマイグレーション発生時間を遅 らせることがでさる。
[0048] 更に、請求項 2のように、第 1金属膜の表面が、絶縁層の一面より凹んだ位置にある 構造では、フリップチップ等の半田による半導体素子の接続時及び半田ボールを搭 載するときに、リフロー時の半田流れを抑制するダムとしての効果が得られる。
[0049] また、本発明の配線基板の製造方法によれば、支持基板を使用することで、工程 中での変形が抑制され、ハンドリング性が良ぐ更に、支持基板を使用しているため に厚さが確保でき、薄い状態で作製するよりも各層の合わせ精度を高めることができ る。
[0050] また、請求項 25のように、支持基板の両面に対し、配線基板を製造する方法によ れば、 1個の支持基板からの配線基板の取り数を倍増させることができ、製造コストを 低減させることができる。
[0051] 更にまた、本発明に係る半導体装置の製造方法によれば、配線基板の製造工程 で使用する支持基板を除去する前に半導体素子を搭載するか又は完成した本発明 に係る配線基板に対し半導体素子を搭載するかを選択することができる。配線基板 の製造工程で使用する支持基板を除去する前に半導体素子を搭載する場合は、半 導体素子の搭載精度が高ぐ 50 mピッチ以下の狭ピッチに対応することができる。 一方、支持基板を除去した状態の配線基板に搭載する場合であっても、薄型の半導 体装置を実現することができる。また、半導体装置の製造工程中にハンドリング性の 向上が必要であれば、支持基板を部分的に残すことで配線基板の剛性を維持する ことちでさる。
発明を実施するための最良の形態
[0052] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。先 ず、本発明の第 1実施形態について説明する。図 1は、本実施形態に係る配線基板 101の模式的断面図、図 2 (a)乃至 (f)、図 3 (a)乃至 (d)及び図 4 (a)乃至 (c)は、本 実施形態に係る配線基板 101の製造方法の一例を段階的に示す模式的断面図、 図 5 (a)乃至 (h)は、図 3 (a)の前の工程までの製造方法の他の一例を段階的に示す 模式的断面図、図 6 (a)乃至 (f)は、図 3 (a)の前の工程までの製造方法の更に他の 一例を段階的に示す模式的断面図、図 7 (a)乃至 (h)は、図 3 (a)の前の工程までの 製造方法の更に他の一例を段階的に示す模式的断面図である。
[0053] 図 1に示すように、本実施形態に係る配線基板 101は、第 1金属膜 12が絶縁層 11 に埋設された状態で、絶縁層 11の下面カゝら表面を露出して設けられ、絶縁層 11内 で第 1金属膜 12上に第 1金属膜 12の相似形を有し、第 1金属膜 12よりも小さい面積 を有する第 2金属膜 13が設けられ、第 1金属膜 12及び第 2金属膜 13によって表面 配線層として第 1配線層 14が形成されている。そして、第 1金属膜 12の端部は第 2金 属膜 12の端部よりも第 2金属膜の表面方向外側まで延出している。また、絶縁層 11 の表面上には配線層 17、電極 18及びソルダーレジスト 19が形成され、ソルダーレジ スト 19の開口部力 電極 18の表面が露出している。第 1配線層 14と配線層 17とが 絶縁層 11内に設けられたビアホール 34に導体が埋め込まれたビア 16によって電気 的に接続され、これにより、本実施形態に係る配線基板 101が構成されている。絶縁 層 11の下面カゝら表面を露出して設けられた第 1配線層 14を配線基板下面側の電極 とすることができる。
[0054] 絶縁層 11は、例えば感光性又は非感光性の有機材料で形成されており、有機材 料は、例えば、エポキシ榭脂、エポキシアタリレート榭脂、ウレタンアタリレート榭脂、 ポリエステル榭脂、フエノール榭脂、ポリイミド榭脂、 BCB (benzocyclobutene)、 PBO (polybenzoxazole)又はポリノルボルネン榭脂等、若しくは、ガラスクロス又はァラミド 繊維等で形成された織布又は不織布にエポキシ榭脂、エポキシアタリレート榭脂、ゥ レタンアタリレート榭脂、ポリエステル榭脂、フエノール榭脂、ポリイミド榭脂、 BCB、 P BO又はポリノルボルネン榭脂等を含浸させた材料を使用することができる。特に、ポ リイミド榭脂、 PBO、及び織布又は不織布を使用した材料は、膜強度、引張弾性率 及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる 。本実施形態に係る配線基板 101において、絶縁層 11としては、例えば、ァラミド不 織布にエポキシを含浸した材料を使用し、配線層 17上における厚さを 50 mとする ことができる。
[0055] 絶縁層 11に設けられるビアホール 34は、絶縁層 11に感光性の材料でパターン解 像度が高いものを使用する場合、ビア 16の断面形状に合わせてフォトリソグラフィー により形成することができる。また絶縁層 11に非感光性の材料又は感光性の材料で ノ ターン解像度が低いものを使用する場合、ビアホール 34は、レーザ加工法、ドライ エッチング法又はブラスト法により形成することができる。また、ビア 16を形成する位 置に予めめつきポストを形成した後に絶縁膜 11を形成し、研磨により絶縁膜 11表面 を削ってめっきポストを露出させてビア 16を設ける方法によれば、絶縁層 11にビアホ ール 34を設けずにビア 16を設けることができる。
[0056] 第 1配線層 14は、第 1金属膜 12と第 2金属膜 13とから構成される。第 1金属膜 12と しては、金、銀、ニッケル、銅、アルミニウム、パラジウム、白金、ロジウム、錫及び半田 材料力 なる群力 選択された少なくとも 1種を主たる材料とし、必要に応じて単層又 は複数種の金属による積層構造としても良い。また、第 2金属膜 13としては、金、銀、 ニッケル、銅、アルミニウム、パラジウム、白金、ロジウム、錫及び半田材料からなる群 力も選択された少なくとも 1種を主たる材料とし、第 1金属膜 12と同様に、必要に応じ て単層又は複数種の金属による積層構造としても良い。また、第 1金属膜 12と第 2金 属膜 13とが同一の材料により構成されても良い。例えば、本実施形態に係る配線基 板 101において、第 1金属膜 12としては、厚さ 8 mのニッケル及び厚さ 0. 5 mの 金を、絶縁層 11の下面力も露出する側が金となる順に積層して設けることができ、第 2金属膜 13としては、厚さ 18 mの銅を設けることができる。
[0057] 第 2金属膜 13の表面形状は、第 1金属膜 12の表面形状の相似形であり、第 1金属 膜 12の端部は第 2金属膜 12の端部よりも第 2金属膜の表面方向外側まで延出して いる。
[0058] 第 2金属膜 13の外周は、第 1金属膜 12の外周から 0. 1乃至 5 m内側の位置に設 けられていることが望ましぐ更に好適には 0. 2乃至 2 m内側の位置に設けられて 、ることが望まし!/、。
[0059] 配線層 17としては、銅、金、ニッケル、アルミニウム、銀及びパラジウム力もなる群か ら選択された少なくとも 1種を主たる材料とすることができるが、銅を使用することが、 抵抗値及びコストの面で最も好適である。また、ニッケルは、絶縁材料等の他の材料 との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線と して使用することができる。
[0060] 本実施形態に係る配線基板 101においては、配線層 17は、例えば銅により形成し 、その厚さを例えば 18 mとすることができる。配線層 17の形成方法としては、例え ばサブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形 成することができる。サブトラクティブ法は、基板上に設けられた銅箔上に所望のバタ ーンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望 のパターンを得る方法である。セミアディティブ法は、無電解めつき法、スパッタ法又 は CVD (Chemical Vapor Deposition)法等で給電層を形成した後、所望のパターン に開口されたレジストを形成し、レジスト開口部内に電解めつき法による金属を析出さ せ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法 である。フルアディティブ法は、基板上に無電解めつき触媒を吸着させた後に、レジ ストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性ィ匕し、無 電解めつき法により絶縁膜の開口部に金属を析出させることで所望の配線パターン を得る方法である。
[0061] 絶縁層 11内に設けられるビア 16は、絶縁層 11にビアホール 34を設けた後、ビアホ ール 34内に導電性の材料を電解めつき法、無電解めつき法、インクジェット法又は印 刷法等により充填するか又はビアホール 34の壁面に追従させることで設けることがで き、また、配線層 17を設けるときに同時にビアホール 34内に配線層形成用の導体を 埋め込むことによって設けることもできる。 [0062] 電極 18は、絶縁層 11上か又はビア 16上力も絶縁層 11上にかけて設けられ、配線 層 17又はビア 16を介して第 1配線層 14に電気的に接続されて!、る。電極 18として は、例えば複数個の金属の層が積層されたものとすることができ、例えば、この後の 工程において半導体素子等を接続する際に、この電極 18の表面に形成される半田 ボールの濡れ性又はボンディングワイヤーとの接続性を考慮して、電極 18の表面は 、金、銀、銅、錫及び半田材料力 なる群力 選択された少なくとも 1種の金属又は合 金で形成することが好適である。
[0063] ソルダーレジスト 19は、配線基板 101の表面回路保護及び難燃性の発現のために 形成されるものである。ソルダーレジスト 19の材料としては、エポキシ系、アクリル系、 ウレタン系又はポリイミド系の有機材料力もなるものが使用でき、必要に応じて無機材 料又は有機材料のフイラ一等が添加されていても良い。本実施形態に係る配線基板 101〖こおいて、ソルダーレジスト 19は、例えば液状のエポキシ系のソルダーレジスト を使用し、厚さ 25 μ mで形成することができる。
[0064] また、図 1に示す例では、ソルダーレジスト 19の開口部が電極 18の内側に位置して 設けられている力 ソルダーレジスト 19の開口部が図示例よりも大きぐ電極 18全体 が露出するよう設けられていても良い。更に、電極 18は、ソルダーレジスト 19の開口 部から露出した表面のみが金、銀、銅、錫及び半田材料からなる群から選択された 少なくとも 1種の金属又は合金で形成されていても良い。更にまた、ソルダーレジスト 19のパターンを形成した後に、その開口部を覆う様に電極 18のパターンを設けても 良い。また、電極 18は配線層 17と同一の工程で設けられることもできる。本実施形態 に係る配線基板 101において、電極 18は、例えば、厚さ 18 mの銅を設け、ソルダ 一レジスト 19の開口部から露出した表面にのみ、厚さ 5 μ mのニッケル及び厚さ 0. 5 /z mの金を、最表面が金となる順に積層して設けることができる。ソルダーレジスト 19 のパターンを形成した後に、その開口部を覆う様に電極 18のパターンを設けた構造 としても良い。
[0065] 次に、本実施形態に係る配線基板 101の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。
[0066] 先ず、図 2 (a)に示すように、支持基板 21に対し、必要であれば表面のウエット洗浄 、ドライ洗浄、平坦化又は粗化等の処理を施す (ステップ 1)。支持基板 21としては、 導電性の材料又は表面に導電性の膜が形成された材料で、適度な剛性を有して ヽ ることが望ましぐシリコン、サファイア又は GaAs等の半導体ウェハ材料若しくは金属 、石英、ガラス、セラミック又はプリント板等を使用することができる。導電性の材料又 は導電性の膜の材料は、金属、半導体材料及び所望の電気伝導度を有する有機材 料力もなる群の少なくとも 1種を選択することができる。具体的には、支持基板 21とし て、例えば厚さ 0. 25mmの銅板を使用することができる。
[0067] 次に、図 2 (b)に示すように、支持基板 21の表面にエッチングバリア層 22を、電解 めっき法、無電解めつき法、スパッタ法、蒸着法、 CVD法又は印刷法等により形成す る (ステップ 2)。エッチングバリア層 22は、支持基板 21又は支持基板 21表面に形成 された導電性の膜をエッチング除去する際に、第 1配線層 14のサイドエッチング等の ダメージを防ぐために設けられるものであり、支持基板 21又は支持基板 21表面に形 成された導電性の膜をエッチング除去するエッチング液に対して耐性を有する材料 を選択する。例えば、エッチングノ リア層 22は、金、銀、ニッケル、銅、アルミニウム、 ノ ラジウム、白金及びロジウム力 なる群力 選択された少なくとも 1種力 なる材料 を使用し、必要に応じて単層又は複数種の金属による積層構造としても良い。具体 的には、例えば、厚さ 3 mのニッケルとすることができる。
[0068] 次に、図 2 (c)に示すように、エッチングバリア層 22上にめっきレジスト 32を、第 1配 線層 14が形成される部分に開口部を設けて形成する (ステップ 3)。めっきレジスト 32 の形成方法は、めっきレジスト 32が液状ならばスピンコート法、ダイコート法、カーテ ンコート法、アルファコート法又は印刷法等で積層し、めっきレジスト 32がドライフィル ムであればラミネート法又はプレス法等で積層した後、乾燥等の処理を施して硬化さ せ、めっきレジスト 32が感光性であればフォトリソグラフィ一法等により、また、非感光 性であればレーザカ卩工法等によりパターユングすることができる。具体的には、例え ば、厚さ 35 mの感光性ドライフィルムレジストを使用し、フォトリソグラフィ一法により パター-ングすることができる。
[0069] 次に、図 2 (d)に示すように、電解めつき法又は無電解めつき法により、めっきレジス ト 32の開口部に第 1金属膜 12、第 2金属膜 13の順に積層膜を形成する (ステップ 4) [0070] 先ず、めっきレジスト 32の開口部において露出しているエッチングバリア層 22の表 面上に第 1金属膜 12を形成する。第 1金属膜 12は、支持基板 21及びエッチングバリ ァ層 22を除去した後に配線基板 101の下面に残る金属膜であり、外部の電子部品 等と接続するための電極として機能するものである。また、エッチングバリア層 22をェ ツチング除去する際に、第 1金属膜 12として形成又は積層される金属材料及び第 2 金属膜のサイドエッチングを防ぐため、第 1金属膜 12において、エッチングバリア層 2 2と接し、且つエッチングバリア層 22を覆う様に形成される金属材料は、エッチングバ リア層 22のエッチング液に耐性を有する材料を使用する。第 1金属膜 12としては、金 、銀、ニッケル、銅、アルミニウム、ノ《ラジウム、白金、ロジウム、錫及び半田材料から なる群力 選択された少なくとも 1種を主たる材料とし、必要に応じて単層又は複数 種の金属による積層構造としても良い。具体的には、例えば、第 1金属膜 12として厚 さ 8 μ mのニッケル及び厚さ 0. 5 μ mの金を、エッチングバリア層 22と接する側が金と なる順に積層して設けることができる。
[0071] 第 1金属膜 12を形成した後、第 1金属膜 12の露出した表面上に第 2金属膜 13を形 成する。第 2金属膜 13は、支持基板 21及びエッチングノ リア層 22を除去した後に第 1金属膜 12と共に配線基板 101の下面に残る金属膜であり、電気伝導の主体となる ものである。第 2金属膜 13としては、金、銀、ニッケル、銅、アルミニウム、ノ ラジウム、 白金、ロジウム、錫及び半田材料力 なる群力も選択された少なくとも 1種を主たる材 料とし、第 1金属膜 12と同様に、必要に応じて単層又は複数種の金属による積層構 造としても良い。また、第 1金属膜 12と第 2金属膜 13とが同一の材料により構成され ても良い。具体的には、例えば、第 2金属膜 13として厚さ 18 mの銅を設けることが できる。
[0072] エッチングバリア層 22、第 1金属膜 12及び第 2金属膜 13は、夫々の目的に合わせ て相互に関係した材料を適宜選ぶことができ、更に、夫々において、単層又は複数 層の状態で形成することができる。
[0073] 次に、図 2 (e)に示すように、めっきレジスト 32を除去する (ステップ 5)。このとき、第 1金属膜 12及び第 2金属膜 13の支持基板 21表裏面に水平な面の外周形状は同一 である。
[0074] 次に、図 2 (f)に示すように、第 2金属膜 13の表面形状が、第 1金属膜 12の表面形 状よりも小さくなるようにエッチングを行う (ステップ 6)。このとき、第 2金属膜 13の外周 力 第 1金属膜 12の外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 μ m内側の位置になるようエッチングを施す。
[0075] 第 2金属膜 13のエッチング方法は、エッチングノ リア層 22及び第 1金属膜 12に使 用されている材料力 このエッチング方法に耐性を有していること、及び、このエッチ ング方法によってエッチングレート差が生じ、第 2金属膜 13がエッチングバリア層 22 及び第 1金属膜 12よりも速い速度でエッチングされることの組み合わせにおいて行う ことができ、ウエットエッチング法、ドライエッチング法又はブラスト法等により行うことが できる。第 2金属膜 13のエッチングをウエットエッチング法により行う場合、エッチング される第 2金属膜 13の粒界腐食を進めて表面を粗ィ匕することもできる。第 2金属膜 1 3の表面が粗化されることで、この後の工程で第 2金属膜 13の上に積層される絶縁 層 11との密着力を向上させることができる。具体的には、例えば、エッチングバリア層 22のニッケル並びに第 1金属膜 12の金及びニッケルを溶解せず、第 2金属膜 13の 銅を溶解するエッチング液によりウエットエッチングすることができる。
[0076] 次に、図 3 (a)に示すように、支持基板 21、エッチングバリア層 22、第 1金属膜 12及 び第 2金属膜 13の表面を覆う様に絶縁層 11を形成する (ステップ 7)。絶縁層 11は、 例えば感光性又は非感光性の有機材料で形成することができ、有機材料は、例えば 、エポキシ榭脂、エポキシアタリレート榭脂、ウレタンアタリレート榭脂、ポリエステル榭 脂、フエノール榭脂、ポリイミド榭脂、 BCB、 PBO又はポリノルボルネン榭脂等、若し くは、ガラスクロス又はァラミド繊維等で形成された織布又は不織布にエポキシ榭脂、 エポキシアタリレート榭脂、ウレタンアタリレート榭脂、ポリエステル榭脂、フエノール榭 脂、ポリイミド榭脂、 BCB、 PBO又はポリノルボルネン榭脂等を含浸させた材料を使 用することができる。特に、ポリイミド榭脂、 PBO、及び織布又は不織布を使用した材 料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高 い信頼性を得ることができる。具体的には、例えば、ァラミド不織布にエポキシを含浸 した材料を使用し、配線層 17上における厚さを 50 mとすることができる。 [0077] 絶縁層 11は、その材料が液状ならばスピンコート法、ダイコート法、カーテンコート 法、アルファコート法又は印刷法等で積層し、絶縁層 11の材料がドライフィルム、榭 脂付き銅箔又はプリプレダ等であればラミネート法、プレス法又はこれらに真空雰囲 気を追加した方法等で積層し、積層中又は積層後に乾燥等の熱処理を施して硬化 させること〖こよって形成することができる。
[0078] 次に、図 3 (b)に示すように、絶縁層 11にビアホール 34を形成する（ステップ 8)。ビ ァホール 34は、絶縁層 11に感光性の材料でパターン解像度が高!、ものを使用した 場合、ビアホール 34はフォトリソグラフィ一法により形成することができる。また絶縁層 11に非感光性の材料又は感光性の材料でパターン解像度が低 、ものを使用した場 合、ビアホール 34はレーザカ卩工法、ドライエッチング法又はブラスト法により形成する ことができる。また、ビア 16を形成する位置に予めめつきポストを形成した後に絶縁膜 11を形成し、研磨により絶縁膜 11表面を削ってめっきポストを露出させてビア 16を 設ける方法によれば、絶縁層 11にビアホール 34を設けずにビア 16を設けることがで きる。具体的には、例えば、絶縁層 11としてァラミド不織布にエポキシを含浸した材 料を使用し、レーザカ卩工法によってビアホール 34を設けることができる。
[0079] 次に、図 3 (c)に示すように、ビアホール 34内に導電性の材料を形成してビア 16と し、配線層 17と電極 18とを形成する (ステップ 9)。ビア 16は、ビアホール 34内に導 電性の材料を電解めつき法、無電解めつき法、インクジェット法又は印刷法等により 充填するか又はビアホール 34の壁面に追従させることで設けることができる。また、 配線層 17を設けるときに同時にビアホール内に配線層形成用の導体を埋め込むこ とによって設けることもできる。ビア 16の材料としては、銅、金、銀、錫、ニッケル及び 半田材料等の金属材料又はこれらの合金を使用することができる。また、ビアホール
34内に導電性の材料を設ける前に、ビアホール 34の底部の残渣除去のため、ゥエツ トエッチング法、ドライエッチング法又はこれらの組み合わせによるクリーニングを行つ ても良い。
[0080] 配線層 17は、例えばサブトラクティブ法、セミアディティブ法又はフルアディティブ 法等の方法により形成することができる。サブトラクティブ法は、基板上に設けられた 銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レ ジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解め つき法、スパッタ法又は CVD法等で給電層を形成した後、所望のパターンに開口さ れたレジストを形成し、レジスト開口部内に電解めつき法による金属を析出させ、レジ ストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。 フルアディティブ法は、基板上に無電解めつき触媒を吸着させた後に、レジストでパ ターンを形成し、このレジストを絶縁膜として残したまま触媒を活性ィ匕し、無電解めつ き法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方 法である。具体的には、例えば、配線層 17は銅により形成することができ、その厚さ は例えば 18 μ m〖こすることができる。
[0081] 電極 18は、絶縁層 11上か又はビア 16上力も絶縁層 11上にかけて設けられ、配線 層 17又はビア 16を介して第 1配線層 14に電気的に接続されるものである。電極 18 は、例えば複数個の金属の層を積層して形成することができ、具体的には、例えば、 この後の工程において半導体素子等を接続する際に、この電極 18の表面に形成さ れる半田ボールの濡れ性又はボンディングワイヤーとの接続性を考慮して、電極 18 の表面は、金、銀、銅、錫及び半田材料力 なる群力 選択された少なくとも 1種の金 属又は合金で形成することができる。
[0082] 次に、図 3 (d)及び図 4 (a)に示すように、絶縁膜 11、配線層 17及び電極 18を覆う ソルダーレジスト 19を形成し、このソルダーレジスト 19の所望の部位に開口部を設け る（ステップ 10)。ソルダーレジスト 19の材料としては、エポキシ系、アクリル系、ウレタ ン系又はポリイミド系の有機材料力もなるものが使用でき、必要に応じて無機材料又 は有機材料のフイラ一等が添加されていても良い。ソルダーレジスト 19は、その材料 が液状ならばスピンコート法、ダイコート法、カーテンコート法、アルファコート法又は 印刷法等で積層し、ソルダーレジスト 19の材料がドライフィルム等であればラミネート 法、プレス法又はこれらに真空雰囲気を追加した方法等で積層し、乾燥等の熱処理 を施して硬化させることによって形成することができる。具体的には、例えば、液状の エポキシ系のソルダーレジストを使用し、厚さ 25 μ mで形成することができる。
[0083] ソルダーレジスト 19の開口部は、ソルダーレジスト 19の材料が感光性の有機材料 でパターン解像度が高 、ものである場合、フォトリソグラフィ一法により形成することが できる。またソルダーレジスト 19の材料が非感光性の材料又は感光性の材料でパタ ーン解像度が低いものである場合、ソルダーレジスト 19の開口部は、レーザ加工法、 ドライエッチング法又はブラスト法により形成することができる。
[0084] また、図 3 (d)及び図 4 (a)に示す例では、ソルダーレジスト 19の開口部が電極 18 の内側に位置して設けられている力 ソルダーレジスト 19の開口部が図示例よりも大 きぐ電極 18全体が露出するよう設けられていても良い。更に、電極 18を配線層 17と 同一の工程で銅によって設け、ソルダーレジスト 19の開口部を形成した後に、ソルダ 一レジスト 19の開口部から露出した電極 18の表面に、金、銀、銅、錫及び半田材料 力 なる群力も選択された少なくとも 1種の金属又は合金を設けることによって電極 1 8を形成することもできる。更にまた、ソルダーレジスト 19の開口部を形成した後に、 その開口部を覆う様に電極 18のパターンを設けても良い。具体的には、例えば、配 線層 17及び電極 18を、無電解銅めつきを給電層としたセミアディティブ法によって厚 さ 18 μ mの銅によって形成し、その後、ソルダーレジスト 19の開口部力も露出した電 極 18の表面にのみ、厚さ 5 μ mのニッケル及び厚さ 0. 5 μ mの金を、最表面が金と なる順に積層して設けることで電極 18を形成することができる。
[0085] 次に、図 4 (b)に示すように、支持基板 21を除去する (ステップ 11)。支持基板 21の 除去方法は、ウエットエッチング法、ドライエッチング法又は研磨法等によって行うか 又はこれらの組み合わせにより行うことができる。また、支持基板 21内に、低密着性 を有し、剥離が容易である部分を設けていれば、この部分の除去を剥離により行って も良ぐ剥離後に、ウエットエッチング法、ドライエッチング法又は研磨法等のいずれ かの処理を行うか又はこれらの組み合わせによる処理を行っても良い。また、ソルダ 一レジスト 19が形成されている面に、レジスト又はテープ材料による保護層を形成し ても良い。
[0086] 支持基板 21を除去する際、支持基板 21の除去方法がウエットエッチング法又はド ライエッチング法である場合、特に、支持基板 21のエッチングすべき量が多ぐ更に 、支持基板 21の表面積が大きいと、支持基板 21面内の除去速度が不均一となり、 場所毎にエッチングバリア層 22のエッチング媒体との接触時間に違いが発生し、サ イドエッチングの確実な防止が必要となる。 [0087] このとき、エッチングバリア層 22の端部が第 1金属膜 12の端部よりも第 1金属層 12 の表面方向外側まで延出しているため、第 1金属膜 12及び第 2金属膜 13のサイドエ ツチングを効果的に防止することができ、安定した配線形成を確実に行うことができる
[0088] 次に、図 4 (c)に示すように、エッチングバリア層 22を除去する (ステップ 12)。エツ チングバリア層 22の除去方法は、ウエットエッチング法又はドライエッチング法等の!/ヽ ずれかの方法か又はこれらの組み合わせにより行う。エッチングバリア層 22は、除去 すべき厚さを薄く設定することにより、第 1金属膜 12にエッチングバリア層 22のエッチ ング媒体によりエッチングが発生する材料が含まれて 、る場合でも、エッチング速度 差による露出時間の差が小さぐサイドエッチングなどによる第 1金属膜 12へのダメ ージの発生を抑制することができる。また、第 2金属膜 13の外周が、第 1金属膜 12よ り 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 m内側の位置に設けら れているため、サイドエッチングなどによる第 2金属膜 13へのダメージの発生を抑制 することができる。
[0089] このとき、例えば、第 2金属膜 13の外周が、第 1金属膜 12の外周から 0. 1 μ m未満 内側の位置に設けられている場合、第 2金属膜 13がエッチングされてしまい、安定し て配線基板を得ることが困難になる。また、第 2金属膜 13と第 1金属膜 12との形状差 力 / z mよりも大きくなると、配線幅が 10 m以下の配線形成が不可能になり、配線 基板の微細化及び高密度化が達成できなくなる。
[0090] 以上のステップ 1乃至 12を行うことにより、本実施形態に係る配線基板 101を形成 することができる。図 2乃至 4に示す例では、配線層が 2層の例を示している力 これ に限定されず、図 3 (a)乃至 (c)に示すステップ 7乃至 9を繰り返すことで、絶縁層 11 と配線層 17を交互に積層して 3層以上の配線層を有する配線基板を形成することも できる。また、図 3 (d)及び図 4 (a)に示すステップ 10において、ソルダーレジスト 19を 設けず、この状態でステップ 11からを行い、ソルダーレジスト 19を設けない配線基板 とすることちでさる。
[0091] また、配線層 17が設けられる絶縁層（図示せず）に配線パターンとなる凹部を設け ておき、無電解めつき法、スパッタ法又は CVD法等で給電層を形成した後、無電解 めっき法又は電解めつき法により凹咅を埋め込み、表面を研磨により整える方法によ つて配線層 17を形成することもできる。このとき、この絶縁層（図示せず)の上から図 3 (d)及び図 4 (a)に示すステップ 10に示すようにソルダーレジストを設けても良 ヽし、 ソルダーレジスト 19を設けず、この状態でステップ 11からを行い、ソルダーレジスト 19 を設けな 、配線基板とすることもできる。
[0092] 次に、本実施形態に係る配線基板 101の他の製造方法について説明する。なお、 各工程間においては、適宜洗浄及び熱処理を行うこととする。
[0093] 先ず、図 5 (a)乃至（c)に示すステップ 1乃至 3については、上述の図 2 (a)乃至（c) に示したステップ 1乃至 3と同様の処理を行う（ステップ 1乃至 3)。
[0094] 次に、図 5 (d)に示すように、電解めつき法又は無電解めつき法によりめつきレジスト 32の開口内部に第 1金属膜 12を形成する。第 1金属膜 12は、上述の図 2 (d)に示す ステップ 4の第 1金属膜 12の形成方法と同様の方法によって形成することができる。
[0095] 次に、図 5 (e)に示すように、めっきレジスト 32を除去する（ステップ 5)。
[0096] 次に、図 5 (f)に示すように、第 1金属膜 12の表面上に開口部を有するめっきレジス ト 33を形成する（ステップ 6)。めっきレジスト 33の形成方法は、めっきレジスト 33が液 状ならばスピンコート法、ダイコート法、カーテンコート法、アルファコート法又は印刷 法等で積層し、めっきレジスト 33がドライフィルムであればラミネート法又はプレス法 等で積層した後、乾燥等の処理を施して硬化させ、めっきレジスト 33が感光性であれ ばフォトリソグラフィ一法等により、また、非感光性であればレーザカ卩工法等によりパタ 一-ングすることができる。具体的には、例えば、厚さ 35 mの感光性ドライフィルム レジストを使用し、フォトリソグラフィ一法によりパターユングすることができる。
[0097] このとき、めっきレジスト 33の開口部は、この開口部において露出している第 1の金 属膜 12の表面上に第 2金属膜 13を形成するため、この開口部が、第 1金属膜 12の 外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 m内側の位置に なるよう形成する。
[0098] 次に、図 5 (g)に示すように、電解めつき法又は無電解めつき法により、めっきレジス ト 33の開口部において露出している第 1金属膜 12の表面上に第 2金属膜 13を形成 する (ステップ 7)。第 2金属膜 13は、上述の図 2 (d)に示すステップ 4の第 2金属膜 13 の形成方法と同様の方法によって形成することができる。
[0099] エッチングバリア層 22、第 1金属膜 12及び第 2金属膜 13は、夫々の目的に合わせ て相互に関係した材料を適宜選ぶことができ、更に、夫々において、単層又は複数 層の状態で形成することができる。
[0100] 次に、図 5 (h)に示すように、めっきレジスト 33を除去する（ステップ 8)。このとき、ゥ エツトエッチング法による前処理として、エッチングされる第 2金属膜 13の粒界腐食を 進めて表面を粗ィ匕することもできる。第 2金属膜 13の表面が粗化されることで、この後 の工程にぉ 、て積層される絶縁層 11との密着力を向上させることができる。
[0101] この後の工程は、図 3及び 4に示したステップ 7乃至 12と同様の処理を行う。これに より、本実施形態に係る配線基板 101を形成することができる。このとき、図 3 (a)乃至 (c)に示すステップ 7乃至 9を繰り返すことで、絶縁層 11と配線層 17を交互に積層し て 3層以上の配線層を有する配線基板を形成することもできる。
[0102] 次に、本実施形態に係る配線基板 101の更に他の製造方法について説明する。な お、各工程間においては、適宜洗浄及び熱処理を行うこととする。
[0103] 先ず、図 6 (a)に示すステップ 1については、上述の図 2 (a)に示したステップ 1と同 様の処理を行う（ステップ 1)。
[0104] 次に、図 6 (b)に示すように、支持基板 21の表面上に、めっきレジスト 32を、エッチ ングバリア層 22及び第 1配線層 14が形成される部分に開口部を設けて形成する (ス テツプ 2)。めっきレジスト 32は、上述の図 2 (c)に示すステップ 3のめつきレジスト 32の 形成方法と同様の方法によって形成することができる。
[0105] 次に、図 6 (c)に示すように、めっきレジスト 32をマスクとして、支持基板 21をウエット エッチング法、ドライエッチング法又はこれらの組み合わせによりエッチングして彫り 込み 36を形成する（ステップ 3)。この彫り込み 36は、深さを 0. 3乃至 10 mとするこ と力 子ましく、更に好適には 0. 5乃至 3 mの深さで形成する。彫り込み 36の深さを 0. 3 m未満で形成すると、通常のめっき工程の前処理で行われるめっきを施す金 属の表面の酸ィ匕膜を除去するための酸処理との差異がなぐまた、この彫り込み 36 にエッチングバリア層 22用の金属を埋め込んだときに、エッチングノ リア層 22による ノ リア効果が発現せず、彫り込み 36の深さが 10 mより大きい場合は、微細配線用 のめつきレジスト 32の剥離が発生する可能性が高くなり安定した配線形成が困難に なる。また、この彫り込み 36を、等方性を有するエッチングにより形成することで、実 質的にエッチングバリア層 22が横方向に広がり、支持基板 21を除去する工程でのェ ツチングバリア層 22のノ リア機能を向上させることができる。
[0106] 次に、図 6 (d)に示すように、電解めつき法又は無電解めつき法によりめつきレジスト 32の開口内部にエッチングバリア層 22、第 1金属膜 12、第 2金属膜 13の順に積層 膜を形成する (ステップ 4)。
[0107] エッチングバリア層 22は、図 2 (b)に示すステップ 2のエッチングバリア層 22と同様 の材料によって同様に形成することができる。具体的には、彫り込み 36の深さを 3 mとし、エッチングバリア層 22としてニッケルを 3 mの厚さで形成し、これにより支持 基板 21の表面とエッチングノ リア層 22の表面とが同一面上に位置するよう設けること ができる。
[0108] エッチングバリア層 22を形成した後、めっきレジスト 32の開口部力も露出したエッチ ングバリア層 22の表面上に第 1金属膜 12を形成する。第 1金属膜 12は、上述の図 2 (d)に示すステップ 4の第 1金属膜 12の形成方法と同様の方法によって形成すること ができる。具体的には、例えば、第 1金属膜 12として厚さ 8 /z mのニッケル及び厚さ 0 . の金を、エッチングバリア層 22と接する側が金となる順に積層して設けること ができる。
[0109] 第 1金属膜 12を形成した後、第 1金属膜 12の露出した表面上に第 2金属膜 13を形 成する。第 2金属膜 13は、上述の図 2 (d)に示すステップ 4の第 2金属膜 13の形成方 法と同様の方法によって形成することができる。具体的には、例えば、第 2金属膜 13 として厚さ 18 μ mの銅を設けることができる。
[0110] エッチングバリア層 22、第 1金属膜 12及び第 2金属膜 13は、夫々の目的に合わせ て相互に関係した材料を適宜選ぶことができ、更に、夫々において、単層又は複数 層の状態で形成することができる。
[0111] 次に、図 6 (e)に示すように、めっきレジスト 32を除去する (ステップ 5)。このとき、第
1金属膜 12及び第 2金属膜 13の支持基板 21表裏面に水平な面の外周形状は略同 一である。 [0112] 次に、図 6 (f)に示すように、第 2金属膜 13の表面形状が、第 1金属膜 12の表面形 状よりも小さくなるようにエッチングを行う (ステップ 6)。このとき、第 2金属膜 13の外周 力 第 1金属膜 12の外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 m内側の位置になるようエッチングを施す。第 2金属膜 13のエッチングは、上述 の図 2 (f )に示すステップ 6の第 2金属膜 13のエッチング方法と同様の方法によって エッチングすることができる。具体的には、例えば、エッチングバリア層 22のニッケル 並びに第 1金属膜 12の金及びニッケルを溶解せず、第 2金属膜 13の銅を溶解する エッチング液によりウエットエッチングすることができる。
[0113] この後の工程は、図 3及び 4に示したステップ 7乃至 12と同様の処理を行う。これに より、本実施形態に係る配線基板 101を形成することができる。このとき、図 3 (a)乃至
(c)に示すステップ 7乃至 9を繰り返すことで、絶縁層 11と配線層 17を交互に積層し て 3層以上の配線層を有する配線基板を形成することもできる。また、予め支持基板 にプレス法又はレーザ法等により彫り込み 36を設け、この彫り込み 36にエッチングバ リア層 22用の金属を充填した支持基板を用意し、この支持基板を使用して図 6 (b)に 示すステップ 2を行い、次に図 6 (d)のステップ 4に示す第 1金属膜 13の形成力も行う ことちでさる。
[0114] 次に、本実施形態に係る配線基板 101の更に他の製造方法について説明する。な お、各工程間においては、適宜洗浄及び熱処理を行うこととする。
[0115] 先ず、図 7 (a)乃至（c)に示すステップ 1乃至 3については、上述の図 6 (a)乃至（c) に示したステップ 1乃至 3と同様の処理を行う（ステップ 1乃至 3)。
[0116] 次に、図 7 (d)に示すように、電解めつき法又は無電解めつき法によりめつきレジスト
32の開口内部にエッチングバリア層 22、第 1金属膜 12の順に積層膜を形成する (ス テツプ 4)。
[0117] エッチングバリア層 22は、図 2 (b)に示すステップ 2のエッチングバリア層 22と同様 の材料によって同様に形成することができる。
[0118] エッチングバリア層 22を形成した後、めっきレジスト 32の開口部力も露出したエッチ ングバリア層 22の表面上に第 1金属膜 12を形成する。第 1金属膜 12は、上述の図 2
(d)に示すステップ 4の第 1金属膜 12の形成方法と同様の方法によって形成すること ができる。具体的には、例えば、第 1金属膜 12として厚さ 8 /z mのニッケル及び厚さ 0 . の金を、エッチングバリア層 22と接する側が金となる順に積層して設けること ができる。
[0119] 次に、図 7 (e)に示すように、めっきレジスト 32を除去する（ステップ 5)。
[0120] 次に、図 7 (f)に示すように、第 1金属膜 12の表面上に開口部を有するめっきレジス ト 33を形成する（ステップ 6)。めっきレジスト 33は、上述の図 5 (f)に示すステップ 6の めっきレジスト 33の形成方法と同様の方法によって形成することができる。具体的に は、例えば、厚さ 35 mの感光性ドライフィルムレジストを使用し、フォトリソグラフィー 法によりパターユングすることができる。
[0121] このとき、めっきレジスト 33の開口部は、この開口部において露出している第 1の金 属膜 12の表面上に第 2金属膜 13を形成するため、この開口部が、第 1金属膜 12の 外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 m内側の位置に なるよう形成する。
[0122] 次に、図 7 (g)に示すように、電解めつき法又は無電解めつき法により、めっきレジス ト 33の開口部の開口部において露出している第 1金属膜 12の表面上に第 2金属膜 1 3を形成する (ステップ 7)。第 2金属膜 13は、上述の図 2 (d)に示すステップ 4の第 2 金属膜 13の形成方法と同様の方法によって形成することができる。具体的には、例 えば、第 2金属膜 13として厚さ 18 mの銅を設けることができる。
[0123] エッチングバリア層 22、第 1金属膜 12及び第 2金属膜 13は、夫々の目的に合わせ て相互に関係した材料を適宜選ぶことができ、更に、夫々において、単層又は複数 層の状態で形成することができる。
[0124] 次に、図 7 (h)に示すように、めっきレジスト 32を除去する（ステップ 8)。このとき、ゥ エツトエッチング法による前処理として、エッチングされる第 2金属膜 13の粒界腐食を 進めて表面を粗ィ匕することもできる。第 2金属膜 13の表面が粗化されることで、この後 の工程にぉ 、て積層される絶縁層 11との密着力を向上させることができる。
[0125] この後の工程は、図 3及び 4に示したステップ 7乃至 12と同様の処理を行う。これに より、本実施形態に係る配線基板 101を形成することができる。このとき、図 3 (a)乃至 (c)に示すステップ 7乃至 9を繰り返すことで、絶縁層 11と配線層 17を交互に積層し て 3層以上の配線層を有する配線基板を形成することもできる。
[0126] 本実施形態に係る配線基板 101は、製造工程において、エッチングバリアとして機 能するエッチングバリア層 22及び第 1金属膜 12の外形を、サイドエッチングを防ぎた い第 2金属膜 13の外形より大きくすることで、線幅 50 m以下の微細配線であっても 高歩留まりで設けることができる。このため、今後、必要とされる線幅 10 m以下の配 線であっても安定して製造することができる。
[0127] また、第 1配線層 14のうち第 1金属膜 12を接続用の金属膜とし、第 2金属膜 13を配 線抵抗の低減用の金属膜にすることで、接続用の電極面積を大きく確保し、且つ、 抵抗値の低い第 2金属膜では、隣接パターンとの距離を大きく確保できるため、接続 信頼性を向上させ、且つ、隣接パターン間のマイグレーション耐性を高めることがで きる。特に、マイグレーションが発生し易い銅又は銀を第 2金属膜 13に使用した際に 、微細配線間でのマイグレーション発生時間を遅らせることができる。
[0128] また、本実施形態に係る配線基板 101は、第 1金属膜 12及び第 2の金属膜 13から なる第 1配線層 14が表面を露出した状態で絶縁層 11に埋設されて ヽることから、ヮ ィヤーボンディング等の超音波を使用した接続に対しても、配線層が絶縁層 11から 突出している配線構造より超音波の吸収 (緩和）が少なぐこれにより超音波の減衰 が少ないため、安定した接続が実現できる。更に、第 1配線層 14が絶縁層 11内に埋 設されているため、半導体装置を別の基板等に搭載した際にかかる応力を配線基板 101全体で吸収することができるため、二次実装信頼性が向上する。
[0129] また、本実施形態の配線基板の製造方法によれば、支持基板 21を使用し、支持基 板 21上に積層することによって配線基板を製造することで、製造工程中での変形が 抑制され、ハンドリング性が良ぐ更に、支持基板 21を使用しているために厚さが確 保でき、薄い状態で作製するよりも各層の合わせ精度を高めることができる。
[0130] 次に、本発明の第 2実施形態について説明する。図 8は、本実施形態に係る配線 基板 102の模式的断面図、図 9 (a)乃至 (e)、図 10 (a)乃至 (d)及び図 11 (a)乃至（ c)は、本実施形態に係る配線基板 102の製造方法の一例を段階的に示す模式的 断面図、図 12 (a)乃至 (g)は、図 11 (a)の前の工程までの製造方法の他の一例を段 階的に示す模式的断面図である。図 8乃至 12において、図 1乃至 7と同一構成物に は同一符号を付して、その詳細な説明は省略する。
[0131] 上述の第 1実施形態では、第 1配線層 14が絶縁層 11に埋設された状態で表面を 露出して設けられ、第 1配線層 14の表面と絶縁層 11の下面とが同一面上に位置し ているのに対し、本実施形態においては、第 1金属膜 12の表面が絶縁層 11の下面 よりも凹んだ位置にある点が異なり、それ以外は第 1実施形態と同様の構造を有して いる。
[0132] 図 8に示すように、本実施形態に係る配線基板 102は、第 1金属膜 12が絶縁層 11 に埋設され、第 1金属膜 12の表面が絶縁層 11の下面よりも凹んだ位置で露出して 設けられ、これにより絶縁層 11には凹みとして窪み 15が設けられている。また、第 1 金属膜が形成された位置の窪み 15の側面は第 1金属膜 13の端部と一致している。 また、絶縁層 11内で第 1金属膜 12上に第 1金属膜 12の相似形を有し、第 1金属膜 1 2よりも小さい面積を有する第 2金属膜 13が設けられ、第 1金属膜 12及び第 2金属膜 13によって第 1配線層 14が形成されている。そして、第 1金属膜 12の端部は第 2金 属膜 12の端部よりも第 2金属膜の表面方向外側まで延出している。また、絶縁層 11 の表面上には配線層 17、電極 18及びソルダーレジスト 19が形成され、ソルダーレジ スト 19の開口部力 電極 18の表面が露出している。第 1配線層 14と配線層 17とが 絶縁層 11内に設けられたビア 16によって電気的に接続され、これにより、本実施形 態に係る配線基板 102が構成されている。絶縁層 11の下面に、絶縁層 11の下面よ りも内側に窪んだ位置に表面を露出して設けられている第 1配線層 14を配線基板下 面側の電極とすることができる。
[0133] 絶縁層 11としては、上述の第 1実施形態と同様の材料を使用することができる。例 えば、本実施形態に係る配線基板 102において、絶縁層 11としては、例えば、ァラミ ド不織布にエポキシを含浸した材料を使用し、配線層 17上における厚さを 50 mと することができる。
[0134] 第 1配線層 14を構成する第 1金属膜 12及び第 2金属膜 13としては、上述の第 1実 施形態と同様の材料を使用することができる。例えば、本実施形態に係る配線基板 1 02において、第 1金属膜 12としては、厚さ 8 μ mのニッケル及び厚さ 0. 5 μ mの金を 、絶縁層 11の下面力も露出する側が金となる順に積層して設けることができ、第 2金 属膜 13としては、厚さ 18 mの銅を設けることができる。
[0135] 第 2金属膜 13の表面形状は、第 1金属膜 12の表面形状の相似形であり、第 1金属 膜 12の端部は第 2金属膜 12の端部よりも第 2金属膜の表面方向外側まで延出して いる。
[0136] 図 8に示すように、第 1金属膜が形成された位置の窪み 15の側面は第 1金属膜 13 の端部と一致している。また、第 2金属膜 13の外周は、窪み 15及び第 1金属膜 12の 外周から 0. 1乃至 5 m内側の位置に設けられていることが望ましぐ更に好適には 0. 2乃至 2 μ m内側の位置に設けられていることが望ましい。
[0137] 絶縁層 11内に設けられるビア 16は、上述の第 1実施形態と同様の材料を使用し、 上述の第 1実施形態と同様の製造方法によって設けることができる。
[0138] 配線層 17は、上述の第 1実施形態と同様の材料を使用し、上述の第 1実施形態と 同様の製造方法によって設けることができる。本実施形態に係る配線基板 102にお いて、配線層 17は、例えば銅により形成し、その厚さを例えば 18 /z mとすることがで きる。
[0139] 電極 18は、絶縁層 11上か又はビア 16上力 絶縁層 11上にかけて設けられ、配線 層 17又はビア 16を介して第 1配線層 14に電気的に接続されている。電極 18は、上 述の第 1実施形態と同様の材料を使用して形成することができる。
[0140] ソルダーレジスト 19は、配線基板 102の表面回路保護及び難燃性の発現のために 形成されるものである。ソルダーレジスト 19としては、上述の第 1実施形態と同様の材 料を使用することができる。本実施形態に係る配線基板 102において、ソルダーレジ スト 19は、例えば液状のエポキシ系のソルダーレジストを使用し、厚さ 25 /z mで形成 することができる。
[0141] また、図 8に示す例では、ソルダーレジスト 19の開口部が電極 18の内側に位置して 設けられている力 ソルダーレジスト 19の開口部が図示例よりも大きぐ電極 18全体 が露出するよう設けられていても良い。更に、電極 18は、ソルダーレジスト 19の開口 部から露出した表面のみが金、銀、銅、錫及び半田材料からなる群から選択された 少なくとも 1種の金属又は合金で形成されていても良い。更にまた、ソルダーレジスト 19のパターンを形成した後に、その開口部を覆う様に電極 18のパターンを設けた構 造としても良い。
[0142] 図 8では、配線の層数が 2層の例を示した力 これに限定されることなぐ絶縁層 11 と配線層 17を交互に積層して配線の層数が 3層以上となる配線基板としても良い。ま た、ソルダーレジスト 19を設けな 、状態で配線基板とすることもできる。
[0143] 次に、本実施形態に係る配線基板 102の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。
[0144] 先ず、図 9 (a)及び (b)に示すステップ 1及び 2については、上述の図 6 (a)及び (b) に示したステップ 1及び 2と同様の処理を行う（ステップ 1及び 2)。
[0145] 次に、図 9 (c)に示すように、電解めつき法又は無電解めつき法によりめつきレジスト 32の開口内部にエッチングバリア層 22、第 1金属膜 12、第 2金属膜 13の順に積層 膜を形成する (ステップ 3)。
[0146] エッチングバリア層 22は、図 2 (b)に示すステップ 2のエッチングバリア層 22と同様 の材料によって同様に形成することができる。
[0147] エッチングバリア層 22を形成した後、めっきレジスト 32の開口部力も露出したエッチ ングバリア層 22の表面上に第 1金属膜 12を形成する。第 1金属膜 12は、上述の図 2 (d)に示すステップ 4の第 1金属膜 12の形成方法と同様の方法によって形成すること ができる。具体的には、例えば、第 1金属膜 12として厚さ 8 /z mのニッケル及び厚さ 0 . の金を、エッチングバリア層 22と接する側が金となる順に積層して設けること ができる。
[0148] 第 1金属膜 12を形成した後、第 1金属膜 12の露出した表面上に第 2金属膜 13を形 成する。第 2金属膜 13は、上述の図 2 (d)に示すステップ 4の第 2金属膜 13の形成方 法と同様の方法によって形成することができる。具体的には、例えば、第 2金属膜 13 として厚さ 18 μ mの銅を設けることができる。
[0149] エッチングバリア層 22、第 1金属膜 12及び第 2金属膜 13は、夫々の目的に合わせ て相互に関係した材料を適宜選ぶことができ、更に、夫々において、単層又は複数 層の状態で形成することができる。
[0150] 次に、図 9 (d)に示すように、めっきレジスト 32を除去する（ステップ 4)。このとき、ェ ツチングバリア層 22、第 1金属膜 12及び第 2金属膜 13の支持基板 21表裏面に水平 な面の外周形状は同一である。
[0151] 次に、図 9 (e)に示すように、第 2金属膜 13の表面形状が、第 1金属膜 12の表面形 状よりも小さくなるようにエッチングを行う (ステップ 5)。このとき、第 2金属膜 13の外周 力 第 1金属膜 12の外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 m内側の位置になるようエッチングを施す。第 2金属膜 13のエッチングは、上述 の図 2 (f )に示すステップ 6の第 2金属膜 13のエッチング方法と同様の方法によって エッチングすることができる。具体的には、例えば、エッチングバリア層 22のニッケル 並びに第 1金属膜 12の金及びニッケルを溶解せず、第 2金属膜 13の銅を溶解する エッチング液によりウエットエッチングすることができる。
[0152] 次に、図 10 (a)に示すように、支持基板 21、エッチングバリア層 22、第 1金属膜 12 及び第 2金属膜 13の表面を覆う様に絶縁層 11を形成する (ステップ 6)。絶縁層 11 は、上述の図 3 (a)に示すステップ 7の絶縁層 11の形成方法と同様の形成方法によ つて形成することができる。具体的には、例えば、ァラミド不織布にエポキシを含浸し た材料を使用し、配線層 17上における厚さを 50 mとすることができる。
[0153] 次に、図 10 (b)に示すように、絶縁層 11にビアホール 34を形成する（ステップ 7)。
ビアホール 34は、上述の図 3 (b)に示すステップ 8のビアホール 34の形成方法と同 様の形成方法によって形成することができる。具体的には、例えば、絶縁層 11として ァラミド不織布にエポキシを含浸した材料を使用し、レーザカ卩工法によってビアホー ル 34を設けることができる。
[0154] 次に、図 10 (c)に示すように、ビアホール 34内に導電性の材料を形成してビア 16 とし、配線層 17と電極 18を形成する (ステップ 8)。ビア 16は、上述の図 3 (c)に示す ステップ 8のビア 16の形成方法と同様の形成方法によって形成することができる。ま た、配線層 17についても同じく上述の図 3 (c)に示すステップ 8の配線層 17の形成 方法と同様の形成方法によって形成することができる。具体的には、例えば、配線層 17は銅により形成することができ、その厚さは例えば 18 mにすることができる。更 に、電極 18についても同じく上述の図 3 (c)に示すステップ 8の電極 18の形成方法と 同様の形成方法によって形成することができる。具体的には、例えば、半導体素子 等を接続する際に、この電極 18の表面に形成される半田ボールの濡れ性又はボン デイングワイヤーとの接続性を考慮して、電極 18の表面は、金、銀、銅、錫及び半田 材料力 なる群力 選択された少なくとも 1種の金属又は合金で形成することができ る。
[0155] 次に、図 10 (d)及び図 11 (a)に示すように、絶縁膜 11、配線層 17及び電極 18を 覆うソルダーレジスト 19を形成し、このソルダーレジスト 19の所望の部位に開口部を 設ける (ステップ 9)。ソルダーレジスト 19の形成方法は、上述の図 3 (d)及び図 4 (a) に示すステップ 10のソルダーレジスト 19の形成方法と同様の形成方法によって形成 することができる。具体的には、例えば、液状のエポキシ系のソルダーレジストを使用 し、厚さ 25 /z mで形成することができる。また、ソルダーレジスト 19の所望の部位に開 口部を設ける方法は、上述の図 3 (d)及び図 4 (a)に示すステップ 10のソルダーレジ スト 19に開口部を設ける方法と同様の方法によって設けることができる。
[0156] また、図 10 (d)及び図 11 (a)に示す例では、ソルダーレジスト 19の開口部が電極 1 8の内側に位置して設けられている力 ソルダーレジスト 19の開口部が図示例よりも 大きぐ電極 18全体が露出するよう設けられていても良い。更に、電極 18を配線層 1 7と同一の工程で銅によって設け、ソルダーレジスト 19の開口部を形成した後に、ソ ルダーレジスト 19の開口部力も露出した電極 18の表面に、金、銀、銅、錫及び半田 材料力 なる群力 選択された少なくとも 1種の金属又は合金を設けることによって電 極 18を形成することもできる。更にまた、ソルダーレジスト 19の開口部を形成した後 に、その開口部を覆う様に電極 18のパターンを設けても良い。具体的には、例えば、 配線層 17及び電極 18を、無電解銅めつきを給電層としたセミアディティブ法によって 厚さ 18 μ mの銅によって形成し、その後、ソルダーレジスト 19の開口部力も露出した 電極 18の表面にのみ、厚さ 5 μ mのニッケル及び厚さ 0. 5 μ mの金を、最表面が金 となる順に積層して設けることで電極 18を形成することができる。
[0157] 次に、図 11 (b)に示すように、支持基板 21を除去する (ステップ 10)。支持基板 21 の除去方法は、上述の図 4 (b)に示すステップ 11の支持基板 21の除去方法と同様 の除去方法によって除去することができる。
[0158] 支持基板 21を除去する際、支持基板 21の除去方法がウエットエッチング法又はド ライエッチング法である場合、特に、支持基板 21のエッチングすべき量が多ぐ更に 、支持基板 21の表面積が大きいと、支持基板 21面内の除去速度が不均一となり、 場所毎にエッチングバリア層 22のエッチング媒体との接触時間に違いが発生し、サ イドエッチングの確実な防止が必要となる。
[0159] このとき、エッチングバリア層 22の端部が第 1金属膜 12の端部よりも第 1金属膜 12 の表面方向外側まで延出しているため、第 1金属膜 12及び第 2金属膜 13のサイドエ ツチングを効果的に防止することができ、安定した配線形成を確実に行うことができる
[0160] 次に、図 11 (c)に示すように、エッチングノ リア層 22を除去する（ステップ 11)。エツ チングバリア層 22の除去方法は、上述の図 4 (c)に示すエッチングバリア層 22の除 去方法と同様の除去方法によって除去することができる。エッチングノ リア層 22は、 除去すべき厚さを薄く設定することにより、第 1金属膜 12にエッチングバリア層 22の エッチング媒体によりエッチングが発生する材料が含まれて 、る場合でも、エツチン グ速度差による露出時間の差が小さぐサイドエッチングなどによる第 1金属膜 12へ のダメージの発生を抑制することができる。また、第 2金属膜 13の外周力 第 1金属 膜 12より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 m内側の位置に 設けられているため、サイドエッチングなどによる第 2金属膜 13へのダメージの発生 を抑制することができる。
[0161] このとき、例えば、第 2金属膜 13の外周が、第 1金属膜 12の外周から 0. 1 μ m未満 内側の位置に設けられている場合、第 2金属膜 13がエッチングされてしまい、安定し て配線基板を得ることが困難になる。また、第 2金属膜 13と第 1金属膜 12との形状差 力 / z mよりも大きくなると、配線幅が 10 m以下の配線形成が不可能になり、配線 基板の微細化及び高密度化が達成できなくなる。
[0162] 以上のステップ 1乃至 11を行うことにより、本実施形態に係る配線基板 102を形成 することができる。図 9乃至 11に示す例では、配線層が 2層の例を示している力 これ に限定されず、図 10 (a)乃至 (c)に示すステップ 6乃至 8を繰り返すことで、絶縁層 1 1と配線層 17を交互に積層して 3層以上の配線層を有する配線基板を形成すること もできる。また、図 10 (d)及び図 11 (a)に示すステップ 9において、ソルダーレジスト 1 9を設けず、この状態でステップ 10からを行い、ソルダーレジスト 19を設けない配線 基板とすることちでさる。
[0163] また、配線層 17が設けられる絶縁層（図示せず）に配線パターンとなる凹部を設け ておき、無電解めつき法、スパッタ法又は CVD法等で給電層を形成した後、無電解 めっき法又は電解めつき法により凹咅を埋め込み、表面を研磨により整える方法によ つて配線層 17を形成することもできる。このとき、この絶縁層（図示せず)の上から図 3 (d)及び図 4 (a)に示すステップ 10に示すようにソルダーレジストを設けても良 ヽし、 ソルダーレジスト 19を設けず、この状態でステップ 11からを行い、ソルダーレジスト 19 を設けな 、配線基板とすることもできる。
[0164] また、図 10 (d)及び図 11 (a)に示す例では、ソルダーレジスト 19の開口部が電極 1 8の内側に位置して設けられている力 ソルダーレジスト 19の開口部が図示例よりも 大きぐ電極 18全体が露出するよう設けられていても良い。更に、電極 18を配線層 1 7と同一の工程で銅によって設け、ソルダーレジスト 19の開口部を形成した後に、ソ ルダーレジスト 19の開口部力も露出した電極 18の表面に、金、銀、銅、錫及び半田 材料力 なる群力 選択された少なくとも 1種の金属又は合金を設けることによって電 極 18を形成することもできる。更にまた、ソルダーレジスト 19の開口部を形成した後 に、その開口部を覆う様に電極 18のパターンを設けても良い。具体的には、例えば、 配線層 17及び電極 18を、無電解銅めつきを給電層としたセミアディティブ法によって 厚さ 18 μ mの銅によって形成し、その後、ソルダーレジスト 19の開口部力も露出した 電極 18の表面にのみ、厚さ 5 μ mのニッケル及び厚さ 0. 5 μ mの金を、最表面が金 となる順に積層して設けることで電極 18を形成することができる。
[0165] また、図 9 (b)に示すステップ 2の工程の後、エッチングバリア層 22を形成する前に 、めっきレジスト 32をマスクとして支持基板 21に 0. 5乃至 3 mの深さの彫り込みを 形成してもよい。この場合は、エッチングノリア層 22を彫り込み深さより厚く析出させ ることで、最終的に形成される窪み 15を設けることができる。また、この彫り込みを形 成することで、実質的にエッチングバリア層 22が横方向に広がり、支持基板 21を除 去する工程でのノリア機能を向上させることができる。彫り込みの深さを 0. 未 満で形成すると、通常のめっき工程の前処理で行われるめっきを施す金属の表面の 酸ィ匕膜を除去するための酸処理との差異がなぐ彫り込みの深さが 3 mより大きい 場合は、微細配線用のめっきレジスト 32の剥離が発生する可能性が高くなり安定し た配線形成が困難になる。
[0166] 次に、本実施形態に係る配線基板 102の他の製造方法について説明する。なお、 各工程間においては、適宜洗浄及び熱処理を行うこととする。
[0167] 先ず、図 12 (a)及び (b)に示すステップ 1及び 2については、上述の図 6 (a)及び (b
)に示したステップ 1及び 2と同様の処理を行う（ステップ 1及び 2)。
[0168] 次に、図 12 (c)に示すように、電解めつき法又は無電解めつき法によりめつきレジス ト 32の開口内部にエッチングバリア層 22、第 1金属膜 12の順に積層膜を形成する（ ステップ 3)。
[0169] エッチングバリア層 22は、図 2 (b)に示すステップ 2のエッチングバリア層 22と同様 の材料によって同様に形成することができる。
[0170] エッチングバリア層 22を形成した後、めっきレジスト 32の開口部力も露出したエッチ ングバリア層 22の表面上に第 1金属膜 12を形成する。第 1金属膜 12は、上述の図 2 (d)に示すステップ 4の第 1金属膜 12の形成方法と同様の方法によって形成すること ができる。具体的には、例えば、第 1金属膜 12として厚さ 8 /z mのニッケル及び厚さ 0 . の金を、エッチングバリア層 22と接する側が金となる順に積層して設けること ができる。
[0171] 次に、図 12 (d)に示すように、めっきレジスト 32を除去する (ステップ 4)。
[0172] 次に、図 12 (e)に示すように、第 1金属膜 12の表面上に開口部を有するめっきレジ スト 33を形成する（ステップ 5)。めっきレジスト 33は、上述の図 5 (f)に示すステップ 6 のめつきレジスト 33の形成方法と同様の方法によって形成することができる。具体的 には、例えば、厚さ 35 mの感光性ドライフィルムレジストを使用し、フォトリソグラフィ 一法によりパターユングすることができる。
[0173] このとき、めっきレジスト 33の開口部は、この開口部において露出している第 1の金 属膜 12の表面上に第 2金属膜 13を形成するため、この開口部が、第 1金属膜 12の 外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 m内側の位置に なるよう形成する。
[0174] 次に、図 12 (f)に示すように、電解めつき法又は無電解めつき法により、めっきレジ スト 33の開口部の開口部において露出している第 1金属膜 12の表面上に第 2金属 膜 13を形成する (ステップ 6)。第 2金属膜 13は、上述の図 2 (d)に示すステップ 4の 第 2金属膜 13の形成方法と同様の方法によって形成することができる。具体的には、 例えば、第 2金属膜 13として厚さ 18 mの銅を設けることができる。
[0175] エッチングバリア層 22、第 1金属膜 12及び第 2金属膜 13は、夫々の目的に合わせ て相互に関係した材料を適宜選ぶことができ、更に、夫々において、単層又は複数 層の状態で形成することができる。
[0176] 次に、図 12 (g)に示すように、めっきレジスト 32を除去する (ステップ 7)。このとき、 ウエットエッチング法による前処理として、エッチングされる第 2金属膜 13の粒界腐食 を進めて表面を粗ィ匕することもできる。第 2金属膜 13の表面が粗化されることで、この 後の工程にぉ 、て積層される絶縁層 11との密着力を向上させることができる。
[0177] この後の工程は、図 10及び 11に示したステップ 6乃至 11と同様の処理を行う。これ により、本実施形態に係る配線基板 102を形成することができる。このとき、図 10 (a) 乃至 (c)に示すステップ 6乃至 8を繰り返すことで、絶縁層 11と配線層 17を交互に積 層して 3層以上の配線層を有する配線基板を形成することもできる。
[0178] 本実施形態に係る配線基板 102は、第 1金属膜 12及び第 2の金属膜 13からなる 第 1配線層 14が表面を露出した状態で絶縁層 11の下面よりも凹んだ位置にあること から、フリップチップ等の半田による半導体素子の接続時及び半田ボールを搭載す るときに、リフロー時の半田流れを抑制するダムとしての効果が得られる。更に、ワイ ヤーボンディング等の超音波を使用した接続に対しても、配線層が絶縁層 11から突 出している配線構造より超音波の吸収 (緩和）が少なぐこれにより超音波の減衰が 少ないため、安定した接続が実現できる。更に、第 1配線層 14が絶縁層 11内に埋設 されているため、半導体装置を別の基板等に搭載した際にかかる応力を配線基板 1 02全体で吸収することができるため、二次実装信頼性が向上する。
[0179] 次に、本発明の第 3実施形態について説明する。図 13は、本実施形態に係る配線 基板 103の模式的断面図、図 14 (a)乃至 (h)は、本実施形態に係る配線基板 103 の製造方法の一例を段階的に示す模式的断面図である。図 13及び 14において、図 1乃至 12と同一構成物には同一符号を付して、その詳細な説明は省略する。 [0180] 上述の第 2実施形態では、窪み 15の側面が第 1金属膜 13の端部と一致しているの に対し、本実施形態では窪み 15の側面が第 1金属膜 12の端部の位置よりも外側に 位置している点が異なり、それ以外は第 1実施形態と同様の構造を有している。
[0181] 図 13に示すように、本実施形態に係る配線基板 103は、第 1金属膜 12が絶縁層 1 1に埋設され、第 1金属膜 12の表面が絶縁層 11の下面よりも凹んだ位置で露出して 設けられ、これにより絶縁層 11には凹みとして窪み 15が設けられている。また、第 1 金属膜が形成された位置の窪み 15の側面は第 1金属膜 13の端部の位置よりも外側 に位置している。また、絶縁層 11内で第 1金属膜 12上に第 1金属膜 12の相似形を 有し、第 1金属膜 12よりも小さい面積を有する第 2金属膜 13が設けられ、第 1金属膜 12及び第 2金属膜 13によって第 1配線層 14が形成されている。そして、第 1金属膜 12の端部は第 2金属膜 12の端部よりも第 2金属膜の表面方向外側まで延出している 。また、絶縁層 11の表面上には配線層 17、電極 18及びソルダーレジスト 19が形成 され、ソルダーレジスト 19の開口部力も電極 18の表面が露出している。第 1配線層 1 4と配線層 17とが絶縁層 11内に設けられたビア 16によって電気的に接続され、これ により、本実施形態に係る配線基板 103が構成されている。絶縁層 11の下面に、絶 縁層 11の下面よりも内側に窪んだ位置に表面を露出して設けられて ヽる第 1配線層 14を配線基板下面側の電極とすることができる。
[0182] 図 13に示すように、窪み 15の形状は、第 1金属膜 12の表面形状の相似形で、第 1 金属膜 12の表面形状よりも大きい形状を有し、第 1金属膜 12の外周は窪み 15の内 部に位置している。
[0183] 第 1金属膜 12の外周は、窪み 15の外周力も 0. 1乃至 5 m内側の位置に設けら れていることが望ましぐ更に好適には 0. 2乃至 2 m内側の位置に設けられている ことが望ましい。また、第 2金属膜 13の外周は、窪み 15及び第 1金属膜 12の外周か ら 0. 1乃至 5 m内側の位置に設けられていることが望ましぐ更に好適には 0. 2乃 至 2 μ m内側の位置に設けられていることが望ましい。
[0184] 次に、本実施形態に係る配線基板 103の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。
[0185] 先ず、図 14 (a)及び (b)に示すステップ 1及び 2については、上述の図 6 (a)及び (b )に示したステップ 1及び 2と同様の処理を行う（ステップ 1及び 2)。
[0186] 次に、図 14 (c)に示すように、電解めつき法又は無電解めつき法によりめつきレジス ト 32の開口内部にエッチングバリア層 22を形成する (ステップ 3)。
[0187] エッチングバリア層 22は、図 2 (b)に示すステップ 2のエッチングバリア層 22と同様 の材料によって同様に形成することができる。
[0188] 次に、図 14 (d)に示すように、めっきレジスト 32を除去する (ステップ 4)。
[0189] 次に、図 14 (e)に示すように、エッチングバリア層 22の表面上に開口部を有するめ つきレジスト 33を形成する（ステップ 5)。めっきレジスト 33は、上述の図 5 (f)に示すス テツプ 6のめつきレジスト 33の形成方法と同様の方法によって形成することができる。 具体的には、例えば、厚さ 35 mの感光性ドライフィルムレジストを使用し、フォトリソ グラフィ一法によりパターユングすることができる。このとき、めっきレジスト 33の開口 部は、この開口部において露出しているエッチングバリア層 22の表面上に第 1の金 属膜 12及び第 2金属膜 13を形成するため、この開口部が、エッチングバリア層 22の 外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃至 2 m内側の位置に なるよう形成する。開口部を設ける位置がエッチングバリア層 22の外周よりも 0. 1 μ m未満内側では、この後の支持基板 21の除去工程において、本来残るべき第 1金 属膜 12か又は第 1金属膜 12及び第 2金属膜 13の両方がエッチングされてしまい、 安定して配線基板を得ることが困難になる。また、この形状差が 5 mよりも大きくなる と、配線幅が 10 /z m以下の配線形成が不可能になり、配線基板の微細化や高密度 化が達成できなくなる。
[0190] 次に、図 14 (f)に示すように、電解めつき法又は無電解めつき法によりめつきレジス ト 33の開口部内のエッチングバリア層 22表面上に第 1金属膜 12と第 2金属膜 13とを 第 1金属膜 12から順に形成する (ステップ 7)。第 1金属膜 12は、上述の図 2 (d)に示 すステップ 4の第 1金属膜 12の形成方法と同様の方法によって形成することができる 。具体的には、例えば、第 1金属膜 12として厚さ 8 mのニッケル及び厚さ 0. 5 m の金を、エッチングバリア層 22と接する側が金となる順に積層して設けることができる
[0191] 第 1金属膜 12を形成した後、第 1金属膜 12の露出した表面上に第 2金属膜 13を形 成する。第 2金属膜 13は、上述の図 2 (d)に示すステップ 4の第 2金属膜 13の形成方 法と同様の方法によって形成することができる。具体的には、例えば、第 2金属膜 13 として厚さ 18 μ mの銅を設けることができる。
[0192] エッチングバリア層 22、第 1金属膜 12及び第 2金属膜 13は、夫々の目的に合わせ て相互に関係した材料を適宜選ぶことができ、更に、夫々において、単層又は複数 層の状態で形成することができる。
[0193] 次に、図 14 (g)に示すように、めっきレジスト 33を除去する (ステップ 8)。このとき、 ウエットエッチング法による前処理として、エッチングされる第 2金属膜 13の粒界腐食 を進めて表面を粗ィ匕することもできる。第 2金属膜 13の表面が粗化されることで、この 後の工程にぉ 、て積層される絶縁層 11との密着力を向上させることができる。
[0194] 次に、図 14 (h)に示すように、第 2金属膜 13の表面形状が、第 1金属膜 12の表面 形状よりも小さくなるようにエッチングを行う (ステップ 6)。このとき、第 2金属膜 13の外 周が、第 1金属膜 12の外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃 至 2 m内側の位置になるようエッチングを施す。これにより、この後の工程でエッチ ングバリア層 22を除去する際に、サイドエッチングなどによる第 2金属膜 13へのダメ ージの発生を抑制することができる。第 2金属膜 13のエッチングは、上述の図 2 (f)に 示すステップ 6の第 2金属膜 13のエッチング方法と同様の方法によってエッチングす ることができる。具体的には、例えば、エッチングノ リア層 22のニッケル並びに第 1金 属膜 12の金及びニッケルを溶解せず、第 2金属膜 13の銅を溶解するエッチング液 によりウエットエッチングすることができる。このときに、第 2金属膜 13の粒界腐食を進 めて表面を粗ィ匕することもできる。
[0195] この後の工程は、図 3及び 4に示したステップ 7乃至 12と同様の処理を行う。これに より、本実施形態に係る配線基板 103を形成することができる。このとき、図 3 (a)乃至 (c)に示すステップ 7乃至 9を繰り返すことで、絶縁層 11と配線層 17を交互に積層し て 3層以上の配線層を有する配線基板を形成することもできる。
[0196] また、図 14 (e)に示すステップ 5の工程の後、図 14 (f)に示すステップ 6を行うときに 、第 1金属膜 13を形成した後に、めっきレジスト 33を除去し、第 1金属膜 13表面上に 開口部を有するめっきレジストを形成し、めっきレジストの開口部に電解めつき法又は 無電解めつき法により第 2金属膜 13を形成しても良い。この場合、めっきレジストを除 去した後のウエットエッチング法による処理として、エッチングされる第 2金属膜 13の 粒界腐食を進めて表面を粗ィ匕することもできる。第 2金属膜 13の表面が粗化されるこ とで、この後の工程にぉ ヽて積層される絶縁層 11との密着力を向上させることができ る。
[0197] また、図 14 (b)に示すステップ 2の工程の後、エッチングバリア層 22を形成する前 に、めっきレジスト 32をマスクとして支持基板 21に 0. 5乃至 3 mの深さの彫り込み を形成してもよい。この場合は、エッチングバリア層 22を彫り込みの深さよりも厚く析 出させることで、最終的に形成される窪み 15を設けることができる。この場合は、エツ チングバリア層 22を彫り込み深さより厚く析出させることで、最終的に形成される窪み 15を設けることができる。また、この彫り込みを形成することで、実質的にエッチング ノリア層 22が横方向に広がり、支持基板 21を除去する工程でのノリア機能を向上さ せることができる。彫り込みの深さを 0. 5 m未満で形成すると、通常のめっき工程 の前処理で行われるめっきを施す金属の表面の酸ィ匕膜を除去するための酸処理と の差異がなぐ彫り込みの深さが 3 mより大きい場合は、微細配線用のめっきレジス ト 32の剥離が発生する可能性が高くなり安定した配線形成が困難になる。
[0198] 本実施形態に係る配線基板 103は、上述の第 2実施形態に係る配線基板 102の 効果に加え、製造工程において、エッチングバリア層 22が第 1金属膜 12よりも大きく 形成されるため、支持基板 21の除去工程におけるサイドエッチングをより効果的に防 ぐことができ、安定した配線基板の形成が実現できる。
[0199] また、本実施形態に係る配線基板 103は、この後の工程において、第 1配線層 14 を配線基板下面側の電極として半導体素子等を接続する際に、窪み 15の側面が第 1金属膜 12の端部の位置よりも外側に位置していることにより、第 1金属膜 12の表面 全体に対し、半田ボールを接続することができるため、第 2実施形態に係る配線基板 102のように窪み 15の側面が第 1金属膜 13の端部と一致している構造よりも、半田 ボールの密着性をより高めることができる。
[0200] また、本実施形態に係る配線基板 103は、この後の工程において、第 1配線層 14 を配線基板下面側の電極としてワイヤーによって半導体素子等と接続する際に、窪 み 15の側面が第 1金属膜 12の端部の位置よりも外側に位置していることにより、第 2 実施形態に係る配線基板 102のように窪み 15の側面が第 1金属膜 13の端部と一致 している構造と比較して、開口部が大きいため、ワイヤーボンディング治具と絶縁層 1 1との干渉を防止することができる。
[0201] 次に、本発明の第 4実施形態について説明する。図 15は、本実施形態に係る配線 基板 104の模式的断面図、図 16 (a)乃至 (g)は、本実施形態に係る配線基板 104 の製造方法の一例を段階的に示す模式的断面図である。図 15及び 16において、図 1乃至 14と同一構成物には同一符号を付して、その詳細な説明は省略する。
[0202] 上述の第 3実施形態では、第 1金属膜 12の端部が第 2金属膜 12の端部よりも第 2 金属膜の表面方向外側まで延出しているのに対し、本実施形態では第 1金属膜 12 の端部の位置と第 2金属膜 12の端部の位置とがー致している点が異なり、それ以外 は第 3実施形態と同様の構造を有している。
[0203] 図 15に示すように、本実施形態に係る配線基板 104は、第 1金属膜 12が絶縁層 1 1に埋設され、第 1金属膜 12の表面が絶縁層 11の下面よりも凹んだ位置で露出して 設けられ、これにより絶縁層 11には凹みとして窪み 15が設けられている。また、第 1 金属膜が形成された位置の窪み 15の側面は第 1金属膜 13の端部の位置よりも外側 に位置している。また、絶縁層 11内で第 1金属膜 12上に第 2金属膜 13が設けられ、 第 1金属膜 12及び第 2金属膜 13によって第 1配線層 14が形成されている。そして、 第 1金属膜 12の端部の位置は第 2金属膜 12の端部の位置は一致している。また、絶 縁層 11の表面上には配線層 17、電極 18及びソルダーレジスト 19が形成され、ソル ダーレジスト 19の開口部カゝら電極 18の表面が露出している。第 1配線層 14と配線層 17とが絶縁層 11内に設けられたビア 16によって電気的に接続され、これにより、本 実施形態に係る配線基板 104が構成されている。絶縁層 11の下面に、絶縁層 11の 下面よりも内側に窪んだ位置に表面を露出して設けられている第 1配線層 14を配線 基板下面側の電極とすることができる。
[0204] 図 15に示すように、窪み 15の形状は、第 1金属膜 12の表面形状の相似形で、第 1 金属膜 12の表面形状よりも大きい形状を有し、第 1金属膜 12の外周は窪み 15の内 部に位置している。 [0205] 第 1金属膜 12の外周は、窪み 15の外周力も 0. 1乃至 5 m内側の位置に設けら れていることが望ましぐ更に好適には 0. 2乃至 2 m内側の位置に設けられている ことが望ましい。
[0206] 次に、本実施形態に係る配線基板 104の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。
[0207] 図 16 (a)及び (g)に示すステップ 1乃至 7については、上述の第 3実施形態に係る 配線基板 103の製造方法と同様に、図 14 (a)及び (g)に示したステップ 1乃至 7と同 様の処理を行う（ステップ 1乃至 7)。
[0208] この後の工程は、図 3及び 4に示したステップ 7乃至 12と同様の処理を行う。これに より、本実施形態に係る配線基板 104を形成することができる。このとき、図 3 (a)乃至 (c)に示すステップ 7乃至 9を繰り返すことで、絶縁層 11と配線層 17を交互に積層し て 3層以上の配線層を有する配線基板を形成することもできる。
[0209] また、図 16 (b)に示すステップ 2の工程の後、エッチングバリア層 22を形成する前 に、めっきレジスト 32をマスクとして支持基板 21に 0. 5乃至 3 mの深さの彫り込み を形成してもよい。この場合は、エッチングバリア層 22を彫り込みの深さよりも厚く析 出させることで、最終的に形成される窪み 15を設けることができる。この場合は、エツ チングバリア層 22を彫り込み深さより厚く析出させることで、最終的に形成される窪み 15を設けることができる。また、この彫り込みを形成することで、実質的にエッチング ノリア層 22が横方向に広がり、支持基板 21を除去する工程でのノリア機能を向上さ せることができる。彫り込みの深さを 0. 5 m未満で形成すると、通常のめっき工程 の前処理で行われるめっきを施す金属の表面の酸ィ匕膜を除去するための酸処理と の差異がなぐ彫り込みの深さが 3 mより大きい場合は、微細配線用のめっきレジス ト 32の剥離が発生する可能性が高くなり安定した配線形成が困難になる。
[0210] 本実施形態に係る配線基板 104は、この後の工程において、第 1配線層 14を配線 基板下面側の電極として半導体素子等を接続する際に、窪み 15の側面が第 1金属 膜 12の端部の位置よりも外側に位置していることにより、第 1金属膜 12の表面全体に 対し、半田ボールを接続することができるため、半田ボールの密着性をより高めること ができる。 [0211] また、本実施形態に係る配線基板 104は、この後の工程において、第 1配線層 14 を配線基板下面側の電極としてワイヤーによって半導体素子等と接続する際に、窪 み 15の側面が第 1金属膜 12の端部の位置よりも外側に位置していることにより、絶縁 層 11の開口部が大き!/、ため、ワイヤーボンディング治具と絶縁層 11との干渉を防止 することができる。
[0212] 次に、本発明の第 5実施形態について説明する。図 17は、本実施形態に係る配線 基板 105の模式的断面図、図 18 (a)及び (b)は、本実施形態に係る配線基板 105 の製造方法の一例を段階的に示す模式的断面図である。図 17及び 18において、図 1乃至 16と同一構成物には同一符号を付して、その詳細な説明は省略する。
[0213] 上述の第 1実施形態では、配線基板 101は絶縁層 11の上面だけにソルダーレジス ト 19を有して 、るのに対し、本実施形態にぉ 、ては絶縁層 11の下面にもソルダーレ ジスト 20を有している点が異なり、それ以外は第 1実施形態と同様の構造を有してい る。
[0214] 図 17に示すように、本実施形態に係る配線基板 105は、上述の第 1実施形態に係 る配線基板 101の下面側においても、ソルダーレジスト 20が、第 1配線層 14及び絶 縁層 11を覆う様に、電極等の必要な部位が開口されて設けられている。
[0215] ソルダーレジスト 20の材料としては、エポキシ系、アクリル系、ウレタン系又はポリィ ミド系の有機材料カゝらなるものが使用でき、必要に応じて無機材料又は有機材料の フイラ一等が添加されていても良い。本実施形態に係る配線基板 103において、ソル ダーレジスト 20は、例えば液状のエポキシ系のソルダーレジストを使用し、厚さ 15 mで形成することができる。
[0216] 第 1金属膜 12としては、金、銀、ニッケル、銅、アルミニウム、ノ ラジウム、白金、ロジ ゥム、錫及び半田材料力もなる群力も選択された少なくとも 1種を主たる材料とし、必 要に応じて単層又は複数種の金属による積層構造としても良い。そして、ソルダーレ ジスト 20の開口部力も露出する第 1金属膜 12の最表面は、接続に適した銅、金、パ ラジウム、銀、アルミニウム、錫又は半田材料等のいずれの 1種類の材料か又は複数 種の金属力もなる合金力もなることが好ま 、。
[0217] 次に、本実施形態に係る配線基板 105の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。先ず、図 18 (a)に示すよう に、上述の第 1実施形態に係る配線基板 101 (ステップ 1)の下面に対し、図 18 (b)に 示すように、第 1配線層 14及び絶縁層 11を覆う様に、電極等の必要な部位を開口し てソルダーレジスト 20を設ける（ステップ 2)。ソルダーレジスト 20は、その材料が液状 ならばスピンコート法、ダイコート法、カーテンコート法、アルファコート法又は印刷法 等で積層し、ソルダーレジスト 20の材料がドライフィルム等であればラミネート法、プ レス法又はこれらに真空雰囲気を追加した方法等で積層し、乾燥等の熱処理を施し て硬化させることによって形成することができる。具体的には、例えば、液状のェポキ シ系のソルダーレジストを使用し、厚さ 15 mで形成することができる。
[0218] ソルダーレジスト 20の開口部は、ソルダーレジスト 20の材料が感光性の有機材料 でパターン解像度が高 、ものである場合、フォトリソグラフィ一法により形成することが できる。またソルダーレジスト 20の材料が非感光性の材料又は感光性の材料でパタ ーン解像度が低いものである場合、ソルダーレジスト 20の開口部は、レーザ加工法、 ドライエッチング法又はブラスト法により形成することができる。
[0219] ソルダーレジスト 20を開口した後に、露出した第 1配線層 14の表面に接続用の金 属を形成することもできる。更に、ソルダーレジスト 20のパターンを形成した後に、そ の開口部を覆う様に電極のパターンを設けることもできる。更にまた、ソルダーレジス ト 20をマスクとして、第 1配線層 14の表面金属を除去して、接続用の金属を露出させ ることちでさる。
[0220] また、配線基板 101の製造方法の図 6に示すステップ 6又は図 7に示すステップ 8の 状態力も支持基板 21を除去し、エッチングバリア層 22を除去せずにソルダーレジスト 20を形成し、ソルダーレジスト 20をマスクとしてソルダーレジスト 20の開口部に露出 しているエッチングバリア層 22を除去して、第 1配線層 14を露出させることもできる。 これにより露出した第 1配線層 14の表面に接続用金属を形成してもよぐ更には、ソ ルダーレジスト 20の開口部を覆う様に電極パターンを設けてもよい。また、本実施形 態に係る配線基板 105を配線基板として機能させる場合、配線基板 105の表面側の ソルダーレジスト 19を設けなくても良い。
[0221] また、本発明の第 2実施形態に係る配線基板 102の下面に対し、ソルダーレジスト 20を、第 1配線層 14及び絶縁層 11を覆う様に、電極等の必要な部位を開口した状 態で設けることちできる。
[0222] 本実施形態に係る配線基板 105は、上述の第 1実施形態に係る配線基板 101及 び第 2実施形態に係る配線基板 102の効果に加え、配線基板下面側に行われるフリ ップチップ等の半田による半導体素子の接続又は半田ボールの搭載に対し、リフロ 一時の半田流れを抑制するダムとしての効果が確実に得られるとともに、第 1配線層 14における配線密度の向上が達成できる。
[0223] 例えば、上述の第 2実施形態に係る配線基板 102のように、配線基板下面側に窪 み 15が設けられていたとしても、フリップチップ接続又は半田ボールを搭載する場合 に配線の引き回しなどの都合から、この窪み 15による半田の流れ防止のダムとして の効果が見込めな 、場合にぉ 、ては、本実施形態のように絶縁層 11の下面側にも ソルダーレジスト 20を設けることが好まし 、。
[0224] ソルダーレジスト 19及び 20は、その材料による硬化収縮が大きい材料であるため、 この硬化収縮による配線基板の変形が発生し易い。このため、ソルダーレジスト 19と ソルダーレジスト 20とを絶縁層 11の上下面に有することで、硬化収縮のバランスを取 ることが可能になり、配線基板 105の反りを低減することができる。
[0225] 次に、本発明の第 6実施形態について説明する。図 19は、本実施形態に係る配線 基板 106の模式的断面図、図 20 (a)は、第 1実施形態に係る配線基板 101の模式 的底面図、図 20 (b)及び (c)は本実施形態に係る配線基板 106の模式的底面図、 図 21 (a)乃至 (b)は、本実施形態に係る配線基板 106の製造方法の一例を段階的 に示す模式的断面図である。図 19乃至 21において、図 1乃至 18と同一構成物には 同一符号を付して、その詳細な説明は省略する。
[0226] 本実施形態においては、上述の第 1実施形態に係る配線基板 101に対し、絶縁層 11の下面の一部に金属枠 35が設けられている点が異なり、それ以外は第 1実施形 態と同様の構造を有している。
[0227] 図 19に示すように、本実施形態に係る配線基板 106は、上述の第 1実施形態に係 る配線基板 101の下面側に金属枠 35が設けられている。金属枠 35は、配線基板の 製造中及び完成後にお ヽて、配線基板の剛性及びノ、ンドリング性を維持するために 設けられるものであり、ステンレス、鉄、ニッケル、銅及びアルミニウム力 なる群から 選択された少なくとも 1種の材料によって形成される。
[0228] 図 20 (a)は、第 1実施形態に係る配線基板 101の模式的底面図である。この配線 基板 101は、複数個の半導体素子を搭載する様に該当パターンが面付けされている ものを例として示しており、この配線基板 101に対し、図 20 (b)に示すように、配線基 板 101の短手方向の外周にのみ金属枠 35を設けることもでき、また、図 20 (c)に示 すように、配線基板 101の短手方向の外周のみではなぐ長手方向の外周にも金属 枠 35を設けることもできる。
[0229] 次に、本実施形態に係る配線基板 106の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。先ず、図 21 (a)に示すよう に、上述の第 1実施形態に係る配線基板 101の製造方法の図 3 (d)及び図 4 (a)に 示すステップ 10の工程の支持基板 21の下面に対し (ステップ 1)、金属枠 35として残 したい部位に有機材料、無機材料及び金属の少なくとも 1種類カゝらなるマスクを形成 し、ウエットエッチング法、ドライエッチング法、ブラスト法又は研削法のいずれかの方 法か又はこれらの組み合わせによりマスクが形成されて 、な 、部位における支持基 板 21を除去する。除去した後に、必要であればマスクを除去する (ステップ 2)。また、 研削法によって金属枠 35を形成する場合は、マスクを形成しなくても良い。これによ り、金属枠 35は、第 1配線層 14が設けられている面の絶縁層 11表面に直接形成さ れる。本実施形態に係る配線基板 106においては、例えば、上述の方法によって、 絶縁層 11表面に直接金属枠 35を設けることができる。例えば支持基板 21を 0. 25 mmの厚さを有する銅であり、エッチングバリア層 22を 3 μ mの厚さを有するニッケル であるとすれば、この支持基板 21及びエッチングバリア層 22によって金属枠 35が形 成される。
[0230] また、別体として金属枠 35を作製し、接着剤で絶縁層 11表面に貼り付けることで金 属枠 35を設けることもできる。この場合は、配線基板の下面ではなぐソルダーレジス ト 19が設けられた表面に対して金属枠を設けることもでき、また、必要であれば、表 裏の両面に金属枠 35を設けることもできる。
[0231] また、金属枠 35は、複数個の半導体素子を搭載する配線基板の外周部分に形成 しても良ぐ半導体素子が搭載されるパターン部分に形成しても良い。
[0232] また、第 2実施形態に係る配線基板 102、第 3実施形態に係る配線基板 103、第4 実施形態に係る配線基板 104及び第 5実施形態に係る配線基板 105に対し、同様 に金属枠 35を設けることもできる。
[0233] 本実施形態に係る配線基板 106は、上述の第 1実施形態に係る配線基板 101、第 2実施形態に係る配線基板 102、第 3実施形態に係る配線基板 103、第 4実施形態 に係る配線基板 104及び第 5実施形態に係る配線基板 105の効果に加え、金属枠 3 5により配線基板の剛性を得ることができるため、配線基板のハンドリング性及び反り 形状の制御が容易になる。このため、配線基板の組立性及び実装信頼性の向上を 実現することができる。
[0234] 次に、本発明の第 7実施形態について説明する。図 22は、本実施形態に係る配線 基板 107の模式的断面図である。図 22において、図 1乃至 21と同一構成物には同 一符号を付して、その詳細な説明は省略する。
[0235] 図 22に示すように、本実施形態に係る配線基板 107は、支持基板 21の表面全体 にエッチングバリア層 22が設けられ、エッチングバリア層 22上に第 1金属膜 12が設 けられ、この第 1金属膜 12上に第 1金属膜 12の相似形を有し、第 1金属膜 12よりも 小さい面積を有する第 2金属膜 13が設けられ、この第 1金属膜 12と第 2金属膜 13と によって第 1配線層 14が形成されている。そして、第 1金属膜 12の端部は第 2金属 膜 12の端部よりも第 2金属膜の表面方向外側まで延出している。そして、エッチング ノリア層 22及び第 1配線層 13を覆う様に絶縁層 11が設けられている。また、絶縁層 11の表面上には配線層 17、電極 18及びソルダーレジスト 19が形成され、ソルダー レジスト 19の開口部から電極 18の表面が露出している。一部の第 1配線層 14と配線 層 17とが絶縁層 11内に設けられたビアホール 34に導体が埋め込まれたビア 16によ つて電気的に接続され、これにより、本実施形態に係る配線基板 107が構成されて いる。
[0236] 支持基板 21としては、導電性の材料力もなるシート形状の箔又は板材、若しくは、 絶縁材料又は剛性を有する金属材料の表面に導電性を有する材料を積層したもの を使用することが好ましい。導電性の材料としては、金属材料では、ステンレス、鉄、 ニッケル、銅、チタン、マンガン及びアルミニウム力 なる群の少なくとも 1種を選択す ることができる。また、伝導度が所望の特性であれば導電性を有する有機材料を選 択することもできる。具体的には、支持基板 21として、例えば厚さ 0. 25mmの銅板を 使用することができる。
[0237] 絶縁層 11としては、上述の第 1実施形態と同様の材料を使用することができる。例 えば、本実施形態に係る配線基板 106において、絶縁層 11としては、例えば、ァラミ ド不織布にエポキシを含浸した材料を使用し、配線層 17上における厚さを 50 mと することができる。
[0238] エッチングバリア層 22としては、上述の第 1実施形態と同様の材料を使用すること ができる。具体的には、例えば、厚さ 3 mのニッケルとすることができる。
[0239] 第 1配線層 14を構成する第 1金属膜 12及び第 2金属膜 13としては、上述の第 1実 施形態と同様の材料を使用することができる。例えば、本実施形態に係る配線基板 1 06において、第 1金属膜 12としては、厚さ 8 μ mのニッケル及び厚さ 0. 5 μ mの金を 、絶縁層 11の下面力も露出する側が金となる順に積層して設けることができ、第 2金 属膜 13としては、厚さ 18 mの銅を設けることができる。
[0240] また、第 1配線層 14は、表面を露出して絶縁層 11内部に埋設されており、第 2金属 膜 13の表面形状は、第 1金属膜 12の表面形状の相似形で、第 1金属膜 12の表面 形状よりも小さい形状を有し、第 2金属膜 13の外周は第 1金属膜 12の内部に位置し ている。
[0241] 絶縁層 11内に設けられるビア 16は、絶縁層 11にビアホール 34を設けた後、ビアホ ール 34内に導電性の材料を電解めつき法、無電解めつき法、インクジェット法又は印 刷法等により充填するか又はビアホール 34の壁面に追従させることで設けることがで きる。導電性の材料としては、上述の第 1実施形態と同様の材料を使用することがで きる。
[0242] 配線層 17は、上述の第 1実施形態と同様の材料を使用し、上述の第 1実施形態と 同様の製造方法によって設けることができる。本実施形態に係る配線基板 106にお いて、配線層 17は、例えば銅により形成し、その厚さを例えば 18 /z mとすることがで きる。本実施形態に係る配線基板 106においては、一部の配線層 17はビア 16によ つて第 1配線層 14と接続され、他方の配線層 17は第 1配線層 14と接続されて 、な ヽ
[0243] 電極 18は、絶縁層 11上か又はビア 16上力も絶縁層 11上にかけて設けられ、配線 層 17又はビア 16を介して第 1配線層 14に電気的に接続されている。電極 18は、上 述の第 1実施形態と同様の材料を使用して形成することができる。
[0244] ソルダーレジスト 19は、配線基板 106の表面回路保護及び難燃性の発現のために 形成されるものである。ソルダーレジスト 19としては、上述の第 1実施形態と同様の材 料を使用することができる。本実施形態に係る配線基板 106において、ソルダーレジ スト 19は、例えば液状のエポキシ系のソルダーレジストを使用し、厚さ 25 /z mで形成 することができる。
[0245] また、図 22に示す例では、ソルダーレジスト 19の開口部が電極 18の内側に位置し て設けられている力 ソルダーレジスト 19の開口部が図示例よりも大きぐ電極 18全 体が露出するよう設けられていても良い。更に、電極 18は、ソルダーレジスト 19の開 口部から露出した表面のみが金、銀、銅、錫及び半田材料からなる群から選択され た少なくとも 1種の金属又は合金で形成されていても良い。更にまた、ソルダーレジス ト 19のパターンを形成した後に、その開口部を覆う様に電極 18のパターンを設けて も良い。また、電極 18は配線層 17と同一の工程で設けられることもできる。本実施形 態に係る配線基板 106において、電極 18は、例えば、厚さ 18 mの銅を設け、ソル ダーレジスト 19の開口部力 露出した表面にのみ、厚さ 5 mのニッケル及び厚さ 0. の金を、最表面が金となる順に積層して設けることができる。また、ソルダーレ ジスト 19を設けない状態で配線基板とすることもできる。
[0246] 次に、本実施形態に係る配線基板 107の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。
[0247] 本実施形態に係る配線基板 107は、上述の第 1実施形態に係る配線基板 101の 製造方法の図 2 (a)乃至 (f)及び図 3 (a)に示すステップ 1乃至 7を行った後、一部の 第 1配線層 14に対し導体層 11にビアホール 34を形成し、このビアホール 34内に導 電性の材料を電解めつき法、無電解めつき法、インクジェット法又は印刷法等により 充填するか又はビアホール 34の壁面に追従させることで設けることができる。導電性 の材料としては、上述の第 1実施形態と同様の材料を使用することができる。
[0248] 次に、図 3 (c)及び (d)に示すステップ 9及び 10を行い、これにより、本実施形態に 係る配線基板 107が得られる。また、図 3 (a)に示すステップ 7の前の工程までの製造 方法は、上述の図 5乃至 7に示す製造方法のいずれかの製造方法を使用してもよい
[0249] 本実施形態に係る配線基板 107は、絶縁層 11の表面上に形成された配線層 17の 一部がビア 16によって第 1配線層 14に接続されていることによって、エッチングバリ ァ層 22及び支持基板 21の導電部を GNDとして使用することができる。また、支持基 板 12に放熱性の良い材料を使用した場合、効果的に放熱を行うことができる。
[0250] 次に、本発明の第 8実施形態について説明する。図 23は、本実施形態に係る配線 基板 108の模式的断面図である。図 23において、図 1乃至 22と同一構成物には同 一符号を付して、その詳細な説明は省略する。
[0251] 上述の第 7実施形態では、支持基板 21の表面全体にエッチングバリア層 22が設け られているのに対し、本実施形態においては、第 1配線層 14の下面に接する部位に おいて、第 1金属膜 12と同一の形状か又は第 1金属膜 12の相似形を有し、第 1金属 膜 12よりも大きい面積を有するエッチングバリア層 22が、支持基板 21に表面を露出 して設けられている点が異なり、それ以外は第 7実施形態と同様の構造を有している
[0252] 図 23に示すように、本実施形態に係る配線基板 108は、支持基板 21の第 1金属膜 12を設ける部位にエッチングバリア層 22が表面を露出して設けられ、エッチングバリ ァ層 22上に第 1金属膜 12が設けられ、この第 1金属膜 12上に第 1金属膜 12の相似 形を有し、第 1金属膜 12よりも小さい面積を有する第 2金属膜 13が設けられ、この第 1金属膜 12と第 2金属膜 13とによって第 1配線層 14が形成されている。そして、第 1 金属膜 12の端部は第 2金属膜 12の端部よりも第 2金属膜の表面方向外側まで延出 している。そして、エッチングノリア層 22及び第 1配線層 13を覆う様に絶縁層 11が設 けられている。また、絶縁層 11の表面上には配線層 17、電極 18及びソルダーレジス ト 19が形成され、ソルダーレジスト 19の開口部力も電極 18の表面が露出している。 一部の第 1配線層 14と配線層 17とが絶縁層 11内に設けられたビアホール 34に導 体が埋め込まれたビア 16によって電気的に接続され、これにより、本実施形態に係る 配線基板 108が構成されて 、る。
[0253] 支持基板 21は、上述の第 7実施形態と同様の材料を使用することができる。具体 的には、支持基板 21として、例えば厚さ 0. 25mmの銅板を使用することができる。
[0254] 絶縁層 11としては、上述の第 1実施形態と同様の材料を使用することができる。例 えば、本実施形態に係る配線基板 108において、絶縁層 11としては、例えば、ァラミ ド不織布にエポキシを含浸した材料を使用し、配線層 17上における厚さを 50 mと することができる。
[0255] エッチングバリア層 22としては、上述の第 1実施形態と同様の材料を使用すること ができる。
[0256] 第 1配線層 14を構成する第 1金属膜 12及び第 2金属膜 13としては、上述の第 1実 施形態と同様の材料を使用することができる。例えば、本実施形態に係る配線基板 1 08において、第 1金属膜 12としては、厚さ 8 μ mのニッケル及び厚さ 0. 5 μ mの金を 、絶縁層 11の下面力も露出する側が金となる順に積層して設けることができ、第 2金 属膜 13としては、厚さ 18 mの銅を設けることができる。
[0257] また、第 1配線層 14は、表面を露出して絶縁層 11内部に埋設されており、第 2金属 膜 13の表面形状は、第 1金属膜 12の表面形状の相似形で、第 1金属膜 12の表面 形状よりも小さい形状を有し、第 2金属膜 13の外周は第 1金属膜 12の内部に位置し ている。
[0258] 絶縁層 11内に設けられるビア 16は、上述の第 1実施形態と同様の材料を使用し、 上述の第 7実施形態と同様の製造方法によって設けることができる。
[0259] 配線層 17は、上述の第 1実施形態と同様の材料を使用し、上述の第 1実施形態と 同様の製造方法によって設けることができる。本実施形態に係る配線基板 108にお いて、配線層 17は、例えば銅により形成し、その厚さを例えば 18 /z mとすることがで きる。本実施形態に係る配線基板 108においては、一部の配線層 17はビア 16によ つて第 1配線層 14と接続され、他方の配線層 17は第 1配線層 14と接続されて 、な ヽ
[0260] 電極 18は、絶縁層 11上か又はビア 16上力も絶縁層 11上にかけて設けられ、配線 層 17又はビア 16を介して第 1配線層 14に電気的に接続されている。電極 18は、上 述の第 1実施形態と同様の材料を使用して形成することができる。
[0261] ソルダーレジスト 19は、配線基板 108の表面回路保護及び難燃性の発現のために 形成されるものである。ソルダーレジスト 19としては、上述の第 1実施形態と同様の材 料を使用することができる。本実施形態に係る配線基板 107において、ソルダーレジ スト 19は、例えば液状のエポキシ系のソルダーレジストを使用し、厚さ 25 /z mで形成 することができる。
[0262] また、図 23に示す例では、ソルダーレジスト 19の開口部が電極 18の内側に位置し て設けられている力 ソルダーレジスト 19の開口部が図示例よりも大きぐ電極 18全 体が露出するよう設けられていても良い。更に、電極 18は、ソルダーレジスト 19の開 口部から露出した表面のみが金、銀、銅、錫及び半田材料からなる群から選択され た少なくとも 1種の金属又は合金で形成されていても良い。更にまた、ソルダーレジス ト 19のパターンを形成した後に、その開口部を覆う様に電極 18のパターンを設けて も良い。また、電極 18は配線層 17と同一の工程で設けられることもできる。本実施形 態に係る配線基板 108において、電極 18は、例えば、厚さ 18 mの銅を設け、ソル ダーレジスト 19の開口部力 露出した表面にのみ、厚さ 5 mのニッケル及び厚さ 0. の金を、最表面が金となる順に積層して設けることができる。また、ソルダーレ ジスト 19を設けない状態で配線基板とすることもできる。
[0263] 次に、本実施形態に係る配線基板 108の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。
[0264] 本実施形態に係る配線基板 108は、上述の第 1実施形態に係る配線基板 101の 製造方法の図 6 (a)乃至 (f)に示すステップ 1乃至 6又は図 7 (a)乃至 (h)に示すステ ップ 1乃至 8を行った後、図 3 (a)に示すステップ 7を行い、次に一部の第 1配線層 14 に対し導体層 11にビアホール 34を形成し、このビアホール 34内に導電性の材料を 電解めつき法、無電解めつき法、インクジェット法又は印刷法等により充填するか又 はビアホール 34の壁面に追従させることで設けることができる。導電性の材料として は、上述の第 1実施形態と同様の材料を使用することができる。
[0265] 次に、図 3 (c)及び (d)に示すステップ 9及び 10を行い、これにより、本実施形態に 係る配線基板 107が得られる。
[0266] また、彫り込み 36にエッチングバリア層 22を充填する方法は、電解めつき法又は無 電解めつき法に限らず、スパッタ法、蒸着法又は印刷法等によって充填することもで きる。具体的には、彫り込み 36の深さを 3 mとし、エッチングバリア層 22として-ッケ ルを 3 mの厚さで形成し、これにより支持基板 21の表面とエッチングバリア層 22の 表面とが同一面上に位置するよう設けることができる。
[0267] 本実施形態に係る配線基板 108の動作及び作用は、上述の配線基板 107の動作 及び作用と同様である。
[0268] 次に、本発明の第 9実施形態について説明する。図 24は、本実施形態に係る配線 基板 109の模式的断面図である。図 24において、図 1乃至 23と同一構成物には同 一符号を付して、その詳細な説明は省略する。
[0269] 上述の第 7実施形態では、支持基板 21の表面全体にエッチングバリア層 22が設け られているのに対し、本実施形態においては、第 1配線層 14の下面に接する部位に おいて、第 1金属膜 12と同一の形状か又は第 1金属膜 12の相似形を有し、第 1金属 膜 12よりも大きい面積を有するエッチングバリア層 22が設けられている点が異なり、 それ以外は第 7実施形態と同様の構造を有している。
[0270] 図 24に示すように、本実施形態に係る配線基板 109は、支持基板 21の表面にお いて、第 1金属膜 12を設ける部位にエッチングノリア層 22が設けられ、エッチングバ リア層 22上に第 1金属膜 12が設けられ、この第 1金属膜 12上に第 1金属膜 12の相 似形を有し、第 1金属膜 12よりも小さい面積を有する第 2金属膜 13が設けられ、この 第 1金属膜 12と第 2金属膜 13とによって第 1配線層 14が形成されている。そして、第 1金属膜 12の端部は第 2金属膜 12の端部よりも第 2金属膜の表面方向外側まで延 出している。そして、エッチングノリア層 22及び第 1配線層 13を覆う様に絶縁層 11が 設けられている。また、絶縁層 11の表面上には配線層 17、電極 18及びソルダーレ ジスト 19が形成され、ソルダーレジスト 19の開口部から電極 18の表面が露出してい る。一部の第 1配線層 14と配線層 17とが絶縁層 11内に設けられたビアホール 34に 導体が埋め込まれたビア 16によって電気的に接続され、これにより、本実施形態に 係る配線基板 109が構成されて 、る。 [0271] 図 24に示す図示例ではエッチングバリア層 22及び第 1金属膜 12の支持基板 21表 裏面に水平な面の外周形状は同一であるが、これに限らず、エッチングノリア層 22 の外周形状が第 1金属膜 12の外周形状よりも大きぐ第 1金属膜 12がエッチングバリ ァ層 22の内側に位置していても良い。この場合は、第 1金属膜 12と第 2金属膜の外 周形状が同一であっても良い。
[0272] 支持基板 21は、上述の第 7実施形態と同様の材料を使用することができる。具体 的には、支持基板 21として、例えば厚さ 0. 25mmの銅板を使用することができる。
[0273] 絶縁層 11としては、上述の第 1実施形態と同様の材料を使用することができる。例 えば、本実施形態に係る配線基板 109において、絶縁層 11としては、例えば、ァラミ ド不織布にエポキシを含浸した材料を使用し、配線層 17上における厚さを 50 mと することができる。
[0274] エッチングバリア層 22としては、上述の第 1実施形態と同様の材料を使用すること ができる。
[0275] 第 1配線層 14を構成する第 1金属膜 12及び第 2金属膜 13としては、上述の第 1実 施形態と同様の材料を使用することができる。例えば、本実施形態に係る配線基板 1 09において、第 1金属膜 12としては、厚さ 8 μ mのニッケル及び厚さ 0. 5 μ mの金を 、絶縁層 11の下面力も露出する側が金となる順に積層して設けることができ、第 2金 属膜 13としては、厚さ 18 mの銅を設けることができる。
[0276] また、第 1配線層 14は、表面を露出して絶縁層 11内部に埋設されており、第 2金属 膜 13の表面形状は、第 1金属膜 12の表面形状の相似形で、第 1金属膜 12の表面 形状よりも小さい形状を有し、第 2金属膜 13の外周は第 1金属膜 12の内部に位置し ている。
[0277] 絶縁層 11内に設けられるビア 16は、上述の第 1実施形態と同様の材料を使用し、 上述の第 7実施形態と同様の製造方法によって設けることができる。
[0278] 配線層 17は、上述の第 1実施形態と同様の材料を使用し、上述の第 1実施形態と 同様の製造方法によって設けることができる。本実施形態に係る配線基板 109にお いて、配線層 17は、例えば銅により形成し、その厚さを例えば 18 /z mとすることがで きる。本実施形態に係る配線基板 109においては、一部の配線層 17はビア 16によ つて第 1配線層 14と接続され、他方の配線層 17は第 1配線層 14と接続されて 、な ヽ
[0279] 電極 18は、絶縁層 11上か又はビア 16上力も絶縁層 11上にかけて設けられ、配線 層 17又はビア 16を介して第 1配線層 14に電気的に接続されている。電極 18は、上 述の第 1実施形態と同様の材料を使用して形成することができる。
[0280] ソルダーレジスト 19は、配線基板 109の表面回路保護及び難燃性の発現のために 形成されるものである。ソルダーレジスト 19としては、上述の第 1実施形態と同様の材 料を使用することができる。本実施形態に係る配線基板 108において、ソルダーレジ スト 19は、例えば液状のエポキシ系のソルダーレジストを使用し、厚さ 25 /z mで形成 することができる。
[0281] また、図 24に示す例では、ソルダーレジスト 19の開口部が電極 18の内側に位置し て設けられている力 ソルダーレジスト 19の開口部が図示例よりも大きぐ電極 18全 体が露出するよう設けられていても良い。更に、電極 18は、ソルダーレジスト 19の開 口部から露出した表面のみが金、銀、銅、錫及び半田材料からなる群から選択され た少なくとも 1種の金属又は合金で形成されていても良い。更にまた、ソルダーレジス ト 19のパターンを形成した後に、その開口部を覆う様に電極 18のパターンを設けて も良い。また、電極 18は配線層 17と同一の工程で設けられることもできる。本実施形 態に係る配線基板 109において、電極 18は、例えば、厚さ 18 mの銅を設け、ソル ダーレジスト 19の開口部力 露出した表面にのみ、厚さ 5 mのニッケル及び厚さ 0. の金を、最表面が金となる順に積層して設けることができる。また、ソルダーレ ジスト 19を設けない状態で配線基板とすることもできる。
[0282] 次に、本実施形態に係る配線基板 109の製造方法について説明する。なお、各ェ 程間においては、適宜洗浄及び熱処理を行うこととする。
[0283] 本実施形態に係る配線基板 109は、上述の第 2実施形態に係る配線基板 102の 製造方法の図 9 (a)乃至 (e)に示すステップ 1乃至 5を行った後、図 10 (a)に示すステ ップ 6を行 ヽ、次に一部の第 1配線層 14に対し導体層 11にビアホール 34を形成し、 このビアホール 34内に導電性の材料を電解めつき法、無電解めつき法、インクジエツ ト法又は印刷法等により充填するか又はビアホール 34の壁面に追従させることで設 けることができる。導電性の材料としては、上述の第 1実施形態と同様の材料を使用 することができる。
[0284] 次に、図 10 (c)及び (d)に示すステップ 8及び 9を行い、これにより、本実施形態に 係る配線基板 109が得られる。また、図 10 (a)に示すステップ 6の前の工程までの製 造方法は、上述の図 12、図 14、又は図 16に示す製造方法のいずれかの製造方法 を使用してもよい。
[0285] 本実施形態に係る配線基板 109の動作及び作用は、上述の配線基板 107の動作 及び作用と同様である。
[0286] なお、上述の各実施形態に係る配線基板において、配線基板の所望の位置に、回 路のノイズフィルターの役割を果たすコンデンサが設けられて 、てもよ 、。コンデンサ を構成する誘電体材料としては、酸化チタン、酸ィ匕タンタル、 Al O、 SiO、 ZrO、 H
2 3 2 2 fO又は Nb O等の金属酸化物、 BST(Ba Sr TiO )、 PZT(PbZr Ti O )又
2 2 5 x 1 -x 3 x 1 -x 3 は PLZT(Pb La Zr Ti O )等のベロブスカイト系材料若しくは SrBi Ta O等 l -y y x 1 -x 3 2 2 9 の Bi系層状ィ匕合物であることが好ましい。但し、 0≤x≤l、 0<y< lである。また、コ ンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等 を使用してもよい。
[0287] 更に、絶縁層 11の 1層又は複数層を、誘電率が 9以上である材料により構成し、こ の上下に位置する第 1配線層 14、配線層 17又は電極 18の所望の位置に対向電極 を形成することで回路のノイズフィルターの役割を果たすコンデンサを設けても良い。 コンデンサを構成する誘電体材料としては、 Al O、 ZrO、 HfO又は Nb O等の金
2 3 2 2 2 5 属酸化物、 BST(Ba Sr _ TiO ) , PZT(PbZr Ti O；)又は PLZT(Pb _ La Zr Ti O )等のぺロブスカイト系材料若しくは SrBi Ta O等の Bi系層状化合物であ
1 -x 3 2 2 9
ることが好ましい。但し、 0≤x≤l、 0<yく 1である。また、コンデンサを構成する誘電 体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
[0288] 次に、本発明の第 10実施形態について説明する。本実施形態は、本発明に係る 配線基板の製造方法の実施形態である。図 25 (a)乃至 (f)及び図 26 (a)乃至 (d)は 、本発明に係る配線基板の製造方法の一例を段階的に示す模式的断面図である。 図 25及び 26において、図 1乃至 24と同一構成物には同一符号を付して、その詳細 な説明は省略する。
[0289] 本実施形態に係る配線基板の製造方法は、支持基板 21の両面にエッチングバリ ァ層 22、第 1配線層 14、絶縁層 11、ビア 16、配線層 17、電極 18及びソルダーレジ スト 19を形成した後、支持基板 21を分割する方法である。なお、各工程間において は、適宜洗浄及び熱処理を行うこととする。
[0290] 先ず、図 25 (a)に示すように、支持基板 21に対し、必要であれば表面のウエット洗 浄、ドライ洗浄、平坦化又は粗化等の処理を施す (ステップ 1)。導電性の材料又は表 面に導電性の膜が形成された材料で、適度な剛性を有していることが望ましぐシリコ ン、サファイア又は GaAs等の半導体ウェハ材料若しくは金属、石英、ガラス、セラミツ ク又はプリント板等を使用することができる。導電性の材料又は導電性の膜の材料は 、金属、半導体材料及び所望の電気伝導度を有する有機材料からなる群の少なくと も 1種を選択することができる。また、後の工程で支持基板 21を分割するため、複数 枚の材料を貼り合わせたもの又は冶具等により機械的に一体化させたもの等を支持 基板 21として使用することもできる。また、支持基板 21表面の導電性の膜の界面又 はそれ以外の部分に、密着力が他の界面よりも弱い剥離層を有するものを支持基板 21として使用することもできる。具体的には、例えば、厚さ 0. 002mmの薄銅箔が厚 さ 0. 01 mmの銅箔に接着された積層銅箔をプリント板の両面に積層した複合材料を 支持基板 21として使用することができる。
[0291] 次に、図 25 (b)に示すように、支持基板 21の表裏面にエッチングバリア層 22を、電 解めつき法、無電解めつき法、スパッタ法、蒸着法、 CVD法又は印刷法等により形成 する (ステップ 2)。エッチングバリア層 22は、支持基板 21又は支持基板 21表面に形 成された導電性の膜をエッチング除去する際に、第 1配線層 14のサイドエッチング等 のダメージを防ぐために設けられるものであり、支持基板 21又は支持基板 21表面に 形成された導電性の膜をエッチング除去するエッチング液に対して耐性を有する材 料を選択する。例えば、エッチングノリア層 22は、金、銀、ニッケル、銅、アルミニウム 、 ノラジウム、白金及びロジウム力 なる群力 選択された少なくとも 1種力 なる材料 を使用し、必要に応じて単層又は複数種の金属による積層構造としても良い。具体 的には、例えば、厚さ 3 mのニッケルとすることができる。 [0292] 次に、図 25 (c)に示すように、エッチングバリア層 22上にめっきレジスト 32を第 1配 線層 14が形成される部分に開口部を設けて形成する (ステップ 3)。めっきレジスト 32 の形成方法は、めっきレジスト 32が液状ならばスピンコート法、ダイコート法、カーテ ンコート法、アルファコート法又は印刷法等で積層し、めっきレジスト 32がドライフィル ムであればラミネート法又はプレス法等で積層した後、乾燥等の処理を施して硬化さ せ、めっきレジスト 32が感光性であればフォトリソグラフィ一法等により、また、非感光 性であればレーザカ卩工法等によりパターユングすることができる。具体的には、例え ば、厚さ 35 mの感光性ドライフィルムレジストを使用し、フォトリソグラフィ一法により パター-ングすることができる。
[0293] 次に、図 25 (d)に示すように、電解めつき法又は無電解めつき法により、めっきレジ スト 32の開口部に第 1金属膜 12、第 2金属膜 13の順に積層膜を形成する (ステップ 4)。
[0294] 先ず、めっきレジスト 32の開口部において露出しているエッチングバリア層 22の表 面上に第 1金属膜 12を形成する。第 1金属膜 12は、支持基板 21及びエッチングバリ ァ層 22を除去した後に配線基板 101の下面に残る金属膜であり、外部の電子部品 等と接続するための電極として機能するものである。また、エッチングバリア層 22をェ ツチング除去する際に、第 1金属膜 12として形成又は積層される金属材料及び第 2 金属膜のサイドエッチングを防ぐため、第 1金属膜 12において、エッチングバリア層 2 2と接し、且つエッチングバリア層 22を覆う様に形成される金属材料は、エッチングバ リア層 22のエッチング液に耐性を有する材料を使用する。第 1金属膜 12としては、金 、銀、ニッケル、銅、アルミニウム、ノ《ラジウム、白金、ロジウム、錫及び半田材料から なる群力 選択された少なくとも 1種を主たる材料とし、必要に応じて単層又は複数 種の金属による積層構造としても良い。具体的には、例えば、第 1金属膜 12として厚 さ 8 μ mのニッケル及び厚さ 0. 5 μ mの金を、エッチングバリア層 22と接する側が金と なる順に積層して設けることができる。
[0295] 第 1金属膜 12を形成した後、第 1金属膜 12の露出した表面上に第 2金属膜 13を形 成する。第 2金属膜 13は、支持基板 21及びエッチングノ リア層 22を除去した後に第 1金属膜 12と共に配線基板 101の下面に残る金属膜であり、電気伝導の主体となる ものである。第 2金属膜 13としては、金、銀、ニッケル、銅、アルミニウム、ノ《ラジウム、 白金、ロジウム、錫及び半田材料力 なる群力も選択された少なくとも 1種を主たる材 料とし、第 1金属膜 12と同様に、必要に応じて単層又は複数種の金属による積層構 造としても良い。また、第 1金属膜 12と第 2金属膜 13とが同一の材料により構成され ても良い。具体的には、例えば、第 2金属膜 13として厚さ 18 mの銅を設けることが できる。
[0296] エッチングバリア層 22、第 1金属膜 12及び第 2金属膜 13は、夫々の目的に合わせ て相互に関係した材料を適宜選ぶことができ、更に、夫々において、単層又は複数 層の状態で形成することができる。
[0297] 次に、図 25 (e)に示すように、めっきレジスト 32を除去する（ステップ 5)。このとき、 第 1金属膜 12及び第 2金属膜 13の支持基板 21表裏面に水平な面の外周形状は同 一である。
[0298] 次に、図 25 (f)に示すように、第 2金属膜 13の表面形状が、第 1金属膜 12の表面 形状よりも小さくなるようにエッチングを行う (ステップ 6)。このとき、第 2金属膜 13の外 周が、第 1金属膜 12の外周より 0. 1乃至 5 m内側の位置に、更に好適には 0. 2乃 至 2 μ m内側の位置になるようエッチングを施す。
[0299] 第 2金属膜 13のエッチング方法は、エッチングノ リア層 22及び第 1金属膜 12に使 用されている材料力 このエッチング方法に耐性を有していること、及び、このエッチ ング方法によってエッチングレート差が生じ、第 2金属膜 13がエッチングバリア層 22 及び第 1金属膜 12よりも速い速度でエッチングされることの組み合わせにおいて行う ことができ、ウエットエッチング法、ドライエッチング法又はブラスト法等により行うことが できる。第 2金属膜 13のエッチングをウエットエッチング法により行う場合、エッチング される第 2金属膜 13の粒界腐食を進めて表面を粗ィ匕することもできる。第 2金属膜 1 3の表面が粗化されることで、この後の工程で第 2金属膜 13の上に積層される絶縁 層 11との密着力を向上させることができる。具体的には、例えば、エッチングバリア層 22のニッケル並びに第 1金属膜 12の金及びニッケルを溶解せず、第 2金属膜 13の 銅を溶解するエッチング液によりウエットエッチングすることができる。
[0300] 次に、図 26 (a)に示すように、支持基板 21、エッチングバリア層 22、第 1金属膜 12 及び第 2金属膜 13の表面を覆う様に絶縁層 11を形成する (ステップ 7)。絶縁層 11 は、例えば感光性又は非感光性の有機材料で形成することができ、有機材料は、例 えば、エポキシ榭脂、エポキシアタリレート榭脂、ウレタンアタリレート榭脂、ポリエステ ル榭脂、フエノール榭脂、ポリイミド榭脂、 BCB、 PBO又はポリノルボルネン榭脂等、 若しくは、ガラスクロス又はァラミド繊維等で形成された織布又は不織布にエポキシ 榭脂、エポキシアタリレート榭脂、ウレタンアタリレート榭脂、ポリエステル榭脂、フエノ ール榭脂、ポリイミド榭脂、 BCB、 PBO又はポリノルボルネン榭脂等を含浸させた材 料を使用することができる。特に、ポリイミド榭脂、 PBO、及び織布又は不織布を使用 した材料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているた め、高い信頼性を得ることができる。具体的には、例えば、ァラミド不織布にエポキシ を含浸した材料を使用し、配線層 17上における厚さを 50 mとすることができる。
[0301] 絶縁層 11は、その材料が液状ならばスピンコート法、ダイコート法、カーテンコート 法、アルファコート法又は印刷法等で積層し、絶縁層 11の材料がドライフィルム、榭 脂付き銅箔又はプリプレダ等であればラミネート法、プレス法又はこれらに真空雰囲 気を追加した方法等で積層し、積層中又は積層後に乾燥等の熱処理を施して硬化 させること〖こよって形成することができる。
[0302] 次に、図 26 (b)に示すように、絶縁層 11にビアホール 34を形成する（ステップ 8)。
ビアホール 34は、絶縁層 11に感光性の材料でパターン解像度が高!、ものを使用し た場合、ビアホール 34はフォトリソグラフィ一法により形成することができる。また絶縁 層 11に非感光性の材料又は感光性の材料でパターン解像度が低!、ものを使用した 場合、ビアホール 34はレーザカ卩工法、ドライエッチング法又はブラスト法により形成 することができる。また、ビア 16を形成する位置に予めめつきポストを形成した後に絶 縁膜 11を形成し、研磨により絶縁膜 11表面を削ってめっきポストを露出させてビア 1 6を設ける方法によれば、絶縁層 11にビアホール 34を設けずにビア 16を設けること ができる。具体的には、例えば、絶縁層 11としてァラミド不織布にエポキシを含浸し た材料を使用し、レーザカ卩工法によってビアホール 34を設けることができる。
[0303] 次に、図 26 (c)に示すように、ビアホール 34内に導電性の材料を形成してビア 16 とし、配線層 17と電極 18とを形成する（ステップ 9)。ビア 16は、ビアホール 34内に導 電性の材料を電解めつき法、無電解めつき法、インクジェット法又は印刷法等により 充填するか又はビアホール 34の壁面に追従させることで設けることができる。また、 配線層 17を設けるときに同時にビアホール内に配線層形成用の導体を埋め込むこ とによって設けることもできる。ビア 16の材料としては、銅、金、銀、錫、ニッケル及び 半田材料等の金属材料又はこれらの合金を使用することができる。また、ビアホール
34内に導電性の材料を設ける前に、ビアホール 34の底部の残渣除去のため、ゥエツ トエッチング法、ドライエッチング法又はこれらの組み合わせによるクリーニングを行つ ても良い。
[0304] 配線層 17は、例えばサブトラクティブ法、セミアディティブ法又はフルアディティブ 法等の方法により形成することができる。サブトラクティブ法は、基板上に設けられた 銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レ ジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解め つき法、スパッタ法又は CVD法等で給電層を形成した後、所望のパターンに開口さ れたレジストを形成し、レジスト開口部内に電解めつき法による金属を析出させ、レジ ストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。 フルアディティブ法は、基板上に無電解めつき触媒を吸着させた後に、レジストでパ ターンを形成し、このレジストを絶縁膜として残したまま触媒を活性ィ匕し、無電解めつ き法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方 法である。具体的には、例えば、配線層 17は銅により形成することができ、その厚さ は例えば 18 μ m〖こすることができる。
[0305] 電極 18は、絶縁層 11上か又はビア 16上力も絶縁層 11上にかけて設けられ、配線 層 17又はビア 16を介して第 1配線層 14に電気的に接続されるものである。電極 18 は、例えば複数個の金属の層を積層して形成することができ、具体的には、例えば、 この後の工程において半導体素子等を接続する際に、この電極 18の表面に形成さ れる半田ボールの濡れ性又はボンディングワイヤーとの接続性を考慮して、電極 18 の表面は、金、銀、銅、錫及び半田材料力 なる群力 選択された少なくとも 1種の金 属又は合金で形成することができる。
[0306] 次に、図 26 (d)に示すように、絶縁膜 11、配線層 17及び電極 18を覆うソルダーレ ジスト 19を形成し、このソルダーレジスト 19の所望の部位に開口部を設ける (ステップ 10)。ソルダーレジスト 19の材料としては、エポキシ系、アクリル系、ウレタン系又はポ リイミド系の有機材料カゝらなるものが使用でき、必要に応じて無機材料又は有機材料 のフイラ一等が添加されていても良い。ソルダーレジスト 19は、その材料が液状なら ばスピンコート法、ダイコート法、カーテンコート法、アルファコート法又は印刷法等で 積層し、ソルダーレジスト 19の材料がドライフィルム等であればラミネート法、プレス法 又はこれらに真空雰囲気を追加した方法等で積層し、乾燥等の熱処理を施して硬化 させること〖こよって形成することができる。具体的には、例えば、液状のエポキシ系の ソルダーレジストを使用し、厚さ 25 μ mで形成することができる。
[0307] ソルダーレジスト 19の開口部は、ソルダーレジスト 19の材料が感光性の有機材料 でパターン解像度が高 、ものである場合、フォトリソグラフィ一法により形成することが できる。またソルダーレジスト 19の材料が非感光性の材料又は感光性の材料でパタ ーン解像度が低いものである場合、ソルダーレジスト 19の開口部は、レーザ加工法、 ドライエッチング法又はブラスト法により形成することができる。
[0308] また、図 26 (d)に示す例では、ソルダーレジスト 19の開口部が電極 18の内側に位 置して設けられている力 ソルダーレジスト 19の開口部が図示例よりも大きぐ電極 1 8全体が露出するよう設けられていても良い。更に、電極 18を配線層 17と同一のェ 程で銅によって設け、ソルダーレジスト 19の開口部を形成した後に、ソルダーレジスト 19の開口部力も露出した電極 18の表面に、金、銀、銅、錫及び半田材料からなる群 カゝら選択された少なくとも 1種の金属又は合金を設けることによって電極 18を形成す ることもできる。更にまた、ソルダーレジスト 19の開口部を形成した後に、その開口部 を覆う様に電極 18のパターンを設けても良い。具体的には、例えば、配線層 17及び 電極 18を、無電解銅めつきを給電層としたセミアディティブ法によって厚さ 18 mの 銅によって形成し、その後、ソルダーレジスト 19の開口部力も露出した電極 18の表 面にのみ、厚さ 5 μ mのニッケル及び厚さ 0. 5 μ mの金を、最表面が金となる順に積 層して設けることで電極 18を形成することができる。
[0309] 図 26 (d)に示すステップ 10の工程の後に、支持基板 21を分割する。分割は、分割 したい所望の位置をスライサー又はウォーターカッター等により切断することによって 行う。また、支持基板 21が周辺のみを貼り合わせた状態のものであれば、貼り合わせ た部分を切断することで分割する。更に、低密着力の界面を有する支持基板 21を使 用した場合は、機械的に引き剥がすことで分割する。更にまた、冶具等で一体化した ものを支持基板 21として使用した場合は、冶具を取り外すことで分割する。
[0310] 支持基板 21を 2個に分割した後に、上述の第 1実施形態の製造方法の図 4 (b)に 示すステップ 11を行い、次に図 4 (c)に示すステップ 12を行うことで第 1実施形態に 係る配線基板 101を得ることができる。
[0311] 本実施形態においては、第 1実施形態に係る配線基板 101の製造方法について 説明しているが、本実施形態に係る配線基板の製造方法は、第 2実施形態に係る配 線基板 102乃至第 9実施形態に係る配線基板 109の製造方法について適用するこ ともできる。また、図 25及び 26に示す例では、配線層が 2層の例を示している力 こ れに限定されず、上述の第 1実施形態に係る配線基板 101の製造方法の図 3 (a)乃 至 (c)に示すステップ 7乃至 9を繰り返すことで、絶縁層 11と配線層 17を交互に積層 して 3層以上の配線層を有する配線基板を形成することもできる。配線層 17が設けら れる絶縁層（図示せず）に配線パターンとなる凹部を設けておき、無電解めつき法、ス パッタ法又は CVD法等で給電層を形成した後、無電解めつき法又は電解めつき法 により凹部を埋め込み、表面を研磨により整える方法によって配線層 17を形成するこ とちでさる。
[0312] 本実施形態に係る配線基板の製造方法によれば、支持基板 21の両面に配線基板 を製造することが可能であるため、 1個の支持基板 21からの取り数を倍増させること ができ、製造コストを低減させることができる。
[0313] 次に、本発明の第 11実施形態について説明する。図 27は、本実施形態に係る半 導体装置 111の模式的断面図、図 28 (a)及び (b)は、本実施形態に係る半導体装 置 111の製造方法の一例を段階的に示す模式的断面図である。図 27及び 28にお いて、図 1乃至 26と同一構成物には同一符号を付して、その詳細な説明は省略する
[0314] 図 27に示すように、本実施形態に係る半導体装置 111は、上述の第 1実施形態に 係る配線基板 101の電極 18に、半導体素子 23が半田ボール 25を介してフリツプチ ップ接続され、この接続部にアンダーフィル 26が充填されて構成されて 、る。
[0315] 半導体素子 23は、表面に接続電極 24が設けられ、この接続電極 24と配線基板 10 1の電極 18とが半田ボール 25を介して電気的に接続されており、半導体素子 23と 配線基板 101との間の空間にアンダーフィル 26が充填されている。
[0316] 半田ボール 25は、半田材料からなる微小ボールで、半導体素子 23の接続電極 24 上にめっき法、ボール転写又は印刷法等により形成される。半田ボール 25の材料は 、鉛錫の共晶半田又は鉛フリーの半田材料力も適宜選択することができる。また、図 27及び 28に示す図示例では、半導体素子 23が半田ボール 25を介して配線基板 1 01とフリップチップ接続されている例を示している力 これに限定されず、金属バンプ 、導電性ペースト、導電性の有機材料又は導電性フィラーを含有した有機材料等に よって半導体素子 23と配線基板 101とが電気的に接続されていても良い。
[0317] アンダーフィル 26はエポキシ系の材料力も構成され、半導体素子 23が半田ボール 25により電極 18に接続された後で、充填される。アンダーフィル 26は、半導体素子 2 3と配線基板 101との熱膨張率差によって半田ボール 25が破断することを防止する ため、この熱膨張率差を低減させる目的で使用される。半田ボール 25が所望の信頼 性を確保できる強度を有して!/ヽれば、アンダーフィル 26は必ずしも充填する必要は ない。
[0318] 次に、本実施形態に係る半導体装置 111の製造方法について説明する。
[0319] 先ず、図 28 (a)に示すように、配線基板 101の電極 18に半田ボール 25を介して半 導体素子 23を接続する (ステップ 1)。半田ボール 25は、半導体素子 23の表面に設 けられた接続電極 24上に印刷法、めっき法、ボール転写法又はインクジェット法等に より形成する。また、配線基板 101の電極 18上に同様の方法で半田ボール 25を形 成しても良い。更に、接続電極 24上に半田ボール 25を形成した半導体素子 23を使 用する場合は、電極 18上に予備半田を形成しても良い。半田ボール 25の接続にフ ラックスを使用した場合は、接続後にフラックス洗浄を行っても良い。
[0320] 次に、図 28 (b)に示すように、半導体素子 23と配線基板 101との間隙に、アンダー フィル 26を充填する (ステップ 2)。これにより、本実施形態に係る半導体装置 110が 得られる。このとき、半田ボール 25が所望の信頼性を確保できる強度を有していれば 、アンダーフィル 26は必ずしも充填する必要はな 、。
[0321] 上述の本実施形態に係る半導体装置 111の製造方法では、配線基板 101に対し 、半導体素子 23を搭載する例について説明したが、これに限定されず、上述の第 1 実施形態に係る配線基板 101の製造方法において、支持基板 21を除去する前のェ 程において半導体素子 23を搭載してもよい。この場合は、半導体素子 23を搭載した 後に、支持基板 21及びエッチングノリア層 22の除去工程を行うが、支持基板 21及 びエッチングバリア層 22を除去する際に、半導体素子 23を保護するために、有機材 料又は金属材料によるカバーを形成しても良ぐ更に、モールド榭脂により覆う構造と しても良い。
[0322] 図 27に示す図示例では、第 1配線層 14に接続されているものは特に示していない 1S 外部端子として半田ボール又は金属製のピンが取り付けられていても良ぐまた 、別の半導体素子又は電子部品を搭載しても良い。また、本実施形態に係る半導体 装置 111の半導体素子 23を搭載して 、な 、領域で、配線基板の剛性が不足して!/ヽ る場合は、別途、半導体素子 23の領域が開口されている枠体を貼り付けることができ 、また、モールド榭脂により覆う構造にすることもできる。
[0323] 本実施形態によれば、安定した微細な配線パターンを有する配線基板を有する半 導体装置 111が得られる。また、絶縁層 11内に埋設された第 1配線層 14を外部端 子とすることで、半導体装置 111を別の基板等に搭載した際にかかる応力を配線基 板全体で吸収することができるため、二次実装信頼性が向上する。
[0324] 本実施形態に係る半導体装置 111は、半導体素子 23を配線基板 101に搭載する 例について説明しているが、これに限定されず、上述の第 2乃至第 9実施形態に係る 配線基板に対し半導体素子 23を搭載してもよい。第 7乃至 9実施形態に係る配線基 板に対し半導体素子 23を搭載した場合は、支持基板 21で放熱を行うことができる。 また、配線基板に搭載される半導体素子 23は 1個に限らず、複数個の半導体素子 2 3を搭載することもでき、更にはコンデンサ及び抵抗等の部品を搭載することもできる
[0325] 次に、本発明の第 12実施形態について説明する。図 29は、本実施形態に係る半 導体装置 112の模式的断面図である。図 29において、図 1乃至 28と同一構成物に は同一符号を付して、その詳細な説明は省略する。
[0326] 図 29に示すように、本実施形態に係る半導体装置 112は、上述の第 5実施形態に 係る配線基板 105の第 1配線層 14に、半導体素子 23が半田ボール 25を介してフリ ップチップ接続され、この接続部にアンダーフィル 26が充填されて構成されて ヽる。
[0327] 半導体素子 23は、表面に接続電極 24が設けられ、この接続電極 24と第 1配線層 1 4とが半田ボール 25を介して電気的に接続されており、半導体素子 23と配線基板 1 05との間の空間にアンダーフィル 26が充填されている。アンダーフィル 26はェポキ シ系の材料力も構成され、半導体素子 23が半田ボール 25により第 1配線層 14に接 続された後で、充填される。半田ボール 25が所望の信頼性を確保できる強度を有し ていれば、アンダーフィル 26は必ずしも充填する必要はない。また、図 29に示す図 示例では、半導体素子 23が半田ボール 25を介して配線基板 105とフリップチップ接 続されている例を示しているが、これに限定されず、金属バンプ、導電性ペースト、導 電性の有機材料又は導電性フィラーを含有した有機材料等によって半導体素子 23 と配線基板 105とが電気的に接続されていても良い。
[0328] 本実施形態に係る半導体装置 112は、半導体素子 23を配線基板 105に搭載する 例について説明している力 これに限定されず、半田ボール 25との接続部分のみに 第 1配線層 14が設けられている場合及び半田の流れ量が制御できる場合等は、ソル ダーレジスト 20はなくても良い。即ち、配線基板 101乃至 104又は配線基板 106乃 至 109の第 1配線層 14に半導体素子 23を搭載することができる。この場合、アンダ 一フィル 26と絶縁層 11との接着力力 ソルダーレジスト 20とアンダーフィル 26との接 着力より高くなるため、半導体装置としての長期信頼性が向上する。
[0329] 図 29に示す図示例では、電極 18に接続されているものは特に示していないが、外 部端子として半田ボール又は金属製のピンが取り付けられていても良ぐまた、別の 半導体素子又は電子部品を搭載しても良い。また、本実施形態に係る半導体装置 1 11の半導体素子 23を搭載して 、な 、領域で、配線基板の剛性が不足して 、る場合 は、別途、半導体素子 23の領域が開口されている枠体を貼り付けることができ、また 、モールド榭脂により覆う構造にすることもできる。
[0330] 本実施形態によれば、半導体素子 23を搭載する面の平滑性が、電極 18が設けら れた面よりも良好であるため、半導体素子 23の接続信頼性が良好であり、接続端子 の狭ピッチ化に対応できる。
[0331] 次に、本発明の第 13実施形態について説明する。図 30は、本実施形態に係る半 導体装置 113の模式的断面図、図 29 (a)乃至 (c)は、本実施形態に係る半導体装 置 113の製造方法の一例を段階的に示す模式的断面図である。図 30及び 31にお いて、図 1乃至 29と同一構成物には同一符号を付して、その詳細な説明は省略する
[0332] 図 30に示すように、本実施形態に係る半導体装置 113は、上述の第 1実施形態に 係る配線基板 101のソルダーレジスト 19の表面の一部を覆う様に、表面に接続電極 28が設けられた半導体素子 27が接着剤 31を介して接着され、ワイヤー 29により半 導体素子 27の接続電極 28と配線基板 101の電極 18とが接続され、半導体素子 27 及び配線基板 101を覆う様にモールド榭脂 30により封止されて構成されている。
[0333] 半導体素子 27は、表面に接続電極 28が設けられ、この接続電極 28と配線基板 10 1の電極 18とがワイヤー 29によって電気的に接続されている。
[0334] ボンディング用のワイヤー 29は、主に金力もなる材料からなり、半導体素子 27の接 続電極 28と電極 18とを電気的に接続するものである。
[0335] モールド榭脂 30としては、エポキシ系の材料にシリカフィラーを混ぜた材料力もなる ものを使用することができ、半導体素子 27と接続部分の配線を覆う様に金型を使用 したトランスファーモールディング法、圧縮形成モールド法又は印刷法等で設けるこ とがでさる。
[0336] 接着剤 31は、半導体素子 27の回路が形成されていない方の面に設けられ、ェポ キシ系、アクリル系又はポリイミド系等の有機材料若しくは Agペースト等を使用するこ とがでさる。
[0337] 次に、本実施形態に係る半導体装置 113の製造方法について説明する。
[0338] 先ず、図 31 (a)に示すように、配線基板 101のソルダーレジスト 19の表面の一部を 覆う様に、表面に接続電極 28が設けられた半導体素子 27を、接着剤 31によって接 着する (ステップ 1)。接着剤 31は、半導体素子 27の回路が形成されていない方の面 に形成するか又は配線基板 101側に供給する。 [0339] 次に、図 31 (b)に示すように、半導体素子 27の接続電極 28と配線基板 101の電 極 18とをボンディング用のワイヤー 29によって接続する（ステップ 2)。
[0340] 次に、図 31 (c)に示すように、モールド榭脂 30を、半導体素子 27及び配線基板 10 1を覆う様に形成する (ステップ 3)。モールド榭脂 30は、金型を使用したトランスファ 一モールディング法、圧縮形成モールド法又は印刷法等で設けることができる。これ により、本実施形態に係る半導体装置 113が得られる。
[0341] 上述の本実施形態に係る半導体装置 113の製造方法では、配線基板 101に対し 、半導体素子 27を搭載する例について説明したが、これに限定されず、上述の第 1 実施形態に係る配線基板 101の製造方法において、支持基板 21を除去する前のェ 程において半導体素子 27を搭載してもよい。この場合は、半導体素子 27を搭載し、 モールド榭脂 30を形成した後に、支持基板 21とエッチングバリア層 22の除去工程を 行う。
[0342] 本実施形態に係る半導体装置 113では、配線基板の第 1配線層 14を有する側の 面にソルダーレジスト 20を設けて 、な 、例を示した力 配線基板として第 1配線層 14 の保護及び反りの制御のために、ソルダーレジスト 20を設けても良い。また、配線基 板として機能させる場合、配線層 17の面にあるソルダーレジスト 19を設けなくても良 い。
[0343] また、図 30に示す図示例では、第 1配線層 14に接続されているものは特に示して Vヽな 、が、外部端子として半田ボール又は金属製のピンが取り付けられて 、ても良く 、また、別の半導体素子又は電子部品を搭載しても良い。また、本実施形態に係る 半導体装置 112の配線基板の剛性が不足している場合は、別途、枠体を貼り付ける ことちでさる。
[0344] 本実施形態によれば、安定した微細な配線パターンを有する配線基板を有する半 導体装置 113が得られる。また、絶縁層 11内に埋設された第 1配線層 14を外部端 子とすることで、半導体装置 113を別の基板等に搭載した際にかかる応力を配線基 板全体で吸収することができるため、二次実装信頼性が向上する。また、半導体素 子 27がモールド榭脂 30によって覆われていることから、半導体素子 27を保護するこ とができる。更に、モールド榭脂 30を設けることで半導体装置 113全体の剛性を向上 させることができ、半導体装置全体の信頼性を向上させることができる。
[0345] 本実施形態に係る半導体装置 113は、半導体素子 27を配線基板 101に搭載する 例について説明しているが、これに限定されず、上述の第 2乃至第 9実施形態に係る 配線基板に対し半導体素子 27を搭載してもよい。第 7乃至 9実施形態に係る配線基 板に対し半導体素子 27を搭載した場合は、支持基板 21で放熱を行うことができる。 また、配線基板に搭載される半導体素子 23は 1個に限らず、複数個の半導体素子 2 3を搭載することもでき、更にはコンデンサ及び抵抗等の部品を搭載することもできる
[0346] 図 30に示す図示例では、配線基板 101の半導体素子 27を搭載した面において、 モールド榭脂 30が半導体素子 27を含めて配線基板 101の全面を覆う構造となって いるが、必ずしも配線基板 101の全面を覆う必要はなぐ配線基板 101の面におい て半導体素子 27を含む一部をモールド榭脂 30が覆って 、る構造としても良!、。
[0347] 次に、本発明の第 14実施形態について説明する。図 32は、本実施形態に係る半 導体装置 114の模式的断面図である。図 32において、図 1乃至 31と同一構成物に は同一符号を付して、その詳細な説明は省略する。
[0348] 図 32に示すように、本実施形態に係る半導体装置 114は、上述の第 1実施形態に 係る配線基板 101の下面に、表面に接続電極 28が設けられた半導体素子 27が接 着剤 31を介して接着され、ワイヤー 29により半導体素子 27の接続電極 28と配線基 板 101の第 1配線層 14とが接続され、半導体素子 27及び配線基板 101を覆う様に モールド榭脂 30により封止されて構成されている。
[0349] ボンディング用のワイヤー 29は、主に金力もなる材料からなり、半導体素子 27の接 続電極 28と第 1配線層 14とを電気的に接続するものである。
[0350] また、図 32に示す図示例では、電極 18に接続されているものは特に示していない 1S 外部端子として半田ボール又は金属製のピンが取り付けられていても良ぐまた 、別の半導体素子又は電子部品を搭載しても良い。また、本実施形態に係る半導体 装置 114の配線基板の剛性が不足している場合は、別途、枠体を貼り付けることもで きる。
[0351] 本実施形態によれば、半導体素子 27を搭載する面の平滑性が電極 18の面が設け られた面よりも良好であるため、半導体素子 27の搭載精度及び表面平滑性が向上し 、接続信頼性が良好であり、接続端子の狭ピッチ化に対応できる。
[0352] 本実施形態に係る半導体装置 114では、配線基板の第 1配線層 14を有する側の 面にソルダーレジスト 20を設けて 、な 、例を示した力 配線基板として第 1配線層 14 の保護及び反りの制御のために、ソルダーレジスト 20を設けても良い。また、配線基 板として機能させる場合、配線層 17の面にあるソルダーレジスト 19を設けなくても良 い。
[0353] また、図 32に示す図示例では、配線基板 101の半導体素子 27を搭載した面にお いて、モールド榭脂 30が半導体素子 27を含めて配線基板 101の全面を覆う構造と なっているが、必ずしも配線基板 101の全面を覆う必要はなぐ配線基板 101の面に ぉ 、て半導体素子 27を含む一部をモールド榭脂 30が覆って 、る構造としても良!、。 また、配線基板の配線の層数が 2層の例を示したが、これに限定されることなぐ配線 の層数が 3層以上となる配線基板に対して半導体素子 27を搭載することもできる。
[0354] なお、上述の各実施形態に係る半導体装置において、配線基板の所望の位置に、 回路のノイズフィルターの役割を果たすコンデンサが設けられて 、てもよ 、。コンデン サを構成する誘電体材料としては、酸化チタン、酸ィ匕タンタル、 Al O、 SiO、 ZrO
2 3 2 2
、 HfO又は Nb O等の金属酸化物、 BST(Ba Sr TiO )、 PZT(PbZr Ti O )
2 2 5 x 1 -x 3 x 1 -x 3 又は PLZT(Pb La Zr Ti O )等のベロブスカイト系材料若しくは SrBi Ta O l -y y x 1 -x 3 2 2 9 等の Bi系層状ィ匕合物であることが好ましい。但し、 0≤x≤l、 0<y< lである。また、 コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料 等を使用してもよい。
[0355] 更に、絶縁層 11の 1層又は複数層を、誘電率が 9以上である材料により構成し、こ の上下に位置する第 1配線層 14、配線層 17又は電極 18の所望の位置に対向電極 を形成することで回路のノイズフィルターの役割を果たすコンデンサを設けても良い。 コンデンサを構成する誘電体材料としては、 Al O、 ZrO、 HfO又は Nb O等の金
2 3 2 2 2 5 属酸化物、 BST(Ba Sr _ TiO ) , PZT(PbZr Ti O；)又は PLZT(Pb _ La Zr Ti O )等のぺロブスカイト系材料若しくは SrBi Ta O等の Bi系層状化合物であ
1 -x 3 2 2 9
ることが好ましい。但し、 0≤x≤l、 0<yく 1である。また、コンデンサを構成する誘電 体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
[0356] 本発明に係る配線基板によれば、絶縁層 11中に表面を露出して形成された第 1配 線層 14が、絶縁層 11の下面側力も第 1金属膜 12と第 2金属膜 13とが積層されて形 成され、第 1金属膜 12の端部が第 2金属膜 12の端部よりも第 2金属膜の表面方向外 側まで延出して形成されていることにより、製造工程において第 2金属膜 13のサイド エッチングを防ぐことができ、これにより、微細配線であっても高歩留まりで配線基板 を製造することができる。
[0357] また、第 1配線層 14のうち第 1金属膜 12を接続用の金属膜とし、第 2金属膜を配線 抵抗の低減用の金属膜にすることで、接続用の電極面積を大きく確保し、且つ、抵 抗値の低い第 2金属膜では、隣接パターンとの距離を大きく確保できるため、接続信 頼性を向上させ、且つ、隣接パターン間のマイグレーション耐性を高めることができる 。特に、マイグレーションが発生し易い銅又は銀を第 2金属膜に使用した際に、微細 配線間でのマイグレーション発生時間を遅らせることができる。
[0358] また、第 1配線層 14が表面を露出した状態で絶縁層 11内に埋設されているため、 ワイヤーボンディングのように超音波を使用する接続に対しては、配線が絶縁層より 突出して設けられている構造よりも超音波の吸収 (緩和）が少ないため、安定した接 続が実現できる。更に、第 1配線層 14が表面を露出した状態で絶縁層 11内に埋設 されているため、半導体装置を別の基板等に搭載した際にかかる応力を配線基板 1 01全体で吸収することができ、二次実装信頼性が向上する。
[0359] また、第 2実施形態及び第 3実施形態に係る配線基板は、第 1配線層 14の表面が 、絶縁層 11の下面より窪んで内側に位置しているため、フリップチップ等の半田によ る半導体素子の接続及び半田ボールを搭載する際に、リフロー時の半田流れを抑制 するダムとしての効果が得られる。
[0360] また、第 4実施形態に係る配線基板は、窪み 15の側面が第 1金属膜 12の端部の位 置よりも外側に位置していることにより、この後の工程において、第 1配線層 14を配線 基板下面側の電極として半導体素子等を接続する際に、第 1金属膜 12の表面全体 に対し、半田ボールを接続することができるため、半田ボールの密着性をより高める ことができる。 [0361] また、第 4実施形態に係る配線基板は、窪み 15の側面が第 1金属膜 12の端部の位 置よりも外側に位置していることにより、この後の工程において、第 1配線層 14を配線 基板下面側の電極としてワイヤーによって半導体素子等と接続する際に、絶縁層 11 の開口部が大きいため、ワイヤーボンディング治具と絶縁層 11との干渉を防止するこ とがでさる。
[0362] また、本発明の配線基板の製造方法によれば、支持基板 21を使用し、支持基板 2 1上に積層することによって配線基板を製造することで、製造工程中での変形が抑制 され、ハンドリング性が良ぐ更に、支持基板 21を使用しているために厚さが確保でき 、薄い状態で作製するよりも各層の合わせ精度を高めることができる。
[0363] また、第 10実施形態に係る配線基板の製造方法によれば、支持基板 21の両面に 配線基板を製造することが可能であるため、 1個の支持基板 21からの取り数を倍増さ せることができ、製造コストを低減させることができる。
[0364] また、本発明の半導体装置の製造方法によれば、配線基板の製造工程で使用す る支持基板 21を除去する前に半導体素子を搭載するか又は完成した本発明に係る 配線基板に対し半導体素子を搭載するかを選択することができる。配線基板の製造 工程で使用する支持基板 21を除去する前に半導体素子を搭載する場合は、半導体 素子の搭載精度が高ぐ 50 mピッチ以下の狭ピッチに対応することができる。一方 、支持基板 21を除去した状態の配線基板に搭載する場合であっても、薄型の半導 体装置を実現することができる。また、半導体装置の製造工程中にハンドリング性の 向上が必要であれば、支持基板 21を部分的に残すことで配線基板の剛性を維持す ることちでさる。
図面の簡単な説明
[0365] [図 1]本発明の第 1実施形態に係る配線基板 101の模式的断面図である。
[図 2] (a)乃至 (f)は、本発明の第 1実施形態に係る配線基板 101の製造方法の一例 を段階的に示す模式的断面図である。
[図 3] (a)乃至 (d)は、本発明の第 1実施形態に係る配線基板 101の製造方法の一 例を段階的に示す模式的断面図である。
[図 4] (a)乃至 (c)は、本発明の第 1実施形態に係る配線基板 101の製造方法の一例 を段階的に示す模式的断面図である。
圆 5] (a)乃至 (h)は、図 3 (a)の前の工程までの製造方法の他の一例を段階的に示 す模式的断面図である。
圆 6] (a)乃至 (f)は、図 3 (a)の前の工程までの製造方法の更に他の一例を段階的 に示す模式的断面図である。
圆 7] (a)乃至 (h)は、図 3 (a)の前の工程までの製造方法の更に他の一例を段階的 に示す模式的断面図である。
圆 8]本発明の第 2実施形態に係る配線基板 102の模式的断面図である。
圆 9] (a)乃至 (e)は、本発明の第 2実施形態に係る配線基板 102の製造方法の一例 を段階的に示す模式的断面図である。
[図 10] (a)乃至 (d)は、本発明の第 2実施形態に係る配線基板 102の製造方法の一 例を段階的に示す模式的断面図である。
[図 11] (a)乃至 (c)は、本発明の第 2実施形態に係る配線基板 102の製造方法の一 例を段階的に示す模式的断面図である。
[図 12] (a)乃至 (g)は、図 11 (a)の前の工程までの製造方法の他の一例を段階的に 示す模式的断面図である。
圆 13]本発明の第 3実施形態に係る配線基板 103の模式的断面図である。
[図 14] (a)乃至 (h)は、本発明の第 3実施形態に係る配線基板 103の製造方法の一 例を段階的に示す模式的断面図である。
圆 15]本発明の第 4実施形態に係る配線基板 104の模式的断面図である。
[図 16] (a)乃至 (g)は、本発明の第 4実施形態に係る配線基板 104の製造方法の一 例を段階的に示す模式的断面図である。
圆 17]本発明の第 5実施形態に係る配線基板 105の模式的断面図である。
[図 18] (a)及び (b)は、本発明の第 5実施形態に係る配線基板 105の製造方法の一 例を段階的に示す模式的断面図である。
圆 19]本発明の第 5実施形態に係る配線基板 106の模式的断面図である。
[図 20] (a)は、本発明の第 1実施形態に係る配線基板 101の模式的底面図、（b)及 び (c)は本発明の第 6実施形態に係る配線基板 106の模式的底面図である。 [図 21] (a)乃至 (b)は、本発明の第 6実施形態に係る配線基板 106の製造方法の一 例を段階的に示す模式的断面図である。
[図 22]本発明の第 7実施形態に係る配線基板 107の模式的断面図である。
[図 23]本発明の第 8実施形態に係る配線基板 108の模式的断面図である。
[図 24]本発明の第 9実施形態に係る配線基板 109の模式的断面図である。
[図 25] (a)乃至 (f)は、本発明の第 10実施形態に係る配線基板の製造方法の一例を 段階的に示す模式的断面図である。
[図 26] (a)乃至 (d)は、本発明の第 10実施形態に係る配線基板の製造方法の一例 を段階的に示す模式的断面図である。
[図 27]本発明の第 11実施形態に係る半導体装置 111の模式的断面図である。
[図 28] (a)及び (b)は、本発明の第 11実施形態に係る半導体装置 111の製造方法 の一例を段階的に示す模式的断面図である。
[図 29]本発明の第 12実施形態に係る半導体装置 112の模式的断面図である。
[図 30]本発明の第 13実施形態に係る半導体装置 113の模式的断面図である。
[図 31] (a)乃至 (c)は、本発明の第 13実施形態に係る半導体装置 113の製造方法 の一例を段階的に示す模式的断面図である。
[図 32]本発明の第 14実施形態に係る半導体装置 114の模式的断面図である。 符号の説明
101、 102、 103、 104、 105、 106、 107、 108、 109 ;配線基板
111、 112、 113、 114 ;半導体装置
11 : ；絶縁層
12 : ；第 1金属膜
13 : ；第 2金属膜
14 : ；第 1配線層
15 : ；窪み
16 : ；ビア
17 : ；配線層
18 : ；電極 、 20;ソルダーレジスト;支持基板
;エッチングバリア層 、 27;半導体素子 、 28;接続電極;半田ボール
;アンダーフィル;ワイヤー
;モールド榭脂
;接着剤
、 33;めっきレジスト;ビアホール
;金属枠
;彫り込み

Claims

請求の範囲
[1] 絶縁層と、この絶縁層に相互に絶縁されて形成された複数個の配線層と、前記絶縁 層内に形成され前記配線層間を接続する複数個のビアとを有し、前記配線層のうち
、前記絶縁層の一面に形成された表面配線層は、前記一面に露出している第 1金属 膜と、前記絶縁層内に埋め込まれ前記第 1金属膜に積層された第 2金属膜とを有し、 前記第 1金属膜の端部は前記第 2金属膜の端部よりも前記第 2金属膜の表面方向外 側まで延出して 、ることを特徴とする配線基板。
[2] 前記第 1金属膜の表面は、前記絶縁層の前記一面よりも凹んだ位置にあることを特 徴とする請求項 1に記載の配線基板。
[3] 前記第 1金属膜が形成された位置の前記絶縁膜の凹みの側面は、前記第 1金属膜 の端部の位置と一致していることを特徴とする請求項 2に記載の配線基板。
[4] 前記第 1金属膜が形成された位置の前記絶縁膜の凹みの側面は、前記第 1金属膜 の端部の位置よりも外側に位置することを特徴とする請求項 2に記載の配線基板。
[5] 絶縁層と、この絶縁層に相互に絶縁されて形成された複数個の配線層と、前記絶縁 層内に形成され前記配線層間を接続する複数個のビアとを有し、前記配線層のうち 、前記絶縁層の一面に形成された表面配線層は、前記一面に露出している第 1金属 膜と、前記絶縁層内に埋め込まれ前記第 1金属膜に積層された第 2金属膜とを有し、 前記第 1金属膜の端部の位置は前記第 2金属膜の端部の位置と一致しており、前記 第 1金属膜の表面は、前記絶縁層の前記一面よりも凹んだ位置にあり、前記第 1金 属膜が形成された位置の前記絶縁膜の凹みの側面は、前記第 1金属膜の端部の位 置よりも外側に位置することを特徴とする配線基板。
[6] 前記第 1金属膜と前記第 2金属膜とが同じ材料力 なることを特徴とする請求項 1乃 至 5の 、ずれか 1項に記載の配線基板。
[7] 前記第 1金属膜は、金、銀、ニッケル、銅、アルミニウム、ノラジウム、白金、ロジウム、 錫及び半田材料からなる群から選択された 1種類の金属又は複数種類の金属の積 層体力 なることを特徴とする請求項 1乃至 5のいずれ力 1項に記載の配線基板。
[8] 前記第 2金属膜は、金、銀、ニッケル、銅、アルミニウム、ノラジウム、白金、ロジウム、 錫及び半田材料からなる群から選択された 1種類の金属又は複数種類の金属の積 層体力 なることを特徴とする請求項 1乃至 5のいずれ力 1項に記載の配線基板。
[9] 前記表面配線層のうち一部は、前記ビアが接続されていないことを特徴とする請求 項 1乃至 5のいずれか 1項に記載の配線基板。
[10] 前記絶縁層の片面又は両面に金属枠が設けられていることを特徴とする請求項 1乃 至 5の 、ずれか 1項に記載の配線基板。
[11] 前記絶縁層の前記一面と反対側の面の上に第 2の電極が設けられ、前記表面配線 層の一部を第 1の電極とし、前記絶縁層の片面又は両面に前記第 1の電極及び前記 第 2の電極の一部又は全体が露出するように開口部を設けたソルダーレジストが設け られていることを特徴とする請求項 1乃至 5のいずれか 1項に記載の配線基板。
[12] 請求項 1乃至 5のいずれか 1項に記載の配線基板の前記一面に、前記一面側から順 にエッチングバリア層と支持基板とが設けられていることを特徴とする配線基板。
[13] 前記エッチングバリア層は、前記一面の全面に設けられていることを特徴とする請求 項 12に記載の配線基板。
[14] 前記エッチングバリア層の端部の位置は、前記第 1金属膜の端部の位置よりも前記 第 1金属膜の表面方向外側まで延出しているか又は前記第 1金属膜の端部の位置と 一致していることを特徴とする請求項 12に記載の配線基板。
[15] 前記支持基板は、導電性を有する材料か又は導電性を有する材料が絶縁材料の表 面に積層された複合材料カゝらなることを特徴とする請求項 12に記載の配線基板。
[16] 前記エッチングバリア層は、前記支持基板の導電性を有する材料及び前記第 1金属 膜の材料と異なる材料カゝらなることを特徴とする請求項 12に記載の配線基板。
[17] 前記絶縁層の前記一面と反対側の面の上に第 2の電極が設けられ、前記第 2の電極 の一部又は全体が露出するように開口部を設けたソルダーレジストが設けられて!/、る ことを特徴とする請求項 12に記載の配線基板。
[18] 請求項 1乃至 5のいずれか 1項に記載の配線基板に、 1又は複数個の半導体素子が 接続されて！ヽることを特徴とする半導体装置。
[19] 前記半導体素子と前記配線基板とがフリップチップ接続及びワイヤーボンディング接 続の少なくとも 1つの接続方法によって接続されていることを特徴とする請求項 18に 記載の半導体装置。
[20] 支持基板上にエッチングバリア層を形成する工程と、前記エッチングバリア層上に第 1金属膜を形成し、この第 1金属膜上の内側に第 2金属膜を積層して表面配線層を 形成する工程と、前記支持基板、前記エッチングバリア層及び前記表面配線層を覆 う様に絶縁層を形成する工程と、前記絶縁層にビアを形成する工程と、前記絶縁層 の上に第 2の配線層を形成する工程と、を有することを特徴とする配線基板の製造方 法。
[21] 前記エッチングバリア層は、前記支持基板の全面に形成されることを特徴とする請求 項 20に記載の配線基板の製造方法。
[22] 前記絶縁層を形成する工程の前に、前記第 2金属膜をエッチングする工程を有する ことを特徴とする請求項 20又は 21に記載の配線基板の製造方法。
[23] 支持基板上にエッチングバリア層を形成する工程と、前記エッチングバリア層上の内 側に第 1金属膜を形成し、この第 1金属膜上に第 2金属膜を積層して表面配線層を 形成する工程と、前記支持基板、前記エッチングバリア層及び前記表面配線層を覆 う様に絶縁層を形成する工程と、前記絶縁層にビアを形成する工程と、前記絶縁層 の上に第 2の配線層を形成する工程と、を有することを特徴とする配線基板の製造方 法。
[24] 前記絶縁層の表面配線層が形成された面と反対側の面の上に第 2電極を形成する 工程と、前記第 2電極の一部又は全体を露出するように開口部を設けてソルダーレジ ストを形成する工程と、を有することを特徴とする請求項 20又は 23に記載の配線基 板の製造方法。
[25] 支持基板の両面に対し、請求項 20又は 23に記載の配線基板の製造方法によって 配線基板を形成し、前記支持基板を分割して2個の配線基板を得ることを特徴とする 配線基板の製造方法。
[26] 前記支持基板を除去する工程と、前記エッチングバリア層を除去する工程と、を有す ることを特徴とする請求項 20又は 23に記載の配線基板の製造方法。
[27] 前記支持基板を除去する工程において、前記支持基板を完全に除去することを特 徴とする請求項 26に記載の配線基板の製造方法。
[28] 前記支持基板を除去する工程にお!ヽて、前記支持基板の一部を残すことを特徴とす る請求項 26に記載の配線基板の製造方法。
[29] 前記エッチングバリア層を除去する工程の後に、前記表面配線層の一部を電極とし
、この電極の一部又は全体を露出するように開口部を設けてソルダーレジストを形成 する工程を有することを特徴とする請求項 26に記載の配線基板の製造方法。
[30] 請求項 20又は 23に記載の配線基板の製造方法により形成される配線基板上に半 導体素子を搭載する工程を有することを特徴とする半導体装置の製造方法。
[31] 前記半導体素子を搭載する工程の後に、前記支持基板を除去する工程と、前記エツ チングバリア層を除去する工程と、を有することを特徴とする請求項 30に記載の半導 体装置の製造方法。
[32] 前記支持基板を除去する工程において、前記支持基板を完全に除去することを特 徴とする請求項 31に記載の半導体装置の製造方法。
[33] 前記支持基板を除去する工程にお!ヽて、前記支持基板の一部を残すことを特徴とす る請求項 31に記載の半導体装置の製造方法。
[34] 前記表面配線層の一部を電極とし、前記エッチングバリア層を除去する工程の後に
、前記電極の一部又は全体を露出するように開口部を設けてソルダーレジストを形成 する工程を有することを特徴とする請求項 31に記載の半導体装置の製造方法。
[35] 請求項 26に記載の配線基板の製造方法により形成される配線基板上に半導体素子 を搭載する工程を有することを特徴とする半導体装置の製造方法。
[36] 前記半導体素子と前記配線基板とがフリップチップ接続及びワイヤーボンディング接 続の少なくとも 1つの接続方法によって接続することを特徴とする請求項 30に記載の 半導体装置の製造方法。
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