WO2005038899A1 - 高抵抗シリコンウェーハの製造方法、並びにエピタキシャルウェーハおよびｓｏｉウェーハの製造方法 - Google Patents

高抵抗シリコンウェーハの製造方法、並びにエピタキシャルウェーハおよびｓｏｉウェーハの製造方法 Download PDF

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wafer
oxygen
silicon wafer
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Kazunari Kurita
Shinsuke Sadamitsu
Hiroyuki Takao
Masataka Horai
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Sumco Corporation
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Definitions

  • the present invention relates to a method of manufacturing a high-resistance silicon wafer used for a supporting substrate of a high-frequency communication device or an analog / digital mixed device, and an epitaxy wafer and an SOI wafer using the obtained high-resistance silicon wafer. It concerns the manufacturing method.
  • silicon wafers are characterized by ⁇ enlargement of the wafer diameter ⁇ , excellent controllability of crystal defects, and low production cost. For this reason, if a silicon substrate having a resistance S that can be used as an RF-CMOS circuit substrate, typically a substrate having a resistance value of 10 ⁇ cm or less, is used as a circuit substrate, there is a limit in improving the performance of the RF-IC.
  • RF circuits use analog passive elements such as on-chip inductor elements and high-precision capacitive elements.
  • inductors have a parasitic effect of silicon wafer substrates. Since it greatly affects its characteristics, process miniaturization There is a limit to the improvement of device performance by using only the above. For this reason, in order to improve device performance, it is necessary to increase the resistivity of silicon wafers.
  • CZ method silicon crystals manufactured by the Czochralski method (hereinafter referred to as "CZ method") are grown using a quartz crucible, so that supersaturated oxygen is not contained in the crystal.
  • This oxygen forms thermal donors, new donors, and oxygen donors in the heat treatment process of device manufacturing, and the resistivity of the substrate fluctuates after the heat treatment in the device manufacturing process. I do.
  • FIG. 1 is a diagram schematically showing the relationship between the amount of generated oxygen donors and the resistivity of a wafer.
  • the amount of dopant is sufficiently large compared to the amount of oxygen donor generated. Therefore, even if an oxygen donor is generated, the influence on the resistivity is negligible.
  • the resistivity is greatly affected by the amount of generated oxygen donors because the amount of the dopant is small.
  • a method for reducing the concentration to 8 ppma (6.4 ⁇ 10 ⁇ 10 17 atoms / cm 3 [01d ASTM]) or less has been disclosed.
  • the wafers obtained by this method are regarded as having no decrease in resistivity due to the suppression of oxygen donor generation due to the heat treatment applied during the device manufacturing process.
  • Reference 2 discloses that a DZ-IG treatment is applied to a high-resistance substrate having a resistivity of 100 ⁇ cm or more, and the Dah-Aha and its An invention relating to conditions is disclosed. This is because, similarly to the invention described in Document 1, any part of the wafer has an interstitial oxygen concentration of 8 ppm or less, has DZ near the surface, and an oxygen precipitate layer in the Balta part, and It is assumed that the width of the transition region between the DZ and the oxygen precipitate layer is 5 ⁇ m or less.
  • a silicon crystal having a high oxygen concentration and widely used is used, so that the production cost can be suppressed. Lower. Therefore, the obtained silicon wafer reduces the concentration of residual oxygen, thereby effectively suppressing the generation of oxygen donors in the heat treatment step of device manufacturing.
  • the oxygen precipitation heat treatment is performed to reduce the residual oxygen concentration, high-density oxygen precipitation defects are generated inside the wafer (balta), and improvement in gettering ability can be expected.
  • the methods proposed in the above-mentioned Documents 1 and 2 provide a high-density oxygen precipitate by producing oxygen at a high oxygen concentration and a high resistance as described above, followed by a long-term oxygen precipitation heat treatment.
  • the first problem is that the residual oxygen concentration of the silicon wafer is sufficiently reduced, in other words, the residual oxygen concentration is excessively reduced, so that the mechanical strength of the wafer is significantly deteriorated.
  • slip dislocations generated from the support section during heat treatment are fixed by oxygen.
  • the slip length may decrease with increasing oxygen concentration (for example,
  • oxygen precipitates are a factor that imparts strength to the wafer and the thermal stress or the own weight stress is small, the motion of the slip dislocation can be suppressed and the strength can be increased.
  • a source of oxygen precipitates which may be the source of S-slip dislocations, reducing the strength and warping the wafer (eg, K. Sueoka et al., Jpn. J. Appl. Phys., 36 (1997) 7095).
  • the second problem is an increase in manufacturing cost due to long-term oxygen precipitation heat treatment.
  • the production cost due to the oxygen precipitation heat treatment rises, and even if the initial production cost can be suppressed, the wafer price of the final product must be expensive.
  • the third problem is a concern about heavy metal contamination in the heat treatment furnace accompanying the oxygen precipitation heat treatment.
  • the heating time is required to be at least 17 hours, and can be as long as 47 hours. Since such a long time oxygen precipitation heat treatment is required, the possibility of heavy metal contamination in the heat treatment furnace cannot be denied.
  • the present invention has been made in view of the above-mentioned problems in the oxygen precipitation heat treatment applied in the production of high-resistance wafers, and has been made in consideration of the high-resistance wafer grown by adding carbon by the CZ method.
  • C By combining the pre-heat treatment by the temperature raising operation (lambing) with the high-temperature heat treatment and the medium-temperature heat treatment, the manufacturing cost can be reduced, and the generation of oxygen donors after the heat treatment in the device manufacturing process is effective. It is an object of the present invention to provide a method for manufacturing a high-resistance silicon wafer, which can suppress the resistance, and can exhibit the gettering ability and the mechanical strength of the wafer.
  • a high-resistance silicon wafer that has solved the problems of the conventional manufacturing of a high-resistance wafer and has excellent characteristics is an epitaxy wafer, and is a SOI wafer that is more fully used for mobile communication. Since the present invention can be used as a It is another object of the present invention to provide a method for manufacturing an epitaxial wafer and a SOI wafer using a condenser.
  • the present inventors have focused on the excessive generation of oxygen precipitates generated during the heat treatment for oxygen precipitation and the remarkable decrease in the residual oxygen concentration in the wafer accompanying this. Then, the formation behavior of oxygen precipitates in the high-resistance silicon layer A-8 and the generation of oxygen donors affected by this were examined.
  • the growth of precipitate nuclei is sufficiently promoted by the first heat treatment at a controlled heating rate, and the growth of the nuclei becomes saturated.
  • the generation of oxygen donors can be suppressed.
  • heat treatment is accompanied by heat treatment. Manufacturing cost can be reduced.
  • excessive oxygen precipitation is suppressed, deterioration of mechanical strength of the wafer can be improved.
  • the resistivity of a high-resistance silicon wafer has a greater effect on the amount of generated oxygen donors.
  • the semiconductor is converted to an n-type semiconductor or the resistivity greatly fluctuates. If the resistivity inside the wafer becomes too low due to this decrease in resistivity, the amount of current passing deeper than the device usage area will increase, causing energy loss and current noise. It will be significantly worse.
  • the generated oxygen donor is a thermal donor (Old
  • the present inventors were able to clarify the allowable amount of oxygen donors generated inside the wafer after the heat treatment on the premise of the heat treatment employed in device manufacturing.
  • the initial resistance of 100 Omega cm or more high resistance Ueha the amount of oxygen donors after the heat treatment in the device fabrication is less than or equal to 1 X 10 1 3 atoms / cm 3, high subsequent Ueha resistivity The resistance can be maintained, preventing large fluctuations in the resistance value, and preventing the occurrence of n-type inversion, energy loss, and current noise.
  • the present inventors have found that there is a strong relationship between the amount of oxygen donor generated after the heat treatment in the device manufacturing process, that is, the oxygen donor formation heat treatment, and the amount of residual oxygen in the wafer before the heat treatment. Revealed.
  • FIG. 2 is a diagram schematically showing the relationship between the amount of residual oxygen in the wafer and the amount of oxygen donor generated after the heat treatment, using the heat treatment conditions in the device manufacturing process as parameters.
  • the amount of oxygen donors generated after heat treatment is significantly dependent on the amount of residual oxygen in the wafer before heat treatment, and if the heat treatment conditions used in device fabrication are determined, the amount of oxygen remaining in the wafer and the amount generated after heat treatment
  • the relationship with the amount of oxygen donor generated is uniquely determined.
  • the heat treatment in the device manufacturing process specifically, a sintering heat treatment in a wiring sintering step can be assumed, and the heating condition is 400 ° C. for 1 hour and 450 ° C.
  • FIG. 2 shows the four heat treatment conditions (A--D) .
  • heat treatment condition A was a heat treatment at 450 ° C for 5 hours.
  • Heat treatment condition D can be heat treatment at 400 ° C for 1 hour.
  • the amount of generated oxygen donors after heat treatment in the device manufacturing process is 1 ⁇ 10 13 atoms / cm 3 or less. If this is the case, the subsequent resistivity can be maintained at a high value, and the fluctuation of the resistivity inside the wafer can be avoided. Therefore, the capacity of oxygen donors after the heat treatment of the device production and IX 10 1 3 atomsZcm 3 below, if the control of residual oxygen amount in Uweha, residual oxygen concentration in Ueha excess with generation and to oxygen precipitates Can be avoided.
  • the residual oxygen concentration in the wafer determined by the heat treatment conditions A to D is a, b, c, and d (a ⁇ b ⁇ c ⁇ d).
  • the residual oxygen concentration can be appropriately combined with the heat treatment conditions in the device manufacturing process. Further, even after the heat treatment for device manufacture, the above-mentioned allowable amount of the oxygen donor can be satisfied.
  • the present invention has been completed on the basis of the above studies and findings, and has a gist of the following (1)-(5) method for manufacturing a high-resistance silicon wafer.
  • the resistivity is 100 ⁇ cm or more by CZ method
  • the initial interstitial oxygen concentration is 8 X 10 17 atoms / cm 3 (ASTM F121-1979) or more
  • the carbon concentration is 5 X 10 15 5 X 10 17 atoms / cm 3 (ASTM F123-1981) using silicon wafers, as a first heat treatment
  • the temperature increase rate in a temperature range of at least 700-850 ° C was set to 0.5-5-10 ° C / min.
  • the amount of oxygen donor generated inside the wafer is 1 ⁇ 10 13 atoms / cm 3 It is desirable that:
  • the obtained silicon wafer has a residual oxygen concentration of 6.5 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or more, Five
  • an epitaxy layer is formed on the surface of the obtained silicon wafer, or a SIMOX SOI wafer is formed using the obtained high-resistance silicon wafer as a supporting substrate. It is desirable to manufacture wafers and bonded SOI wafers.
  • FIG. 1 is a diagram schematically showing the relationship between the amount of generated oxygen donors and the resistivity of a wafer.
  • FIG. 2 is a diagram schematically showing the relationship between the amount of oxygen remaining in the wafer and the amount of oxygen donor generated after the heat treatment, using the heat treatment conditions in the device manufacturing process as parameters.
  • FIG. 3 is a diagram showing the conditions of the heating temperature and the heating time of the two-step heat treatment of the present invention.
  • FIG. 3 (a) shows the heating conditions of the first heat treatment
  • FIG. 3 (b) shows the heating conditions of the second heat treatment. Show ing.
  • FIG. 4 is a view showing the effect of the heating time of the intermediate temperature heat treatment in the second heat treatment of the present invention on the residual oxygen concentration of the wafer.
  • FIG. 5 is a diagram showing the effect of the heating time of the intermediate temperature heat treatment in the second heat treatment of the present invention on the residual oxygen concentration of the wafer when the wafer having a high initial interstitial oxygen concentration is used.
  • FIG. 6 is a diagram showing conditions of the heating temperature and the heating time of the third heat treatment.
  • FIG. 7 is a view showing the effect of the heating time of the 1000 ° C. heat treatment in the third heat treatment on the residual oxygen concentration of the wafer when a wafer having a high initial interstitial oxygen concentration is used.
  • the resistivity is 100 ⁇ cm or more
  • the initial interstitial oxygen concentration is 8 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or more
  • the carbon concentration is 5 ⁇ 10 It is intended for silicon wafers by the CZ method of 15 — 5 X 10 17 atomos / cm 3 (ASTM F123-1981).
  • the frequency handled by the device becomes high, and particularly, 2.
  • the initial interstitial oxygen (solid solution oxygen) concentration of the wafer was set to 8 ⁇ 10 17 atoms / cm 3 (ASTM
  • F121-1979 and above are intended to include dissolved oxygen contained in general-purpose silicon single crystals manufactured by the ordinary CZ method.
  • the oxygen inside the wafer (bulk) is reduced by BMD (Bulk
  • the oxide be present as an oxygen precipitate to form a micro defect.
  • the content is less than 5 ⁇ 10 15 atoms / cm 3 (ASTM F123-1981), the effect is not sufficiently exhibited, and if the content is too large, polycrystallization or dislocation tends to occur during single crystal growth by the CZ method. Therefore, it is set to 5 ⁇ 10 17 atomsZcm 3 (ASTM F123-1981) or less. Controlling the carbon concentration within this range promotes oxygen precipitation without causing problems such as dislocations, and is also effective in suppressing the generation of oxygen donors.
  • the manufacturing method of the present invention is characterized in that a two-step heat treatment including a first heat treatment and a second heat treatment is performed using the high-resistance silicon wafer.
  • the first heat treatment is at least 700-850.
  • the heating rate in the temperature range of C is 0.510 ° C / min, and it is essential to perform heat treatment at 850-1000 ° C for 0.5-5 hours.
  • the formation and growth of minute precipitate nuclei are promoted by raising the temperature from a low temperature (lamping).
  • the second heat treatment it is essential that the heat treatment is performed at 1150 ° C. or higher for 1 to 12 hours, and then the temperature is lowered to 1000 ° C. and 1150 ° C. for 2 to 10 hours.
  • the second heat treatment aims to promote outward diffusion heat treatment and precipitate growth.
  • FIG. 3 is a diagram showing the conditions of the heating temperature and the heating time of the two-step heat treatment of the present invention.
  • FIG. 3 (a) shows the heating conditions of the first heat treatment
  • FIG. 3 (b) shows the heating conditions of the second heat treatment. Each condition is shown.
  • a horizontal furnace is used as the wafer heat treatment furnace of the present invention.
  • the wafer is put into a heat treatment furnace adjusted to a temperature range of 550 to 800 ° C (step a), and then the temperature is raised at least in the temperature range of 700 to 850 ° C.
  • the heating rate is set to 0.5-10 ° C / min (step b).
  • step c heat treatment is performed in a temperature range of 850 to 1000 ° C. for 0.5 to 5 hours.
  • step c since the growth of oxygen precipitate nuclei is promoted to such an extent that the internal oxygen precipitate nuclei do not disappear by the heat treatment in step f described below, the temperature is raised in a temperature range of 850 to 1000 ° C (ramp
  • the temperature is lowered and the wafer is taken out of the heat treatment furnace (d step).
  • the second heat treatment In the case of continuous processing, it is not necessary to take out the wafer from the heat treatment furnace.
  • the reason why the holding temperature in the heat treatment furnace is set to 550 ° C. to 800 ° C. in the step a) is that this temperature range is a temperature range that promotes the growth of oxygen precipitation nuclei.
  • the important temperature range in the temperature raising operation in step b is 700 to 850 ° C.
  • the reason why the rate of temperature rise in this temperature range is 0.510 ° CZmin is that if the temperature is less than 0.5 ° CZmin, the growth of fine precipitate nuclei is possible, but the heat treatment takes a long time and the cost increases. At a heating rate of more than 10 ° C / min, the growth of fine precipitate nuclei is suppressed, and the density of precipitate nuclei cannot be increased.
  • the heat treatment at 850-1000 ° C for 0.55 hours in the above step c is not enough for the heat treatment at less than 850 ° C or less than 0.5 hours to grow the precipitate nuclei sufficiently. If the temperature exceeds 1000 ° C or the heat treatment exceeds 5 hours, the growth of precipitation nuclei becomes excessive. As long as the above heating conditions are satisfied, a temperature raising operation (lamping) may be performed in the step c.
  • the wafer is put into a heat treatment furnace (steps e and f), and then heat-treated at a temperature of 1150 ° C or higher for 1 to 12 hours (step g). Subsequently, the temperature is lowered to a temperature range of 1000 to 1150 ° C. and a heat treatment is performed for 2 to 10 hours (step h). Thereafter, the temperature is lowered, and the wafer is taken out of the heat treatment furnace (step i).
  • the heating temperature of 1150 ° C or higher in the above-mentioned g step is used to reduce the oxygen concentration near the surface by outward diffusion, dissolve defects such as COP, and enhance the integrity near the wafer surface. It is. Below 1150 ° C, the ability to reduce the density of defects such as COP decreases. On the other hand, if the heating temperature exceeds 1350 ° C, slip to the wafer may occur or metal contamination may occur during the process. For this reason, the upper limit of the heating temperature in the g step is desirably 1350 ° C.
  • the reason why the heating time in the g step is set to be 1 to 2 hours is that if the heating time is less than 1 hour, the density of defects such as C ⁇ P is not sufficiently reduced, and if the heating time exceeds 2 hours, slipping occurs. Or metal contamination.
  • the reason why the heating temperature is set to 1000 1150 ° C in the above step h is that if the heating temperature is lower than 1000 ° C, If the growth of precipitates is not promoted and the temperature exceeds 1150 ° C, the oxygen precipitates are dissolved and the precipitation density is lowered.
  • the heating time in the h step is set to 2 to 10 hours. If the heating time is less than 2 hours, the growth of oxygen precipitates is not sufficient. If the heating time exceeds 10 hours, the growth of precipitates becomes excessive. This is because there is a fear that the deterioration of the mechanical strength may be promoted. As shown in FIG. 4 described later, by adjusting the heating time in the h step, the growth of oxygen precipitates can be promoted, and the residual oxygen concentration in the wafer can be controlled.
  • the step h can be omitted.
  • the take-out temperature of the eighteenth step is not specified in the above-mentioned i-th step, the temperature is desirably set to 600 to 800 ° C. If the extraction temperature is lower than 600 ° C, oxygen donors may be generated. If the extraction temperature is higher than 800 ° C, slip (transition) is likely to be introduced during the extraction, which may cause an abrasion of the wafer. is there.
  • the atmosphere for the first heat treatment may be either an oxidizing atmosphere or a non-oxidizing atmosphere.
  • the gases that constitute the non-oxidizing atmosphere include argon (Ar) and hydrogen (H).
  • N (including 3 % 0) gas can be used.
  • N (including 3 % 0) gas is
  • DZ Density-free layer
  • Ar Ar + H gas
  • both gas atmospheres be the same and that the heat treatment be performed continuously using the same heat treatment apparatus or a continuous heat treatment furnace. Les ,. In this case, the step d of the first heat treatment and the step el of the second heat treatment shown in FIG. 3 can be omitted.
  • the amount of oxygen donor generated inside the wafer is desirably 1 ⁇ 10 13 atom sZcm 3 or less. ,.
  • the oxygen donor after the heat treatment is subjected to heat treatment.
  • the generated amount is 1 X 10 13 atoms / cm 3 or less, the subsequent e-resistivity can be maintained at a high resistance, preventing large fluctuations in the resistance value and n-type inversion, and further reducing energy loss and current noise. This can be prevented from occurring.
  • the residual oxygen concentration of the obtained Shirikonuweha is 6. 5 X 10 17 a toms / cm 3 (ASTM F121-1979) above, Chikaratsu 13. 5 X 10 17 atoms / cm 3 (ASTM F121-1979) or less, and the amount of oxygen donors generated inside the wafer when heat treatment is performed in the device manufacturing process is preferably 1 ⁇ 10 13 atoms / cm 3 or less.
  • FIG. 2 is a diagram showing the relationship between the amount of residual oxygen in the wafer and the amount of oxygen donor generated after heat treatment in the device manufacturing process.
  • the heat treatment condition A shown in FIG. 2 which is the heat treatment condition that most promotes the generation of the oxygen donor, is used.
  • the heat treatment condition D shown in FIG. 2 which produces the least amount of oxygen donor, the upper limit concentration of residual oxygen in the wafer corresponding to the allowable amount of oxygen donor is obtained. Can be determined.
  • the residual oxygen concentrations “a” and “d” of the PAA8 are obtained from 1 ⁇ 10 13 atoms Zcm 3 which is the allowable amount (upper limit) of the oxygen donor after the heat treatment.
  • the lower limit and the upper limit of the residual oxygen concentration, which are desirably included in the high resistance ⁇ ⁇ 18, are determined.
  • the residual oxygen concentrations a and d of the wafer were grown by the CZ method, had a resistivity of 2000 Qcm, and had an initial interstitial oxygen concentration of 13—15 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) and further processed into an 8-inch, p-type wafer with a carbon concentration of 5 ⁇ 10 16 atomos / cm 3 (ASTM F123-1981), and then subjected to a donor killer heat treatment at 650 ° C for 1 hour. I prepared a sub-e-ha.
  • the prepared sub-wafer was subjected to a first heat treatment in an N (including 3% 0) gas atmosphere.
  • Heating was performed at 900 ° C for 1 hour with the rate of temperature increase at l ° C / min at an inlet temperature of 700 ° C.
  • an Ar gas atmosphere was used, heat treatment was performed at 1200 ° C for 1 hour, and then the temperature was lowered to 1000 ° C and heat treatment was performed for 10 hours.
  • the formation heat treatment was performed to create a master table shown in FIG. 2 and showing the relationship between the amount of oxygen remaining in the wafer and the amount of oxygen donor generated after the heat treatment using heat treatment condition A as a parameter.
  • a heat treatment for forming an oxygen donor was performed at 400 ° C. for 1 hour to prepare a master table under the heat treatment condition D shown in FIG.
  • the concentration of residual oxygen in the wafer can be controlled by adjusting the heating time of the intermediate heat treatment (step h in FIG. 3) in the second heat treatment.
  • FIG. 4 is a view showing the influence of the heating time of the intermediate temperature heat treatment in the second heat treatment of the present invention on the residual oxygen concentration of the wafer.
  • the residual oxygen concentration in the wafer depends on the medium temperature heat treatment conditions in the second heat treatment.
  • test materials of Test Nos. 16 were prepared.
  • the sub-wafer conditions and heat treatment conditions for the test materials were as follows.
  • donor killer heat treatment is performed at 650 ° C x lHr.
  • the heating time of the intermediate temperature heat treatment (step h in FIG. 3) in the second heat treatment is used. Has less effect on the residual oxygen concentration in the wafer.
  • FIG. 5 is a diagram showing the effect of the heating time of the intermediate temperature heat treatment in the second heat treatment of the present invention on the residual oxygen concentration of the wafer when the wafer having a high initial interstitial oxygen concentration is used. .
  • the influence of the heating time of the h step in the second heat treatment on the remaining oxygen concentration of the wafer is reduced.
  • test materials were prepared using an 8-inch, p-type wafer by the CZ method, and the subwafer conditions and heat treatment conditions were as follows.
  • donor killer heat treatment is performed at 650 ° C x lHr.
  • the temperature of the wafer is 700 ° C
  • this heat treatment is referred to as a third heat treatment, and the content thereof will be described slightly.
  • FIG. 6 is a diagram showing conditions of the heating temperature and the heating time of the third heat treatment.
  • the wafer is put into a heat treatment furnace (step j), and then heat-treated in a temperature range of about 1000 ° C through a subsequent temperature raising operation (step k) (step 1).
  • step k a subsequent temperature raising operation
  • step k a subsequent temperature raising operation
  • the temperature is lowered (o process) and the wafer is taken out of the heat treatment furnace.
  • FIG. 7 is a diagram showing the effect of the heating time of the 1000 ° C. heat treatment in the third heat treatment on the residual oxygen concentration of the wafer when a wafer having a high initial interstitial oxygen concentration is used.
  • the temperature rise rate in the k process is 1.0 ° CZmin, 1.5. C / min and 2.0 ° CZmin. From the results shown in FIG. 7, the residual oxygen concentration is about 8.8 ⁇ 10 17 atoms / cm 3 even when the heating time of the heat treatment at 1000 ° C. is OHr. Therefore, even when the third heat treatment is adopted, the residual oxygen concentration can be reduced to 6.35 X 10 17 — 13. l X 10 17 atoms by a combination of the k step (heating operation) and one step (1000 ° C heat treatment). It can be seen that it can be adjusted in the range of / cm 3 .
  • an epitaxy wafer can be manufactured by forming an epitaxy layer on the surface of the obtained high-resistance silicon wafer. As described above, if an epitaxy wafer is manufactured by forming an epitaxy layer on the high-resistance silicon wafer manufactured by the manufacturing method of the present invention, it has excellent characteristics. An optimal wafer can be provided as an alternative to SOI wafer.
  • the manufacturing conditions of Epitaxial No. 18 are not particularly limited, except that the high-resistance silicon wafer obtained by the manufacturing method of the present invention is used.
  • the epitaxy growth equipment used can be a well-known epitaxy growth apparatus such as a barrel type, pancake type, or sheet type, and the well-known epitaxy method must be adopted. Can be.
  • a SIMOX-type silicon wafer can be manufactured using the obtained high-resistance silicon wafer as a supporting substrate.
  • High resistance silicon wafer manufactured by the manufacturing method of the present invention By manufacturing a SIMOX-type SOI wafer using a wafer as a supporting substrate, for example, it becomes optimal as an SOI wafer for mobile communication.
  • the manufacturing conditions of the SOI wafer by the SIMOX method are not particularly limited except that the high-resistance silicon wafer of the present invention is used, and commonly used conditions may be used. That is, in the manufacture of SIMOX # 18, an acceleration voltage of 180 keV to 20 OkeV is generally used as an oxygen injection condition. A higher voltage or a lower voltage than this range can be applied.
  • As an annealing condition it is desirable to use a temperature of 1300 ° C. or higher in order to obtain a high-quality buried oxide film, but a lower temperature may be used.
  • the atmosphere used for annealing may be either oxidizing or non-oxidizing.
  • a bonded SOI wafer can be manufactured by using the obtained high-resistance silicon wafer as the wafer on the supporting substrate side.
  • a bonded SOI wafer with the high-resistance silicon wafer manufactured by the manufacturing method of the present invention as the supporting substrate-side wafer it becomes optimal, for example, as an SOI wafer for mobile communication.
  • the manufacturing conditions for the shellfish divergence type SOI wafer except that the high-resistance silicon wafer of the present invention is used as the wafer on the supporting substrate side.
  • the active layer side wafer and / or the supporting substrate wafer are heat-treated at a temperature of 1000 ° C or more in an oxidizing atmosphere, and the silicon wafer is provided on the wafer surface.
  • a thermal oxide film is formed.
  • heat treatment is performed to firmly bond the active layer-side wafer and the supporting substrate-side wafer to form a bonded wafer.
  • heat treatment may be performed at 400 1200 ° C. in an atmosphere containing oxygen or water vapor.
  • a heat treatment at a temperature of 900 ° C allows the two wafers to be strongly bonded.
  • a heat treatment at a temperature of 900 ° C allows the two wafers to be strongly bonded.
  • the seeds were grown by the CZ method, with a resistivity of 2000 ⁇ cm, an initial inter-grain oxygen concentration of 10—15 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979), and After processing into an 8-inch, p-type wafer with a concentration of 5 ⁇ 10 16 atomos / cm 3 (ASTM F123-1981), a sub-wafer was prepared by performing a donor killer heat treatment at 650 ° C. for 1 hour.
  • the first heat treatment was performed on the prepared sub-wafer using an N (including 3% 0) gas atmosphere.
  • Heating was performed at 900 ° C for 1 hour at a wafer charging temperature of 700 ° C at a rate of l ° C / min.
  • an Ar gas atmosphere was used, heat treatment was performed at 1200 ° C for 1 hour, and then the temperature was lowered to 1000 ° C and heat treatment was performed for 10 hours.
  • the amount of elemental donors generated was investigated. As a result, it was confirmed that all wafers had an oxygen donor amount of 1 ⁇ 10 13 atoms / cm 3 or less, and epitaxy wafers having no change in resistivity were obtained.
  • the resistivity was 2000 ⁇ cm, and the initial interstitial oxygen concentration was 13—15 ⁇ 10 17 atoms / cm 3 ( ASTM F121- 1979) and a carbon concentration of 5 ⁇ 10 16 atomos / cm 3 (ASTM
  • Example 1 A first heat treatment under the same conditions as in Example 1 was performed, and then a heat treatment was performed at 1200 ° C for 1 hour using an Ar gas atmosphere as a second heat treatment. Removed immediately at 600 ° C. Using the obtained wafer, a silicon epitaxy growth process was performed under the same conditions as in Example 1 in a horizontal wafer type epitaxy growth furnace. [0105] To the resulting E Pita reporters roux er Ha, the results of the examination of the oxygen donor generation amount under the same conditions as in Example 1, either Ueha also all oxygen donors amount Ri der 1 X 10 13 atoms / cm 3 or less It was confirmed that an epitaxial wafer having no change in resistivity was obtained.
  • the resistivity is 2000 ⁇ cm
  • the initial interstitial oxygen concentration is 10 15 X 10 17 atoms / cm 3 (ASTM F121-1979)
  • the carbon concentration is 5 X 10 16 atomos / cm 3 (ASTM F123-1981)
  • an 8-inch, p-type sub-wafer was prepared, and further subjected to the first heat treatment and the second heat treatment under the same conditions to produce silicon # 18.
  • oxygen ions were implanted from the wafer surface side at an acceleration voltage of 100 keV. Then, after the wafer was put into a heat treatment furnace maintained at 700 ° C., the temperature was increased to 1320 ° C. and maintained for 10 hours. Thereafter, the wafer was cooled down to 700 ° C, removed from the heat treatment furnace, and SIMOX wafers were manufactured.
  • the amount of oxygen donor generated in the part was investigated. As a result, all oxygen donors weight or less 1 X 10 1 3 atoms / cm 3, it was confirmed that the SIMOX type SOI Ueha no change in resistivity was obtained.
  • the resistivity was 2000 ⁇ cm
  • the initial interstitial oxygen concentration was 10 ⁇ 15 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979)
  • the carbon concentration was 5 ⁇ 10 16 atomos /
  • An 8-inch, p-type sub-wafer of cm 3 (ASTM F123-1981) was prepared, and further subjected to the first heat treatment and the second heat treatment under the same conditions to produce silicon wafers.
  • a heat treatment was performed at 1000 ° C. in an oxidizing atmosphere to form a thermal oxide film on the wafer surface.
  • another wafer serving as an active layer was brought into close contact with the wafer so that the wafer became a supporting substrate, and bonded and bonded at a temperature of 1150 ° C.
  • the active layer side wafer was polished and etched to a thickness of 0.5 zm to produce a bonded SOI wafer.
  • the amount of generated oxygen donors was investigated. The results confirmed that the bonded SOI wafer had an oxygen donor amount of 1 ⁇ 10 13 atoms / cm 3 or less and had no change in resistivity.
  • a first heat treatment by a temperature raising operation (lambing), a high-temperature heat treatment, and a medium heat treatment are performed by using a silicon wafer containing carbon having a high resistance obtained by the CZ method.
  • the second heat treatment consisting of thermal heat treatment the generation of oxygen donors can be suppressed efficiently, high resistance can be maintained even after heat treatment in the device manufacturing process, and high resistivity with reduced fluctuation of resistivity can be achieved.
  • a resistive silicon wafer can be obtained.
  • this high-resistance silicon wafer is used, excellent epitaxy wafers and SOI wafers can be manufactured, so that it can be applied to a wide range of fields such as high-frequency communication devices or analog and digital mixed devices.

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Abstract

　本発明の高抵抗シリコンウェーハの製造方法によれば、ＣＺ法により得られた、高抵抗で炭素を含有するシリコンウェーハを用いて、昇温操作（ランピング）による第１熱処理と、高温熱処理および中温熱処理とからなる第２熱処理とを組み合わせることにより、効率的に酸素ドナーの生成を抑制でき、デバイス製造の工程における熱処理後においても、高抵抗が維持でき、抵抗率の変動を抑制した高抵抗シリコンウェーハを得ることができる。さらに、この高抵抗シリコンウェーハを用いれば、優れたエピタキシャルウェーハおよびＳＯＩウェーハを製造できるので、高周波通信デバイスまたはアナログ、デジタル混載デバイス等、広い分野で適用することができる。  

Description

明 細 書
高抵抗シリコンゥエーハの製造方法、並びにェピタキシャルゥエーハおよ び SOIゥヱーハの製造方法
技術分野
[0001] 本発明は、高周波通信デバイスまたはアナログ、デジタル混載デバイスの支持基板 等に使用される高抵抗シリコンゥヱーハの製造方法、並びに得られた高抵抗シリコン ゥエーハを用いたェピタキシャルゥエーハおよび SOIゥエーハの製造方法に関するも のである。
背景技術
[0002] CMOSプロセスにおいては、回路の RF特性（高周波特性： Radio Frequency)の飛 躍的な向上にともない、 RF領域における、低コスト RF—CMOS—LSIが現実化され るようになっている。例えば、携帯機器向けのトランシーバ IC、高速大容量の伝送に 適した無線 LANトランシーバ IC、またはアナログ、デジタル混載デバイスへの応用が 顕著である。
[0003] かって、 CMOSプロセスにおける RF特性が劣っていたことから、 RF—CMOS回路 での製造コストも高ぐ CMOSプロセスによる高周波回路の設計は積極的に取り組ま れていなかった。このため、従来の高周波回路の設計には、 GaAsなどの化合物半 導体による回路基板の主流であった。しかし、 GaAsなどの基板は RF特性が優れる ものの、製造費用が高価であり、ゥエーハ径の大口径化ゃ結晶欠陥制御性などに問 題がある。
[0004] これに対し、シリコンゥエーハはゥエーハ径の大口径化ゃ結晶欠陥の制御性に優れ るとともに、低廉な製造費用を特徴としている。このため、 RF— CMOS回路基板とし てシリコンゥヱーハの利用が考えられる力 S、通常、抵抗値 10 Ω cm以下のゥヱーハを 回路基板として用いた場合には、 RF— ICの性能向上に限界がある。
[0005] これは、 RF回路は、デジタル回路とは異なり、オンチップのインダクタ素子、高精度 の容量素子などのアナログ受動素子を利用しており、特に、インダクタはシリコンゥェ ーハ基板の寄生効果がその特性に大きく影響を及ぼすことから、プロセスの微細化 のみではデバイス性能の向上には限界がある。このため、デバイス性能の向上を図 るには、シリコンゥエーハの抵抗率を高抵抗にする必要がある。
[0006] また、アナログ、デジタル混載デバイスでは、デジタル回路で発生した深レ、基板ノィ ズをアナログ回路へ伝搬するのを抑制するため、高抵抗のシリコン基板を提供するこ とが要請される。
[0007] し力、しながら、チヨクラルスキー法（以下、「CZ法」という）で製造したシリコン結晶は 、石英坩堝を利用して結晶育成を行っているため、結晶中に過飽和な酸素を含有し 、この酸素がデバイス製造の熱処理工程において、サーマルドナーやニュードナーと レ、う酸素ドナーを形成することにより、デバイス製造の工程における熱処理後に基板 の抵抗率が変動するとレ、う事態が発生する。
[0008] 図 1は、酸素ドナー発生量とゥエーハの抵抗率との関係を模式的に示す図である。
抵抗率が 10 Ω cm程度の低抵抗ゥヱーハの場合、酸素ドナーの発生量に比しドーパ ント量が十分多いので、酸素ドナーが生じても抵抗率への影響は軽微である。ところ 力 高抵抗ゥヱーハの場合、ドーパント量が少ないため、その抵抗率は酸素ドナーの 発生量により大きく影響される。
[0009] 特に p型ゥエーハの場合、ァクセプターによる正孔でもたらされていた導電性は、ド ナ一による電子の供給により消滅して抵抗率が著しく上昇し、さらにドナーが増すと、 n型の半導体に反転し抵抗率が低下する。この酸素ドナーの発生しやすい温度域で の加熱は、デバイス製造の熱処理工程として、例えば、配線シンタリング工程でシン タリング熱処理が必然的におこなわれる。
[0010] デバイス製造後の抵抗率の変動を抑制するため、磁場印加による結晶育成 (MCZ 法)などを採用して、結晶中の固溶酸素濃度を低下することが試みられている。しか し、磁場印加による方法では、製造コストの増加とともに、結晶の大口径化にともない 固溶酸素濃度の下限値が 6 X 1017atomsZcm3に留まることが報告され、極低酸素 結晶の育成での技術的な限界も指摘されている。また、結晶の低酸素化にともない、 デバイス製造の工程における熱処理後において、結晶の機械的強度が劣化すること も懸念される。
[0011] このような問題を解決するため、近年、種々の提案がなされている。まず、国際公開 第 WO00/55397号パンフレット（以下、「文献 1」という）では、抵抗率が 100 Ω cm 以上で、初期格子間酸素（固溶酸素）濃度が 10— 25ppma (7. 9 X 1017— 19. 8 X 1017atoms/cm3[01d ASTM] )の、通常の酸素量を含む CZ法による単結晶をゥ工 ーハに加工し、これに酸素析出処理を施して、残留格子間酸素濃度を 8ppma (6. 4 X 10 X 1017atoms/cm3[01d ASTM] )以下にする方法が開示されてレ、る。この方 法で得られたゥヱーハは、デバイス製造過程で受ける熱処理にて、酸素ドナーの発 生が抑止され抵抗率の低下がないとしてレ、る。
[0012] また、特開 2000—100631号公報（以下、「文献 2」という）には、抵抗率が 100 Ω c m以上の高抵抗ゥヱ一八に、この DZ— IG処理を施すゥエーハおよびその条件に関 する発明が開示されている。これは、文献 1に記載の発明と同様、ゥエーハのいずれ の部分でも格子間酸素濃度が 8ppm以下であって、表面近傍の DZとバルタ部の酸 素析出物層とを有し、その上で DZと酸素析出物層との遷移領域の幅が 5 μ m以下 であるとするものである。
[0013] 上記の文献 1、 2で提案された方法によれば、酸素濃度が高く汎用されるシリコン結 晶を用いるので製造コストを抑制することができ、その後の酸素析出熱処理により残 存酸素濃度を低下させる。したがって、得られたシリコンゥエーハは、残存酸素濃度 を低下させてレ、ることから、デバイス製造の熱処理工程での酸素ドナーの発生を効 果的に抑制できる。また、残存酸素濃度を低下させるために酸素析出熱処理を行つ ていることから、ゥエーハ内部（バルタ部）に高密度の酸素析出欠陥を発生させ、ゲッ タリング能力の向上も期待できるとしている。
[0014] し力しながら、前記文献 1、 2で提案された方法は、前述の通り、高酸素濃度で、高 抵抗ゥエーハを製造したのち、長時間の酸素析出熱処理により高密度の酸素析出物 を形成し、残存酸素濃度を十分に低下させる方法であるが、熱処理条件の選定によ り残存酸素濃度を 8ppma以下に低下させることは必ずしも容易ではなレ、。その上、こ れらに起因して、幾つかの問題が発生する。
[0015] 第 1の問題は、シリコンゥエーハの残存酸素濃度を十分に、言い換えると、残存酸 素濃度を過剰に低下させることから、ゥエーハの機械的強度が著しく劣化する。この ため、熱処理中のゥヱ一八支持部などから発生したスリップ転位が酸素により固着さ れ、その結果、スリップ長が酸素濃度の上昇とともに低下することがある（例えば、
M.Akatsuka et al" Jpn. J. Appl. Phys., 36 (1997) L1422、参照）。
[0016] また、ゥエーハに強度を与える因子として酸素析出物があり、熱応力や自重応力が 小さい場合は、スリップ転位の運動を抑制し強度を高めることができるが、これらが大 きくなる場合には、酸素析出物自身力 Sスリップ転位源となり、強度が低下しゥエーハに 反りなどが発生するおそれがある（例えば、 K.Sueoka et al., Jpn. J. Appl. Phys., 36 (1997) 7095、参照）。
[0017] 第 2の問題は、長時間の酸素析出熱処理にともなう製造コストの増加である。バルタ 部の残存酸素濃度を減少させるには、高密度の酸素析出物の形成が必要となり、高 温、かつ長時間の加熱処理が必要になる。これにともなって酸素析出熱処理による 製造コストが高騰し、初期ゥヱ一八の製造コストを抑制できたとしても、最終製品のゥ エーハ価格は高価なものにならざるを得ない。
[0018] 第 3の問題は、酸素析出熱処理にともなう熱処理炉内での重金属汚染の懸念であ る。本発明者らの検討によれば、前記文献 2で提案される熱処理プロセスでは、加熱 時間は少なくとも 17時間が必要となり、最大で 47時間にも及ぶ。このような長時間の 酸素析出熱処理を必要とすることから、熱処理炉内における重金属汚染の可能性を 否定できない。
発明の開示
[0019] 本発明は、上述した高抵抗ゥエーハの製造に際し適用される酸素析出熱処理での 問題点に鑑みてなされたものであり、 CZ法で炭素を添加して育成された高抵抗ゥェ ーハに、昇温操作 (ランビング）による前熱処理と、高温熱処理および中温熱処理を 組み合わせて行うことにより、製造費用の低減が図れ、しかもデバイス製造の工程に おける熱処理後の酸素ドナーの発生を効果的に抑制でき、さらにゲッタリング能力、 ゥエーハの機械的強度を発揮することができる、高抵抗シリコンゥエーハの製造方法 を提供することを目的にしている。
[0020] 従来の高抵抗ゥエーハの製造で懸念される問題点を解消し、優れた特性を具備す る高抵抗シリコンゥエーハは、ェピタキシャルゥエーハとして、さらに十分に移動体通 信用の SOIゥエーハとして使用できるものであるから、本発明は、上記の高抵抗シリ コンゥエーハを用いたェピタキシャルゥエーハおよび SOIゥエーハの製造方法を提供 することも目的にしている。
[0021] 本発明者らは、上記の目的を達成するため、酸素析出熱処理の際に発生する、酸 素析出物の過剰生成やこれにともなうゥエーハ中の残存酸素濃度の顕著な低下に着 目して、高抵抗シリコンゥエー八における酸素析出物の生成挙動、さらに、これに影 響を受ける酸素ドナーの発生状況について検討を加えた。
[0022] その結果、ゥヱーハに炭素を添加することによって、酸素析出が促進されるとともに 、酸素ドナーの生成抑制、特にサーマルドナーの抑制に有効であることが明らかにな る。
[0023] 従来から、抵抗率の低いシリコンゥエーハでは、炭素添加が酸素ドナーの生成抑制 に有効であることは知られている（例えば、 A. B. Bean et all, J. Phys. Chem. Solids, 1972， Vol.33, pp 255-268、参照）。具体的には、 10 Ω cm以下の低い抵抗率の場合 には、酸素ドナーの抑制に必要な炭素添加濃度は 1 X 1018atomos/cm3である。
[0024] ところが、 100 Ω cm以上の高い抵抗率のシリコンゥヱーハに、このような高濃度な 炭素を添加した場合には、有転位化などの問題が予測される。しかし、初期抵抗率 力 S IOO Q cm以上の高抵抗ゥエーハであっても、単結晶化に影響を及ぼさない炭素 濃度範囲があり、この範囲内にコントロールして炭素を添加することによって、有転位 化などの問題を生ずることなぐ酸素析出を促進し、酸素ドナーの生成抑制にも効果 があることが分かる。
[0025] さらに、昇温操作 (ランビング）による前熱処理と、高温熱処理および中温熱処理を 組み合わせることにより、ニュードナーなどの酸素ドナーをより効果的に抑制できるこ とを見出した。具体的には、昇温レートをコントロールした第 1熱処理と、 1150°C以上 の高温熱処理およびその後の 1000 1150°Cの中温熱処理からなる第 2熱処理を 施すことにより、効果的に酸素ドナーの生成を抑制できる。
[0026] そして、高酸素濃度のゥヱーハを用いる場合には、昇温レートをコントロールした第 1熱処理で析出核の成長が充分に促進され、核成長が飽和した状態になることから、 さらに第 2熱処理の条件を変更することによつても、酸素ドナーの生成を抑制すること 力 Sできる。しかも、酸素析出物の過剰な生成が不要になることから、熱処理にともなう 製造コストの低減を実現できる。また、過剰な酸素析出が抑制されるため、ゥエーハ の機械的強度の劣化を改善できる。
[0027] 前記図 1に示すように、高抵抗シリコンゥエーハでは、その抵抗率が酸素ドナーの 発生量により大きく影響する。特に p型ゥエーハの場合には、生成される酸素ドナー が増すと、 n型の半導体に反転したり抵抗率が大きく変動する。この抵抗率の低下に よって、ゥエーハ内部の抵抗率が低くなりすぎると、デバイス使用領域よりも深い位置 を通る電流量が増加し、エネルギー損出や電流ノイズを発生させることから、デバイ ス特性を著しく悪化させることになる。
[0028] 生成される酸素ドナーは、酸素クラスターと推定されているサーマルドナー（Old
Donor)と微小な析出物が初期形態されたと考えられるニュードナー（New Donor)か らなる。これらの酸素ドナーは、前記の第 1熱処理および第 2熱処理によって溶解ま たは結合形態の変化を生じ、電気的に不活性化することにより生成が抑制されると推 察される。
[0029] 酸素ドナーに関する種々の検討の結果、本発明者らは、デバイス製造において採 用される熱処理を前提として、その熱処理後にゥエーハ内部に発生する酸素ドナー の許容量を明確にすることができた。すなわち、初期抵抗が 100 Ω cm以上の高抵抗 ゥエーハの場合に、デバイス製造における熱処理後の酸素ドナーの生成量が 1 X 10 13atoms/cm3以下であれば、その後のゥエーハ抵抗率を高抵抗に維持でき、抵抗 値の大きな変動を防ぎ、 n型反転やエネルギー損出や電流ノイズの発生を防止でき る。
[0030] さらに、本発明者らは、デバイス製造の工程における熱処理、すなわち、酸素ドナ 一形成熱処理後の酸素ドナー生成量と、同熱処理前のゥエーハ中の残存酸素量と は強い関係があることを明らかにした。
[0031] 図 2は、デバイス製造の工程における熱処理条件をパラメータとしたゥヱーハ残存 酸素量と熱処理後の酸素ドナー生成量の関係を模式的に示す図である。熱処理後 の酸素ドナーの発生量は、熱処理前におけるゥヱーハの残存酸素量に著しく依存し ており、デバイス製造で採用する熱処理条件が決定されると、ゥエーハ中の残存酸素 量と熱処理後に生成される酸素ドナー生成量との関係は一義的に定まる。 [0032] デバイス製造の工程における熱処理は、具体的には、配線シンタリング工程でのシ ンタリング熱処理が想定でき、その加熱条件は 400°Cで 1時間一 450°Cで 5時間であ る。ゥエーハ中の残存酸素が熱処理時に示す挙動予測から、図 2には熱処理条件が 4種 (A— D)が示されている力 例えば、熱処理条件 Aを 450°Cで 5時間の加熱処理 とし、熱処理条件 Dを 400°Cで 1時間の加熱処理とすることができる。
[0033] 前述の通り、初期抵抗が 100 Ω cm以上の高抵抗ゥエーハを用いる場合には、デバ イス製造の工程における熱処理後の酸素ドナーの生成量が 1 X 1013atoms/cm3以 下であれば、その後の抵抗率を高抵抗に維持でき、ゥエーハ内部での抵抗率の変動 を回避できる。したがって、デバイス製造の熱処理後の酸素ドナーの許容量を I X 10 13atomsZcm3以下とし、ゥヱーハ中の残存酸素量をコントロールできれば、酸素析 出物の過剰生成やこれにともなうゥエーハ中の残存酸素濃度の過剰な低下を回避で きる。
[0034] そこで、図 2に示す関係に基づけば、前記酸素ドナーの許容量を満足するゥエーハ 残存酸素濃度を、デバイス製造の工程における熱処理条件ごとに定めることができる 。熱処理条件 A— Dによって定められたゥヱーハ中の残存酸素濃度は、 a、 b、 cおよ び d (aく b < c < d)となる。
[0035] ここで、ゥエーハ中の残存酸素の下限を図 2に示す残存酸素濃度 aとし、一方、上 限を残存酸素濃度 dとすれば、デバイス製造の工程における熱処理条件と適宜組み 合わせることによって、デバイス製造の熱処理後においても、上記酸素ドナーの許容 量を満足することができる。
[0036] すなわち、酸素ドナーの許容量を明確にし、過剰に酸素ドナーの生成を抑制するこ と、言い換えると、過剰にゥエーハの残存酸素量を低減することをなくせば、長時間 の酸素析出熱処理を不要とし、製造コストの低減とともに、ゥエーハの機械的強度の 劣化を回避することができる。
[0037] 本発明は、上記検討および知見に基づいて完成されたものであり、下記の（1)一（ 5)の高抵抗シリコンゥヱーハの製造方法を要旨としている。
(1) CZ法により抵抗率が 100 Ω cm以上で、初期格子間酸素濃度が 8 X 1017atoms /cm3 (ASTM F121-1979)以上であり、さらに炭素濃度が 5 X 1015 5 X 1017atoms /cm3 (ASTM F123-1981)であるシリコンゥエーハを用いて、第 1熱処理として、少な くとち 700— 850°Cの温度領域における昇温レートを 0· 5— 10°C/minとし、 850— 1000°Cで 0. 5— 5時間の加熱処理を施し、さらに第 2熱処理として、 1150°C以上で 1一 2時間の加熱処理に弓 Iき続き、降温して 1000 1150°Cで 2 10時間の加熱処 理を施すことを特徴とする高抵抗シリコンゥエー八の製造方法である。
(2)前記（1)の高抵抗シリコンゥエーハの製造方法では、前記初期格子間酸素濃度 力 l3 X 1017atoms/cm3 (ASTM F121-1979)以上であるシリコンゥエーハを用いる 場合に、前記第 2熱処理として、 1150°C以上で 1一 2時間の加熱処理のみを施すの が望ましい。また、前記第 1熱処理および第 2熱処理は非酸化性雰囲気中で、連続し て行うのが望ましい。
(3)前記（1)の高抵抗シリコンゥヱーハの製造方法では、得られたシリコンゥヱーハに デバイス製造の工程における熱処理がおこなわれたとき、ゥヱーハ内部に発生する 酸素ドナー量が 1 X 1013atoms/cm3以下であるのが望ましい。
(4)前記（1)の高抵抗シリコンゥエーハの製造方法では、得られたシリコンゥヱーハの 残存酸素濃度が 6. 5 X 1017atoms/cm3 (ASTM F121-1979)以上で、力つ 13. 5
X 1017atoms/cm3 (ASTM F121-1979)以下であり、デバイス製造の工程における 熱処理がおこなわれたとき、ゥエーハ内部に発生する酸素ドナー量が 1 X 1013atom s/cm3以下であるのが望ましレ、。
(5)さらに、前記（1)の高抵抗シリコンゥヱーハの製造方法では、得られたシリコンゥ エーハの表面にェピタキシャル層を形成すること、または、得られた高抵抗シリコンゥ エーハを支持基板として SIMOX型 SOIゥエーハ、および貼り合わせ型 SOIゥエーハ を製造するのが望ましい。
図面の簡単な説明
図 1は、酸素ドナー発生量とゥエーハの抵抗率との関係を模式的に示す図である。 図 2は、デバイス製造の工程における熱処理条件をパラメータとしたゥエーハ残存 酸素量と熱処理後の酸素ドナー生成量の関係を模式的に示す図である。
図 3は、本発明の 2段熱処理の加熱温度および加熱時間の条件を示す図であり、 同（a)は第 1熱処理の加熱条件を、同（b)は第 2熱処理の加熱条件をそれぞれ示し ている。
図 4は、本発明の第 2熱処理における中温熱処理の加熱時間がゥエーハ残存酸素 濃度に及ぼす影響を示す図である。
図 5は、初期格子間酸素濃度が高いゥエーハを用レ、る場合における、本発明の第 2 熱処理での中温熱処理の加熱時間がゥエーハ残存酸素濃度に及ぼす影響を示す 図である。
図 6は、第 3熱処理の加熱温度および加熱時間の条件を示す図である。 図 7は、初期格子間酸素濃度が高いゥエーハを用レ、る場合における、第 3熱処理で の 1000°C熱処理の加熱時間がゥエーハ残存酸素濃度に及ぼす影響を示す図であ る。
発明を実施するための最良の形態
[0039] 本発明の製造方法では、抵抗率が 100 Ω cm以上で、初期格子間酸素濃度が 8 X 1017atoms/cm3 (ASTM F121-1979)以上であり、さらに炭素濃度が 5 X 1015— 5 X 1017atomos/cm3 (ASTM F123-1981)である CZ法によるシリコンゥエーハを対象と している。
[0040] 抵抗率が 100 Ω cm以上とするのは、デバイスの取り扱う周波数が高くなり、特に 2.
4GHzまたは 5. 2GHzを超えるようになってくると、従来の 10 Ω cm以下の低抵抗の 基板では、ノイズの発生や信号の減衰が顕著になるが、高抵抗にするとこれらの影響 を低減できるからである。
[0041] ゥエーハの初期格子間酸素（固溶酸素）濃度を 8 X 1017atoms/cm3 (ASTM
F121-1979)以上としているのは、通常の CZ法で製造される汎用のシリコン単結晶が 具備する固溶酸素を包含させることを意図するものである。しかし、ゥヱーハ内部（バ ルク部）の酸素は、ゲッタリング作用を有する BMD (Bulk
Micro Defect)を形成させる酸素析出物となって存在するのが望ましレ、。
[0042] 炭素は、電気的に中性でゲタリング作用を有する酸素析出物の形成を促進させた り、熱処理により格子間酸素（固溶酸素）が低下しゥエーハ強度が低下するときに、強 度を維持する効果があり、さらに、酸素析出を促進するとともに、酸素ドナーの生成 抑制にも効果がある。これを達成するため、 5 X 1015— 5 X 1017atomos/cm3 ( ASTM F123-1981)含有させる。
[0043] この場合、 5 X 1015atoms/cm3 (ASTM F123-1981)未満では、その効果が十分 現れず、多すぎる含有では CZ法の単結晶育成時に多結晶化や有転位化し易くなる ので、 5 X 1017atomsZcm3 (ASTM F123-1981)以下とする。炭素濃度をこの範囲 内にコントロールすることによって、有転位化などの問題を生ずることなぐ酸素析出 を促進し、酸素ドナーの生成抑制にも効果がある。
[0044] 本発明の製造方法では、上記の高抵抗シリコンゥエーハを用い、第 1熱処理と第 2 熱処理とからなる 2段熱処理を施すことを特徴としている。第 1熱処理は、少なくとも 7 00— 850。Cの温度領域における昇温レートを 0. 5 10°C/minとし、 850—1000 °Cで 0. 5— 5時間の加熱処理を施すことを必須としている。この第 1熱処理では、低 温からの昇温操作 (ランピング）により微小な析出核の形成およびその成長を促す。
[0045] 一方、第 2熱処理は、 1150°C以上で 1一 2時間の加熱処理に引き続き、 1000°C 1150°Cに降温して 2— 10時間の加熱処理を施すことを必須としている。第 2熱処理 では、外方拡散熱処理および析出物の成長促進を目的としている。
[0046] 図 3は、本発明の 2段熱処理の加熱温度および加熱時間の条件を示す図であり、 同（a)は第 1熱処理の加熱条件を、同（b)は第 2熱処理の加熱条件をそれぞれ示し ている。本発明のゥエーハ熱処理炉としては、例えば、横型炉が用いられる。
[0047] (第 1熱処理について）
第 1熱処理では、当該ゥヱーハを 550— 800°Cの温度範囲に調整された熱処理炉 内に投入したのち（a工程）、その後の昇温操作により、少なくとも 700— 850°Cの温 度領域における昇温レートを 0· 5— 10°C/minとする（b工程)。この b工程での昇温 操作により、ゥエーハ内部に酸素析出核を形成させ、その酸素析出核の密度を向上 させること力できる。
[0048] 次に、 850— 1000°Cの温度範囲で 0. 5— 5時間の熱処理を施す（c工程）。この c 工程では、後述する f工程の熱処理で内部の酸素析出核が消滅しない程度に、酸素 析出核の成長を促すものであるから、 850— 1000°Cの温度範囲で昇温操作 (ランピ
[0049] その後、降温し、ゥエーハを熱処理炉から取り出す（d工程)。ただし、第 2熱処理と 連続処理する場合には、ゥエーハを熱処理炉から取り出すことを要しない。
[0050] 上記 a工程で熱処理炉内の保持温度を 550°C— 800°Cとするのは、この温度範囲 が酸素析出核の成長を促進させる温度範囲であることによる。
[0051] 上記 b工程での昇温操作で重要な温度領域は 700— 850°Cである。この温度領域 での昇温レートを 0. 5 10°CZminとするのは、 0. 5°CZmin未満では微小析出核 の成長が可能であるが、熱処理が長時間となりコスト高となるのに対し、 10°C/min 超えの昇温レートでは微小析出核の成長が抑制され、析出核の密度を高めることが できなレ、ことによる。
[0052] 上記 c工程で 850— 1000°Cで 0. 5 5時間の加熱処理をするのは、 850°C未満ま たは 0. 5時間未満の加熱処理では析出核の成長が十分ではなぐ 1000°Cを超える 温度または 5時間を超える加熱処理では、析出核の成長が過多になるからである。 上記の加熱条件を満足する限りにおいては、上記 c工程では昇温操作 (ランピング） を行ってもよい。
[0053] (第 2熱処理について）
第 2熱処理では、当該ゥヱーハを熱処理炉内に投入したのち（e、 f工程）、昇温して 1150°C以上で 1一 2時間の熱処理を施す（g工程）。これに引き続いて 1000— 115 0°Cの温度範囲に降温して、 2— 10時間の熱処理を施す (h工程)。その後降温し、ゥ エーハを熱処理炉から取り出す（i工程）。
[0054] 上記 g工程で 1150°C以上の加熱温度としているのは、表面近傍の酸素濃度を外 方拡散により低下させるとともに、 COPなどの欠陥を溶解させ、ゥヱーハ表面近傍の 完全性を高めるためである。 1150°C未満では、 COPなどの欠陥密度を低下させる 能力が低くなる。一方、加熱温度が 1350°Cを超えると、ゥエーハへのスリップが発生 したり、プロセス中で金属汚染が発生するおそれがある。このため、 g工程での加熱 温度の上限は 1350°Cにするのが望ましい。
[0055] さらに、 g工程での加熱時間を 1一 2時間としているのは、 1時間未満では C〇Pなど の欠陥密度の低下が十分に行われず、また 2時間を超えるようになると、スリップや金 属汚染のおそれが発生するからである。
[0056] 上記 h工程で加熱温度を 1000 1150°Cとしているのは、 1000°C未満では酸素 析出物の成長が促進されず、 1150°Cを超える場合には、酸素析出物が溶解し、析 出密度の低下が生ずるからである。
[0057] さらに、 h工程での加熱時間を 2— 10時間としているのは、 2時間未満では酸素析 出物の成長が十分ではなぐ 10時間を超えると析出物の成長が過多となり、ゥエーノ、 の機械的強度の劣化を促進するおそれがあるからである。後述の図 4に示すように、 h工程での加熱時間を調整することにより、酸素析出物の成長を促し、ゥエーハ中の 残存酸素濃度をコントロールすることができる。
[0058] 一方、高酸素濃度のゥエーハを用レ、る場合には、第 1熱処理で微細な析出核の成 長が充分に促進され、核成長が飽和した状態になることから、第 2熱処理での酸素析 出物の成長促進が図れない場合がある。このような場合には、 h工程を省略すること ができる。
[0059] 第 2熱処理では、上記 i工程でゥヱ一八の取り出し温度を規定するものではないが、 その温度を 600— 800°Cにするのが望ましい。取り出し温度が 600°C未満になると、 酸素ドナーの生成の可能性があり、 800°Cを超える場合には取り出し中にスリップ（ 転移）が導入され易ぐゥエーハのヮレなどが発生するおそれがある。
[0060] (熱処理の雰囲気について）
第 1熱処理の雰囲気としては、酸化性雰囲気、または非酸化性雰囲気のいずれで あってもよい。非酸化性雰囲気を構成するガスとしては、アルゴン (Ar)、水素（H )ま
2 たはこれらの混合ガス (Ar+H )、若しくは窒素（N )に少量の酸素（3%〇）を含有
2 2 2 した混合ガスを用いるのが望ましい。
[0061] ところ力 酸化性雰囲気、または純 Nガス雰囲気で熱処理を施すと、ゥエーハ表面
2
に酸化膜または窒化膜が形成されるので、第 2熱処理を施す前に、これらの膜を除 去する工程 (フッ酸洗浄など）が新たに必要になる。したがって、第 1熱処理の雰囲気 としては、非酸化性雰囲気を用いるのが望ましい。この場合に、 Ar、 Hガスは高価で
2
あることから、コスト面や作業性の面で、 Nに少量の酸素（3%〇）を含有した混合ガ
2 2
スを用いるのがさらに望ましい。
[0062] 第 2熱処理の雰囲気は、非酸化性雰囲気を用いるのが望ましぐ Ar、 H 、 Ar+H
2 2
、および N (含む 3%0 )ガスを用いることができる。 N (含む 3%0 )ガスは、酸素外
2 2 2 2 方拡散作用があり、 DZ層（無欠陥層、 DZ : Denuded Zone)を形成することができるが 、ゥエーハ表層部に存在する COPを消滅させる作用がなレ、。このため、第 2熱処理の 雰囲気としては、非酸化性雰囲気を選択し、 Ar、 H、または Ar+ Hガスを採用する
2 2
のが望ましい。
[0063] 第 1熱処理および第 2熱処理を効率的に実施するには、両者のガス雰囲気を同じと し、同一の熱処理装置、または連続する熱処理炉を用いて連続して実施するのが望 ましレ、。この場合には、前記図 3に示す第 1熱処理の d工程および第 2熱処理の el 程を省略することができる。
[0064] (酸素ドナーの生成量）
本発明の製造方法では、得られたシリコンゥヱ一八にデバイス製造の工程における 熱処理がおこなわれたとき、ゥエーハ内部に発生する酸素ドナー量が 1 X 1013atom sZcm3以下であることが望ましレ、。
[0065] 例えば、 100 Ω cm以上の高抵抗ゥヱーハへの酸素ドナー形成熱処理として、 400 °Cで 1時間一 450°Cで 5時間の加熱処理が施される場合に、熱処理後の酸素ドナー の生成量が 1 X 1013atoms/cm3以下であれば、その後のゥエーハ抵抗率を高抵抗 のまま維持でき、抵抗値の大きな変動や n型反転を防ぎ、さらにエネルギー損出ゃ電 流ノイズの発生を防止できることによる。
[0066] (残存酸素濃度について）
本発明の製造方法では、得られたシリコンゥヱーハの残存酸素濃度が 6. 5 X 1017a toms/cm3 (ASTM F121-1979)以上で、力つ 13. 5 X 1017atoms/cm3 (ASTM F121-1979)以下であり、デバイス製造の工程における熱処理がおこなわれたとき、ゥ エーハ内部に発生する酸素ドナー量が 1 X 1013atoms/cm3以下であることが望ま しい。
[0067] 前記図 2は、ゥヱーハの残存酸素量とデバイス製造の工程における熱処理後の酸 素ドナーの生成量の関係を示す図である。まず、ゥエーハの残存酸素を過剰に低減 させないため、ゥエー八の残存酸素の下限濃度を検討する。この場合には、最も酸素 ドナーの生成を促す熱処理条件である、前記図 2に示す熱処理条件 Aを用いること になる。 [0068] 一方、デバイス製造の工程における熱処理条件のうち、最も酸素ドナーの生成が 少ない前記図 2に示す熱処理条件 Dを用いることによって、酸素ドナーの許容量に 対応するゥエーハの残存酸素の上限濃度を定めることができる。
[0069] ゥエーハの残存酸素の上下限濃度の検討に当たり、まず、デバイス製造での熱処 理条件 Aおよび Dを特定して、ゥヱーハの残存酸素量とデバイス製造の熱処理後の 酸素ドナーの生成量との関係を示すマスターテーブルを作成する。このマスターテー ブルの例としては、前記図 2に示す、熱処理条件 Aおよび Dをパラメータとしたゥエー ハ残存酸素量と熱処理後の酸素ドナー生成量との関係が示される。
[0070] これらのマスターテーブルに基づいて、熱処理後の酸素ドナーの許容量（上限値） である 1 X 1013atomsZcm3から、ゥエー八の残存酸素濃度 aおよび dを求めることに よって、本発明の高抵抗ゥヱ一八が具備することが望ましい下限および上限の残存 酸素濃度が定まる。
[0071] 具体的に、ゥエーハの残存酸素濃度 aおよび dを決定するために、 CZ法で育成し、 抵抗率が 2000 Q cmで、初期格子間酸素濃度 13— 15 X 1017atoms/cm3 (ASTM F121-1979)で、さらに炭素濃度 5 X 1016atomos/cm3 (ASTM F123-1981)の 8ィ ンチ、 p型ゥエーハに加工後、 650°Cで 1時間のドナーキラー熱処理を実施したサブ ゥエーハを準備した。
[0072] 準備したサブウェーハに、第 1熱処理として N (含む 3%0 )ガス雰囲気を用い、ゥ
2 2
エーハ投入温度 700°Cで昇温レートを l°C/minとし、 900°Cで 1時間の加熱処理を 施した。次いで、第 2熱処理として Arガス雰囲気を用レ、 1200°Cで 1時間の加熱処理 後に、 1000°Cに降温して 10時間の加熱処理を施した。
[0073] 得られたゥエーハに N (含む 3%0 )ガスを用いて、 450°Cで 5時間の酸素ドナー
2 2
形成熱処理を行って、前記図 2に示す、熱処理条件 Aをパラメータとしたゥヱーハ残 存酸素量と熱処理後の酸素ドナー生成量との関係を示すマスターテーブルを作成し た。同じ手順に沿って、 400°Cで 1時間の酸素ドナー形成熱処理を行って、前記図 2 に示す熱処理条件 Dのマスターテーブルを作成した。
[0074] これらのマスターテーブルに基づいて、熱処理後の酸素ドナーの許容量から、ゥヱ ーハの残存酸素の下限および上限の濃度を求めると、表 1の結果を得る。 [0075]
Figure imgf000017_0001
[0076] 表 1の結果から、本発明の方法で得られたシリコンゥエーハの残存酸素濃度は、 6.
5 X 1017atomsZcm3以上で、力つ 13. 5 X 1017atomsZcm3以下であるのが望ま しぐこれにより、デバイス製造の工程における熱処理がおこなわれたとき、ゥヱーハ 内部に発生する酸素ドナー量が 1 X 1013atoms/cm3以下を満足することができる。
[0077] (第 2熱処理における中温熱処理）
本発明の製造方法では、第 2熱処理における中温熱処理 (前記図 3の h工程）の加 熱時間を調整することにより、ゥヱーハ中の残存酸素濃度をコントロールすることがで きる。
[0078] 図 4は、本発明の第 2熱処理における中温熱処理の加熱時間がゥエーハ残存酸素 濃度に及ぼす影響を示す図である。ゥエーハ残存酸素濃度は、第 2熱処理における 中温熱処理条件に依存する。
[0079] このことを確認するため、 CZ法による 8インチ、 p型ゥエーハを準備し、試験 No. 1 一 6の供試材を作製した。供試材のサブウェーハ条件および熱処理条件は、次の通 りとした。
(1)サブウェーハの条件
a.炭素濃度 5 X 1016atomos/cm3 (ASTM F123- 1981)
b.抵抗率 600 Ω cm (試験 No. 1— 4)、
初期格子間酸素濃度 13. 5 X 1017atomsZcm3 (試験 No. 1 4) c.抵抗率 3000 Ω cm (試験 No. 5— 6)、
初期格子間酸素濃度 15 X 1017atoms/cm3 (試験 No. 5— 6)
d.ゥエーハに加工後、 650°C X lHrでドナーキラー熱処理を実施。
(2)第 1熱処理の条件
a. N (含む 3%〇）ガス雰囲気を用レ、、投入温度 700°Cで昇温レート l°CZmin
2 2
b. 900°C X lHrの等温熱処理（試験 No. 1、 3、 5)
c. 950°C X lHrの等温熱処理（試験 No. 2、 4、 6)
(3)第 2熱処理の条件
a. Arガス雰囲気を用レ、、ゥヱーハ投入温度 700°C
b. 1200°C X lHrの等温熱処理
c降温後、 1000°C X 2Hrの等温熱処理（試験 No. 1、 2)
d.降温後、 1000°C X 4Hrの等温熱処理（試験 No. 3、 4)
e.降温後、 1000°C X 6Hrの等温熱処理（試験 No. 5、 6)
[0080] 図 4に示す結果から、本発明の第 2熱処理における、降温後の 1000°Cの加熱時間 を 2時間、 4時間および 6時間と変化させることによって、ゥエーハ中の残存酸素濃度 を 6· 5 X 1017— 12. 0 X 1017atoms/cm3の範囲で制御できることが分かる。
[0081] ところが、本発明の製造方法では、前記図 4の結果にも拘わらず、初期格子間酸素
(固溶酸素）濃度が 13 X 1017atoms/cm3 (ASTM F121-1979)以上のシリコンゥヱ ーハを用いる場合には、第 2熱処理における中温熱処理（前記図 3の h工程）の加熱 時間がゥエーハ中の残存酸素濃度に及ぼす影響が少なくなる。
[0082] これは、ゥエーハの初期格子間酸素（固溶酸素)濃度が比較的に高い場合には、 第 1熱処理の昇温操作によって微小析出核の成長が充分に促進され、核成長が飽 和した状態になるためであり、その後、第 2熱処理の h工程で 2 10時間の加熱処理 を施しても、酸素析出物の成長に及ぼす影響が低下することによる。
[0083] 図 5は、初期格子間酸素濃度が高いゥエーハを用レ、る場合における、本発明の第 2 熱処理での中温熱処理の加熱時間がゥエーハ残存酸素濃度に及ぼす影響を示す 図である。初期格子間酸素濃度が高いゥエーハを用いる場合には、第 2熱処理にお ける h工程の加熱時間がゥエーハ残存酸素濃度に及ぼす影響は少なくなる。 [0084] このことを確認するため、 CZ法による 8インチ、 p型ゥエーハを用いて供試材を準備 したが、そのサブウェーハ条件および熱処理条件は、次の通りとした。
(1)サブウェーハの条件
a.炭素濃度 5 X 1016atomosZcm3 (ASTM
F123-1981)
b.抵抗率 3000 Ω cm
初期格子間酸素濃度 15 X 1017atomSZcm3
d.ゥヱーハに加工後、 650°C X lHrでドナーキラー熱処理を実施。
(2)第 1熱処理の条件
a. N (含む 3%〇）ガス雰囲気を用レ、、投入温度 700°Cで昇温レート l°CZmin
2 2
b. 900°C X lHrの等温熱処理
(3)第 2熱処理の条件
a. Arガス雰囲気を用い、ゥエーハ投入温度 700°C
b. 1200°C X lHrの等温熱処理
c降温後、 1000°C X 0Hr、 2Hr、 4Hrおよび 6Hrの等温熱処理
[0085] 図 5に示す結果から、初期格子間酸素濃度が高いゥエーハを用いる場合には、本 発明の第 2熱処理における、降温後の 1000°Cの加熱時間を 0— 6時間の範囲で変 動させても、ゥエーハ中の残存酸素濃度への影響が少なぐいずれの場合も 6· 5 X 1 017— 12. O X 1017atoms/cm3の範囲を満足することが分かる。
[0086] すなわち、初期格子間酸素濃度が 13 X 1017atoms/cmd以上と比較的高いゥェ ーハを使用する場合には、第 2熱処理の h工程での等温処理を省いたとしても、所定 のゥヱ一八中の残存酸素濃度を確保することができる。したがって、第 2熱処理の hェ 程での等温処理の省略し、第 2熱処理として、 1150°C以上で 1一 2時間の加熱処理 のみを施すことができる。これにより、高抵抗シリコンゥエーハの製造コストを大幅に削 減できるので望ましい。
[0087] さらに、初期格子間酸素濃度が高いゥエーハを用レ、る場合には、微小析出核の成 長を促進するための第 1熱処理の昇温操作を採用しない場合であっても、第 2熱処 理による昇温操作と高温熱処理によって、所定のゥヱーハ残存酸素濃度を確保でき ること力 S確認されている。以下、この熱処理を第 3熱処理として、その内容を若干説明 する。
[0088] 図 6は、第 3熱処理の加熱温度および加熱時間の条件を示す図である。例えば、第 3熱処理では、当該ゥヱーハを熱処理炉内に投入したのち (j工程）、その後の昇温操 作 (k工程）を経て、 1000°C程度の温度範囲で熱処理を施し (1工程）、さらに昇温し て高温熱処理 (m、 n工程）の後、降温し (o工程）、ゥエーハを熱処理炉から取り出す
[0089] 図 7は、初期格子間酸素濃度が高いゥエーハを用レ、る場合における、第 3熱処理で の 1000°C熱処理の加熱時間がゥエーハ残存酸素濃度に及ぼす影響を示す図であ る。 k工程における昇温レートは 1. 0°CZmin、 1. 5。C/minおよび 2. 0°CZminの 3種とした。図 7に示す結果から、 1000°C熱処理の加熱時間が OHrの場合でも、残 存酸素濃度は 8. 8 X 1017atoms/cm3の程度となる。したがって、第 3熱処理を採 用する場合でも、 k工程 (昇温操作）と 1工程（1000 °C熱処理）の組み合わせにより、 残存酸素濃度を 6. 35 X 1017— 13. l X 1017atoms/cm3の範囲で調整できること が分かる。
[0090] (ェピタキシャルゥヱーノヽ、 SOIゥヱーハの製造方法）
本発明では、得られた高抵抗シリコンゥヱーハの表面にェピタキシャル層を形成す ることにより、ェピタキシャルゥエーハを製造することができる。このように、本発明の製 造方法で製造された高抵抗シリコンゥエーハにェピタキシャル層を形成してェピタキ シャルゥヱーハを製造すれば、優れた特性を具備することから、例えば、移動体通信 用の SOIゥエーハの代替として最適なゥエーハを提供することができる。
[0091] ェピタキシャルゥヱ一八の製造条件については、本発明の製造方法で得られた高 抵抗シリコンゥエーハを用いる以外に特に限定するものではなぐ通常の条件を採用 すればよレ、。ェピタキシャルゥエーハの製造においては、使用するェピタキシャル成 長装置は、バレル型、パンケーキ型、枚様式など周知のェピタキシャル成長装置を 採用することができ、周知のェピタキシャル法を採用することができる。
[0092] 本発明では、得られた高抵抗シリコンゥヱーハを支持基板として SIMOX型 S〇Iゥ エーハを製造することができる。本発明の製造方法で製造された高抵抗シリコンゥェ ーハを支持基板として SIMOX型 SOIゥエーハを製造することにより、例えば、移動 体通信用の SOIゥエーハとして最適なものとなる。
[0093] SIMOX法による SOIゥヱーハの製造条件については、本発明の高抵抗シリコンゥ エーハを用いる以外には特に限定せず、慣用される条件を用いればよい。すなわち 、 SIMOXゥヱ一八の製造においては、酸素注入条件として加速電圧 180keV— 20 OkeVが通常用いられる力 この範囲よりも高電圧でも低電圧でも適用できる。
[0094] 酸素イオンのドーズ量としては 4 X 1017cnT2前後、または 1. 0 X 1018cnT2以上のド 一ズ量を用いるのが望ましいが、この範囲以外のドーズ量でも採用できる。ァニール 条件としては、良質な埋め込み酸化膜を得るために、 1300°C以上の温度を用いる のが望ましいが、これよりも低い温度でもよレ、。また、ァニールに用いる雰囲気は、酸 化性でも非酸化性でも使用することができる。
[0095] 本発明では、得られた高抵抗シリコンゥエーハを支持基板側ゥエーハとして貼り合 わせ型 SOIゥヱーハを製造することができる。本発明の製造方法で製造された高抵 抗シリコンゥエーハを支持基板側ゥエーハとして貼り合わせ型 SOIゥエーハを製造す ることにより、例えば、移動体通信用の SOIゥエーハとして最適なものとなる。
[0096] 貝占り合わせ型 SOIゥヱーハの製造条件については、本発明の高抵抗シリコンゥヱー ハを支持基板側ゥエーハとして用いる以外には、特に限定する必要はない。具体的 には、活性層側となる他のシリコンゥエーハを用意し、酸化雰囲気中で、活性層側ゥ エーハまたは/および支持基板ゥヱーハを 1000°C以上の温度で熱処理してゥエー ハ表面に熱酸化膜を形成する。
[0097] 次に、活性層側ゥエーハと支持基板側ゥエーハとを密着させた後、熱処理を施して 活性層側ゥエーハと支持基板側ゥエーハを強固に結合させ、貼り合わせゥエーハとす る。これらのゥヱ一八を結合させる熱処理条件としては、酸素または水蒸気を含む雰 囲気中で、 400 1200°Cで加熱処理を行えばよレ、。
[0098] さらに望ましくは、 900°Cの温度で熱処理することで、二枚のゥヱーハを強固に結合 させること力できる。なお、厚膜の SOIゥヱ一八を製造する場合には、活性層側ゥヱー ハにも、本発明方法で得られた高抵抗ゥエーハを使用するのが望ましい。
実施例 [0099] (実施例 1)
本発明の効果を確認するため、 CZ法で育成し、抵抗率が 2000 Ω cmで、初期格 子間酸素濃度が 10— 15 X 1017atoms/cm3 (ASTM F121-1979)で、さらに炭素濃 度が 5 X 1016atomos/cm3 (ASTM F123-1981)の 8インチ、 p型ゥエーハに加工後 、 650°Cで 1時間のドナーキラー熱処理を実施したサブウェーハを準備した。
[0100] 準備したサブウェーハに、第 1熱処理として N (含む 3%0 )ガス雰囲気を用い、ゥ
2 2
ヱーハ投入温度 700°Cで昇温レートを l°C/minとし、 900°Cで 1時間の加熱処理を 施した。次いで、第 2熱処理として Arガス雰囲気を用レ、 1200°Cで 1時間の加熱処理 後に、 1000°Cに降温して 10時間の加熱処理を施した。
[0101] 上記熱処理後に得られたゥエーハを用いて、横型枚様式のェピタキシャル成長炉 で約 1180°Cの水素ベータ処理後、原料ソースガスとしてトリクロロシランを用レ、、約 1 130°Cの温度でェピタキシャル層厚 5 μ mのシリコンェピタキシャル成長処理を行つ
[0102] 得られたェピタキシャルゥエーハに、デバイス製造の熱処理条件として、 N (含む 3
2
%0 )雰囲気中で 400°C X I時間の熱処理を行った後、ゥエーハ内部に発生する酸
2
素ドナー発生量を調査した。その結果、いずれのゥヱーハも、全て酸素ドナー量が 1 X 1013atoms/cm3以下であり、抵抗率に変動のないェピタキシャルゥエーハが得ら れたことを確認した。
[0103] (実施例 2)
初期格子間酸素濃度が比較的高いゥエーハの効果を確認するため、実施例 1と同 様に、抵抗率が 2000 Ω cmで、初期格子間酸素濃度が 13— 15 X 1017atoms/cm 3 (ASTM F121- 1979)で、さらに炭素濃度が 5 X 1016atomos/cm3 (ASTM
F123-1981)で、 650°Cで 1時間のドナーキラー熱処理を実施したサブウェーハを準 備した。
[0104] 実施例 1と同条件の第 1熱処理を施し、次いで、第 2熱処理として Arガス雰囲気を 用レ、 1200°Cで 1時間の加熱処理を施した後、中温熱処理を施すことなく直ちに 600 °Cで取り出した。得られたゥヱーハを用いて、横型枚様式のェピタキシャル成長炉で 、実施例 1と同条件のシリコンェピタキシャル成長処理を行った。 [0105] 得られたェピタキシャルゥエーハに、実施例 1と同条件で酸素ドナー発生量を調査 した結果、いずれのゥエーハも、全て酸素ドナー量が 1 X 1013atoms/cm3以下であ り、抵抗率に変動のないェピタキシャルゥエーハが得られたことを確認した。
[0106] (実施例 3)
実施例 1と同様に、抵抗率が 2000 Ω cmで、初期格子間酸素濃度が 10 15 X 10 17atoms/cm3 (ASTM F121- 1979)で、さらに炭素濃度が 5 X 1016atomos/cm3 ( ASTM F123-1981)の 8インチ、 p型サブウェーハを準備し、さらに、同じ条件の第 1熱 処理および第 2熱処理を施して、シリコンゥヱ一八を製造した。
[0107] 製造されたシリコンゥヱーハを用レ、、酸素イオンをゥヱーハ表面側から lOOkeVの加 速電圧で打ち込んだ。そして、このゥエーハを 700°Cに保持した熱処理炉に投入した 後、 1320°Cまで昇温し、 10時間保持した。その後、ゥヱーハを 700°Cまで冷却し、 熱処理炉から取り出して SIMOXゥヱーハを製造した。
[0108] 得られた SIMOX型 SOIゥエーハに、デバイス製造の熱処理条件として、 N (含む 3
2
%0 )雰囲気中で 400°C X I時間の熱処理を行った後、活性層および支持基板内
2
部に発生する酸素ドナー発生量を調査した。その結果、全て酸素ドナー量が 1 X 101 3atoms/cm3以下であり、抵抗率に変動のない SIMOX型 SOIゥエーハが得られた ことを確認した。
[0109] (実施例 4)
実施例 1と同様に、抵抗率が 2000 Ω cmで、初期格子間酸素濃度が 10— 15 X 10 17atoms/cm3 (ASTM F121-1979)で、さらに炭素濃度が 5 X 1016atomos/cm3 ( ASTM F123-1981)の 8インチ、 p型サブウェーハを準備し、さらに、同じ条件の第 1熱 処理および第 2熱処理を施して、シリコンゥヱ一八を製造した。
[0110] 製造されたシリコンゥヱーハを用レ、、酸化雰囲気中で 1000°Cの熱処理を行い、ゥ エーハ表面に熱酸化膜を形成した。次に、このゥエーハが支持基板となるように、活 性層となる他のゥヱ一八を密着させ、 1150°Cの温度で接合し貼り合わせた。その後 、活性層側ゥヱーハを厚さ 0. 5 z mまで研磨'エッチング処理することで貼り合わせ 型 SOIゥヱーハを製造した。
[0111] 得られた貼り合わせ型 SOIゥヱ一八に、デバイス製造の熱処理条件として、 N (含
2 む 3%0 )雰囲気中で 400°C X I時間の熱処理を行った後、支持基板内部に発生す
2
る酸素ドナー発生量を調査した。結果は、全て酸素ドナー量が 1 X 1013atoms/cm 3以下であり、抵抗率に変動のない貼り合わせ型 SOIゥエーハであることを確認した。 産業上の利用の可能性
本発明の高抵抗シリコンゥヱーハの製造方法によれば、 CZ法により得られた、高抵 抗で炭素を含有するシリコンゥヱーハを用いて、昇温操作 (ランビング）による第 1熱 処理と、高温熱処理および中温熱処理とからなる第 2熱処理とを組み合わせることに より、効率的に酸素ドナーの生成を抑制でき、デバイス製造の工程における熱処理 後においても、高抵抗が維持でき、抵抗率の変動を抑制した高抵抗シリコンゥエーハ を得ることができる。さらに、この高抵抗シリコンゥエーハを用いれば、優れたェピタキ シャルゥエーハおよび SOIゥエーハを製造できるので、高周波通信デバイスまたはァ ナログ、デジタル混載デバイス等、広い分野で適用することができる。

Claims

請求の範囲
[1] チヨクラルスキー法により抵抗率が 100 Ω cm以上で、初期格子間酸素濃度が 8 X
0 atoms/cm (ASTM F121-1979)以上であり、さらに炭素濃度が 5 X 10 — 5 X I
017atoms/cm3 (ASTM F123- 1981)であるシリコンゥ ハを用いて、
第 1熱処理として、少なくとも 700— 850°Cの温度領域における昇温レートを 0. 5—
10 C/minとし、 850 1000°Cで 0. 5— 5時間のカロ熱処理を施し、
さらに第 2熱処理として、 1150°C以上で 1一 2時間の加熱処理に引き続き、降温し て 1000— 1150°Cで 2— 10時間の加熱処理を施すことを特徴とする高抵抗シリコン ゥエーハの製造方法。
[2] 前記初期格子間酸素濃度が 13 X 1017atoms/cm3 (ASTM F121-1979)以上であ るシリコンゥ ハを用いる場合に、前記第 2熱処理として、 1150°C以上で 1 2時 間の加熱処理のみを施すことを特徴とする請求項 1に記載の高抵抗シリコンゥ ハ の製造方法。
[3] 前記第 1熱処理および第 2熱処理が非酸化性雰囲気中で、連続して行われること を特徴とする請求項 1または請求項 2に記載の高抵抗シリコンゥ ハの製造方法。
[4] 得られたシリコンゥヱ一八にデバイス製造の工程における熱処理がおこなわれたと き、ゥエーハ内部に発生する酸素ドナー量が 1 X 1013atoms/cm3以下であることを 特徴とする請求項 1 請求項 3のいずれかに記載の高抵抗シリコンゥ ハの製造 方法。
[5] 得られたシリコンゥヱ一八の残存酸素濃度が 6. 5 X 1017atoms/cm3 (ASTM
F121- 1979)以上で、かつ 13. 5 X 1017atoms/cm3 (ASTM F121- 1979)以下であり 、デバイス製造の工程における熱処理がおこなわれたとき、ゥヱ 内部に発生する 酸素ドナー量が 1 X 1013atoms/cm3以下であることを特徴とする請求項 1一請求項 3のいずれかに記載の高抵抗シリコンゥヱーハの製造方法。
[6] 前記請求項 1一請求項 5のいずれかに記載の製造方法により得られた高抵抗シリ コンゥ ハの表面にェピタキシャル層を形成することを特徴とするェピタキシャルゥ エーハの製造方法。
[7] 前記請求項 1一請求項 5のいずれかに記載の製造方法により得られた高抵抗シリ コンゥエーハを支持基板として SIMOX型 SOIゥエーハを製造することを特徴とする S OIゥヱーハの製造方法。
[8] 前記請求項 1一請求項 5のいずれかに記載の製造方法により得られた高抵抗シリ コンゥヱーハを支持基板側ゥヱ一八として貼り合わせ型 S〇Iゥヱーハを製造すること を特徴とする S〇Iゥヱ一八の製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207875A (ja) * 2006-01-31 2007-08-16 Sumco Corp シリコンウェーハおよびその製造方法
JP2007207876A (ja) * 2006-01-31 2007-08-16 Sumco Corp 高周波ダイオードおよびその製造方法
WO2008029918A1 (fr) * 2006-09-07 2008-03-13 Sumco Corporation Substrat à semi-conducteurs pour dispositif de formation d'image à semi-conducteurs, dispositif de formation d'image à semi-conducteurs et procédé pour les fabriquer
JP2009158891A (ja) * 2007-12-28 2009-07-16 Siltronic Ag アニールシリコンウエハの製造方法
JP2009164155A (ja) * 2007-12-28 2009-07-23 Siltronic Ag シリコンウエハの製造方法
JP2010114211A (ja) * 2008-11-05 2010-05-20 Shin Etsu Handotai Co Ltd エピタキシャルシリコンウェーハの製造方法
JP2012076982A (ja) * 2010-10-06 2012-04-19 Sumco Corp シリコンウェーハの製造方法
JP2013509697A (ja) * 2009-10-30 2013-03-14 ソイテック 半導体・オン・絶縁体型構造における応力の分布を制御するための方法およびこの方法に関連した構造
JP2015103703A (ja) * 2013-11-26 2015-06-04 株式会社Sumco エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法
US9111883B2 (en) 2011-12-06 2015-08-18 Shin-Etsu Handotai Co., Ltd. Method for evaluating silicon single crystal and method for manufacturing silicon single crystal
JP2018190903A (ja) * 2017-05-10 2018-11-29 グローバルウェーハズ・ジャパン株式会社 半導体ウェハの製造方法及び半導体ウェハ
WO2022038826A1 (ja) 2020-08-18 2022-02-24 信越半導体株式会社 窒化物半導体ウェーハの製造方法及び窒化物半導体ウェーハ

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685161B1 (ko) * 2002-07-17 2007-02-22 가부시키가이샤 섬코 고저항 실리콘 웨이퍼 및 이의 제조방법
WO2006082469A1 (en) * 2005-02-03 2006-08-10 S.O.I.Tec Silicon On Insulator Technologies Method for applying a high temperature treatment to a semimiconductor wafer
JP2006261632A (ja) * 2005-02-18 2006-09-28 Sumco Corp シリコンウェーハの熱処理方法
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Ｓｕｍｃｏ 貼合せｓｏｉウェーハの製造方法
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8378384B2 (en) * 2007-09-28 2013-02-19 Infineon Technologies Ag Wafer and method for producing a wafer
US20090242939A1 (en) * 2008-03-25 2009-10-01 Sumco Corporation Wafer for backside illumination type solid imaging device, production method thereof and backside illumination solid imaging device
JP2009283533A (ja) * 2008-05-20 2009-12-03 Sumco Corp 裏面照射型固体撮像素子用ウェーハ、その製造方法及び裏面照射型固体撮像素子
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
JP5997552B2 (ja) * 2011-09-27 2016-09-28 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
KR102091500B1 (ko) * 2013-06-21 2020-03-20 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
FR3051968B1 (fr) * 2016-05-25 2018-06-01 Soitec Procede de fabrication d'un substrat semi-conducteur a haute resistivite
CN116314384A (zh) 2016-06-08 2023-06-23 环球晶圆股份有限公司 具有经改进的机械强度的高电阻率单晶硅锭及晶片
JP6737066B2 (ja) 2016-08-22 2020-08-05 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、及び固体撮像素子の製造方法
FR3058561B1 (fr) * 2016-11-04 2018-11-02 Soitec Procede de fabrication d'un element semi-conducteur comprenant un substrat hautement resistif
CN115369486B (zh) * 2022-10-26 2023-04-11 新美光(苏州)半导体科技有限公司 一种解决异常硅棒电阻虚高与导电类型反转的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000055397A1 (fr) * 1999-03-16 2000-09-21 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue
JP2000344598A (ja) * 1999-03-26 2000-12-12 Nippon Steel Corp シリコン半導体基板及びその製造方法
WO2001079593A1 (fr) * 2000-04-14 2001-10-25 Shin-Etsu Handotai Co.,Ltd. Plaquette de silicium, plaquette de silicium epitaxiale, plaquette de recuit et procede de production de ces plaquettes
JP2003286094A (ja) * 2002-03-27 2003-10-07 Sumitomo Mitsubishi Silicon Corp 半導体シリコン基板の製造方法
WO2003092065A1 (fr) * 2002-04-26 2003-11-06 Sumitomo Mitsubishi Silicon Corporation Tranche de silicium a haute resistance et son procede de production
WO2004008521A1 (ja) * 2002-07-17 2004-01-22 Sumitomo Mitsubishi Silicon Corporation 高抵抗シリコンウエーハ及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5445975A (en) 1994-03-07 1995-08-29 Advanced Micro Devices, Inc. Semiconductor wafer with enhanced pre-process denudation and process-induced gettering
DE69738020T2 (de) * 1996-06-28 2008-07-31 Sumco Corp. Verfahren und anordnung zur thermischen behandlung eines einkristallinischen plättchens, einkristallinisches plättchen und verfahren zur herstellung eines einkristallinischen plättchens
JPH10150048A (ja) * 1996-11-15 1998-06-02 Sumitomo Sitix Corp 半導体基板
JP2000100631A (ja) 1998-09-22 2000-04-07 Hitachi Media Electoronics Co Ltd トランス
JP4605876B2 (ja) 2000-09-20 2011-01-05 信越半導体株式会社 シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法
JP4106862B2 (ja) * 2000-10-25 2008-06-25 信越半導体株式会社 シリコンウェーハの製造方法
JP2002184779A (ja) * 2000-12-13 2002-06-28 Shin Etsu Handotai Co Ltd アニールウェーハの製造方法及びアニールウェーハ
JP3994665B2 (ja) * 2000-12-28 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびシリコン単結晶の製造方法
WO2002084728A1 (en) * 2001-04-11 2002-10-24 Memc Electronic Materials, Inc. Control of thermal donor formation in high resistivity cz silicon
CN100446196C (zh) * 2001-06-22 2008-12-24 Memc电子材料有限公司 通过离子注入产生具有本征吸除的绝缘体衬底硅结构的方法
KR100920862B1 (ko) 2001-12-21 2009-10-09 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 질소/탄소 안정화된 산소 침전물 핵형성 중심을 가진 이상적인 산소 침전 실리콘 웨이퍼의 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000055397A1 (fr) * 1999-03-16 2000-09-21 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue
JP2000344598A (ja) * 1999-03-26 2000-12-12 Nippon Steel Corp シリコン半導体基板及びその製造方法
WO2001079593A1 (fr) * 2000-04-14 2001-10-25 Shin-Etsu Handotai Co.,Ltd. Plaquette de silicium, plaquette de silicium epitaxiale, plaquette de recuit et procede de production de ces plaquettes
JP2003286094A (ja) * 2002-03-27 2003-10-07 Sumitomo Mitsubishi Silicon Corp 半導体シリコン基板の製造方法
WO2003092065A1 (fr) * 2002-04-26 2003-11-06 Sumitomo Mitsubishi Silicon Corporation Tranche de silicium a haute resistance et son procede de production
WO2004008521A1 (ja) * 2002-07-17 2004-01-22 Sumitomo Mitsubishi Silicon Corporation 高抵抗シリコンウエーハ及びその製造方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207875A (ja) * 2006-01-31 2007-08-16 Sumco Corp シリコンウェーハおよびその製造方法
JP2007207876A (ja) * 2006-01-31 2007-08-16 Sumco Corp 高周波ダイオードおよびその製造方法
JP4650584B2 (ja) * 2006-09-07 2011-03-16 株式会社Ｓｕｍｃｏ 固体撮像素子およびその製造方法
US8492193B2 (en) 2006-09-07 2013-07-23 Sumco Corporation Semiconductor substrate for solid-state imaging sensing device as well as solid-state image sensing device and method for producing the same
JPWO2008029918A1 (ja) * 2006-09-07 2010-01-21 株式会社Sumco 固体撮像素子用半導体基板および固体撮像素子ならびにそれらの製造方法
JP2010109382A (ja) * 2006-09-07 2010-05-13 Sumco Corp 固体撮像素子およびその製造方法
KR101001124B1 (ko) * 2006-09-07 2010-12-14 가부시키가이샤 사무코 고체 촬상 디바이스용 반도체 기판 및 고체 촬상 디바이스 그리고 그것들의 제조 방법
JP4650493B2 (ja) * 2006-09-07 2011-03-16 株式会社Ｓｕｍｃｏ 固体撮像素子用半導体基板およびその製造方法
WO2008029918A1 (fr) * 2006-09-07 2008-03-13 Sumco Corporation Substrat à semi-conducteurs pour dispositif de formation d'image à semi-conducteurs, dispositif de formation d'image à semi-conducteurs et procédé pour les fabriquer
US8063466B2 (en) 2006-09-07 2011-11-22 Sumco Corporation Semiconductor substrate for solid-state image sensing device as well as solid-state image sensing device and method for producing the same
JP2009164155A (ja) * 2007-12-28 2009-07-23 Siltronic Ag シリコンウエハの製造方法
JP2009158891A (ja) * 2007-12-28 2009-07-16 Siltronic Ag アニールシリコンウエハの製造方法
JP2010114211A (ja) * 2008-11-05 2010-05-20 Shin Etsu Handotai Co Ltd エピタキシャルシリコンウェーハの製造方法
JP2013509697A (ja) * 2009-10-30 2013-03-14 ソイテック 半導体・オン・絶縁体型構造における応力の分布を制御するための方法およびこの方法に関連した構造
JP2012076982A (ja) * 2010-10-06 2012-04-19 Sumco Corp シリコンウェーハの製造方法
US9111883B2 (en) 2011-12-06 2015-08-18 Shin-Etsu Handotai Co., Ltd. Method for evaluating silicon single crystal and method for manufacturing silicon single crystal
JP2015103703A (ja) * 2013-11-26 2015-06-04 株式会社Sumco エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法
WO2015079777A1 (ja) * 2013-11-26 2015-06-04 株式会社Sumco エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法
JP2018190903A (ja) * 2017-05-10 2018-11-29 グローバルウェーハズ・ジャパン株式会社 半導体ウェハの製造方法及び半導体ウェハ
WO2022038826A1 (ja) 2020-08-18 2022-02-24 信越半導体株式会社 窒化物半導体ウェーハの製造方法及び窒化物半導体ウェーハ

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