JPWO2008029918A1 - 固体撮像素子用半導体基板および固体撮像素子ならびにそれらの製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 100
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 89
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 88
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 71
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 70
- 239000010703 silicon Substances 0.000 claims abstract description 66
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 63
- 239000001301 oxygen Substances 0.000 claims abstract description 63
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 58
- 238000005247 gettering Methods 0.000 claims abstract description 45
- 238000003384 imaging method Methods 0.000 claims abstract description 44
- 239000006104 solid solution Substances 0.000 claims abstract description 38
- 239000002244 precipitate Substances 0.000 claims description 45
- 239000013078 crystal Substances 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 238000001556 precipitation Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 13
- 239000002245 particle Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 29
- 238000011109 contamination Methods 0.000 description 16
- 230000000694 effects Effects 0.000 description 16
- 229910001385 heavy metal Inorganic materials 0.000 description 14
- 239000012535 impurity Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000003917 TEM image Methods 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002923 metal particle Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 238000004566 IR spectroscopy Methods 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
- C30B15/02—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt
- C30B15/04—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt adding doping materials, e.g. for n-p-junction
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- C—CHEMISTRY; METALLURGY
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- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
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- C—CHEMISTRY; METALLURGY
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- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
- C30B33/02—Heat treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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Abstract
炭素イオン注入によるゲッタリング法と比較して、製造コストが低く、しかもデバイス工程におけるパーティクルの発生などの問題点を解消した、固体撮像素子用の半導体基板を提供する。シリコン基板中に、濃度が１×1016〜１×1017atoms／cm3の固溶炭素および濃度が1.4×1018〜1.6×1018atoms／cm3の固溶酸素を含有させる。
Description
本発明は、固体撮像素子用半導体基板および固体撮像素子ならびにそれらの製造方法に関するものである。
固体撮像素子は、シリコン単結晶からなる半導体基板上に回路を形成することにより製造される。その際、半導体基板に重金属が不純物混入した場合、固体撮像素子の電気特性が著しく劣化することになる。
ここで、半導体基板に重金属が不純物として混入する要因としては、第一に、半導体基板の製造工程における金属汚染、第二に、固体撮像素子の製造工程における重金属汚染が挙げられる。
ここで、半導体基板に重金属が不純物として混入する要因としては、第一に、半導体基板の製造工程における金属汚染、第二に、固体撮像素子の製造工程における重金属汚染が挙げられる。
前者は、シリコン単結晶基板にエピタキシャル層を成長させる際に、エピタキシャル成長炉の構成材からの重金属パーティクルあるいは、塩素系ガスを用いるために、その配管材料が金属腐食して発生する重金属パーティクル、の汚染が考えられる。近年、これらエピタキシャル成長工程における金属汚染は、エピタキシャル成長炉の構成材を耐腐食性のある材料に交換するなどの努力により改善されてきているが、エピタキシャル成長工程における金属汚染を完全に回避することは困難である。
そのため、従来は、半導体基板の内部にゲッタリング層を形成するか、あるいは高濃度ボロン基板などの重金属のゲッタリング能力が高い基板を用いて、エピタキシャル工程での金属汚染を回避していた。
一方、後者の固体撮像素子の製造工程では、デバイス製造工程のうち、イオン注入、拡散および酸化熱処理の各工程において、半導体基板への重金属汚染が懸念される。
ここで、従来、デバイス活性層近傍における重金属汚染を回避するためには、半導体基板に酸素析出物を形成するイントリンシックゲッタリング法又は、半導体基板の裏面にバックサイドダメージなどのゲッタリングサイトを形成するエキシントリックゲッタリング法を、利用するのが通例である。
しかしながら、上記した従前のゲッタリング法、すなわちイントリンシックゲッタリング法の場合は、半導体基板に予め酸素析出物を形成するための、多段階の熱処理工程が必要であることから、製造コストの増加が懸念される。さらに、高温かつ長時間の熱処理が必要であることから、新たに半導体基板への金属汚染も懸念される。
一方、エキシントリックゲッタリング法の場合は、裏面にバックサイドダメージなどを形成することからデバイス工程中に裏面からパーティクルが発生し、デバイスの不良要因を形成するなどの短所がある。
以上の問題点を踏まえ、特許文献１には、固体撮像素子の電気特性に影響を与える、暗電流により発生する白傷欠陥の低減を目指して、シリコン基板の一表面に例えば炭素を所定のドーズ量でイオン注入し、その表面にシリコンのエピタキシャル層を形成する技術が提案されている。この方法によれば、それまでのゲッタリング法を用いたエピタキシャル基板に比較して、固体撮像装置の白傷欠陥が大幅に低減される。
ところが、特許文献２の段落［0018］に、特許文献１に記載された炭素イオン注入にて形成されたゲッタリングシンクは、エピタキシャル層が形成された後の、例えばデバイス工程での処理温度が余り高くなると、このゲッタリングシンクによるゲッタリング効果が却って低下すること、が指摘されているように、ここに炭素イオン注入にて形成されたゲッタリングシンクには、ゲッタリング効果の限界があった。このことから、特許文献２に記載の技術では、炭素導入による埋込ゲッターシンク層の効果を十分に引き出すために、その後の処理温度に上限を設ける工夫がなされている。
特開平６−３３８５０７号公報
特開２００２−３５３４３４号公報
かように、炭素イオン注入によるゲッタリングシンクには、ゲッタリング効果の限界があることから、例えば、上記のようにエピタキシャル層形成後のデバイス処理温度に上限を設ける工夫がなされているが、一方で、この工夫はデバイス作製工程での制約になる。
また、炭素イオン注入によるゲッタリングシンクによるゲッタリング効果が、エピタキシャル層形成後に低下する傾向にあることは、上述したデバイス工程におけるパーティクルの発生を回避することが難しいことでもあり、デバイス工程におけるゲッタリング効果の充実も重要な課題となる。
そこで、本発明は、従来のゲッタリング法、特に炭素イオン注入によるゲッタリング法と比較して、製造コストが低く、しかもデバイス工程におけるパーティクルの発生などの問題点を解消した、固体撮像素子用の半導体基板を、その有利な製造方法に併せて提供することを目的とする。
さらに、本発明は、上記の半導体基板上に回路を形成することによって、優れた電気特性を与えた高性能の固体撮像素子を、その有利な製造方法に併せて提供することを目的とする。
さらに、本発明は、上記の半導体基板上に回路を形成することによって、優れた電気特性を与えた高性能の固体撮像素子を、その有利な製造方法に併せて提供することを目的とする。
発明者らは、半導体基板への重金属汚染を、製造コストの上昇なしに回避する手段について、鋭意検討を行った。まず、炭素イオン注入によるゲッタリング法について検討したところ、炭素イオン注入によるゲッタリング作用は、主に高エネルギーを介したイオン注入によるシリコン格子の乱れ（歪み）を起点として析出する酸化物に負うものであり、かような格子の乱れはイオン注入した狭い領域に集中している上、例えばデバイス工程の高温熱処理において酸化物回りの歪みが開放され易いことから、特にデバイス熱処理工程におけるゲッタリング効果に乏しいことが判明した。
そこで、シリコン基板中においてゲッタリングシンクの形成に携わる炭素の作用を詳細に検討した結果、イオン注入によって炭素を強制的に導入するのでなく、シリコン格子中に炭素をシリコンと置換する形で固溶させることによって、この置換位置炭素を起点に、例えばデバイス工程において、転位を伴う炭素・酸素系析出物（炭素・酸素複合体）が高密度で発現し、この炭素・酸素系析出物が高いゲッタリング効果をもたらすことを知見した。さらに、かような置換炭素は、シリコン単結晶中に固溶状態で含有させることで初めて導入されることを見出し、本発明を完成するに到った。
すなわち、本発明の要旨は、次のとおりである。
（１）シリコン基板中に、濃度が１×1016〜１×1017atoms／cm3の固溶炭素および濃度が1.4×1018〜1.6×1018 atoms／cm3 の固溶酸素を有することを特徴とする固体撮像素子用半導体基板。
（１）シリコン基板中に、濃度が１×1016〜１×1017atoms／cm3の固溶炭素および濃度が1.4×1018〜1.6×1018 atoms／cm3 の固溶酸素を有することを特徴とする固体撮像素子用半導体基板。
（２）前記シリコン基板上に、シリコンのエピタキシャル層を有する前記（１）に記載の固体撮像素子用半導体基板。
（３）前記エピタキシャル層の上に、酸化膜を有する前記（２）に記載の固体撮像素子用半導体基板。
（４）前記酸化膜の上に、窒化膜を有する前記（３）に記載の固体撮像素子用半導体基板。
（５）単結晶シリコン基板を製造するに際し、シリコン結晶中に、予め炭素を固溶濃度で１×1016〜１×1017atoms／cm3及び酸素を固溶濃度で1.4×1018〜1.6×1018 atoms／cm3含有させることを特徴とする固体撮像素子用半導体基板の製造方法。
（６）前記単結晶シリコン基板は、ＣＺ（チョクラルスキー）法またはＭＣＺ（磁場印加）法を用いて製造する前記（５）に記載の固体撮像素子用半導体基板の製造方法。
（７）シリコン基板上に埋め込み型フォトダイオードを形成した固体撮像素子であって、前記シリコン基板中に、サイズが10nm以上の炭素・酸素系析出物が１×10６〜１×10８個／cm２の密度で存在することを特徴とする固体撮像素子。
なお、この場合のサイズとは、シリコン基板の厚み方向断面のTEM観察像における析出物の対角線長を意味し、該観察視野内の析出物の平均値で示すこととする。
なお、この場合のサイズとは、シリコン基板の厚み方向断面のTEM観察像における析出物の対角線長を意味し、該観察視野内の析出物の平均値で示すこととする。
（７）シリコン単結晶中に、固溶炭素を１×1016〜１×1017atoms／cm3及び固溶酸素を1.4×1018〜1.6×1018 atoms／cm3で含有するシリコン基板の上に、デバイス形成に必要な層を形成したのち、熱処理を行って酸素析出反応を促進させることにより、前記シリコン基板中に炭素・酸素系析出物によるゲッタリングシンクを形成することを特徴とする固体撮像素子の製造方法。
（８）前記熱処理が、デバイスの製造プロセスにおける熱処理である前記（７）に記載の固体撮像素子の製造方法。
（９）前記熱処理工程にて、径が10nm以上の炭素・酸素系析出物を１×10６〜１×10８個／cm２の密度で析出させる前記（７）または（８）に記載の固体撮像素子の製造方法。
本発明の固体撮像素子用半導体基板は、CZ結晶、ＭＣＺ結晶中に固溶炭素を含有させることによって、この半導体基板上にデバイスを載せる製造工程の熱処理工程を利用して、ゲッタリング能力の高い炭素・酸素系析出物を形成することができる。
従って、埋め込みフォトダイオードの直下からシリコン基板の全厚にわたって拡がるゲッタリングシンクを形成できるから、特にデバイス工程における重金属拡散が抑制されてデバイスでの欠陥が回避される結果、電気特性の良好な高品質の固体撮像素子を低コストで提供することが可能になる。
１ シリコン基板
２ エピタキシャル層
３ 半導体基板
４ 酸化膜
５ 窒化膜
６ 固体撮像素子
２ エピタキシャル層
３ 半導体基板
４ 酸化膜
５ 窒化膜
６ 固体撮像素子
以下、本発明の半導体基板について、図面を参照して詳しく説明する。
図１は、本発明の固体撮像素子用半導体基板の製造方法を説明する図であり、図示例では、まず、例えば石英坩堝内にシリコン結晶の原料であるポリシリコンを積層配置し、さらにこのポリシリコン表面上にグラファイト粉を適量塗布し、例えばチョクラルスキー法（CZ法）に従って、炭素を添加したCZ結晶を作製する。
なお、CZ結晶とは、磁場印加CZ結晶も含めたチョクラルスキー法で製造された結晶の呼称である。
図１は、本発明の固体撮像素子用半導体基板の製造方法を説明する図であり、図示例では、まず、例えば石英坩堝内にシリコン結晶の原料であるポリシリコンを積層配置し、さらにこのポリシリコン表面上にグラファイト粉を適量塗布し、例えばチョクラルスキー法（CZ法）に従って、炭素を添加したCZ結晶を作製する。
なお、CZ結晶とは、磁場印加CZ結晶も含めたチョクラルスキー法で製造された結晶の呼称である。
ここで、原料段階で炭素を添加し、炭素添加原料からシリコン単結晶を作製することによって、固溶状態で炭素を含むシリコン基板１が得られる（図１（ａ）参照）。かようにして得られたシリコン基板１は、濃度が１×1016〜１×1017atoms／cm3の固溶炭素および濃度が1.4×1018〜1.6×1018 atoms／cm3 の固溶酸素を含有することが肝要である。
まず、炭素を固溶形態で含有させるのは、上述したように、シリコン格子中に炭素をシリコンと置換する形で導入するためである。すなわち、炭素の原子半径はシリコン原子と比較して短いため置換位置に炭素が配位した場合、結晶の応力場は圧縮応力場となり格子間の酸素および不純物が圧縮応力場に捕獲されやすくなる。この置換位置炭素を起点に、例えばデバイス工程において、転位を伴う酸素との析出物が高密度で発現しやすくなり、シリコン基板１に高いゲッタリング効果を付与することができる。
このような固溶炭素の添加濃度は、１×1016〜１×1017atoms／cm3の範囲に規制する必要がある。なぜなら、固溶炭素濃度が１×1016atoms／cm3未満では、炭素・酸素系析出物の形成促進が活発にならないため、上記した高密度な炭素・酸素系析出物の形成を実現できない。
ここで、シリコン基板における固溶炭素濃度を変化させて炭素・酸素系析出物の個数を測定した結果について、図２に示す。なお、固溶炭素濃度の測定は、フリーエ変換赤外吸収分光法(FT-IR)にて行った。また、炭素・酸素系析出物個数の測定は、シリコン基板の厚み方向断面のTEM像を観察して行った。図２に示すように、固溶炭素濃度が１×1016atoms／cm3未満になると、炭素・酸素系析出物の生成が極端に減少する。
一方、１×1017atoms／cm3を超えると、炭素・酸素系析出物の形成が促進され高密度な炭素・酸素系析出物を得られるが、析出物のサイズが抑制される結果、析出物周りの歪みが弱くなる傾向が強くなる。従って、歪みの効果が弱いことから不純物を捕獲するための効果が減少する。
ここで、シリコン基板における固溶炭素濃度を変化させて炭素・酸素系析出物のサイズを測定した結果について、図３に示す。なお、炭素・酸素系析出物のサイズの測定は、シリコン基板の厚み方向断面のTEM像を観察して析出物の対角線を測定し、その平均をサイズとした。
図３に示すように、固溶炭素濃度が１×1017atoms／cm3を超えると、炭素・酸素系析出物のサイズが極端に小さくなる。
図３に示すように、固溶炭素濃度が１×1017atoms／cm3を超えると、炭素・酸素系析出物のサイズが極端に小さくなる。
さらに、シリコン基板１中の固溶酸素濃度を、1.4×1018〜1.6×1018 atoms／cm3 の範囲に規制する必要がある。なぜなら、固溶酸素濃度が1.4×1018atoms／cm3未満では、炭素・酸素系析出物の形成が促進されないために、上記した高密度な炭素・酸素系析出物が得られない。
一方、1.6×1018 atoms／cm3を超えると、酸素析出物のサイズが減少し母体シリコン原子と析出物界面における歪みの効果が緩和され歪みによるゲッタリング効果が低下することが懸念されるからである。
一方、1.6×1018 atoms／cm3を超えると、酸素析出物のサイズが減少し母体シリコン原子と析出物界面における歪みの効果が緩和され歪みによるゲッタリング効果が低下することが懸念されるからである。
ここで、上記した炭素・酸素系析出物の密度は、固体撮像素子における白傷欠陥の発生に関与するものであることから、この白傷欠陥数と比例関係にあるフォトダイオード接合リーク電流について、シリコン基板１における固溶炭素濃度および固溶酸素濃度との関係を調査した。その結果を、図４に示す。
なお、フォトダイオード接合リーク電流の測定は、以下のように行った。まず、上記のシリコン基板をＳＣ−１洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄し、次いでＳＣ−２洗浄液（ＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄した。次に、このウェーハを１１００℃で１１０分間、ウェット酸化することにより、ウェーハ表面に厚さ６００ｎｍのフィールド酸化膜を形成した。その後、この酸化膜をフォトリソグラフィ技術によりパターニングして拡散窓を作り、そこにオキシ塩化リン（ＰＯＣｌ3）を用いた固層拡散でｎ+層を形成した。その際、リン拡散の条件は、９００℃で２０分間、ＰＳＧ（リンシリケートガラス）膜をエッチングにより除去した後、１０００℃、６０分の条件で熱拡散した。ｎ+層の拡散深さは約２μｍでその濃度は１×１０19／ｃｍ3である。コンタクトホールをあけた後、そこに１．５mass％Ｓｉを含むＡｌをスパッタリングで５００ｎｍで堆積した。電極パターニングの後、Ｎ2雰囲気下、４５０℃でアニール処理を行い、最後に裏面酸化膜を除去した。接合面積は１．８ｍｍ□の形状のパターンを用いた。
かくして得られたシリコン基板のｐｎ接合部に電圧を印加し、ＨＰ４１４０（ｐＡ）メータで、接合のリーク電流を測定した。このときＨＰ４１４１Ｂ（カレントボルテージソース）でガードリングにバイアスを印加することによって、ｐ型の表面反転を抑える工夫を行った。負のガードリングバイアスとして、−２０Ｖを用いた。この測定は、シリコン基板（ウェーハ）２０箇所について行い、その平均値をリーク電流とした。
なお、フォトダイオード接合リーク電流の測定は、以下のように行った。まず、上記のシリコン基板をＳＣ−１洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄し、次いでＳＣ−２洗浄液（ＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）で洗浄した。次に、このウェーハを１１００℃で１１０分間、ウェット酸化することにより、ウェーハ表面に厚さ６００ｎｍのフィールド酸化膜を形成した。その後、この酸化膜をフォトリソグラフィ技術によりパターニングして拡散窓を作り、そこにオキシ塩化リン（ＰＯＣｌ3）を用いた固層拡散でｎ+層を形成した。その際、リン拡散の条件は、９００℃で２０分間、ＰＳＧ（リンシリケートガラス）膜をエッチングにより除去した後、１０００℃、６０分の条件で熱拡散した。ｎ+層の拡散深さは約２μｍでその濃度は１×１０19／ｃｍ3である。コンタクトホールをあけた後、そこに１．５mass％Ｓｉを含むＡｌをスパッタリングで５００ｎｍで堆積した。電極パターニングの後、Ｎ2雰囲気下、４５０℃でアニール処理を行い、最後に裏面酸化膜を除去した。接合面積は１．８ｍｍ□の形状のパターンを用いた。
かくして得られたシリコン基板のｐｎ接合部に電圧を印加し、ＨＰ４１４０（ｐＡ）メータで、接合のリーク電流を測定した。このときＨＰ４１４１Ｂ（カレントボルテージソース）でガードリングにバイアスを印加することによって、ｐ型の表面反転を抑える工夫を行った。負のガードリングバイアスとして、−２０Ｖを用いた。この測定は、シリコン基板（ウェーハ）２０箇所について行い、その平均値をリーク電流とした。
図４に示すように、固溶炭素濃度が１×1016〜１×1017atoms／cm3の範囲においてｐｎ接合リーク電流が減少している。さらに、固溶酸素濃度に着目すると、固溶酸素濃度が1.4×1018atoms／cm3未満の1.3×1018atoms／cm3になると、ｐｎ接合リーク電流がどの固溶炭素濃度領域においても大幅に減少していることがわかる。この固溶酸素濃度に関する傾向は、図２や図３においても同様に認められる。
一方、固溶酸素濃度が1.6×1018 atoms／cm3を超えると、先に図３に示したように、1.6×1018 atoms／cm3を超える1.7×1018 atoms／cm3になると、炭素・酸素系析出物のサイズが減少する。このサイズの減少は、母体シリコン原子と析出物界面における歪みの効果の緩和に繋がるため、歪みによるゲッタリング効果が低下することが懸念される。
次に、炭素添加CZ結晶である上記シリコン基板１の表面を鏡面加工してから、エピタキシャル層を成長するために、例えばSC１およびSC２を組み合わせたＲＣＡ洗浄を行う。その後、エピタキシャル成長炉に装入し、所定の膜厚のエピタキシャル層２を成長させる（図１（ｂ）参照）。
なお、エピタキシャル層２の成長には、各種CVD法（化学気相成長法）を用いることができる。
なお、エピタキシャル層２の成長には、各種CVD法（化学気相成長法）を用いることができる。
ここで、エピタキシャル層２の厚さは、固体撮像素子の分光感度特性を向上させる理由から、２〜９μｍの範囲とすることが好ましい。
以上のエピタキシャル層２を形成した半導体基板３は、該エピタキシャル層２上に、必要に応じて酸化膜４、さらに窒化膜５を形成してから、後述するデバイス工程に供され、この工程においてエピタキシャル層２に埋め込み型フォトダイオードを形成することによって、固体撮像素子６となる。
なお、酸化膜４および窒化膜５の厚みは、転送トランジスタの駆動電圧を設計する際の制約から、それぞれ酸化膜４を50〜100nｍおよび窒化膜５、具体的には固体撮像素子におけるポリシリコンゲート膜５を1.0〜2.0μｍとすることが好ましい。
ここで、デバイス工程に供される半導体基板３のシリコン基板１は、固溶炭素を含むCZ結晶であるが、該結晶成長中に形成された酸素析出核、あるいは酸素析出物がエピタキシャル成長時の熱処理によりシュリンクするため、半導体基板３段階のシリコン基板１には、顕在化された酸化析出物は存在しない。
そのため、重金属をゲッタリングするためのゲッタリングシンクを確保するためには、エピタキシャル層成長後に、好ましくは600℃〜700℃程度の低温熱処理を施し、置換位置炭素を起点にして炭素・酸素系析出物７を析出させる必要がある（図１（ｃ）参照）。
ここで、デバイス工程、すなわち固体撮像素子の一般的な製造工程では、その初期段階において600℃〜700℃程度の熱処理工程が含まれているのが通例であるため、固溶炭素を含有する半導体基板３を固体撮像素子の基板として用いることにより、デバイス工程を利用して炭素・酸素系析出物７の成長並びに形成が可能となる。
なお、本発明において炭素・酸素系析出物とは、炭素を含有した炭素・酸素複合体（クラスター）である析出物を意味する。
この炭素・酸素系析出物７は、固溶炭素を含有する半導体基板３を出発材とすれば、デバイス工程の初期段階を経る過程でシリコン基板１の全体にわたって自然発生的に析出するため、デバイス工程での金属汚染に対するゲッタリング能力の高いゲッタリングシンクを、エピタキシャル層の直下からシリコン基板１の全厚にわたって形成することができる。従って、エピタキシャル層の近接領域におけるゲッタリングが実現される。
このゲッタリングを実現するには、炭素・酸素系析出物７は、サイズが10nm以上であり、かつシリコン基板中に１×10６〜１×10８個／cm２の密度で存在することが肝要である。
そして、この炭素・酸素系析出物７のサイズを10nm以上にするのは、母体シリコン原子と酸素析出物の界面に生じる歪みの効果を用いて格子間不純物（例えば重金属など）を捕獲（ゲッタリング）する確率を増加するためである。
また、径が10nm以上の炭素・酸素系析出物のシリコン基板中における密度は、シリコン結晶中における重金属の捕獲（ゲッタリング）は、母体シリコン原子と酸素析出物との界面に生じる歪みおよび界面準位密度（体積密度）に依存するために、１×10６〜１×10８個／cm２の範囲とする。
なお、上記したデバイス工程としては、固体撮像素子の一般的な製造工程を採用することができる。その一例としてCCDデバイスについて図２に示すが、特に図５の工程に限定する必要はない。
すなわち、デバイス工程は、まず、図５（ａ）に示すように、図５（ｂ）に示したシリコン基板１の上にｎ型のエピタキシャル層２を形成した半導体基板３を用意し、図５（ｂ）に示すように、このエピタキシャル層２の所定位置に第１のｐ型ウエル領域11を形成する。その後、図５（ｃ）に示すように、表面にゲート絶縁膜12を形成するとともに、第１のｐ型ウエル領域11の内部にイオン注入によってｎ型及びｐ型の不純物を選択的に注入して、垂直転送レジスタを構成するｎ型の転送チャネル領域13、ｐ型のチャネルストップ領域14および第２のｐ型ウエル領域15をそれぞれ形成する。
すなわち、デバイス工程は、まず、図５（ａ）に示すように、図５（ｂ）に示したシリコン基板１の上にｎ型のエピタキシャル層２を形成した半導体基板３を用意し、図５（ｂ）に示すように、このエピタキシャル層２の所定位置に第１のｐ型ウエル領域11を形成する。その後、図５（ｃ）に示すように、表面にゲート絶縁膜12を形成するとともに、第１のｐ型ウエル領域11の内部にイオン注入によってｎ型及びｐ型の不純物を選択的に注入して、垂直転送レジスタを構成するｎ型の転送チャネル領域13、ｐ型のチャネルストップ領域14および第２のｐ型ウエル領域15をそれぞれ形成する。
次に、図５（ｄ）に示すように、ゲート絶縁膜12の表面の所定位置に転送電極16を形成する。その後、図５（ｅ）に示すように、ｎ型の転送チャネル領域13と第２のｐ型ウエル領域15との間にｎ型及びｐ型の不純物を選択的に注入することによって、ｐ型の正電荷蓄積領域17とｎ型の不純物拡散領域18とを積層させたフォトダイオード19を形成する。
さらに、図５（ｆ）に示すように、表面に層間絶縁膜20を形成した後、フォトダイオード19の直上方を除いた層間絶縁膜20の表面に遮光膜21を形成することによって、固体撮像素子10を製造することができる。
上記のデバイス工程においては、例えば、ゲート酸化膜形成工程、素子分離工程およびポリシリコンゲート電極形成において、６００℃〜１０００℃程度の熱処理が行われるのが通例であり、この熱処理において、上述した炭素・酸素系析出物７の析出を図ることができ、以降の工程においてゲッタリングシンクとして作用させることができる。
石英坩堝内にシリコン結晶の原料であるポリシリコンを積層配置し、このポリシリコンの表面上にグラファイト粉を適量塗布し、チョクラルスキー法（CZ法）に従って、炭素を添加したCZ結晶を作製した。該CZ結晶からウェーハとして切り出したシリコン基板における固溶炭素濃度および固溶酸素濃度は表１に示す通りであった。次に、かくして得られたシリコン基板に対して、スピンコート法による表面汚染（汚染物質：Fe,Cu,Niおよび汚染濃度：１×1013 atoms／cm2）を行ったのち、固体撮像素子製造時の熱処理に相当する温度条件の熱処理を施した。
その後、各シリコン基板について、そのゲッタリング能力を、原子吸光分析にて各シリコン基板表面の金属汚染濃度を測定し、下記式に従ってゲッタリング効率を求めた。
記
ゲッタリング効率＝（熱処理後の表面汚染濃度）／（初期表面汚染濃度）×100（％）
その後、各シリコン基板について、そのゲッタリング能力を、原子吸光分析にて各シリコン基板表面の金属汚染濃度を測定し、下記式に従ってゲッタリング効率を求めた。
記
ゲッタリング効率＝（熱処理後の表面汚染濃度）／（初期表面汚染濃度）×100（％）
その結果を、ゲッタリング効率90％以上：◎、同90％未満80％以上：○、同80％未満50％以上：△および同50％未満：×として、表１に併記するように、本発明半導体基板は、固体撮像素子製造のプロセス工程での重金属汚染に対して十分な耐性があることがわかる。
次いで、図１（ｂ）に示したところに従って、上記のシリコン基板１の表面を鏡面加工してから、SC１およびSC２を組み合わせたＲＣＡ洗浄を行い、その後、エピタキシャル成長炉に装入し、4.5μｍの膜厚のエピタキシャル層２をCVD法にて形成した。なお、CVD法は、SiHCl3（トリクロロシラン）およびSiH4(モノシラン)を原料ガスとして行った。
このエピタキシャル層２を形成した半導体基板３に対して、図５に示したところに従ってCMOSデバイスを作製し、固体撮像素子を製造した。このデバイス工程のゲート酸化膜形成の工程（図５（ｃ））において、７００℃の熱処理を経たシリコン基板１中の炭素・酸素系析出物の個数およびサイズを調査した。その結果を表２から表６に示す。
かくして得られた固体撮像素子について、ＰＮ接合ダイオードの暗時、逆方向リーク電流を調査した。その結果を、リーク電流が80arb.Unit未満：◎、同80arb.Unit 以上130arb.Unit未満：○、同130arb.Unit 以上160arb.Unit未満：△および同160arb.Unit 以上：×として、表２から表６に併記するように、本発明の半導体基板を用いた固体撮像素子は、リーク電流が抑制されていることがわかる。
Claims (10)
- シリコン基板中に、濃度が１×1016〜１×1017atoms／cm3の固溶炭素および濃度が1.4×1018〜1.6×1018 atoms／cm3 の固溶酸素を有することを特徴とする固体撮像素子用半導体基板。
- 前記シリコン基板上に、シリコンのエピタキシャル層を有する請求項１に記載の固体撮像素子用半導体基板。
- 前記エピタキシャル層の上に、酸化膜を有する請求項２に記載の固体撮像素子用半導体基板。
- 前記酸化膜の上に、窒化膜を有する請求項３に記載の固体撮像素子用半導体基板。
- 単結晶シリコン基板を製造するに際し、シリコン結晶中に、予め炭素を固溶濃度で１×1016〜１×1017atoms／cm3及び酸素を固溶濃度で1.4×1018〜1.6×1018 atoms／cm3含有させることを特徴とする固体撮像素子用半導体基板の製造方法。
- 前記単結晶シリコン基板は、ＣＺ（チョクラルスキー）法またはＭＣＺ（磁場印加）法を用いて製造する請求項５に記載の固体撮像素子用半導体基板の製造方法。
- シリコン基板上に埋め込み型フォトダイオードを形成した固体撮像素子であって、前記シリコン基板中に、サイズが10nm以上の炭素・酸素系析出物が１×10６〜１×10８個／cm２の密度で存在することを特徴とする固体撮像素子。
- シリコン単結晶中に、固溶炭素を１×1016〜１×1017atoms／cm3及び固溶酸素を1.4×1018〜1.6×1018 atoms／cm3で含有するシリコン基板の上に、デバイス形成に必要な層を形成したのち、熱処理を行って酸素析出反応を促進させることにより、前記シリコン基板中に炭素・酸素系析出物によるゲッタリングシンクを形成することを特徴とする固体撮像素子の製造方法。
- 前記熱処理が、デバイスの製造プロセスにおける熱処理である請求項７に記載の固体撮像素子の製造方法。
- 前記熱処理工程にて、径が10nm以上の炭素・酸素系析出物を１×10６〜１×10８個／cm２の密度で析出させる請求項７または８に記載の固体撮像素子の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006243267 | 2006-09-07 | ||
| JP2006243267 | 2006-09-07 | ||
| PCT/JP2007/067518 WO2008029918A1 (fr) | 2006-09-07 | 2007-09-07 | Substrat à semi-conducteurs pour dispositif de formation d'image à semi-conducteurs, dispositif de formation d'image à semi-conducteurs et procédé pour les fabriquer |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009298591A Division JP4650584B2 (ja) | 2006-09-07 | 2009-12-28 | 固体撮像素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2008029918A1 true JPWO2008029918A1 (ja) | 2010-01-21 |
| JP4650493B2 JP4650493B2 (ja) | 2011-03-16 |
Family
ID=39157341
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007551507A Active JP4650493B2 (ja) | 2006-09-07 | 2007-09-07 | 固体撮像素子用半導体基板およびその製造方法 |
| JP2009298591A Active JP4650584B2 (ja) | 2006-09-07 | 2009-12-28 | 固体撮像素子およびその製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009298591A Active JP4650584B2 (ja) | 2006-09-07 | 2009-12-28 | 固体撮像素子およびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US8063466B2 (ja) |
| EP (1) | EP2061082B1 (ja) |
| JP (2) | JP4650493B2 (ja) |
| KR (1) | KR101001124B1 (ja) |
| CN (1) | CN101351890A (ja) |
| TW (1) | TW200821417A (ja) |
| WO (1) | WO2008029918A1 (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273959A (ja) * | 2006-03-06 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 光検出素子及びその製造方法 |
| WO2008029918A1 (fr) * | 2006-09-07 | 2008-03-13 | Sumco Corporation | Substrat à semi-conducteurs pour dispositif de formation d'image à semi-conducteurs, dispositif de formation d'image à semi-conducteurs et procédé pour les fabriquer |
| JP5343371B2 (ja) * | 2008-03-05 | 2013-11-13 | 株式会社Ｓｕｍｃｏ | シリコン基板とその製造方法 |
| JP5276863B2 (ja) * | 2008-03-21 | 2013-08-28 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハ |
| JP2009283533A (ja) | 2008-05-20 | 2009-12-03 | Sumco Corp | 裏面照射型固体撮像素子用ウェーハ、その製造方法及び裏面照射型固体撮像素子 |
| US20090242939A1 (en) * | 2008-03-25 | 2009-10-01 | Sumco Corporation | Wafer for backside illumination type solid imaging device, production method thereof and backside illumination solid imaging device |
| JP2010045247A (ja) * | 2008-08-14 | 2010-02-25 | Shin Etsu Handotai Co Ltd | シリコンウェーハおよびシリコンウェーハの製造方法 |
| JP2010050249A (ja) * | 2008-08-21 | 2010-03-04 | Sumco Corp | 裏面照射型固体撮像素子用ウェーハの製造方法 |
| WO2010109873A1 (ja) * | 2009-03-25 | 2010-09-30 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
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| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
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- 2007-09-07 WO PCT/JP2007/067518 patent/WO2008029918A1/ja active Application Filing
- 2007-09-07 TW TW096133524A patent/TW200821417A/zh unknown
- 2007-09-07 EP EP07806950.7A patent/EP2061082B1/en active Active
- 2007-09-07 JP JP2007551507A patent/JP4650493B2/ja active Active
- 2007-09-07 KR KR1020087003992A patent/KR101001124B1/ko active IP Right Grant
- 2007-09-07 CN CNA2007800010514A patent/CN101351890A/zh active Pending
- 2007-09-07 US US11/996,925 patent/US8063466B2/en active Active
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- 2009-12-28 JP JP2009298591A patent/JP4650584B2/ja active Active
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|---|---|
| EP2061082B1 (en) | 2015-07-08 |
| TW200821417A (en) | 2008-05-16 |
| JP4650493B2 (ja) | 2011-03-16 |
| US8063466B2 (en) | 2011-11-22 |
| KR20080048021A (ko) | 2008-05-30 |
| EP2061082A1 (en) | 2009-05-20 |
| WO2008029918A1 (fr) | 2008-03-13 |
| TWI367964B (ja) | 2012-07-11 |
| US20100148297A1 (en) | 2010-06-17 |
| EP2061082A4 (en) | 2013-04-24 |
| US20120021558A1 (en) | 2012-01-26 |
| CN101351890A (zh) | 2009-01-21 |
| KR101001124B1 (ko) | 2010-12-14 |
| JP2010109382A (ja) | 2010-05-13 |
| US8492193B2 (en) | 2013-07-23 |
| JP4650584B2 (ja) | 2011-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101116 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101129 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
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|
| R250 | Receipt of annual fees |
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|
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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