KR101184380B1 - 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자 - Google Patents

에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자 Download PDF

Info

Publication number
KR101184380B1
KR101184380B1 KR1020080084393A KR20080084393A KR101184380B1 KR 101184380 B1 KR101184380 B1 KR 101184380B1 KR 1020080084393 A KR1020080084393 A KR 1020080084393A KR 20080084393 A KR20080084393 A KR 20080084393A KR 101184380 B1 KR101184380 B1 KR 101184380B1
Authority
KR
South Korea
Prior art keywords
epitaxial
annealing
wafer
epitaxial layer
wafer substrate
Prior art date
Application number
KR1020080084393A
Other languages
English (en)
Other versions
KR20100025728A (ko
Inventor
차한섭
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020080084393A priority Critical patent/KR101184380B1/ko
Publication of KR20100025728A publication Critical patent/KR20100025728A/ko
Application granted granted Critical
Publication of KR101184380B1 publication Critical patent/KR101184380B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

에피택셜 웨이퍼 제조방법 및 이를 적용한 에피택셜 웨이퍼가 제공된다. 본 에피택셜 웨이퍼 제조방법에 따르면, 제1 도핑농도를 갖는 웨이퍼 기판을 제1 기체의 분위기에서 프리-어닐(pre-anneal)한 후에, 웨이퍼 기판을 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐(anneal)하고, 어닐된 웨이퍼 기판 상에 적어도 하나의 에피층을 형성한다. 이에 따라, 에피택셜 웨이퍼의 금속 오염을 더욱 많이 제거할 수 있게 된다.
에피택셜, 프리-어닐, 산소 석출물, 웨이퍼

Description

에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼, 및 반도체 소자 {Method of manufacturing an epitaxial wafer and the epitaxial wafer applying the same and semiconductor device}
본 발명은 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼 및 반도체 소자에 관한 것으로, 더욱 상세하게는 실리콘 웨이퍼 기판에 에피층이 형성된 에피택셜 웨이퍼의 제조방법 및 이를 적용한 에피택셜 웨이퍼에 관한 것이다.
에피택셜 웨이퍼(epitaxial wafer)는 CMOS 광센서(Image sensor) 또는 DRAM과 같이 매우 깨끗한 웨이퍼가 요구되는 반도체 부품의 생산에 사용된다.
CMOS 광센서에 사용되는 상업용 에피택셜 웨이퍼의 경우 고농도로 붕소(Boron)가 도핑된 웨이퍼 기판에 저농도의 에피층의 성장을 실시하여 제조한다. 그리고, 상업용 에피텍셜 웨이퍼는 액티브 영역 내의 금속 오염을 줄이기 위해 웨이퍼 기판의 뒷면에 폴리 실리콘(Ploysilicon)으로 백씰(back seal)을 한다.
하지만 이는 실리콘 웨이퍼 기판의 금속 이온을 게더링(Gettering)하기에는 부족하여, 실제 제품 제조시 액티브 영역에 금속이온이 침투하여 소자의 동작이 열화된다. 특히 CMOS 광센서와 같이 금속오염에 민감한 소자의 경우, 이러한 금속이 온의 농도가 높아지면 암전류(Dark Current)가 증가하고 불량화소(Bad Pixel)가 증가하는 문제가 생긴다.
금속 오염은 여러가지 방식으로 분석을 할 수 있으나 웨이퍼 제조 업체에서는 SPV(Surface Photo Voltage) 스펙트로스코피(Spectroscopy)라는 장치를 널리 사용한다. 하지만, 금속 오염의 관리가 용이하지 않아 동일한 제조사에서 제조한 에피택셜 웨이퍼이더라도 잉곳(Ingot)에 따라 또는 동일한 잉곳이라도 사용되는 잉곳의 부위에 따라 전기적인 특성이 달라지는 경우가 빈번하다. 이로 인해, CMOS 광센서의 다크 불량화소(Dark Bad Pixel)가 특정 잉곳에서 제조된 웨이퍼의 경우에만 다발하는 경우도 발생한다.
이에 따라, 에피택셜 웨이퍼의 금속 이온을 더욱 줄여줄 수 있는 방안의 모색이 요청된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 에피택셜 웨이퍼의 금속 이온을 더욱 줄여줄 수 있는 방안으로, 웨이퍼 기판을 제1 기체의 분위기에서 프리-어닐(pre-anneal)한 후에 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐(anneal)하고, 어닐된 웨이퍼 기판 상에 적어도 하나의 에피층을 형성하는 에피택셜 웨이퍼 제조방법, 이를 적용한 에피택셜 웨이퍼 제조장치 및 에피택셜 웨이퍼를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른, 에피택셜 웨이퍼 제조방법은, 제1 도핑농도를 갖는 웨이퍼 기판을 준비하는 단계; 상기 웨이퍼 기판을 제1 기체의 분위기에서 어닐(anneal)하는 프리-어닐(pre-anneal)단계; 상기 프리-어닐된 웨이퍼 기판을 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐(anneal)하는 단계; 및 상기 어닐된 웨이퍼 기판 상에 적어도 하나의 에피층을 형성하는 단계;를 포함한다.
그리고, 상기 제1 기체는, 질소(N2), 아르곤(Ar), 수소(H2)로 구성된 그룹 중에서 선택되는 기체를 1종 이상 포함하는 것이 바람직하다.
또한, 상기 제1 기체는, 산소를 더 포함하는 것이 바람직하다.
그리고, 상기 프리-어닐단계는, 급속 열처리(RTA : Rapid Thermal Anneal) 방식, 퍼니스(Furnace) 어닐방식 및 플라즈마(Plasma)처리 방식 중 어느 하나에 의해 수행되는 것이 바람직하다.
또한, 상기 프리-어닐단계는, 상기 급속 열처리(RTA : Rapid Thermal Anneal) 방식 또는 상기 퍼니스(Furnace) 어닐방식에 의해 수행될 경우, 800℃ 내지 1200℃에서 수행되는 것이 바람직하다.
그리고, 상기 프리-어닐단계는, 상기 플라즈마(Plasma)처리 방식에 의해 수행될 경우, 600℃ 내지 800℃에서 수행되는 것이 바람직하다.
또한, 상기 어닐단계는, 산소 석출물의 핵을 생성시키는 핵 생성 단계; 및 상기 산소 석출물을 성장시키는 성장단계;를 포함하는 것이 바람직하다.
그리고, 상기 핵 생성 단계는, 550℃ 내지 850℃에서 수행되는 것이 바람직하다.
또한, 상기 성장단계는, 900℃ 내지 1200℃에서 수행되는 것이 바람직하다.
그리고, 상기 어닐단계는, 디지(DZ : Denuded Zone) 어닐 방식으로 수행되는 것이 바람직하다.
또한, 상기 어닐 단계 후에 상기 어닐 단계에서 발생된 산화막을 제거하는 단계;를 더 포함하는 것이 바람직하다.
그리고, 상기 산화막 제거단계는, HF 수용액 또는 버퍼산화식각용액(BOE : Buffered Oxide Etcher)을 사용하여 산화막을 제거하는 것이 바람직하다.
또한, 상기 에피층 형성단계는, 상기 웨이퍼 기판 상에 제2 도핑농도를 갖는 제1 에피층을 형성하는 단계;를 포함하는 것이 바람직하다.
그리고, 상기 에피층 형성단계는, 상기 제1 에피층 상에 제3 도핑농도를 갖는 제2 에피층을 형성하는 단계;를 더 포함하는 것이 바람직하다.
또한, 상기 제1 에피층의 제2 도핑농도는 상기 제1 도핑 농도보다 높고, 상기 제2 에피층의 제3 도핑농도는 상기 제2 도핑 농도보다 낮은 것이 바람직하다.
그리고, 상기 제1 에피층 형성단계와 제2 에피층 형성단계는 서로 인-시튜(in-situ)로 수행되는 것이 바람직하다.
또한, 상기 에피층 형성단계는, 상기 제2 에피층 상에 제4 도핑농도를 갖는 제3 에피층을 형성하는 단계;를 더 포함하는 것이 바람직하다.
그리고, 상기 제3 에피층 형성단계는 상기 제2 에피층 형성단계와 서로 인- 시튜(in-situ)로 수행되는 것이 바람직하다.
한편, 본 발명의 일 실시예에 따른, 에피택셜 웨이퍼는 상술한 에피택셜 웨이퍼 제조방법을 이용하여 제조되는 것이 바람직하다.
한편, 본 발명의 일 실시예에 따른, 반도체 소자는 상술한 에피택셜 웨이퍼 제조방법에 의해 제조된 에피텍셜 웨이퍼를 이용하여 제조되는 것이 바람직하다.
본 발명의 다양한 실시예에 따르면, 웨이퍼 기판을 제1 기체의 분위기에서 프리-어닐(pre-anneal)한 후에 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐(anneal)하고, 어닐된 웨이퍼 기판 상에 적어도 하나의 에피층을 형성하는 에피택셜 웨이퍼 제조방법 및 이를 적용한 에피택셜 웨이퍼를 제공할 수 있게 되어, 에피택셜 웨이퍼의 금속 이온을 더욱 줄이고, 고품질의 에피택셜 웨이퍼를 제조할 수 있게 된다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른, 에피택셜 웨이퍼(epitaxial wafer)의 단면을 도시한 도면이다. 도 1에 도시된 바와 같이, 에피택셜 웨이퍼는 웨이퍼 기판(wafer substrate)(110), 제1 에피층(120) 및 제2 에피층(130)을 포함한다.
본 명세서에서, 웨이퍼 기판(110)은 단결정 실리콘으로 구성된 벌크 웨이퍼를 의미하지만, 단결정 실리콘 이외에도 갈륨 등의 웨이퍼에도 본 발명이 적용될 수 있음은 물론이다. 단결정 실리콘 웨이퍼는 실리콘 용융액에서 단결정 실리콘 시 드를 이용하여 잉곳(Ingot)을 형성하고, 잉곳을 얇게 잘라내어 제조된다.
구체적으로, 집적회로의 웨이퍼 재료로 사용되는 실리콘은 천연적으로 지표의 약 28% 존재하는 원소로서, 주로 산화물(규석)이나 규산염의 형태로 존재한다. 석영(silica)이 주성분인 규석을 코크스와 함께 전기로에 넣어서 용융 후에 화학 처리를 하면 비금속(metalloid) 실리콘이라 불리는 순도 98% 정도의 분말 형태의 실리콘이 얻어진다. 분말 실리콘을 가스 형태의 실리콘으로 바꾸어 열처리하면 대략 순도 99%의 다결정 실리콘(polycrystalline silicon)을 얻게 된다.
집적회로 제작에 사용되는 실리콘 웨이퍼는 단결정이어야 하므로, 물리적인 정제 방법을 사용하여 다결정 실리콘을 단결정 실리콘으로 변환시킨다. 이처럼 다결정 실리콘을 단결정 실리콘으로 만드는데 이용되는 가장 보편적인 방법이 초크랄스키(czochralski) 방법이다.
초크랄스키 방법을 간략하게 설명하면 다음과 같다. 먼저, 석영 도가니 내의 고순도 실리콘 용융액을 고주파 유도 가열에 의하여 용융점보다 약간 높은 온도로 유지한다. 단결정 실리콘을 성장시키기 위하여 회전축 위쪽에 씨결정(seed-crystal)이라고 불리우는 실리콘의 단결정 조각을 액면에 접촉시켜서 매시간 약 50~100mm 정도의 속도로 축을 회전시키면서 끌어 올린다. 실리콘 용액은 씨결정과 같은 결정 방향으로 성장되며 잉곳(ingot)이라고 불리는 원통 모양의 실리콘 덩어리가 만들어진다.
그리고, 초크랄스키 방법에 의해 성장된 원통형 잉곳을 절단기를 이용하여 디스크(disc) 모양으로 얇게 절단한 후에 표면을 화학적 기계적 방법으로 연마하여 얇은 웨이퍼를 만든다. 이때, 웨이퍼의 종류는 첨가된 불순물의 종류와 그 양에 의하여 결정되어지는데, 주기율 5족 물질인 인(Phosphorus, P) 또는 비소(Arsenic, As)와 같은 n형 불순물이 도핑되면 n형 웨이퍼로, 주기율 3족 물질인 붕소(Boron, B)와 같은 p형 불순물이 도핑되면 p형 웨이퍼로 만들어진다. 불순물은 실리콘 웨이퍼 전체에 골고루 분포되어야 하며, 불순물의 농도에 따라서 기판의 저항값은 좌우된다.
웨이퍼 기판(110)은 제1 도핑농도를 가진다. 여기에서, 제1 도핑농도의 웨이퍼 기판(110)은 저농도 웨이퍼(low doped wafer) 또는 고농도 웨이퍼(high doped wafer)가 될 수 있다. 본 명세서에서, 저농도 웨이퍼는 비저항이 1 ~ 50 Ω?cm 이고, 고농도 웨이퍼는 10-5 ~ 10-1 Ω?cm 임을 의미한다. 또한, 웨이퍼 기판(110)은 n형 웨이퍼, p형 웨이퍼 또는 진성 웨이퍼가 될 수 있다.
그리고, 웨이퍼 기판(110)은 고농도의 p형 웨이퍼인 경우 'p+ 기판'으로 불리고, 농도가 p+ 더 높은 p형 웨이퍼인 경우 'p++ 기판'으로 불리며, p+ 보다 저농도의 p형 웨이퍼인 경우 'p- 기판'으로 불린다. 마찬가지로, 웨이퍼 기판(110)이 n형 웨이퍼인 경우도, 'n+ 기판', 'n++ 기판' 및 'n- 기판'으로 불린다. 그리고, 이와 같은 명칭은 웨이퍼 기판(110)뿐만 아니라 에피층에도 적용된다.
웨이퍼 기판(110)은 제조 공정동안 철(Fe), 구리(Cu), 니켈(Ni) 등과 같은 중금속에 의해 오염되는데, 액티브 층에 중금속이 침투하면 소자가 오동작하거나 수명이 단축된다. 따라서, 이를 방지하기 위해, 웨이퍼 기판(110)은 게더 링(gettering) 처리를 하게 된다.
게더링은 진성 게더링(intrinsic gettering)과 외인성 게더링(extrinsic gettering)이 있다. 외인성 게더링은 실리콘 웨이퍼의 뒷면에 고의적으로 기계적 왜곡을 가하거나 다결정 실리콘을 증착하여 왜곡층인 백씰(back seal)을 형성하고, 왜곡층을 포획 거점으로 하여 중금속 불순물을 포획하는 방법이다.
반면, 진성 게더링은 실리콘 웨이퍼에 어닐(anneal)(즉, 열처리)을 실시하여 웨이퍼 내에 산소 석출물(Oxygen Precipitate)인 내부 미소 결함(bulk micro defect : 이하, "BMD"로 칭함)을 형성하고, BMD를 중금속의 포획 거점으로 하여 중금속 불순물을 포획하는 게더링 방법이다.
본 실시예에서, 웨이퍼 기판(110)은 진성 게더링이 적용된다. 웨이퍼 기판(110)은 제1 기체의 분위기에서 프리-어닐(pre-anneal)된 후에, 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐(anneal)된다.
여기에서, 제1 기체는 질소(N2), 아르곤(Ar), 수소(H2)로 구성된 그룹 중에서 선택되는 기체를 1종 이상 포함한다. 또한, 산소가 더 포함될 수도 있다. 다시 말해, 제1 기체는 질소(N2), 아르곤(Ar), 수소(H2) 중 어느 하나가 되거나, 또는 질소, 아르곤, 수소, 산소 중 적어도 2가지 기체의 혼합 기체가 될 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 아르곤 및 수소 분위기에서도 산소 석출물이 많이 발생하지만, 질소 분위기에서 프리-어닐을 수행한 경우에 가장 많은 산소 석출물이 발생하는 것으로 관찰되므로, 질소 분위기가 가장 바람직하다.
웨이퍼 기판(110)은 급속 열처리(RTA : Rapid Thermal Anneal) 방식, 퍼니스(Furnace) 어닐방식 및 플라즈마(Plasma)처리 방식 중 어느 하나에 의해 프리-어닐된다. 그리고, 웨이퍼 기판(110)은 급속 열처리 방식 또는 상기 퍼니스 어닐방식에 의해 프리-어닐될 경우, 800℃ 내지 1200℃에서 프리-어닐된다. 반면, 웨이퍼 기판(110)은 플라즈마(Plasma)처리 방식에 의해 프리-어닐될 경우, 600℃ 내지 800℃에서 프리-어닐된다. 즉, 플라즈마 처리방식에 의할 경우, 상대적으로 낮은 온도에서 프리-어닐을 할 수 있게 된다. 또한, 상기 온도 이외의 온도에서도 프리-어닐 될 수 있으나, 프리-어닐의 효과는 미비해진다.
그 후에, 웨이퍼 기판(110)은 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐된다. 웨이퍼 기판(110)은 디지(DZ : Denuded Zone) 어닐 방식으로 어닐된다. 구체적으로, 웨이퍼 기판(110)은 산소 석출물의 핵을 생성시키는 핵 생성 단계 및 상기 산소 석출물을 성장시키는 성장단계를 거쳐 어닐된다. 도 1에 도시된 바와 같이, 웨이퍼 기판(110)은 산소 석출물들이 발생된 것을 확인할 수 있다.
핵 생성 단계는 550℃ 내지 850℃에서 수행된다. 핵생성 단계는 상대적으로 낮은 온도에서 산소 석출물을 발생시키기 위한 핵을 생성시키는 과정이다. 이외의 온도에서 핵 생성 단계가 수행될 경우 핵 생성의 정도가 미비해진다.
그리고, 성장 단계는 900℃ 내지 1200℃에서 수행된다. 성장단계는 핵 생성 단계에서 발생한 핵을 고온 상태에서 성장시키는 과정이다. 이보다 낮은 온도에서 성장 단계가 수행될 경우 산소 석출물의 성장이 미비해지게 된다.
그리고, 웨이퍼 기판(110)의 어닐 과정에서 발생된 산화막은 식각용액에 의해 제거된다. 예를 들어, 식각용액은 HF 수용액 또는 버퍼산화식각용액(BOE : Buffered Oxide Etcher)가 될 수 있다.
이와 같이, 웨이퍼 기판(110)은 어닐되기 전에 질소 기체 등의 분위기에서 프리-어닐됨으로써, 어닐 과정에서 더욱 많은 산소 석출물이 발생하게 된다. 그리고, 웨이퍼 기판(110)은 산소 석출물이 많이 발생될수록, 진성 게더링 과정에서 금속 이온을 더욱 많이 제거할 수 있게 된다. 즉, 프리-어닐 단계를 거침으로써 더욱 깨끗한 웨이퍼 기판(110)을 얻을 수 있게 된다.
제1 에피층(120) 및 제2 에피층(130)은 웨이퍼 기판(110)의 어닐이 완료된 후에, 웨이퍼 기판(110) 상에 형성된다. 구체적으로, 제1 에피층(120)은 웨이퍼 기판(110) 상에 형성되고, 제2 에피층(130)은 제1 에피층(120) 상에 형성된다.
제1 에피층(120) 및 제2 에피층(130)은 에피택셜 성장법(epitaxial growth) 또는 에피택셜(epitaxial)법에 의해 형성된다. 에피택셜 성장법(epitaxial growth) 또는 에피택셜(epitaxial)법은 초크랄스키 방법을 통해 성장시키는 단결정 실리콘 웨이퍼 표면에 결정 방향(crystal orientation)을 맞추어서 새로운 고순도의 결정층을 형성하는 공정을 의미한다. 그리고, 이렇게 형성된 층을 에피텍셜층(epitaxial layer) 또는 에피층(epi-layer)이라고 한다.
에피텍셜법은 실리콘 웨이퍼를 증착 챔버(chamber) 내부로 인입(loading)시킨 후 서셉터(susceptor) 상에 안착시킨 상태에서 두 단계로 진행된다. 먼저, 첫 번째 단계는 웨이퍼 표면에 수소나 H2/HCl 혼합가스와 같은 세정 가스(cleaning gas)를 약 1150℃에서 가해서 "프리 베이크(pre-bake)"하고, 실리콘 웨이퍼 표면을 세정하는 과정으로 이루어지며, 웨이퍼 표면 상에 형성된 모든 자연 산화막(native oxide)을 제거하여 에피텍셜 실리콘층이 표면에 연속적으로 고르게 성장하도록 한다. 그리고, 에피텍셜법의 두 번째 단계는 웨이퍼 표면에 실란(silane)이나 트리클로로실란(trichlorosilane)과 같은 실리콘 기상 소스를 약 1000℃ 혹은 그 이상의 온도로 가해서 그 표면에 실리콘층을 증착하고, 에피텍셜 성장시키는 것이다.
이와 같은 과정을 통해 제1 에피층(120) 및 제2 에피층(130)은 웨이퍼 기판(110) 상에 형성된다.
이외에도, 제1 에피층(120) 및 제2 에피층(130)은 LPCVD(Low Plasma Chemical Vapor Deposition), UHVCVD(Ultra High Vacuum Chemical Vapor Deposition) 또는 RPCVD(Remote Plasma Chemical Vapor Deposition) 장비를 이용하여 형성될 수도 있다.
또한, 제1 에피층(120) 및 제2 에피층(130)은 고농도 에피층 또는 저농도 에피층이 될 수 있으며, n형, p형 모두 가능하다. 즉, 제1 에피층(120) 및 제2 에피층(130) 각각은 p++ 에피층, p+ 에피층, p- 에피층, n++ 에피층, n+ 에피층, n- 에피층 중 어느 하나가 될 수 있다. 하지만, 제1 에피층(120)과 제2 에피층(120)은 서로 다른 도핑농도를 가지는 것이 바람직하다.
제1 에피층(120)과 제2 에피층(130)은 섭씨 900도 내지 1200도의 온도에서 10 ~ 760 Torr의 압력 하에 형성된다. 또한, 제1 에피층(120)의 형성과정은 제2 에피층(130)의 형성 과정과 인-시튜(in-situ)로 형성될 수 있다. 제1 에피층(120)과 제2 에피층(130)이 인-시튜로 형성되면, 두 층의 형성과정이 진공으로 연결되어 있으므로 두 층 사이에 산화막 등이 형성되지 않고 제1 에피층(120) 형성 후에 바로 제2 에피층(130)을 형성시킬 수 있게 된다.
웨이퍼 기판(110), 제1 에피층(120) 및 제2 에피층(130)은 다양한 도핑농도와 극성을 가질 수 있다. 예를 들어, 제1 에피층(120)의 제2 도핑농도는 웨이퍼 기판(110)의 제1 도핑농도보다 높고, 제2 에피층(130)의 제3 도핑농도는 제1 에피층(120)의 제2 도핑농도보다 낮게 제조될 수 있다.
구체적으로, 웨이퍼 기판(110)은 p- 의 도핑농도, 제1 에피층(120)은 p++ 도핑농도, 제2 에피층(130)은 p- 도핑농도를 가지도록 제조될 수 있다. 이와 같이 제조된 에피택셜 웨이퍼는 p- 기판을 사용하였기 때문에 금속 오염의 관리 및 제거를 용이하게 할 수 있게 되어, 더욱 깨끗한 에피택셜 웨이퍼를 제조할 수 있게 된다. 또한, 제1 에피층(120)이 p++ 도핑농도를 가지고, 제2 에피층(130)이 p- 도핑농도를 가지므로, 상업용 에피택셜 웨이퍼의 대용으로 사용할 수도 있게 된다.
하지만, 이외에도 다양한 구조의 에피택셜 웨이퍼가 제조될 수 있으며, 다양한 구조의 에피택셜 웨이퍼에 대해서는 추후 설명한다.
상술한 바와 같은 에피택셜 웨이퍼를 제조하기 위한 과정을 도 2를 참고하여 이하에서 설명한다. 도 2는 본 발명의 일 실시예에 따른, 에피택셜 웨이퍼 제조방법을 설명하기 위한 흐름도이다.
일단, 제1 도핑농도를 갖는 웨이퍼 기판(110)을 준비한다(S210). 웨이퍼 기판(110)은 초코랄스키법 등에 의해 제조된 단결정 실리콘 벌크 웨이퍼가 바람직하다.
그 후에, 웨이퍼 기판(110)을 제1 기체의 분위기에서 프리-어닐(pre-anneal)한다(S220). 여기에서, 제1 기체는 질소(N2), 아르곤(Ar), 수소(H2) 중 어느 하나가 될 수 있다. 또한, 제1 기체는 질소, 아르곤, 수소, 산소 중 적어도 2가지 기체의 혼합 기체가 될 수도 있다. 하지만, 질소 분위기에서 프리-어닐 하는 것이 더 바람직하다.
구체적으로, 도 5a 내지 도 5c는 본 발명의 일 실시예에 따른, 프리-어닐시 주입된 기체에 따른 산소 석출물의 양을 도시한 도면이다. 도 5a는 질소 분위기에서 프리-어닐한 후에 DZ(Denuded Zone) 어닐을 한 후에 발생한 산소 석출물을 나타낸 것이다. 그리고, 도 5b는 아르곤 분위기에서, 도 5c는 수소 분위기에서 프리-어닐한 후에 DZ(Denuded Zone) 어닐을 한 후에 발생한 산소 석출물을 각각 나타낸 것이다. 도 5a 내지 도 5c에서 검정색의 점들이 산소 석출물을 나타낸다.
도 5a 내지 도 5c에 도시된 바와 같이, 질소 > 아르곤 > 수소의 순으로 산소 석출물이 많은 것을 확인할 수 있다. 즉, 프리-어닐 시에 질소 가스를 주입하면 산소 석출물이 더욱 많이 발생하여, 더욱 많은 금속 오염을 제거할 수 있게 되는 것을 알 수 있다.
프리-어닐 단계는 급속 열처리(RTA : Rapid Thermal Anneal) 방식, 퍼니스(Furnace) 어닐방식 및 플라즈마(Plasma)처리 방식 중 어느 하나에 의해 수행될 수 있다. 그리고, 급속 열처리 방식 또는 상기 퍼니스 어닐방식에 의해 프리-어닐이 수행될 경우, 800℃ 내지 1200℃에서 프리-어닐이 수행된다. 반면, 플라즈마(Plasma)처리 방식에 의해 프리-어닐이 수행될 경우, 600℃ 내지 800℃에서 프리-어닐이 수행된다.
웨이퍼 기판(110)을 프리-어닐한 후에, 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐(anneal)한다(S230). 여기에서, 어닐 단계는 디지(DZ : Denuded Zone) 어닐 방식으로 수행된다. 구체적으로, 어닐 단계는 산소 석출물의 핵을 생성시키는 핵 생성 단계 및 상기 산소 석출물을 성장시키는 성장단계를 포함한다.
핵 생성 단계는 550℃ 내지 850℃에서 수행된다. 이는 상대적으로 낮은 온도에서 산소 석출물을 발생시키기 위한 핵을 생성시키는 과정이다. 그리고, 성장 단계는 900℃ 내지 1200℃에서 수행된다. 성장단계는 핵 생성 단계에서 발생한 핵을 고온 상태에서 성장시키는 과정이다.
이와 같은 어닐 과정을 거쳐, 웨이퍼 기판(110)에 산소 석출물을 발생시킴으로써 금속 오염 물질을 제거하게 된다. 어닐 과정의 특성 및 성질에 대해 이하에서 도 3, 4, 6a, 6b를 참고하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른, 웨이퍼 기판을 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐했을 때 웨이퍼 기판 내에 산소 석출물이 형성된 것을 도시한 도면이다. 즉, 도 3은 DZ 어닐이 완료된 웨이퍼 기판(110)의 단면에 대한 사진에 해당된다.
도 3에 도시된 바와 같이, 어닐이 완료된 웨이퍼 기판(110)은 Denuded zone(210)과 산소 석출물이 발생된 영역(220)으로 분리된다. 여기에서, Denuded zone(210)은 산소 석출물이 존재하지 않는 영역에 해당된다.
어닐 과정에 의해 생성되는 산소 석출물의 양은 웨이퍼 기판(110)의 초기 산소 농도, 어닐이 수행되는 온도, 어닐이 수행되는 시간에 따라 달라진다. 이에 대해, 도 4, 도 6a, 도6b를 참고하여 설명한다.
도 4는 본 발명의 일 실시예에 따른, 초기 산소 농도에 따른 어닐에 의한 산소 석출물의 생성 정도를 도시한 도면이다. 도 4는 우측으로 갈수록 초기 산소 농도가 높은 웨이퍼 기판(110)을 나타낸다.
도 4에 도시된 바와 같이, 웨이퍼 기판(110)의 초기 산소 농도가 높을수록 더욱 많은 산소 석출물이 발생하는 것을 확인할 수 있다. 따라서, 웨이퍼 기판(110) 제조시 초기 산소 농도를 높게 함으로써, 산소 석출물의 생성량을 증가시킬 수 있게 된다.
도 6a는 본 발명의 일 실시예에 따른, 어닐 온도에 따른 산소 석출물의 핵 생성률을 도시한 그래프이다. 구체적으로, 도 6a는 DZ 어닐 과정 중, 핵 생성단계가 수행되는 온도에 따른 핵 생성률을 도시한 도면이다.
도 6a에 도시된 바와 같이, 실험은 섭씨 650도, 750도, 850도에서 수행되었으며, 섭씨 750도에서 가장 많은 산소 석출물의 핵이 생성된 것을 볼 수 있다. 따라서, 핵 생성 단계는 섭씨 550도 내지 850도에서 수행되며, 섭씨 750도에서 수행될 경우 가장 많은 산소 석출물이 발생한다는 것을 알 수 있다.
도 6b는 본 발명의 일 실시예에 따른, 어닐 시간에 따른 산소 석출물의 밀도를 도시한 그래프이다. 도 6b는 초기 산소농도가 각각 8.2 PPM, 10.4 PPM, 11.8 PPM인 웨이퍼 기판(110)에 대해, 어닐 시간에 따른 산소 석출물(precipitate)의 밀도를 도시한 도면이다.
일단, 도 6b에서 초기 산소 농도가 높을수록 많은 산소 석출물이 생성되는 것을 확인할 수 있다. 또한, 일정 시간 구간에 대해서는, 어닐 시간이 길수록 많은 산소 석출물이 생성되고, 그 이후에는 포화상태가 되는 것을 확인할 수 있다.
이와 같이, 어닐 단계의 산소 석출물의 생성량은 는 초기 산소 농도, 어닐 온도, 어닐 시간에 따라 달라지는 것을 알 수 있다. 또한, 어닐 단계의 산소 석출물의 생성량은 프리-어닐을 거쳤는지 여부에 따라 달라진다는 것도 앞서 확인한 바 있다.
그 후에, 웨이퍼 기판(110)의 어닐 단계에서 발생된 산화막을 식각용액을 이용하여 제거한다(S240). 예를 들어, 식각용액은 HF 수용액 또는 버퍼산화식각용액(BOE : Buffered Oxide Etcher)가 될 수 있다.
이와 같이, 웨이퍼 기판(110)을 어닐하기 전에 질소 기체 등의 분위기에서 프리-어닐함으로써, 어닐 단계에서 더욱 많은 산소 석출물이 발생하게 된다. 그리고, 웨이퍼 기판(110)은 산소 석출물이 많이 발생될수록, 진성 게더링 과정에서 금속 이온을 더욱 많이 제거할 수 있게 된다. 즉, 프리-어닐 단계를 거침으로써 금속 오염이 없는 더욱 깨끗한 웨이퍼 기판(110)을 얻을 수 있게 된다.
하지만, 프리-어닐 단계를 거치지 않고 바로 어닐 단계를 수행할 수도 있음 은 물론이다. 다만, 프리-어닐 단계를 거치지 않을 경우, 웨이퍼 기판(110)의 산소 석출물은 적게 발생되게 된다.
그 후에, 어닐된 기판 상에 적어도 하나의 에피층을 형성한다(S250). 에피층은 하나의 층이 될 수도 있고, 둘 이상의 층이 될 수도 있다.
에피층은 LPCVD(Low Plasma Chemical Vapor Deposition), UHVCVD(Ultra High Vacuum Chemical Vapor Deposition) 또는 RPCVD(Remote Plasma Chemical Vapor Deposition) 장비를 이용하여 형성될 수 있다.
또한, 적어도 하나의 에피층은 고농도 에피층 또는 저농도 에피층이 될 수 있으며, n형, p형 모두 가능하다. 즉, 에피층은 각각은 p++ 에피층, p+ 에피층, p- 에피층, n++ 에피층, n+ 에피층, n- 에피층 중 어느 하나가 될 수 있다.
적어도 하나의 에피층은 섭씨 900도 내지 1200도의 온도에서 10 ~ 760 Torr의 압력 하에 형성된다. 또한, 각 에피층의 형성 과정은 인-시튜(in-situ)로 형성될 수 있다. 에피층들이 서로 인-시튜로 형성되면, 두 층의 형성과정이 진공으로 연결되어 있으므로 두 층 사이에 산화막 등이 형성되지 않고 바로 각 에피층을 형성시킬 수 있게 된다.
상술한 제조방법과 같이, 에피층을 형성하기 전에 웨이퍼 기판(110)을 어닐함으로써, 에피층으로 산소 석출물이 침투하는 것을 방지할 수 있게 된다. 또한, 웨이퍼 기판(110)을 프리-어닐한 후에 어닐하기 때문에 더욱 많은 산소 석출물을 생성할 수 있게 된다.
이와 같은 과정을 거쳐, 금속 오염이 적은 깨끗한 에피택셜 웨이퍼를 제조할 수 있게 된다.
또한, 에피택셜 웨이퍼 제조장치는 상술한 제조 방법을 이용하여 에피택셜 웨이퍼를 제조할 수 있게 된다.
이하에서는 도 7a 내지 도 7d를 참고하여, 도 2의 제조방법을 적용하여 에피택셜 웨이퍼가 제조되는 과정을 설명한다. 도 7a 내지 도 7d는 본 발명의 일 실시예에 따른, p- 웨이퍼 기판, p++ 에피층, p-에피층을 포함하는 에피택셜 웨이퍼의 제조 과정을 도시한 도면이다.
도 7a에 도시된 바와 같이, 먼저, 웨이퍼 기판(110)으로 p- 기판(710)을 준비한다. 그리고, p- 기판(710)을 제1 기체 분위기에서 프리-어닐하고, 그 후에 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐하면, 도 7b에 도시된 바와 같이 p-기판(710)에 산소 석출물이 발생하게 된다.
그 후에, 도 7c와 같이, p- 기판(710) 상에 제1 에피층(120)으로 p++ 에피층(720)을 형성시킨다. 그리고, 도 7d와 같이, p++ 에피층(720) 상에 제2 에피층(130)으로 p- 에피층(730)을 형성시킨다.
이와 같은 과정을 통해, p- 기판(710), p++ 에피층(720), p- 에피층(730)으로 구성된 에피택셜 웨이퍼를 제조할 수 있게 된다. 또한, 이와 같이 제조된 에피택셜 웨이퍼는 p++ 에피층(720) 및 p- 에피층(730)에 금속 오염 물질이 거의 포함되어 있지 않다. 또한, 상업용 에피택셜 웨이퍼의 p++ 기판 및 p- 에피층의 역할을 도 7d의 p++ 에피층(720) 및 p- 에피층(730)이 대행할 수 있기 때문에, 상업용 에팩셜 웨이퍼와 동일한 용도로 사용할 수 있게 된다.
따라서, 상술한 과정을 통해 제조된 에피택셜 웨이퍼는 깨끗한 웨이퍼가 요구되는 CMOS 광센서 또는 DRAM의 제조시에 이용될 경우, 암전류나 불량화소의 수를 감소시킬 수 있게 된다.
한편, 본 실시예에서는 프리-어닐 과정을 거친 후에 어닐을 하여 도 7b의 p- 기판(710)에 산소 석출물을 생성하는 것으로 설명하였으나, 프리-어닐 과정을 거치지 않고, 바로 어닐을 하여 도 7b의 p- 기판에 산소 석출물을 생성할 수도 있음은 물론이다.
이하에서는, 도 7a 내지 도 7d의 경우 이외의 다양한 구조의 에피택셜 웨이퍼들에 대해 설명한다. 도 8 내지 도 12는 2개의 에피층을 포함하는 에피택셜 웨이퍼에 대해 도시하고 있다.
도 8은 본 발명의 일 실시예에 따른, n- 웨이퍼 기판(810), n++ 에피층(820), n- 에피층(830)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, n- 웨이퍼 기판(810)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 n- 웨이퍼 기판(810), n++ 에피층(820), n- 에피층(830)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 9는 본 발명의 일 실시예에 따른, p++ 웨이퍼 기판(910), p+ 에피층(920), p- 에피층(930)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, p++ 웨이퍼 기판(910)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 p++ 웨이퍼 기판(910), p+ 에피층(920), p- 에피층(930)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 10은 본 발명의 일 실시예에 따른, p++ 웨이퍼 기판(1010), p+ 에피층(1020), n- 에피층(1030)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, p++ 웨이퍼 기판(1010)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 p++ 웨이퍼 기판(1010), p+ 에피층(1020), n- 에피층(1030)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 11은 본 발명의 일 실시예에 따른, n++ 웨이퍼 기판(1110), n+ 에피층(1120), n- 에피층(1130)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, n++ 웨이퍼 기판(1110)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 n++ 웨이퍼 기판(1110), n+ 에피층(1120), n- 에피층(1130)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 12는 본 발명의 일 실시예에 따른, n++ 웨이퍼 기판(1210), n+ 에피층(1220), p- 에피층(1230)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기 에서, n++ 웨이퍼 기판(1210)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 n++ 웨이퍼 기판(1210), n+ 에피층(1220), p- 에피층(1230)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
이와 같이, 웨이퍼 기판과 2개의 에피층을 포함하는 에피택셜 웨이퍼를 제조할 수 있다.
이하에서는 도 13 내지 도 18을 참고하여, 웨이퍼 기판과 1개의 에피층을 포함하는 구조의 에피택셜 웨이퍼들에 대해 설명한다.
도 13은 본 발명의 일 실시예에 따른, p- 웨이퍼 기판(1310), p- 에피층(1320)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, p- 웨이퍼 기판(1310)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 p- 웨이퍼 기판(1310), p- 에피층(1320)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 14는 본 발명의 일 실시예에 따른, p- 웨이퍼 기판(1410), n- 에피층(1420)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, p- 웨이퍼 기판(1410)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 p- 웨이퍼 기판(1410), n- 에피 층(1420)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 15은 본 발명의 일 실시예에 따른, n- 웨이퍼 기판(1510), n- 에피층(1520)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, n- 웨이퍼 기판(1510)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 n- 웨이퍼 기판(1510), n- 에피층(1520)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 16은 본 발명의 일 실시예에 따른, n- 웨이퍼 기판(1610), p- 에피층(1620)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, n- 웨이퍼 기판(1610)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 n- 웨이퍼 기판(1610), p- 에피층(1620)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 17은 본 발명의 일 실시예에 따른, p++ 웨이퍼 기판(1710), p- 에피층(1720)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, p++ 웨이퍼 기판(1710)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 p++ 웨이퍼 기판(1710), p- 에피층(1720)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 18은 본 발명의 일 실시예에 따른, n++ 웨이퍼 기판(1810), n- 에피 층(1820)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, n++ 웨이퍼 기판(1810)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 n++ 웨이퍼 기판(1810), n- 에피층(1820)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
이와 같이, 웨이퍼 기판과 1개의 에피층을 포함하는 에피택셜 웨이퍼를 제조할 수도 있다.
이하에서는, 도 19 내지 도 22를 참고하여, 웨이퍼 기판과 3개의 에피층을 포함하는 에피택셜 웨이퍼에 대해 설명한다.
도 19는 본 발명의 일 실시예에 따른, p- 웨이퍼 기판(1910), p++ 에피층(1920), p+ 에피층(1930), p- 에피층(1940)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, p- 웨이퍼 기판(1910)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 p- 웨이퍼 기판(1910), p++ 에피층(1920), p+ 에피층(1930), p- 에피층(1940)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 20은 본 발명의 일 실시예에 따른, p- 웨이퍼 기판(2010), p++ 에피층(2020), p+ 에피층(2030), n- 에피층(2040)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, p- 웨이퍼 기판(2010)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 p- 웨이퍼 기판(2010), p++ 에피층(2020), p+ 에피층(2030), n- 에피층(2040)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 21은 본 발명의 일 실시예에 따른, n- 웨이퍼 기판(2110), n++ 에피층(2120), n+ 에피층(2130), n- 에피층(2140)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, n- 웨이퍼 기판(2110)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 n- 웨이퍼 기판(2110), n++ 에피층(2120), n+ 에피층(2130), n- 에피층(2140)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
도 22는 본 발명의 일 실시예에 따른, n- 웨이퍼 기판(2210), n++ 에피층(2220), n+ 에피층(2230), p- 에피층(2240)으로 구성된 에피택셜 웨이퍼를 도시한 도면이다. 여기에서, n- 웨이퍼 기판(2110)은 프리-어닐 단계를 거친 후에 어닐 단계가 수행되어, 더욱 많은 산소 석출물이 생성되고, 그에 따라 더욱 많은 금속 오염 물질이 제거된다. 따라서, 도 2의 제조방법을 이용하여, 금속 오염이 적은 n- 웨이퍼 기판(2210), n++ 에피층(2220), n+ 에피층(2230), p- 에피층(2240)으로 구성된 에피택셜 웨이퍼를 제조할 수도 있다.
이와 같이, 웨이퍼 기판과 3개의 에피층을 포함하는 구조의 에피택셜 웨이퍼를 제조할 수도 있다.
본 발명의 다양한 실시예들에 따라 제조된 에피택셜 웨이퍼는 다양한 반도체 소자의 제조에 이용될 수 있다. 예를 들어, CCD(Charge Coupled Device), CIS(CMOS Image Sensor), LDI(LCD Driver IC) 소자, 각종 시스템 IC, DRAM(Direct Random Access Memory), 플래시 메모리 소자 등의 제조에 사용될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
도 1은 본 발명의 일 실시예에 따른, 에피택셜 웨이퍼의 단면을 도시한 도면,
도 2는 본 발명의 일 실시예에 따른, 에피택셜 웨이퍼 제조방법을 설명하기 위한 흐름도,
도 3은 본 발명의 일 실시예에 따른, 웨이퍼 기판을 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 어닐했을 때 웨이퍼 기판 내에 산소 석출물이 형성된 것을 도시한 도면,
도 4는 본 발명의 일 실시예에 따른, 초기 산소 농도에 따른 어닐에 의한 산소 석출물의 생성 정도를 도시한 도면,
도 5a는 본 발명의 일 실시예에 따른, 질소 분위기에서 프리-어닐된 경우 웨이퍼 기판의 산소 석출물의 양을 도시한 도면,
도 5b는 본 발명의 일 실시예에 따른, 아르곤 분위기에서 프리-어닐된 경우 웨이퍼 기판의 산소 석출물의 양을 도시한 도면,
도 5c는 본 발명의 일 실시예에 따른, 수소 분위기에서 프리-어닐된 경우 웨이퍼 기판의 산소 석출물의 양을 도시한 도면,
도 6a는 본 발명의 일 실시예에 따른, 어닐 온도에 따른 산소 석출물의 핵의 생성 밀도를 도시한 그래프,
도 6b는 본 발명의 일 실시예에 따른, 어닐 시간에 따른 산소 석출물의 밀도를 도시한 그래프,
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른, p- 웨이퍼 기판, p++ 에피층, p-에피층을 포함하는 에피택셜 웨이퍼의 제조 과정을 도시한 도면,
도 8은 본 발명의 일 실시예에 따른, n- 웨이퍼 기판, n++ 에피층, n- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 9는 본 발명의 일 실시예에 따른, p++ 웨이퍼 기판, p+ 에피층, p- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 10은 본 발명의 일 실시예에 따른, p++ 웨이퍼 기판, p+ 에피층, n- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 11은 본 발명의 일 실시예에 따른, n++ 웨이퍼 기판, n+ 에피층, n- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 12는 본 발명의 일 실시예에 따른, n++ 웨이퍼 기판, n+ 에피층, p- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 13은 본 발명의 일 실시예에 따른, p- 웨이퍼 기판, p- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 14는 본 발명의 일 실시예에 따른, p- 웨이퍼 기판, n- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 15은 본 발명의 일 실시예에 따른, n- 웨이퍼 기판, n- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 16은 본 발명의 일 실시예에 따른, n- 웨이퍼 기판, p- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 17은 본 발명의 일 실시예에 따른, p++ 웨이퍼 기판, p- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 18은 본 발명의 일 실시예에 따른, n++ 웨이퍼 기판, n- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 19는 본 발명의 일 실시예에 따른, p- 웨이퍼 기판, p++ 에피층, p+ 에피층, p- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 20은 본 발명의 일 실시예에 따른, p- 웨이퍼 기판, p++ 에피층, p+ 에피층, n- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 21은 본 발명의 일 실시예에 따른, n- 웨이퍼 기판, n++ 에피층, n+ 에피층, n- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면,
도 22는 본 발명의 일 실시예에 따른, n- 웨이퍼 기판, n++ 에피층, n+ 에피층, p- 에피층으로 구성된 에피택셜 웨이퍼를 도시한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 웨이퍼 기판 120 : 제1 에피층
130 : 제2 에피층

Claims (29)

  1. 웨이퍼 기판을 준비하는 기판 준비단계;
    상기 기판 준비 단계 이후, 상기 웨이퍼 기판을 제1 기체의 분위기에서 600℃ 내지 1200℃의 온도로 어닐(anneal)하는 프리-어닐(pre-anneal)단계;
    상기 프리-어닐 단계를 거친 상기 웨이퍼 기판을 질소 분위기 또는 질소와 산소의 혼합기체 분위기에서 550℃ 내지 850℃의 온도로 DZ(Denuded Zone) 어닐하여 상기 산소 석출물에서 핵을 생성시키는 제1 DZ 어닐단계;
    상기 제1 DZ 어닐단계를 거친 상기 웨이퍼 기판을 900℃ 내지 1200℃의 온도로 DZ 어닐하여 상기 산소 석출물에서 생성된 핵을 성장시키는 제2 DZ 어닐 단계; 및
    상기 제2 DZ 어닐단계를 거친 상기 웨이퍼 기판 상에 적어도 하나의 에피층을 형성하는 에피층 형성단계;를 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  2. 제1항에 있어서,
    상기 제1 기체는,
    질소(N2), 아르곤(Ar) 및 수소(H2)로 구성된 그룹 중에서 선택되는 기체를 1종 이상 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  3. 제2항에 있어서,
    상기 제1 기체는,
    산소를 더 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  4. 제1항에 있어서,
    상기 프리-어닐 단계는,
    급속 열처리(RTA : Rapid Thermal Anneal) 방식, 퍼니스(Furnace) 어닐방식 및 플라즈마(Plasma)처리 방식 중 어느 하나에 의해 수행되는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  5. 제4항에 있어서,
    상기 프리-어닐 단계는,
    상기 급속 열처리(RTA : Rapid Thermal Anneal) 방식 또는 상기 퍼니스(Furnace) 어닐방식에 의해 수행될 경우, 800℃ 내지 1200℃에서 수행되는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  6. 제4항에 있어서,
    상기 프리-어닐 단계는,
    상기 플라즈마(Plasma)처리 방식에 의해 수행될 경우, 600℃ 내지 800℃에서 수행되는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 DZ 어닐 단계 및 상기 제2 DZ 어닐 단계에서 발생된 산화막을 제거하는 산화막 제거단계;를 더 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  12. 제11항에 있어서,
    상기 산화막 제거단계는,
    식각용액을 사용하여 산화막을 제거하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  13. 제1항에 있어서,
    상기 에피층 형성단계는,
    상기 웨이퍼 기판 상에 제2 도핑농도를 갖는 제1 에피층을 형성하는 제1 에피층 형성단계;를 포함하고,
    상기 제2 도핑농도는,
    p++, p+, p-, n++, n+, 및 n- 중 어느 하나인 것을 특징으로 하는 에피텍셜 웨이퍼 제조방법.
  14. 제13항에 있어서,
    상기 에피층 형성단계는,
    상기 제1 에피층 상에 제3 도핑농도를 갖는 제2 에피층을 형성하는 제2 에피층 형성단계;를 더 포함하고,
    상기 제3 도핑농도는,
    p++, p+, p-, n++, n+, 및 n- 중 어느 하나인 것을 특징으로 하는 에피텍셜 웨이퍼 제조방법.
  15. 제14항에 있어서,
    상기 웨이퍼 기판은,
    p++, p+, p-, n++, n+, 및 n- 중 어느 하나인 제1 도핑농도를 가지고,
    상기 제1 에피층의 제2 도핑농도는,
    p++, p+, p-, n++, n+, 및 n- 중 상기 제1 도핑 농도보다 높은 도핑 농도이고,
    상기 제2 에피층의 제3 도핑농도는,
    p++, p+, p-, n++, n+, 및 n- 중 상기 제2 도핑 농도보다 낮은 도핑 농도인 것을 특징으로 하는 에피텍셜 웨이퍼 제조방법.
  16. 제14항에 있어서,
    상기 제1 에피층 형성단계와 제2 에피층 형성단계는 서로 인-시튜(in-situ)로 수행되는 것을 특징으로 하는 에피텍셜 웨이퍼 제조방법.
  17. 제14항에 있어서,
    상기 에피층 형성단계는,
    상기 제2 에피층 상에 제4 도핑농도를 갖는 제3 에피층을 형성하는 제3 에피층 형성단계;를 더 포함하고,
    상기 제4 도핑농도는,
    p++, p+, p-, n++, n+, 및 n- 중 어느 하나인 것을 특징으로 하는 에피텍셜 웨이퍼 제조방법.
  18. 제17항에 있어서,
    상기 제3 에피층 형성단계는 상기 제2 에피층 형성단계와 서로 인-시튜(in-situ)로 수행되는 것을 특징으로 하는 에피텍셜 웨이퍼 제조방법.
  19. 삭제
  20. 삭제
  21. 제1항에 있어서,
    상기 프리-어닐(pre-anneal)단계는 상기 웨이퍼 기판에 초기산소 농도가 8 내지 12 PPM 을 갖도록 어닐하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  22. 웨이퍼 기판을 준비하는 기판 준비단계;
    상기 기판 준비 단계 이후, 상기 웨이퍼 기판을 제1 온도로 어닐(anneal)하는 프리-어닐(pre-anneal)단계;
    상기 제1 온도보다 낮은 제2 온도로 DZ(Denuded Zone) 어닐하여 산소 석출물에서 핵을 생성시키는 제1 DZ 어닐단계;
    상기 제2 온도보다 높은 제3온도로 DZ 어닐하여 상기 산소 석출물에서 생성된 핵을 성장시키는 제2 DZ 어닐 단계; 및
    상기 제2 DZ 어닐단계를 거친 상기 웨이퍼 기판 상에 제1에피층 및 제2에피층을 순차적으로 형성하는 에피층 형성단계;를 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  23. 제22항에 있어서,
    상기 에피층 형성단계는, 상기 제1에피층의 농도가 상기 제2에피층의 농도보다 더 높은 도핑 농도인 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  24. 제22항에 있어서,
    상기 제1 온도는 800℃ 내지 1200℃의 온도로 실시하며,
    상기 제2 온도는 550℃ 내지 850℃의 온도로 실시하며,
    상기 제3 온도는 900℃ 내지 1200℃의 온도로 실시하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  25. 웨이퍼 기판을 준비하는 기판 준비단계;
    상기 기판 준비 단계 이후, 상기 웨이퍼 기판에 초기산소 농도가 8 내지 12 PPM 을 갖도록 어닐하는 프리-어닐(pre-anneal)단계;
    상기 프리-어닐 단계를 거친 웨이퍼 기판을 어닐하는 어닐 단계; 및
    상기 어닐단계를 거친 상기 웨이퍼 기판 상에 고농도로 제1에피층을 형성하는 단계; 및
    상기 제1에피층 상에 저농도로 제2에피층을 형성하는 단계;를 포함하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  26. 제25항에 있어서,
    상기 프리-어닐단계는 질소 기체의 분위기에서 600℃ 내지 1200℃의 온도로 어닐(anneal)하는 것을 특징으로 하는 에피택셜 웨이퍼 제조방법.
  27. 산소 농도가 8 내지 12 PPM 을 갖는 웨이퍼 기판;
    상기 웨이퍼 기판 상에 고농도로 제1에피층; 및
    상기 제1에피층 상에 저농도로 제2에피층;을 포함하는 것을 특징으로 하는 에피택셜 웨이퍼.
  28. 제27항에 있어서,
    산소 농도가 8 내지 12 PPM 을 갖는 웨이퍼 기판은 프리-어닐단계를 거쳐서 형성되는 것을 특징으로 하는 에피택셜 웨이퍼.
  29. 제28항에 있어서,
    상기 프리-어닐단계에서 산소석출물이 발생하는 것을 특징으로 하는 에피택셜 웨이퍼.
KR1020080084393A 2008-08-28 2008-08-28 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자 KR101184380B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080084393A KR101184380B1 (ko) 2008-08-28 2008-08-28 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080084393A KR101184380B1 (ko) 2008-08-28 2008-08-28 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자

Publications (2)

Publication Number Publication Date
KR20100025728A KR20100025728A (ko) 2010-03-10
KR101184380B1 true KR101184380B1 (ko) 2012-09-20

Family

ID=42177158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080084393A KR101184380B1 (ko) 2008-08-28 2008-08-28 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자

Country Status (1)

Country Link
KR (1) KR101184380B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190011475A (ko) * 2017-07-25 2019-02-07 에스케이실트론 주식회사 웨이퍼 제조 방법 및 웨이퍼
DE102017213587A1 (de) * 2017-08-04 2019-02-07 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zur Herstellung der Halbleiterscheibe

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114176A (ja) * 1998-10-06 2000-04-21 Komatsu Electronic Metals Co Ltd Ｐ／ｐ− エピタキシャルウェーハ及びその製造方法
KR100542799B1 (ko) * 1996-07-09 2006-03-23 어플라이드 머티어리얼스, 인코포레이티드 반도체웨이퍼상에서막을형성하는방법
KR100793607B1 (ko) * 2006-06-27 2008-01-10 매그나칩 반도체 유한회사 에피텍셜 실리콘 웨이퍼 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100542799B1 (ko) * 1996-07-09 2006-03-23 어플라이드 머티어리얼스, 인코포레이티드 반도체웨이퍼상에서막을형성하는방법
JP2000114176A (ja) * 1998-10-06 2000-04-21 Komatsu Electronic Metals Co Ltd Ｐ／ｐ− エピタキシャルウェーハ及びその製造方法
KR100793607B1 (ko) * 2006-06-27 2008-01-10 매그나칩 반도체 유한회사 에피텍셜 실리콘 웨이퍼 및 그 제조방법

Also Published As

Publication number Publication date
KR20100025728A (ko) 2010-03-10

Similar Documents

Publication Publication Date Title
JP4650584B2 (ja) 固体撮像素子およびその製造方法
CN1828836B (zh) 外延半导体衬底的制造方法和半导体器件的制造方法
TWI549188B (zh) 半導體磊晶晶圓的製造方法、半導體磊晶晶圓及固體攝影元件的製造方法
US20090017291A1 (en) Silicon epitaxial wafer and production method for same
WO2010016457A1 (ja) エピタキシャルシリコンウェーハ及びその製造方法
JP5273764B2 (ja) エピタキシャルシリコンウェーハ及びその製造方法
JP2010010615A (ja) 固体撮像素子用シリコン基板およびその製造方法
TWI412083B (zh) 矽基板及其製造方法
TW201500603A (zh) 矽磊晶晶圓及矽磊晶晶圓的製造方法
KR20090095493A (ko) 실리콘 기판의 제조방법
JPH09199416A (ja) 半導体基板とその製造方法
JP5439801B2 (ja) エピタキシャルウェーハ及びその製造方法
KR101028683B1 (ko) 실리콘 기판과 그 제조 방법
KR101184380B1 (ko) 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자
US20110300371A1 (en) Epitaxial substrate and method for producing same
US20110049664A1 (en) Epitaxial substrate for back-illuminated image sensor and manufacturing method thereof
US20070140828A1 (en) Silicon wafer and method for production of silicon wafer
JP4270713B2 (ja) シリコンエピタキシャルウェーハの製造方法
JP2003100760A (ja) エピタキシャルシリコンウェハおよびその製造方法
TW202134488A (zh) 半導體基板的製造方法及半導體基板
JP5830215B2 (ja) エピタキシャルウエーハ並びにその製造方法
TW201909246A (zh) 晶圓製造方法和晶圓
JP2007335591A (ja) 半導体基板、半導体基板の製造方法、固体撮像素子及び固体撮像素子の製造方法
JP2011096979A (ja) シリコンウェーハ及びその製造方法
JPH11243093A (ja) シリコンエピタキシャルウェーハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160817

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180820

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190819

Year of fee payment: 8