WO2004107434A1 - 配線構造およびその製造方法 - Google Patents

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Yoshihiro Hayashi
Yoshimichi Harada
Fuminori Ito
Hiroto Ohtake
Tatsuya Usami
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Definitions

  • the present invention relates to a wiring structure of a multilayer wiring and a method of manufacturing the same, and more particularly to a wiring of a multilayer wiring having a trench wiring (damascene wiring) structure using a film having a lower dielectric constant than a silicon oxide film as an interlayer insulating film.
  • the present invention relates to a structure and a manufacturing method thereof. Background art
  • a 1 or A 1 alloy has been widely used as a conductive material of a semiconductor integrated circuit (LSI).
  • a silicon oxide film (Si 2 film) has been widely used as an insulating film between wirings and between wiring layers.
  • Cu copper
  • a silicon oxide film containing an organic substance having a low dielectric constant or pores has been used as an insulating film between wirings and between wiring layers.
  • S i 0 2 film 802 As shown in FIG. 1 A, on a substrate in which a semiconductor element is formed on the i N film 801 (not shown), S i 0 2 film 802, Cu film 803, T a / T aN film 804, the lower layer consisting of forming a wiring, S i N film 805, S i O ⁇ 806, S i oN film 807, S i 0 2 film 808 thereon, but are formed in this order.
  • a dual damascene groove 809 is formed using a photoresist and reactive ion etching.
  • the via-first process is a process in which a via is opened first and a photoresist is applied to the upper surface of the opened via to form a groove pattern.
  • the trench first process is a process in which a groove is opened first and a photoresist is applied to the upper surface of the opened groove to form a via pattern.
  • a Ta / TaN film 810 having a thickness of 30 nm is deposited on the entire surface by using a PVD method (Physica1VaorDeposition method). Then, a 100-nm-thick Cu seed layer is deposited using the sputtering method without exposure to the atmosphere. Next, Cu is deposited using an electric field plating method. Heat treatment is performed at a temperature of about 200 ° C. to about 400 for about 5 to 30 minutes to form embedded Cu 811.
  • a CMP method (Chemical Mechainica1Polishinng method) is performed to remove excess Cu by polishing (Cu-CMP), and a second Cu wiring 812 is formed.
  • the conductor barrier layer used in these damascene processes has a relatively high melting point.
  • Metals such as titanium (T ⁇ ) and tantalum (Ta), and their nitrides, or those obtained by laminating them are used. This is because of the high ability to prevent the diffusion of Cu used in these barrier layers, good adhesion to the underlying insulator and Cu wiring, and thermal stability in the process. is there.
  • the wiring becomes smaller than 0.1 zm for the wiring width and the diameter of the via hole.
  • the increase in wiring capacitance due to miniaturization is becoming a serious problem that causes wiring delay, increased crosstalk, and increased power consumption. Therefore, the reduction of inter-wiring capacitance by replacing the interlayer insulating film S i 0 2 in the low dielectric constant material has been demanded.
  • the semiconductor device manufactured in this manner has the following problems.
  • the side surface and the wiring bottom at the time of forming the Cu wiring are covered with a barrier metal film having Cu diffusion resistance. This demonstrated that Cu diffusion into the insulating film was prevented, and highly reliable wiring was obtained.
  • barrier metal films conventionally used have been formed by the PVD method typified by the sputtering method as described above.
  • low dielectric constant films include HSQ (Hydrogen Silsesquioxane) film, MSQ (Methyl Silsesquioxane) film, and CDO (Carton doped oxide). )) Or porous membranes. Then, it is formed by a spin coating method or a CVD method. These low dielectric constant films are characterized by low density, and some have pores of 1 nm or more.
  • the gaseous material can be easily removed from the wiring groove or from the side of the via hole by a porous material.
  • the barrier metal layer that enters the insulating film and is supposed to be formed on the trench or the side surface of the via hole will also be deposited inside the insulating film, degrading the leakage current between wires, insulation resistance, and reliability. Had a problem. '
  • the insulating film covering the side surface may be, for example, a fluorocarbon film described in Japanese Patent Application Laid-Open No. 2000-174940.
  • a fluorocarbon film described in Japanese Patent Application Laid-Open No. 2000-174940.
  • the adhesion between the metal wiring and the porous film was reduced due to generation of outgas from the film (see Fig. 2F). Therefore, there has been a demand for a technique capable of protecting the side surface of the porous insulating film without deteriorating the adhesion between the metal wiring and the porous insulating film. Disclosure of the invention
  • an object of the present invention is to cover a side surface of a metal wiring with an insulating barrier layer when forming a fine metal wiring containing copper as a main component inside the porous insulating film, thereby forming a porous insulating film.
  • An object of the present invention is to provide a metal wiring structure for preventing the diffusion of Cu into the inside, keeping the leakage current between wirings low, maintaining high insulation reliability, and providing a highly reliable and highly integrated circuit, and a method of manufacturing the same.
  • At least one metal wire and at least one metal connection formed by filling a metal in a wiring groove and a via hole formed in an insulating film on a substrate on which a semiconductor element is formed.
  • a wiring structure of a multilayer wiring in which a plurality of unit wiring structures having plugs are stacked, in at least one of the unit wiring structures, between at least one of the metal wiring and the metal connection plug and an interlayer insulating film, An insulating barrier layer containing an organic material is inserted to provide a wiring structure in which at least a part of at least one side surface of the metal wiring and the metal connection plug is covered with the insulating barrier layer. is there.
  • the insulating barrier layer may further include silicon atoms.
  • the metal may be copper
  • the metal wiring may be a copper wiring
  • the metal connection plug may be a copper connection plug.
  • a first insulating film on at least one of the copper wiring and the copper connection plug An interlayer insulating film in which a porous insulating film and a second insulating film are sequentially laminated is formed, and a wiring groove formed through the first insulating film, the porous insulating film, and the second insulating film. And at least a part of at least one side surface of the peer hole is covered with the insulating barrier layer containing the organic substance, and the carbon content of the organic substance is the first insulating film and the second insulating film. It is preferable to have more than this.
  • an interlayer insulating film in which a first insulating film, a third insulating film, a fourth insulating film, a porous insulating film, and a second insulating film are sequentially laminated on the copper wiring; Side surfaces of wiring grooves formed through the insulating film and the porous insulating film, and via holes formed through the fourth insulating film, the via interlayer insulating film, and the first insulating film At least a part of the side surface of the first insulating film is covered with the insulating barrier layer containing the organic substance, and the carbon content of the organic substance is the first insulating film, the second insulating film, and the fourth It is preferable that the number is larger than that of the insulating film.
  • the insulating barrier layer may further include silicon atoms. It is preferable that the insulating barrier layer containing an organic substance contains silicon atoms in a range smaller than that of the first insulating film, the second insulating film, and the fourth insulating film.
  • the porous insulating film is a porous film having a relative dielectric constant of 3.0 or less. It is preferable that the third insulating film and the fourth insulating film are made of the same material.
  • the insulating barrier layer containing an organic substance is an organic substance containing a Si— ⁇ bond.
  • the insulating barrier layer containing an organic substance is an organic substance containing silicon within a range of 1 atm% to 10 atm%.
  • the insulating barrier layer containing the organic substance is a divinylsiloxane benzocyclobutene film.
  • the insulating and insulating barrier layer containing the organic material described above is
  • the SL multi porous porous membrane insulation insulating border membrane film is a multi-porous porous membrane SS ⁇ OO CC HH film film in ah Ruruko and force in at SS Ii_ ⁇ _ ⁇ 22 film layer You can leave it in good shape. .
  • the first insulating film is a SiCN film
  • the second 'insulating film is Si0 A 2 layer
  • the porous insulating film is porous S i OCH film
  • the third insulating film is a porous S i OCH film
  • the fourth insulating film is in S i 0 2 film It is preferred.
  • Insulating Paglia layer including the organic material is a divinyl siloxane benzocyclobutene film
  • said first insulating film is S i CN film
  • said second insulating film is S i 0 2 film
  • the porous insulating film is porous S I_ ⁇ _CH film
  • the third insulating film is nonporous S i OCH film
  • the fourth insulating film is S I_ ⁇ 2 film.
  • the insulating barrier layer containing an organic substance is made of carbon, silicon, and an organic substance.
  • both the first insulating film and the second insulating film are made of the same material.
  • the first insulating film and the second insulating film are all made of the same material, and are made of any one of SiCN, SiC, SiCNH, SiCH, SiOCH Is preferred.
  • a porous insulating film and a second insulating film provided on the porous insulating film are penetrated.
  • a metal wiring containing Cu as a main component and a first insulating film formed on the second insulating film, wherein the first insulating film and the second An object of the present invention is to provide a wiring structure in which an insulating film is formed from the same material.
  • the same material forming the first insulating film and the second insulating film is mainly composed of a material mainly composed of silicon carbide, a material mainly composed of silicon nitride, and a material mainly composed of silicon carbonitride. It is preferable to be composed of any one of the following materials.
  • a third aspect of the present invention has a wiring and a connection plug formed by filling a wiring groove and a via hole formed in an insulating film on a substrate on which a semiconductor element is formed with a metal wiring containing copper as a main component.
  • the insulating barrier layer containing the organic substance is preferably formed by a plasma polymerization method.
  • a fourth aspect of the present invention has a wiring and a connection plug formed by filling a wiring groove and a via hole formed in an insulating film on a substrate on which a semiconductor element is formed with a metal wiring containing copper as a main component.
  • a method for manufacturing a multilayer wiring in which a plurality of unit wiring structures are stacked a first insulating film, a third insulating film, a fourth insulating film, a porous insulating film, and a second insulating film are sequentially stacked on a copper wiring.
  • the insulating barrier layer containing the organic substance is preferably formed by a plasma polymerization method.
  • the present invention comprising the above (multilayer) wiring structure and the method of forming the wiring structure, the technology is improved as follows.
  • the composition is controlled and silicon is contained within a smaller range than the first insulating film, the second insulating film, and the fourth insulating film.
  • silicon is contained within a smaller range than the first insulating film, the second insulating film, and the fourth insulating film.
  • FIGURES 1A to 1D are partial longitudinal sectional views showing a series of steps in a first conventional semiconductor device manufacturing method.
  • 2A to 2F are partial vertical cross-sectional views of a semiconductor device illustrating problems of a conventional semiconductor device.
  • 3A to 3F are partial longitudinal sectional views showing a series of steps in a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 4A is a partial longitudinal sectional view showing etching of the insulating barrier layer of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4B is a view showing the relationship between the in-film carbon content and the Y-direction etching rate in the step of etching the insulating barrier layer shown in FIG. 4A.
  • FIG. 4C is a diagram showing the relationship between the silicon content in the film and the X-direction etching rate in the step of etching the insulating barrier layer shown in FIG. 4A.
  • FIG. 4D is a diagram showing the relationship between the carbon content in the film and the etching rate in the step of etching the cap film shown in FIG. 4A.
  • 5A to 5I are partial longitudinal sectional views showing a series of steps in a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 6A is a partial longitudinal sectional view showing the etching of the insulating barrier layer of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 6B is a diagram showing the relationship between the in-film carbon content and the Y-direction etching rate in the step of etching the insulating barrier layer shown in FIG. 6A.
  • FIG. 6C ′ is a view showing the relationship between the silicon content in the film and the X-direction etching rate in the step of etching the insulating barrier layer shown in FIG. 6A.
  • FIG. 6D is a diagram showing the relationship between the carbon content in the film and the etching rate in the etching step of the cap film shown in FIG. 6A.
  • FIG. 7A is a semiconductor device according to a third embodiment of the present invention, and is a partial longitudinal sectional view showing a modification of the semiconductor device shown in FIG. 51.
  • FIG. 7B is a semiconductor device according to the third embodiment of the present invention, and is a partial longitudinal sectional view showing a modification of the semiconductor device shown in FIG. 7A.
  • FIG. 7C shows a semiconductor device according to the third embodiment of the present invention.
  • FIG. 39 is a partial vertical sectional view showing a further modification of the semiconductor device shown in FIG.
  • FIG. 7D is a partial longitudinal sectional view showing a semiconductor device according to a third embodiment of the present invention, which is a further modification of the semiconductor device shown in FIG. 51.
  • FIG. 7E is a partial longitudinal sectional view showing a semiconductor device according to a third embodiment of the present invention, and showing a further modification of the semiconductor device shown in FIG. 7B.
  • FIG. 7F is a partial vertical cross-sectional view showing a semiconductor device according to a third embodiment of the present invention, which is a further modification of the semiconductor device shown in FIG. 7B.
  • 8A to 8F are partial longitudinal sectional views showing a series of steps in a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
  • 9A to 9F are partial longitudinal sectional views showing a series of steps in a method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 1OA is a schematic diagram showing a cross-sectional structure of a first sample for measuring a leak current of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 10B is a schematic diagram showing a cross-sectional structure of a second sample for measuring a leak current of the semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 10C is a schematic diagram showing a cross-sectional structure of a third sample for measuring a leak current of the semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 11 is a diagram showing the results of measuring the leak current of the first to third samples shown in FIGS. 10A to 10C of the semiconductor device according to the sixth embodiment of the present invention.
  • 12A to 12D are partial longitudinal sectional views showing a series of steps in a method for manufacturing a semiconductor device according to the first comparative example.
  • FIG. 13 is a diagram showing a result of comparing the initial dielectric strength of each wiring structure.
  • FIG. 14 is a diagram showing a test result of TDDB (Time Dependence) between the wirings.
  • Figure 3 A to Figure 3F is a partial vertical cross-sectional view showing a series of steps in the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • the wiring structure according to the first embodiment of the present invention on a substrate (not shown) on which a semiconductor element is formed, on an etch stop film 401 as a fourth insulating film,
  • the first Cu wiring 404 surrounded by a porous insulating film 402, a hard mask film 403 as a second insulating film, an insulating barrier layer 406, and a non-metal film 405, Is formed.
  • a first insulating film 407 is formed. Further, a via interlayer insulating film 408 as a third insulating film is laminated on the first insulating film 407, and a fourth insulating film 409 is deposited on the via interlayer insulating film 408. Then, a porous insulating film 410 is deposited on the fourth insulating film 409, and a second insulating film 411 is formed on the porous insulating film 410.
  • the first insulating film 407 has a role of a cap film for preventing oxidation of the Cu wiring, and contains at least one or more silicon carbide, or a compound thereof, or carbon or hydrogen in the compound. It is an organic compound or a compound obtained by laminating them, and may contain oxygen in some cases. For example, SiC, SiCN, SiNH, SiCN, and the like.
  • Fourth insulating film 4 0 1 and 4 0 9 serves etch stop film.
  • Example example if S i 0 2 film or S i C film, S i CN film, a S i OCH film.
  • the second insulating films 403 and 411 serve as a hard mask film for protecting the porous insulating film during etching and Cu-CMP, for example, a SiO 2 film, a SiC film, and a SiC film. i CN film and Si ⁇ CH film.
  • the first insulating film is referred to as a cap film
  • the fourth insulating film is referred to as an etch stop film
  • the second insulating film is referred to as a hard mask film, depending on the role of each film.
  • the insulating barrier layer 406 include a layer composed of an organic substance, a layer composed of silicon and carbon and an organic substance, a layer composed of an organic substance having a Si-0 bond, and an organic substance containing silicon in a range of 1 to 10 atm%.
  • an organic film formed by plasma polymerization using plasma CVD or DVS-BCB as a raw material for example, BCB (benzocyclobutene; hereinafter, referred to as BCB) may be used. Details will be described later with reference to FIG. 3C.
  • BCB benzocyclobutene
  • the porous insulating films 402 and 410 are preferably at least one or more low-dielectric-constant porous films, for example, films having a relative dielectric constant of 2.0 to 3.0.
  • HSQ Hydrogen Silsesduioxane
  • MSQ Metal SilsesQiiioxane membrane
  • organic polymer film S i LK TM, F l ar e TM
  • S iOCH S iOC
  • S iOC e.g., B l ack D i amo nd TM, CORAL TM, A uror aUL K TM, Orion TM, etc.
  • insulating thin films containing organic substances in them or if the porosity (porosity) of these films is less than the desired value, adjust the film forming conditions, for example, A
  • the via interlayer insulating film 403 is preferably at least one or more low dielectric constant films, for example, a film having a relative dielectric constant of 2.0 to 3.0.
  • the via interlayer insulating film 408 is not necessarily required to be porous. Therefore, the via interlayer insulating film 408 is formed of an HSQ (Hydrogen Silsesquioxane) film (for example, Type 12 TM), and an MSQ (Methyl Silsesauoxane) film (for example, JSR-LKD).
  • the porous insulating films 402 and 410 and the via interlayer insulating film 408 are formed by stacking and inserting a silicon oxide film, a silicon nitride film, a silicon carbide film, a silicon carbonitride film, etc. formed by the CVD method as necessary. It may have a composition distribution in the film thickness direction.
  • the first (: 11 film 404 is made of a metal containing Cu as a main component, and if necessary, for example, contains a dissimilar metal such as Ti, Sn, Zn, and A1, Ta, Ti, W, Si and their nitrides, or their laminated films (not shown) may be inserted by any method.
  • a dual damascene wiring groove 412 is formed in the interlayer insulating film using a photoresist and reactive ion etching.
  • an insulating barrier layer 413 made of an organic material is formed on the entire surface, that is, the upper surface of the hard mask film 411, the side surface of the wiring groove 412, and the upper surfaces of the cap film 407 and the etch stop film 409. .
  • the insulating barrier layer 413 is a layer made of an organic material, a layer made of silicon, carbon, and an organic material, a layer made of an organic material containing Si—O bonds, or silicon in a range of 1 to 10 atm%.
  • the insulating barrier layer 413 can be formed by, for example, a plasma polymerization method.
  • a BCB film or a BCB compound formed by plasma polymerization using DVS-BCB as a raw material can be used.
  • the BCB compound is, for example, a compound which is formed by mixing BC C and two or more kinds of raw materials known by IEDM Proceeding, 2003, Kawahara et.
  • the thickness of the insulating barrier layer 413 to be deposited is preferably about 0.1 to 100 nm, and preferably about 1 to 20 nm, which does not extremely narrow the width of a fine wiring groove. good.
  • the insulating barrier layer 413 is etched back.
  • a desirable etch back for controlling the processability of the fine wiring is to selectively remove only the insulating barrier layer 413 at the wiring groove and the via bottom without exposing the upper surface of the porous insulating film 410. .
  • the etching rate and the etching rate of the reactive dry etching using a CH 2 F 2 / N 2 / H 2 -based mixed gas This will be described in detail in terms of the etching different direction.
  • FIG. 4A shows the etching direction of the insulating barrier layer 4 13.
  • the rate at the bottom of the wiring groove is Y direction, and the rate at the side is X direction.
  • Figure 4B shows the dependence of the Y-direction etching rate on the carbon content in the insulating barrier layer.
  • the carbon content of the hard mask film 411 and the etch stop film 409 is 10 atm% or less and the carbon content of the insulating barrier layer 4 13 is 40 atm%
  • the etching rate of the barrier layer 4 13 can easily be larger than 10 with respect to the hard mask film 4 11 and the etch stop film 4 9 9, the hard mask film 4 1 1 and the etch stop film 4 0 9 can remain without being removed. Therefore, the upper surface of the porous insulating film 410 is not exposed during the etching.
  • Figure 4C shows the dependence of the etching rate in the X direction on the silicon content.
  • the etching for removing the insulating barrier layer 4 13 formed at the bottom of the wiring groove in the case of an organic substance containing no silicon, the etching rate in the X direction is large.
  • the formed insulative barrier layer 4 13 is easily erased despite unintentional.
  • the etching rate in the X direction can be reduced and side etching can be suppressed.
  • the etching rate in the Y direction is also reduced.
  • insulating It is necessary that silicon atoms be contained in the barrier layer 4 13 in a range smaller than the hard mask film 4 11, the etch stop film 4 09, and the cap film 4 07.
  • the cap film 407 at the bottom of the via is etched.
  • the etching of the cap film 407 which is desirable for controlling the processability of the fine wiring, selectively removes only the cap film 407 at the bottom of the via without removing the insulating barrier layer 413 on the side surface. That is.
  • Figure 4D shows the dependence of the etching rate on the amount of carbon in the film.
  • the hard mask film 411 and the etch stop film 409 have a carbon content of 5 atm%
  • the cap film 407 has a carbon content of 20 atm%
  • the insulating barrier layer 413 has a carbon content of 5 atm%.
  • the etching rate of the cap film 407 can easily be larger than the insulating barrier layer 413 by 10 or more.
  • the removed insulating barrier layer 4 13 remains without being removed.
  • the cap film, the etch stop film, and the hard mask film are made of the same material, make the film thickness of the etch stop film and the hard mask film thicker than the cap film, or use a material having a lower carbon content than the cap film.
  • the processed shape can be controlled.
  • the most suitable insulating barrier layer for forming an insulating barrier layer on the side surface of a porous insulating film is an insulating film with a higher carbon content than a hard mask film, an etch stop film, and a cap film.
  • a conductive barrier layer is also included in the cap film.
  • the insulating barrier layer 4 13 may be formed in any other part. No problem.
  • the barrier metal film 4 14 is preferably made of a metal of Ti, W, Ta, or a metal nitride thereof, or a laminate of a metal and a metal nitride, for example, T a / T a N Good laminated film.
  • the method of forming the barrier metal film 4 14 since the side surfaces of the wiring grooves are covered with the insulating barrier layer 4 13, any of the C VD method, the P VD method, the ALC VD method, etc. may be used. . Also, since the insulating barrier layer 413 is inserted between the porous insulating film 410 and the barrier metal film 414, the adhesion of these films is not sufficient. Higher, no film peeling occurs in CMP.
  • the Cu wiring 415 is made of a metal containing Cu as a main component, and may contain a different kind of metal such as Ti, Sn, Zn, or A1 if necessary, or may contain Ta, Ti, W, Si And a nitride thereof or a laminated film thereof (not shown) may be inserted.
  • a Cu layer (thickness of about 30-10 Onm) containing 0.1-5.0 atm% of dissimilar metals in advance by the PVD method is used as a seed layer. After that, there is a method of embedding Cu by the electric field plating method and incorporating it into the wiring by thermal diffusion.
  • the inter-wiring insulation reliability of the Cu wiring thus manufactured was evaluated.
  • An electric field stress of 2.5 MV / cm was applied at 125 ° C to a comb-shaped evaluation sample with 100 nm wiring spacing, opposing length of 1 cm, and 100 ⁇ via, and the stress breakdown time dependence was measured. It was measured.
  • a sample in which a BCB film was formed on the side surface as an insulating barrier layer and a sample in which a BCB film was not formed were prepared.
  • the MTF Medium Time To Failing
  • the via yield of the Cu wiring fabricated in this manner was evaluated, the via yield was degraded in the sample in which the BCB film was not formed on the side surface, and the via yield was observed in the sample in which the BCB film was formed on the side surface. No deterioration was observed.
  • BCB film formed by the CVD method is shown, but it is needless to say that a similar advantage can be obtained by using other organic substances formed by the CVD method.
  • a single Ta layer or a single TaN layer using PVD-Ta / TaN may be used as the barrier metal.
  • This structure can be easily confirmed from the product.
  • An organic substance mainly composed of C is formed on the side surface of the porous insulating film composed of an insulating film containing Si, 0, and C, and a Ta-based metal is formed so as to be in contact with the organic substance. Inside it can be confirmed as a structure mainly composed of Cu. More specifically, the wiring interlayer film can be confirmed by comparing the surrounding insulating film with the porous insulating film by contrasting the TEM observation image.
  • EEL S Electrode
  • EDX Electronicgy-Dispersive X-ray Spectoroscopy
  • the identification of the organic matter on that side is possible by confirming the elemental analysis of C and H.
  • the element of Ta (and nitrogen) can also be detected by elemental analysis of the Ta-based barrier metal in contact with the side film.
  • Cu as the main component of Cu is located inside, so Cu can be detected.
  • the organic substance is a BCB film, it can be almost specified if the element contains Si and 0 in addition to C.
  • BCB films exist in the published low-k films, which are organic materials containing the main component, Si and 0, and are capable of integrating Cu wiring. Because there is no, it can be almost limited.
  • FIG. 5 As shown, in the wiring structure according to the second embodiment of the present invention, a peer interlayer insulating film 1 made of a third insulating film is formed on a substrate (not shown) on which a semiconductor element is formed. 301, a hard mask film 1302 made of a second insulating film, a cap film 1303 made of a first insulating film, a porous insulating film 1304, and a hard mask film 1302 made of a second insulating film are laminated.
  • the first insulating film is referred to as a cap film
  • the second insulating film is referred to as a hard mask film
  • the third insulating film is referred to as a via interlayer insulating film.
  • Hard mask layer 1302 is, for example S i 0 2 film or S i C film, S i CN film, S I_ ⁇ _CH film.
  • the cap film 1303 is at least one or more of silicon carbide, a compound thereof, an organic-containing film containing carbon and hydrogen on these compounds, or a compound obtained by laminating them. In some cases, it may contain oxygen. For example, S i C, S i CN, S i CNH, and the like.
  • the porous insulating film 1304 is preferably a low dielectric constant film containing at least one or more pores, for example, a film having a relative dielectric constant of 2.0 to 3.0.
  • a film having a relative dielectric constant of 2.0 to 3.0 for example, HSQ
  • the peer interlayer insulating film 1301 is at least one or more insulating films, and for example, is preferably a film having a relative dielectric constant of 2.0 to 3.0. If a sufficiently low inter-wiring capacitance can be obtained by the porous insulating film 1304, the via interlayer insulating film 1301 does not necessarily need to be porous. Via interlayer insulating film 1301 is, for example, HSQ
  • a damascene wiring groove 1306 is formed in the interlayer insulating film using a photoresist and reactive ion etching.
  • an insulating barrier layer 1307 is formed on the entire surface, that is, on the upper surface of the hard mask film 1302, the side surface of the wiring groove 1306, and the upper surface of the cap film 1303.
  • the insulating barrier layer 1307 may be a layer made of an organic material, a layer made of silicon, carbon, and an organic material, or a layer made of an organic material containing a Si-0 bond, or silicon in a range of 1 to 10 atm%.
  • the hard mask film 1302 and the cap film 1303 preferably have a higher carbon content than the hard mask film 1302 and the cap film 1303 and contain silicon atoms in a range smaller than the hard mask film 1302 and the cap film 1303.
  • BCB benzocyclobutene
  • BCB compounds and the like can be used.
  • it can be formed by a plasma polymerization method.
  • DVS- a BCB film formed by plasma polymerization using BCB as a raw material or a mixture of two or more raw materials with a BCB film known from, for example, IEDM Proceeding, 2003, Kawaliara et al., Ppl43.
  • BCB compounds can be formed by a plasma polymerization method.
  • the deposited thickness is preferably about 0.1 to 100 nm, more preferably about 1 to 20 nm, which does not extremely narrow the width of the fine wiring grooves.
  • the insulating barrier layer 1307 is etched back, and the cap film 1303 is etched.
  • etching and etch-back desirable for controlling the processability of the fine wiring are to selectively remove only the insulating barrier layer 1307 at the bottom of the wiring groove without exposing the upper surface of the porous insulating film 1304.
  • the etch-back process of the insulating barrier layer 1307 will be described in detail from the viewpoint of etching rate and etching anomalous direction, taking reactive dry etching with a CH 2 F 2 _N 2 / H 2 -based mixed gas as an example.
  • FIG. 6A shows the etching direction of the insulating barrier layer 1307.
  • the rate at the bottom of the wiring groove is the Y direction, and the rate at the side is the X direction.
  • Figure 6B shows the internal carbon content dependence.
  • the carbon content of the hard mask film 132 is 10 atm% or less and the carbon content of the insulating barrier layer 130 7 is 40 atm%, the insulating barrier layer 130 7 Since the etching rate of the hard mask film 132 can easily be higher than 10 with respect to the hard mask film 132, the hard mask film 1302 can remain without being removed. Therefore, the upper surface of the porous insulating film 134 is not exposed during the etching.
  • Figure 6C shows the dependence of the etching rate in the X direction on the silicon content.
  • the etching rate in the X direction is large, so the side Due to the etching, the insulated wire barrier layer 1307 formed on the side surface is apt to disappear though it is not intended.
  • the etching rate in the X direction can be reduced, and side etching can be suppressed.
  • a hard mask film 1302 and a cap film 1303 are provided in the insulating barrier layer 133. It is necessary to include silicon atoms to a lesser extent.
  • the cap film 133 at the bottom of the wiring groove is etched.
  • the insulating parier layer 1307 formed on the side surface of the wiring groove remains without being removed.
  • the side surface of the porous insulating film 134 is covered with the insulating barrier layer 1307, there is a defect that Cu scattered during etching enters the porous insulating film 134. It does not live.
  • the etching of the cap film 1303, which is desirable for controlling the workability of the fine wiring, is performed without removing the insulating barrier layer 133 formed on the side surface, and only the cap film 1303 on the bottom of the pier. Is selectively removed.
  • CF 4 / A r / 0 2 (5% or less) system will be described in detail dry etching Examples of reactivity by mixed gas.
  • Figure 6D shows the dependence of the etching rate on the amount of carbon in the film. For example, if the carbon content of the hard mask film 132 is 5 atm%, When the carbon content of the cap film 1303 is 20 atm% and the carbon content of the insulating barrier layer 1307 is 40 atm%, the etching rate of the cap film 1303 is easier than that of the insulating barrier layer 1307. Therefore, the hard mask film 1302 and the insulating barrier layer 1307 formed on the side surface of the wiring groove remain without being removed.
  • the thickness of the hard mask film 1302 should be larger than that of the cap film 1303, or a material having a lower carbon content than the cap film 1303 should be used as the hard mask.
  • the most suitable material of the insulating barrier layer 1307 for forming the insulating barrier layer 1307 on the side surface of the porous insulating film is such that the carbon content in the insulating barrier layer 1307 is the hard mask film 1302 and The material is larger than that of the cap film 1303. Further, it is assumed that silicon atoms are included in the insulating barrier layer 1307 to a smaller extent than the hard mask film 1302 and the cap film 1303.
  • a Cu wiring 1309 covered with a barrier metal 1308 film is formed by CMP.
  • a PVD method, an ionized-PVD method, a CVD method, a plasma CVD method, an electric field plating method, an electric fieldless plating method, or the like can be used as a method of embedding Cu.
  • a PVD method, an ionized-PVD method, a CVD method, a plasma CVD method, an electric field plating method, an electric fieldless plating method, or the like can be used.
  • any of these may be used or any of them may be combined, and the method of forming a Cu film does not limit the present invention.
  • the Cu wiring 1309 is made of a metal containing Cu as a main component. If necessary, for example, it may contain a dissimilar metal such as Ti, Sn, Zn, Si, A1, Ta, Ti, W, Si and its nitride, or its laminated film (not shown). ) May be introduced.
  • a Cu layer thickness of about 30-10 Onm
  • 0.1-5.0 atm% of dissimilar metals in advance by the PVD method is used as a seed layer. After that, there is a method of embedding Cu by the electric field plating method and incorporating it into the wiring by thermal diffusion.
  • the norimetal 1308 is made of Ta, Ti, W, Si and their nitrides, or their laminated films (not shown).
  • the side surfaces of the wiring grooves are protected by the insulating barrier layer 13 ⁇ 8, so PVD, Ionized—PVD, CVD, plasma CVD, thermal CVD, ALD (Atomic Lay)
  • the film can be formed by any method such as er Deposition. It is also possible to combine a plurality of film forming methods.
  • a cap film 1303, a via interlayer insulating film 1301, and a hard mask film 1302 are formed on the formed Cu wiring.
  • a via hole is formed in the interlayer insulating film using photoresist and reactive ion etching, and a Cu plug consisting of a barrier metal film 1308 and Cu ⁇ 1309 is formed therein. I do.
  • a cap film 1303, a porous insulating film 1304, and a hard mask film 132 are formed on the Cu connection plug by lamination.
  • a multilayer wiring as shown in FIG. 5I is formed.
  • the inter-wiring insulation reliability of the Cu wiring fabricated in this way was evaluated.
  • An electric field stress of 3. OMV / cm was applied at 125 ° C to a comb-shaped evaluation sample with a wiring interval of 100 nm, an opposing length of 1 cm, and a 100 ⁇ via, and the stress time dependence of dielectric breakdown was measured.
  • a sample without a BCB film on the side was also fabricated. By forming the BCB film on the side surface, the MTF (Medium Time To Failing Time) of the insulation life can be improved about 5 times, and the failure that occurs at the beginning can be reduced.
  • MTF Medium Time To Failing Time
  • the present embodiment relates to a modification of the wiring structure shown in FIG. 5I in the second embodiment.
  • the wiring structure shown in FIG. 7A is a modified example of the wiring structure of the second embodiment shown in FIG. 5I, and is different from the structure shown in FIG. 5I in that the via interlayer insulating film 1301 is made of non-porous SiO 2 O CH film (B lack D i amo nd TM ), the S i CN film cap layer 1303, a porous insulating film 1304 porous S i OCH film (Au ror aULK TM), a hard Domasuku film 1305 S i 0 2 film,
  • the configuration is such that the insulating barrier layer 1307 is a BCB film.
  • the other configuration is the same as the wiring structure of the second embodiment shown in FIG. 5I, and the same components are denoted by the same reference characters.
  • the configuration is clear from FIG. 7A, and the detailed description is omitted because it is almost the same as that of the above-described second embodiment.
  • the wiring structure shown in FIG. 7B is a modification of the wiring structure shown in FIG. 7A.
  • the via interlayer insulating film 1301 is a silicon oxide film
  • the cap film 1303 is a SiCN film.
  • the structure is such that the porous insulating film 1304 is changed to a porous Si ⁇ CH film (Auror aULK TM), the hard mask film 1305 is changed to an SiCN film, and the insulating barrier layer 1307 is changed to a BCB film.
  • Other configurations are the same as those shown in FIG. 7A, and the same configurations are denoted by the same reference numerals. The configuration is clear from FIG. 7B, and the detailed description is omitted.
  • the wiring structure shown in FIG. 7C is a modified example of the wiring structure shown in FIG. 7A, in which the hard mask film 1305 is removed from the configuration shown in FIG. 7A by polishing at the time of Cu—CMP.
  • the other configuration is the same as the configuration shown in FIG. 7A, and the same configuration is denoted by the same reference numeral. The configuration is clear from FIG. 7C, and a detailed description thereof is omitted.
  • the wiring structure shown in FIG. 7D is a modification of the wiring structure shown in FIG. 5I.
  • the via interlayer insulating film 1301 is made of a porous Si SCH film
  • the cap film 1303 is made of Si CN film
  • porous insulating film 1304 is made of porous Si OCH film (Aur or aULK TM) ⁇
  • This is a configuration in which the hard mask film 1305 is applied to the SiO 2 film and the insulating barrier layer 1307 is also applied to the via portion.
  • the other structure is the same as the wiring structure shown in FIG. 51, and the same structure is denoted by the same reference numeral.
  • the configuration is clear from FIG. 7D, and the detailed description is omitted.
  • the wiring structure shown in FIG. 7E is a modified example of the wiring structure shown in FIG. 7B, and has a configuration in which the hard mask film 1305 is removed from the configuration shown in FIG. 7B.
  • the other configuration is the same as the wiring structure shown in FIG. 7B, and the same configuration is denoted by the same reference numeral.
  • the configuration is clear from FIG. 7E, and the detailed description is omitted.
  • the wiring structure shown in FIG. 7F is a modified example of the wiring structure shown in FIG. 7B, and has a configuration obtained by removing the hard mask film 1305 from the configuration shown in FIG. 7B.
  • the other configuration is the same as the wiring structure shown in FIG. 7B, and the same configuration is denoted by the same reference numeral.
  • the configuration is clear from FIG. 7F, and the detailed description is omitted.
  • the first insulating film and the second insulating film are made of the same material.
  • a via interlayer insulating film 2001 made of a third insulating film is formed on a substrate (not shown) on which a semiconductor element is formed, and a 30 nm fourth interlayer insulating film is formed thereon.
  • An etch stop film 2002 made of an insulating film, a porous insulating film 2003, a second insulating film 2004, and a fifth interlayer insulating film 200'5 are laminated.
  • the first insulating film is referred to as a cap film
  • the fourth insulating film is referred to as an etch stop film, from the role of each film.
  • the etch stop film 2002 and the fifth interlayer insulating film 2005 are SiO 2 films formed by the CVD method.
  • Porous insulating film (low dielectric constant film) 2003 is a porous Si QCH (Auror aULK TM) film with a relative dielectric constant of 2.5 formed by CVD.
  • the second insulating film 2004 is a SiCN film formed by a CVD method. is there.
  • a laminated hard mask structure including a fifth insulating film 2005 on the second insulating film 2004 is employed.
  • the fifth insulating film 2005 as a sacrificial layer during etching and Cu-CMP, processing controllability is improved, and a wiring structure using the same material for the first insulating film and the second insulating film 2004 is obtained. Will be able to
  • a damascene wiring groove 2006 is formed in the interlayer insulating film using a photoresist and reactive ion etching.
  • an insulating barrier layer 2007 made of BCB is formed on the entire surface, that is, on the upper surface of the SiO 2 film 2005 and on the side and bottom surfaces of the wiring groove 2006.
  • the BCB film 2007 is etched back and the wiring groove 2008 is opened by the method described in the first embodiment.
  • the BCB film 2007 formed on the side surface of the damascene groove 2006 remains without being removed.
  • the second insulating film 2004 remains without being removed because it is protected by the fifth insulating film 2005.
  • a Cu film 2010 surrounded by a TaZTaN barrier metal 2009 is embedded.
  • a Cu film is buried by MOCVD using a 100 nm Cu film formed by PVD as a seed layer.
  • the surplus Cu film 2010 is removed by a CMP method.
  • the SiCN film 2004, which is the second insulating film functions as a protective film when removing the excess Cu film, and prevents the porous insulating film (AuroraULK TM) 2003 from being exposed.
  • a 50 nm-thick SiCN film 201 1 as a first insulating film is formed to obtain a damascene Cu wiring.
  • the second insulating film 2004 and the first insulating film SiCN film 2011 are formed of the same material, i.e., SiCN, so that the insulation reliability between the wirings is improved. Can be done.
  • the etch stop film and the via interlayer insulating film are made of the same material.
  • a first Cu film 2901 is formed on a substrate (not shown) on which a semiconductor element is formed, and an SiCN film 2 is formed on the Cu film 2901.
  • Form 90 2 is formed on the Cu film 2901.
  • a via interlayer insulating film 2903 is laminated on the SiCN film 2902, and a porous insulating film 2904 is deposited on the via interlayer insulating film 2903. forming an S i 0 2 film 2 9 0 5 on the insulating film 2 '9 0 4.
  • the etching selectivity can be secured without inserting an etch stop film.
  • the insulating film 2904 is, for example, a porous SiOCH film or an insulating thin film containing an organic substance therein.
  • a dual damascene wiring groove 296 is formed in the interlayer insulating film by using a photoresist and reactive ion etching.
  • the BCB film 290 7 is etched back as shown in FIG. 9D, and then the cap film 290 is etched as shown in FIG. 9E.
  • the etching of the cap film 290 2 ′ which is desirable for controlling the workability of fine wiring, is performed by selecting only the cap film 290 2 at the bottom of the via without exposing the upper surface of the porous insulating film 290 4. Is to remove them.
  • the most suitable insulating barrier material for forming the insulating barrier layer on the side surface of the porous insulating film is as follows: the carbon content in the insulating barrier layer is determined by the hard mask film 296 and the via interlayer insulating film 290 A material that can increase the etching selectivity by increasing the number of layers to be larger than 0.sub.3 and the cap film 29.sub.2.
  • the amount of carbon contained in the via interlayer insulating film 2903 is made smaller than that of the insulating barrier layer 2907 so that the etching selectivity can be improved even without an etch stop film. Secure become able to.
  • a second Cu film is buried in the formed wiring groove, and a Cu wiring 2909 covered with a barrier metal film 2908 is formed.
  • a stacked film of PVD—Ta / TaN was used as the barrier metal film 2908.
  • the method of burying Cu is as follows: 0.1 to 1. Owt% 3 ⁇ 4Cu seed layer is formed according to the ⁇ 0 method, Cu is buried on the entire surface by the electric field plating method, and excess Cu and barrier are formed by Cu-CMP. The wiring was formed by removing the metal.
  • the insulating barrier layer inserted between the metal wiring and the interlayer insulating film is a benzocyclobutene (BCB) film formed by a plasma polymerization method according to the first to fifth embodiments described above.
  • BCB benzocyclobutene
  • Fig. 1 OA shows a structure in which only a porous SiO 2 OCH film is formed on a silicon substrate by CVD.
  • Figure 10B shows a structure in which Cu was formed on a porous SiOCH film by MOCVD.
  • FIG. 10C shows a structure in which a 7 nm-thick BCB film formed by plasma polymerization is inserted between MOCVD—Cu and porous SiO 2 CH film.
  • MOCVD A 300 nm Cu film was formed at a substrate temperature of 200 ° C and a pressure of 100 Pa using Cu prase 1 ectbrend TM as the Cu raw material and hydrogen as the carrier gas. All samples were subjected to a heat treatment at 350 ° C. for 30 minutes in a nitrogen atmosphere after forming the samples in order to make the porous SiO 2 OCH films more stringent.
  • FIG. 11 shows the result of measuring the leakage current of the samples shown in FIGS. 1OA to 10C.
  • the structure shown in Fig. 1 OA has a sufficiently low film leakage level. 2004/007791
  • Fig. 10B in which MQCVD Cu was deposited directly on the porous Si ⁇ CH film, significantly increased the leak level and degraded the insulation characteristics of the porous Si ⁇ CH film. did.
  • Fig. 10C in which a BCB film as an insulating barrier layer is inserted between the porous SiOCH film and MOCVD-Cu, matches the structure shown in Fig. 1 OA without increasing the leak level. A sufficiently low film leakage current was obtained.
  • 8 ⁇ 8 film is 1 ⁇ 0. ⁇ 0 — (: 11 It is clear that this prevents the raw material from entering the inside of the porous 3 i OCH film and the diffusion of Cu metal into the porous SiO i film. It was found that it was necessary and sufficient as an insulating barrier layer to protect.
  • W and N can be specified by elemental analysis such as EDX in addition to the TEM of that part.
  • EDX elemental analysis
  • TaN of MOCVD Ta, N and C force are detected by elemental analysis.
  • the SiC on the substrate (not shown) on which the semiconductor element is formed is shown.
  • a lower Cu wiring structure including a porous SiOCH film 1102, a barrier metal film 1104, and a first Cu wiring 1103 was formed on the film 1101.
  • a cap film 1105 made of SiCN, a porous SiOCH film 1106, an etch stop film 1107, and a porous SiOCH film 1108 were laminated.
  • a fine pattern was formed using a photolithography process, and a damascene wiring groove 1109 was formed using a reactive ion etching and an assing process.
  • a barrier metal film 1010 made of TaN was formed on the entire surface by a CVD method.
  • the T aN layer was formed using a gaseous material, it easily penetrated into the porous film and formed a barrier metal layer inside the porous film.
  • a Cu seed layer was formed thereon by PVD, and then a Cu film 1111 was deposited by electric field plating.
  • the first insulating film was a SiC film, a SiN film, or a SiCN film, and the insulation characteristics between wirings were compared.
  • Figure 13 shows the results of comparing the initial dielectric strength of each of these wiring structures. It can be seen that when the SiCN film was used, it was as high as 4 MV / cm, but when the SiC film and the SiN film were used, it was as low as 2 MV / cm.
  • the present invention by introducing such an insulating barrier layer, insulation reliability is improved when a porous insulating film is used as a part of an interlayer insulating film. be able to. Therefore, by introducing a porous insulating film between the multi-layered wirings, it is possible to maintain high wiring resistance while maintaining high insulation resistance between the wirings and form highly reliable multi-layered wiring. It is possible to provide the device and its manufacturing method.
  • the insulating barrier layer containing an organic substance means a barrier layer having an insulating property and composed of a substance mainly composed of an organic substance, and is based on, for example, a substance having conductivity such as a metal. It is clear from the above description that it is significantly different from the barrier layer.
  • the present invention can be applied to any wiring structure of a multilayer wiring composed of a trench wiring structure using a film having a lower dielectric constant than a silicon oxide film as an interlayer insulating film and a method of manufacturing the same. It is possible and does not limit the possibility of its use at all.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

半導体素子が形成された基板上に金属配線を積層し、半導体素子の接続を得る多層配線構造において、多孔質絶縁膜内に微細な金属配線を形成する場合に、リーク電流が発生し隣接する配線間の絶縁性が損なわれたり、隣接する配線間の絶縁耐性が劣化することのない配線構造およびその製造方法を提供する。半導体素子が形成された基板上の金属配線構造において、層間絶縁膜と金属配線との間に、有機物を含む絶縁性バリア層４１３を形成する。この絶縁性バリア層は隣接する配線間のリーク電流を低減し、絶縁信頼性を向上させることができる。

Description

明細書 配線構造およびその製造方法 技術分野
本発明は、 多層配線の配線構造とその製造方法に関し、 特に、 シリコン酸化 膜よりも低誘電率な膜を層間絶縁膜に用いた溝配線 （ダマシン配線） 構造で構 成される多層配線の配線構造とその製造方法に関する。 背景技術
本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用さ れ或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照 することでそれらの全ての説明を組入れる。
従来、 半導体高集積回路 （L S I ) の導電材料には、 アルミニウム （A 1 ) または A 1合金が広く用いられてきた。 また、 配線間および配線層間の絶縁膜. にはシリコン酸化膜 ( S i〇2膜） が広く用いられてきた。
そして、 L S Iの製造方法の微細化の進行に伴い、 配線における信号伝送の 遅延を抑制あるいは低減する必要が生じてきた。 このために、 配線の低抵抗化 として導電材料に銅 （C u ) が使用されるようになってきた。
さらに、 配線間の寄生容量の低減化として、 配線間および配線層間の絶縁膜 に誘電率の低い有機物や気孔を含んだシリコン酸化膜が使用されるようになつ てきた。
しかし、 C uを主成分とする配線においては、 シリコン （S i ) やシリコン 酸化膜をはじめとする絶緣膜中における C uの拡散が A 1よりも速いことが知 られている。 このことから、 トランジスタをはじめとする半導体素子部への C uの侵入および配線間の絶縁耐圧劣化等を防いで、 半導体素子信頼性を確保す るために、 C uの周囲に拡散を防止する拡散防止 （バリア） 膜を形成すること が必要となる。 '
この C uを用いたダマシン配線構造の形成においては、 工程の簡略化とプロ セスコストダウンが必要とされている。 そして、 デュアルダマシン配線の実用 化や、 デュアルハードマスクを用いた低誘電率層間絶縁膜の加工法の提案など がなされている。
上述した多層配線構造は、 例えば、 特開 2002— 418169号公報 （図 4) 及び特開 2001 -007204号公報 （図 3) に開示されている。 次に、 以下、 図面を参照して従来のダマシン配線について説明する。 まず、 第 1の従来例の酸化膜デュアルダマシンについて説明する。
図 1 Aに示すように、 半導体素子が形成された基板上 （図示略） の i N膜 801上に、 S i 02膜 802、 Cu膜 803、 T a/T aN膜 804、 から なる下層配線を形成し、 その上に S i N膜 805、 S i O^ 806、 S i O N膜 807、 S i 02膜 808、 がこの順に形成されている。
次いで、 図 1 Bに示すように、 フォトレジストと反応性イオンエッチングを 用いて、 デュアルダマシン溝 809を形成する。
この時のデュアルダマシン配線溝の形成方法としては、 ビアファース十プロ セスとトレンチファース卜プロセスとが周知である。 ビアファーストプロセス は、 ビアを先に開口し、 開口したビア上面にフォトレジストを塗布して溝パ夕 ンを形成するプロセスである。 トレンチファーストプロセスは、 溝を先に開口 し、 開口した溝上面にフォトレジストを塗布してビアパタンを形成するプロセ スである。
次いで、 図 1 Cに示すように、 全面に、 厚さ 30 nmの T a/T aN膜 81 0を P VD法（P h y s i c a 1 Va o r D e p o s i t i o n法）を用 いて堆積する。 そして、 そのまま大気暴露することなくスパッタリング法を用 いて厚さ 100 nmの Cuシード層を堆積する。 次いで電界メツキ法を用いて Cuを堆積する。 200°C〜400 程度の温度で 5~30分程度熱処理を行 い、 Cu埋め込み 81 1を形成する。
次いで図 1 Dに示すように、 CMP法 （Ch emi c a l Me c h a n i c a 1 P o l i s h i ng法） を行い余剰な C uを研磨により除去し （Cu -CMP), 第 2の Cu配線 812を形成する。
これらダマシンプロセスに用いられる導体バリア層には、 比較的高融点であ るチタン （T〖）、 タンタル （Ta)、 などの金属およびその窒化物、 またはそ れらを積層したものが用いられる。 この理由は、 これらのバリア層に用いられ る C uの拡散防止能力が高いこと、 下地となる絶縁物および C u配線部との密 着性が良いこと、 プロセス上の熱的安定性等である。
これらの構造を有する第 1の従来例においては、 L S Iの縮小に伴い、 配線 幅、 ビアホール径供に 0. 1 zm以下の微細配線となる。 特に微細化に伴う配 線間容量の増大は、 配線遅延、 クロストーク増大、 消費電力の増大などを招く 深刻な問題となりつつある。 そのため、 層間絶縁膜 S i 02を低誘電率な材料 に置き換えることによる配線間容量の低減が求められていた。
このよう 1こして製造される半導体装置は、 以下のような課題を有していた。 第 1の従来例では、 ' C u配線を形成する際の側面および配線底を、 C uの拡散 耐性を有するバリアメタル膜で覆う。 これにより、 絶縁膜中への Cuの拡散を 防ぎ、 高信頼性な配線が得られることを示した。
従来から用いられているバリアメタル膜に用いられる材料の多くは、 前述の ようにスパッタリング法に代表される PVD法によって、 成膜されてきた。 しかしながら、 半導体素子の微細化にともなう配線溝幅およびビァホ一ル径 の縮小によって、 配線側面および配線底、 およびビアホール側面およびビアホ ール底に、 均等な厚さでバリアメタルを堆積することが困難となってきた。 す なわち、 PVD法以外でのバリアメタル層の形成が望まれていた。
この問題に対して、 当該技術分野における一般的な解決策としては、 バリア メタルの成膜を CVD法 （Chemi c a l Va o r De p o s i t i on 法）、 あるいは A L CVD (A t mo i c L aye r Chemi c a 1 Va o r D e p o s i t i o n) 法などで成膜を行うことである。 これにより、 パリアメタル層のカバレッジを改善し、 微細な配線溝やピアホー ルに対しても均一にバリアメタルを成膜できる手法が用いられている。 これら の成膜方法を用いることで、 高品質なバリアメタル膜を均一に配線溝、 および ビアホールに堆積することができる。
一方、 層間絶縁膜へ多孔質低誘電率膜の導入が進められている。 これは半導 体素子に多層配線を用いることで高速かつ低電力で接続するために、 微細化だ けでなく、 層間絶縁膜の低誘電率化が有効であり、 これら双方を両立すること が求められていたためである。
配線間の実効的な容量を低減するために、 層間絶縁膜 （この場合シリコン酸 化膜 （k = 4 . 2 ) ) の低誘電率化が必要とされていた。 低誘電率膜は、 例えば H S Q (ハイドロゲンシルセスキォキサン （Hydrogen Si lses uioxane) ) 膜、 M S Q (メチルシルセスキォキサン（Methyl Si lsesQUioxane) ) 膜、 C D O (力 —ポンド一プトオキサイド （Carton doped oxide) ) あるいはそれらを多孔質 にした膜などである。 そして、 回転塗布法や C VD法などにより形成される。 これらの低誘電率膜は低密度であることが特徴であり、 中には 1 n m以上の 気孔を有する場合もある。 これら低誘電率膜中に配線溝、 あるいはビアホール を形成し金属配線を埋め込んで配線を形成する場合には、 配線溝、 あるいはビ ァホールの側面からは、 容易に液体や気体や異種金属などが絶縁膜内部に浸透 するという問題を有している。
このような多孔質絶縁膜に埋め込み金属配線を形成する場合、 重要な問題点 を生じる。 - 第一に、 側面に露出した気孔は凹凸を形成するため、 バリアメタルの不連続 などを招き、 それによつて C uの拡散を生じ、 多孔質絶縁膜の絶縁信頼性を劣 化させる問題を有していた。 '
第二に、 前述の例えば C V D法のような気体からの反応を利用する方法を用 いて導電性バリアメタルを堆積する場合に、 気体原料が容易に配線溝、 あるい はビアホールの側面から多孔質絶縁膜内部に進入し、 本来溝、 あるいはビアホ ール側面に形成されるはずのバリアメタル層が絶縁膜内部にも析出することと なり、 配線間リーク電流や絶縁耐性および信頼性を劣化させるという問題を有 していた。 '
第三に、 低誘電率膜が多孔性を有する場合に、 配線溝、 あるいはビアホール の側面からは、 容易に外部からの水分や気体や異種金属などが絶縁膜内部に浸 透し、 多孔質絶縁膜の絶縁信頼性を劣化させるという問題を有していた。 このような課題に対して、 従来の技術では多孔質絶縁膜の側面を絶縁膜で保 護 （パリア） するような技術が検討されているが、 以下それら従来技術の問題 点について図 2 A乃至図 2 Fを参照して詳しく説明する。
多孔質絶縁膜の側面を非多孔質絶縁膜で保護する技術 （図 2 A参照） を用い た半導体装置は以下のような課題を有していた。
(1) 第一に、 多孔質絶縁膜の側面に絶縁膜を形成する場合に、 側面を覆う絶 縁膜に無機物を用いた場合には、 無機物の比誘電率は一般的に 4. 0前後であ り、 多孔質絶縁膜と比較して大きい。 そのため、 比誘電率の高い材料を用いた だけでは配線間容量を増大させてしまう問題を有していた（図 2B参照)。 この ような問題点を有する代表的な技術文献としては、 例えば特開 2002— 64
140などが挙げられる.。 配線間容量を増加させることなく、 多孔質絶縁膜の 側面を保護できる技術が求められていた。 '
(2) 第二に、 多孔質絶縁膜の側面に絶縁膜を形成する場合に、 低誘電率な有 機物の形成が困難であった。 ·一般に有機物は回転塗布法により基板上に形成さ れる場合が多いが、 例えば特開 2001— 332543に記載のポリイミドな どの技術や、 特開 2003— 347290に記載の有機物などでは、 配線溝あ るいはビアホールの側面に 10 nm厚程度の有機物をカバレッジ良く均"^こ形 成することが困難であった . (図 2 C参照）。 そのため、 配線間容量を増加させる ことのない有機物を、 配線溝あるいはビアホールの側面に 1 Onm厚以下で均 一に形成する技術が求められていた。 .
(3) 第三に、多孔質絶縁膜の側面に絶縁膜を形成する場合に、 側面のみに有 機物を形成し、 力 ^つ微細な配線形状を制御性高く形成することが難しいという 問題を有していた。 例えば、 特開 2004— 6748に記載の技術では、 下層 配線との接続を確保する際に、 多孔質膜がダメージを受ける、 あるいは有機物 が反応性イオンエッチング中に消去されてしまう （図 2D参照） などの問題を 有しており、 実際に 100 nm幅以下の微細配線の側面に適用することは非常 に困難であった。そのため、極微細配線において配線形状を制御性高く形成し、 かつ多孔質絶縁膜の側面を絶縁膜で十分に保護できる技術が求められていた。
(4) 第四に、 多孔質絶縁膜の側面に絶縁膜を形成する場合に、 多孔質絶縁膜 の側面を十分保護しょうとすると、 側面だけでなく配線溝の底部に絶縁膜が形 成されてしまうため、 配線断面積が減少し、 配線抵抗が上昇してしまう問題を 有していた（図 2 E参照)。 このような問題点を有する代表的な技術文献として は、 例えば特許第 0 0 3 3 2 3 0 0 5号に記載の技術や、 特許第 2 0 0 3 - 6
6 8 8 5 0号などに記載の技術が挙げられる。 そのため、 配線、 あるいはビア ホールの側面のみに制御性高く絶縁膜を形成できる技術が求められていた。
( 5 ) 第五に、 多孔質絶縁膜の側面に絶縁膜を形成する場合に、 側面を覆う絶 縁膜に、 例えば特開 2 0 0 0— 1 7 4 0 1 9に記載のフルォロカーボン膜等を 用いた場合には膜内からの脱ガスの発生により、 金属配線と多孔質膜との密着 性が低下するという問題を有していた （図 2 F参照）。 そのため、 金属配線と多 孔質絶縁膜との密着性を低下させることなく、 多孔質絶縁膜の側面を保護でき る技術が求められていた。 発明の開示
したがって、 本発明の目的は、 銅を主成分とする微細な金属配線を多孔質絶 縁膜内部に形成する際に、 金属配線の側面を絶縁性バリア層で覆うことで、 多 孔質絶縁膜内部への C uの拡散を防ぎ、 配線間のリーク電流を低く保ち、 絶縁 信頼性を高く保ち、 高い信頼性の高集積回路となる金属配線構造とその製造方 法を提供することにある。
本発明の第一の側面は、 半導体素子が形成された基板上の絶縁膜に形成され た配線溝およびビアホールに 属を充填して形成された^なくとも 1つの金属 配線および少なくとも 1つの金属接続プラグを有する単位配線構造が複数積層 される多層配線の配線構造において、 少なくとも 1つの前記単位配線構造にお いて、 前記金属配線および前記金属接続プラグの少なくとも 1方と層間絶緣膜 との間に、 有機物を含む絶縁性バリア層が挿入されて、 前記金属配線および前 記金属接続プラグの少なくとも 1方の側面の少なくとも一部が前記絶縁性バリ ァ層で覆われている配線構造を提供することにある。
前記絶縁性パリァ層は、 更にシリコン原子を含んでもよい。
前記金属は銅であり、 前記金属配線は銅配線であり、 前記金属接続プラグは 銅接続ブラグであってもよい。
前記銅配線及び前記銅接続プラグの少なくとも 1方の上に、 第 1の絶縁膜と 多孔質絶縁膜と第 2の絶縁膜が順次積層された層間絶縁膜が形成され、 前記第 1の絶縁膜と前記多孔質絶縁膜と前記第 2の絶縁膜を貫通して形成される配線 溝及びピアホールの少なくとも 1方の側面の少なくとも一部が、 前記有機物を 含む前記絶縁性バリァ層で覆われており、 かつ前記有機物の炭素含有量が前記 第 1の絶縁膜および前記第 2の絶縁膜よりも多いこと力好ましい。
前記銅配線上に、 第 1の絶縁膜と第 3の絶縁膜と第 4の絶縁膜と多孔質絶縁 膜と第 2の絶縁膜が順次積層された層間絶縁膜が形成され、 少なくとも前記第 2の絶縁膜と前記多孔質絶縁膜とを貫通して形成される配線溝の側面、 および 前記第 4の絶縁膜とビア層間絶縁膜と前記第 1の絶縁膜とを貫通して形成され るビアホールの側面の少なくとも 1部が、 前記有機物を含む前記絶縁性バリア 層で覆われており、 かつ前記有機物の炭素含有量が前記第 1の絶縁膜および前 記第 2の絶縁膜および前記第 4の絶縁膜よりも多いことが好ましい。 前記絶縁 性バリア層は、 更にシリコン原子を含んでもよい。 前記有機物を含む絶縁性バ リア層が、 前記第 1の絶縁膜、 および前記第 2の絶縁膜、 および前記第 4の絶 縁膜よりも少ない範囲内でシリコン原子を含有することが好ましい。
前記多孔質絶縁膜が比誘電率 3 . 0以下の多孔質膜であることが好ましい。 前記第 3の絶縁膜と前記第 4の絶縁膜とが同一の材料からなることが好まし い。
前記有機物を含む絶縁バリア層が、 S i— Ο結合を含む有機物であることが 好ましい。
前記有機物を含む絶縁バリァ層が、 1 a t m %〜 1 0 a t m %の範囲内でシ リコンを含む有機物であることが好ましい。
前記有機物を含む絶縁性バリァ層が、 ジビニルシロキサンべンゾシクロブテ ン膜であることが好ましい。
前前記記有有機機物物をを含含むむ絶絶縁縁性性ババリリァァ層層ががジジ
Figure imgf000009_0001
膜膜でであありり、、 前前記記第第 11のの絶絶縁縁膜膜がが SS ii CC NN膜膜でであありり、、 前前記記第第 22のの絶絶縁縁膜膜がが SS ii〇〇 22膜膜でであありり、、 前前記記多多孔孔質質絶絶縁縁膜膜がが多多孔孔質質 SS 〖〖 OO CC HH膜膜ででああるるこことと力力好好ままししいい。。
記有機物を含む絶縁性バリ
Figure imgf000009_0002
膜であり、 前記第 1の絶縁膜が S i C N膜であり、 前記第 2'の絶縁膜が S i 0 2膜であり、 前記多孔質絶縁膜が多孔質 S i OCH膜であり、 前記第 3の絶縁 膜が多孔質 S i OCH膜であり、 前記第 4の絶縁膜が S i 02膜であることが 好ましい。
前記有機物を含む絶縁性パリア層がジビニルシロキサンベンゾシクロブテン 膜であり、 前記第 1の絶縁膜が S i CN膜であり、 前記第 2の絶縁膜が S i 0 2膜であり、 前記多孔質絶縁膜が多孔質 S i〇CH膜であり、 前記第 3の絶縁 膜が非多孔質 S i OCH膜であり、 前記第 4の絶縁膜が S i〇2膜であること が好ましい。
前記有機物を含む絶縁性バリア層が、 炭素、 シリコン、 有機物からなること が好ましい。
前記第 1の絶縁膜と前記第 2の絶縁膜とが、 いずれも同一材料であることが 好ましい。
前記第 1の絶縁膜と第 2の絶縁膜とが、 いずれも同一材料であり、 かつ S i CN、 S i C、 S i CNH、 S i CH、 S i OCH、 のいずれか一つからなる ことが好ましい。
本発明の第二の側面は、 半導体基板上の絶縁膜に形成される多層配線の配線 構造において、 多孔質絶縁膜と、 前記多孔質絶縁膜上に設けられた第 2の絶縁 膜とを貫通して形成された Cuを主成分とする金属配線と、 前記第 2の絶縁膜 上に形成された第 1の絶縁膜と、 からなる配線構造において、 前記第 1の絶縁 膜と前記第 2の絶縁膜とが同一の材料から形成される配線構造を提供すること である。
前記第 1の絶縁膜と前記第 2の絶縁膜とを構成する前記同一材料は、 シリコ ン炭化物を主成分とする材料およびシリコン窒化物を主成分とする材料および シリコン炭窒化物を主成分とする材料のいずれか一つからなることが好ましい。 本発明の第三の側面は、 半導体素子が形成された基板上の絶縁膜に形成され る配線溝およびビアホールに銅を主成分とする金属配線を充填して形成された 配線および接続プラグを有する単位配線構造が複数積層される多層配線の製造 方法において、 銅配線あるいは銅接続プラグ上に直接接する第 1の絶縁膜と、 前記第 1の絶縁膜上に設けられた多孔質絶縁膜を形成する工程と、 および前記 多孔質絶縁膜上に設けられた第 2の絶縁膜とを形成する工程と、 前記第 2の絶 . 縁膜、 および多孔質絶縁膜に配線溝もしくはビアホールを形成する工程と、 前 記配線溝もしくはビアホールにより区画された配線構造の上面、 側面、 底面に 有機物を含む絶縁性バリァ層を形成する工程と、 前記有機物を含む絶縁性バリ ァ層をエッチバックして前記配線構造の上面、 および底面部の絶縁性バリア層 を除去する工程と、 前記第 1の絶縁膜を除去する工程と、 前記配線構造溝、 も しくはビアホールに金属膜を埋設する工程とを含む多層配線の製造方法を提供 することである。
前記有機物を含む絶縁性バリア層は、 プラズマ重合法によって形成されるこ とが好ましい。
本発明の第四の側面は、 半導体素子が形成された基板上の絶縁膜に形成され る配線溝およびビアホールに銅を主成分とする金属配線を充填して形成された 配線および接続プラグを有する単位配線構造が複数積層される多層配線の製造 方法において、 銅配線上に第 1の絶縁膜と第 3の絶縁膜と第 4の絶縁膜と多孔 質絶縁膜と第 2の絶縁膜を順次積層して形成する工程と、 前記多孔質絶縁膜お よび第 2の絶縁膜に配線溝を形成する工程と、 第 3の絶縁膜と第 4の絶縁膜に ビアホールを形成する工程と、 前記配線溝およびビアホールにより区画された 配線構造の上面、側面、底面に有機物を含む絶縁性バリア層を形成する工程と、 前記有機物を含む絶縁性バリァ層をエッチバックして、 前記配線構造の上面、 および底面の絶縁性バリァ層を除去する工程と、 前記配線構造におけるビアホ ールの底面の第 1の絶縁膜を除去する工程と、 前記配線溝、 およびビアホール' に金属膜を埋設する工程とを含む多層配線の製造方法を提供することである。 前記有機物を含む絶縁性バリア層は、 プラズマ重合法によって形成されるこ とが好ましい。
上述した （多層） 配線構造および配線構造の形成方法からなる本発明を適用 ずることで、 以下のように技術の改善がなされる。
( 1 ) 第一に、 多孔質絶縁膜に形成された微細な配線溝、 もしくはビアホ一 ルを充填する銅埋め込み配線構造において、 有機物を含む絶縁性パリァ層で多 孔質絶縁膜の側面を覆うことによって、 高い配線間絶縁特性、 および絶縁信頼 性を有する多層配線が得られるようになる。
( 2 ) 第二に、 配線の側面を覆う絶縁性バリア層において、 組成を制御し、 第 1の絶縁膜および第 2の絶縁膜および第 4の絶縁膜よりも少ない範囲内でシ リコンを含有し、 かつ炭素を多く含有することで、 反応性イオンエッチングを 用いた場合の配線溝加工性を向上し、 側面のみに均一な絶縁性バリァ層を容易 に形成することができるようになる。その結果、対 C u拡散防止性を向上させ、 高い絶縁耐圧信頼性を有する多層配線が得られるようになる。
( 3 ) 第三に、 多孔質絶縁膜の側面を絶縁性バリア層で覆うことで多孔質絶 縁膜と金属配線との密着性を高く保つことができるようになる。 その結果、 C u配線のエレク卜口マイグレーションゃストレスマイグレーションに対して高 い耐性を有する多層配線が得られるようになる。
( 4 ) 第四に、 多孔質絶縁膜の側面に絶縁性バリア層を形成する場合に、 プ ラズマ重合法を用いることで、 膜厚 1 0 n m以下の極薄の有機物からなる絶縁 性バリア層をカバレッジ良く容易に形成できるようになる。 その結果、 配線間 の実効的な容量の増加を防ぎ、 配線性能と配線絶縁信頼性の両立をすることが できるようになる。 '
( 5 ) 第五に、 多孔質絶縁膜の側面を絶縁性バリア層で覆うことで、 多孔質 絶縁膜内部への気体原料の侵入を抑制できる J うになるため、 0 . l ^ m以下 の微細配線においても C VDあるいは A L C VD法などを用いて、 高品質なバ リアメタル膜を均一に堆積できるようになる。
( 6 )第六に、第 1の絶縁膜および第 2の絶縁膜を同一の材料とすることで、 配線間のリーク電流を更に低減し、 ひいては高い配線間絶縁特性を有する多層 配線が得られるようになる。
以上、 本発明により、 低誘電率の多孔質絶縁材料を用いたダマシン配線構造 が容易に形成できるようになり、 量産製造に十分に適用できるようになる。 そ して、 微細構造、 高い性能、 高い信頼性を有する多層配線構造の製造が容易に なる。 図面の簡単な説明 図 1 A乃至図 1 Dは、 第 1の従来の半導体装置の製造方法における一連のェ 程を示す部分縦断面図である。
図 2 A乃至図 2 Fは、 従来の半導体装置の課題を説明する半導体装置の部分 縦断面図である。
図 3 A乃至図 3 Fは、 本発明の第 1の実施の形態による半導体装置の製造方 法における一連の各工程を示す部分縦断面図である。
図 4 Aは、 本発明の第 1の実施の形態による半導体装置の絶縁性バリァ層の エッチングを示す部分縦断面図である。
図 4 Bは、 図 4 Aに示す絶縁性バリア層のエッチング工程に関する、 膜内炭 素含有量と Y方向エッチングレー卜との関係を示す図である。
図 4 Cは、 図 4 Aに示す絶縁性バリア層のエッチング工程に関する、 膜内シ リコン含有量と X方向エッチングレートとの関係を示す図である。
図 4 Dは、 図 4 Aに示すキャップ膜のエッチング工程に関する、 膜内炭素含 有量とエッチングレートとの関係を示す図である。
図 5 A乃至図 5 Iは、 本発明の第 2の実施の形態による半導体装置の製造方 法における一連の工程を示す部分縦断面図である。
図 6 Aは、 本発明の第 2の実施の形態による半導体装置の絶縁性バリァ層の エッチングを示す部分縦断面図である。
図 6 Bは、 図 6 Aに示す絶縁性バリア層のエッチング工程に関する、 膜内炭 素含有量と Y方向エッチングレートとの関,係を示す図である。
図 6 C'は、 図 6 Aに示す絶縁性バリア層のエッチング工程に関する、 膜内シ リコン含有量と X方向エッチングレートとの関係を示す図である。
図 6 Dは、 図 6 Aに示すキャップ膜のエッチング工程に関する、 膜内炭素含 有量とエッチングレートとの関係を示す図である。
図 7 Aは、 本発明の第 3の実施の形態による半導体装置であって、 図 5 1に 示す半導体装置の変更例を示す部分縦断面図である。
図 7 Bは、 本発明の第 3の実施の形態による半導体装置であって、 図 7 Aに 示す半導体装置の変更例を示す部分縦断面図である。
図 7 Cは、 本発明の第 3の実施の形態による半導体装置であって、 図 7 Aに 示す半導体装置の更なる変更例を示す部分縦断面図である。
図 7Dは、 本発明の第 3の実施の形態による半導体装置であって、 図 51に 示す半導体装置の更なる変更例を示す部分縦断面図である。
図 7Eは、 本発明の第 3の実施の形態による半導体装置であって、 図 7Bに 示す半導体装置の更なる変更例を示す部分縦断面図である。
図 7Fは、 本発明の第 3の実施の形態による半導体装置であって、 図 7Bに 示す半導体装置の更なる変更例を示す部分縦断面図である。
図 8 A乃至図 8 Fは、 本発明の第 4の実施の形態による半導体装置の製造方 法における一連の各工程を示す部分縦断面図である。
図 9 A乃至図 9 Fは、 本発明の第 5の実施の形態による半導体装置の製造方 法における一連の各工程を示す部分縦断面図である。
図 1 OAは、 本発明の第 6の実施の形態による半導体装置のリーク電流測定 のための第一のサンプルの断面構造を示す模式図である。
図 10Bは、 本発明の第 6の実施の形態による半導体装置のリーク電流測定 のための第二のサンプルの断面構造を示す模式図である。
図 10Cは、 本発明の第 6の実施の形態による半導体装置のリーク電流測定 のための第三のサンプルの断面構造を示す模式図である。
図 11は、 本発明の第 6の実施の形態による半導体装置の図 1 OA乃至図 1 0 Cに示す第一乃至第三のサンプルのリーク電流測定結果を示す図である。 図 12 A乃至図 12Dは、 第一の比較例における半導体装置の製造方法にお ける一連の各工程を示す部分縦断面図である。
図 13は、 各配線構造の初期絶縁耐圧を比較した結果を示す図である。 図 14は、 配線間の TDDB (T i me De p e nd e n t D i e l e c t r i c B r e ak down) 試験結果を示す図である。 発明を実施するための最良の形態
次に、 本発明の実施の形態を図面により詳細に説明する。
(第 1の実施形態）
まず、 本発明の第 1の実施形態の配線構造について説明する。 図 3 A乃至図 3 Fは、 本発明の第 1の実施の形態による半導体装置の製造方法における一連 の各工程を示す部分縦断面図である。
図 3 Aに示すように、 本発明の第 1の実施形態の配線構造では、 半導体素子 が形成された基板上 （図示略） に第 4の絶縁膜であるエッチストップ膜 4 0 1 上に、 多孔質絶縁膜 4 0 2、 第 2の絶縁膜であるハードマスク膜 4 0 3、 絶縁 性バリア層 4 0 6、 ノ リアメタル膜 4 0 5に囲まれた第 1の C u配線 4 0 4、 からなる C u配線構造が形成されている。
さらに、 第 1の絶縁膜 4 0 7を形成する。 さらに、 第 1の絶縁膜 4 0 7の上 に第 3の絶縁膜であるビア層間絶縁膜 4 0 8を積層し、 ビア層間絶縁膜 4 0 8 上に第 4の絶縁膜 4 0 9を堆積し、 第 4の絶縁膜 4 0 9の上に多孔質絶縁膜 4 1 0を堆積し、 多孔質絶縁膜 4 1 0の上に第 2の絶縁膜 4 1 1を形成する。 この時、 第 1の絶縁膜 4 0 7は C u配線の酸化を防ぐキヤップ膜の役割を有 し、 少なくとも一層以上の炭化シリコン、 あるいはそれらの化合物、 あるいは それらの化合物に炭素、 水素を含有する有機化合物、 あるいはそれらを積層し た化合物などであり、 場合によっては酸素を含有していても良い。 例えば、 S i C、 S i C N、 S i NH、 S i C NHなどである。
第 4の絶縁膜 4 0 1および 4 0 9は、 エッチストップ膜の役割を果たす、. 例 えば S i 02膜や S i C膜、 S i C N膜、 S i O C H膜である。
第 2の絶縁膜 4 0 3および 4 1 1はエッチング時および C u— C M P時に多 孔質絶縁膜を保護するハードマスク膜の役割を果たす、 例えば S i 02膜や S i C膜、 S i C N膜、 S i〇C H膜である。
以後の説明ではそれぞれの膜の役割から、 第 1の絶縁膜をキャップ膜、 第 4 の絶縁膜をエッチストップ膜、 第 2の絶縁膜をハードマスク膜と表記する。 絶縁性バリア層 4 0 6としては、 有機物からなる層、 シリコンおよび炭素お よび有機物からなる層、 S i— 0結合を含む有機物からなる層、 シリコンを 1 〜 1 0 a t m%の範囲で含む有機物からなる層、 などであり、 例えばプラズマ C VD法あるいは D V S— B C Bを原料にプラズマ重合法で成膜した有機膜、 例えば B C B (ベンゾシクロブテン；以後 B C Bという） などでも良い。 詳し くは図 3 Cを参照して後述する。 尚、 ここで示した化学式は必ずしも化学組成 比を反映しているわけではない。
また、 多孔質絶緣膜 402および 410は少なくとも一層以上の低誘電率多 孔質膜、 例えば、 比誘電率が 2. 0〜3. 0である膜が好ましい。 HSQ (ハ イドロゲンシルセスキォキサン （Hydrogen Silsesduioxane)) 膜 （例えば、 T y p e 12TM)、 MSQ (メチルシルセスキォキサン (Methyl SilsesQiiioxane) ) 膜 （例えば、 J SR— LKDTM、 ALCAPTM、 I P S TM、 HOSPTM)、 有 機ポリマー膜 （S i LKTM、 F l ar eTM)、 もしくは S iOCH、 S iOC (例えば、 B l ack D i amo n dTM、 CORAL™, A u r o r aUL KTM、 Or i onTMなど） もしくはそれらに有機物を含んだ絶縁薄膜、 あるは これらの膜の多孔率 (空孔率) が所望の値に足りない場合には、 成膜の条件の 調整、 例えば、 基板の温度や原料の組成を調整することで多孔率を増加させた 膜を、 その典型例として挙げることができる。
また、 ビア層間絶縁膜 403は少なくとも一層以上の低誘電率膜、 例えば、 比誘電率が 2. 0〜3. 0である膜が好ましい。 但し、 多孔質絶縁膜 402お よび 410によって十分に低い配線間容量が得られる場合には、 ビア層間絶縁 膜 408は必ずしも多孔質である必要はない。 従って、 ビア層間絶縁膜 408 は、 HSQ (ハイドロゲンシルセスキォキサン （Hydrogen SilsesQuioxane)) 膜 （例えば、 Type 12™), MSQ (メチルシルセスキォキサン（Methyl Silsesauioxane))膜 （例えば、 J SR-LKD™, ALCAPTM、 I PS™, HOSPTM)、 有機ポリマー膜 （S i LKTM、 F 1 a r e™) もしくは S i O CH、 S i OC (例えば、 B l ack D i amo n dTM、 CORAL™, A uro r aULKTM、 Or i onTMなど） もしくはそれらに有機物を含んだ絶 縁薄膜、 あるはこれらの膜の多孔率 （空孔率） が所望の値でない場合には、 成 膜の条件の調整、 例えば、 基板の温度や原料の組成を調整することで多孔率を 調整した膜を、 その典型例として挙げることができる。
多孔質絶縁膜 402および 410、 およびビア層間絶縁膜 408は必要に応 じて C VD法で形成されるシリコン酸化膜ゃシリコン窒化膜、シリコン炭化膜、 シリコン炭窒化膜などを積層、 挿入しても良く、 膜厚方向に組成分布を有して いてもよい。 また、 第1の(：11膜404は、 Cuを主成分とする金属からなり、 必要に応 じて、 例えば、 T i.、 Sn、 Zn、 A 1などの異種金属を含有することや、 T a、 T i、 W、 S iおよびその窒素化物、 あるいはその積層膜 （図示略） など を、 任意の方法によって挿入しても良い。
次いで、 図 3 Bに示すように、 フォトレジストと反応性イオンエッチングを 用いて、 層間絶縁膜内にデュアルダマシン配線溝 412を形成する。
次いで、 図 3Cに示すように、 全面、 つまりハードマスク膜 41 1の上面、 および配線溝 412の側面およびキャップ膜 407およびェッチストップ膜 4 09の上面に有機物からなる絶縁性バリア層 413を形成する。
この時、 絶縁性バリア層 413は、 有機物からなる層、 .あるいはシリコン と炭素と有機物からなる層、 あるいは S i—O結合を含む有機物からなる層、 あるいはシリコンを 1〜10 a tm%の範囲で含む有機物からなる層、 などで あり、 ハードマスク膜およびエッチストツプ膜およびキャップ膜より炭素含有 量が多く、 ハードマスク膜およびェッチストップ膜およびキャップ膜よりも少 ない範囲内でシリコン原子を含有することが望ましい。
この時、 絶縁性バリア層 413は、 例えばプラズマ重合法により形成するこ とができる。 例えば、 DVS— BCBを原料として、 プラズマ重合法により成 膜した BCB膜や、 BCB化合物などを用いることができる。 BCB化合物と は、 例えば IEDM Proceeding, 2003, Kawahara et, ρρ143·などにより公知である B C Βと 2種類以上の原料を混合させて形成する化合物などである。
また、 堆積する絶縁性バリア層 413の厚さは 0. l〜100 nm程度が良 く、 好ましくは微細な配線溝に対して極端に溝幅を狭めることのない、 1〜2 0 nm程度が良い。
次いで、 図 3Dに示すように絶縁性バリア層 413をエッチバックする。 こ の時、 微細配線の加工性制御に望ましいエッチバックは、 多孔質絶縁膜 410 の上面が露出することなく、 配線溝およびビア底の絶縁性バリア層 413のみ を選択的に除去することである。
絶縁性バリア層 413のエッチバックプロセスについて、 CH2F2/N2/ H2系の混合ガスによる反応性ドライエッチングを例に、 エッチングレートと エツチング異方向性の点から詳しく説明する。
図 4 Aに絶縁性パリア層 4 1 3のエッチング方向を示す。 配線溝底部のレー トを Y方向、 側面部のレートを X方向とした。 Y 向エッチングレートの絶縁 性バリア層内炭素含有量依存性を図 4 Bに示す。 例えば、 ハードマスク膜 4 1 1およびエッチストップ膜 4 0 9の炭素含有量を 1 0 a t m%以下、 絶縁性バ リア層 4 1 3の炭素含有量を 4 0 a t m%とした場合に、 絶縁性バリア層 4 1 3のエッチングレートはハードマスク膜 4 1 1およびエッチストップ膜 4 0 9 に対して容易に 1 0以上より大きい値が得られるため、 ハードマスク膜 4 1 1 およびエッチストップ膜 4 0 9は除去されずに残ることができる。 そのため、 エッチング中において多孔質絶縁膜 4 1 0の上面が露出することがない。
さらに、有機物からなる絶縁性バリア層 4 1 3内にシリコン含有することで、 サイドエッチを抑制し、 より精密に配線加工の制御ができるようになる。 図 4 Cに X方向のエッチングレートのシリコン含有量依存性を示す。 但し、 配線溝 底部に形成された絶縁性バリア層 4 1 3を除去するためのエッチングに関して、 シリコンをまったく含まない有機物の場合には、 X方向のエッチングレートが 大きいため、 サイドエッチングによって、 側面に形成した絶縁性バリア層 4 1 3が意図しないにもかかわらず消失されやすい。 絶縁性バリア層 4 1 3内に例 ぇぱ 3 a t m%のシリコンを含むことで X方向のエッチングレ一トを低減し、 サイドエッチングを抑制できるようになる。 逆に、 シリコンを過剰に含有した 場合には、 Y方向のエッチングレートも低下してしまうため、 エッチング選択 比とエツチング異方性の双方を考慮して加工性を制御'する場合には、 絶縁性バ リア層 4 1 3内には、ハードマスク膜 4 1 1、およびエッチストップ膜 4 0 9 、 およびキヤップ膜 4 0 7よりも少ない範囲でシリコン原子が含まれることが必 要である。
次いで、 図 3 Eに示すように、 ビア底部のキャップ膜 4 0 7をエッチングす る。 この時、 微細配線の加工性制御に望ましいキャップ膜 4 0 7のエッチング は、 側面の絶縁性バリア層 4 1 3を除去することなく、 ビア底のキャップ膜 4 0 7のみを選択的に除去することである。
ここで、 C F / A r /〇 2系の混合ガスによる反応性のドライエッチングを 例に詳しく説明する。 図 4 Dにエッチングレートの膜内炭素量依存性を示す。 例えば、 ハ一ドマスク膜 4 1 1およびエッチストップ膜 4 0 9の炭素含有量を 5 a t m%、 キヤップ膜 4 0 7の炭素含有量を 2 0 a t m%、 絶縁性バリァ層 4 1 3の炭素含有量を 4 0 a t m%とした場合に、 キャップ膜 4 0 7のエッチ ングレートは、 絶縁性バリア層 4 1 3に対して容易に 1 0以上大きい値が得ら れるため、 配線溝側壁面に形成された絶縁性バリア層 4 1 3は除去されずに残 る。
キャップ膜とエッチストップ膜とハードマスク膜が同一材料である場合には、 エッチストップ膜とハードマスク膜の膜厚をキャップ膜より厚くする、 あるい はキヤップ膜より炭素含有量が低い材料を上面に備えた積層構造とする、 こと で加工形状を制御することができるようになる。 '
このように、 絶縁性バリア層 4 1 3中に含まれる炭素量よつてエッチングレ ―トを制御することで、 配線溝側面への絶縁性バリァ層の形成が可能となる。 以上から、 多孔質絶縁膜の側面に絶縁性パリァ層を形成するために最適な絶 縁性バリア層は、 炭素含有量がハードマスク膜、 およびエッチストップ膜、 お' ょぴキャップ膜より多い絶縁性バリア層である。 さらに、 ハードマスク膜、 お よびエッチストップ膜、 およびキヤップ膜よりも少ない範囲でシリコン原子を 含む絶縁性パリア層である。
この時、 下層との接続部が開口していれば良く、 導体装置自体の機能に悪影 響を及ぼさない限り、 それ以外の部分のいずれに絶縁性バリア層 4 1 3が形成 されていても差し支えない。
次いで、図 3 Fに示すように、形成された配線溝に第 2の C u膜を埋め込み、 バリアメタル膜 4 1 4に覆われた C u配線 4 1 5を形成する。 この時、 バリア メタル膜 4 1 4は T i、 W、 T a、 の金属、 あるいはそれらの金属窒化物、 あ るいは金属と金属窒化物の積層、 などが望ましく、 例えば T a /T a Nの積層 膜が良い。 バリアメタル膜 4 1 4の成膜方法は、 配線溝の側面が絶縁性バリア 層 4 1 3によって覆われているため、 C VD法、 P VD法、 A L C VD法など、 いずれを用いても良い。 また、 多孔質絶縁膜 4 1 0とバリアメタル膜 4 1 4と の間に絶縁性バリア層 4 1 3が挿入されているため、 これらの膜の密着性は十 分高く、 CMPにおいて膜剥がれなどは発生しない。
この時、 Cuの埋め込み方法は、 PVD法、 I on i z 6 ー？¥0法、 C VD法、 プラズマ CVD法、 電界メツキ法、 無電界メツキ法などであり、 これ らいずれを用いても良く、 また、 いずれを組み合わせても良く、 Cuの成膜方 法は本発明を限定するものではない。
また、 Cu配線 415は Cuを主成分とする金属からなり、 必要に応じて例 えば T i、 Sn、 Zn、 A 1などの異種金属を含有することや、 Ta、 T i、 W、 S iおよびその窒素化物、 あるいはその積層膜 （図示略） などを挿入して も良い。
例えば、 Cu配線へ異種金属を含有させる方法としては、 PVD法により予 め異種金属を 0. 1— 5. 0atm%含有させた Cu層 （厚さ 30— 10 Onm程 度） を、 シード層として形成し、 その後電界メツキ法により Cuを埋め込み、 熱拡散によって配線内部へ含有させる方法などがある。
このようにして、 作製した Cu配線の配線間絶縁信頼性を評価した。 配線間 隔 100 nm、 対向長さ 1 cm、 100 ηπιΦビア付きの櫛形評価サンプルに 対して、 125°Cで 2. 5 MV/cmの電界ストレスを印加し、 絶縁破壊のス トレス時間依存性を測定した。 比較用に絶縁性バリァ層として B C B膜を側面 に形成したサンプルと、 形成しないサンプルを作製した。 BCB膜を側面に形 成することで、 絶縁寿命の MTF (Me d i a n T ime To Fa i l u r e) 時間が約 5倍改善し、 初期故障も大幅に低減した。
また、 このようにして作製した Cu配線のビア歩留まりを評価したところ、 B C B膜を側面に形成しないサンプルにいてはビア歩留まりの劣化が認められ、 B C B膜を側面に形成したサンプルについてはビア歩留まりの劣化は認められ なかった。
このようにして配線性能を劣化させることなく、 配線間の絶縁信頼性を向上 し、 かつ高歩留まりで製品を製造できるようになる。
ここでは、 CVD法による BCB膜の例を示しているが、 エッチング形状の メリッ卜は、 その他の CVD法による有機物であれば、 同様なメリッ卜が得ら れることはいうまでもない。 また、 バリアメタルとして、 P VD— T a/T aNを用いている力 Ta単 層、 T aN単層を用いてもよい。
本構造は、 製造物からも容易に確認できる。 S i、 0、 Cを含む絶縁膜で構 成された多孔質絶縁膜の側面に Cが主成分の有機物が形成しており、 その有機 · 物に接するように Ta系のメタルが構成され、 その内側に Cuを主成分とする構 造として確認できる。 具体的には、 配線層間膜は TEMの観察像のコントラス トにより多孔質絶縁膜がまわりの膜との比較で確認でき、 T E Mに加え EEL S (E l e c t r on En e r gy— Lo s s S p e c t o r o s c op y ) 及び EDX (En e r gy— D i s p e r s i v e X— r ay Sp e c t o r o s c opy) などの元素分析により、 S i、 〇、 Cが確認できる。 また、 その側面の有機物の特定は、 C、 Hの元素分析の確認により可能である。 その側面膜に接する T a系のバリアメタルも元素分析により T a (および窒素） の元素が検出できる。またその内側に C u主成分とするメタルが位置するため、 Cuも検出できる。 また有機物が BCB膜の場合、 Cの他、 S i、 0の元素が含 まれるとほぼ特定が可能である。 現在、 公開されている低誘電率膜では、 じが 主成分で、 Si、 0が含まれている有機物で、 かつ、 Cu配線のインテグレーシ ヨンができているものは、 BCB膜しか存在していないため、 ほぼ限定できる。
(第 2の実施形態）
次に、 本発明の第 2の実施の形態の配線構造について、 説明する。
図 5：^こ示すように、 本発明の第 2の実施の形態の配線構造では、 半導体素 子が形成された基板上 （図示略） に、 第 3の絶縁膜からなるピア層間絶縁膜 1 301、 第 2の絶縁膜からなるハードマスク膜 1302、 第 1の絶縁膜からな るキャップ膜 1303、 多孔質絶縁膜 1304、 第 2の絶縁膜からなるハード マスク膜 1302のそれぞれを積層する。
以後の説明ではそれぞれの膜の役割から、 第 1の絶縁膜をキャップ膜、 第 2 の絶縁膜をハードマスク膜、 第 3の絶縁膜をビア層間絶縁膜と表記する。
ハードマスク膜 1302は、 例えば S i 02膜や S i C膜、 S i CN膜、 S i〇CH膜である。 キャップ膜 1303は、 少なくとも一層以上の炭化シリコン、 あるいはそれ らの化合物、 あるいはそれらの化合物に炭素、 水素を含有する有機含有膜、 あ るいはそれらを積層した化合物などである。 場合によっては、 酸素を含有して いても良い。 例えば、 S i C、 S i CN、 S i CNHなどである。
多孔質絶縁膜 1304は、 少なくとも一層以上の気孔を含む低誘電率膜、 例 えば、 比誘電率が 2. 0〜3. 0の膜であることが好ましい。 例えば、 HSQ
(ハイドロゲンシルセスキォキサン （Hydrogen Si lsesduioxane)) 膜 （例えば、 T y p e 1 2 T M)、 M S Q (メチルシルセスキォキサン (Methyl Silsesduioxane))膜 （例えば、 J SR— LKDTM、 ALCAP™, I PSTM、 HOS P™), 有機ポリマ一膜 （S i LKTM、 F 1 a r eTM)、 もしくは S i O CH、 S i OC (例えば、 B l ac k D i amondTM、 CORAL™, A u r o r aULK™, Or i onTMなど） もしくはそれらに有機物を含んだ絶 縁薄膜、 あるはこれらの膜の多孔率（空孔率）が所望の値に足りない塲合には、 成膜の条件の調整、 例えば、 基板の温度や原料の組成を調整することで多孔率 を増加させた膜を典型例として挙げることができる。 必要に応じて上面や下面 に薄いリコン酸化膜やシリコン窒化膜、 シリコン炭化膜、 シリコン炭窒化膜な どを積層、 挿入しても良く、 膜厚方向に組成分布を有していてもよい。
ピア層間絶縁膜 1301は、 少なくとも一層以上の絶縁膜で、 例えば、 比誘 電率が 2. 0〜 3. 0の膜であることが好ましい。 多孔質絶縁膜 1304によ つて十分に低い配線間容量が得られる場合には、 ビア層間絶縁膜 1301は必 ずしも多孔質である必要はない。 ビア層間絶縁膜 1301は、 例えば、 HSQ
(ハイドロゲンシルセスキォキサン （Hydrogen Si lsesduioxane)) 膜 （例えば、 T y ρ e 1 2™ ) , M S Q (メチルシルセスキォキサン （Methyl Silsesquioxane))膜 （例えば、 J SR-LKD™, ALCAPTM、 I PS™, HOS P™), 有機ポリマー膜 （S i LKTM、 F 1 a r e™), もしくは S i〇 CH、 S i〇C (例えば、 B l a c k D i amo n dTM、 CORAL™, A u r o r aULKT-M、 Or i onTMなど） もしくはそれらに有機物を含んだ絶 縁薄膜、 あるはこれらの膜の多孔率 （空孔率） が所望の値でない場合には、 成 膜の条件の調整、 例えば、 基板の温度や原料の組成を調整することで多孔率を 調整した膜を、 その典型例として挙げることができる。
次いで、 図 5 Bに示すように、 フォトレジストと反応性イオンエッチングを 用いて、 層間絶縁膜内にダマシン配線溝 1306を形成する。
次いで、 図 5 Cに示すように、 全面に、 つまり、 ハードマスク膜 1302の 上面、 および配線溝 1306の側面およびキャップ膜 1303の上面に絶縁性 パリア層 1307を形成する。
この時、 絶縁性バリア層 1307は、 有機物からなる層、 あるいはシリコン と炭素と有機物からなる層、 あるいは S i—0結合を含む有機物からなる層、 あるいはシリコンを 1〜10 a tm%の範囲で含む有機物からなる層であり、 ハードマスク膜 1302およびキャップ膜 1303より炭素含有量が多く、 ハ ードマスク膜 1302およびキャップ膜 1303よりも少ない範囲内でシリコ ン原子を含有するのが良い。
例えば、 BCB (ベンゾシクロブテン） などであり、 BCB化合物なども用 いることができる。 例えばプラズマ重合法により形成することができる。 例え ば、 DVS— BCBを原料として、 プラズマ重合法により成膜した BCB膜や、 例えば IEDM Proceeding, 2003, Kawaliara et, ppl43.などにより公知である B C Bと 2種類以上の原料を混合させて形成する BCB化合物などである。 . · 堆積する厚さは 0. 1〜100 nm程度が良く、 好ましくは微細な配線溝に 对レて極端に溝幅を狭めることのない、 1〜20 nm程度が良い。
次いで、 図 5Dに示すように、 絶緣性バリア層 1307をエッチバックし、 キャップ膜 1303をエッチングする。 この時、 微細配線の加工性制御に望ま しいエツチング及びェッチバックは、 多孔 ®絶縁膜 1304の上面が露出する ことなく、 配線溝底の絶縁性バリア層 1307のみを選択的に除去することで ある。
絶縁性パリア層 1307のエッチバックプロセスについて、 CH2F2_ N2 /H2系の混合ガスによる反応性ドライエツチングを例に、 エッチングレー卜 とエツチング異方向性の点から詳しく説明する。
図 6 Aに絶縁性バリア層 1307のエッチング方向を示す。 配線溝底部のレ ートを Y方向、 側面部のレートを X方向とした。 Y方向エッチングレートの膜 内炭素含有量依存性を図 6 Bに示す。 例えば、 ハードマスク膜 1 3 0 2の炭素 含有量を 1 0 a t m%以下、 絶縁性バリァ層 1 3 0 7の炭素含有量を 4 0 a t m%とした場合に、 絶縁性バリァ層 1 3 0 7のエッチングレートはハ一ドマス ク膜 1 3 0 2に対して容易に 1 0以上より大きい値が得られるため、 ハードマ スク膜 1 3 0 2は除去されずに残ることができる。 そのため、 エッチング中に おいて多孔質絶縁膜 1 3 0 4の上面が露出することがない。
さらに、 有機物からなる絶縁性バリア層 1 3 0 7内にシリコン含有すること で、 より精密に配線加工の制御ができるようになる。 図 6 Cに X方向のエッチ ングレートのシリコン含有量依存性を示す。 但し、 配線溝底部に形成された絶 縁性バリア層 1 3 0 7を除去するためのエッチングに関して、 シリコンをまつ たく含まない有機物の場合には、 X方向のエッチングレートが大きいため、 サ ィドエッチングによって、 側面に形成した絶縁線バリア層 1 3 0 7が意図しな いにもかかわらず消失されやすい。 絶縁性バリア層 1 3 0 7内に 3 a t m%の シリコンを含有することで X方向のエッチングレートを低減し、 サイドエツチ ングを抑制できるようになる。 エツチング選択比とエツチング異方性の双方を 考慮して加工の制御を行うためには、 絶縁性バリア層 1 3 0 7内には、 ハード マスク膜 1 3 0 2、 およびキャップ膜 1 3 0 3よりも少ない範囲でシリコン原 子が含まれることが必要である。
続いて、 配線溝底部のキャップ膜 1 3 0 3をエッチングする。 この時、 配線 溝側面に形成された絶縁性パリァ層 1 3 0 7は除去されずに残る。 この時多孔 質絶縁膜 1 3 0 4の側面は絶縁性バリア層 1 3 0 7によって覆われているため、 エッチング時に飛散した C uが多孔質絶縁膜 1 3 0 4内部に進入する不良を発 生することはない。
この時、 微細配線の加工性制御に望ましいキャップ膜 1 3 0 3のエッチング は、 側面に形成された絶縁性バリア層 1 3 0 7を除去することなく、 ピア底の キャップ膜 1 3 0 3のみを選択的に除去することである。
ここで、 C F 4/A r /02 ( 5 %以下) 系の混合ガスによる反応性のドライ エッチングを例に詳しく説明する。 図 6 Dにエッチングレートの膜内炭素量依 存性を示す。 例えば、 ハードマスク膜 1 3 0 2の炭素含有量を 5 a t m%、 キ ャップ膜 1303の炭素含有量を 20 a t m%、 絶縁性バリァ層 1307の炭 素含有量を 40 a tm%とした場合に、 キャップ膜 1303のエッチングレー トは、 絶縁性バリア層 1307に対して容易に 10以上大きい値が得られるた め、 ハードマスク膜 1302、 および配線溝側面に形成された絶縁性バリア層 1307は除去されずに残る。
キャップ膜 1303とハードマスク膜 1302を同一材料としたい場合には、 ハードマスク膜 1302の膜厚をキャップ膜 1303より厚くしておく、 ある いはキャップ膜 1303より炭素含有量が低い材料をハードマスク膜.1302 の上面に形成した積層構造としておくことで、 加工形状を制御することができ るようになる ώ ·
. このように、 絶縁性パリア層 1307中に含まれる炭素量よつてエッチング レートを制御することで、 配線溝側面への有機物からなる絶縁膜の形成が可能 となる。
以上から、 多孔質絶縁膜の側面に絶縁性バリア層 1307を形成するために 最適な絶縁性バリァ層 1307の材料は、 絶縁性バリァ層 1307内の炭素含 有量が、 ハードマスク膜 1302、 およびキャップ膜 1303よりも多い材料 とする。 また、 絶縁性バリア層 1307内には、 ハードマスク膜 1302、 お よびキャップ膜 1303よりも少ない範囲でシリコン原子が含まれることとす る。
次いで、 図 5 Εに示すように、 形成された配線溝に Cu膜を埋め込んだ後、 バリアメタル 1308膜に覆われた Cu配線 1309を CMPによって形成す る。 この時、 Cuの埋め込み方法は、 PVD法、 I o n i z e d— PVD法、 CVD法、 プラズマ CVD法、 電界メツキ法、 無電界メツキ法などを用いるこ とができる。 また、 これらいずれを用いても良く、 いずれを組み合わせても良 く、 Cuの成膜方法は本発明を限定するものではない。
また、 Cu配線 1309は、 Cuを主成分とする金属からなる。 必要に応じ て例えば、 T i、 S n、 Zn、 S i、 A 1などの異種金属を含有することや、 Ta、 T i、 W、 S iおよびその窒素化物、 あるいはその積層膜 （図示略） な どを揷入しても良い。 例えば、 Cu配線へ異種金属を含有させる方法としては、 PVD法により予 め異種金属を 0. 1— 5. 0atm%含有させた Cu層 （厚さ 30— 10 Onm程 度） を、 シード層として形成し、 その後電界メツキ法により Cuを埋め込み、 熱拡散によつて配線内部へ含有させる方法などがある。
ノ リアメタル 1308は、 Ta、 T i、 W、 S iおよびその窒素化物、 ある いはその積層膜 （図示略） などからなる。 配線溝側面は、 絶縁性バリア層 13 ◦ 8によって保護されているため、 PVD法、 I o n i z e d— P VD法、 C VD法、 プラズマ CVD法、 熱 CVD法、 ALD法 （A t omi c L ay e r D e p o s t i o n)など、 いずれの方法によって成膜することもできる。 また、 複数の成膜方法を組み合わせることも可能である。
次いで、 図 5 Fに示すように、 形成された Cu配線上に、 キャップ膜 130 3、 ビア層間絶縁膜 1301、 ハードマスク膜 1302を形成する。
次いで、 図 5 Gに示すように、 フォ卜レジストと反応性イオンエッチングを 用いて、 層間絶縁膜内にビアホールを形成し、 その内部にバリアメタル膜 13 08、 Cu腠 1309からなる Cuプラグを形成する。
次いで、 図 5Hに示すように、 Cu接続プラグ上にキャップ膜 1303、 多 孔質絶縁膜 1304、 ハ一ドマスク膜 13 2を積層して形成する。
上記の配線形成工程を繰り返すことで、 図 5 Iに示すような多層配線を形成 する。 このようにして配線性能を劣化させることなく、 配線間の絶縁信頼性を 向上し、 かつ高歩留まりで製品を製造できるようになる。 このようにして作製 した Cu配線の配線間絶縁信頼性を評価した。 配線間隔 100 nm、 対向長さ 1 cm、 100 ηπιΦビア付きの櫛形評価サンプルに対して、 125°Cで 3. OMV/c mの電界ストレスを印加し、 絶縁破壊のストレス時間依存性を測定 した。 比較用として、 BCB膜を側面に形成しないサンプルも合わせて作製し た。 BCB膜を側面に形成することで、 絶縁寿命の MTF (Me d i an T ime To Fa i l u r e) 時間が約 5倍改善し、 初期に発生する故障も 低減することができだ。
本構造は、 実施の形態 1に記載したものと同様の方法にて、 製造物からも容 易に確認できる。 T/JP2004/007791
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(第 3の実施形態）
次に、 本発明の第 3の実施形態の配線構造について説明する。 本実施の形態 は、 前述の第 2の実施形態における図 5 Iに示す配線構造の変更例に関するも のである。
図 7 Aに示す配線構造は、 図 5 Iに示す第 2の実施形態の配線構造の変更例 であって、 図 5 Iに示す構成から、 ビア層間絶縁膜 1301を非多孔質 S i O CH膜 （B l a c k D i amo n dTM)、 キャップ膜 1303を S i CN膜、 多孔質絶縁膜 1304を多孔質 S i OCH膜 （Au r o r aULKTM)、 ハー ドマスク膜 1305を S i 02膜、 絶縁性バリア層 1307を BCB膜とした 構成である。 それ以外の構成は、 図 5 Iに示す第 2の実施形態の配線構造と同 一であり、 同じ構成要素には、 同一参照符合を付してある。 その構成は、 図 7 Aから明かであり、 その詳細な説明は、 前述の第 2の実施形態とほぼ同一なの で省略する。
図 7 Bに示す配線構造は、 図 7 Aに示す配線構造の変更例であって、 図 7 A に示す構成から、 ビア層間絶縁膜 1301をシリコン酸化膜、 キャップ膜 13 03を S i CN膜、 多孔質絶縁膜 1304を多孔質 S i〇CH膜 （Au r o r aULK™), ハードマスク膜 1305を S i CN膜、 絶縁性バリア層 130 7を BCB膜に変更した構成である。 それ以外の構成は、 図 7Aに示す構成と 同一であり、 同じ構成には、 同一参照符合を付してある。 その構成は、 図 7B から明かであり、 その詳細な説明は省略する。
図 7 Cに示す配線構造は、 図 7 Aに示す配線構造の変更例であって、 図 7 A に示す構成から、 ハードマスク膜 1305を Cu— CM P時の研磨によって除 いた構成である。 それ以外の構成は、 図 7 Aに示す構成と同一であり、 同じ構 成には、 同一参照符合を付してある。 その構成は、 図 7 Cから明かであり、 そ の詳細な説明は省略する。
図 7 Dに示す配線構造は、 図 5 Iに示す配線構造の変更例であって、 図 51 に示す構成から、 ビア層間絶縁膜 1301を多孔質 S i〇CH膜、 キャップ膜 1303を S i CN膜、 多孔質絶縁膜 1304を多孔質 S i OCH膜 （Au r o r aULK™)^ ハードマスク膜 1305を S i 02膜、絶縁性バリア層 13 07をビア部にも適用した構成である。 それ以外の構成は、 図 51に示す配線 構造と同一であり、 同じ構成には、 同一参照符合を付してある。 その構成は、 図 7 Dから明かであり、 その詳細な説明は省略する。
図 7 Eに示す配線構造は、 図 7 Bに示す配線構造の変更例であって、 図 7B に示す構成から、 ハードマスク膜 1305を削除した構成である。 それ以外の 構成は、 図 7 Bに示す配線構造と同一であり、 同じ構成には、 同一参照符合を 付してある。その構成は、 図 7 Eから明かであり、 その詳細な説明は省略する。 図 7 Fに示す配線構造は、 図 7 Bに示す配線構造の変更例であって、 図 7B に示す構成から、 ハードマスク膜 1305を削除した構成である。 それ以外の 構成は、 図 7 Bに示す配線構造と同一であり、 同じ構成には、 同一参照符合を 付してある。その構成は、 図 7 Fから明かであり、 その詳細な説明は省略する。 このようにして形成した半導体装置について、 配線間リーク電流を測定した ところ、 本実施例に示した半導体装置はリーク電流が観察されることはなかつ た。 -
(第 4の実施形態） ,
次に、 本発明の第 4の実施形態の配線構造について説明する。 本実施の形態 は、 第 1の絶縁膜と第 2の絶縁膜とを同一材料で構成するものである。
図 8 Aに示すように、 半導体素子が形成された基板上 （図示略） に、 第 3の 絶縁膜からなるビア層間絶縁膜 2001が形成されており、 その上に 30 nm の第 4の層間絶縁膜からなるエッチストップ膜 2002、 多孔質絶縁膜 200 3、 第 2の絶縁膜 2004、 第 5の層間絶縁膜 200 '5が積層されている。 以後の説明ではそれぞれの膜の役割から、 第 1の絶縁膜をキャップ膜、 第 4 の絶縁膜をエッチストップ膜と表記する。
この時、 エッチストップ膜 2002及び第 5の層間絶縁膜 2005は、 CV D法で形成した S i 02膜である。 多孔質絶緣膜 （低誘電率膜） 2003は、 CVD法で形成した比誘電率 2. 5の多孔質 S i QCH (Au r o r aULK ™) 膜である。 第 2の絶縁膜 2004は、 CVD法で形成した、 S i CN膜で ある。 この実施例では、 第 2の絶縁膜 2004の上に第 5の絶縁膜 2005を 備えた積層ハードマスク構造としている。第 5の絶縁膜 2005をエッチング、 および Cu— CMP時の犠牲層として用いることで加工制御性を向上し、 第 1 の絶縁膜と第 2の絶縁膜 2004とを同一材料とする配線構造が得られるよう になる。
次いで、 図 8 Bに示すように、 フォトレジストと反応性イオンエッチングを 用いて層間絶縁膜内にダマシン配線溝 2006を形成する。 ' 次いで、 図 8 Cに示すように、 全面、 つまり S i 02膜 2005の上面、 お よび配線溝 2006の側面および底面に BCBからなる絶縁性バリア層 200 7を形成する。 · 次いで、 図 8 Dに示すように、 前述の第 1の実施の形態に記載の方法で、 B CB膜 2007をエッチバックし、 配線溝 2008を開口する。 この時、 ダマ シン溝 2006の側面に形成された B CB膜 2007は除去されずに残る。 こ の時、 第 2の絶縁膜 2004は、 第 5の絶縁膜 2005によって保護されてい るため、 除去されずに残る。
次いで、 図 8 Eに示すように、 T aZT aNバリアメタル 2009で囲まれ た Cu膜 2010を埋め込む。 この時 Cuの埋め込み方法は、 PVD法により 形成した 100 nmの Cu膜をシード層として、 MOCVD法により、 Cu膜 を埋め込む。
続いて、 余剰な Cu膜 2010を、 CMP法によって除去する。 このとき、 第 2の絶縁膜である S i CN膜 2004は余剰 Cu膜除去時の保護膜として作 用し、 多孔質絶縁膜 （Au r o r aULK™) 2003が露出することを防ぐ。 次いで、 図 8 Fに示すように、 続いて、 第 1の絶縁膜である S i CN膜 20 1 1を 50nm形成し、 ダマシン Cu配線を得る。 この時、 第 2の絶縁膜 20 04と、 第 1の絶縁膜である S i CN膜 201 1とは同一の材料の S i CNか ら形成されているため、 配線間の絶縁信頼性を向上させることができる。
(第 5の実施形態）
次に、 本発明の第 5の実施形態の配線構造について説明する。 本実施の形態 は、 エッチストップ膜とビア層間絶縁膜とを同一材料で構成するものである。 図 9 Aに示すように、 半導体素子が形成された基板上 （図示略） に第 1の C u膜 2 9 0 1を形成し、 C u膜 2 9 0 1の上に S i C N膜 2 9 0 2を形成する。 さらに、 S i C N膜 2 9 0 2の上にビア層間絶縁膜 2 9 0 3を積層し、 ビア層 間絶縁膜 2 9 0 3上に多孔質絶縁膜 2 9 0 4を堆積し、 多孔質絶縁膜 2 '9 0 4 の上に S i 02膜 2 9 0 5を形成する。
この実施例では、 ピア層間絶縁膜 2 9 0 3に含まれる炭素含有量を制御する ことで、 エッチストップ膜を挿入しなくても、 エッチングの選択比を確保する ことができるようになる。
ビア層間絶縁膜 2 9 0 3は比誘電率 3 . 0前後の非多孔質材料からなり、 例 えば S i 02、 H S Q、 S i O C H (B 1 a c k D i a m o n d TMなど） で あり、 多孔質絶縁膜 2 9 0 4は例えば多孔質の S i O C H膜などで、 もしくは それらに有機物を含んだ絶縁薄膜などである。
次いで、 図 9 Bに示すように、 フォトレジストと反応性イオンエッチングを 用いて、 層間絶緣膜内にデュアルダマシン配線溝 2 9 0 6を形成する。
次いで、 図 9 Cに示すように、 全面、 つまり S i 02膜 2 9 0 5の上面、 お よび配線溝 2 9 0 6の側面およびキャップ膜 2 9 0 2およびビア層間絶縁膜 2 9 0 3の上面に絶縁性バリア層である B C B膜 2 9 0 7を形成する。
次いで、 図 9 Dに示すように B C B膜 2 9 0 7をエッチバックし、 次いで、 図 9 Eに示すようにキヤップ膜 2 9 0 2をエッチングする。 この時、 微細配線 の加工性制御に望ましいキャップ膜 2 9 0 2'のエッチングは、 多孔質絶縁膜 2 9 0 4の上面が露出することなく、 ビア底のキャップ膜 2 9 0 2のみを選択的 に除去することである。
多孔質絶縁膜の側面に絶縁性パリァ層を形成するために最適な絶縁性バリァ 材料は、 絶縁性バリア層内の炭素含有量を、 ハードマスク膜 2 9 0 6、 および ビア層間絶縁膜 2 9 0 3、 およびキャップ膜 2 9 0 2より多くすることでエツ チングの選択比を向上することができる材料である。 この実施形態の場合、 ビ ァ層間絶縁膜 2 9 0 3に含まれる炭素量を、 絶縁性バリア層 2 9 0 7よりも少 なくすることで、 エッチストップ膜が無い場合でもエッチングの選択比を確保 できるようになる。
次いで、図 9 Fに示すように、形成された配線溝に第 2の Cu膜を埋め込み、 バリアメタル膜 2908に覆われた Cu配線 2909を形成する。 この時、 バ リアメタル膜 2908は PVD— T a/T aNの積層膜を用いた。
Cuの埋め込み方法は、 ¥0法にょり八 1を0. 1〜1. Owt% ¾C uシード層を形成し、 電界メツキ法によって Cuを全面に埋め込み、 Cu— C M Pによって余剰の C uとバリアメタルを除去して配線を形成した。
このようにして、 配線性能を劣化させることなく、 配線間の絶縁信頼性を向 上し、 かつ高歩留まりで製品を製造できるようになる。
(第 6の実施形態）
次に、 本発明の第 6の実施形態の配線構造について説明する。 本実施の形態 は、 ベンゾシクロブテン BCBによる多孔質膜保護の効果を確認するものであ る。
述の第 1乃至第 5の実施の形態に記載の、 金属配線と層間絶縁膜との間に 挿入する絶縁バリァ層をプラズマ重合法で成膜したベンゾシクロブテン （B C B) 膜とした場合について、 積層膜での実験結果を説明する。
図 1 OAに、 シリコン基板上に CVD法で形成した多孔質 S i OCH膜のみ を成膜した構造を示す。 図 10Bに、 多孔質 S i OCH膜上に MOCVD法に て Cuを成膜した構造を示す。 図 10 Cに、 MOCVD— Cuと多孔質 S i 0 CH膜との間に膜厚 7 nmのプラズマ重合により形成した BCB膜を挿入した 構造を示す。
MOCVD— Cuの原料には Cu p r a s e 1 e c t b r e n dTM、 キヤ リアガスには水素を用いて、 基板温度 200°C、 圧力 100 P aにて 300 n mの Cu膜を成膜した。 いずれのサンプルもより多孔質 S i OCH膜に対して 厳しい評価にするため、 サンプル形成後に窒素雰囲気中にて温度 350°Cで 3 0分間の熱処理を行った。
図 1 OA乃至図 10Cに示す前述のサンプルのリ ""ク電流を測定した結果を 図 11に示す。 図 1 OAに示す構造では十分に低い膜リークレベルが得られて 2004/007791
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いるのに対して、 多孔質 S i〇CH膜上に直接 MQCVD— Cuを成膜した図 10Bに示す構造では顕著にリークレベルが上昇し、 多孔質 S i〇CH膜の絶 縁特性が劣化した。 多孔質 S i OCH膜と MOCVD— Cuとの間に絶縁性バ リア層である BCB膜を挿入した図 10Cに示す構造では、 リークレベルが上 昇することなく図 1 OAに示す構造と一致する十分に低い膜リーク電流が得ら れた。
また、 サンプルの断面を透過型電子顕微鏡 （TEM) にて行ったところ、 図 10Bに示す構造では多孔質 S i OCH膜と MOCVD— Cu膜との界面が不 明瞭であるのに対して、 図 10 Cに示す構造では 7 nm膜厚の B CB膜が確認 され、 多孔質 S i OCH膜層と MOCVD— Cu層とが明瞭に分離されている ことを確認した。
このことから、 8じ8膜が1^0。¥0—（：11原料の多孔質3 i OCH膜内部 への侵入、 および Cuメタルの多孔質 S i OCH膜への拡散を防止しているこ とが明らかであり、 多孔質膜の表面を保護する絶縁バリア層として必要かつ十 分であることがわかった。
したがって、 前述の実施の形態には、 PVD— T aZT aNバリアメタル膜 などの例を示しているが、 このパリアメタルを CVD法による WN膜、 MOC VD法による TaN膜に変えても、 多孔質 S i OCH膜へバリアメタルの拡散 がないことは、 M 0— C V D法による C u膜のガス拡散がなかつたことにより 同様に明らかであり、 さらに微細化が進んだ場合は、 バリアメタルの被覆性が よいことにより埋設がすぐれ、 好ましい。
また、 製造物からもその部分は確認できる。 WN膜は、 その部分の TEMに 加え EDXなどの元素分析により W、 N が特定でき、 MOCVDの TaNの 場合は、 元素分析により、 Ta、 Nのほか C力検出される。
(比較例 1 )
前述の本発明の実施の形態に対する比較例 1にっき以下図面を参照して説明 する。
図 12Aに示すように、 半導体素子が形成された基板上 （図示略） の S i C 膜 1101上に、 多孔質 S i OCH膜 1102、 バリアメタル膜 1104、 第 1の Cu配線 1 103、 からなる下層 Cu配線構造を形成した。 さらに、 S i CNからなるキャップ膜 1105、 多孔質 S i OCH膜 1106、 エッチスト ップ膜 1107、 多孔質 S i OCH膜 1108を積層して形成した。
次いで、 図 12 Bに示すように、 フォトリソグラフィープロセスを用いて微 細パタンを形成し、 反応性ィオンエッチングとアツシングプロセスを用いて、 ダマシン配線溝 1109を形成した。
次いで、 図 12Cに示すように、 CVD法を用いて全面に T aNからなるパ リアメタル膜 1010を形成した。 この時、 T a N層は気体原料を用いて成膜 したため、 容易に多孔質膜内部に進入し、 多孔質膜内部にバリアメタル層を形 成してしまう。 その上に PVD法により Cuシード層を形成し、 次いで電界メ ツキ法により Cu膜 1111を堆積した。
次いで、 図 12Dに示すように、 余剰なバリアメタルおよび Cuを CMPに よって除去することで、 多層配線構造を形成した。 このようにして形成した多 層配線の性能を計測したところ、 バリアメタルの多孔質膜内部への進入に起因 してリーク電流が認められた。
(比較例 2)
前述の本発明の実施の形態に対する比較例 2にっき以下図面を参照して説明 する。
ここでは本発明との比較例として、 第 1の絶縁膜からなるキャップ膜と、 第 2の絶縁膜からなるハードマスク膜と力 同一の材料でない多層配線構造との 比較を示す。 配線の形成工程は図 8 A乃至図 8 Fに示した第 4の実施の形態に 従った。
第 2の絶縁膜を S i CN膜とした場合に、 第 1の絶縁膜を S i C膜、 または S i N膜、 または S i CN膜として配線間の絶縁特性の比較を行った。
これらの各配線構造の初期絶縁耐圧を比較した結果を図 13に示す。 S i C N膜を用いた場合には 4MV/cmと高いが、 S i C膜および S i N膜を用い た場合には 2 MV/ c mと低いことがわかる。 図.14に、 配線間の TDDB ( t i me d e p e nde n t d i e 1 e c t r i c b r e a k d own) 試験結果を示す。 150°Cで、 1. 5MV /cmのストレスを S = 140 nmの配線間に 500時間印加したところ、 S i C膜および S i N膜を用いた場合には故障が発生したのに対して、 S i CN 膜を用いた場合には故障は発生しなかった。 従って、 第 1の絶縁膜からなるキ ヤップ膜と、 第 2の絶縁膜からなるハードマスク膜とが、 同一であることの優 位性を確認することができた。 .
以上説明したように、 本発明によれば、 このような絶縁性バリア層を導入す ることで、 多孔質絶縁膜を層間絶縁膜の一部に用いた場合に、 絶縁信頼性を向 上させることができる。 したがって、 多層配線間に多孔質絶縁膜を導入するこ とで配線容量を低く保ちつつ、 配線間の絶縁体耐性を高く保ち、 信頼性の高い 多層配線を形成できるため、 高集積回路となる半導体装置とその製造方法を提 供することが可能である。
本発明において、 有機物を含む絶縁性バリア層とは、 絶縁性を示し且つ有機 物を主とした物質で構成されるバリア層を意味し、 例えば、 金属等の導電性を 示す物質をベースにしたバリア層とは大きく異なるものであることは、 前述の 説明から明らかである。 産業上の利用の可能性
本発明は、シリコン酸化膜よりも低誘電率な膜を層間絶縁膜に用いた溝配線構造 で構成される多層配線の配線構造とその製造方法に関するものであれば、あらゆる ものに適用することが可能であり、その利用の可能性において何ら限定するものでは なレ、。
幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これ ら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、 限定することを意味するものではないことが理解できる。本明細書を読んだ後であれ ば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易で あることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及 び精神に該当するものであることは明白である。

Claims

33 請求の範囲
1 . 半導体素子が形成された基板上の絶縁膜に形成された配線溝お よびビアホ一ルに金属を充填して形成された少なくとも 1つの金属配線および 少なくとも 1つの金属接続プラグを有する単位配線構造が複数積層される多層 配線の配線構造において、
'少なくとも 1つの前記単位配線構造において、 前記金属配線お よび前記金属接続プラグの少なくとも 1方と層間絶縁膜との間に、 有機物を含 む絶縁性バリァ層が挿入されて、 前記金属配線および前記金属接続プラグの少 なくとも 1方の側面の少なくとも一部が前記絶縁性バリァ層で覆われている配 線構 Ja。
2 . 前記絶縁性バリァ層は、 更にシリコン原子を含む請求項 1に記 載の配線構造。
3 . 前記金属は銅であり、 前記金属配線は銅配線であり、 俞記金属 接続ブラグは銅接続ブラグである請求項 1又は 2に記載の配線構造。
4 . 前記銅配線及び前記銅接続ブラグの少なくとも 1方の上に、 第
1の絶縁膜と多孔質絶縁膜と第 2の絶縁膜が順次積層された層間絶縁膜が形成 され、 前記第 1の絶縁膜と前記多孔質絶縁膜と前記第 2の絶縁膜を貫通して形 成される配線溝及びビアホールの少なくとも 1方の側面の少なくとも一部が、 前記有機物を含む前記絶縁性バリァ層で覆われており、 かつ前記有機物の炭素 含有量が前記第 1の絶縁膜および前記第 2の絶縁膜よりも多い請求項 3に記載 の配線構造。 34
5 . 前記銅配線上に、' 第 1の絶縁膜と第 3の絶縁膜と第 4の絶縁膜 と多孔質絶縁膜と第 2の絶縁膜が順次積層された層間絶縁膜が形成され、 少な くとも前記第 2の絶縁膜と前記多孔質絶縁膜とを貫通して形成される配線溝の 側面、 および前記第 4の絶縁膜とビア層間絶縁膜と前記第 1の絶縁膜とを貫通 して形成されるビアホールの側面が、 前記有機物を含む前記絶縁性バリァ層で 覆われており、 かつ前記有機物の炭素含有量が前記第 1の絶縁膜および前記第 2の絶縁膜および前記第 4の絶縁膜よりも多い請求項 3に記載の配線構造。
6 . 前記多孔質絶縁膜が比誘電率 3 . 0以下の多孔質膜である請求 項 4又は 5に記載の配線構造。
7 . 前記絶縁性バリァ層は、 更にシリコン原子を含む請求項 4乃至
6のいずれかに記載の配線構造。
8 . 前記有機物を含む絶縁性パリア層が、 前記第 1の絶縁膜、 およ び前記第 2の絶縁膜、 および前記第 4の絶縁膜よりも少ない範囲内でシリコン 原子を含有する請求項 5に記載の多層配線構造。
9 . 前記第 3の絶縁膜と前記第 4の絶縁膜とが同一の材料からなる 請求項 5又は 8に記載の配線構造。
1 0 . 前記有機物を含む絶縁バリア層が、 S i一 0結合を含む有機物 である請求項 1乃至 9のいずれかに記載の配線構造。
1 1 . 前記有機物を含む絶縁バリァ層が、 1 a t m%〜 1 0 a t m% の範囲内でシリコンを含む有機物である請求項 1乃至 1 0のいずれかに記載の 配線構造。 35
12. 前記有機物を含む絶縁性バリア層が、 ジビニルシロキサンべ ンゾシクロブテン膜である請求項 1乃至 1 1のいずれかに記載の配線構造。
13. 前記有機物を含む絶縁性バリァ層がジビニルシロキサンベン ゾシクロブテン膜であり、 前記第 1の絶縁膜が S i CN膜であり、 前記第 2の 絶縁膜が S i〇2膜であり、 前記多孔質絶縁膜が多孔質 S i OCH膜である請 求項 4に記載の配線構造。
1 . 前記有機物を含む絶縁性バリァ層がジビニルシロキサンベン ゾシクロブテン膜であり、 前記第 1の絶縁膜が S i CN膜であり、 前記第 2の 絶縁膜が S i 02膜であり、 前記多孔質絶縁膜が多孔質 S i OCH膜であり、 前記第 3の絶緣膜が多孔質 S i OCH膜であり、 前記第 4の絶縁膜が S i 02 膜である請求項 5に記載の配線構造。
15. 前記有機物を含む絶縁性バリァ層がジビニルシロキサンベン ゾシクロブテン膜であり、 前記第 1の絶縁膜が S i CN膜であり、 前記第 2の 絶縁膜が S i〇2膜であり、 前記多孔質絶縁膜が多孔質 S i OCH膜であり、 前記第 3の絶縁膜が非多孔質 S i OCH膜であり、 前記第 4の絶縁膜が S i 0 2膜である請求項 5に記載の配線構造。
16. 前記有機物を含む絶縁性バリア層が、 炭素、 シリコン、 有機 物からなる請求項 1乃至 15のいずれかに記載の配線構造。
17. 前記第 1の絶縁膜と前記第 2の絶縁膜とが、 いずれも同一材 料である請求項 4又は 5に記載の配線構造。
18. 前記第 1の絶縁膜と第 2の絶縁膜とが、 いずれも同一材料で あり、 かつ S i CN、 S i C、 S i CNH、 S i CH、 S i〇CH、 のいずれ か一つからなる請求項 4は又 5に記載の配線構造。 36
1 9 . 半導体基板上の絶縁膜に形成される多層配線の配線構造にお いて、 多孔質絶縁膜と、 前記多孔質絶縁膜上に設けられた第 2の絶縁膜とを貫 通して形成された C uを主成分とする金属配線と、 前記第 2の絶縁膜上に形成 された第 1の絶縁膜と、 からなる配線構造において、
前記第 1の絶縁膜と前記第 2の絶縁膜とが同一の材料から形 成される配線構造。
2 0 . 前記第 1の絶縁膜と前記第 2の絶縁膜とを構成する前記同一 材料は、 シリコン炭化物を主成分とする材料およびシリコン窒化物を主成分と する材料およびシリコン炭窒化物を主成分とする材料のいずれか一つからなる 請求項 1 9に記載の配線構造。
2 1 . 半導体素子が形成された基板上の絶縁膜に形成される配線溝 およびビアホールに銅を主成分とする金属配線を充填して形成された配線およ び接続プラグを有する単位配線構造が複数積層される多層配線の製造方法にお いて、
銅配線あるいは銅接続プラグ上に直接接する第 1の絶縁膜と、 前記第 1の絶縁膜上に設けられた多孔質絶縁膜を形成する工程と、 および前記 多孔質絶縁膜上に設けられた第 2の絶縁膜とを形成する工程と、
前記第 2の絶縁膜、 および多孔質絶縁膜に配線溝もしくはビ ァホールを形成する工程と、
前記配線溝もしくはビアホールにより区画された配線構造の 上面、 側面、 底面に有機物を含む絶縁性バリア層を形成する工程と、
前記有機物を含む絶縁性バリァ層をエッチバックして前記配 線構造の上面、 および底面部の絶縁性バリァ層を除去する工程と、
前記第 1の絶縁膜を除去する工程と、
前記配線構造溝、 もしくはビアホールに金属膜を埋設するェ 程とを含む多層配線の製造方法。 37
2 2 . 半導体素子が形成された基板上の絶縁膜に形成される配線溝 およびビアホールに銅を主成分とする金属配線を充填して形成された配線およ び接続プラグを有する単位配線構造が複数積層される多層配線の製造方法にお いて、
銅配線上に第 1の絶縁膜と第 3の絶縁膜と第 4の絶縁膜と多 孔質絶縁膜と第 2の絶縁膜を順次積層して形成する工程と、 '
前記多孔質絶縁膜および第 2の絶縁膜に配線溝を形成するェ 程と、
第 3の絶縁膜と第 4の絶縁膜にビアホールを形成する工程と、 前記配線溝およびビアホ一ルにより区画された配線構造の上 面、 側面、 底面に有機物を含む絶縁性バリア層を形成する工程と、
前記有機物を含む絶縁性バリァ層をエッチバックして、 前記 配線構造の上面、 および底面の絶縁性バリァ層を除去する工程と、
前記配線構造におけるピアホールの底面の第 1の絶縁膜を除 去する工程と、
前記配線溝、 およびビアホールに金属膜を埋設する工程と、 を含む多層配線の製造方法。
2 3 . 前記有機物を含む絶縁性バリア層が、 プラズマ重合法によつ て形成される請求項 2 1又は 2 2に記載の多層配線の製造方法。
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