WO2003071606A1 - Memoire a semi-conducteurs et son procede de fabrication - Google Patents

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WO2003071606A1
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patterned
conductive film
forming
insulating film
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PCT/JP2003/001201
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Masatoshi Arai
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Matsushita Electric Industrial Co., Ltd.
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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    • H01—ELECTRIC ELEMENTS
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
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Definitions

  • the present invention relates to a nonvolatile semiconductor memory device capable of high integration and a method for manufacturing the same. d
  • a trap film 2 is deposited on a silicon substrate 1, and then, as shown in FIG. An impurity diffusion layer 4 serving as a bit line is formed by ion implantation of an impurity, and then selective etching is performed on the trap film 2 using the resist pattern 3 as a mask, thereby forming an impurity diffusion layer 4 in the trap film 2. Remove the upper part of.
  • a LOCOS isolation region 5 is formed by thermal oxidation.
  • the conventional semiconductor memory device has mainly three problems.
  • the first problem is that miniaturization is difficult because the LOCOS isolation region is used to isolate the elements. That is, since the LOCOS isolation region has a bird's beak at the end of the element isolation region, the active region is smaller than the mask size. Therefore, it is necessary to increase the mask size in advance, which makes it difficult to miniaturize.
  • the impurity diffusion layer serving as the bit line is provided below the LO COS isolation region, it is difficult to reduce the resistance of the bit line.
  • the impurity diffusion layer 4 serving as a bit line is diffused outside the LOCOS isolation region 4. Therefore, if salicide is performed in this state, a silicide layer will be formed on the surface of the impurity diffusion layer 4 and the bit lines may be short-circuited via the silicide layer. Is difficult. Disclosure of the invention
  • the present invention realizes miniaturization of a semiconductor memory device in a nonvolatile semiconductor memory device by eliminating the need to form a LOCOS isolation region on an impurity diffusion layer serving as a bit line.
  • the purpose is to do.
  • the first semiconductor memory device is formed in a pair of impurity diffusion layers formed apart from each other in a surface region of a semiconductor substrate and in a region between the pair of impurity diffusion layers on the semiconductor substrate.
  • the semiconductor device includes a trap film, a gate electrode formed on the trap film, and a pair of insulating films formed on the pair of impurity diffusion layers so as to sandwich the gate electrode.
  • the first semiconductor memory device since a pair of insulating films formed so as to sandwich the gate electrode over the pair of impurity diffusion layers, both sides of the memory element including the gate electrode and the trap film are provided. Since it is not necessary to provide a LOCOS isolation region in the semiconductor device, miniaturization of the semiconductor memory device can be realized.
  • a second semiconductor memory device is formed in a stripe shape in a surface region of a semiconductor substrate, and is formed above a plurality of impurity diffusion layers serving as bit lines and a plurality of impurity diffusion layers on the semiconductor substrate.
  • a plurality of buried insulating films extending in the bit line direction, and a gate electrode of a memory element provided on the semiconductor substrate and extending in the word line direction. The gate electrode is provided between the plurality of buried insulating films on the semiconductor substrate.
  • a plurality of first conductive films formed between the plurality of buried insulating films and having a height position substantially equal to a height position of the plurality of buried insulating films; and a plurality of buried insulating films and the plurality of first conductive films. Hung over and formed And a second conductive film for electrically connecting the plurality of first conductive films to each other.
  • the buried insulating film extending in the bit line direction is provided above the impurity diffusion layer serving as the bit line, and the first conductive films forming the gate electrode are mutually separated by the buried insulating film. Because of the isolation, it is not necessary to provide a LOCOS isolation region between the memory elements composed of the gate electrode and the trap film. Although the first conductive films are separated from each other by the buried insulating film, there is no problem because the first conductive films are electrically connected to each other by the second conductive film.
  • the trap film is preferably made of a stacked film of a silicon oxide film, a silicon nitride film and a silicon oxide film sequentially deposited on a semiconductor substrate.
  • the characteristics of the semiconductor memory device can be reliably improved.
  • a third semiconductor memory device is formed in a stripe shape in a surface region of a semiconductor substrate, and is formed above a plurality of impurity diffusion layers serving as bit lines and a plurality of impurity diffusion layers on the semiconductor substrate.
  • a plurality of floating electrodes made of a first conductive film having: a plurality of buried insulating films and an inter-electrode insulating film formed over the plurality of floating electrodes and extending in the word line direction; And a gate electrode of a memory element formed on the second conductive film and extending in the line direction.
  • the buried insulating film extending in the bit line direction is provided above the impurity diffusion layer serving as the bit line, and the first conductive films forming the floating electrodes are mutually separated by the buried insulating film.
  • the isolation eliminates the need to provide a LOCOS isolation region between the memory elements consisting of the floating electrode, the inter-electrode insulating film, and the gate electrode.
  • the first conductive films are separated from each other by the buried insulating film, there is no problem because the first conductive films are electrically connected to each other by the second conductive film.
  • the second or third semiconductor storage device preferably includes a sidewall insulating film formed on a side surface of the first conductive film.
  • a metal film is provided between the impurity diffusion layer and the buried insulating film and between the side wall insulating films facing each other.
  • the metal film can be formed on the impurity diffusion layer that will become the bit line, so that the resistance of the bit line can be reduced.
  • the impurity diffusion layer has a high-concentration impurity diffusion layer formed at a central portion and a low-concentration impurity diffusion layer formed on both sides of the high-concentration impurity diffusion layer. Is preferred.
  • a silicide layer is formed on a surface of the second conductive film.
  • the resistance of the gate electrode can be reduced.
  • a side wall insulating film formed on a side surface of the buried insulating film is provided.
  • the salicide can be performed in a state where the outer portion of the impurity diffusion layer on the surface of the semiconductor substrate is covered with the sidewall insulating film, so that the impurity diffusion layers serving as bit lines are short-circuited via the silicide layer.
  • the bit line can be reduced in resistance.
  • an insulating film embedded between the plurality of embedded insulating films is provided.
  • the salicide can be performed in a state where the outer portion of the impurity diffusion layer on the surface of the semiconductor substrate is completely covered with the insulating film, so that the impurity diffusion layers serving as bit lines are short-circuited via the silicide layer. Can be reliably prevented.
  • the second conductive film is preferably a metal film. In this case, the resistance of the gate electrode can be reduced.
  • a transistor forming a logic circuit is provided over the semiconductor substrate, and a gate electrode of the transistor is formed by a first conductive film and a second conductive film. It preferably has a laminated structure.
  • the gate electrode of the transistor included in the logic circuit can be formed without increasing the number of steps.
  • the gate electrode of the transistor when the gate electrode of the transistor has a stacked structure of the first conductive film and the second conductive film, the surface of the second conductive film has a silicide Preferably, a layer is formed.
  • the resistance of the gate electrode of the transistor included in the logic circuit can be reduced.
  • the second conductive film it is preferable that the metal film is formed.
  • the resistance of the gate electrode of the transistor included in the logic circuit can be reduced.
  • a transistor forming a logic circuit is provided over the semiconductor substrate, and the gate electrode of the transistor is preferably formed only of the second conductive film.
  • the gate electrode of the transistor included in the logic circuit can be miniaturized.
  • a first method for manufacturing a semiconductor storage device includes the steps of: forming a trap film in a memory element forming region on a semiconductor substrate; depositing a first conductive film on the trap film; Patterning the first conductive film using a first mask pattern extending in the bit line direction; and implanting impurities into the semiconductor substrate using the first mask pattern or the patterned first conductive film as a mask. Forming a buried insulating film between the patterned first conductive films on the semiconductor substrate; forming a buried insulating film between the patterned first conductive films on the semiconductor substrate; Depositing a second conductive film on the film; and depositing the second conductive film and the patterned first conductive film. Patterning using a second mask pattern extending in the word line direction to form a gate electrode of a memory element composed of the patterned second conductive film and the patterned first conductive film. .
  • the buried insulating film extending in the bit line direction is provided above the impurity diffusion layer serving as the bit line, and the patterned first conductive film forming the gate electrode is Since they are separated from each other by the buried insulating film, it is not necessary to provide a LOCOS isolation region between the memory elements each including the gate electrode and the trap film.
  • the patterned first conductive films are separated from each other by the buried insulating film, there is no problem because the patterned first conductive films are electrically connected to each other by the second conductive film.
  • a second method for manufacturing a semiconductor memory device includes the steps of: forming a trap film in a memory element forming region on a semiconductor substrate; depositing a first conductive film on the trap film; Patterning the first conductive film using a first mask pattern extending in the bit line direction; forming a first sidewall insulating film on the side surface of the patterned first conductive film; Implanting impurities using the patterned first conductive film and the first sidewall insulating film as a mask to form an impurity diffusion layer serving as a bit line; and performing a heat treatment on the semiconductor substrate to perform impurity diffusion.
  • the buried insulating film extending in the bit line direction is provided above the impurity diffusion layer serving as the bit line, and the patterned first conductive film forming the gate electrode is Since they are separated from each other by the buried insulating film, it is necessary to provide a LOCOS isolation region between the memory elements consisting of the gate electrode and the trap film. Disappears. Although the patterned first conductive films are separated from each other by the buried insulating film, there is no problem because the patterned first conductive films are electrically connected to each other by the second conductive film.
  • the method includes the step of forming the first sidewall insulating film on the side surface of the patterned first conductive film forming the gate electrode, the short channel effect due to the diffusion of the impurity implanted into the impurity diffusion layer is suppressed. Therefore, the gate length can be reduced.
  • a third method for manufacturing a semiconductor memory device includes the steps of: forming a trap film in a memory element forming region on a semiconductor substrate; depositing a first conductive film on the trap film; Patterning the first conductive film using a first mask pattern extending in the bit line direction; and implanting impurities into the semiconductor substrate using the patterned first conductive film as a mask to form a low-concentration impurity diffusion layer. Forming a first sidewall insulating film on the side surface of the patterned first conductive film; and forming the patterned first conductive film and the first sidewall insulating film on the semiconductor substrate.
  • the buried insulating film extending in the bit line direction is provided above the high-concentration impurity diffusion layer serving as the bit line, and the patterned first conductive film forming the gate electrode is provided. Are separated from each other by the buried insulating film.
  • the step of forming the buried insulating film preferably includes the step of forming the buried insulating film on the semiconductor substrate via a metal film.
  • the metal film can be formed on the impurity diffusion layer that will become the bit line, so that the resistance of the bit line can be reduced.
  • the step of forming the impurity diffusion layer preferably includes a step of injecting an impurity into the semiconductor substrate via the trap film.
  • the surface of the semiconductor substrate can be protected by the trap film when the impurity is implanted.
  • the method of manufacturing the first or second semiconductor memory device includes a first mask pattern or a patterned first conductive film between the step of patterning the first conductive film and the step of forming the impurity diffusion layer.
  • the method may include a step of patterning the trap film using the film as a mask, and in the step of forming the impurity diffusion layer, the impurity may be injected into the semiconductor substrate without passing through the trap film.
  • the step of forming the low-concentration impurity diffusion layer preferably includes a step of injecting impurities into the semiconductor substrate via the trap film.
  • the surface of the semiconductor substrate can be protected by the trap film at the time of injecting impurities for forming the low-concentration impurity layer, so that damage to the semiconductor substrate can be reduced.
  • the step of forming the low-concentration impurity diffusion layer includes removing at least a part of a region of the trap film exposed from the patterned first conductive film, and then removing the semiconductor film. It is preferable to include a step of implanting impurities into the substrate. By doing so, the acceleration energy in the ion implantation step for forming the low concentration impurity diffusion layer can be reduced.
  • a step of forming a low-concentration impurity diffusion layer is performed. If a step of injecting impurities through a trap film into a semiconductor substrate is included, a high-concentration impurity diffusion layer is This step preferably includes a step of injecting impurities into the semiconductor substrate via the trap film.
  • the surface of the semiconductor substrate can be protected by the trap film even when impurities are implanted to form a high-concentration impurity layer.
  • the step of forming the low-concentration impurity diffusion layer includes a step of injecting impurities into the semiconductor substrate via the trap film
  • the low-concentration impurity diffusion layer is formed.
  • the method comprises the step of patterning the trap film using the first mask pattern or the patterned first first conductive film as a mask.
  • the step of forming the high concentration impurity diffusion layer may include a step of injecting impurities into the semiconductor substrate without passing through the trapping film.
  • a step of patterning the trap film using the first mask pattern or the patterned first conductive film as a mask may include a step of injecting impure product without using trapping film to the semiconductor substrate.
  • the step of forming the gate electrode preferably includes the step of forming a silicide layer on the surface of the patterned second conductive film.
  • the resistance of the gate electrode can be reduced.
  • the step of forming the gate electrode includes the step of forming a silicide layer on the surface of the patterned second conductive film
  • the step of forming the gate electrode includes the step of forming a silicide layer on the surface of the patterned second conductive film
  • the outer portion of the impurity diffusion layer on the surface of the semiconductor substrate is positioned on the second side. Since the silicide can be performed while being covered with the wall insulating film, it is possible to prevent a situation in which the impurity diffusion layers serving as bit lines are short-circuited by the silicide layer.
  • the step of forming a gate electrode includes the step of forming a second side wall insulating film on a side surface of the buried insulating film
  • the semiconductor memory device is formed on a semiconductor substrate.
  • the sidewall insulating film can be formed on the side surface of the gate electrode of the transistor included in the logic circuit without increasing the number of steps.
  • the step of forming a gate electrode includes the step of embedding an insulating film between the buried insulating films, and then forming a silicide on the surface of the patterned second conductive film.
  • the method includes a step of forming a layer.
  • the silicide is performed in a state where the outer portion of the impurity diffusion layer on the surface of the semiconductor substrate is completely covered with the insulating film, a situation in which the impurity diffusion layers serving as bit lines are short-circuited by the silicide layer. It can be reliably prevented.
  • the second conductive film is preferably a metal film.
  • the resistance of the gate electrode can be reduced.
  • the semiconductor memory device when the second conductive film is a metal film, the semiconductor memory device includes a transistor provided on a semiconductor substrate and forming a logic circuit;
  • the gate electrode of the transistor included in the logic circuit preferably has a stacked structure of a patterned first conductive film and a patterned metal film.
  • the gate electrode of the transistor included in the logic circuit can have a polymetal structure without increasing the number of steps.
  • the semiconductor memory device includes a transistor provided on a semiconductor substrate and constituting a logic circuit, and a gate electrode of a transistor constituting the logic circuit is formed by patterning. It is preferable that only the second conductive film is formed. With this structure, the gate electrode of the transistor included in the logic circuit can be miniaturized.
  • the semiconductor memory device includes a transistor provided on a semiconductor substrate and forming a logic circuit, and the step of forming a gate electrode includes: By patterning the second conductive film and the patterned first conductive film in the logic circuit formation region, the logic circuit is formed of the patterned second conductive film and the patterned first conductive film. It is preferable to include a step of forming a gate electrode of the transistor constituting the semiconductor device.
  • the gate electrode of the transistor included in the logic circuit can be formed without increasing the number of steps.
  • the conductive film is patterned using a second mask pattern extending in the line direction, and a gate electrode of a memory element made of the patterned second conductive film and a floating electrode made of the patterned first conductive film Forming a step.
  • a buried insulating film extending in the bit line direction is provided above the impurity diffusion layer serving as a bit line, and the patterned first conductive film serving as a floating electrode is Since they are separated from each other by the buried insulating film, it is not necessary to provide a LOCOS isolation region between the memory elements including the floating electrode, the inter-electrode insulating film, and the gate electrode.
  • the patterned first conductive films are separated from each other by the buried insulating film, there is no problem because the patterned first conductive films are electrically connected to each other by the second conductive film.
  • a fifth method for manufacturing a semiconductor device includes a step of forming a tunnel insulating film in a memory element formation region on a semiconductor substrate, and a step of depositing a first conductive film on the tunnel insulating film. Patterning the first conductive film using a first mask pattern extending in the bit line direction, and forming a first sidewall insulating film on the side surface of the patterned first conductive film; Implanting impurities into the semiconductor substrate using the patterned first conductive film and the first side wall insulating film as a mask to form an impurity diffusion layer serving as a bit line; and performing heat treatment on the semiconductor substrate.
  • the film and the patterned first conductive film are patterned using a second mask pattern extending in the word line direction, and the gate electrode of the memory element made of the patterned second conductive film, and the patterned first conductive film are formed. Forming a floating electrode made of a conductive film.
  • the buried insulating film extending in the bit line direction is provided above the impurity diffusion layer serving as the bit line, and the patterned first conductive film serving as the floating electrode is Since they are separated from each other by the buried insulating film, it is not necessary to provide a LOCOS isolation region between the memory elements including the floating electrode, the inter-electrode insulating film, and the gate electrode.
  • the patterned first conductive films are separated from each other by the buried insulating film, there is no problem because the patterned first conductive films are electrically connected to each other by the second conductive film.
  • the method includes the step of forming the first sidewall insulating film on the side surface of the patterned first conductive film serving as the floating electrode, the short channel effect due to the diffusion of the impurity implanted into the impurity diffusion layer can be suppressed. Therefore, the gate length can be reduced.
  • a sixth method of manufacturing a semiconductor memory device includes a step of forming a tunnel insulating film in a memory element forming region on a semiconductor substrate and a step of depositing a first conductive film on the tunnel insulating film. And a first conductive film using a first mask pattern extending in the bit line direction. Turning, forming a low-concentration impurity diffusion layer by injecting impurities into the mask of the patterned first conductive film with respect to the semiconductor substrate, and forming a low-concentration impurity diffusion layer on the side surface of the patterned first conductive film.
  • Second cell extending in the word line direction It is patterned using a pattern, and a step of forming a patterned first conductive film than made floating electrode gated electrodes, and patterning the second conductive film memory element made of.
  • the buried insulating film extending in the bit line direction is provided above the high concentration impurity diffusion layer serving as the bit line, and the patterned first conductive film serving as the floating electrode is provided.
  • the buried insulating film are separated from each other by the buried insulating film, so that it is not necessary to provide a LOCOS isolation region between the memory elements including the floating electrode, the inter-electrode insulating film, and the gate electrode. Force that the patterned first conductive film is separated from each other by the buried insulating film. Since the patterned first conductive film is electrically connected to each other by the second conductive film, there is no problem.
  • the step of forming a buried insulating film preferably includes a step of forming a buried insulating film on a semiconductor substrate via a metal film.
  • the step of forming the impurity diffusion layer preferably includes a step of injecting an impurity into the semiconductor substrate via the tunnel insulating film.
  • the surface of the semiconductor substrate can be protected by the tunnel insulating film when the impurity is implanted.
  • the fourth or fifth method for manufacturing a semiconductor memory device is characterized in that the first mask pattern or the patterned first conductive film is provided between the step of patterning the first conductive film and the step of forming the impurity diffusion layer.
  • the method may further include a step of patterning the tunnel insulating film using the film as a mask, and the step of forming the impurity diffusion layer may include a step of injecting impurities into the semiconductor substrate without passing through the tunnel insulating film.
  • the step of forming the low-concentration impurity diffusion layer preferably includes a step of injecting impurities into the semiconductor substrate via the tunnel insulating film.
  • the surface of the semiconductor substrate can be protected by the tunnel insulating film at the time of impurity implantation for forming the low-concentration impurity diffusion layer, so that damage to the semiconductor substrate can be reduced.
  • the step of forming the low-concentration impurity diffusion layer includes removing at least a part of a region of the tunnel insulating film exposed from the patterned first conductive film. It is preferable to include a step of implanting impurities into the semiconductor substrate.
  • the acceleration energy in the ion implantation step for forming the low concentration impurity diffusion layer can be reduced.
  • the step of forming the low-concentration impurity diffusion layer includes a step of injecting impurities into the semiconductor substrate via the tunnel insulating film
  • the step of forming the high-concentration impurity diffusion layer preferably includes a step of injecting impurities into the semiconductor substrate via the tunnel insulating film.
  • the surface of the semiconductor substrate can be protected by the tunnel insulating film even at the time of impurity implantation for forming the high-concentration impurity diffusion layer.
  • the sixth method of manufacturing a semiconductor memory device includes a step of forming a low concentration impurity diffusion layer and a step of forming a high concentration impurity diffusion layer.
  • the step of forming an impurity may include a step of injecting impurities into the semiconductor substrate without passing through the tunnel insulating film.
  • the sixth method for manufacturing a semiconductor memory device includes a step of forming the first mask pattern or the patterned first conductive film between the step of patterning the first conductive film and the step of forming the low-concentration impurity diffusion layer.
  • the step of patterning the trap film using a mask and forming the low-concentration impurity diffusion layer may include a step of injecting impurities into the semiconductor substrate without passing through the trap film.
  • the step of forming the gate electrode preferably includes the step of forming a silicide layer on the surface of the patterned second conductive film.
  • the resistance of the gate electrode can be reduced.
  • the step of forming a gate electrode includes forming a second sidewall insulating film on a side surface of the buried insulating film, and then forming a surface portion of the patterned second conductive film. It is preferable to include a step of forming a silicide layer on the substrate.
  • the silicide is performed in a state where the outer portion of the impurity diffusion layer on the surface of the semiconductor substrate is covered with the sidewall insulating film, a situation in which the impurity diffusion layers serving as bit lines are short-circuited by the silicide layer. Can be prevented.
  • the semiconductor memory device when the step of forming a gate electrode includes a step of forming a second sidewall insulating film on a side surface of the buried insulating film, the semiconductor memory device is formed on a semiconductor substrate.
  • the step of forming a second side wall insulating film on the side surface of the buried insulating film, which includes a transistor provided to constitute a logic circuit, comprises: forming a second side wall insulating film on the side surface of a gate electrode of a transistor constituting the logic circuit. It is preferable to include a step of forming
  • the sidewall insulating film can be formed on the side surface of the gate electrode of the transistor included in the logic circuit without increasing the number of steps.
  • the step of forming a gate electrode includes the step of embedding an insulating film between the buried insulating films, and then forming a silicide on a surface portion of the patterned second conductive film.
  • the method includes a step of forming a layer. In this case, since the silicide is performed in a state where the outer portion of the impurity diffusion layer on the surface of the semiconductor substrate is completely covered with the insulating film, it is ensured that the impurity diffusion layers serving as bit lines are short-circuited by the silicide layer. Can be prevented.
  • the semiconductor memory device includes a transistor provided on a semiconductor substrate and forming a logic circuit, and a gate electrode of the transistor forming the logic circuit is patterned. It is preferable that only the second conductive film is used.
  • the gate electrode of the transistor included in the logic circuit can be formed without increasing the number of steps.
  • FIGS. 1A to 1C are cross-sectional views showing each step of the method for manufacturing a semiconductor memory device according to the first embodiment.
  • FIGS. 2A to 2C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 3 is a sectional perspective view of the semiconductor memory device according to the first embodiment.
  • Fig. 4 (a) is a cross-sectional view taken along the line IVA- [VA in Fig. 3, and Fig. 4 (b) is a cross-sectional view taken along the line IVB- [
  • FIG. 4 (c) is a cross-sectional view taken along the line IVC-IVC in FIG. 3
  • FIG. 4 (d) is a cross-sectional view taken along the line IVD-IVD in FIG.
  • FIGS. 5A to 5D are cross-sectional views showing each step of the method for manufacturing a semiconductor memory device according to the second embodiment.
  • 6 (a) to 6 (d) are cross-sectional views showing each step of the method for manufacturing a semiconductor memory device according to the second embodiment.
  • FIG. 7 is a sectional perspective view of the semiconductor memory device according to the second embodiment.
  • FIG. 8 (a) is a cross-sectional view taken along the line VH [A-VI [IA] in FIG. 7, and FIG.
  • Fig. 8 (c) is a cross-sectional view taken along the line VIIIC-VHIC in Fig. 7, and Fig. 8 (d) is a cross-sectional view taken along the line VI [[D-VIIID] in Fig. 7. is there.
  • FIGS. 9A to 9D are cross-sectional views illustrating each step of the method for manufacturing a semiconductor memory device according to the third embodiment.
  • FIGS. 10A to 10D show steps of a method for manufacturing a semiconductor memory device according to the third embodiment.
  • FIG. 10A to 10D show steps of a method for manufacturing a semiconductor memory device according to the third embodiment.
  • FIG. 11 is a perspective view of a semiconductor memory device according to the third embodiment.
  • FIG. 12 (a) is a cross-sectional view of the XIIA-XHA line in Fig. 11 and Fig. 12 (b) is a cross-sectional view of the old line in Fig. 11).
  • 2 (c) is a cross-sectional view taken along line XIIC-XHC in FIG. 11
  • FIG. 12 (d) is a cross-sectional view taken along line XIID-XHD in FIG.
  • 13 (a) to 13 (e) are cross-sectional views showing each step of the method for manufacturing a semiconductor memory device according to the fourth embodiment.
  • FIGS. 14A to 14D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor memory device according to the fourth embodiment.
  • FIG. 15 is a perspective view of a semiconductor memory device according to the fourth embodiment.
  • Fig. 16 (a) is a cross-sectional view of the XVIA-XVIA line in Fig. 15, and Fig. 16 (b) is a cross-sectional view of the XV old-one XV old line in Fig. 15. c) is a cross-sectional view taken along the line XVIC-XV [C line in FIG. 15, and FIG. 16 (d) is a cross-sectional view taken along the XVID-XVID line in FIG.
  • FIGS. 17A to 17D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor memory device according to the fifth embodiment.
  • FIGS. 18 (a) to 18 (d) are cross-sectional views showing steps of a method for manufacturing a semiconductor memory device according to the fifth embodiment.
  • FIG. 19 is a perspective view of a semiconductor memory device according to the fifth embodiment.
  • FIG. 20 (a) is a cross-sectional view taken along the line XXA-XXA in FIG. 19,
  • FIG. 20 (b) is a cross-sectional view taken along the line XXB-XXB in FIG. 19, and
  • FIG. 20 is a cross-sectional view taken along the line XXG-XXC in FIG. 9, and
  • FIG. 20 (d) is a cross-sectional view taken along the line XXD-XXD in FIG.
  • FIGS. 21 (a) to 21 (d) are cross-sectional views showing steps of a method for manufacturing a semiconductor memory device according to the sixth embodiment.
  • FIGS. 22A to 22D are cross-sectional views illustrating each step of the method for manufacturing a semiconductor memory device according to the sixth embodiment.
  • 23 (a) to 23 (d) are cross-sectional views showing each step of the method for manufacturing a semiconductor memory device according to the sixth embodiment.
  • FIG. 24 is a perspective view of a semiconductor memory device according to the sixth embodiment.
  • FIG. 25 (a) is a cross-sectional view taken along the line XXVA—XXVA in FIG. 24, and FIG. 25 (c) is a cross-sectional view taken along the line XXVC-XXVC in FIG. 24, and FIG. 25 (d) is a cross-sectional view taken along the line XXVD-XXVD in FIG.
  • FIGS. 26A to 26D are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the seventh embodiment.
  • FIGS. 27A to 27D are cross-sectional views showing each step of the method for manufacturing a semiconductor memory device according to the seventh embodiment.
  • FIGS. 28A to 28D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor memory device according to the seventh embodiment.
  • FIG. 29 is a perspective view of the semiconductor memory device according to the seventh embodiment.
  • FIG. 30 (a) is a cross-sectional view taken along line XXXA-XXXA in FIG. 29,
  • FIG. 30 (b) is a cross-sectional view taken along line XXXB-XXXB in FIG. 29, and
  • FIG. 30 (c) is a cross-sectional view taken along line XXXC in FIG.
  • FIG. 30 is a cross-sectional view taken along the line XXXC
  • FIG. 30 (d) is a cross-sectional view taken along the line XXXD—XXXD in FIG.
  • FIGS. 31 (a) to 31 (d) are cross-sectional views showing each step of the method for manufacturing a semiconductor memory device according to the eighth embodiment.
  • FIGS. 32A to 32C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the eighth embodiment.
  • FIGS. 33A to 33D are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the eighth embodiment.
  • FIG. 34 is a perspective view of the semiconductor memory device according to the eighth embodiment.
  • 35A is a cross-sectional view taken along the line XXXVA-XXXVA in FIG. 34
  • FIG. 35B is a cross-sectional view taken along the line XXXVB—XXXVB in FIG. 34
  • FIG. 35C is a cross-sectional view taken along the line XXXVC—XX in FIG.
  • FIG. 35 (d) is a cross-sectional view taken along the line XXXVD-XXXVD in FIG. 34.
  • FIGS. 36A to 36D are cross-sectional views illustrating each step of the method for manufacturing the semiconductor memory device according to the ninth embodiment.
  • FIGS. 37A to 37C are cross-sectional views illustrating each step of the method for manufacturing the semiconductor memory device according to the ninth embodiment.
  • FIG. 38 is a perspective view of the semiconductor memory device according to the ninth embodiment.
  • FIG. 39 (a) is a cross-sectional view taken along the line XXIXA of FIG. 38
  • FIG. 39 (b) is a cross-sectional view of FIG. 39
  • (c) is a cross-sectional view taken along the line XXIXC-XX [XC in FIG. 38
  • FIG. 39 (d) is a cross-sectional view taken along the line XXIXD-XX CD in FIG. is there.
  • FIGS. 40 (a) to (d) are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the tenth embodiment.
  • 41 (a) to 41 (c) are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the tenth embodiment.
  • FIGS. 42A to 42C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the tenth embodiment.
  • FIGS. 43 (a) to 43 (c) are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the tenth embodiment.
  • FIGS. 44A to 44C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIGS. 45A to 45C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • 46 (a) to 46 (c) are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIGS. 47 (a) to 47 (c) are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIGS. 48A and 48B are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIGS. 49A to 49C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIGS. 50A to 50C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIGS. 51A to 51C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • 52 (a) to 52 (c) are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the twelfth embodiment.
  • FIGS. 53 (a) to 53 (c) show each step of the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIGS. 54A to 54C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the thirteenth embodiment.
  • FIGS. 55A to 55C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the thirteenth embodiment.
  • FIGS. 56A to 56C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the thirteenth embodiment.
  • FIGS. 57A to 57C are cross-sectional views showing each step of the method for manufacturing the semiconductor memory device according to the thirteenth embodiment.
  • FIGS. 58A to 58C are cross-sectional views illustrating each step of the method for manufacturing the semiconductor memory device according to the thirteenth embodiment.
  • FIGS. 59 (a) to 59 (d) are cross-sectional views showing steps of a conventional method for manufacturing a semiconductor memory device.
  • FIG. 60 is a plan view of a conventional semiconductor memory device. BEST MODE FOR CARRYING OUT THE INVENTION
  • a semiconductor memory device according to each embodiment of the present invention and a method for manufacturing the same will be described.
  • a power for forming an n-channel transistor and a p-channel transistor in a logic circuit region is considered as an impurity.
  • the types are different from each other, so that only n-channel transistors are shown in the drawings below.
  • FIGS. This will be explained with reference to (d).
  • 4 (a) shows a cross-sectional structure taken along the line IVA-IVA in FIG. 3
  • FIG. 4 (b) shows a cross-sectional structure taken along the line IVB-IVB in FIG. 3
  • Fig. 4 (d) shows the cross-sectional structure of the IVD-
  • a semiconductor substrate 10 composed of a silicon substrate, for example, a silicon oxide film, a silicon nitride film, and a silicon oxide film formed by a laminated film of a silicon oxide film.
  • a trap film 11 having a charge trapping site and a total film thickness of 30 nm is used.
  • phosphorus is 1 X 10 2O cm- 3 ⁇ 1 X 10 21 cm_ 3 de one-flop is and 150Nrr! Deposit a first polycrystalline silicon film 12 having a thickness of ⁇ 300 nm.
  • the first polycrystalline silicon film 12 is selectively etched by using a first resist pattern 13 extending in the bit line direction as a mask, and The polycrystalline silicon film 12 is patterned. In this etching step, it is preferable to leave the trap film 11 in order to protect the surface of the semiconductor substrate 10 in the impurity implantation step performed later.
  • n-type impurity diffusion layer 14 serving as a bit line is formed.
  • the silicon oxide film is subjected to, for example, CMP or etch-back, and By removing the portion of the oxide film present on the patterned first polycrystalline silicon film 12, between the patterned first polycrystalline silicon films 12 and above the high-concentration impurity diffusion layer 14 Then, a buried insulating film 15 is formed.
  • the height position of the patterned first polycrystalline silicon film 12 is substantially equal to the height position of the buried insulating film 15.
  • phosphorus is applied on the patterned first polycrystalline silicon film 12 and the buried insulating film 15 by 1 ⁇ 10 2 ° cm_ 3 to 1 ⁇ 10 21.
  • a second resist pattern (not shown) extending in the word line direction is masked for the second polycrystalline silicon film 16 and the patterned first polycrystalline silicon film 12. 3 and 4 (a) to (a), a patterned second polycrystalline silicon film 16 and a patterned first polycrystalline silicon film 12 are formed. A gate electrode is formed.
  • the buried insulating film 15 extending in the direction of the bit line is provided above the high-concentration impurity diffusion layer 14 serving as the bit line, and the patterned first layer constituting the gate electrode is provided.
  • the crystalline silicon films 12 are separated from each other by the buried insulating film 15. Therefore, it is not necessary to provide an LOCO S isolation region between the memory elements including the gate electrode and the trap film 11.
  • the patterned first polycrystalline silicon film 12 is separated from each other by the buried insulating film 15, but the patterned first polycrystalline silicon film 12 is separated from the second polycrystalline silicon film 1. There is no problem because it is electrically connected by 6.
  • a stacked film of a silicon oxide film, a silicon nitride film, and a silicon oxide film is used as the trap film 11 having a charge trapping site.
  • a single-layer film of a silicon nitride film, a single-layer film of a silicon nitride film, or a stacked film of a silicon oxide film and a silicon nitride film sequentially deposited from the semiconductor substrate 10 side may be used.
  • the thickness of the trap film 11 was 30 nm, the smaller the thickness of the trap film 11, the better the transistor characteristics, and a thickness of about 20 nm is particularly preferable.
  • a laminated film of the first polycrystalline silicon film 12 and the second polycrystalline silicon film 16 was used. Instead, a polycrystalline silicon film, an amorphous silicon film, and a melting point of 600 ° were used. A single-layer film of a refractory metal film or a metal silicide film having a temperature of C or higher, or a stacked film thereof can be used.
  • the buried insulating film 15 Although a silicon oxide film is used as the buried insulating film 15, a single-layer film of a fluorine-containing silicon oxide film or a porous film, or a laminated film of these may be used instead.
  • the buried insulating film 15 includes a fluorine-containing silicon oxide film or a porous film, the capacitance between wirings is reduced, so that the speed of the transistor can be increased.
  • the first resist pattern 13 is used as a mask for forming the high-concentration impurity diffusion layer 14, but instead of this, the first resist pattern 1 is used. 3 may be removed and a patterned first polycrystalline silicon film 12 may be used. In this case, the n-type impurity is also implanted into the gate electrode, so that the resistance of the gate electrode can be further reduced.
  • polycrystalline silicon films doped with impurities are deposited.
  • a polycrystalline silicon film that is not doped with impurities You may
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • 8 (a) shows a cross-sectional structure taken along the line V [[IA-VIIIA] in FIG. 7,
  • FIG. 8 (b) shows a cross-sectional structure taken along the line VHIB-VIIIB in FIG. 7, and
  • FIG. 8 shows the cross-sectional structure of the line VHIC-VIIIC in FIG. 7, and
  • FIG. 8 (d) shows the cross-sectional structure of the line VIIID-VI [ID] in FIG.
  • a memory element forming region of a semiconductor substrate 20 composed of a silicon substrate for example, a silicon oxide film, a silicon nitride film, and a silicon oxide film formed of a stacked film of 30n are formed.
  • a silicon oxide film, a silicon nitride film, and a silicon oxide film formed of a stacked film of 30n are formed.
  • the trap film 21 having a total film thickness of m is deposited, as shown in FIG. 5 (b), on the trap film 21, for example, phosphorus is applied in a concentration of 1 ⁇ 10 2 ° cm — 3 to 1 ⁇ . depositing a 1 0 21 cm- 3 first polycrystalline silicon film 22 having a thickness of doped and 1 5 onm ⁇ 300nm.
  • the first polycrystalline silicon film 22 is selectively masked with a first resist pattern (not shown) extending in the bit line direction as a mask. Etching is performed to pattern first polycrystalline silicon film 22.
  • the silicon oxide film is etched back.
  • a sidewall insulating film 23 is formed on the side surface of the patterned first polycrystalline silicon film 22.
  • the portion of the trap film 21 exposed from the first polycrystalline silicon film 22 and the side wall insulating film 23 may be left with the force trap film 21 which is usually removed by etching.
  • damage to the semiconductor substrate 20 in the etching step can be reduced.
  • an n-type impurity is applied to the semiconductor substrate 20 by using the patterned first polycrystalline silicon film 22 and the sidewall insulating film 23 as a mask, for example, at 1 ⁇ 10 10. Ions are implanted under the condition of 15 cm to 2 to 1 ⁇ 10 1 s cm— 2 to form an n-type high-concentration impurity diffusion layer 24 serving as a bit line.
  • the semiconductor substrate 20 is subjected to a heat treatment at, for example, 850 ° C. to 950 ° C.
  • a heat treatment at, for example, 850 ° C. to 950 ° C.
  • This heat treatment can be performed by batch treatment using an electric furnace or rapid heat treatment (RTA) using a lamp.
  • the silicon oxide film is subjected to, for example, CMP or etch-back, and By removing the portion of the silicon oxide film present on the patterned first polycrystalline silicon film 22, between the side wall insulating films 23 facing each other and on the high-concentration impurity diffusion layer 24.
  • a buried insulating film 25 is formed.
  • the height position of the patterned first polycrystalline silicon film 22 is substantially equal to the height position of the buried insulating film 25.
  • a second resist pattern (not shown) extending in the word line direction is masked for the second polycrystalline silicon film 26 and the patterned first polycrystalline silicon film 22.
  • 7 and 8 (a) to 8 (d) a patterned second polycrystalline silicon film 26 and a patterned first polycrystalline silicon film 22 are formed as shown in FIGS.
  • a gate electrode is formed.
  • the sidewall insulating film 23 is formed on the side surface of the patterned first polycrystalline silicon film 22 constituting the gate electrode. Therefore, in addition to the effects of the first embodiment, a high concentration Since the short channel effect due to the diffusion of the impurity implanted into the impurity diffusion layer 24 can be suppressed, the gate length can be reduced.
  • polycrystalline silicon films doped with impurities are deposited.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • first polycrystalline silicon film 22 and the second polycrystalline silicon film 22 in the second embodiment instead of the film 26, an amorphous silicon film may be used.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • Fig. 12 (a) shows the cross-sectional structure of the XI [A-XHA line in Fig. 11, and Fig. 12 (b) shows the cross-sectional structure of the XHB-X [old line in Fig. 11.
  • Fig. 12 (c) shows the cross-sectional structure of the XIIC-XIIC line in Fig. 11, and Fig. 12 (d) shows the cross-sectional structure of the X [[D-X [ID] line in Fig. 11.
  • a silicon oxide film, a silicon nitride film, and a silicon oxide film are laminated on a memory element formation region of a semiconductor substrate 30 composed of a silicon substrate.
  • phosphorous is applied on the trap film 31 by 1 ⁇ 10 2 ° cm— 3 to 1 ⁇ 10 21 cm— 3.
  • Doped and 150nm ⁇ 300n A first polycrystalline silicon film 32 having a thickness of m is deposited.
  • the first polycrystalline silicon film 32 is selectively etched using a first resist pattern (not shown) extending in the bit line direction as a mask. Then, the first polycrystalline silicon film 32 is patterned. In this etching step, it is preferable to leave the trap film 31 in order to protect the surface of the semiconductor substrate 30 in the impurity implantation step performed later.
  • the first resist pattern is masked with respect to the semiconductor substrate 30, and p-type impurities, for example, boron are added at 20 keV to 50 keV and 1 ⁇ 10 12 cm— 2 to after forming the p-type impurity diffusion layer 33 by ion implantation at 1 X 10 1 3 cm one second condition, 20 keV impurities such as arsenic of the first resist pattern as a mask n-type to the semiconductor substrate 30 Ion implantation is performed under the conditions of 55 OkeV and 1 ⁇ 10 14 cm— 2 to 1 ⁇ 10 15 cm— 2 to form an n-type low concentration impurity diffusion layer 34. Either the step of implanting the p-type impurity or the step of implanting the n-type impurity may be performed first.
  • p-type impurities for example, boron are added at 20 keV to 50 keV and 1 ⁇ 10 12 cm— 2 to after forming the p-type impurity diffusion layer 33 by ion implantation
  • the silicon oxide film is etched back.
  • a sidewall insulating film 35 is formed on the side of the patterned first polycrystalline silicon film 32.
  • an n-type impurity is applied to the semiconductor substrate 30 by using the patterned first polycrystalline silicon film 32 and the side wall insulating film 35 as a mask, for example, 1 ⁇ 1 0 15 cm one 2 ⁇ by ion implantation at 1 X 1 0 1 of 6 cm one two conditions, to form a high concentration impurity diffusion layer 36 of n-type as a bit line.
  • the silicon oxide film is subjected to, for example, CMP or an etch pack to thereby form the silicon oxide film.
  • CMP chemical vapor deposition
  • the buried insulating film 37 is formed between the side wall insulating films 35 facing each other and on the high-concentration impurity diffusion layer 36.
  • the height position of the patterned first polycrystalline silicon film 32 is substantially equal to the height position of the buried insulating film 37.
  • a second resist pattern (not shown) extending in the word line direction is masked with respect to the second polysilicon film 38 and the patterned first polysilicon film 32. Then, as shown in FIGS. 11 and 12 (a) to 12 (d), a buttered second polycrystalline silicon film 38 and a patterned first polycrystalline silicon film 38 are formed as shown in FIGS. A gate electrode made of a silicon film 32 is formed.
  • the side wall insulating film 35 is formed on the side surface of the gate electrode, and then the patterned first polycrystalline silicon film 32 and the side wall insulating film are formed.
  • the high concentration impurity diffusion layer 36 by implanting n-type impurities using the mask 35 as a mask, that is, to form the LDD structure, in addition to the effect of the first embodiment, Since the short channel effect caused by the diffusion of the impurity implanted into 36 can be suppressed, the gate length can be reduced.
  • a first resist pattern (not shown) is used as a mask for forming the p-type impurity diffusion layer 33 and the n-type low-concentration impurity diffusion layer 34.
  • a patterned first polycrystalline silicon film 32 may be used.
  • the first polycrystalline silicon film 32 and the second polycrystalline silicon film 38 are formed by depositing a polycrystalline silicon film doped with an impurity. The impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • an amorphous silicon film may be used instead of the first polycrystalline silicon film 32 and the second polycrystalline silicon film 38 in the third embodiment.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • FIG. 16 (a) shows a cross-sectional structure taken along the line XVIA-XVIA in FIG. 15
  • FIG. 16 (b) shows a cross-sectional structure taken along the line XVIB-XVIB in FIG. 15, and
  • FIG. Shows the cross-sectional structure of the XVIC-XVIC line in FIG. 15,
  • FIG. 16 (d) shows the cross-sectional structure of the XVID-XVID line in FIG.
  • a silicon oxide film, a silicon nitride film, and a stacked film of a silicon oxide film are formed on a memory element forming region of a semiconductor substrate 40 made of a silicon substrate.
  • a trap film 41 having a total film thickness of 30 nm as shown in FIG. 13B, on the trap film 41, for example, phosphorus is applied at 1 ⁇ 10 2 ° cm— 3 to 1 ⁇ 1.
  • a first polycrystalline silicon film 42 doped with Oz 1 cm- 3 and having a thickness of 150 nm to 300 nm is deposited.
  • the first polycrystalline silicon film 42 is selectively etched using a first resist pattern (not shown) extending in the bit line direction as a mask. Etching is performed to pattern first polycrystalline silicon film 42. In this etching step, it is preferable to leave the trap film 41 in order to protect the surface of the semiconductor substrate 40 in the impurity implantation step performed later.
  • the first resist pattern is used as a mask with respect to the semiconductor substrate 40, and P-type impurities, for example, boron are added at 20 keV to 50 keV and 1 ⁇ 10 12 cm ⁇ 2.
  • P-type impurities for example, boron are added at 20 keV to 50 keV and 1 ⁇ 10 12 cm ⁇ 2.
  • impurities such as arsenic of the first resist pattern as a mask n-type to the semiconductor substrate 40 20keV
  • the n-type low concentration impurity diffusion layer 44 is formed by ion implantation under the conditions of about 50 keV and 110 14 G m— 2 to 1 ⁇ 10 15 cm— 2 .
  • the silicon oxide film is etched back. Then, a sidewall insulating film 45 is formed on the side surface of the patterned first polycrystalline silicon film.
  • an n-type impurity is applied to the semiconductor substrate 40 by using the patterned first polycrystalline silicon film 42 and the side wall insulating film 45 as a mask, for example, 1 ⁇ 1. Ions are implanted under the condition of 0 15 cm— 2 to 1 ⁇ 10 16 cm— 2 to form an n-type high-concentration impurity diffusion layer 46 serving as a bit line.
  • a metal film 47 having a height lower than that of the patterned first polycrystalline silicon film 42 is formed between the films 45 and on the high-concentration impurity diffusion layer 46.
  • the height of the metal film 47 is preferably about half the height of the patterned first polycrystalline silicon film 42.
  • the reason is that if the thickness of the metal film 47 is increased, the metal film 47 and the patterned first polycrystalline silicon film 42 may be short-circuited, while if the thickness of the metal film 47 is too small. This is because the metal film 47 may disappear in an etching step performed later.
  • the silicon oxide film is subjected to, for example, CMP or etch back, and By removing the portion of the silicon oxide film present on the patterned first polycrystalline silicon film 42, the insulating film 48 is buried between the side wall insulating films 45 facing each other and on the metal film 47. To form In this case, the height position of the patterned first polycrystalline silicon film 42 is substantially equal to the height position of the buried insulating film 48.
  • the silicon oxide film is subjected to, for example, CMP or etch back, and By removing the portion of the silicon oxide film present on the patterned first polycrystalline silicon film 42, the insulating film 48 is buried between the side wall insulating films 45 facing each other and on the metal film 47.
  • the height position of the patterned first polycrystalline silicon film 42 is substantially equal to the height position of the buried insulating film 48.
  • the metal film 47 is provided between the side wall insulating films 45 facing each other and on the high-concentration impurity diffusion layer 46 serving as the bit line, the resistance of the bit line is reduced. be able to.
  • a first resist pattern (not shown) is used as a mask for forming the p-type impurity diffusion layer 43 and the n-type low-concentration impurity diffusion layer 44.
  • a patterned first polycrystalline silicon film 42 may be used.
  • polycrystalline silicon films doped with impurities are deposited as the first polycrystalline silicon film 42 and the second polycrystalline silicon film 49.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • an amorphous silicon film may be used instead of the first polycrystalline silicon film 42 and the second polycrystalline silicon film 49 in the fourth embodiment.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • FIG. 20 (a) shows a cross-sectional structure taken along line XXA-XXA in FIG. 19
  • FIG. 20 (b) shows a cross-sectional structure taken along line XXB-XXB in FIG. 19
  • FIG. Fig. 9 shows the cross-sectional structure taken along line XXC-XXC
  • Fig. 20 (d) shows the cross-sectional structure taken along line XXD-XXD in Fig. 19.
  • a trap film 51 made of a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film and having a total thickness of 30 nm was deposited.
  • a first polycrystalline silicon film 52 phosphorus having a thickness of 1 X l 0 2 ° cm- 3 ⁇ 1 X 10 21 cm- 3 doped ⁇ one 150nm ⁇ 300nm accumulate.
  • the first polycrystalline silicon film 52 and the trap film 51 are selectively etched using a first resist pattern (not shown) extending in the bit line direction as a mask.
  • the first polycrystalline silicon film 52 and the trap film 51 are patterned.
  • a p-type impurity such as boron is added to the first polycrystalline silicon film 52 patterned on the semiconductor substrate 50 as a mask at 20 keV to 50 keV and 1 ⁇ 10 12.
  • the first polycrystalline silicon film 52 patterned on the semiconductor substrate 50 is patterned.
  • An n-type impurity, for example, arsenic is ion-implanted under the conditions of 20 keV to 50 keV and 1 ⁇ 10 14 cm— 2 to 1 ⁇ 10 15 cm— 2 to form an n-type low concentration impurity diffusion layer 54.
  • a silicon oxide film having a thickness of, for example, 50 nm to 200 nm is deposited over the entire surface of the semiconductor substrate 50, and the silicon oxide film is etched back.
  • a side wall insulating film 55 is formed on the side surface of the patterned first polycrystalline silicon film 52.
  • an n-type impurity is applied to the semiconductor substrate 50 by using the patterned first polycrystalline silicon film 52 and the sidewall insulating film 55 as a mask, for example, at 1 ⁇ 10 15. Ions are implanted under the condition of cm— 2 to 1 ⁇ 10 16 cm— 2 to form an n-type high-concentration impurity diffusion layer 56 serving as a bit line.
  • the silicon oxide film is subjected to, for example, CMP or etch-back, thereby forming the silicon oxide film.
  • CMP chemical vapor deposition
  • the insulating film is buried between the side wall insulating films 55 facing each other and on the high-concentration impurity diffusion layer 56.
  • the film 57 is formed.
  • the height position of the patterned first polycrystalline silicon film 52 is substantially equal to the height position of the buried insulating film 57.
  • the first polycrystalline silicon film 52 and the trap film 51 are patterned, and the semiconductor substrate 50 is exposed in a region to be a bit line, and then impurities are ion-implanted.
  • the acceleration energy for ion implantation is lower than in the case where ion implantation is performed with the trap film 51 remaining (see FIG. 9D). be able to. That is, as in the third embodiment, when a trap film having a film thickness of 30 nm, which is different from the stacked film of the silicon oxide film, the silicon nitride film, and the silicon oxide film, remains at 60 keV or more. Acceleration energy is required, but if the trapping film is removed, the acceleration energy can be lowered to the lower limit of the acceleration energy of the ion implanter (currently, about lOkeV).
  • the n-type low-concentration impurity diffusion layer 54 is formed by the ion implantation method, but may be formed by a plasma doping method or a solid-phase diffusion method instead.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • an amorphous silicon film may be used instead of the first polycrystalline silicon film 52 and the second polycrystalline silicon film 58 in the fifth embodiment.
  • a force forming an n-type memory element may be used instead of a force forming a n-type memory element.
  • FIG. 25 (b) shows a cross-sectional structure taken along the line XXVB-XXVB in FIG. 24,
  • FIG. 25 (c) shows a cross-sectional structure taken along the line XXVC-XXVC in FIG. 24, and
  • FIG. 25 (d) shows a cross-sectional structure taken along the line XXVD in FIG. — Shows the cross-sectional structure of line XXV D.
  • a silicon oxide film, a silicon nitride film, and a silicon oxide film are stacked on a memory element forming region of a semiconductor substrate 60 composed of a silicon substrate.
  • a trap film 61 having a total thickness of 30 nm As shown in FIG. 21B, on the trap film 61, for example, phosphorous is applied at 1 ⁇ 10 2 ° cm— 3 to 1 ⁇ is 1 0 21 cm- 3 doped depositing a first polycrystalline silicon film 62 having a thickness of ⁇ one 1 50 nm to 300 nm.
  • the first polycrystalline silicon film 62 is selectively etched by using the first resist pattern 63 extending in the bit line direction as a mask, and The polycrystalline silicon film 62 is patterned. In this etching step, it is preferable to leave the trap film 61 in order to protect the surface of the semiconductor substrate 60 in an impurity implantation step performed later.
  • an n-type impurity is applied to the semiconductor substrate 60 by using the first resist pattern 63 as a mask, for example, at 1 ⁇ 10 15 cm— 2 to 1 ⁇ 1. Ion implantation is performed under the condition of 0 16 cm ⁇ 2 to form an n-type high-concentration impurity diffusion layer 64 serving as a bit line.
  • the silicon oxide film is subjected to, for example, CMP or etch-back, and By removing the portion of the oxide film present on the patterned first polycrystalline silicon film 62, the portion between the patterned first polycrystalline silicon films 62 and the high-concentration impurity diffusion layer 64 is removed. A buried insulating film 65 is formed thereon. In this case, the height position of the patterned first polycrystalline silicon film 62 is substantially equal to the height position of the buried insulating film 65.
  • the second polycrystalline silicon film 66 and the patterned first polycrystalline silicon film 62 extend in the word line direction with respect to the second polycrystalline silicon film 66.
  • Selective etching is performed using a resist pattern (not shown) as a mask.
  • Fig. 22 (c) 24 corresponds to the cross-sectional structure along the line XXVA-XXVA in FIG. 24, and
  • FIG. 22 (d) corresponds to the cross-sectional structure along the line XXVB-XXVB in FIG.
  • FIGS. 23A and 23B after a silicon oxide film is deposited over the entire surface of the semiconductor substrate 60, the silicon oxide film is buried by performing an etch pack.
  • a sidewall insulating film 67 is formed on the side surface of the embedded insulating film 65 and the side surfaces of the patterned first and second polycrystalline silicon films 62 and 66 (see FIGS. 25C and 25D).
  • FIGS. 25C and 25D the portion of the semiconductor substrate 60 outside the high-concentration impurity diffusion layer 64 is covered with the buried insulating film 65 and the sidewall insulating film 67.
  • FIG. 23A corresponds to the cross-sectional structure taken along the line XXVA-XXVA in FIG. 24, and FIG. 23B corresponds to the cross-sectional structure taken along the line XXVB-XXVB in FIG.
  • a cobalt film is deposited over the entire surface of the semiconductor substrate 60 and then subjected to a heat treatment to form a patterned second polycrystalline silicon film.
  • the silicide layer 68 is formed on the surface of the semiconductor substrate 60 and on the surface of the semiconductor substrate 60 exposed from the buried insulating film 65 and the sidewall insulating film 67, as shown in FIGS. 24 and 25 (a) to (d), A gate electrode comprising a patterned second polycrystalline silicon film 66 having a silicide layer 68 on the surface and a patterned first polycrystalline silicon film 62 is obtained.
  • the silicide layer 68 is formed on the surface of the second polycrystalline silicon film 66 constituting the gate electrode, the resistance of the gate electrode can be reduced.
  • a side wall insulating film 67 is formed on the side surface of the buried insulating film 65, and a portion of the semiconductor substrate 60 outside the high concentration impurity diffusion layer 64 is covered with the buried insulating film 65 and the side wall insulating film 67, and then the silicide layer is formed.
  • the formation of 68 makes it possible to prevent the high-concentration impurity diffusion layer 64 from being short-circuited by the silicide layer 68 formed on the surface of the semiconductor substrate 60 (see FIG. 25B).
  • the first resist pattern 63 is used as a mask for forming the high-concentration impurity diffusion layer 64.
  • the first resist pattern 63 is used.
  • the patterned first polycrystalline silicon film 62 may be used.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • an amorphous silicon film may be used instead of the first polycrystalline silicon film 62 and the second polycrystalline silicon film 66 in the sixth embodiment.
  • the silicide layer 68 is formed by depositing a cobalt film.
  • a cobalt film instead of the cobalt film, a single-layer film of a titanium film, a nickel film or a platinum film, or a laminated film of these films is used. May be used.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • FIG. 30 (a) shows a cross-sectional structure taken along the line XXXA-XXXA in FIG. 29,
  • FIG. 30 (b) shows a cross-sectional structure taken along the line XXXB-XXXB in FIG. 29, and
  • FIG. 30 (d) shows a cross-sectional structure taken along the line XXXD-XXXD in FIG. 29.
  • a semiconductor substrate 70 composed of a silicon substrate, for example, a silicon oxide film, a silicon nitride film, and a 30 nm
  • a trap film 71 having a total film thickness of, as shown in FIG. 26 (b), for example, 1 ⁇ 10 2 ° cm — 3 to 1 ⁇ 10
  • a first polycrystalline silicon film 72 having a thickness of 150 nm to 300 nm doped with 21 cm 3 is deposited.
  • the first polycrystalline silicon film 72 is selectively etched using the first resist pattern 73 extending in the bit line direction as a mask, and The polycrystalline silicon film 72 is patterned.
  • an n-type impurity is applied to the semiconductor substrate 70 by using the first resist pattern 73 as a mask, for example, 1 ⁇ 10 15 cm— 2 to 1 ⁇ 10 1. Ion implantation is performed under the condition of 6 cm— 2 to form an n-type high-concentration impurity diffusion layer 74 serving as a bit line.
  • the silicon oxide film is subjected to, for example, CMP or an etch pack, and By removing a portion of the silicon oxide film present on the patterned first polycrystalline silicon film 72, a high concentration impurity diffusion layer 74 is formed between the patterned first polycrystalline silicon films 72. A first buried insulating film 75 is formed thereon. In this case, the height position of the patterned first polycrystalline silicon film 72 is substantially equal to the height position of the first buried insulating film 75.
  • FIG. 27B on the patterned first polycrystalline silicon film 72 and the first buried insulating film 75, for example, phosphorus is applied at 1 ⁇ 10 2 ° cm— 3 to 1 depositing a X 1 0 21 cm- 3 second polycrystalline silicon film 76 having a doped and the thickness of 50 nm to 200 nm.
  • the second polycrystalline silicon film 76 and the patterned first polycrystalline silicon film 72 Selective etching is performed using a resist pattern (not shown) as a mask.
  • 27 (c) corresponds to the cross-sectional structure taken along the line XXXA-XXXA in FIG. 29, and FIG. 27 (d) corresponds to the cross-sectional structure taken along the line XXXB-XXXB in FIG.
  • FIGS. 28 (a) and (b) after depositing a silicon oxide film over the entire surface of the semiconductor substrate 70, for example, CMP or etch back is performed on the silicon oxide film.
  • the portion of the silicon oxide film present on the patterned second polycrystalline silicon film 76 is removed to form a second buried insulating film 77.
  • the second buried insulating film 77 completely covers the first buried insulating film 75, and the height of the second buried insulating film 77 is set at the height of the patterned second polycrystalline silicon film 76. It is almost equal to the position.
  • FIG. 28A corresponds to the cross-sectional structure taken along the line XXXA-XXXA in FIG. 29, and
  • FIG. 28B corresponds to the cross-sectional structure taken along the line XXXB-XXXB in FIG.
  • the first resist pattern 73 is used as a mask for forming the high-concentration impurity diffusion layer 74. Alternatively, the first resist pattern 73 may be removed and the patterned first polycrystalline silicon film 72 may be used.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • an amorphous silicon film may be used instead of the first polycrystalline silicon film 72 and the second polycrystalline silicon film 76 in the seventh embodiment.
  • a titanium film, a nickel film or a platinum film may be deposited instead of the cobalt film in which the silicide layer 78 is formed by depositing a cobalt film.
  • a force forming an n-type memory element may be used instead, and a p-type memory element may be formed.
  • FIG. 35 (a) shows a cross-sectional structure taken along the line XXXVA-XXXVA in FIG. 34
  • FIG. 35 (b) shows a cross-sectional structure taken along the line XXXVB-XXXVB in FIG. 34
  • FIG. 35 (d) shows a cross-sectional structure taken along the line XXXVD—XXXVD in FIG. 34.
  • a stacked film of, for example, a silicon oxide film, a silicon nitride film, and a silicon oxide film is formed on a memory element forming region of a semiconductor substrate 80 composed of a silicon substrate.
  • a trap film 81 having a total thickness of 30 nm as shown in FIG. 31 (b), for example, 1 ⁇ 10 2 ° cm— 3 to is 1 X 1 0 21 cm- 3 doped depositing a polycrystalline silicon film 82 having a thickness of ⁇ one 1 50nm ⁇ 300n m.
  • the polycrystalline silicon film 82 is selectively etched by using the first resist pattern 83 extending in the bit line direction as a mask, thereby forming a polycrystalline silicon film.
  • the film 82 is patterned.
  • an n-type impurity is applied to the semiconductor substrate 80 by using the first resist pattern 83 as a mask, for example, 1 ⁇ 10 15 cm— 2 to 1 ⁇ 10 1.
  • Ion implantation is performed under the condition of 6 cm ⁇ 2 to form an n-type high concentration impurity diffusion layer 84 serving as a bit line.
  • a silicon oxide film is formed over the entire surface of the semiconductor substrate 80.
  • CMP or etch-back is performed on the silicon oxide film to remove a portion of the silicon oxide film present on the patterned polycrystalline silicon film 82, thereby performing patterning.
  • a buried insulating film 85 is formed between the polycrystalline silicon films 82 and on the high concentration impurity diffusion layer 84. In this case, the height position of the patterned polycrystalline silicon film 82 is substantially equal to the height position of the buried insulating film 85.
  • a metal film 86 made of, for example, a tungsten film and having a thickness of 150 nm and a silicon oxide film made of, for example, A cover insulating film 87 having the following film thickness is sequentially deposited.
  • FIGS. 33 (a) and (b) a second resist extending in the word line direction is formed on the cover insulating film 87, the metal film 86, and the patterned polycrystalline silicon film 82. Selective etching is performed using the pattern (not shown) as a mask.
  • FIG. 33 (a) corresponds to the cross-sectional structure taken along line XXXVA-XXXVA in FIG. 34
  • FIG. 33 (b) corresponds to the cross-sectional structure taken along line XXXVB-XXXVB in FIG.
  • FIGS. 33 (c) and (d) After a silicon oxide film is deposited over the entire surface of the semiconductor substrate 80, the silicon oxide film is buried by etching back. A sidewall insulating film 88 is formed on the side surface of the embedded insulating film 85 and on the side surfaces of the patterned cover insulating film 87, metal film 86, and polycrystalline silicon film 82 (see FIGS. 35 (c) and (d)).
  • FIG. 33 (c) corresponds to the cross-sectional structure taken along the line XXXVA-XXXVA in FIG. 34
  • FIG. 33 (d) corresponds to the cross-sectional structure taken along the line XXXVB-XXXVB in FIG.
  • the side surface of the patterned metal film 86 is covered with the sidewall insulating film 88, and the high-concentration impurity diffusion layer 84 is buried. Is covered with the embedded insulating film 85 and the sidewall insulating film 88. Further, a gate electrode composed of the patterned polycrystalline silicon film 82 and the patterned metal film 86 is obtained. According to the eighth embodiment, since the cover insulating film 87 is formed on the metal film 86, the metal film 86 does not easily come off the polycrystalline silicon film.
  • a mask using the first resist pattern 83 as a mask for forming the high-concentration impurity diffusion layer 84 is replaced with a first resist pattern.
  • 83 may be removed and a patterned polycrystalline silicon film 82 may be used.
  • a polycrystalline silicon film doped with impurities is deposited as the polycrystalline silicon film 82, but instead, a polycrystalline silicon film not doped with impurities is used. After deposition, impurities may be doped.
  • an amorphous silicon film may be used instead of the polycrystalline silicon film 82 in the eighth embodiment.
  • a titanium film or a silicide film may be used instead of the tungsten film on which the metal film 88 made of a tungsten film is deposited.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • FIG. 39 (a) shows a cross-sectional structure taken along line XXIXA-XXIXA in FIG. 38
  • FIG. 39 (b) shows a cross-sectional structure taken along line XXIXB-XXIXB in FIG. 38
  • FIG. 39 (c) shows a cross-sectional structure taken along line XXIX in FIG.
  • FIG. 39 (d) shows a cross-sectional structure taken along the line XXIXD-XXIXD in FIG. 38.
  • a tunnel insulating film 91 made of, for example, a silicon oxide film and having a thickness of 6 nm to 15 nm is formed on a memory element region of a semiconductor substrate 90 made of a silicon substrate.
  • phosphorus force X 1 0 2 ° cm- 3 ⁇ 1 X 1 0 21 cm- 3 de one-flop is and 1 50 nm
  • a first polycrystalline silicon film 92 having a thickness of ⁇ 3 OOn m is deposited.
  • the first polycrystalline silicon film 92 is selectively etched using the first resist pattern 93 extending in the bit line direction as a mask.
  • the polycrystalline silicon film 92 is patterned.
  • an n-type impurity is applied to the semiconductor substrate 90 using the first resist pattern 93 as a mask, for example, 1 ⁇ 10 15 cm— 2 to 1 ⁇ 10. Ion implantation is performed under the condition of 16 cm ⁇ 2 to form an n-type high concentration impurity diffusion layer 94 serving as a bit line.
  • the silicon oxide film is subjected to, for example, CMP or etch-back, and By removing a portion of the silicon oxide film present on the patterned first polycrystalline silicon film 92, a high-concentration impurity diffusion layer is formed between the patterned first polycrystalline silicon films 92.
  • a buried insulating film 95 is formed on 94. In this case, the height position of the patterned first polycrystalline silicon film 92 is substantially equal to the height position of the buried insulating film 95.
  • a silicon oxide film, a silicon nitride film, and a silicon oxide film are stacked on the patterned first polycrystalline silicon film 92 and the buried insulating film 95.
  • the inter-electrode insulating film 96 made of a film, for example, phosphorus is doped on the inter-electrode insulating film 96 by, for example, 1 ⁇ 10 2 ° cm — 3 to 1 ⁇ 10 21 cm— 3, and A second polycrystalline silicon film 97 having a thickness of 50 nm to 200 nm is deposited.
  • a second resist pattern (not shown) extending in the word line direction is applied to the second polycrystalline silicon film 97, the inter-electrode insulating film 96, and the patterned first polycrystalline silicon film 92.
  • Is used as a mask to perform selective etching and as shown in FIGS. 38 and 39 (a) to (d), the gate electrode made of the patterned second polycrystalline silicon film 97 and the patterned
  • a memory element having an inter-electrode insulating film 96 and a floating electrode made of the patterned first polycrystalline silicon film 92 is formed.
  • the buried insulating film 95 extending in the direction of the bit line is provided above the high-concentration impurity diffusion layer 94 serving as the bit line, and the buttered first electrode constituting the floating electrode is formed. Since the polycrystalline silicon films 92 are separated from each other by the buried insulating film 95, it is not necessary to provide a LOCOS isolation region between the memory elements including the floating electrode, the inter-electrode insulating film, and the gate electrode.
  • the patterned first polycrystalline silicon film 92 is separated from each other by a buried insulating film 95, but the patterned first polycrystalline silicon film 92 is electrically connected to each other by a second polycrystalline silicon film 97. There is no problem because it is connected to.
  • a silicon oxide film is used as the tunnel insulating film 91, but a silicon oxynitride film may be used instead.
  • a mask for forming the high-concentration impurity diffusion layer 94 is formed.
  • the first resist pattern 93 may be removed and a patterned first polycrystalline silicon film 92 may be used instead.
  • a patterned first polycrystalline silicon film 92 may be used instead.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • an amorphous silicon film may be used instead of the first polycrystalline silicon film 92 and the second polycrystalline silicon film 97 in the ninth embodiment.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • the ninth embodiment differs from the first embodiment only in the configuration of the gate electrode, and the configuration of the impurity diffusion layer serving as the bit line and the configuration of the buried insulating film are the same as those of the first embodiment. This is the same as the embodiment. Therefore, according to the ninth embodiment, the same effect as in the first embodiment can be obtained.
  • the gate electrodes in the second to eighth embodiments can have the same configuration as in the ninth embodiment. In this case, the same effects as those of the second to eighth embodiments can be obtained.
  • the drawings on the left side show the gate electrode portion of the memory element formation region
  • the drawings on the center show the portions between the gate electrodes in the memory element formation region
  • the drawings on the right side show the logic circuit region. I have.
  • a trench element isolation 101 is formed on a semiconductor substrate 100 made of a silicon substrate, and then, as shown in FIG. Over this, a trap film 102 having a total thickness of 30 nm is deposited, for example, different from a stacked film of a silicon oxide film, a silicon nitride film, and a silicon oxide film.
  • the trap film 102 is selectively etched using the first resist pattern 103 as a mask, so that a logic circuit region in the trap film 102 is formed.
  • the surface of the semiconductor substrate 100 is oxidized to form a gate insulating film having a thickness of, for example, 2 nm to 25 nm on the surface of the logic circuit region of the semiconductor substrate 100.
  • phosphorus is doped at 1 ⁇ 10 2 ° cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 and is doped with 150 nm to 300 nm.
  • a first polycrystalline silicon film 105 having a thickness is deposited.
  • the first polycrystalline silicon film 105 is selectively etched by using a second resist pattern (not shown) as a mask, and after patterning the polycrystalline silicon film 105, first polysilicon film 105 as a mask n-type impurity, for example, 1 X 10 of 15 cm one 2 to 1 X 10 patterned on the semiconductor substrate 100 16 cm are implanted in one second condition, the memory element formation region to form a high concentration impurity diffusion layer 106 of the ⁇ -type as a bit line.
  • a second resist pattern not shown
  • the silicon oxide film is subjected to, for example, CMP or etch-back, thereby forming the silicon oxide film.
  • CMP chemical vapor deposition
  • etch-back a portion of the film present on the patterned first polycrystalline silicon film 105
  • the portion between the patterned first polycrystalline silicon films 105 and on the high-concentration impurity diffusion layer 106 is removed.
  • a buried insulating film 107 is formed.
  • the height position of the patterned first polycrystalline silicon film 105 is substantially equal to the height position of the buried insulating film 107.
  • FIG. 42 (a) the first on the polycrystalline silicon film 105 ⁇ Pi buried insulating film 107, for example, phosphorus is 1 X l 0 2 ° cm- 3 ⁇ 1 X 10 which is patterned
  • a second polycrystalline silicon film 108 which is 21 cm- 3 doped and has a thickness between 50 nm and 200 nm, is deposited.
  • the second polycrystalline silicon film 108 and the patterned first polycrystalline silicon film 105 are selectively etched using the third resist pattern 109 as a mask.
  • a first gate electrode consisting of a patterned second polysilicon film 108 and a patterned first polysilicon film 105 in the memory element formation region
  • a second gate electrode composed of the patterned second polycrystalline silicon film 108 and the patterned first polycrystalline silicon film 105 is formed.
  • impurities are ion-implanted into the semiconductor substrate 100 using the second gate electrode as a mask to form the low-concentration impurity diffusion layer 110.
  • a silicon oxide film having a thickness of, for example, 50 nm to 200 nm is deposited over the entire surface of the semiconductor substrate 100, and the silicon oxide film is etched back.
  • the side wall insulating film 111 is formed on the side surface of the buried insulating film 107, and in the logic circuit region, the side wall insulating film 111 is formed on the side surface of the second gate electrode.
  • the gate insulating film 104 is selectively etched using the second gate electrode and the side wall insulating film 111 as a mask to pattern the gate insulating film 104. In this case, the trap film 102 is patterned in the memory element region.
  • impurities are selectively ion-implanted into the semiconductor substrate 100 by using the second gate electrode and the sidewall insulating film 111 as a mask. Then, a high-concentration impurity diffusion layer 112 to be a drain region or a source region is formed.
  • the silicide layer 113 on the surface of the first gate electrode and the silicide layer 113 on the surface of the second gate electrode can be formed in the same step, the number of steps can be reduced.
  • the side wall insulating film 111 on the side surface of the buried insulating film 107 in the memory element region and the side wall insulating film 111 on the side surface of the second gate electrode of the transistor constituting the logic circuit are formed in the same step. Since it can be formed, the number of steps can be reduced.
  • a polycrystalline silicon film doped with impurities is deposited as the first polycrystalline silicon film 105 and the second polycrystalline silicon film 108.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • an amorphous silicon film may be used instead of the first polysilicon film 105 and the second polysilicon film 108 in the tenth embodiment.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • FIGS. 47 (a) to 47 (c) and FIGS. 48 (a) and (b) show the left drawings show the gate electrode portion of the memory element formation region
  • the center drawings show the portion between the gate electrodes of the memory device formation region
  • the right drawings show the logic circuit region. Is shown.
  • a trap film 122 having a total thickness of 30 nm which is composed of, for example, a stacked film of a silicon oxide film, a silicon nitride film, and a silicon oxide film, is deposited.
  • the trap film 122 was selectively etched using the first resist pattern 123 as a mask to remove the logic circuit region in the trap film 122. Then, as shown in FIG. 45 (a), the surface of the semiconductor substrate 120 is oxidized to form a gate having a thickness of, for example, 2 nm to 25 nm on the surface of the logic circuit region of the semiconductor substrate 120. An insulating film 124 is formed.
  • the entire surface Wataru connexion on a semiconductor substrate 1 20, for example, phosphorus is 1 X 1 0 2 ° cm one 3 ⁇ 1 X 1 0 21 cm- 3 doped and 1 A polycrystalline silicon film 125 having a thickness of 50 nm to 300 nm is deposited.
  • the polycrystalline silicon film 125 is selectively etched using a second resist pattern (not shown) as a mask.
  • the polycrystalline silicon film 125 patterned on the semiconductor substrate 120 is used as a mask to remove n-type impurities, for example, from 1 ⁇ 10 15 cm— 2 to 1 ⁇ 10 1 Ion implantation is performed under the condition of 6 cm— 2 to expand the n-type high-concentration impurity that becomes the bit line in the memory element formation region.
  • a spatter layer 126 is formed.
  • the silicon oxide film is subjected to, for example, CMP or etch-back, and By removing the portion of the silicon oxide film present on the patterned polycrystalline silicon film 125, the portion between the patterned polycrystalline silicon films 125 and on the high-concentration impurity diffusion layer 126 is removed. A buried insulating film 127 is formed. In this case, the height position of the patterned polycrystalline silicon film 125 is substantially equal to the height position of the buried insulating film 127.
  • a metal film 128 having a thickness of 150 nm other than a tungsten film and a silicon nitride film for example.
  • a cover insulating film 129 having a thickness of 100 nm is sequentially deposited.
  • the cover insulating film 129, the metal film 128 and the patterned polycrystalline silicon film 125 are selected using the third resist pattern 130 as a mask. Etching is performed to form a first gate electrode made of a patterned metal film 128 and a patterned polycrystalline silicon film 125 in a memory element formation region, and to form a patterned metal film in a logic circuit region. A second gate electrode made of the film 128 and the patterned polycrystalline silicon film 125 is formed.
  • impurities are ion-implanted into the semiconductor substrate 120 using the second gate electrode as a mask to form a low-concentration impurity diffusion layer 130. I do.
  • the silicon oxide film is etched back.
  • the side wall insulating film 13 1 is formed on the side surface of the buried insulating film 127, and in the logic circuit region, the side wall insulating film 13 1 1 is formed on the side surface of the second gate electrode.
  • selective etching is performed on the gate insulating film 124 using the second gate electrode and the sidewall insulating film 1331 as a mask, and the gate insulating film 124 is patterned. In this case, the trap film 122 is patterned in the memory element region.
  • Impurities are selectively ion-implanted using the gate electrode 2 and the sidewall insulating film 13 1 as a mask to form a high-concentration impurity diffusion layer 132 to be a drain region or a source region.
  • the semiconductor memory device After depositing a cobalt film over the entire surface of the semiconductor substrate 120, a heat treatment is performed so that a silicide is deposited on the surface of the high-concentration impurity diffusion layer 132.
  • the layer 133 is formed, the semiconductor memory device according to the first embodiment is obtained.
  • the silicide layer 133 is also formed in the portion between the gate electrodes in the memory element region.
  • the first gate electrode of the polymetal structure constituting the memory element is connected to the logic circuit. Since the gate electrode having the polymetal structure of the transistor to be formed can be formed in the same step, the number of steps can be reduced.
  • a polycrystalline silicon film doped with an impurity is deposited as the polycrystalline silicon film 125, but instead, a polycrystalline silicon film without an impurity is doped. After depositing the film, impurities may be doped.
  • an amorphous silicon film may be used in place of the polycrystalline silicon film 125 in the first embodiment.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • the drawings on the left side show the gate electrode portion of the memory element formation region
  • the center drawings show the portion between the gate electrodes of the memory element formation region
  • the drawings on the right side show the logic circuit region. .
  • phosphorous is doped with 1 ⁇ 10 2 ° cm — 3 to 1 ⁇ 10 21 cm— 3 and 150 nm First tie with 300 nm thickness A crystalline silicon film 143 is deposited.
  • the first polycrystalline silicon film 143 is selectively etched using a first resist pattern (not shown) as a mask, and after patterning the polycrystalline silicon film 143, first polysilicon film 143 as a mask n-type impurity, for example, 1 X 10 of 15 cm one 2 to 1 X 10 patterned on the semiconductor substrate 140 16 CM_ are implanted with 2 conditions, the memory element formation region to form a high concentration impurity diffusion layer 144 of n-type as a bit line.
  • a first resist pattern not shown
  • first polysilicon film 143 as a mask n-type impurity, for example, 1 X 10 of 15 cm one 2 to 1 X 10 patterned on the semiconductor substrate 140 16 CM_ are implanted with 2 conditions, the memory element formation region to form a high concentration impurity diffusion layer 144 of n-type as a bit line.
  • the silicon oxide film is subjected to, for example, CMP or etch-back, thereby forming the silicon oxide film.
  • CMP chemical vapor deposition
  • etch-back a portion of the film existing on the patterned first polycrystalline silicon film 143
  • the portion between the patterned first polycrystalline silicon films 143 and on the high-concentration impurity diffusion layer 144 is removed.
  • a buried insulating film 145 is formed.
  • the height position of the patterned first polycrystalline silicon film 143 is substantially equal to the height position of the buried insulating film 145.
  • a protection film made of, for example, a silicon nitride film and having a thickness of 100 nm is formed on the patterned first polycrystalline silicon film 143 and the buried insulating film 145.
  • the film 146 is deposited.
  • the patterned first polycrystalline silicon film 143 and the trap film 142 are sequentially removed, as shown in FIG. As described above, the surface of the semiconductor substrate 140 is oxidized to form the gate insulating film 147 having a thickness of, for example, 2 nm to 25 nm.
  • the entire surface Wataru connexion on a semiconductor substrate 140 for example, phosphorus is 1 X 10 2 ° cm one 3 ⁇ 1 X 10 21 cm one 3 doped and 50nm ⁇ 200nm
  • a second polycrystalline silicon film 148 having a thickness is deposited.
  • the second polysilicon film 148 and the patterned first polysilicon film 143 are selectively etched using the first resist pattern 149 as a mask. Is performed to form a first gate electrode composed of the patterned second polycrystalline silicon film 148 and the patterned first polycrystalline silicon film 143 in the memory element region.
  • the second polycrystalline silicon film 147 is selectively etched using the second resist pattern 150 as a mask to form a pattern in the logic circuit region.
  • a second gate electrode made of the turned second polycrystalline silicon film 148 is formed.
  • impurities are ion-imposed on the semiconductor substrate 140 using the second gate electrode as a mask. By implanting, a low concentration impurity diffusion layer 15 1 is formed.
  • the silicon oxide film is etched.
  • the side wall insulating film 152 is formed on the side surface of the buried insulating film 145, and in the logic circuit region, the side wall insulating film 152 is formed on the side surface of the second gate electrode.
  • the gate insulating film 147 is selectively etched by using the second gate electrode and the sidewall insulating film 152 as a mask, and the gate insulating film 147 is patterned. In this case, the trap film 142 is patterned in the memory element region.
  • impurities are selectively ion-implanted into the semiconductor substrate 140 using the second gate electrode and the sidewall insulating film 152 as a mask.
  • a high-concentration impurity diffusion layer 153 to be a drain region or a source region is formed.
  • the semiconductor memory device After depositing a cobalt film over the entire surface of the semiconductor substrate 140, a heat treatment is applied to the surface portion of the first gate electrode in the memory element region.
  • a heat treatment is applied to the surface portion of the first gate electrode in the memory element region.
  • a polycrystalline silicon film doped with impurities is deposited as the first polycrystalline silicon film 143 and the second polycrystalline silicon film 147.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • first polycrystalline silicon film 143 and the second polycrystalline silicon instead of the recon film 147, an amorphous silicon film may be used.
  • an n-type memory element is formed.
  • P-type memory elements may be formed.
  • the drawings on the left side show the gate electrode portion of the memory element formation region
  • the center drawings show the portion between the gate electrodes of the memory element formation region
  • the drawings on the right side show the logic circuit region. .
  • a tunnel insulating film 162 having a thickness of 6 nm to 15 nm other than a silicon oxide film is formed.
  • the n-type is formed by using the first polycrystalline silicon film 163 patterned with respect to the semiconductor substrate 160 as a mask. Is implanted under the condition of, for example, 1 ⁇ 10 15 cm— 2 to 1 ⁇ 10 16 cm— 2 to form an n-type high-concentration impurity diffusion layer 164 serving as a bit line in the memory element formation region.
  • the silicon oxide film is subjected to, for example, CMP or etch-back, thereby forming the silicon oxide film.
  • the portion between the patterned first polycrystalline silicon films 163 and on the high concentration impurity diffusion layer 164 is removed.
  • a buried insulating film 165 is formed.
  • the height position of the patterned first polycrystalline silicon film 163 is substantially equal to the height position of the buried insulating film 165.
  • an inter-electrode insulating film 166 made of a laminated film of, for example, a silicon oxide film, a silicon nitride film, and a silicon oxide film is deposited.
  • FIG. 56 (a) after the inter-electrode insulating film 166, the patterned first polycrystalline silicon film 163, and the tunnel insulating film 162 are sequentially removed in the logic circuit region, as shown in FIG. As shown in b), the surface of the semiconductor substrate 160 is oxidized to form a gate insulating film 167 having a thickness of, for example, 2 nm to 25 nm.
  • cm- 3 is ⁇ 1 X 10 21 cm_ 3 doped and depositing a second polycrystalline silicon film 168 having a thickness of 50 nm to 200 nm.
  • the second polycrystalline silicon film 168 and the patterned first polycrystalline silicon film 163 are selectively etched using the first resist pattern 169 as a mask.
  • a first gate electrode made of a patterned second polycrystalline silicon film 168, a patterned interelectrode insulating film 166, and a patterned first polycrystalline silicon film A memory element having a floating electrode of 163 is formed.
  • the second polycrystalline silicon film 168 was selectively etched using the second resist pattern 170 as a mask, so that the patterning was performed in the logic circuit region.
  • a second gate electrode made of the second polycrystalline silicon film 168 is formed.
  • an impurity is ion-implanted into the semiconductor substrate 160 using the second gate electrode as a mask in the logic circuit region.
  • a low concentration impurity diffusion layer 171 is formed.
  • the silicon oxide film is etched back. Accordingly, in the memory element region, the side wall insulating film 172 is formed on the side surface of the buried insulating film 165, and in the logic circuit region, the side wall insulating film 172 is formed on the side surface of the second gate electrode.
  • the gate insulating film 167 is selectively etched using the second gate electrode and the side wall insulating film 172 as a mask to pattern the gate insulating film 167. In this case, in the memory element region, the tunnel insulating film 162 is patterned.
  • impurities are selectively ion-implanted into the semiconductor substrate 160 using the second gate electrode and the sidewall insulating film 172 as a mask. Then, a high-concentration impurity diffusion layer 173 to be a drain region or a source region is formed.
  • the semiconductor memory device After depositing a cobalt film, heat treatment is performed to form a silicide layer 174 on the surface of the first gate electrode in the memory element region, and to form a By forming the silicide layer 157 in the portion, the semiconductor memory device according to the thirteenth embodiment can be obtained.
  • a polycrystalline silicon film doped with impurities is deposited as the first polycrystalline silicon film 163 and the second polycrystalline silicon film 167.
  • the impurity may be doped after depositing a polycrystalline silicon film not doped with the impurity.
  • an amorphous silicon film may be used instead of the first polycrystalline silicon film 163 and the second polycrystalline silicon film 167 in the thirteenth embodiment.
  • an n-type memory element is formed, but a p-type memory element may be formed instead.
  • the first gate electrode forming the memory element and the second gate electrode of the transistor forming the logic circuit can be formed in substantially the same process, so that the number of steps can be reduced. Can be achieved.
  • the second gate electrode is formed only of the patterned second polycrystalline silicon film 167, the size of the second gate electrode can be reduced.
  • the silicide layer 174 on the surface of the first gate electrode and the silicide layer 174 on the surface of the second gate electrode can be formed in the same step, the number of steps can be reduced. Since the sidewall insulating film 172 on the side surface of the buried insulating film 165 in the memory element region and the sidewall insulating film 172 on the side surface of the second gate electrode of the transistor forming the logic circuit can be formed in the same process, The number of steps can be reduced.
  • a memory element including a floating electrode, an interelectrode insulating film, and a gate electrode is described.
  • a tunnel insulating film may be formed instead of the trap film 21, and an inter-electrode insulating film may be deposited below the second polycrystalline silicon film 26.
  • a tunnel insulating film is formed instead of the trap film 31 and the second
  • an inter-electrode insulating film is deposited below the polycrystalline silicon film 38.
  • the fourth embodiment corresponds to an embodiment having a memory element including a floating electrode, an inter-electrode insulating film, and a gate electrode
  • a tunnel insulating film is formed instead of the trap film 41, and a second multi-layer structure is used. It is preferable to deposit an inter-electrode insulating film below the crystalline silicon film 49.
  • a tunnel insulating film is formed instead of the trap film 51 and the second embodiment is used.
  • an inter-electrode insulating film is deposited below polycrystalline silicon film 58.
  • the sixth embodiment corresponds to an embodiment having a memory element including a floating electrode, an inter-electrode insulating film, and a gate electrode
  • a tunnel insulating film is formed instead of the trap film 61, and the second embodiment is used. It is preferable to deposit an inter-electrode insulating film below the polycrystalline silicon film 66.
  • the seventh embodiment corresponds to an embodiment having a memory element including a floating electrode, an inter-electrode insulating film, and a gate electrode
  • a tunnel insulating film is formed instead of the trap film 71 and the second It is preferable to deposit an inter-electrode insulating film below the polycrystalline silicon film 76.
  • the miniaturization of the semiconductor memory device and the reduction of the resistance of the bit line can be realized, and the gate electrode Can be silicided to

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Description

明 細 書
半導体記憶装置及びその製造方法 技術分野
本発明は、高集積化が可能である不揮発性の半導体記憶装置及びその製造方法 に関する。 d
景技術
近年、さまざまな半導体記憶装置が提案されており、その一例として、例えば、特開 平 05— 326893に示されるように、素子分離領域の下にビット線を有する半導体記 憶素子は、高集積化が容易であるため注目されている。
以下、素子分離領域の下にビット線を有する半導体記憶装置及びその製造方法に ついて、図 59(a) 〜(e) 及び図 60を参照しながら説明する。
まず、図 59(a) に示すように、シリコン基板 1の上にトラップ膜 2を堆積した後、図 5 9(b) に示すように、シリコン基板 1に対してレジストパターン 3をマスクにして不純物を イオン注入することにより、ビット線となる不純物拡散層 4を形成し、その後、トラップ膜 2に対してレジストパターン 3をマスクにして選択的エッチングを行なって、トラップ膜 2 における不純物拡散層 4の上側部分を除去する。
次に、図 59(c) に示すように、レジストパターン 3を除去した後、図 59(d) に示すよ うに、熱酸化法により、 LOCOS分離領域 5を形成する。
次に、図 59(e) に示すように、半導体基板 1の上に全面に亘つて多結晶シリコン膜 6を堆積した後、該多結晶シリコン膜 6に対して選択的エッチングを行なうと、図 60に 示すように、従来の半導体記憶装置が得られる。
しかしながら、前記従来の半導体記憶装置においては、主として 3つの問題点を有 している。
第 1は、素子を分離するために LOCOS分離領域を用いているために、微細化が困 難であるという問題である。すなわち、 LOCOS分離領域は素子分離領域の端部にバ —ズビークが発生するため、活性領域がマスク寸法に比べて縮小してしまう。そこで、 マスク寸法を予め大きくしておく必要があるので、微細化が困難になる。 第 2は、ビット線となる不純物拡散層が LO CO S分離領域の下に設けられているた め、ビット線の低抵抗化が困難であるという問題である。
第 3は、サリサイド技術の適用が困難であるため、ゲート電極の低抵抗化が困難で あるという問題である。すなわち、図 60に示すように、ビット線となる不純物拡散層 4 は LOCO S分離領域 4の外側にまで拡散している。従って、この状態でサリサイドを行 なうと、不純物拡散層 4の表面部にシリサイド層が形成されてしまうため、ビット線同士 がシリサイド層を介して短絡してしまう恐れがあるので、サリサイド技術の適用が困難 である。 発明の開示
前記に鑑み、本発明は、不揮発性の半導体記憶装置において、ビット線となる不純 物拡散層の上に LOCO S分離領域を形成しなくてもよいようにして、半導体記憶装置 の微細化を実現することを目的とする。
本発明に係る第 1の半導体記憶装置は、半導体基板の表面領域に互いに離間して 形成された一対の不純物拡散層と、半導体基板上における一対の不純物拡散層同士 の間の領域に形成されたトラップ膜と、トラップ膜の上に形成されたゲート電極と、一 対の不純物拡散層の上にゲート電極を挟むように形成された一対の絶縁膜とを備え ている。
第 1の半導体記憶装置によると、一対の不純物拡散層の上にゲート電極を挟むよう に形成された一対の絶縁膜とを備えているため、ゲート電極とトラップ膜とからなるメ モリ素子の両側に LOCOS分離領域を設ける必要がなくなるので、半導体記憶装置の 微細化を実現することができる。
本発明に係る第 2の半導体記憶装置は、半導体基板の表面領域にストライプ状に 形成され、ビット線となる複数の不純物拡散層と、半導体基板上における複数の不純 物拡散層の上側に形成され、ビット線方向に延びる複数の埋め込み絶縁膜と、半導体 基板上に設けられ、ワード線方向に延びるメモリ素子のゲート電極とを備え、ゲート電 極は、半導体基板上における複数の埋め込み絶縁膜同士の間にトラップ膜を介して 形成され、複数の埋め込み絶縁膜の高さ位置とほぼ等しい高さ位置を有する複数の 第 1の導電膜と、複数の埋め込み絶縁膜及び複数の第 1の導電膜の上に掛けて形成 され、複数の第 1の導電膜同士を電気的に接続する第 2の導電膜とを有する。
第 2の半導体記憶装置によると、ビット線となる不純物拡散層の上側にビット線方向 に延びる埋め込み絶縁膜が設けられていると共に、ゲート電極を構成する第 1の導電 膜は埋め込み絶縁膜により互いに分離されているため、ゲート電極と卜ラップ膜とから なるメモリ素子同士の間に LOCO S分離領域を設ける必要がなくなる。第 1の導電膜 は埋め込み絶縁膜により互いに分離されているが、第 1の導電膜同士は第 2の導電 膜により電気的に接続されているため、支障はない。
従って、第 2の半導体記憶装置によると、半導体記憶装置の微細化を実現すること ができる。
第 1又は第 2の半導体記憶装置において、トラップ膜は、半導体基板上に順次堆積 された、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層膜よりなることが 好ましい。
このようにすると、半導体記憶装置の特性を確実に向上させることができる。
本発明に係る第 3の半導体記憶装置は、半導体基板の表面領域にストライプ状に 形成され、ビット線となる複数の不純物拡散層と、半導体基板上における複数の不純 物拡散層の上側に形成され、ビット線方向に延びる複数の埋め込み絶縁膜と、半導体 基板上における複数の埋め込み絶縁膜同士の間にトンネル絶縁膜を介して形成され 、複数の埋め込み絶縁膜の高さ位置とほぼ等しい高さ位置を有する第 1の導電膜より なる複数の浮遊電極と、複数の埋め込み絶縁膜及び複数の浮遊電極の上に掛けて形 成され、ワード線方向に延びる電極間絶縁膜と、電極間絶縁膜の上に形成され、ヮー ド線方向に延びる第 2の導電膜よりなるメモリ素子のゲート電極とを備えている。
第 3の半導体記憶装置によると、ビット線となる不純物拡散層の上側にビット線方向 に延びる埋め込み絶縁膜が設けられていると共に、浮遊電極を構成する第 1の導電 膜は埋め込み絶縁膜により互いに分離されているため、浮遊電極と電極間絶縁膜と ゲート電極とからなるメモリ素子同士の間に LO COS分離領域を設ける必要がなくな る。第 1の導電膜は埋め込み絶縁膜により互いに分離されているが、第 1の導電膜同 士は第 2の導電膜により電気的に接続されているため、支障はない。
従って、第 3の半導体記憶装置によると、半導体記憶装置の微細化を実現すること ができる。 第 2又は第 3の半導体記憶装置は、第 1の導電膜の側面に形成された側壁絶縁膜 を備えていることが好ましい。
このようにすると、不純物拡散層に注入された不純物の拡散による短チャネル効果 を抑制できるため、ゲート長を縮小することができる。
この場合、不純物拡散層と埋め込み絶縁膜との間で且つ互いに対向する側壁絶縁 膜同士の間に金属膜が設けられていることが好ましい。
このようにすると、ビット線となる不純物拡散層の上に金属膜を形成することができ るので、ビット線の低抵抗化を図ることができる。
第 2又は第 3の半導体記憶装置において、不純物拡散層は、中央部に形成された 高濃度不純物拡散層と、高濃度不純物拡散層の両側に形成された低濃度不純物拡 散層とを有することが好ましい。
このようにすると、高濃度不純物拡散層に注入された不純物の拡散による短チヤネ ル効果を抑制できるため、ゲート長を縮小することができる。
第 2又は第 3の半導体記憶装置において、第 2の導電膜の表面部にはシリサイド層 が形成されていることが好ましい。
このようにすると、ゲート電極の低抵抗化を図ることができる。
第 2又は第 3の半導体記憶装置において、埋め込み絶縁膜の側面に形成された側 壁絶縁膜を備えていることが好ましい。
このようにすると、半導体基板の表面における不純物拡散層の外側部分を側壁絶 縁膜で覆った状態でサリサイドを行なうことができるので、ビット線となる不純物拡散 層同士がシリサイド層を介して短絡してしまう事態を防止できると共に、ビット線の低 抵抗化を図ることができる。
第 2又は第 3の半導体記憶装置において、複数の埋め込み絶縁膜同士の間に埋め 込まれた絶縁膜を備えていることが好ましい。
このようにすると、半導体基板の表面における不純物拡散層の外側部分を絶縁膜 で完全に覆った状態でサリサイドを行なうことができるので、ビット線となる不純物拡散 層同士がシリサイド層を介して短絡してしまう事態を確実に防止できる。
第 2又は第 3の半導体記憶装置において、第 2の導電膜は金属膜であることが好ま しい。 このようにすると、ゲート電極の低抵抗化を図ることができる。
第 2又は第 3の半導体記憶装置において、半導体基板の上には、論路回路を構成 するトランジスタが設けられており、トランジスタのゲート電極は、第 1の導電膜と第 2 の導電膜との積層構造を有していることが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極を、工程数の増加 を招くことなく形成することができる。
第 2又は第 3の半導体記憶装置において、トランジスタのゲート電極が第 1の導電 膜と第 2の導電膜との積層構造を有している場合、第 2の導電膜の表面部にはシリサ イド層が形成されていることが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極の低抵抗化を図る ことができる。
第 2又は第 3の半導体記憶装置において、論理回路を構成するトランジスタのゲー 卜電極が第 1の導電膜と第 2の導電膜との積層構造を有している場合、第 2の導電膜 は金属膜よりなることが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極の低抵抗化を図る ことができる。
第 2又は第 3の半導体記憶装置において、半導体基板の上には、論路回路を構成 するトランジスタが設けられており、トランジスタのゲート電極は、第 2の導電膜のみか らなることが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極の微細化を図るこ とができる。
本発明に係る第 1の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形 成領域にトラップ膜を形成する工程と、トラップ膜の上に第 1の導電膜を堆積する工程 と、第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニング する工程と、半導体基板に対して、第 1のマスクパターン又はパターニングされた第 1 の導電膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と 、半導体基板上におけるパターニングされた第 1の導電膜同士の間に埋め込み絶縁 膜を形成する工程と、パターニングされた第 1の導電膜及び埋め込み絶縁膜の上に第 2の導電膜を堆積する工程と、第 2の導電膜及びパターニングされた第 1の導電膜を ワード線方向に延びる第 2のマスクパターンを用いてパターニングして、パターニング された第 2の導電膜及びパターニングされた第 1の導電膜よりなるメモリ素子のゲート 電極を形成する工程とを備えている。
第 1の半導体記憶装置の製造方法によると、ビット線となる不純物拡散層の上側に ビット線方向に延びる埋め込み絶縁膜が設けられると共に、ゲート電極を構成するパ ターニングされた第 1の導電膜は埋め込み絶縁膜により互いに分離されるため、ゲ一 卜電極とトラップ膜とからなるメモリ素子同士の間に LOCOS分離領域を設ける必要が なくなる。パターニングされた第 1の導電膜は埋め込み絶縁膜により互いに分離され ているが、パターニングされた第 1の導電膜同士は第 2の導電膜により電気的に接続 されているため、支障はない。
従って、第 1の半導体記憶装置の製造方法によると、半導体記憶装置の微細化を 実現することができる。
本発明に係る第 2の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形 成領域にトラップ膜を形成する工程と、トラップ膜の上に第 1の導電膜を堆積する工程 と、第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニング する工程と、パターニングされた第 1の導電膜の側面に第 1の側壁絶縁膜を形成する 工程と、半導体基板に対して、パターニングされた第 1の導電膜及び第 1の側壁絶縁 膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、半導 体基板に熱処理を施して、不純物拡散層をパターニングされた第 1の導電膜とオーバ 一ラップさせる工程と、半導体基板上における互いに対向する第 1の側壁絶縁膜同士 の間に埋め込み絶縁膜を形成する工程と、パターニングされた第 1の導電膜及び埋め 込み絶縁膜の上に第 2の導電膜を堆積する工程と、第 2の導電膜及びパターニングさ れた第 1の導電膜をワード線方向に延びる第 2のマスクパターンを用いてパターニン グして、パターニングされた第 2の導電膜及びパターニングされた第 1の導電膜よりな るメモリ素子のゲート電極を形成する工程とを備えている。
第 2の半導体記憶装置の製造方法によると、ビット線となる不純物拡散層の上側に ビット線方向に延びる埋め込み絶縁膜が設けられると共に、ゲート電極を構成するパ ターニングされた第 1の導電膜は埋め込み絶縁膜により互いに分離されるため、ゲー ト電極とトラップ膜とからなるメモリ素子同士の間に LOCOS分離領域を設ける必要が なくなる。パターニングされた第 1の導電膜は埋め込み絶縁膜により互いに分離され ているが、パターニングされた第 1の導電膜同士は第 2の導電膜により電気的に接続 されているため、支障はない。
また、ゲート電極を構成するパターニングされた第 1の導電膜の側面に第 1の側壁 絶縁膜を形成する工程を備えているため、不純物拡散層に注入された不純物の拡散 による短チャネル効果を抑制できるため、ゲート長を縮小することができる。
従って、第 2の半導体記憶装置の製造方法によると、半導体記憶装置の一層の微 細化を実現することができる。
本発明に係る第 3の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形 成領域にトラップ膜を形成する工程と、トラップ膜の上に第 1の導電膜を堆積する工程 と、第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニング する工程と、半導体基板に対して、パターニングされた第 1の導電膜をマスクに不純物 を注入して低濃度不純物拡散層を形成する工程と、パターニングされた第 1の導電膜 の側面に第 1の側壁絶縁膜を形成する工程と、半導体基板に対して、パターニングさ れた第 1の導電膜及び第 1の側壁絶縁膜をマスクに不純物を注入してビット線となる 高濃度不純物拡散層を形成する工程と、半導体基板上における互いに対向する第 1 の側壁絶縁膜同士の間に埋め込み絶縁膜を形成する工程と、パターニングされた第 1 の導電膜及び埋め込み絶縁膜の上に第 2の導電膜を堆積する工程と、第 2の導電膜 及びパターニングされた第 1の導電膜をワード線方向に延びる第 2のマスクパターンを 用いてパターニングして、パターニングされた第 2の導電膜及びパターニングされた第 1の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備えている。
第 3の半導体記憶装置の製造方法によると、ビット線となる高濃度不純物拡散層の 上側にビット線方向に延びる埋め込み絶縁膜が設けられると共に、ゲート電極を構成 するパターニングされた第 1の導電膜は埋め込み絶縁膜により互いに分離されるため
、ゲート電極と卜ラップ膜とからなるメモリ素子同士の間に LO CO S分離領域を設ける 必要がなくなる。パターニングされた第 1の導電膜は埋め込み絶縁膜により互いに分 離されているが、パターニングされた第 1の導電膜同士は第 2の導電膜により電気的 に接続されているため、支障はない。
また、ビット線となる高濃度不純物拡散層の両側に低濃度不純物拡散層を確実に 形成することができるので、高濃度不純物拡散層に注入された不純物の拡散による短 チャネル効果を抑制できるため、ゲート長を縮小することができる。
従って、第 3の半導体記憶装置の製造方法によると、半導体記憶装置の一層の微 細化を実現することができる。
第 2又は第 3の半導体記憶装置の製造方法において、埋め込み絶縁膜を形成する 工程は、半導体基板上に金属膜を介して埋め込み絶縁膜を形成する工程を含むこと が好ましい。
このようにすると、ビット線となる不純物拡散層の上に金属膜を形成することができ るので、ビット線の低抵抗化を図ることができる。
第 1又は第 2の半導体記憶装置の製造方法において、不純物拡散層を形成するェ 程は、半導体基板に対して卜ラップ膜を介して不純物を注入する工程を含むことが好 ましい。
このようにすると、不純物の注入時に半導体基板の表面をトラップ膜により保護す ることができる。
第 1又は第 2の半導体記憶装置の製造方法は、第 1の導電膜をパターニングするェ 程と不純物拡散層を形成する工程との間に、第 1のマスクパターン又はパターニング された第 1の導電膜をマスクにしてトラップ膜をパターニングする工程を備え、不純物 拡散層を形成する工程は、半導体基板に対してトラップ膜を介することなく不純物を注 入してもよい。
第 3の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程 は、半導体基板に対してトラップ膜を介して不純物を注入する工程を含むことが好まし い。
このようにすると、低濃度不純物層を形成するための不純物の注入時に半導体基 板の表面をトラップ膜により保護することができるので、半導体基板が受けるダメージ を低減することができる。
第 3の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程 は、トラップ膜におけるパターニングされた第 1の導電膜から露出している領域のうち の少なくとも一部分を除去してから半導体基板に対して不純物を注入する工程を含む ことが好ましい。 このようにすると、低濃度不純物拡散層を形成するためのイオン注入工程における 加速エネルギーを低くすることができる。
第 3の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程 力 半導体基板に対して卜ラップ膜を介して不純物を注入する工程を含む場合には、 高濃度不純物拡散層を形成する工程は、半導体基板に対して卜ラップ膜を介して不純 物を注入する工程を含むことが好ましい。
このようにすると、高濃度不純物層を形成するための不純物の注入時においても半 導体基板の表面を卜ラップ膜により保護することができる。
第 3の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程 が、半導体基板に対してトラップ膜を介して不純物を注入する工程を含む場合には、 低濃度不純物拡散層を形成する工程と高濃度不純物拡散層を形成する工程との間に 、第 1のマスクパターン又はパターニングされた第 1の第 1の導電膜をマスクにしてトラ ップ膜をパターニングする工程を備え、高濃度不純物拡散層を形成する工程は、半導 体基板に対して卜ラップ膜を介することなく不純物を注入する工程を含んでいてもよい 第 3の半導体記憶装置の製造方法は、第 1の導電膜をパターニングする工程と低 濃度不純物拡散層を形成する工程との間に、第 1のマスクパターン又はパターニング された第 1の導電膜をマスクにしてトラップ膜をパターニングする工程を備え、低濃度 不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介することなく不純 物を注入する工程を含んでいてもよい。
第 1〜第 3の半導体記憶装置の製造方法において、ゲート電極を形成する工程は、 パターニングされた第 2の導電膜の表面部にシリサイド層を形成する工程を含むこと が好ましい。
このようにすると、ゲート電極の低抵抗化を図ることができる。
第 1〜第 3の半導体記憶装置の製造方法において、ゲート電極を形成する工程が パターニングされた第 2の導電膜の表面部にシリサイド層を形成する工程を含む場合 、埋め込み絶縁膜の側面に第 2の側壁絶縁膜を形成した後に、パターニングされた第 2の導電膜の表面部にシリサイド層を形成する工程を含むことが好ましい。
このようにすると、半導体基板の表面における不純物拡散層の外側部分を第 2の側 壁絶縁膜により覆った状態でサイサイドを行なうことができるので、ビット線となる不純 物拡散層同士がシリサイド層により短絡してしまう事態を防止できる。
第 1〜第 3の半導体記憶装置の製造方法において、ゲート電極を形成する工程が 埋め込み絶縁膜の側面に第 2の側壁絶縁膜を形成する工程を含む場合、半導体記 憶装置は、半導体基板上に設けられ論理回路を構成するトランジスタを有し、埋め込 み絶縁膜の側面に第 2の側壁絶縁膜を形成する工程は、論理回路を構成するトランジ スタのゲート電極の側面に第 2の側壁絶縁膜を形成する工程を含むことが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極の側面に、工程数 の増加を招くことなく側壁絶縁膜を形成することができる。
第 1〜第 3の半導体記憶装置の製造方法において、ゲート電極を形成する工程は、 埋め込み絶縁膜同士の間に絶縁膜を埋め込んだ後に、パターニングされた第 2の導 電膜の表面部にシリサイド層を形成する工程を含むことが好ましい。
このようにすると、半導体基板の表面における不純物拡散層の外側部分を絶縁膜 で完全に覆った状態でサイサイドを行なうので、ビット線となる不純物拡散層同士がシ リサイド層により短絡してしまう事態を確実に防止できる。
第 2又は第 3の半導体記憶装置の製造方法において、第 2の導電膜は金属膜であ ることが好ましい。
このようにすると、ゲート電極の低抵抗化を図ることができる。
第 2又は第 3の半導体記憶装置の製造方法において、第 2の導電膜が金属膜であ る場合、半導体記憶装置は、半導体基板上に設けられ論理回路を構成する卜ランジス タを有し、論理回路を構成するトランジスタのゲート電極は、パターニングされた第 1の 導電膜とパターニングされた金属膜との積層構造を有することが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極を、工程数の増加 を招くことなくポリメタル構造にすることができる。
第 1〜第 3の半導体記憶装置の製造方法において、半導体記憶装置は、半導体基 板上に設けられ論理回路を構成するトランジスタを有し、論理回路を構成する卜ランジ スタのゲート電極は、パターニングされた第 2の導電膜のみからなることが好ましい。 このようにすると、論理回路を構成するトランジスタのゲート電極の微細化を図るこ とができる。 第 1〜第 3の半導体記憶装置の製造方法において、半導体記憶装置は、半導体基 板上に設けられ論理回路を構成するトランジスタを有し、ゲ一卜電極を形成する工程は 、半導体基板上の論理回路形成領域において、第 2の導電膜及びパターニングされた 第 1の導電膜をパターニングすることにより、パターニングされた第 2の導電膜及ぴパ ターニングされた第 1の導電膜よりなる、論理回路を構成するトランジスタのゲート電 極を形成する工程を含むことが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極を、工程数の増加 を招くことなく形成することができる。
本発明に係る第 4の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形 成領域にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に第 1の導電膜を堆 積する工程と、第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパ ターニングする工程と、半導体基板に対して、第 1のマスクパターン又はパターニング された第 1の導電膜をマスクに不純物を注入してビット線となる不純物拡散層を形成 する工程と、半導体基板上におけるパターニングされた第 1の導電膜同士の間に埋め 込み絶縁膜を形成する工程と、パターニングされた第 1の導電膜及び埋め込み絶縁膜 の上に電極間絶縁膜を堆積する工程と、電極間絶縁膜の上に第 2の導電膜を堆積す る工程と、第 2の導電膜、電極間絶縁膜及びパターニングされた第 1の導電膜をヮー ド線方向に延びる第 2のマスクパターンを用いてパターニングして、パターニングされ た第 2の導電膜よりなるメモリ素子のゲート電極、及びパターニングされた第 1の導電 膜よりなる浮遊電極を形成する工程とを備えている。
第 4の半導体記憶装置の製造方法によると、ビット線となる不純物拡散層の上側に ビット線方向に延びる埋め込み絶縁膜が設けられると共に、浮遊電極となるパター二 ングされた第 1の導電膜は埋め込み絶縁膜により互いに分離されるため、浮遊電極と 電極間絶縁膜とゲート電極とからなるメモリ素子同士の間に LOCOS分離領域を設け る必要がなくなる。パターニングされた第 1の導電膜は埋め込み絶縁膜により互いに 分離されているが、パターニングされた第 1の導電膜同士は第 2の導電膜により電気 的に接続されているため、支障はない。
従って、第 4の半導体記憶装置の製造方法によると、半導体記憶装置の微細化を 実現することができる。 本発明に係る第 5の半導体装置の製造方法は、半導体基板上のメモリ素子形成領 域にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に第 1の導電膜を堆積す る工程と、第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパター ニングする工程と、パターニングされた第 1の導電膜の側面に第 1の側壁絶縁膜を形 成する工程と、半導体基板に対して、パターニングされた第 1の導電膜及び第 1の側 壁絶縁膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と 、半導体基板に熱処理を施して、不純物拡散層をパターニングされた第 1の導電膜と オーバ一ラップさせる工程と、半導体基板上における互いに対向する第 1の側壁絶縁 膜同士の間に埋め込み絶縁膜を形成する工程と、パターニングされた第 1の導電膜及 ぴ埋め込み絶縁膜の上に電極間絶縁膜を堆積する工程と、電極間絶縁膜の上に第 2 の導電膜を堆積する工程と、第 2の導電膜、電極間絶縁膜及びパターニングされた第 1の導電膜をワード線方向に延びる第 2のマスクパターンを用いてパターニングして、 パターニングされた第 2の導電膜よりなるメモリ素子のゲート電極、及びパターニング された第 1の導電膜よりなる浮遊電極を形成する工程とを備えている。
第 5の半導体記憶装置の製造方法によると、ビット線となる不純物拡散層の上側に ビット線方向に延びる埋め込み絶縁膜が設けられると共に、浮遊電極となるパター二 ングされた第 1の導電膜は埋め込み絶縁膜により互いに分離されるため、浮遊電極と 電極間絶縁膜とゲート電極とからなるメモリ素子同士の間に LOCO S分離領域を設け る必要がなくなる。パターニングされた第 1の導電膜は埋め込み絶縁膜により互いに 分離されているが、パターニングされた第 1の導電膜同士は第 2の導電膜により電気 的に接続されているため、支障はない。
また、浮遊電極となるパターニングされた第 1の導電膜の側面に第 1の側壁絶縁膜 を形成する工程を備えているため、不純物拡散層に注入された不純物の拡散による 短チャネル効果を抑制できるため、ゲート長を縮小することができる。
従って、第 5の半導体記憶装置の製造方法によると、半導体記憶装置の一層の微 細化を実現することができる。
本発明に係る第 6の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形 成領域にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に第 1の導電膜を堆 積する工程と、第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパ ターニングする工程と、半導体基板に対して、パターニングされた第 1の導電膜をマス クに不純物を注入して低濃度不純物拡散層を形成する工程と、パターニングされた第 1の導電膜の側面に第 1の側壁絶縁膜を形成する工程と、半導体基板に対して、バタ 一二ングされた第 1の導電膜及び第 1の側壁絶縁膜をマスクに不純物を注入してビッ ト線となる高濃度不純物拡散層を形成する工程と、半導体基板上における互いに対向 する第 1の側壁絶縁膜同士の間に埋め込み絶縁膜を形成する工程と、パターニングさ れた第 1の導電膜及び埋め込み絶縁膜の上に電極間絶縁膜を堆積する工程と、電極 間絶縁膜の上に第 2の導電膜を堆積する工程と、第 2の導電膜、電極間絶縁膜及び パターニングされた第 1の導電膜をワード線方向に延びる第 2のマスクパターンを用い てパターニングして、パターニングされた第 2の導電膜よりなるメモリ素子のゲート電 極、及びパターニングされた第 1の導電膜よりなる浮遊電極を形成する工程とを備え ている。
第 6の半導体記憶装置の製造方法によると、ビット線となる高濃度不純物拡散層の 上側にビット線方向に延びる埋め込み絶縁膜が設けられると共に、浮遊電極となるパ ターニングされた第 1の導電膜は埋め込み絶縁膜により互いに分離されるため、浮遊 電極と電極間絶縁膜とゲート電極とからなるメモリ素子同士の間に LOCO S分離領域 を設ける必要がなくなる。パターニングされた第 1の導電膜は埋め込み絶縁膜により 互いに分離されている力 パターニングされた第 1の導電膜同士は第 2の導電膜によ リ電気的に接続されているため、支障はない。
また、高濃度不純物拡散層の両側に低濃度不純物拡散層を形成する工程を備えて いるため、高濃度不純物拡散層に注入された不純物の拡散による短チャネル効果を 抑制できるため、ゲート長を縮小することができる。
従って、第 6の半導体記憶装置の製造方法によると、半導体記憶装置の一層の微 細化を実現することができる。
第 4又は第 5の半導体記憶装置の製造方法において、埋め込み絶縁膜を形成する 工程は、半導体基板の上に金属膜を介して埋め込み絶縁膜を形成する工程を含むこ とが好ましい。
このようにすると、ビット線となる不純物拡散層の上に金属膜を形成することができ るので、ビット線の低抵抗化を図ることができる。 第 4又は第 5の半導体記憶装置の製造方法において、不純物拡散層を形成するェ 程は、半導体基板に対してトンネル絶縁膜を介して不純物を注入する工程を含むこと が好ましい。
このようにすると、不純物の注入時に半導体基板の表面をトンネル絶縁膜により保 護することができる。
第 4又は第 5の半導体記憶装置の製造方法は、第 1の導電膜をパターニングするェ 程と不純物拡散層を形成する工程との間に、第 1のマスクパターン又はパターニング された第 1の導電膜をマスクにしてトンネル絶縁膜をパターニングする工程を備え、不 純物拡散層を形成する工程は、半導体基板に対してトンネル絶縁膜を介することなく 不純物を注入する工程を含んでいてもよい。
第 6の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程 は、半導体基板に対してトンネル絶縁膜を介して不純物を注入する工程を含むことが 好ましい。
このようにすると、低濃度不純物拡散層を形成するための不純物の注入時に半導 体基板の表面をトンネル絶縁膜により保護することができるので、半導体基板が受け るダメージを低減することができる。
第 6の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程 は、トンネル絶縁膜におけるパターニングされた第 1の導電膜から露出している領域 のうちの少なくとも一部分を除去してから半導体基板に対して不純物を注入する工程 を含むことが好ましい。
このようにすると、低濃度不純物拡散層を形成するためのイオン注入工程における 加速エネルギーを低くすることができる。
第 6の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程 が半導体基板に対してトンネル絶縁膜を介して不純物を注入する工程を含む場合、高 濃度不純物拡散層を形成する工程は、半導体基板に対してトンネル絶縁膜を介して 不純物を注入する工程を含むことが好ましい。
このようにすると、高濃度不純物拡散層を形成するための不純物の注入時において も半導体基板の表面をトンネル絶縁膜で保護することができる。
第 6の半導体記憶装置の製造方法は、低濃度不純物拡散層を形成する工程と高濃 度不純物拡散層を形成する工程との間に、第 1のマスクパターン又はパターニングさ れた第 1の第 1の導電膜をマスクにしてトンネル絶縁膜をパターニングする工程を備え 、高濃度不純物拡散層を形成する工程は、半導体基板に対してトンネル絶縁膜を介す ることなく不純物を注入する工程を含んでいてもよい。
第 6の半導体記憶装置の製造方法は、第 1の導電膜をパターニングする工程と低 濃度不純物拡散層を形成する工程との間に、第 1のマスクパターン又はパターニング された第 1の導電膜をマスクにしてトラップ膜をパターニングする工程を備え、低濃度 不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介することなく不純 物を注入する工程を含んでいてもよい。
第 4〜第 6の半導体記憶装置の製造方法において、ゲート電極を形成する工程は、 パターニングされた第 2の導電膜の表面部にシリサイド層を形成する工程を含むこと が好ましい。
このようにすると、ゲート電極の低抵抗化を図ることができる。
第 4〜第 6の半導体記憶装置の製造方法において、ゲート電極を形成する工程は、 埋め込み絶縁膜の側面に第 2の側壁絶縁膜を形成した後に、パターニングされた第 2 の導電膜の表面部にシリサイド層を形成する工程を含むことが好ましい。
このようにすると、半導体基板の表面における不純物拡散層の外側部分を側壁絶 縁膜で覆った状態でサイサイドを行なうので、ビット線となる不純物拡散層同士がシリ サイド層により短絡してしまう事態を防止できる。
第 4〜第 6の半導体記憶装置の製造方法において、ゲート電極を形成する工程が 埋め込み絶縁膜の側面に第 2の側壁絶縁膜を形成する工程を含む場合、半導体記憶 装置は、半導体基板上に設けられ論理回路を構成するトランジスタを有し、埋め込み 絶縁膜の側面に第 2の側壁絶縁膜を形成する工程は、論理回路を構成する卜ランジス タのゲート電極の側面に第 2の側壁絶縁膜を形成する工程を含むことが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極の側面に、工程数 の増加を招くことなく側壁絶縁膜を形成することができる。
第 4〜第 6の半導体記憶装置の製造方法において、ゲート電極を形成する工程は、 埋め込み絶縁膜同士の間に絶縁膜を埋め込んだ後に、パターニングされた第 2の導 電膜の表面部にシリサイド層を形成する工程を含むことが好ましい。 このようにすると、半導体基板の表面における不純物拡散層の外側部分を絶縁膜 により完全に覆った状態でサイサイドを行なうので、ビット線となる不純物拡散層同士 がシリサイド層により短絡してしまう事態を確実に防止できる。
第 4〜第 6の半導体記憶装置の製造方法において、半導体記憶装置は、半導体基 板上に設けられ論理回路を構成するトランジスタを有し、論理回路を構成するトランジ スタのゲート電極は、パターニングされた第 2の導電膜のみからなることが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極を、工程数の増加 を招くことなく形成することができる。 図面の簡単な説明
図 1 (a) ~ (c) は第 1の実施形態に係る半導体記憶装置の製造方法の各工程を示 す断面図である。
図 2(a) 〜(c) は第 1の実施形態に係る半導体記憶装置の製造方法の各工程を示 す断面図である。
図 3は第 1の実施形態に係る半導体記憶装置の断面斜視図である。
図 4(a) は図 3における IVA—【VA線の断面図であり、図 4(b) は図 3における IVB—【
VB線の断面図であり、図 4(c) は図 3における IVC— IVC線の断面図であり、図 4(d) は図 3における IVD— IVD線の断面図である。
図 5(a) 〜(d) は第 2の実施形態に係る半導体記憶装置の製造方法の各工程を示 す断面図である。
図 6(a) 〜(d) は第 2の実施形態に係る半導体記憶装置の製造方法の各工程を示 す断面図である。
図 7は第 2の実施形態に係る半導体記憶装置の断面斜視図である。
図 8(a) は図 7における VH【A— VI【IA線の断面図であり、図 8(b) は図 7における VHI
B— VIIIB線の断面構造図であり、図 8 (c) は図 7における VIIIC— VHIC線の断面図で あり、図 8(d) は図 7における VI【【D— VIIID線の断面図である。
図 9(a) 〜(d) は第 3の実施形態に係る半導体記憶装置の製造方法の各工程を示 す断面図である。
図 1 0(a) 〜(d) は第 3の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 1 1は第 3の実施形態に係る半導体記憶装置の斜視図である。
図 1 2(a) は図 1 1における XIIA— XHA線の断面図であり、図 1 2(b) は図 1 1におけ る) 【Β— X【旧線の断面図であり、図 1 2(c) は図 1 1における XIIC— XHC線の断面図で あり、図 1 2(d) は図 1 1における XIID— XHD線の断面図である。
図 1 3(a) ~ (e) は第 4の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 1 4(a) 〜(d) は第 4の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 1 5は第 4の実施形態に係る半導体記憶装置の斜視図である。
図 1 6(a) は図 1 5における XVIA— XVIA線の断面図であり、図 1 6(b) は図 1 5にお ける XV旧一 XV旧線の断面図であり、図 1 6(c) は図 1 5における XVIC— XV【C線の断 面図であり、図 1 6(d) は図 1 5における XVID— XVID線の断面図である。
図 1 7 (a) 〜(d) は第 5の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 1 8 (a) 〜(d) は第 5の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 1 9は第 5の実施形態に係る半導体記憶装置の斜視図である。
図 20(a) は図 1 9における XXA— XXA線の断面図であり、図 20(b) は図 1 9におけ る XXB— XXB線の断面図であり、図 20(c) は図 1 9における XXG— XXC線の断面図 であり、図 20(d) は図 1 9における XXD— XXD線の断面図である。
図 2 1 (a) ~ (d) は第 6の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 22(a) 〜(d) は第 6の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 23(a) 〜(d) は第 6の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 24は第 6の実施形態に係る半導体記憶装置の斜視図である。
図 25(a) は図 24における XXVA— XXVA線の断面図であり、図 25(b) は図 24にお ける XXVB— XXVB線の断面図であり、図 25(c) は図 24における XXVC— XXVC線の 断面図であり、図 25(d) は図 24における XXVD— XXVD線の断面図である。
図 26 (a) 〜(d) は第 7の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 27 (a) 〜（d) は第 7の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 28 (a) 〜（d) は第 7の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 29は第 7の実施形態に係る半導体記憶装置の斜視図である。
図 30(a) は図 29における XXXA— XXXA線の断面図であり、図 30(b) は図 29にお ける XXXB— XXXB線の断面図であり、図 30(c) は図 29における XXXC— XXXC線の 断面図であり、図 30(d) は図 29における XXXD— XXXD線の断面図である。
図 3 1 (a) 〜（d) は第 8の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 32(a) 〜(c) は第 8の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 33(a) 〜(d) は第 8の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 34は第 8の実施形態に係る半導体記憶装置の斜視図である。
図 35(a) は図 34における XXXVA— XXXVA線の断面図であり、図 35 (b) は図 34 における XXXVB— XXXVB線の断面図であり、図 35(c) は図 34における XXXVC— XX
XVC線の断面図であり、図 35(d) は図 34における XXXVD— XXXVD線の断面図であ る。
図 36 (a) 〜(d) は第 9の実施形態に係る半導体記憶装置の製造方法の各工程を 説明する断面図である。
図 37 (a) 〜(c) は第 9の実施形態に係る半導体記憶装置の製造方法の各工程を 説明する断面図である。
図 38は第 9の実施形態に係る半導体記憶装置の斜視図である。
図 39(a) は図 38における ΧΧίΧΑ— XXIXA線の断面図であり、図 39 (b) は図 38に おける XXIXB— XXIXB線の断面図であり、図 39(c) は図 38における XXIXC— XX【XC 線の断面図であり、図 39(d) は図 38における XXIXD— XX CD線の断面図である。 図 40(a) 〜(d) は第 1 0の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 41 (a) 〜(c) は第 1 0の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 42(a) - (c) は第 1 0の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 43(a) 〜(c) は第 1 0の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 44(a) 〜(c) は第 1 1の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 45(a) 〜(c) は第 1 1の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 46(a) ~ (c) は第 1 1の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 47(a) 〜(c) は第 1 1の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 48 (a) 、（b) は第 1 1の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 49(a) 〜(c) は第 1 2の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 50(a) 〜(c) は第 1 2の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 51 (a) 〜(c) は第 1 2の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 52(a) 〜(c) は第 1 2の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 53(a) 〜(c) は第 1 2の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 54(a) 〜(c) は第 1 3の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 55(a) - (c) は第 1 3の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 56(a) 〜(c) は第 1 3の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 57 (a) 〜(c) は第 1 3の実施形態に係る半導体記憶装置の製造方法の各工程を 示す断面図である。
図 58(a) 〜(c) は第 1 3の実施形態に係る半導体記憶装置の製造方法の各工程を' 示す断面図である。
図 5 9 (a) 〜（d) は従来の半導体記憶装置の製造方法の各工程を示す断面図であ る。
図 60は従来の半導体記憶装置の平面図である。 発明を実施するための最良の形態
以下、本発明の各実施形態に係る半導体記憶装置及びその製造方法について説 明するが、通常、論理回路領域には nチャネル型トランジスタと pチャネル型卜ランジス タとが形成される力 これらは不純物の種類が異なるのみであるから、以下に示す各 図面においては、 nチャネル型トランジスタのみを示してある。
(第 1の実施形態）
以下、本発明の第 1の実施形態に係る半導体記憶装置及びその製造方法について 、図 1 (a) ~ (c) 、図 2(a) 〜(c) 、図 3及び図 4(a) 〜(d) を參照しながら説明する。尚 、図 4(a) は図 3における IVA— IVA線の断面構造を示し、図 4(b) は図 3における IVB — IVB線の断面構造を示し、図 4(c) は図 3における IVC—【VC線の断面構造を示し、 図 4(d) は図 3における IVD— [VD線の断面構造を示している。
まず、図 1 (a) に示すように、シリコン基板よりなる半導体基板 1 0のメモリ素子形成 領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜 よりなリ電荷の捕獲サイトを有すると共に 30 n mの合計膜厚を有するトラップ膜 1 1を 堆積した後、図 1 (b) に示すように、トラップ膜 11の上に、例えば燐が 1 X 102Ocm-3 〜1 X 1021cm_3ド一プされ且つ 150nrr！〜 300nmの厚さを有する第 1の多結晶シリ コン膜 12を堆積する。
次に、図 1(c) に示すように、第 1の多結晶シリコン膜 12に対して、ビット線方向に 延びる第 1のレジストパターン 13をマスクにして選択的エッチングを行なって、第 1の 多結晶シリコン膜 12をパターニングする。尚、このエッチング工程においては、後に行 なう不純物の注入工程において半導体基板 10の表面を保護するために、トラップ膜 1 1を残存させておくことが好ましい。
次に、図 2(a) に示すように、半導体基板 10に対して第 1のレジストパターン 13をマ スクにして n型の不純物を例えば 1 X 1015cm一2〜 1 X 1016cm— 2の条件でイオン注入 して、ビット線となる n型の高濃度不純物拡散層 14を形成する。
次に、図 2(d) に示すように、半導体基板 10の上に全面に亘つてシリコン酸化膜を 堆積した後、該シリコン酸化膜に対して例えば CMP又はエッチバックを行なって、該シ リコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 12の上に存在する 部分を除去することにより、パターニングされた第 1の多結晶シリコン膜 12同士の間 で且つ高濃度不純物拡散層 14の上に埋め込み絶縁膜 15を形成する。この場合、パ ターニングされた第 1の多結晶シリコン膜 12の高さ位置と埋め込み絶縁膜 15の高さ 位置とはほぼ等しくなる。
次に、図 2(c) に示すように、パターニングされた第 1の多結晶シリコン膜 12及び埋 め込み絶縁膜 15の上に、例えば燐が 1 X l02°cm_3〜1 X 1021cm— 3ドープされ且つ 50nm~200nmの厚さを有する第 2の多結晶シリコン膜 16を堆積する。
次に、第 2の多結晶シリコン膜 16及びパターニンゲされた第 1の多結晶シリコン膜 1 2に対して、ワード線方向に延びる第 2のレジストパターン（図示は省略している）をマ スクにして選択的エッチングを行なって、図 3及び図 4(a) 〜（ に示すように、パター ニングされた第 2の多結晶シリコン膜 16及びパターニングされた第 1の多結晶シリコ ン膜 12よりなるゲート電極を形成する。
第 1の実施形態によると、ビット線となる高濃度不純物拡散層 14の上側にビット線 方向に延びる埋め込み絶縁膜 15が設けられていると共に、ゲート電極を構成するパ ターニングされた第 1の多結晶シリコン膜 12は埋め込み絶縁膜 15により互いに分離 されているため、ゲート電極とトラップ膜 1 1とからなるメモリ素子同士の間に LOCO S 分離領域を設ける必要がなくなる。
また、パターニングされた第 1の多結晶シリコン膜 1 2は埋め込み絶縁膜 1 5により 互いに分離されているが、パターニングされた第 1の多結晶シリコン膜 1 2同士は第 2 の多結晶シリコン膜 1 6により電気的に接続されているため、支障はない。
従って、第 1の実施形態によると、半導体記憶装置の微細化を実現することができ る。
尚、第 1の実施形態においては、電荷の捕獲サイ卜を有するトラップ膜 1 1として、シ リコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜を用いたが、これに代えて 、酸窒化シリコン膜の単層膜、窒化シリコン膜の単層膜、又は半導体基板 1 0側から順 次堆積された、酸化シリコン膜と窒化シリコン膜との積層膜を用いてもよい。
トラップ膜 1 1の膜厚は 30nmであったが、トラップ膜 1 1の膜厚としては、薄い方が トランジスタ特性が良好になり、 20nm程度が特に好ましい。
ゲート電極としては、第 1の多結晶シリコン膜 1 2及び第 2の多結晶シリコン膜 1 6の 積層膜を用いたが、これに代えて、多結晶シリコン膜、アモルファスシリコン膜、融点 が 600°C以上である高融点金属膜若しくは金属シリサイド膜の単層膜、又はこれらの 積層膜を用いることができる。
埋め込み絶縁膜 1 5としては、シリコン酸化膜を用いたが、これに代えて、フッ素含 有シリコン酸化膜若しくは多孔質膜の単層膜、又はこれらの積層膜を用いてもよい。 埋め込み絶縁膜 1 5がフッ素含有シリコン酸化膜又は多孔質膜を含むと、配線間容量 が低減するためトランジスタの高速化を図ることができる。
また、第 1の実施形態においては、高濃度不純物拡散層 1 4を形成するためのマス クとして、第 1のレジストパターン 1 3を用いたが、これに代えて、第 1のレジストパター ン 1 3を除去して、パターニングされた第 1の多結晶シリコン膜 1 2を用いてもよい。こ のようにすると、ゲート電極にも n型の不純物が注入されるため、ゲート電極の一層の 低抵抗化を図ることができる。
また、第 1の実施形態においては、第 1の多結晶シリコン膜 1 2及び第 2の多結晶シ リコン膜 1 6としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これ に代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドー プしてもよい。
さらに、第 1の実施形態においては、 n型のメモリ素子を形成したが、これに代えて、 p型のメモリ素子を形成してもよい。
(第 2の実施形態）
以下、本発明の第 2の実施形態に係る半導体記憶装置及びその製造方法について 、図 5 (a) 〜（d) 、図 6(a) 〜（d) 、図 7及び図 8(a) 〜（d) を参照しながら説明する。尚 、図 8(a) は図 7における V【【IA— VIIIA線の断面構造を示し、図 8(b) は図 7における VH IB— VIIIB線の断面構造を示し、図 8 (c) は図 7における VHIC— VIIIC線の断面構造を 示し、図 8(d) は図 7における VIIID— VI【ID線の断面構造を示している。
まず、図 5 (a) に示すように、シリコン基板よりなる半導体基板 20のメモリ素子形成 領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜 よりなリ 30n mの合計膜厚を有するトラップ膜 2 1を堆積した後、図 5(b) に示すように 、卜ラップ膜 2 1の上に、例えば燐が 1 X l 02°cm _3〜1 X 1 021 cm— 3ドープされ且つ 1 5 Onm ~ 300nmの厚さを有する第 1の多結晶シリコン膜 22を堆積する。
次に、図 5(c) に示すように、第 1の多結晶シリコン膜 22に対して、ビット線方向に 延びる第 1のレジス卜パターン（図示は省略している）をマスクにして選択的エッチング を行なって、第 1の多結晶シリコン膜 22をパターニングする。
次に、図 5(d) に示すように、半導体基板 20の上に全面に亘つて例えば 50n m〜2 O Onmの膜厚を有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバック して、パターニングされた第 1の多結晶シリコン膜 22の側面に側壁絶縁膜 23を形成 する。この場合、卜ラップ膜 2 1における第 1の多結晶シリコン膜 22及び側壁絶縁膜 2 3から露出している部分は、通常エッチングにより除去される力 トラップ膜 2 1を残存 させてもよい。トラップ膜 2 1が残存すると、半導体基板 20がエッチング工程で受ける ダメージを低減することができる。
次に、図 6(a) に示すように、半導体基板 20に対して、パターニングされた第 1の多 結晶シリコン膜 22及び側壁絶縁膜 23をマスクにして n型の不純物を例えば 1 X 1 015 cm~2~ 1 X 1 01 scm— 2の条件でイオン注入して、ビット線となる n型の高濃度不純物 拡散層 24を形成する。
次に、図 6(b) に示すように、半導体基板 20に対して、例えば 850°C〜950°Cの熱 処理を施して、高濃度不純物拡散層 24をパターニングされた第 1の多結晶シリコン膜 22とオーバーラップさせる。この熱処理は、電気炉を用いるバッチ処理又はランプを 用いる急速熱処理（RTA)により行なうことができる。
次に、図 6(c) に示すように、半導体基板 20の上に全面に亘つてシリコン酸化膜を 堆積した後、該シリコン酸化膜に対して例えば CM P又はエッチバックを行なって、該シ リコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 22の上に存在する 部分を除去することにより、互いに対向する側壁絶縁膜 23同士の間で且つ高濃度不 純物拡散層 24の上に埋め込み絶縁膜 25を形成する。この場合、パターニングされた 第 1の多結晶シリコン膜 22の高さ位置と埋め込み絶縁膜 25の高さ位置とはほぼ等し くなる。
次に、図 6(d) に示すように、パターニングされた第 1の多結晶シリコン膜 22及び埋 め込み絶縁膜 25の上に、例えば憐が 1 X l 02°cm— 3〜1 X 1 021 cm— 3ドープされ且つ 50nm〜200nmの厚さを有する第 2の多結晶シリコン膜 26を堆積する。
次に、第 2の多結晶シリコン膜 26及びパターニングされた第 1の多結晶シリコン膜 2 2に対して、ワード線方向に延びる第 2のレジストパターン（図示は省略している）をマ スクにして選択的エッチングを行なって、図 7及び図 8(a) 〜（d) に示すように、パター ニングされた第 2の多結晶シリコン膜 26及びパターニングされた第 1の多結晶シリコ ン膜 22よりなるゲート電極を形成する。
第 2の実施形態によると、ゲート電極を構成するパターニングされた第 1の多結晶シ リコン膜 22の側面に側壁絶縁膜 23を形成するため、第 1の実施形態の効果に加えて 、高濃度不純物拡散層 24に注入された不純物の拡散による短チャネル効果を抑制で きるため、ゲート長の縮小を図ることができる。
従って、第 2の実施形態によると、半導体記憶装置の一層の微細化を実現すること ができる。
尚、第 2の実施形態においては、第 1の多結晶シリコン膜 22及び第 2の多結晶シリ コン膜 26としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに 代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープ してもよい。
また、第 2の実施形態における第 1の多結晶シリコン膜 22及び第 2の多結晶シリコ ン膜 26に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第 2の実施形態においては、 n型のメモリ素子を形成したが、これに代えて、 p型のメモリ素子を形成してもよい。
(第 3の実施形態）
以下、本発明の第 3の実施形態に係る半導体記憶装置及びその製造方法について 、図 9(a) 〜(d) 、図 10(a) ~(d) 、図 11及び図 12(a) 〜( を参照しながら説明する 。尚、図 12(a) は図 11における XI【A— XHA線の断面構造を示し、図 12(b) は図 11に おける XHB— X【旧線の断面構造を示し、図 12(c) は図 11における XIIC— XIIC線の断 面構造を示し、図 12(d) は図 11における X【【D— X【ID線の断面構造を示している。 まず、図 9(a) に示すように、シリコン基板よりなる半導体基板 30のメモリ素子形成 領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜 よりなり 30nmの合計膜厚を有するトラップ膜 31を堆積した後、図 9(b) に示すように 、卜ラップ膜 31の上に、例えば燐が 1 X l 02°cm— 3〜1 X 1021cm— 3ドープされ且つ 15 0nm〜300nmの厚さを有する第 1の多結晶シリコン膜 32を堆積する。
次に、図 9(c) に示すように、第 1の多結晶シリコン膜 32に対して、ビット線方向に 延びる第 1のレジストパターン（図示は省略している）をマスクにして選択的エッチング を行なって、第 1の多結晶シリコン膜 32をパターニングする。尚、このエッチング工程 においては、後に行なう不純物の注入工程において半導体基板 30の表面を保護する ために、卜ラップ膜 31を残存させておくことが好ましい。
次に、図 9(d) に示すように、半導体基板 30に対して第 1のレジス卜パターンをマス クにして p型の不純物例えばボロンを 20keV〜50keV及び 1 X l 012cm— 2~1 X 101 3cm一2の条件でイオン注入して p型の不純物拡散層 33を形成した後、半導体基板 30 に対して第 1のレジストパターンをマスクにして n型の不純物例えば砒素を 20keV〜 5 OkeV及び 1 X l 014cm— 2〜1 X 1015cm— 2の条件でイオン注入して n型の低濃度不純 物拡散層 34を形成する。尚、 p型の不純物の注入工程と n型の不純物の注入工程と はいずれが先であってもよい。
次に、図 10(a) に示すように、半導体基板 30の上に全面に亘つて例えば 50nm〜 200nmの膜厚を有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバッ クして、パターニングされた第 1の多結晶シリコン膜 32の側面に側壁絶縁膜 35を形 成する。
次に、図 1 0(b) に示すように、半導体基板 30に対して、パターニングされた第 1の 多結晶シリコン膜 32及び側壁絶縁膜 35をマスクにして n型の不純物を例えば 1 X 1 0 15cm一2〜 1 X 1 01 6cm一2の条件でイオン注入して、ビット線となる n型の高濃度不純物 拡散層 36を形成する。
図 1 0(c) に示すように、半導体基板 30の上に全面に亘つてシリコン酸化膜を堆積 した後、該シリコン酸化膜に対して例えば C M P又はエッチパックを行なって、該シリコ ン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 32の上に存在する部 分を除去することにより、互いに対向する側壁絶縁膜 35同士の間で且つ高濃度不純 物拡散層 36上に埋め込み絶縁膜 37を形成する。この場合、パターニングされた第 1 の多結晶シリコン膜 32の高さ位置と埋め込み絶縁膜 37の高さ位置とはほぼ等しくな る。
次に、図 1 0(d) に示すように、パターニングされた第 1の多結晶シリコン膜 32及び 埋め込み絶縁膜 37の上に、例えば燐が 1 X l 02°cm— 3〜1 X 1 021 cm— 3ド一プされ且 つ 50n m〜200n mの厚さを有する第 2の多結晶シリコン膜 38を堆積する。
次に、第 2の多結晶シリコン膜 38及びパターニングされた第 1の多結晶シリコン膜 3 2に対して、ワード線方向に延びる第 2のレジストパターン（図示は省略している）をマ スクにして選択的エッチングを行なって、図 1 1及び図 1 2(a) 〜（d) に示すように、バタ 一二ングされた第 2の多結晶シリコン膜 38及びパターニングされた第 1の多結晶シリ コン膜 32よりなるゲート電極を形成する。
第 3の実施形態によると、低濃度不純物拡散層 34を形成した後、ゲート電極の側 面に側壁絶縁膜 35を形成し、その後、パターニングされた第 1の多結晶シリコン膜 32 及び側壁絶縁膜 35をマスクにして n型の不純物を注入して、高濃度不純物拡散層 36 を形成するため、つまり LD D構造を形成するため、第 1の実施形態の効果に加えて、 高濃度不純物拡散層 36に注入された不純物の拡散に起因する短チャネル効果を抑 制することができるので、ゲート長の縮小を図ることができる。
尚、第 3の実施形態においては、 p型の不純物拡散層 33及び n型の低濃度不純物 拡散層 34を形成するためのマスクとして、図示しない第 1のレジストパターンを用いた 力 これに代えて、パターニングされた第 1の多結晶シリコン膜 32を用いてもよい。 また、第 3の実施形態においては、第 1の多結晶シリコン膜 32及び第 2の多結晶シ リコン膜 38としては、不純物がドープされてなる多結晶シリコン膜を堆積した力 これ に代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドー プしてもよい。
また、第 3の実施形態における第 1の多結晶シリコン膜 32及び第 2の多結晶シリコ ン膜 38に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第 3の実施形態においては、 n型のメモリ素子を形成したが、これに代えて、 p型のメモリ素子を形成してもよい。
(第 4の実施形態）
以下、本発明の第 4の実施形態に係る半導体記憶装置及びその製造方法について 、図 1 3(a) 〜（e) 、図 1 4(a) 〜(d) 、図 1 5及び図 1 6(a) 〜（d) を参照しながら説明す る。尚、図 1 6(a) は図 1 5における XVIA— XVIA線の断面構造を示し、図 1 6(b) は図 1 5における XVIB— XVIB線の断面構造を示し、図 1 6(c) は図 1 5における XVIC— XVIC 線の断面構造を示し、図 1 6(d) は図 1 5における XVID— XVID線の断面構造を示して いる。
まず、図 1 3 (a) に示すように、シリコン基板よりなる半導体基板 40のメモリ素子形 成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層 膜よりなり 30nmの合計膜厚を有するトラップ膜 41を堆積した後、図 1 3 (b) に示すよ うに、トラップ膜 4 1の上に、例えば燐が 1 X l 02°cm— 3 ~ 1 X 1 Oz 1 cm— 3ドープされ且 つ 1 50nm〜300nmの厚さを有する第 1の多結晶シリコン膜 42を堆積する。
次に、図 1 3(c) に示すように、第 1の多結晶シリコン膜 42に対して、ビット線方向に 延びる第 1のレジストパターン（図示は省略している）をマスクにして選択的エッチング を行なって、第 1の多結晶シリコン膜 42をパターニングする。尚、このエッチング工程 においては、後に行なう不純物の注入工程において半導体基板 40の表面を保護する ために、トラップ膜 41を残存させておくことが好ましい。
次に、図 1 3 (d) に示すように、半導体基板 40に対して第 1のレジス卜パターンをマ スクにして P型の不純物例えばボロンを 20keV〜50keV及び 1 X l 012cm— 2〜1 X 1 013cm _2の条件でイオン注入して p型の不純物拡散層 43を形成した後、半導体基板 40に対して第 1のレジストパターンをマスクにして n型の不純物例えば砒素を 20keV ~ 50keV及び 1 1 014 Gm— 2〜1 X 1 01 5cm— 2の条件でイオン注入して n型の低濃度 不純物拡散層 44を形成する。
次に、図 1 3(e) に示すように、半導体基板 40の上に全面に亘つて例えば 50n m〜 200n mの膜厚を有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバッ クして、パターニングされた第 1の多結晶シリコン膜 42の側面に側壁絶縁膜 45を形 成する。
次に、図 1 4 (a) に示すように、半導体基板 40に対して、パターニングされた第 1の 多結晶シリコン膜 42及び側壁絶縁膜 45をマスクにして n型の不純物を例えば 1 X 1 0 1 5cm— 2〜1 X 1 01 6cm— 2の条件でイオン注入して、ビット線となる n型の高濃度不純物 拡散層 46を形成する。
次に、図 1 4(b) に示すように、半導体基板 40の上に全面に亘つてタングステン膜を 堆積した後、該タングステン膜に対してエッチパックを行なうことにより、互いに対向す る側壁絶縁膜 45同士の間で且つ高濃度不純物拡散層 46上に、パターニングされた 第 1の多結晶シリコン膜 42よりも低い高さ位置を有する金属膜 47を形成する。この場 合、金属膜 47としては約 400°C以上の融点を有する膜を用いることが好ましい。また 、金属膜 47の高さ位置としては、パターニングされた第 1の多結晶シリコン膜 42の高 さ位置の約半分程度が好ましい。その理由は、金属膜 47の膜厚が大きくなると、金属 膜 47とパターニングされた第 1の多結晶シリコン膜 42とがショートする恐れが発生す る一方、金属膜 47の膜厚が小さ過ぎると、後に行なわれるエッチング工程において金 属膜 47が消滅する恐れがあるためである。
次に、図 1 4(c) に示すように、半導体基板 40の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CM P又はエッチバックを行なって、該 シリコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 42の上に存在す る部分を除去することにより、互いに対向する側壁絶縁膜 45同士の間で且つ金属膜 47の上に埋め込み絶縁膜 48を形成する。この場合、パターニングされた第 1の多結 晶シリコン膜 42の高さ位置と埋め込み絶縁膜 48の高さ位置とはほぼ等しくなる。 次に、図 1 4(d) に示すように、パターニングされた第 1の多結晶シリコン膜 42及び 埋め込み絶縁膜 48の上に、例えば燐が 1 X l 02°cm— 3〜1 X 1 021 cm— 3ドープされ且 つ 50n m〜200nmの厚さを有する第 2の多結晶シリコン膜 49を堆積する。 次に、第 2の多結晶シリコン膜 49及びパターニングされた第 1の多結晶シリコン膜 4 2に対して、ワード線方向に延びる第 2のレジストパターン（図示は省略している）をマ スクにして選択的エッチングを行なって、図 1 5及び図 1 6(a) 〜（d) に示すように、パタ —ニングされた第 2の多結晶シリコン膜 49及びパターニングされた第 1の多結晶シリ コン膜 42よりなるゲート電極を形成する。
第 4の実施形態によると、互いに対向する側壁絶縁膜 45同士の間で且つビット線と なる高濃度不純物拡散層 46上に金属膜 47が設けられているため、ビット線の低抵抗 化を図ることができる。
尚、第 4の実施形態においては、 p型の不純物拡散層 43及び n型の低濃度不純物 拡散層 44を形成するためのマスクとして、図示しない第 1のレジストパターンを用いた 力 これに代えて、パターニングされた第 1の多結晶シリコン膜 42を用いてもよい。 また、第 4の実施形態においては、第 1の多結晶シリコン膜 42及び第 2の多結晶シ リコン膜 49としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これ に代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドー プしてもよい。
また、第 4の実施形態における第 1の多結晶シリコン膜 42及び第 2の多結晶シリコ ン膜 49に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第 4の実施形態においては、 n型のメモリ素子を形成したが、これに代えて、 p型のメモリ素子を形成してもよい。
(第 5の実施形態）
以下、本発明の第 5の実施形態に係る半導体記憶装置及びその製造方法について 、図 1 7 (a) 〜（d) 、図 1 8 (a) ~ (d) 、図 1 9及び図 20(a) 〜（d) を参照しながら説明す る。尚、図 20(a) は図 1 9における XXA— XXA線の断面構造を示し、図 20(b) は図 1 9における XXB— XXB線の断面構造を示し、図 20(c) は図 1 9にお【ナる XXC— XXC線 の断面構造を示し、図 20(d) は図 1 9における XXD— XXD線の断面構造を示している まず、図 1 7(a) に示すように、シリコン基板よりなる半導体基板 50のメモリ素子形 成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層 膜よりなり 30nmの合計膜厚を有するトラップ膜 51を堆積した後、図 1 7 (b) に示すよ うに、トラップ膜 51の上に、例えば燐が 1 X l 02°cm— 3〜1 X 1021cm— 3ドープされ且 つ 150nm〜300nmの厚さを有する第 1の多結晶シリコン膜 52を堆積する。
次に、第 1の多結晶シリコン膜 52及びトラップ膜 51に対して、ビット線方向に延びる 第 1のレジス卜パターン（図示は省略している）をマスクにして選択的エッチングを行な つて、第 1の多結晶シリコン膜 52及びトラップ膜 51をパターニングする。
次に、図 17(d) に示すように、半導体基板 50に対してパターニングされた第 1の多 結晶シリコン膜 52をマスクにして p型の不純物例えばボロンを 20keV〜50keV及び 1 X l 012cm— 2〜1 X 1013cm— 2の条件でイオン注入して p型の不純物拡散層 53を形 成した後、半導体基板 50に対してパターニングされた第 1の多結晶シリコン膜 52をマ スクにして n型の不純物例えば砒素を 20keV〜50keV及び 1 X 1014cm— 2〜1 X 10 15cm— 2の条件でイオン注入して n型の低濃度不純物拡散層 54を形成する。
次に、図 18(a) に示すように、半導体基板 50の上に全面に亘つて例えば 50nm〜 200nmの膜厚を有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバッ クして、パターニングされた第 1の多結晶シリコン膜 52の側面に側壁絶縁膜 55を形 成する。
次に、図 18(b) に示すように、半導体基板 50に対して、パターニングされた第 1の 多結晶シリコン膜 52及び側壁絶縁膜 55をマスクにして n型の不純物を例えば 1 X 10 15cm— 2〜1 X 1016cm— 2の条件でイオン注入して、ビット線となる n型の高濃度不純物 拡散層 56を形成する。
図 18(c) に示すように、半導体基板 50の上に全面に亘つてシリコン酸化膜を堆積 した後、該シリコン酸化膜に対して例えば CMP又はエッチバックを行なって、該シリコ ン酸化膜におけるバタ一ニングされた第 1の多結晶シリコン膜 52の上に存在する部 分を除去することにより、互いに対向する側壁絶縁膜 55同士の間で且つ高濃度不純 物拡散層 56の上に埋め込み絶縁膜 57を形成する。この場合、パターニングされた第 1の多結晶シリコン膜 52の高さ位置と埋め込み絶縁膜 57の高さ位置とはほぼ等しく なる。
次に、図 18(d) に示すように、パターニングされた第 1の多結晶シリコン膜 52及び 埋め込み絶縁膜 57の上に、例えば燐が 1 X l 02°cm— 3〜1 X 1021cm_3ド一プされ且 つ 50nm〜200nmの厚さを有する第 2の多結晶シリコン膜 58を堆積する。 次に、第 2の多結晶シリコン膜 58及びパターニンゲされた第 1の多結晶シリコン膜 5 2に対して、ワード線方向に延びる第 2のレジストパターン（図示は省略している）をマ スクにして選択的エッチングを行なって、図 1 9及び図 20 (a) 〜（d) に示すように、パタ 一二ングされた第 2の多結晶シリコン膜 58及びパターニングされた第 1の多結晶シリ コン膜 52よりなるゲート電極を形成する。
第 5の実施形態によると、第 1の多結晶シリコン膜 52及びトラップ膜 5 1をパター二 ンゲし、ビット線となる領域において半導体基板 50を露出させておいてから不純物を イオン注入して n型の低濃度不純物拡散層 54を形成するため、卜ラップ膜 5 1が残存し た状態でイオン注入する場合（図 9(d) を参照）に比べて、イオン注入の加速エネルギ —を低くすることができる。すなわち、第 3の実施形態のように、シリコン酸化膜、シリ コン窒化膜及びシリコン酸化膜の積層膜よリなリ 30 n mの膜厚を有するトラップ膜が 残存する場合には、 60 keV以上の加速エネルギーが必要であるが、卜ラップ膜が除 去されておれば、イオン注入装置の加速エネルギーの下限（現状では、 l OkeV程度） まで加速エネルギーを低くすることができる。
尚、第 5の実施形態においては、イオン注入法により n型の低濃度不純物拡散層 5 4を形成したが、これに代えて、プラズマドーピング法又は固相拡散法により形成して もよい。
また、第 5の実施形態においては、第 1の多結晶シリコン膜 52及び第 2の多結晶シ リコン膜 58としては、不純物がド一プされてなる多結晶シリコン膜を堆積したが、これ に代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドー プしてもよい。
また、第 5の実施形態における第 1の多結晶シリコン膜 52及び第 2の多結晶シリコ ン膜 58に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第 5の実施形態においては、 n型のメモリ素子を形成した力《、これに代えて、 p型のメモリ素子を形成してもよい。
(第 6の実施形態）
以下、本発明の第 6の実施形態に係る半導体記憶装置及びその製造方法について 、図 21 (a) 〜（d) 、図 22(a) ~ (d) 、図 23 (a) 〜（ 、図 24及び図 25 (a) 〜（d) を参 照しながら説明する。尚、図 25(a) は図 24における XXVA— XXVA線の断面構造を示 し、図 25 (b) は図 24における XXVB— XXVB線の断面構造を示し、図 25(c) は図 24 における XXVC— XXVC線の断面構造を示し、図 25(d) は図 24における XXVD— XXV D線の断面構造を示している。
まず、図 2 1 (a) に示すように、シリコン基板よりなる半導体基板 60のメモリ素子形 成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層 膜よリなリ 30nmの合計膜厚を有するトラップ膜 61を堆積した後、図 21 (b) に示すよ うに、トラップ膜 6 1の上に、例えば燐が 1 X 1 02°cm— 3〜1 X 1 021 cm— 3ドープされ且 つ 1 50nm〜300nmの厚さを有する第 1の多結晶シリコン膜 62を堆積する。
次に、図 21 (c) に示すように、第 1の多結晶シリコン膜 62に対して、ビット線方向に 延びる第 1のレジストパターン 63をマスクにして選択的エッチングを行なって、第 1の 多結晶シリコン膜 62をパターニングする。尚、このエッチング工程においては、後に行 なう不純物の注入工程において半導体基板 60の表面を保護するために、トラップ膜 6 1を残存させておくことが好ましい。
次に、図 2 1 (d) に示すように、半導体基板 60に対して第 1のレジス卜パターン 63を マスクにして n型の不純物を例えば 1 X l 01 5cm— 2〜1 X 1 01 6cm— 2の条件でイオン注 入して、ビット線となる n型の高濃度不純物拡散層 64を形成する。
次に、図 22(a) に示すように、半導体基板 60の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CM P又はエッチバックを行なって、該 シリコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 62の上に存在す る部分を除去することにより、パターニングされた第 1の多結晶シリコン膜 62同士の 間で且つ高濃度不純物拡散層 64の上に埋め込み絶縁膜 65を形成する。この場合、 パターニングされた第 1の多結晶シリコン膜 62の高さ位置と埋め込み絶縁膜 65の高 さ位置とはほぼ等しくなる。
次に、図 22(b) に示すように、パターニングされた第 1の多結晶シリコン膜 62及び 埋め込み絶縁膜 65の上に、例えば燐が 1 x l 02°cm— 3〜1 x 1 021 cm— 3ドープされ且 つ 50nm〜200nmの厚さを有する第 2の多結晶シリコン膜 66を堆積する。
次に、図 22(c) 及び (d) に示すように、第 2の多結晶シリコン膜 66及びパターニン グされた第 1の多結晶シリコン膜 62に対して、ワード線方向に延びる第 2のレジストパ ターン（図示は省略している）をマスクにして選択的エッチングを行なう。尚、図 22(c) は図 24における XXVA— XXVA線の断面構造と対応し、図 22(d) は図 24における XX VB— XXVB線の断面構造と対応する。
次に、図 23(a) 及び (b) に示すように、半導体基板 60の上に全面に亘つてシリコン 酸化膜を堆積した後、該シリコン酸化膜に対してエッチパックを行なうことにより、埋め 込み絶縁膜 65の側面並びにパターニングされた第 1及び第 2の多結晶シリコン膜 62 及び 66の側面に側壁絶縁膜 67を形成する（図 25(c) 及び (d) を参照）。これにより、 半導体基板 60における高濃度不純物拡散層 64の外側部分は埋め込み絶縁膜 65及 び側壁絶縁膜 67により覆われる。尚、図 23(a) は図 24における XXVA— XXVA線の 断面構造と対応し、図 23(b) は図 24における XXVB— XXVB線の断面構造と対応す る。
次に、図 23(c) 及び (d) に示すように、半導体基板 60の上に全面に亘つてコバルト 膜を堆積した後、熱処理を施すことにより、パターニングされた第 2の多結晶シリコン 膜 66の表面部及び半導体基板 60における埋め込み絶縁膜 65及び側壁絶縁膜 67 から露出している表面部にシリサイド層 68を形成すると、図 24及び図 25(a) 〜（d) に示すように、表面部にシリサイド層 68を有するパターニングされた第 2の多結晶シリ コン膜 66及びパターニングされた第 1の多結晶シリコン膜 62よりなるゲート電極が得 られる。
第 6の実施形態によると、ゲート電極を構成する第 2の多結晶シリコン膜 66の表面 部にシリサイド層 68が形成されるので、ゲート電極の低抵抗化を図ることができる。 この場合、埋め込み絶縁膜 65の側面に側壁絶縁膜 67を形成して、半導体基板 60 における高濃度不純物拡散層 64の外側部分を埋め込み絶縁膜 65及び側壁絶縁膜 67により覆っておいてからシリサイド層 68を形成するため、高濃度不純物拡散層 64 同士が半導体基板 60の表面部に形成されるシリサイド層 68により短絡する事態を防 止することができる（図 25(b) を参照）。
尚、第 6の実施形態においては、尚、高濃度不純物拡散層 64を形成するためのマ スクとして、第 1のレジストパターン 63を用いたが、これに代えて、第 1のレジストパタ ーン 63を除去して、パターニングされた第 1の多結晶シリコン膜 62を用いてもよい。 また、第 6の実施形態におし、ては、第 1の多結晶シリコン膜 62及び第 2の多結晶シ リコン膜 66としては、不純物がド一プされてなる多結晶シリコン膜を堆積したが、これ に代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドー プしてもよい。
また、第 6の実施形態における第 1の多結晶シリコン膜 62及び第 2の多結晶シリコ ン膜 66に代えて、アモルファスのシリコン膜を用いてもよい。
また、第 6の実施形態においては、コバルト膜を堆積してシリサイド層 68を形成した が、コバルト膜に代えて、チタン膜、ニッケル膜若しくはプラチナ膜の単層膜、又はこれ らの積層膜を用いてもよい。
さらに、第 6の実施形態においては、 n型のメモリ素子を形成したが、これに代えて、 p型のメモリ素子を形成してもよい。
(第 7の実施形態）
以下、本発明の第 7の実施形態に係る半導体記憶装置及びその製造方法について 、図 26(a) 〜（d) 、図 27(a) 〜（d) 、図 28(a) 〜（d) 、図 29及び図 30(a) 〜（d) を参 照しながら説明する。尚、図 30(a) は図 29における XXXA— XXXA線の断面構造を示 し、図 30(b) は図 29における XXXB— XXXB線の断面構造を示し、図 30(c) は図 29 における XXXC— XXXC線の断面構造を示し、図 30(d) は図 29における XXXD— XXX D線の断面構造を示している。
まず、図 26(a) に示すように、シリコン基板よりなる半導体基板 70のメモリ素子形 成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層 膜よりなり 30nmの合計膜厚を有するトラップ膜 7 1を堆積した後、図 26(b) に示すよ うに、トラップ膜 7 1の上に、例えば燐が 1 X 1 02°cm _3〜1 X 1 021 cm一3ド一プされ且 つ 1 50nm〜300nmの厚さを有する第 1の多結晶シリコン膜 72を堆積する。
次に、図 26(c) に示すように、第 1の多結晶シリコン膜 72に対して、ビット線方向に 延びる第 1のレジストパターン 73をマスクにして選択的エッチングを行なって、第 1の 多結晶シリコン膜 72をパターニングする。
次に、図 26(d) に示すように、半導体基板 70に対して第 1のレジストパターン 73を マスクにして n型の不純物を例えば 1 X l 01 5cm— 2〜1 X 1 01 6cm— 2の条件でイオン注 入して、ビット線となる n型の高濃度不純物拡散層 74を形成する。
次に、図 27(a) に示すように、半導体基板 70の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CM P又はエッチパックを行なって、該 シリコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 72の上に存在す る部分を除去することにより、パターニングされた第 1の多結晶シリコン膜 72同士の 間で且つ高濃度不純物拡散層 74の上に第 1の埋め込み絶縁膜 75を形成する。この 場合、パターニングされた第 1の多結晶シリコン膜 72の高さ位置と第 1の埋め込み絶 縁膜 75の高さ位置とはほぼ等しくなる。
次に、図 27 (b) に示すように、パターニングされた第 1の多結晶シリコン膜 72及び 第 1の埋め込み絶縁膜 75の上に、例えば燐が 1 X 1 02°cm— 3〜 1 X 1 021 cm— 3ドープ され且つ 50nm〜200nmの厚さを有する第 2の多結晶シリコン膜 76を堆積する。 次に、図 27 (c) 及び (d) に示すように、第 2の多結晶シリコン膜 76及びパターニン グされた第 1の多結晶シリコン膜 72に対して、ワード線方向に延びる第 2のレジストパ ターン（図示は省略している）をマスクにして選択的エッチングを行なう。尚、図 27(c) は図 29における XXXA— XXXA線の断面構造と対応し、図 27(d) は図 29における XX XB— XXXB線の断面構造と対応する。
次に、図 28(a) 及び (b) に示すように、半導体基板 70の上に全面に亘つてシリコン 酸化膜を堆積した後、該シリコン酸化膜に対して例えば CM P又はエッチバックを行な つて、該シリコン酸化膜におけるパターニングされた第 2の多結晶シリコン膜 7 6の上 に存在する部分を除去することにより、第 2の埋め込み絶縁膜 77を形成する。第 2の 埋め込み絶縁膜 77は第 1の埋め込み絶縁膜 75を完全に覆っていると共に、第 2の埋 め込み絶縁膜 77の高さ位置はパターニングされた第 2の多結晶シリコン膜 76の高さ 位置とほぼ等しい。図 28(a) は図 29における XXXA— XXXA線の断面構造と対応し、 図 28(b) は図 29における XXXB— XXXB線の断面構造と対応する。
次に、図 28(c) 及び (d) に示すように、半導体基板 70の上に全面に亘つてコバルト 膜を堆積した後、熱処理を施すことにより、パターニングされた第 2の多結晶シリコン 膜 76の表面部にシリサイド層 78を形成すると、図 29及び図 30(a) 〜( に示すよう に、表面部にシリサイド層 78を有するパターニングされた第 2の多結晶シリコン膜 76 及びパターニングされた第 1の多結晶シリコン膜 72よりなるゲート電極が得られる。 尚、第 7の実施形態においては、尚、高濃度不純物拡散層 74を形成するためのマ スクとして、第 1のレジス卜パターン 73を用いた力 これに代えて、第 1のレジストバタ ーン 73を除去して、パターニングされた第 1の多結晶シリコン膜 72を用いてもよい。 また、第 7の実施形態においては、第 1の多結晶シリコン膜 72及び第 2の多結晶シ リコン膜 76としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これ に代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドー プしてもよい。
また、第 7の実施形態における第 1の多結晶シリコン膜 72及び第 2の多結晶シリコ ン膜 76に代えて、アモルファスのシリコン膜を用いてもよい。
また、第 7の実施形態においては、コバルト膜を堆積してシリサイド層 78を形成した 力 コバルト膜に代えて、チタン膜、ニッケル膜又はプラチナ膜を堆積してもよい。 さらに、第 7の実施形態においては、 n型のメモリ素子を形成した力 これに代えて、 p型のメモリ素子を形成してもよい。
(第 8の実施形態）
以下、本発明の第 8の実施形態に係る半導体記憶装置及びその製造方法について 、図 3 1 (a) 〜（c) 、図 32(a) 〜（c) 、図 33(a) 〜（d) 、図 34及び図 35(a) 〜（d) を参 照しながら説明する。尚、図 35(a) は図 34における XXXVA— XXXVA線の断面構造を 示し、図 35(b) は図 34における XXXVB— XXXVB線の断面構造を示し、図 35(c) は 図 34における XXXVC— XXXVC線の断面構造を示し、図 35(d) は図 34における XXX VD— XXXVD線の断面構造を示している。
まず、図 3 1 (a) に示すように、シリコン基板よりなる半導体基板 80のメモリ素子形 成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層 膜よリなリ 30n mの合計膜厚を有するトラップ膜 81を堆積した後、図 3 1 (b) に示すよ うに、トラップ膜 8 1の上に、例えば燐が 1 X l 02°cm— 3〜1 X 1 021 cm— 3ドープされ且 つ 1 50nm〜300n mの厚さを有する多結晶シリコン膜 82を堆積する。
次に、図 3 1 (c) に示すように、多結晶シリコン膜 82に対して、ビット線方向に延びる 第 1のレジス卜パターン 83をマスクにして選択的エッチングを行なって、多結晶シリコ ン膜 82をパターニングする。
次に、図 32(a) に示すように、半導体基板 80に対して第 1のレジストパターン 83を マスクにして n型の不純物を例えば 1 X l 01 5c m— 2〜1 X 1 01 6cm— 2の条件でイオン注 入して、ビット線となる n型の高濃度不純物拡散層 84を形成する。
次に、図 32(b) に示すように、半導体基板 80の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CM P又はエッチバックを行なって、該 シリコン酸化膜におけるパターニングされた多結晶シリコン膜 82の上に存在する部分 を除去することにより、パターニングされた多結晶シリコン膜 82同士の間で且つ高濃 度不純物拡散層 84の上に埋め込み絶縁膜 85を形成する。この場合、パターニングさ れた多結晶シリコン膜 82の高さ位置と埋め込み絶縁膜 85の高さ位置とはほぼ等しく る。
次に、図 32(c) に示すように、半導体基板 80の上に全面に亘つて、例えばタングス テン膜よりなり 1 50 n mの膜厚を有する金属膜 86及び例えばシリコン窒化膜よりなり 1 OOnmの膜厚を有するカバー絶縁膜 87を順次堆積する。
次に、図 33 (a) 及び (b) に示すように、カバー絶縁膜 87、金属膜 86及びパター二 ングされた多結晶シリコン膜 82に対して、ワード線方向に延びる第 2のレジス卜パター ン（図示は省略している）をマスクにして選択的エッチングを行なう。尚、図 33(a) は図 34における XXXVA— XXXVA線の断面構造と対応し、図 33(b) は図 34における XXX VB— XXXVB線の断面構造と対応する。
次に、図 33(c) 及び (d) に示すように、半導体基板 80の上に全面に亘つてシリコン 酸化膜を堆積した後、該シリコン酸化膜に対してエッチバックを行なうことにより、埋め 込み絶縁膜 85の側面並びにパターニングされたカバー絶縁膜 87、金属膜 86及び多 結晶シリコン膜 82の側面に側壁絶縁膜 8 8を形成する（図 35(c) 及び (d) を参照）。 尚、図 33(c) は図 34における XXXVA— XXXVA線の断面構造と対応し、図 33(d) は 図 34における XXXVB— XXXVB線の断面構造と対応する。
このようにすると、図 34及び図 35(a) 〜（d) に示すように、パターニングされた金属 膜 8 6の側面が側壁絶縁膜 88により覆われると共に、高濃度不純物拡散層 84は埋 め込み絶縁膜 85及び側壁絶縁膜 88により覆われる。また、パターニングされた多結 晶シリコン膜 82及びパターニングされた金属膜 86よりなるゲート電極が得られる。 第 8の実施形態によると、金属膜 86の上にカバー絶縁膜 87が形成されているため 、金属膜 86は多結晶シリコン膜 82から剥がれ難くなる。
尚、第 8の実施形態においては、尚、高濃度不純物拡散層 84を形成するためのマ スクとして、第 1のレジストパターン 83を用いた力 これに代えて、第 1のレジス卜バタ ーン 83を除去して、パターニングされた多結晶シリコン膜 82を用いてもよい。 また、第 8の実施形態においては、多結晶シリコン膜 82としては、不純物がドープさ れてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない 多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第 8の実施形態における多結晶シリコン膜 82に代えて、アモルファスのシリコ ン膜を用いてもよい。
また、第 8の実施形態においては、タングステン膜よりなる金属膜 88を堆積した力 タングステン膜に代えて、チタン膜又はシリサイド膜を用いてもよい。
さらに、第 8の実施形態においては、 n型のメモリ素子を形成したが、これに代えて、 p型のメモリ素子を形成してもよい。
(第 9の実施形態）
以下、本発明の第 9の実施形態に係る半導体記憶装置及びその製造方法について 、図 36(a) 〜（d) 、図 37(a) 〜(： c) 、図 38及び図 39(a) 〜（d) を参照しながら説明す る。尚、図 39 (a) は図 38における XXIXA— XXIXA線の断面構造を示し、図 39 (b) は 図 38における XXIXB— XXIXB線の断面構造を示し、図 39(c) は図 38における XXIX C— XXIXC線の断面構造を示し、図 39(d) は図 38における XXIXD— XXIXD線の断面 構造を示している。
まず、図 36(a) に示すように、シリコン基板よりなる半導体基板 90のメモリ素子領 域の上に、例えばシリコン酸化膜よりなり 6n m〜1 5 nmの厚さを有するトンネル絶縁 膜 91を形成した後、図 36(b) に示すように、トンネル絶縁膜 9 1の上に、例えば燐力 X 1 02°cm— 3〜1 X 1 021cm— 3ド一プされ且つ 1 50nm〜 3 OOn mの厚さを有する第 1 の多結晶シリコン膜 92を堆積する。
次に、図 36(c) に示すように、第 1の多結晶シリコン膜 92に対して、ビット線方向に 延びる第 1のレジス卜パターン 93をマスクにして選択的エッチングを行なって、第 1の 多結晶シリコン膜 92をパターニングする。
次に、図 36(d) に示すように、半導体基板 90に対して第 1のレジス卜パターン 93を マスクにして n型の不純物を例えば 1 X l 01 5cm— 2〜1 X 1 01 6cm— 2の条件でイオン注 入して、ビット線となる n型の高濃度不純物拡散層 94を形成する。
次に、図 37 (a) に示すように、半導体基板 90の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CM P又はエッチバックを行なって、該 シリコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 92の上に存在す る部分を除去することにより、パターニングされた第 1の多結晶シリコン膜 9 2同士の 間で且つ高濃度不純物拡散層 94の上に埋め込み絶縁膜 95を形成する。この場合、 パターニングされた第 1の多結晶シリコン膜 92の高さ位置と埋め込み絶縁膜 95の高 さ位置とはほぼ等しくなる。
次に、図 37 (b) に示すように、パターニングされた第 1の多結晶シリコン膜 92及び 埋め込み絶縁膜 95の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化 膜との積層膜よりなる電極間絶縁膜 96を堆積した後、該電極間絶縁膜 96の上に、例 えば燐が 1 X l 02°cm _3〜1 X 1 021 cm— 3ド一プされ且つ 50n m〜200n mの厚さを有 する第 2の多結晶シリコン膜 97を堆積する。
次に、第 2の多結晶シリコン膜 9 7、電極間絶縁膜 96及びパターニングされた第 1 の多結晶シリコン膜 92に対して、ワード線方向に延びる第 2のレジストパターン（図示 は省略している）をマスクにして選択的エッチングを行なって、図 38及び図 39 (a) 〜（d ) に示すように、パターニングされた第 2の多結晶シリコン膜 97よりなるゲート電極と 、パターニングされた電極間絶縁膜 96と、パターニングされた第 1の多結晶シリコン膜 92よりなる浮遊電極とを有するメモリ素子を形成する。
第 9の実施形態によると、ビット線となる高濃度不純物拡散層 94の上側にビット線 方向に延びる埋め込み絶縁膜 95が設けられていると共に、浮遊電極を構成するバタ 一二ングされた第 1の多結晶シリコン膜 92は埋め込み絶縁膜 95により互いに分離さ れているため、浮遊電極と電極間絶縁膜とゲート電極とからなるメモリ素子同士の間 に LOCO S分離領域を設ける必要がなくなる。パターニングされた第 1の多結晶シリコ ン膜 9 2は埋め込み絶縁膜 95により互いに分離されているが、パターニングされた第 1の多結晶シリコン膜 92同士は第 2の多結晶シリコン膜 97により電気的に接続され ているため、支障はない。
従って、第 9の実施形態によると、半導体記憶装置の微細化を実現することができ る。
尚、第 9の実施形態においては、トンネル絶縁膜 9 1としては、シリコン酸化膜を用 いたが、これに代えて、シリコン酸窒化膜を用いてもよい。
また、第 9の実施形態においては、高濃度不純物拡散層 94を形成するためのマス クとして、第 1のレジス卜パターン 93を用いたが、これに代えて、第 1のレジストパター ン 93を除去して、パターニングされた第 1の多結晶シリコン膜 92を用いてもよい。 また、第 9の実施形態においては、第 1の多結晶シリコン膜 92及び第 2の多結晶シ リコン膜 97としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これ に代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドー プしてもよい。
また、第 9の実施形態における第 1の多結晶シリコン膜 92及び第 2の多結晶シリコ ン膜 97に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第 9の実施形態においては、 n型のメモリ素子を形成したが、これに代えて、 p型のメモリ素子を形成してもよい。
ところで、第 9の実施形態は、第 1の実施形態に比べて、ゲート電極の構成が異な るのみであり、ビット線となる不純物拡散層の構成及び埋め込み絶縁膜の構成につい ては第 1の実施形態と同様である。従って、第 9の実施形態によると、第 1の実施形態 と同様の効果を得ることができる。
尚、詳細な説明は省略するが、第 2〜第 8の実施形態におけるゲート電極を第 9の 実施形態と同様の構成にすることができる。このようにすると、第 2〜第 8の実施形態 と同様の効果を得ることができる。
(第 1 0の実施形態）
以下、本発明の第 1 0の実施形態に係る半導体記憶装置及びその製造方法につい て、図 40(a) 〜（d) 、図 4 1 (a) 〜（c) 、図 42(a) 〜（c) 及び図 43(a) ~ (c) を参照し ながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート 電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右 側の図面は論理回路領域を示している。
まず、図 40(a) に示すように、シリコン基板よりなる半導体基板 1 00にトレンチ素子 分離 1 0 1を形成した後、図 40 (b) に示すように、半導体基板 1 00の上に全面に亘っ て、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よリなリ 30 n mの合計膜厚を有するトラップ膜 1 02を堆積する。
次に、図 40 (c) に示すように、トラップ膜 1 02に対して第 1のレジストパターン 1 03 をマスクにして選択的エッチングを行なって、トラップ膜 1 02における論理回路領域を 除去した後、図 40(d) に示すように、半導体基板 100の表面部を酸化して、半導体基 板 100の論理回路領域の表面部に、例えば 2nm〜25nmの厚さを持つゲート絶縁 膜 104を形成する。
次に、図 41 (a) に示すように、半導体基板 100の上に全面に亘つて、例えば燐が 1 X 102°cm— 3〜1 X 1021cm— 3ドープされ且つ 150nm〜300nmの厚さを有する第 1 の多結晶シリコン膜 105を堆積する。
次に、図 41(b) に示すように、第 1の多結晶シリコン膜 105に対して第 2のレジスト パターン（図示は省略している）をマスクにして選択的エッチングを行なって、第 1の多 結晶シリコン膜 105をパターニングした後、半導体基板 100に対してパターニングさ れた第 1の多結晶シリコン膜 105をマスクにして n型の不純物を例えば 1 X 1015cm一2 〜1 X 1016cm一2の条件でイオン注入して、メモリ素子形成領域に、ビット線となる η型 の高濃度不純物拡散層 106を形成する。
次に、図 41(c) に示すように、半導体基板 100の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CMP又はエッチバックを行なって、該 シリコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 105の上に存在 する部分を除去することにより、パターニングされた第 1の多結晶シリコン膜 105同士 の間で且つ高濃度不純物拡散層 106の上に埋め込み絶縁膜 107を形成する。この 場合、パターニングされた第 1の多結晶シリコン膜 105の高さ位置と埋め込み絶縁膜 107の高さ位置とはほぼ等しくなる。
次に、図 42(a) に示すように、パターニングされた第 1の多結晶シリコン膜 105及 ぴ埋め込み絶縁膜 107の上に、例えば燐が 1 X l 02°cm— 3〜1 X 1021cm— 3ドープさ れ且つ 50nm〜200nmの厚さを有する第 2の多結晶シリコン膜 108を堆積する。 次に、図 42(b) に示すように、第 2の多結晶シリコン膜 108及びパターニングされ た第 1の多結晶シリコン膜 105に対して第 3のレジストパターン 109をマスクにして選 択的エッチングを行なって、メモリ素子形成領域において、パターニングされた第 2の 多結晶シリコン膜 108及びバタ一ニングされた第 1の多結晶シリコン膜 105よリなる 第 1のゲート電極を形成すると共に、論理回路領域において、パターニングされた第 2 の多結晶シリコン膜 108及びパターニングされた第 1の多結晶シリコン膜 105よりな る第 2のゲート電極を形成する。 次に、図 42(c) に示すように、論理回路領域において、半導体基板 1 00に対して第 2のゲート電極をマスクにして不純物をイオン注入して、低濃度不純物拡散層 1 1 0を 形成する。
次に、図 43 (a) に示すように、半導体基板 1 00の上に全面に亘つて例えば 50 n m 〜200 n mの厚さを有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバ ックすることにより、メモリ素子領域においては、埋め込み絶縁膜 1 07の側面に側壁 絶縁膜 1 1 1を形成すると共に、論理回路領域においては、第 2のゲート電極の側面に 側壁絶縁膜 1 1 1を形成する。次に、論理回路領域において、ゲート絶縁膜 1 04に対し て第 2のゲート電極及び側壁絶縁膜 1 1 1をマスクに選択的エッチングを行なって、ゲ ート絶縁膜 1 04をパターニングする。この場合、メモリ素子領域においては、卜ラップ 膜 1 02がパターニングされる。
次に、図 43(b) に示すように、論理回路領域において、半導体基板 1 00に対して第 2のゲート電極及び側壁絶縁膜 1 1 1をマスクにして不純物を選択的にイオン注入して 、ドレイン領域又はソース領域となる高濃度不純物拡散層 1 1 2を形成する。
次に、図 43(c) に示すように、半導体基板 1 00の上に全面に亘つてコバルト膜を堆 積した後、熱処理を施すことにより、メモリ素子領域の第 1のゲート電極の表面部にシ リサイド層 1 1 3を形成すると共に、論理回路領域の第 2のゲート電極の表面部にシリ サイド層 1 1 3を形成すると、第 1 0の実施形態に係る半導体記憶装置が得られる。 第 1 0の実施形態によると、メモリ素子を構成する第 1のゲート電極と、論理回路を 構成するトランジスタの第 2のゲート電極とを同じ工程で形成できるので、工程数の低 減を図ることができる。
また、第 1のゲート電極の表面部のシリサイド層 1 1 3と、第 2のゲート電極の表面部 のシリサイド層 1 1 3とを同じ工程で形成できるので、工程数の低減を図ることができる また、メモリ素子領域における埋め込み絶縁膜 1 07の側面の側壁絶縁膜 1 1 1と、 論路回路を構成するトランジスタの第 2のゲート電極の側面の側壁絶縁膜 1 1 1とを同 じ工程で形成できるので、工程数の低減を図ることができる。
尚、第 1 0の実施形態においては、第 1の多結晶シリコン膜 1 05及び第 2の多結晶 シリコン膜 1 08としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、 これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物 をドープしてもよい。
また、第 1 0の実施形態における第 1の多結晶シリコン膜 1 05及び第 2の多結晶シ リコン膜 1 08に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第 1 0の実施形態においては、 n型のメモリ素子を形成したが、これに代えて 、 p型のメモリ素子を形成してもよい。
(第 1 1の実施形態）
以下、本発明の第 1 1の実施形態に係る半導体記憶装置及びその製造方法につい て、図 44(a) 〜（c) 、図 45 (a) 〜(： c) 、図 46 (a) 〜（c) 、図 47 (a) 〜(： c) 及び図 48 (a) 、（b) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形 成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲ一卜電極間の 部分を示し、右側の図面は論理回路領域を示している。
まず、図 44(a) に彔すように、シリコン基板よりなる半導体基板 1 20にトレンチ素子 分離 1 2 1を形成した後、図 44(b) に示すように、半導体基板 1 20の上に全面に亘っ て、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり 30 nmの合計膜厚を有するトラップ膜 1 22を堆積する。
次に、図 44(c) に示すように、トラップ膜 1 22に対して第 1のレジストパターン 1 2 3 をマスクにして選択的エッチングを行なって、トラップ膜 1 22における論理回路領域を 除去した後、図 45(a) に示すように、半導体基板 1 20の表面部を酸化して、半導体基 板 1 20の論理回路領域の表面部に、例えば 2 n m〜25 n mの厚さを持つゲート絶縁 膜 1 24を形成する。
次に、図 45(b) に示すように、半導体基板 1 20の上に全面に亘つて、例えば燐が 1 X 1 02°cm一3〜 1 X 1 021 cm— 3ドープされ且つ 1 50 n m〜300n mの厚さを有する多結 晶シリコン膜 1 25を堆積する。
次に、図 45(c) に示すように、多結晶シリコン膜 1 25に対して第 2のレジストパター ン（図示は省略している）をマスクにして選択的エッチングを行なって、多結晶シリコン 膜 1 25をパターニングした後、半導体基板 1 20に対してパターニングされた多結晶シ リコン膜 1 25をマスクにして n型の不純物を例えば 1 X 1 01 5cm— 2〜1 X 1 01 6c m— 2の 条件でイオン注入して、メモリ素子形成領域に、ビット線となる n型の高濃度不純物拡 散層 1 26を形成する。
次に、図 46 (a) に示すように、半導体基板 1 20の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CM P又はエッチバックを行なって、該 シリコン酸化膜におけるパターニングされた多結晶シリコン膜 1 25の上に存在する部 分を除去することにより、パターニングされた多結晶シリコン膜 1 25同士の間で且つ 高濃度不純物拡散層 1 26の上に埋め込み絶縁膜 1 27を形成する。この場合、パター ニングされた多結晶シリコン膜 1 2 5の高さ位置と埋め込み絶縁膜 1 27の高さ位置と はほぼ等しくなる。
次に、図 46 (b) に示すように、半導体基板 1 20の上に全面に亘つて、例えばタング ステン膜よリなリ 1 50 n mの膜厚を有する金属膜 1 28及び例えばシリコン窒化膜より なり l OOnmの膜厚を有するカバ一絶縁膜 1 29を順次堆積する。
次に、図 46 (c) に示すように、カバ一絶縁膜 1 29、金属膜 1 28及びパターニングさ れた多結晶シリコン膜 1 25に対して第 3のレジストパターン 1 30をマスクにして選択的 エッチングを行なって、メモリ素子形成領域において、パターニングされた金属膜 1 28 及びパターニングされた多結晶シリコン膜 1 25よりなる第 1のゲート電極を形成すると 共に、論理回路領域において、パターニングされた金属膜 1 28及びパターニングされ た多結晶シリコン膜 1 25よりなる第 2のゲート電極を形成する。
次に、図 47 (b) に示すように、論理回路領域において、半導体基板 1 20に対して第 2のゲート電極をマスクにして不純物をイオン注入して、低濃度不純物拡散層 1 30を 形成する。
次に、図 47 (c) に示すように、半導体基板 1 20の上に全面に亘つて例えば 50 n m 〜200n mの厚さを有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバ ックすることにより、メモリ素子領域においては、埋め込み絶縁膜 1 27の側面に側壁 絶縁膜 1 3 1を形成すると共に、論理回路領域においては、第 2のゲート電極の側面に 側壁絶縁膜 1 3 1を形成する。その後、論理回路領域において、ゲート絶縁膜 1 24に 対して第 2のゲート電極及び側壁絶縁膜 1 3 1をマスクに選択的エッチングを行なって 、ゲート絶縁膜 1 24をパターニングする。この場合、メモリ素子領域においては、トラッ プ膜 1 22がパターニングされる。
次に、図 48 (a) に示すように、論理回路領域において、半導体基板 1 20に対して第 2のゲート電極及び側壁絶縁膜 1 3 1をマスクにして不純物を選択的にイオン注入して 、ドレイン領域又はソース領域となる高濃度不純物拡散層 1 32を形成する。
次に、図 48 (b) に示すように、半導体基板 1 20の上に全面に亘つてコバルト膜を堆 積した後、熱処理を施すことにより、高濃度不純物拡散層 1 32の表面部にシリサイド 層 1 33を形成すると、第 1 1の実施形態に係る半導体記憶装置が得られる。この際、 メモリ素子領域におけるゲート電極間部分においても、シリサイド層 1 33が形成される 第 1 1の実施形態によると、メモリ素子を構成するポリメタル構造の第 1のゲート電 極と、論理回路を構成するトランジスタのポリメタル構造のゲート電極とを同じ工程で 形成できるので、工程数の低減を図ることができる。
尚、第 1 1の実施形態においては、多結晶シリコン膜 1 25としては、不純物がドープ されてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていな い多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第 1 1の実施形態における多結晶シリコン膜 1 25に代えて、アモルファスのシ リコン膜を用いてもよい。
さらに、第 1 1の実施形態においては、 n型のメモリ素子を形成したが、これに代えて 、 p型のメモリ素子を形成してもよい。
(第 1 2の実施形態）
以下、本発明の第 1 2の実施形態に係る半導体記憶装置及びその製造方法につい て、図 49(a) 〜（c) 、図 50(a) 〜（c) 、図 5 1 (a) 〜（c) 、図 52 (a) 〜（c) 及び図 53 (a) 〜（c) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子 形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間 の部分を示し、右側の図面は論理回路領域を示している。
まず、図 49 (a) に示すように、シリコン基板よりなる半導体基板 1 40にトレンチ素子 分離 1 4 1を形成した後、図 49 (b) に示すように、半導体基板 1 40の上に全面に亘っ て、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり 30 n mの合計膜厚を有する卜ラップ膜 1 42を堆積する。
図 49(c) に示すように、半導体基板 1 40の上に全面に亘つて、例えば燐が 1 X 1 02 °cm _3〜1 X 1 021 cm— 3ドープされ且つ 1 50n m ~ 300 n mの厚さを有する第 1の多結 晶シリコン膜 143を堆積する。
次に、図 50(a) に示すように、第 1の多結晶シリコン膜 143に対して第 1のレジスト パターン（図示は省略している）をマスクにして選択的エッチングを行なって、第 1の多 結晶シリコン膜 143をパターニングした後、半導体基板 140に対してパターニングさ れた第 1の多結晶シリコン膜 143をマスクにして n型の不純物を例えば 1 X 1015cm一2 〜1 X 1016cm_2の条件でイオン注入して、メモリ素子形成領域に、ビット線となる n型 の高濃度不純物拡散層 144を形成する。
次に、図 50(c) に示すように、半導体基板 140の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CMP又はエッチバックを行なって、該 シリコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 143の上に存在 する部分を除去することにより、パターニングされた第 1の多結晶シリコン膜 143同士 の間で且つ高濃度不純物拡散層 144の上に埋め込み絶縁膜 145を形成する。この 場合、パターニングされた第 1の多結晶シリコン膜 143の高さ位置と埋め込み絶縁膜 145の高さ位置とはほぼ等しくなる。
次に、図 50(c) に示すように、パターニングされた第 1の多結晶シリコン膜 143及 び埋め込み絶縁膜 145の上に、例えばシリコン窒化膜よりなり 1 OOnmの厚さを有す る保護膜 146を堆積する。
次に、図 51 (a) に示すように、論理回路領域において、保護膜 146、パターニング された第 1の多結晶シリコン膜 143及びトラップ膜 142を順次除去した後、図 51(b) に示すように、半導体基板 140の表面部を酸化して、例えば 2nm〜25nmの厚さを 有するゲート絶縁膜 147を形成する。
次に、図 51 (c) に示すように、半導体基板 140の上に全面に亘つて、例えば燐が 1 X 102°cm一3〜 1 X 1021cm一3ドープされ且つ 50nm〜200nmの厚さを有する第 2の 多結晶シリコン膜 148を堆積する。
次に、図 52(a) に示すように、第 2の多結晶シリコン膜 148及びパターニングされ た第 1の多結晶シリコン膜 143に対して第 1のレジストパターン 149をマスクにして選 択的エッチングを行なって、メモリ素子領域において、パターニングされた第 2の多結 晶シリコン膜 148及びパターニングされた第 1の多結晶シリコン膜 143よりなる第 1の ゲート電極を形成する。 次に、図 52(b) に示すように、第 2の多結晶シリコン膜 1 47に対して第 2のレジス卜 パターン 1 50をマスクにして選択的エッチングを行なって、論理回路領域において、パ ターニングされた第 2の多結晶シリコン膜 1 48よりなる第 2のゲート電極を形成する。 次に、図 52(c) に示すように、第 2のレジストパターン 1 50を除去した後、論理回路 領域において、半導体基板 1 40に対して第 2のゲート電極をマスクにして不純物をィ オン注入して、低濃度不純物拡散層 1 5 1を形成する。
次に、図 5 3 (a) に示すように、半導体基板 1 40の上に全面に亘つて例えば 50 n m 〜200n mの厚さを有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバ ックすることにより、メモリ素子領域においては、埋め込み絶縁膜 1 45の側面に側壁 絶縁膜 1 5 2を形成すると共に、論理回路領域においては、第 2のゲート電極の側面に 側壁絶縁膜 1 52を形成する。次に、論理回路領域において、ゲート絶縁膜 1 47に対し て第 2のゲート電極及び側壁絶縁膜 1 52をマスクに選択的エッチングを行なって、ゲ ート絶縁膜 1 47をパターニングする。この場合、メモリ素子領域においては、トラップ 膜 1 42がパターニングされる。
次に、図 53(b) に示すように、論理回路領域において、半導体基板 1 40に対して第 2のゲート電極及び側壁絶縁膜 1 52をマスクにして不純物を選択的にイオン注入して 、ドレイン領域又はソース領域となる高濃度不純物拡散層 1 53を形成する。
次に、図 53(c) に示すように、半導体基板 1 40の上に全面に亘つてコバルト膜を堆 積した後、熱処理を施すことにより、メモリ素子領域の第 1のゲート電極の表面部にシ リサイド層 1 54を形成すると共に、論理回路領域の第 2のゲート電極の表面部にシリ サイド層 1 54を形成すると、第 1 2の実施形態に係る半導体記憶装置が得られる。 第 1 2の実施形態によると、論理回路を構成するトランジスタの第 2のゲート電極は 、パターン化された第 2の多結晶シリコン膜 1 47のみからなるので、第 2のゲート電極 の微細化を図ることができる。
尚、第 1 2の実施形態においては、第 1の多結晶シリコン膜 1 43及び第 2の多結晶 シリコン膜 1 47としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、 これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物 をドープしてもよい。
また、第 1 2の実施形態における第 1の多結晶シリコン膜 1 43及び第 2の多結晶シ リコン膜 147に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第 12の実施形態においては、 n型のメモリ素子を形成したが、これに代えて
、 p型のメモリ素子を形成してもよい。
(第 13の実施形態）
以下、本発明の第 13の実施形態に係る半導体記憶装置及びその製造方法につい て、図 54(a) ~(c) 、図 55(a) 〜（c) 、図 56(a) 〜（c) 、図 57(a) ~(c) 及び図 58(a) 〜（c) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子 形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間 の部分を示し、右側の図面は論理回路領域を示している。
まず、図 54(a) に示すように、シリコン基板よりなる半導体基板 160にトレンチ素子 分離 161を形成した後、図 54(b) に示すように、半導体基板 160の上に全面に亘っ て、例えばシリコン酸化膜よリなリ 6nm〜15nmの厚さを有するトンネル絶縁膜 162 を形成する。
次に、半導体基板 160の上に全面に亘つて、例えば燐が 1 X l 02°cm_3~1 X 1021 cm— 3ドープされ且つ 150nm~300nmの厚さを有する第 1の多結晶シリコン膜 163 を堆積する。
次に、図 55(a) に示すように、第 1の多結晶シリコン膜 163をパターニングした後、 半導体基板 160に対してパターニングされた第 1の多結晶シリコン膜 163をマスクに して n型の不純物を例えば 1 X l 015cm— 2〜1 X 1016cm— 2の条件でイオン注入して、 メモリ素子形成領域に、ビット線となる n型の高濃度不純物拡散層 164を形成する。 次に、図 55(b) に示すように、半導体基板 160の上に全面に亘つてシリコン酸化膜 を堆積した後、該シリコン酸化膜に対して例えば CMP又はエッチバックを行なって、該 シリコン酸化膜におけるパターニングされた第 1の多結晶シリコン膜 163の上に存在 する部分を除去することにより、パターニングされた第 1の多結晶シリコン膜 163同士 の間で且つ高濃度不純物拡散層 164の上に埋め込み絶縁膜 165を形成する。この 場合、パターニングされた第 1の多結晶シリコン膜 163の高さ位置と埋め込み絶縁膜 165の高さ位置とはほぼ等しくなる。
次に、図 55(c) に示すように、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン 酸化膜との積層膜よりなる電極間絶縁膜 166を堆積する。 次に、図 56(a) に示すように、論理回路領域において、電極間絶縁膜 166、パター ニングされた第 1の多結晶シリコン膜 163及びトンネル絶縁膜 162を順次除去した後 、図 56(b) に示すように、半導体基板 160の表面部を酸化して、例えば 2nm〜25n mの厚さを有するゲート絶縁膜 167を形成する。
次に、図 56(c) に示すように、半導体基板 160の上に全面に亘つて、例えば燐が 1 X 102。cm— 3〜1 X 1021cm_3ドープされ且つ 50nm〜200nmの厚さを有する第 2の 多結晶シリコン膜 168を堆積する。
次に、図 57(a) に示すように、第 2の多結晶シリコン膜 168及びパターニングされ た第 1の多結晶シリコン膜 163に対して第 1のレジストパターン 169をマスクにして選 択的エッチングを行なって、メモリ素子領域において、パターニングされた第 2の多結 晶シリコン膜 168よりなる第 1のゲート電極と、パターニングされた電極間絶縁膜 166 と、パターニングされた第 1の多結晶シリコン膜 163よりなる浮遊電極とを有するメモ リ素子を形成する。
次に、図 57(b) に示すように、第 2の多結晶シリコン膜 168に対して第 2のレジスト パターン 170をマスクにして選択的エッチングを行なって、論理回路領域において、パ ターニングされた第 2の多結晶シリコン膜 168よりなる第 2のゲート電極を形成する。 次に、図 57(c) に示すように、第 2のレジストパターン 170を除去した後、論理回路 領域において、半導体基板 160に対して第 2のゲート電極をマスクにして不純物をィ オン注入して、低濃度不純物拡散層 171を形成する。
次に、図 58(a) に示すように、半導体基板 170の上に全面に亘つて例えば 50nm 〜200nmの厚さを有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバ ックすることにより、メモリ素子領域においては、埋め込み絶縁膜 165の側面に側壁 絶縁膜 172を形成すると共に、論理回路領域においては、第 2のゲート電極の側面に 側壁絶縁膜 172を形成する。次に、論理回路領域において、ゲート絶縁膜 167に対し て第 2のゲート電極及び側壁絶縁膜 172をマスクに選択的エッチングを行なって、ゲ —卜絶縁膜 167をパターニングする。この場合、メモリ素子領域においては、トンネル 絶縁膜 162がパターニングされる。
次に、図 58(b) に示すように、論理回路領域において、半導体基板 160に対して第 2のゲート電極及び側壁絶縁膜 172をマスクにして不純物を選択的にイオン注入して 、ドレイン領域又はソース領域となる高濃度不純物拡散層 1 73を形成する。
次に、図 58 (c) に示すように、半導体基板 1 60の上に全面に！:つてコバルト膜を堆 積した後、熱処理を施すことにより、メモリ素子領域の第 1のゲート電極の表面部にシ リサイド層 1 74を形成すると共に、論理回路領域の第 2のゲート電極の表面部にシリ サイド層 1 57を形成すると、第 1 3の実施形態に係る半導体記憶装置が得られる。 尚、第 1 3の実施形態においては、第 1の多結晶シリコン膜 1 6 3及び第 2の多結晶 シリコン膜 1 67としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、 これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物 をドープしてもよい。
また、第 1 3の実施形態における第 1の多結晶シリコン膜 1 63及び第 2の多結晶シ リコン膜 1 67に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第 1 3の実施形態においては、 n型のメモリ素子を形成したが、これに代えて 、 p型のメモリ素子を形成してもよい。
第 1 3の実施形態によると、メモリ素子を構成する第 1のゲート電極と、論理回路を 構成するトランジスタの第 2のゲート電極とを実質的に同じ工程で形成できるので、ェ 程数の低減を図ることができる。この場合、第 2のゲート電極は、パターニングされた 第 2の多結晶シリコン膜 1 67のみにより形成したため、第 2のゲート電極の微細化を 図ることができる。
また、第 1のゲート電極の表面部のシリサイド層 1 74と、第 2のゲート電極の表面部 のシリサイド層 1 74とを同じ工程で形成できるので、工程数の低減を図ることができる また、メモリ素子領域における埋め込み絶縁膜 1 65の側面の側壁絶縁膜 1 72と、 論路回路を構成するトランジスタの第 2のゲート電極の側面の側壁絶縁膜 1 72とを同 じ工程で形成できるので、工程数の低減を図ることができる。
ところで、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を有する実施 形態としては、第 1の実施形態と対応する第 9の実施形態と、第 1 2の実施形態と対応 する第 1 3の実施形態のみを示したが、これ以外に、第 2、第 3、第 4、第 5、第 6及び 第 7の実施形態と対応する実施形態も当然に実施することが可能である。
第 2の実施形態を、浮遊電極、電極間絶縁膜及びゲ一卜電極よりなるメモリ素子を 有する実施形態に対応させる場合には、トラップ膜 21に代えてトンネル絶縁膜を形成 すると共に、第 2の多結晶シリコン膜 26の下側に電極間絶縁膜を堆積するとよい。 第 3の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を 有する実施形態に対応させる場合には、卜ラップ膜 3 1に代えてトンネル絶縁膜を形成 すると共に、第 2の多結晶シリコン膜 38の下側に電極間絶縁膜を堆積するとよい。 第 4の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を 有する実施形態に対応させる場合には、トラップ膜 41に代えてトンネル絶縁膜を形成 すると共に、第 2の多結晶シリコン膜 49の下側に電極間絶縁膜を堆積するとよい。 第 5の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を 有する実施形態に対応させる場合には、卜ラップ膜 5 1に代えてトンネル絶縁膜を形成 すると共に、第 2の多結晶シリコン膜 58の下側に電極間絶縁膜を堆積するとよい。 第 6の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を 有する実施形態に対応させる場合には、卜ラップ膜 6 1に代えてトンネル絶縁膜を形成 すると共に、第 2の多結晶シリコン膜 66の下側に電極間絶縁膜を堆積するとよい。 第 7の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を 有する実施形態に対応させる場合には、トラップ膜 7 1に代えてトンネル絶縁膜を形成 すると共に、第 2の多結晶シリコン膜 76の下側に電極間絶縁膜を堆積するとよい。 産業上の利用の可能性
本発明に係る第 1〜第 3の半導体記憶装置並びに第 1〜第 6の半導体記憶装置の 製造方法によると、半導体記憶装置の微細化及びビット線の低抵抗化を実現できると 共に、ゲート電極に対してサイサイドを行なうことが可能になる。

Claims

請 求 の 範 囲
1 . 半導体基板の表面領域に互いに離間して形成された一対の不純物拡散層と、 前記半導体基板上における前記一対の不純物拡散層同士の間の領域に形成され たトラップ膜と、
前記卜ラップ膜の上に形成されたゲート電極と、
前記一対の不純物拡散層の上に前記ゲート電極を挟むように形成された一対の絶 縁膜とを備えていることを特徴とする半導体記憶装置。
2. 半導体基板の表面領域にストライプ状に形成され、ビット線となる複数の不純物 拡散層と、
前記半導体基板上における前記複数の不純物拡散層の上側に形成され、ビット線 方向に延びる複数の埋め込み絶縁膜と、
前記半導体基板上に設けられ、ワード線方向に延びるメモリ素子のゲート電極とを 備え、
前記ゲート電極は、前記半導体基板上における前記複数の埋め込み絶縁膜同士の 間にトラップ膜を介して形成され、前記複数の埋め込み絶縁膜の高さ位置とほぼ等し い高さ位置を有する複数の第 1の導電膜と、前記複数の埋め込み絶縁膜及び前記複 数の第 1の導電膜の上に掛けて形成され、前記複数の第 1の導電膜同士を電気的に 接続する第 2の導電膜とを有することを特徴とする半導体記憶装置。
3. 前記卜ラップ膜は、前記半導体基板上に順次堆積された、シリコン酸化膜、シリ コン窒化膜及びシリコン酸化膜の積層膜よりなることを特徴とする請求項 1又は 2に記 載の半導体記憶装置。
4. 半導体基板の表面領域にストライプ状に形成され、ビット線となる複数の不純物 拡散層と、
前記半導体基板上における前記複数の不純物拡散層の上側に形成され、ビット線 方向に延びる複数の埋め込み絶縁膜と、
前記半導体基板上における前記複数の埋め込み絶縁膜同士の間にトンネル絶縁 膜を介して形成され、前記複数の埋め込み絶縁膜の高さ位置とほぼ等しい高さ位置を 有する第 1の導電膜よりなる複数の浮遊電極と、
前記複数の埋め込み絶縁膜及び前記複数の浮遊電極の上に掛けて形成され、ヮ ード線方向に延びる電極間絶縁膜と、
前記電極間絶縁膜の上に形成され、ワード線方向に延びる第 2の導電膜よりなるメ モリ素子のゲート電極とを備えていることを特徴とする半導体記憶装置。
5. 前記第 1の 電膜の側面に形成された側壁絶縁膜を備えていることを特徴とす る請求項 2又は 4に記載の半導体記憶装置。
6. 前記不純物拡散層と前記埋め込み絶縁膜との間で且つ互いに対向する前記側 壁絶縁膜同士の間に金属膜が設けられていることを特徴とする請求項 5に記載の半 導体記憶装置。
7. 前記不純物拡散層は、中央部に形成された高濃度不純物拡散層と前記高濃度 不純物拡散層の両側に形成された低濃度不純物拡散層とを有することを特徴とする 請求項 2又は 4に記載の半導体記憶装置。
8. 前記第 2の導電膜の表面部にはシリサイド層が形成されていることを特徴とする 請求項 2又は 4に記載の半導体記憶装置。
9. 前記埋め込み絶縁膜の側面に形成された側壁絶縁膜を備えていることを特徴と する請求項 8に記載の半導体記憶装置。
1 0. 前記複数の埋め込み絶縁膜同士の間に埋め込まれた絶縁膜を備えていること を特徴とする請求項 8に記載の半導体記憶装置。
1 1 . 前記第 2の導電膜は金属膜であることを特徴とする請求項 2又は 4に記載の半 導体記憶装置。
1 2. 前記半導体基板の上には、論路回路を構成するトランジスタが設けられており 前記トランジスタのゲート電極は、前記第 1の導電膜と前記第 2の導電膜との積層 構造を有していることを特徴とする請求項 2又は 4に記載の半導体記憶装置。
1 3. 前記第 2の導電膜の表面部にはシリサイド層が形成されていることを特徴とす る請求項 1 2に記載の半導体記憶装置。
1 4. 前記第 2の導電膜は金属膜よりなることを特徴とする請求項 1 2に記載の半導 体記憶装置。
1 5. 前記半導体基板の上には、論路回路を構成するトランジスタが設けられており 前記トランジスタのゲート電極は、前記第 2の導電膜のみからなることを特徴とする 請求項 2又は 4に記載の半導体記憶装置。
1 6. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
前記トラップ膜の上に第 1の導電膜を堆積する工程と、
前記第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニン グする工程と、
前記半導体基板に対して、前記第 1のマスクパターン又はパターニングされた前記 第 1の導電膜をマスクに不純物を注入してビット線となる不純物拡散層を形成するェ 程と、
前記半導体基板上におけるパターニングされた前記第 1の導電膜同士の間に埋め 込み絶縁膜を形成する工程と、
パターニングされた前記第 1の導電膜及び前記埋め込み絶縁膜の上に第 2の導電 膜を堆積する工程と、
前記第 2の導電膜及びパターニングされた前記第 1の導電膜をワード線方向に延び る第 2のマスクパターンを用いてパターニングして、パターニングされた前記第 2の導 電膜及びパターニングされた前記第 1の導電膜よりなるメモリ素子のゲート電極を形 成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
1 7. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
前記卜ラップ膜の上に第 1の導電膜を堆積する工程と、
前記第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニン グする工程と、
パターニングされた前記第 1の導電膜の側面に第 1の側壁絶縁膜を形成する工程
前記半導体基板に対して、パターニングされた前記第 1の導電膜及び前記第 1の側 壁絶縁膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と 前記半導体基板に熱処理を施して、前記不純物拡散層をパターニングされた前記 第 1の導電膜とオーバーラップさせる工程と、
前記半導体基板上における互いに対向する前記第 1の側壁絶縁膜同士の間に埋 め込み絶縁膜を形成する工程と、
パターニングされた前記第 1の導電膜及び前記埋め込み絶縁膜の上に第 2の導電 膜を堆積する工程と、
前記第 2の導電膜及びパターニングされた前記第 1の導電膜をワード線方向に延び る第 2のマスクパターンを用いてパターニングして、パターニングされた前記第 2の導 電膜及びパターニングされた前記第 1の導電膜よりなるメモリ素子のゲート電極を形 成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
1 8. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
前記トラップ膜の上に第 1の導電膜を堆積する工程と、
前記第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニン グする工程と、
前記半導体基板に対して、パターニングされた前記第 1の導電膜をマスクに不純物 を注入して低濃度不純物拡散層を形成する工程と、
パターニングされた前記第 1の導電膜の側面に第 1の側壁絶縁膜を形成する工程 前記半導体基板に対して、パターニングされた前記第 1の導電膜及び前記第 1の側 壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する 工程と、
前記半導体基板上における互いに対向する前記第 1の側壁絶縁膜同士の間に埋 め込み絶縁膜を形成する工程と、
パターニングされた前記第 1の導電膜及び前記埋め込み絶縁膜の上に第 2の導電 膜を堆積する工程と、
前記第 2の導電膜及びパターニングされた前記第 1の導電膜をワード線方向に延び る第 2のマスクパターンを用いてパターニングして、パターニングされた前記第 2の導 電膜及びパターニングされた前記第 1の導電膜よりなるメモリ素子のゲート電極を形 成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
1 9. 前記埋め込み絶縁膜を形成する工程は、前記半導体基板の上に金属膜を介 して前記埋め込み絶縁膜を形成する工程を含むことを特徴とする請求項 1 7又は 1 8 に記載の半導体記憶装置の製造方法。
20. 前記不純物拡散層を形成する工程は、前記半導体基板に対して前記卜ラップ 膜を介して前記不純物を注入する工程を含むことを特徴とする請求項 1 6又は 1 7に記 載の半導体記憶装置の製造方法。
2 1 . 前記第 1の導電膜をパターニングする工程と前記不純物拡散層を形成するェ 程との間に、前記第 1のマスクパターン又はパターニングされた前記第 1の導電膜を マスクにして前記トラップ膜をパターニングする工程を備え、
前記不純物拡散層を形成する工程は、前記半導体基板に対して前記卜ラップ膜を 介することなく前記不純物を注入する工程を含むことを特徴とする請求項 1 6又は 1 7 に記載の半導体記憶装置の製造方法。
22. 前記低濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記ト ラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項 1 8に記載 の半導体記憶装置の製造方法。
23. 前記低濃度不純物拡散層を形成する工程は、前記トラップ膜におけるパター二 ングされた前記第 1の導電膜から露出している領域のうちの少なくとも一部分を除去し てから前記半導体基板に対して前記不純物を注入する工程を含むことを特徴とする請 求項 1 8に記載の半導体記憶装置の製造方法。
24. 前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記ト ラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項 22に記載 の半導体記憶装置の製造方法。
25. 前記低濃度不純物拡散層を形成する工程と前記高濃度不純物拡散層を形成 する工程との間に、前記第 1のマスクパターン又はパターニングされた前記第 1の第 1 の導電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラッ プ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項 22に 記載の半導体記憶装置の製造方法。
26. 前記第 1の導電膜をパターニングする工程と前記低濃度不純物拡散層を形成 する工程との間に、前記第 1のマスクパターン又はパターニングされた前記第 1の導 電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
前記低濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラッ プ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項 1 8に 記載の半導体記憶装置の製造方法。
27. 前記ゲート電極を形成する工程は、パターニングされた前記第 2の導電膜の表 面部にシリサイド層を形成する工程を含むことを特徴とする請求項 1 6、 1 7又は 1 8に 記載の半導体記憶装置の製造方法。
28. 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜の側面に第 2の側壁 絶縁膜を形成した後に、パターニングされた前記第 2の導電膜の表面部にシリサイド 層を形成する工程を含むことを特徴とする請求項 1 6、 1 7又は 1 8に記載の半導体記 憶装置の製造方法。
29. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するト ランジスタを有し、
前記埋め込み絶縁膜の側面に前記第 2の側壁絶縁膜を形成する工程は、前記論 理回路を構成するトランジスタのゲート電極の側面に前記第 2の側壁絶縁膜を形成す る工程を含むことを特徴とする請求項 28に記載の半導体記憶装置の製造方法。
30. 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜同士の間に絶縁膜を 埋め込んだ後に、パターニングされた前記第 2の導電膜の表面部にシリサイド層を形 成する工程を含むことを特徴とする請求項 1 6、 1 7又は 1 8に記載の半導体記憶装置 の製造方法。
3 1 . 前記第 2の導電膜は金属膜であることを特徴とする請求項 1 7又は 1 8に記載 の半導体記憶装置の製造方法。
32. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するト ランジスタを有し、
前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第 1 の導電膜とパターニングされた前記金属膜との積層構造を有することを特徴とする請 求項 3 1に記載の半導体記憶装置の製造方法。
33. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するト ランジスタを有し、
前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第 2 の導電膜のみからなることを特徴とする請求項 1 6、 1 7又は 1 8に記載の半導体記憶 装置の製造方法。
34. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するト ランジスタを有し、
前記ゲート電極を形成する工程は、前記半導体基板上の論理回路形成領域におい て、前記第 2の導電膜及びパターニングされた前記第 1の導電膜をパターニングする ことによ ^パターニングされた前記第 2の導電膜及びパターニングされた前記第 1の 導電膜よりなる、前記論理回路を構成するトランジスタのゲート電極を形成する工程を 含むことを特徴とする請求項 1 6、 1 7又は 1 8に記載の半導体記憶装置の製造方法。
35. 半導体基板上のメモリ素子形成領域にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に第 1の導電膜を堆積する工程と、
前記第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニン グする工程と、
前記半導体基板に対して、前記第 1のマスクパターン又はパターニングされた前記 第 1の導電膜をマスクに不純物を注入してビット線となる不純物拡散層を形成するェ 程と、
前記半導体基板の上におけるパターニングされた前記第 1の導電膜同士の間に埋 め込み絶縁膜を形成する工程と、
パターニングされた前記第 1の導電膜及び前記埋め込み絶縁膜の上に電極間絶縁 膜を堆積する工程と、
前記電極間絶縁膜の上に第 2の導電膜を堆積する工程と、
前記第 2の導電膜、前記電極間絶縁膜及びパターニングされた前記第 1の導電膜 をワード線方向に延びる第 2のマスクパターンを用いてパターニングして、パターニン グされた前記第 2の導電膜よりなるメモリ素子のゲート電極、及びパターニングされた 前記第 1の導電膜よりなる浮遊電極を形成する工程とを備えていることを特徴とする 半導体記憶装置の製造方法。
36. 半導体基板上のメモリ素子形成領域にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に第 1の導電膜を堆積する工程と、
前記第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニン グする工程と、 パターニングされた前記第 1の導電膜の側面に第 1の側壁絶縁膜を形成する工程
前記半導体基板に対して、パターニングされた前記第 1の導電膜及び前記第 1の側 壁絶縁膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と 前記半導体基板に熱処理を施して、前記不純物拡散層をパターニングされた前記 第 1の導電膜とオーバーラップさせる工程と、
前記半導体基板上における互いに対向する前記第 1の側壁絶縁膜同士の間に埋 め込み絶縁膜を形成する工程と、
パターニングされた前記第 1の導電膜及び前記埋め込み絶縁膜の上に電極間絶縁 膜を堆積する工程と、
前記電極間絶縁膜の上に第 2の導電膜を堆積する工程と、
前記第 2の導電膜、前記電極間絶縁膜及びパターニングされた前記第 1の導電膜 をワード線方向に延びる第 2のマスクパターンを用いてパターニングして、パターニン グされた前記第 2の導電膜よりなるメモリ素子のゲート電極、及びパターニングされた 前記第 1の導電膜よりなる浮遊電極を形成する工程とを備えていることを特徴とする 半導体記憶装置の製造方法。
37. 半導体基板上のメモリ素子形成領域にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に第 1の導電膜を堆積する工程と、
前記第 1の導電膜をビット線方向に延びる第 1のマスクパターンを用いてパターニン グする工程と、
前記半導体基板に対して、パターニングされた前記第 1の導電膜をマスクに不純物 を注入して低濃度不純物拡散層を形成する工程と、
パターニングされた前記第 1の導電膜の側面に第 1の側壁絶縁膜を形成する工程 前記半導体基板に対して、パターニングされた前記第 1の導電膜及び前記第 1の側 壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する 工程と、
前記半導体基板上における互いに対向する前記第 1の側壁絶縁膜同士の間に埋 め込み絶縁膜を形成する工程と、
パターニングされた前記第 1の導電膜及び前記埋め込み絶縁膜の上に電極間絶縁 膜を堆積する工程と、
前記電極間絶縁膜の上に第 2の導電膜を堆積する工程と、
前記第 2の導電膜、前記電極間絶縁膜及びパターニングされた前記第 1の導電膜 をワード線方向に延びる第 2のマスクパターンを用いてパターニングして、パターニン グされた前記第 2の導電膜よりなるメモリ素子のゲート電極、及びパターニングされた 前記第 1の導電膜よりなる浮遊電極を形成する工程とを備えていることを特徴とする 半導体記憶装置の製造方法。
38. 前記埋め込み絶縁膜を形成する工程は、前記半導体基板の上に金属膜を介 して前記埋め込み絶縁膜を形成する工程を含むことを特徴とする請求項 35又は 36 に記載の半導体記憶装置の製造方法。
39. 前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トンネル 絶縁膜を介して前記不純物を注入する工程を含むことを特徴とする請求項 35又は 36 に記載の半導体記憶装置の製造方法。
40. 前記第 1の導電膜をパターニングする工程と前記不純物拡散層を形成するェ 程との間に、前記第 1のマスクパターン又はパターニングされた前記第 1の導電膜を マスクにして前記トンネル絶縁膜をパターニングする工程を備え、
前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トンネル絶縁 膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項 35又は 36に記載の半導体記憶装置の製造方法。
41 . 前記低濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記卜 ンネル絶縁膜を介して前記不純物を注入する工程を含むことを特徴とする請求項 37 に記載の半導体記憶装置の製造方法。
42. 前記低濃度不純物拡散層を形成する工程は、前記トンネル絶縁膜におけるパ ターニングされた前記第 1の導電膜から露出している領域のうちの少なくとも一部分を 除去してから前記半導体基板に対して前記不純物を注入する工程を含むことを特徴と する請求項 37に記載の半導体記憶装置の製造方法。
43. 前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記卜 ンネル絶縁膜を介して前記不純物を注入する工程を含むことを特徴とする請求項 41 に記載の半導体記憶装置の製造方法。
44. 前記低濃度不純物拡散層を形成する工程と前記高濃度不純物拡散層を形成 する工程との間に、前記第 1のマスクパターン又はパターニングされた前記第 1の第 1 の導電膜をマスクにして前記トンネル絶縁膜をパターニングする工程を備え、
前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トンネ ル絶縁膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項 41に記載の半導体記憶装置の製造方法。
45. 前記第 1の導電膜をパターニングする工程と前記低濃度不純物拡散層を形成 する工程との間に、前記第 1のマスクパターン又はパターニングされた前記第 1の導 電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
前記低濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラッ プ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項 37に 記載の半導体記憶装置の製造方法。
46. 前記ゲート電極を形成する工程は、パターニングされた前記第 2の導電膜の表 面部にシリサイド層を形成する工程を含むことを特徴とする請求項 35、 36又は 37に 記載の半導体記憶装置の製造方法。
47. 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜の側面に第 2の側壁 絶縁膜を形成した後に、パターニングされた前記第 2の導電膜の表面部にシリサイド 層を形成する工程を含むことを特徴とする請求項 35、 36又は 37に記載の半導体記 憶装置の製造方法。
48. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するト ランジスタを有し、
前記埋め込み絶縁膜の側面に前記第 2の側壁絶縁膜を形成する工程は、前記論 理回路を構成するトランジスタのゲート電極の側面に前記第 2の側壁絶縁膜を形成す る工程を含むことを特徴とする請求項 47に記載の半導体記憶装置の製造方法。
49. 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜同士の間に絶縁膜を 埋め込んだ後に、パターニングされた前記第 2の導電膜の表面部にシリサイド層を形 成する工程を含むことを特徴とする請求項 35、 36又は 37に記載の半導体記憶装置 の製造方法。
50. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するト ランジスタを有し、
前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第 2 の導電膜のみからなることを特徴とする請求項 35、 36又は 37に記載の半導体記憶 装置の製造方法。
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