JP2006507682A - 横方向ドープチャネルの製造方法 - Google Patents

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Abstract

横方向ドープチャネル、特に半導体メモリセルのＭＯＳＦＥＴにおける横方向ドープチャネルである。第１ドーピング材（２１０）が、ゲート構造に隣接する領域（２２０）に対して実質的に垂直にインプラントされる。拡散プロセスによって、第１ドーピング材がゲート構造下方のチャネル領域に拡散させる。第２ドーピング材（２４０）がゲート構造に隣接する領域（２２０）に実質的に垂直にインプラントされる。この第２インプラントによって、ソース／ドレイン領域（２５０）が形成され、チャネル領域の終端が形成され得る。このチャネル領域は、従って、横方向に不均一なドーピングプロファイルを有し、このドーピングプロファイルにより、短チャネル効果が抑えられるという利点が得られ、かつ、チャネル長の製造プロセス変動の補償として非常に有利なものとなる。

Description

本発明の一形態は、サブミクロンレベルの金属酸化膜半導体の設計及び製造に関する。更に具体的には、本発明の一形態は、短チャネル効果を向上するための横方向ドープチャネル（lateral doped channel）に関する。
フラッシュメモリは多くの望ましい特徴を持つ半導体コンピュータメモリの一種である。読み出し専用メモリ（ＲＯＭ）のように、フラッシュメモリは不揮発性のメモリであり、これは、メモリのコンテンツが安定しており、電力を加えることなくコンテンツが保持されることを意味する。
フラッシュメモリデバイスは、電子デバイスマーケットにおいて、幅広い商業的成功を収めている。ＲＯＭに対して、フラッシュメモリの大きな利点は、フラッシュのメモリコンテンツがデバイスの製造後に変更できる点である。フラッシュメモリは、デスクトップコンピュータ、携帯電話、ハンドヘルドコンピュータなどの、様々なコンピュータに広く受け入れられている。フラッシュメモリはまた、デジタルカメラや“ＭＰ３”プレイヤーなどの携帯デジタルミュージックプレイヤーにも幅広く使用される。
フラッシュベースのストレージデバイスは、ビデオカメラなどのようなダイレクトフラッシュストレージ用途だけでなく、ハードドライブとしても公知の回転磁気ディスクに、多くのアプリケーションにおいて取って代わっている。ハードドライブと比較して、フラッシュは非常に丈夫で、静か、低電力であり、かつ、ある程度の密度を有することから 、そのようなフラッシュベースのデバイスが、同等のハードドライブよりも小型でありうる。
図１Ａに、従来技術において公知のモリセル１０を示す。領域１４はメモリセル１０に対するドレイン及び／又はソース領域である。それらの領域は、ソース及び／あるいはドレインとして交互に使用されうる。制御ゲート１６はメモリセル１０の動作を制御するために使用される。チャネル領域１７はソース／ドレイン領域１４間に形成される。加工寸法１８は、特定の半導体プロセスにより生成されうる最小加工の公称寸法である。このタイプのメモリセルでは、ゲート１６の幅と、チャネル１７の長さは、一般に、加工寸法に略相当する。
メモリセル１０は、２つの一般型の非揮発性メモリである、“浮遊ゲート”セル、あるいは窒化物読取専用メモリ（ＮＲＯＭ：nitride read only memory）セル、の一方でありうる。浮遊ゲートセルでは、ゲートスタック層１２Ｂは一般に導電性のポリシリコンである。層１２Ａ及び１２Ｃは、通常、浮遊ゲートと呼ばれる、ゲート層１２Ｂを絶縁する、すなわち“浮遊する”絶縁材料である。浮遊ゲートＢは、メモリセル１０のストレージエレメントである。
シリコン窒化物ベースのフラッシュメモリは、その浮遊ゲート及びトンネリング酸化物ベースのものに比較して、種々の利点を有する。シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ：Silicon Oxide Nitride Oxide Silicon）は、使用可能なユニットあたりのセル数という意味において非常に密度の高いものとなり得、浮遊ゲートメモリに比較して必要なプロセスステップ数が少なくなっている。更に、一般のＳＲＡＭプロセステクノロジーと容易に一体化できる。ＳＯＮＯＳの更なる利点としては、大きな温度変化及び放射線硬化を必要とする用途に適していることが挙げられる。ＳＯＮＯＳスタックは、ゲート誘電スタックであり、単層のポリシリコン、３層スタックＯＮＯ（酸素−窒素−酸素）ゲート誘電層及びＭＯＳチャネル１７から構成される。ＯＮＯ構造は、トンネル酸化物１２Ａ、窒化物メモリストレージ層１２Ｂ及びブロッキング酸化物層１２Ｃから構成することもできる。
一般にフラッシュメモリデバイスは、セル１０などの、行−列配列された多くの個別セルのアレイとして構成される。一般に、図１の制御ゲート１６などの、各行のセルの制御ゲートは、一連のワード線に接続されており、これにより、対応するワード線を選択することによりアクセスされうる、個々のセルの行が形成される。同様に、領域１４などの、各列のセルのソース及び／あるいはドレインは、一連のビット線に接続されており、これにより対応するビット線を選択することによりアクセスされうる、個々のセルの列が形成される。
メモリデバイスの製造業者は、常に、最低限のコストで最大容量のメモリを提供することを目標としている。近年、アドバンストマイクロデバイス社（ＡＭＤ社、カリフォルニア州）は、窒化物層１２Ｂ内で物理的に分割されたメモリセル１０ごとに複数ビットを記録する、MIRROR BITＴＭ窒化物ベースフラッシュＲＯＭを導入している。このようにセル毎に複数ビットを記録することで、メモリデバイスの記録密度が向上し、これによりストレージのビットあたりのコストが小さくなる。
メモリセル１０の「左」部に記録されたビットを読出すためには、ワード線に約４．５Ｖの読出し電圧をかけるとともに、ビット線を接地する。ノード１４Ａ（領域１４の“左”）はセルに対するソースとして機能し、ドレインとして動作するノード１４Ｂから電流がノード１４Ａに、接地されたビットラインを通じて流れる。ビットラインに接続された検出ロジックは、（浮遊ゲート層１２Ｂに格納された電荷量により影響を受ける）電流の大きさを解釈して、ビットがセル１０の「左」側に格納されているかどうかを判断することができる。
メモリセル１０の「右」部に記録されたビットを読出すためには、ワード線に約４．５Ｖの読出し電圧をかけるとともに、ビット線を接地する。ノード１４Ｂ（領域１４の“右”）はセルに対するソースとして機能し、ドレインとして動作するノード１４Ａから電流がノード１４Ｂに、接地されたビットラインを通じて流れる。ビットラインに接続された検出ロジックは、（浮遊ゲート層１２Ｂに格納された電荷量により影響を受ける）電流の大きさを解釈して、ビットがセル１０の「右」側に格納されているかどうかを判断することができる。
メモリセル１０の「左」部にビットを書き込む（あるいはプログラムする）ときは、ワード線に約９．５Vのプログラミング電圧をかけ、ビットラインは接地されてソースとして動作する。電流はワード線からノード１４Ａを通じてビット線へ供給される 。電流は、ノード１４Ａに物理的に近接したＳＯＮＯＳスタックの窒化物層に、電荷のホットキャリア注入をもたらす。
メモリの製造コストを小さくするためのその他の主な手法としては、現在工業的に行われている、半導体のフィーチャサイズの縮小が挙げられる。信号線やトランジスタ等のフィーチャのサイズをより小さくすることで、与えられたダイ領域に配置可能なメモリデバイス数をより増加させることができ、その結果、製造コストを小さくすることができる。
しかし、フィーチャサイズ１８が小さくなるにつれて、例えば０．３ミクロン以下になると、チャネル長もまた短くなる。チャネル長が短くなるにつれて、閾値電圧も小さくなっていき、リーク電流が増大してくる。これらの硬化は、半導体分野において「短チャネル効果」として知られている。リーク電流の増加は、特にフラッシュメモリにおいては、電力供給がなくても情報を維持できるのでフラッシュメモリが例えば携帯電話等の特に低電力用途において広く受入れられていることから、厄介なものである。リーク電流の増加は、フラッシュデバイス及びフラッシュデバイスを利用した製品の総消費電力に対してかなりの悪影響を与えるおそれがある。従って、短チャネル効果を抑制するために多くの研究及び開発がなされている。
短チャネル効果を抑制するための従来の手法としては、不均一な横方向（図１における水平方向、あるいはラテラル方向）のドーピングプロファイルを作成することが挙げられる。ドーピングプロファイル２０には、このような不均一な横方向ドーピングプロファイルが示される。ソース／ドレイン領域１４近傍のチャネル領域１７の部分においてはドーピング材の濃度は高く、例えば約１×１０１７〜５×１０１８atoms/cm-3である。チャネル領域１７の“中間部”においては、ドーピング材の濃度は、加工されていない（non-engineered）チャネルのドーピング濃度よりも低くなっている。横方向に不均一なチャネルは、製造プロセス変動によるチャネル長の変動を補償するには特に有効である。チャネル長が長くなると、ドーピング濃度が低い“中間”チャネルの長さが増し、これにより、閾値電圧が一定に保たれる傾向が得られる。同様に、チャネル長が短くなると、“中間”チャネルが短くなり、ドーピング濃度が高い領域の影響が増加して、これにより、また、閾値電圧が一定となる傾向が得られる。
ＭＯＳデバイスにこのように不均一な横方向チャネルを製造する、従来の主な方法としては、傾斜インプラント（tilt angle implantation）が挙げられる。通常はパーティクル種（原子、分子又は原子クラスタ）を含む、焦点のあったイオンビーム２５は、半導体材料にビームが当てられる。パーティクルをゲートスタック、例えば層１２Ａ、１２Ｂ、１２Ｃ及び１６、の下にインプラントするために、ビームがウェハの垂線に対して角度θで傾けられる。ドーピングは、幾つかの複数の角度によりなされる。種々の既知のプロセス変数、例えばドーパント種、ビームエネルギー、角度及び時間を制御することで、所望のドーピングプロファイルがチャネル領域１７において得られる。
バルクメモリ集積回路には、多数のメモリセル１０が含まれ、これらのメモリセル１０は、記録密度を向上してコストを低くするためにできる限り密に配置される。図１Ｂには、大きなメモリアレイの部分としてのメモリセルの３つの例が示される。上述のようにフィーチャサイズ１８がゲート幅とチャネル幅に対応していることに加えて、フィーチャサイズ１８は、更に、公称値としては、大きなアレイ内のメモリセルにおける個々のメモリセルセパレーションに対応する。更に、メモリセル１０のゲート構造は、三次元的に広がっている、つまり、図面に垂直な方向にも広がっている。
残念なことに、フィーチャサイズ１８が小さくなるにつれて、例えば０．２ミクロン以下になるにつれて、ターゲットに隣接する構造、例えば隣接するメモリセルのゲートスタックによるビームの干渉／妨害により、傾斜角θ２６は制限されていく。従って、不均一な横方向チャネルによる利点を得るには、このようなチャネルを形成するための新たな技術を構築する必要がある。
一方、半導体製造承知は非常に高価である。基本的な半導体製造プロセス、例えばインプラント及び拡散は、通常、長時間を要し、品質テストもまた必要となる。短チャネル効果に対するソリューションは、いずれも、既存の半導体プロセス及び装置とコンパチブルで、かつ、既に十分に確立されたツール及び技術を改良する必要がないものとする必要がある。
従って、メモリセルの高密度アレイにおける短チャネル効果を抑制することが求められている。更に、短チャネル効果を最小化するための従来のアプローチとコンパチブルで相補的な短チャネル効果の抑制手法が求められている。更に、上述したニーズを既存の半導体プロセス及び装置において、十分に確立されたツールや技術を改良することなく満たすことが求められている。
本発明の一形態においては、メモリセルの高密度アレイにおける短チャネル効果を抑制するための手段が提供される。本発明の更なる形態によれば、短チャネル効果を最小化するための既存のアプローチとコンパチブルで相補的な手法で短チャネル効果が抑制される。本発明の更に他の形態によれば、上述したソリューションを既存の半導体プロセス及び装置で、十分に確立されたツール及び技術を改良することなく提供することができる。
横方向ドープチャネルが開示される。第１ドーピング材が、ゲート構造に隣接する領域に対して実質的に垂直にインプラントされる。拡散プロセスによって、第１ドーピング材がゲート構造下方のチャネル領域に拡散させる。第２ドーピング材がゲート構造に隣接する領域に対して実質的に垂直にインプラントされる。この第２インプラントによって、ソース／ドレイン領域が形成され、チャネル領域の終端が形成され得る。このチャネル領域は、従って、横方向に不均一なドーピングプロファイルを有し、このドーピングプロファイルにより、短チャネル効果が抑えられるという利点が得られ、かつ、チャネル長の製造プロセス変動の補償として非常に有利なものとなる。
以下の本発明、横方向ドープチャネルの詳細な説明において、本発明の理解のために種々の詳細が記載される。しかし、当業者であれば、本発明は、これらの特定の詳細に束縛されることなく、あるいはこれらの等価物を用いることで実施することも可能であることが理解されよう。また、公知の方法、処理、コンポーネント、及び回路に関しては、本発明を不明瞭としないために、詳細には説明していない。
横方向ドープチャネル
以下、本発明の実施形態を、フラッシュメモリデバイスの設計及び動作に関して説明する。しかしながら、本発明の実施形態は、他の電気回路の設計やオペレーションにおいても適用され得る。
図２Ａ〜図２Ｃには、本発明の一実施形態に係る横方向ドープチャネルの製造方法が示される。図２Ａは、一部が図示されたメモリアレイの一部としてのメモリセル１０の３つの例が示される。セル１０同士の間隔（通常は図１Ａ及び図２Ｄに示されるようにプロセスフィーチャーサイズ１８にほぼ対応する）は、ゲート構造の高さに関連して、従来の横方向ドープチャネルの製造方法、例えば傾斜インプラント、では不可能、あるいは商業的には成立しないものとなっている。
第１ドーピング材２１０、例えばボロン、が制御ゲート１６を含んだゲート構造に隣接する領域に実質的に垂直にインプラントされ、層１２Ａ、層１２Ｃ及びストレージエレメント（層）１２Ｂをそれぞれ絶縁させる。高濃度ドーピング領域２２０は、ゲート構造に隣接する領域に形成される。領域２２０は、例えば、Ｐ型チャージキャリアを高濃度で含むようにしてもよい。
その後に、拡散がなされ、例えば本実施形態では、半導体ウェハのベーキングを約８００〜９００℃で約１５分行うことで拡散がなされる。図２Ｂは、拡散された第１ドーピング材領域２３０を示す。なお、ドーピング材は、ゲート構造の下部に拡散する。例えば、ゲート構造下方の領域２３０の一部では、Ｐ型ドーパント濃度が上昇している。好ましくは、公知のプロセス変数、例えば温度、圧力、及び時間を、この拡散によってドーピング材がゲート構造下部において有益となる距離にまで拡散されるようにコントロールする。通常、拡散には、ゲート構造の直接下方のこの領域の中間部には、拡散プロセスにおいてドーピング材が全くあるいはほぼ届かないように制限がかけられる。
図２Ｃにおいて、本実施形態では、第２ドーピング材２４０、例えば砒素、がゲート構造に隣接する領域に実質的に垂直にインプラントされる。このインプラントによって、第２ドーピング材を高濃度で含む領域２５０が形成される。領域２５０は、例えば、高濃度のＮ型チャージキャリアを含むようにしてもよい。インプラントが実質的に垂直に行われることから、領域２３０のゲート構造の下部に形成された部分は、実質的にこのインプラントの影響を受けることはなく、インプラント前の特性が維持される。好ましくは、公知のプロセス変数、例えばビームエネルギー及びドーピング濃度は、領域２５０のチャージキャリア特性が実質的に第２のドーピング材２４０によって支配されるように、制御される。例えば、第１ドーピング材２１０がＰ型材料で、第２ドーピング材２４０がＮ型材料である場合、第２ドーピングの後では、ドーピングされた領域は、Ｎ型特性を有さなければならない。
図２Ｄに、本実施形態に係る横方向ドープチャネルを示す。ソース／ドレイン領域１４が、第２ドーピング材のインプラントによって、部分的に形成される。ソース／ドレイン領域１４は、主としてＮ型領域とすることができる。チャネル領域１７は、領域２３０のここに説明した処理による影響を実質的に受けない中間部を含むだけでなく、領域２３０におけるゲート構造のエッジの突出部付近の一部をも含む。チャネル領域１７は、主としてＰ型領域とすることができる。図２Ｄのドーピングプロファイル２６０は、チャネル領域１７におけるチャネル長に対するドーピング濃度を例示的に示す。
結果として、本実施形態によれば、メモリセル１０が横方向に不均一なドープチャネルを含むという利点がえられる。このようなチャネルは、微細プロセスにおける半導体に共通する短チャネル効果を克服するうえで有利である。横方向に不均一なチャネルは、製造プロセス変動によるチャネル長の変動を補償するために特に有利である。チャネル長が長くなると、ドーピング濃度が低い“中間”チャネルの長さが増し、これにより、閾値電圧が一定に保たれる傾向が得られる。同様に、チャネル長が短くなると、“中間”チャネルが短くなり、ドーピング濃度が高い領域の影響が増加して、これにより、また、閾値電圧が一定となる傾向が得られる。
更に、本発明の実施形態によれば、自己整合（self-aligned）型とする、例えばゲート構造をシャドウマスクとすることもできる。その結果、本発明の実施形態は、従来の技術、例えば傾斜インプラント、が適用できない状況においても有用である。
また、ここではＮＭＯＳデバイスが示されているが、本発明の実施形態は、ＰＭＯＳデバイスにも適用可能である。ＰＭＯＳデバイスにおける材料の選択、例えばドーパントに関しては、当業者には公知の事項である。
図３は、本発明の実施形態に係る横方向ドープチャネルの製造方法におけるプロセス３００を示す。
ステップ３１０において、第１ドーピング材、例えば硼素、がゲート構造に隣接する領域に実質的に垂直にインプラントされる。このゲート構造は、例えば、図１Ａにおける制御ゲート１６，絶縁層１２Ａ、１２Ｃ及びストレージエレメント（層）１２Ｂを含む。ドーピングの結果、ゲート構造に隣接する領域に、ドーピング濃度が高い領域が形成される。この領域は、例えば、Ｐ型チャージキャリアの高濃度領域とすることができる。
ステップ３２０において、本実施形態では、拡散オペレーションが、例えば半導体ウェハを約８００〜９５０℃で約１５分間ベーキングすることでなされる。ドーピング材は、ゲート構造の下方にまで拡散する。例えば、ゲート構造の下方の領域の一部では、Ｐ型キャリアの濃度が増加する。好ましくは、公知のプロセス変数、例えば、温度、圧力及び時間は、拡散によってドーピング材がゲート構造の下方に有益な距離にまで拡散するようコントロールされる。通常、拡散は、ゲート構造の直接下方の中間部には、拡散プロセスにおいてドーピング材が全くあるいはほぼ届かないように制限される。
ステップ３３０において、本実施形態では、第２ドーピング材、例えば砒素、がゲート構造に隣接する領域に実質的に垂直にインプラントされる。このインプラントによって、ゲート構造に隣接して第２ドーピング材を高濃度で含む、ドーピング材を含む領域が形成される。この領域は、例えば、高濃度のＮ型チャージキャリアを含むようにすることができる。インプラントが実質的に垂直に行われることから、ゲート構造の下方に形成された拡散領域の一部が実質的にこのインプラントによる影響を受けず、そのインプラント前の特性、例えばＰ型特性が維持される。好ましくは、公知のプロセスパラメータ、例えばビームエネルギー及びドーピング濃度、は、ゲート構造に隣接する領域におけるチャージキャリア特性が実質的に第２ドーピング材によって支配されるように制御される。例えば、第１ドーピング材がＰ型材料で、第２ドーピング材がＮ型材料である場合、第２ドーピング後のドープされた領域は、Ｎ型特性を有さなければならない。
図４Ａ〜図４Ｃには、本実施形態に係る横方向ドープチャネルの製造方法が示される。図４Ａは、その一部が図示されたメモリアレイの一部としてのメモリセル１０の３つの例を示す。セル１０同士の間隔（通常は図１Ａに示されるようにプロセスフィーチャサイズにほぼ対応する）は、ゲート構造の高さに関連して、従来の横方向ドープチャネルの製造方法、例えば傾斜インプラントにおいては不可能あるいは商業的には成立しないものとなっている。
第１ドーピング材５１０、例えば硼素は、制御ゲート１６、絶縁層１２Ａ、１２Ｃ及びストレージエレメント（層）１２Ｂを含んだゲート構造に隣接した領域に実質的に垂直にインプラントされる。高濃度ドーピング領域５２０は、ゲート構造に隣接する領域に形成される。領域５２０は、例えば、Ｐ型チャージキャリアを高濃度で含む領域であってもよい。
その後、本実施形態においては、図４Ｂに示されるように、スペーサ５２５がゲート構造の壁に沿って構築される。例えば、窒化物又は酸化物の層がデポジットされ、その一部がエッチングにより除去されてスペーサ５２５が形成される。
図４Ｃにおいては、本発明に係るゲート構造に隣接した領域に実質的に垂直に、第２のドーピング材５４０、例えば砒素、が、インプラントされている。スペーサ５２５は、シャドウマスクとして作用し、ドーピング材５４０がスペーサ５２５の下方にインプラントされることを実質的に防ぐようになっている。このインプラントによって、第２ドーピング材を高濃度で含む領域５５０が形成される。領域５５０は、例えば、Ｎ型チャージキャリアを高濃度で含む領域とすることができる。インプラントが実質的に垂直に行われることから、領域５２０のスペーサ５４０の下方に形成された一部は、実質的にこのインプラントによる影響を受けず、インプラント前の特性が維持される。好ましくは、公知のプロセス変数、例えばビームエネルギー及びドーピング濃度を、領域５５０のチャージキャリア特性が実質的に第２のドーピング材５４０によって支配されるように制御する。例えば、第１ドーピング材５１０がＰ型材料で、第２のドーピング材５４０がＮ型材料であった場合、第２のドーピング後には、ドーピングされた領域は、Ｎ型特性を有さなければならない。
図４Ｄに、本発明に係る横方向ドープチャネルを示す。ソース／ドレイン領域５１４が、第２ドーピング材のインプラントによって、部分的に形成される。ソース／ドレイン領域５１４は、主としてＮ型領域とすることができる。チャネル領域５１７は、領域５２０の、ここに説明した処理による影響を実質的に受けない中間部を含むだけでなく、領域５２０の実質的にスペーサ５２５の下方の部分及びゲート構造のエッジの突出部付近の部分をも含む。チャネル領域５１７は、主としてＰ型領域とすることができる。図４Ｄのドーピングプロファイル５６０は、チャネル領域５１７におけるチャネル長に対するドーピング濃度を例示的に示す。
結果として、本実施形態によれば、メモリセル１０が横方向に不均一なドープチャネルを含むという利点が得られる。このようなチャネルは、微細プロセスにおける半導体に共通する短チャネル効果を克服するうえで有利である。横方向に不均一なチャネルは、製造プロセス変動によるチャネル長の変動を補償するために特に有利である。チャネル長が長くなると、ドーピング濃度が低い“中間”チャネルの長さが増し、これにより、閾値電圧が一定に保たれる傾向が得られる。同様に、チャネル長が短くなると、“中間”チャネルが短くなり、ドーピング濃度が高い領域の影響が増加して、これにより、また、閾値電圧が一定となる傾向が得られる。
更に、本発明の実施形態によれば、自己整合（self-aligned）型とする、例えばゲート及びスペーサ５２５をシャドウマスクとすることもできる。その結果、本発明の実施形態は、従来の技術、例えば傾斜インプラント、が適用できない状況においても有用である。
本実施形態においては、チャネル領域５１７は、公称最小フィーチャサイズ１８よりも長くすることもできる。チャネル領域５１７の長さは、ゲート構造の幅から、ほぼスペーサ５２５の二つの側面における“幅”によって、増加させることもできる。このようにチャネル長が増加することで、チャネル長が短くなることで生じる短チャネル効果が抑制されるという利点が得られる。
また、ここではＮＭＯＳデバイスが示されているが、本発明の実施形態は、ＰＭＯＳデバイスにも適用可能である。ＰＭＯＳデバイスにおける材料の選択、例えばドーパントに関しては、当業者には公知の事項である。
図５は、本発明の実施形態に係る横方向ドープチャネルの製造方法におけるプロセス６００を示す。
ステップ６１０において、第１ドーピング材、例えば硼素、がゲート構造に隣接する領域に実質的に垂直にインプラントされる。このゲート構造は、例えば、図１Ａにおける制御ゲート１６，絶縁層１２Ａ、１２Ｃ及びストレージエレメント（層）１２Ｂを含む。ドーピングの結果、ゲート構造に隣接する領域に、ドーピング濃度が高い領域が形成される。この領域は、例えば、Ｐ型チャージキャリアの高濃度領域とすることができる。
ステップ６２０において、ゲート構造に隣接してスペーサが形成される。このスペーサ、例えば図４Ｂのスペーサ５２５は、選択的にエッチング除去される窒化物層により形成することもできる。
ステップ６３０において、本実施形態では、第２ドーピング材、例えば砒素がゲート構造に隣接する領域に実質的に垂直にインプラントされる。ステップ６２０で形成されたスペーサはシャドウマスクとして作用し、スペーサ下方の領域に第２ドーピング材が拡散することを実質的に防ぐ。このインプラントによって、ゲート構造に隣接して第２ドーピング材を高濃度で含む、ドーピング材を含む領域が形成される。この領域は、例えば、高濃度のＮ型チャージキャリアを含むようにすることができる。インプラントが実質的に垂直に行われることから、スペーサの下方にある領域はこのインプラントによる影響を実質的に受けることはなく、そのインプラント前の特性、例えばＰ型特性が維持される。好ましくは、公知のプロセスパラメータ、例えばビームエネルギー及びドーピング濃度、はゲート構造に隣接する領域におけるチャージキャリア特性が実質的に第２ドーピング材によって支配されるように制御される。例えば、第１ドーピング材がＰ型材料で、第２ドーピング材がＮ型材料である場合、第２ドーピング後のドープされた領域は、Ｎ型特性を有さなければならない。
横方向ドープチャネルのこのような新規な設計及び方法によって、フィーチャサイズを小さくし、メモリセル密度を大きくし、製造コストを低くすることが可能となる。これらにより得られる利点から、低消費電力でより安価なメモリデバイスを提供することが可能となり、本実施形態を実施するユーザに対して価格的なメリットをもたらすことができる。
本発明の実施形態は、高密度メモリセルアレイにおける短チャネル効果を抑制する手段を提供する。本発明の更なる実施形態によれば、短チャネル効果を最小化するための既存のアプローチとコンパチブルで相補的な手法で短チャネル効果を抑制することができる。更に、本実施形態によれば、十分に確立されたツールや技術を改良することなく既存の半導体プロセスや装置を用いて上述の課題を達成することができる。
以上、本発明の一実施形態に係る横方向ドープチャネルを開示した。本発明を特定の実施形態により説明したが、本発明は、このような実施形態に束縛されるものではなく、添付のクレームにより解釈されるべきものである。
従来技術において公知のメモリセルの説明図。 メモリアレイの部分としてのメモリセルの３つの例の説明図。 本発明に係る横方向ドープチャネルの製造方法の説明図。 本発明に係る横方向ドープチャネルの製造方法の説明図。 本発明に係る横方向ドープチャネルの製造方法の説明図。 本発明に係るドーピングプロファイル。 本発明の実施形態に係る横方向ドープチャネルの製造方法におけるプロセスの説明図。 本発明の実施形態に係る横方向ドープチャネルの製造方法の説明図。 本発明の実施形態に係る横方向ドープチャネルの製造方法の説明図。 本発明の実施形態に係る横方向ドープチャネルの製造方法の説明図。 本発明の実施形態に係る横方向ドープチャネルの説明図。 本発明の実施形態に係る横方向ドープチャネルの製造方法におけるプロセスの説明図。

Claims (10)

  1. 横方向ドープチャネルの製造方法であって、
    ゲート構造に隣接する領域に実質的に垂直に第１ドーピング材をインプラント（３１０）し、
    前記第１ドーピング材を前記ゲート構造下方のチャネル領域に拡散（３２０）させ、
    ソース／ドレイン領域を形成するように、前記ゲート構造に隣接する領域に実質的に垂直に第２のドーピング材をインプラント（３３０）する、方法。
  2. 前記横方向ドープチャネルは、メモリ半導体セルの一部である、請求項１記載の方法。
  3. 前記メモリ半導体セルは、非揮発性である、請求項２記載の方法。
  4. 前記メモリ半導体セルは、窒化物層（１２Ｃ）をストレージエレメントとして含む、請求項３記載の方法。
  5. 互いに実質的に同様の半導体セルのアレイであって、
    二つ以上の実質的に同様の半導体セル（１０）を有し、各半導体セルは、ゲート構造及びチャネル領域（１７）を備えるものであり、
    前記ゲート構造の高さ寸法は、前記チャネル領域の傾斜インプラントを阻害するものとなっており、
    前記チャネル領域は横方向ドープチャネルを有する、アレイ。
  6. 前記横方向ドープチャネルは、
    ゲート構造に隣接する領域に実質的に垂直に第１ドーピング材をインプラント（３１０）し、
    前記第１ドーピング材を前記ゲート構造下方のチャネル領域に拡散（３２０）させ、
    ソース／ドレイン領域を形成するように、前記ゲート構造に隣接する領域に実質的に垂直に第２のドーピング材をインプラント（３３０）することで形成される、請求項５記載のアレイ。
  7. 前記第１ドーピング材はＰ型ドーピング材である、請求項６記載のアレイ。
  8. 前記第２ドーピング材はＮ型ドーピング材である、請求項６記載のアレイ。
  9. ゲート構造に隣接する領域に実質的に垂直に第１ドーピング材をインプラント（３２０）し、
    前記ゲート構造に隣接するスペーサ（５２５）を形成し、
    前記ゲート構造に隣接領域に実質的に垂直に第２ドーピング材をインプラント（３３０）し、前記スペーサによって、前記第２ドーピング材が前記スペーサの実質的に下方の領域にインプラントされることが実質的に防がれる、横方向ドープチャネルの製造方法。
  10. 前記横方向ドープチャネルは、メモリ半導体セルの一部である、請求項９記載の方法。
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