JPH10125808A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH10125808A JPH10125808A JP27481596A JP27481596A JPH10125808A JP H10125808 A JPH10125808 A JP H10125808A JP 27481596 A JP27481596 A JP 27481596A JP 27481596 A JP27481596 A JP 27481596A JP H10125808 A JPH10125808 A JP H10125808A
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Abstract
(57)【要約】
【課題】 書込効率を低下させることなく書換耐性を向
上させる。 【解決手段】 半導体基板２の主表面２ａには、チャネ
ル形成領域２ｂを規定するように高濃度不純物領域３
ａ，３ｂが形成される。ドレインとなる高濃度不純物領
域３ａ直下には低濃度不純物領域４ａが形成される。チ
ャネル形成領域２ｂ側に位置する高濃度不純物領域３ａ
の側端部は、チャネル形成領域２ｂ側に位置する低濃度
不純物領域４ａの側端部よりもチャネル形成領域２ｂ側
に張り出している。高濃度不純物領域３ａと低濃度不純
物領域４ａとを取囲むようにｐ+ 不純物領域５が形成さ
れている。
上させる。 【解決手段】 半導体基板２の主表面２ａには、チャネ
ル形成領域２ｂを規定するように高濃度不純物領域３
ａ，３ｂが形成される。ドレインとなる高濃度不純物領
域３ａ直下には低濃度不純物領域４ａが形成される。チ
ャネル形成領域２ｂ側に位置する高濃度不純物領域３ａ
の側端部は、チャネル形成領域２ｂ側に位置する低濃度
不純物領域４ａの側端部よりもチャネル形成領域２ｂ側
に張り出している。高濃度不純物領域３ａと低濃度不純
物領域４ａとを取囲むようにｐ+ 不純物領域５が形成さ
れている。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、特に、書換耐性を
向上させることが可能となる、不揮発性半導体記憶装置
におけるメモリトランジスタの構造およびその製造方法
に関するものである。
記憶装置およびその製造方法に関し、特に、書換耐性を
向上させることが可能となる、不揮発性半導体記憶装置
におけるメモリトランジスタの構造およびその製造方法
に関するものである。
【０００２】
【従来の技術】従来から、電気的に書込および消去を行
なうことが可能な不揮発性半導体記憶装置の一例として
フラッシュメモリは広く知られている。図１３は、従来
のフラッシュメモリにおけるメモリトランジスタ１の構
造の一例を示す断面図である。
なうことが可能な不揮発性半導体記憶装置の一例として
フラッシュメモリは広く知られている。図１３は、従来
のフラッシュメモリにおけるメモリトランジスタ１の構
造の一例を示す断面図である。
【０００３】図１３に示されるように、メモリトランジ
スタ１は、ソース（Source）／ドレイン（Drain ）とな
るｎ型の高濃度不純物領域３ａ，３ｂと、フローティン
グゲート７と、コントロールゲート９と、ｐ+ 不純物領
域５とを備える。高濃度不純物領域３ａ，３ｂは、ｐ型
半導体基板２の主表面２ａから半導体基板２内に延在
し、その間にチャネル形成領域２ｂを挟むように間隔を
あけて形成される。ｐ+不純物領域５は、ドレインとな
る高濃度不純物領域３ａを取囲むように主表面２ａから
高濃度不純物領域３ａの直下にまで延在するように形成
されている。
スタ１は、ソース（Source）／ドレイン（Drain ）とな
るｎ型の高濃度不純物領域３ａ，３ｂと、フローティン
グゲート７と、コントロールゲート９と、ｐ+ 不純物領
域５とを備える。高濃度不純物領域３ａ，３ｂは、ｐ型
半導体基板２の主表面２ａから半導体基板２内に延在
し、その間にチャネル形成領域２ｂを挟むように間隔を
あけて形成される。ｐ+不純物領域５は、ドレインとな
る高濃度不純物領域３ａを取囲むように主表面２ａから
高濃度不純物領域３ａの直下にまで延在するように形成
されている。
【０００４】フローティングゲート７は、上記のチャネ
ル形成領域２ｂ上にトンネル絶縁層６を介在して形成さ
れる。コントロールゲート９は、フローティングゲート
７上に層間絶縁層８を介在して形成される。コントロー
ルゲート９とフローティングゲート７の側壁を覆うよう
に側壁絶縁層１０ａ，１０ｂがそれぞれ形成される。
ル形成領域２ｂ上にトンネル絶縁層６を介在して形成さ
れる。コントロールゲート９は、フローティングゲート
７上に層間絶縁層８を介在して形成される。コントロー
ルゲート９とフローティングゲート７の側壁を覆うよう
に側壁絶縁層１０ａ，１０ｂがそれぞれ形成される。
【０００５】次に、上記の構造を有するフラッシュメモ
リにおけるデータの書込原理について説明する。なお、
以下には、ＮＯＲ型フラッシュメモリの場合のデータの
書込原理を説明する。
リにおけるデータの書込原理について説明する。なお、
以下には、ＮＯＲ型フラッシュメモリの場合のデータの
書込原理を説明する。
【０００６】ＮＯＲ型フラッシュメモリでは、一般にチ
ャネルホットエレクトロン（以下単に「ＣＨＥ」と称す
る）によるフローティングゲート７へのデータの書込
（電子の注入）が行なわれる。このＣＨＥによる書込の
原理については、C. Fiegna et. al. “Simple and Eff
icient modeling of EPROM writing”, IEEE Trans. El
ectron Devices, vol. 38, p.603, 1991などに詳しく記
載されている。要約すれば、ドレイン近傍の急峻な電界
で加速されたチャネル電子のうち、酸化膜のバリア高さ
以上に加速された高エネルギ電子をフローティングゲー
トに注入するというものである。
ャネルホットエレクトロン（以下単に「ＣＨＥ」と称す
る）によるフローティングゲート７へのデータの書込
（電子の注入）が行なわれる。このＣＨＥによる書込の
原理については、C. Fiegna et. al. “Simple and Eff
icient modeling of EPROM writing”, IEEE Trans. El
ectron Devices, vol. 38, p.603, 1991などに詳しく記
載されている。要約すれば、ドレイン近傍の急峻な電界
で加速されたチャネル電子のうち、酸化膜のバリア高さ
以上に加速された高エネルギ電子をフローティングゲー
トに注入するというものである。
【０００７】上記のようなＣＨＥによる書込を行なう際
には、ドレイン近傍に急峻な電界勾配を設けるため、ド
レインとなるｎ+ 高濃度不純物領域３ａを取囲むように
ｐ+不純物領域５を設けることが一般的である。このこ
とに関しては、たとえば、K.Yoshikawa et. al.“Techn
ology requirements for mega bit CMOS EPROMs”,IEDM
Tech. Dig., p.456, 1984などに記載されている。
には、ドレイン近傍に急峻な電界勾配を設けるため、ド
レインとなるｎ+ 高濃度不純物領域３ａを取囲むように
ｐ+不純物領域５を設けることが一般的である。このこ
とに関しては、たとえば、K.Yoshikawa et. al.“Techn
ology requirements for mega bit CMOS EPROMs”,IEDM
Tech. Dig., p.456, 1984などに記載されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ｐ+ 不純物領域５を設けることに起因して、次に説明す
るような問題点が生じていた。
ｐ+ 不純物領域５を設けることに起因して、次に説明す
るような問題点が生じていた。
【０００９】ここで、チャネル電流Ｉｄとゲート電流Ｉ
ｇとによって書込（フローティングゲート７に電子を注
入する動作）効率ηを、η＝Ｉｇ／Ｉｄと定義する。こ
の場合、書込効率ηを向上させるにはドレイン（高濃度
不純物領域３ａ）近傍に高電界領域を設ければよいこと
が定性的に容易に理解できる。すなわち、ｐ+ 不純物領
域５の濃度を高めることにより書込効率ηを向上させる
ことが可能となる。
ｇとによって書込（フローティングゲート７に電子を注
入する動作）効率ηを、η＝Ｉｇ／Ｉｄと定義する。こ
の場合、書込効率ηを向上させるにはドレイン（高濃度
不純物領域３ａ）近傍に高電界領域を設ければよいこと
が定性的に容易に理解できる。すなわち、ｐ+ 不純物領
域５の濃度を高めることにより書込効率ηを向上させる
ことが可能となる。
【００１０】しかし、ｐ+ 不純物領域５の濃度を高める
ことにより、下記のような不都合が生じていた。図１４
は、図１３に示されるメモリトランジスタ１のドレイン
（高濃度不純物領域３ａ）とその近傍とを拡大した断面
図である。図１５（ａ），（ｂ）は、それぞれ図１４に
おけるＡ−Ａ′線とＢ−Ｂ′線とに沿う不純物の濃度分
布を示す図である。
ことにより、下記のような不都合が生じていた。図１４
は、図１３に示されるメモリトランジスタ１のドレイン
（高濃度不純物領域３ａ）とその近傍とを拡大した断面
図である。図１５（ａ），（ｂ）は、それぞれ図１４に
おけるＡ−Ａ′線とＢ−Ｂ′線とに沿う不純物の濃度分
布を示す図である。
【００１１】図１５（ａ）、（ｂ）に示されるように、
ｐ+ 不純物領域の濃度は、チャネル方向（Ｂ−Ｂ′線と
平行な方向）よりも基板の深さ方向（Ａ−Ａ′線と平行
な方向）で高くなっていることがわかる。そのため、基
板の深さ方向におけるｐ+ 不純物領域５と高濃度不純物
領域３ａとの間のｐｎ接合の近傍において、特に高電界
領域が形成され、図１６に示されるようにインパクトイ
オン化（Impact Ionization ）により多数のキャリア
（電子あるいは正孔）が発生する。この傾向はｐ + 不純
物領域５の濃度を高めることによりさらに顕著なものと
なると考えられる。
ｐ+ 不純物領域の濃度は、チャネル方向（Ｂ−Ｂ′線と
平行な方向）よりも基板の深さ方向（Ａ−Ａ′線と平行
な方向）で高くなっていることがわかる。そのため、基
板の深さ方向におけるｐ+ 不純物領域５と高濃度不純物
領域３ａとの間のｐｎ接合の近傍において、特に高電界
領域が形成され、図１６に示されるようにインパクトイ
オン化（Impact Ionization ）により多数のキャリア
（電子あるいは正孔）が発生する。この傾向はｐ + 不純
物領域５の濃度を高めることによりさらに顕著なものと
なると考えられる。
【００１２】上記のようなインパクトイオン化により、
図４において点線で示されるように、ドレイン（高濃度
不純物領域３ａ）接合部においてリーク電流が増加す
る。そして、インパクトイオン化により発生した電子−
正孔対の一部は、ドレイン（高濃度不純物領域３ａ）接
合部での電界により、図１４に示されるｐａｔｈ（経
路）３に従ってトンネル絶縁層６中に注入される。これ
が、いわゆるドレインアバランシェホットキャリア注入
と呼ばれる現象であり、この現象により、メモリトラン
ジスタ１の特性が劣化することはよく知られている（た
とえばE. Takeda et. al. IEE Proc., 130, 144 （198
3) 参照）。具体的には、図６に示されるように、書込
・消去の繰返し回数（書換回数）の増加に伴い、書込後
（電子をフローティングゲート７に注入した後）のメモ
リトランジスタ１のしきい値電圧Ｖｔｈが低下する。す
なわち、フラッシュメモリの書換耐性が劣化するという
問題点があった。その結果、書換回数の増加に伴い書込
・消去動作後のメモリトランジスタ１のしきい値電圧Ｖ
ｔｈの差（ΔＶｔｈ）が小さくなり、１回当りの書込・
消去効率が低下していた。
図４において点線で示されるように、ドレイン（高濃度
不純物領域３ａ）接合部においてリーク電流が増加す
る。そして、インパクトイオン化により発生した電子−
正孔対の一部は、ドレイン（高濃度不純物領域３ａ）接
合部での電界により、図１４に示されるｐａｔｈ（経
路）３に従ってトンネル絶縁層６中に注入される。これ
が、いわゆるドレインアバランシェホットキャリア注入
と呼ばれる現象であり、この現象により、メモリトラン
ジスタ１の特性が劣化することはよく知られている（た
とえばE. Takeda et. al. IEE Proc., 130, 144 （198
3) 参照）。具体的には、図６に示されるように、書込
・消去の繰返し回数（書換回数）の増加に伴い、書込後
（電子をフローティングゲート７に注入した後）のメモ
リトランジスタ１のしきい値電圧Ｖｔｈが低下する。す
なわち、フラッシュメモリの書換耐性が劣化するという
問題点があった。その結果、書換回数の増加に伴い書込
・消去動作後のメモリトランジスタ１のしきい値電圧Ｖ
ｔｈの差（ΔＶｔｈ）が小さくなり、１回当りの書込・
消去効率が低下していた。
【００１３】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、書込効
率を低下させることなく書換耐性を向上させることが可
能となる不揮発性半導体記憶装置およびその製造方法を
提供することにある。
ためになされたものである。この発明の目的は、書込効
率を低下させることなく書換耐性を向上させることが可
能となる不揮発性半導体記憶装置およびその製造方法を
提供することにある。
【００１４】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、主表面を有する第１導電型の半導体
基板と、第２導電型の第１と第２の高濃度不純物領域
と、フローティングゲートと、コントロールゲートと、
第１導電型の不純物領域と、第２導電型の第１の低濃度
不純物領域とを備える。第１と第２の高濃度不純物領域
は、上記の主表面から半導体基板内に延在し、チャネル
形成領域を規定するように間隔をあけて形成される。フ
ローティングゲートは、チャネル形成領域上に第１の絶
縁層を介在して形成される。コントロールゲートは、フ
ローティングゲート上に第２の絶縁層を介在して形成さ
れる。不純物領域は、第１の高濃度不純物領域を取囲む
ように主表面から第１の高濃度不純物領域下にまで延在
し、フローティングゲートへの電子の注入効率を向上さ
せる機能を有する。第１の低濃度不純物領域は、第１の
高濃度不純物領域の直下に上記の不純物領域と接して形
成される。そして、第１の高濃度不純物領域におけるチ
ャネル形成領域側の側端部は、第１の低濃度不純物領域
におけるチャネル形成領域側の側端部よりもチャネル形
成領域側に張り出す。
半導体記憶装置は、主表面を有する第１導電型の半導体
基板と、第２導電型の第１と第２の高濃度不純物領域
と、フローティングゲートと、コントロールゲートと、
第１導電型の不純物領域と、第２導電型の第１の低濃度
不純物領域とを備える。第１と第２の高濃度不純物領域
は、上記の主表面から半導体基板内に延在し、チャネル
形成領域を規定するように間隔をあけて形成される。フ
ローティングゲートは、チャネル形成領域上に第１の絶
縁層を介在して形成される。コントロールゲートは、フ
ローティングゲート上に第２の絶縁層を介在して形成さ
れる。不純物領域は、第１の高濃度不純物領域を取囲む
ように主表面から第１の高濃度不純物領域下にまで延在
し、フローティングゲートへの電子の注入効率を向上さ
せる機能を有する。第１の低濃度不純物領域は、第１の
高濃度不純物領域の直下に上記の不純物領域と接して形
成される。そして、第１の高濃度不純物領域におけるチ
ャネル形成領域側の側端部は、第１の低濃度不純物領域
におけるチャネル形成領域側の側端部よりもチャネル形
成領域側に張り出す。
【００１５】なお、上記のコントロールゲートとフロー
ティングゲートの側壁を覆うように側壁絶縁層が形成さ
れることが好ましい。また、第２の高濃度不純物領域直
下には第２導電型の第２の低濃度不純物領域が形成され
ることが好ましい。そして、第１と第２の高濃度不純物
領域のチャネル形成領域側の側端部はフローティングゲ
ートの直下に位置し、第１と第２の低濃度不純物領域の
チャネル形成領域側の側端部は側壁絶縁層の直下に位置
することが好ましい。
ティングゲートの側壁を覆うように側壁絶縁層が形成さ
れることが好ましい。また、第２の高濃度不純物領域直
下には第２導電型の第２の低濃度不純物領域が形成され
ることが好ましい。そして、第１と第２の高濃度不純物
領域のチャネル形成領域側の側端部はフローティングゲ
ートの直下に位置し、第１と第２の低濃度不純物領域の
チャネル形成領域側の側端部は側壁絶縁層の直下に位置
することが好ましい。
【００１６】この発明に係る不揮発性半導体記憶装置の
製造方法では、まず、第１導電型の半導体基板の主表面
上に、第１の絶縁層，フローティングゲート，第２の絶
縁層およびコントロールゲートを順次積層してなる積層
構造を形成する。この積層構造をマスクとして用いて第
２導電型の不純物を半導体基板内に選択的に注入するこ
とにより、主表面から半導体基板内に延在する第２導電
型の第１と第２の高濃度不純物領域を積層構造の両側に
形成する。また、積層構造をマスクとして用いて第１導
電型の不純物を半導体基板内に選択的に注入することに
より、第１の高濃度不純物領域を取囲むように主表面か
ら第１の高濃度不純物領域の下にまで延在しフローティ
ングゲートへの電子の注入効率を向上させるための第１
導電型の不純物領域を形成する。積層構造の側壁を覆う
ように側壁絶縁層を形成する。積層構造と側壁絶縁層と
をマスクとして用いて第２導電型の不純物を半導体基板
内に選択的に注入することにより、不純物領域と接する
ように第１の高濃度不純物領域の直下に第２導電型の第
１の低濃度不純物領域を形成する。なお、上記の積層構
造をマスクとして用いることには、半導体基板上に積層
構造以外にマスク層を形成し、このマスク層とともに積
層構造をマスクとして用いる場合も含まれる。また、第
１と第２の高濃度不純物領域は、同時に形成されるもの
であってもよく、別工程で形成されるものであってもよ
い。さらに、上記の不純物領域は、第１と第２の高濃度
不純物領域のいずれか一方の形成の前後のいずれに形成
されるものであってもよい。
製造方法では、まず、第１導電型の半導体基板の主表面
上に、第１の絶縁層，フローティングゲート，第２の絶
縁層およびコントロールゲートを順次積層してなる積層
構造を形成する。この積層構造をマスクとして用いて第
２導電型の不純物を半導体基板内に選択的に注入するこ
とにより、主表面から半導体基板内に延在する第２導電
型の第１と第２の高濃度不純物領域を積層構造の両側に
形成する。また、積層構造をマスクとして用いて第１導
電型の不純物を半導体基板内に選択的に注入することに
より、第１の高濃度不純物領域を取囲むように主表面か
ら第１の高濃度不純物領域の下にまで延在しフローティ
ングゲートへの電子の注入効率を向上させるための第１
導電型の不純物領域を形成する。積層構造の側壁を覆う
ように側壁絶縁層を形成する。積層構造と側壁絶縁層と
をマスクとして用いて第２導電型の不純物を半導体基板
内に選択的に注入することにより、不純物領域と接する
ように第１の高濃度不純物領域の直下に第２導電型の第
１の低濃度不純物領域を形成する。なお、上記の積層構
造をマスクとして用いることには、半導体基板上に積層
構造以外にマスク層を形成し、このマスク層とともに積
層構造をマスクとして用いる場合も含まれる。また、第
１と第２の高濃度不純物領域は、同時に形成されるもの
であってもよく、別工程で形成されるものであってもよ
い。さらに、上記の不純物領域は、第１と第２の高濃度
不純物領域のいずれか一方の形成の前後のいずれに形成
されるものであってもよい。
【００１７】上記の第２の高濃度不純物領域の直下に
は、好ましくは、第２導電型の第２の低濃度不純物領域
が形成され、この第２の低濃度不純物領域は上記の第１
の低濃度不純物領域と同時に形成されることが好まし
い。
は、好ましくは、第２導電型の第２の低濃度不純物領域
が形成され、この第２の低濃度不純物領域は上記の第１
の低濃度不純物領域と同時に形成されることが好まし
い。
【００１８】上記の第１の低濃度不純物領域の形成のた
めの不純物は、好ましくは、第１の高濃度不純物領域の
形成のための不純物と異なる種類のものであり、第１の
低濃度不純物領域の形成のための不純物の拡散係数は第
１の高濃度不純物領域の形成のための不純物の拡散係数
よりも大きいことが好ましい。
めの不純物は、好ましくは、第１の高濃度不純物領域の
形成のための不純物と異なる種類のものであり、第１の
低濃度不純物領域の形成のための不純物の拡散係数は第
１の高濃度不純物領域の形成のための不純物の拡散係数
よりも大きいことが好ましい。
【００１９】上記の第１の低濃度不純物領域の形成のた
めの不純物と上記の第１の高濃度不純物領域の形成のた
めの不純物の種類は同じであってもよい。この場合、第
１の低濃度不純物領域の形成のための不純物の注入エネ
ルギは、第１の高濃度不純物領域の形成のための不純物
の注入エネルギよりも大きいことが好ましい。
めの不純物と上記の第１の高濃度不純物領域の形成のた
めの不純物の種類は同じであってもよい。この場合、第
１の低濃度不純物領域の形成のための不純物の注入エネ
ルギは、第１の高濃度不純物領域の形成のための不純物
の注入エネルギよりも大きいことが好ましい。
【００２０】
【発明の実施の形態】次に、図１〜図１２を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００２１】（実施の形態１）図１は、この発明の実施
の形態１における不揮発性半導体記憶装置のメモリトラ
ンジスタ１を示す断面図である。図１に示されるよう
に、ｐ型半導体基板２は主表面２ａを有し、この主表面
２ａから半導体基板２内に延在するようにｎ型の高濃度
不純物領域３ａ，３ｂが間隔をあけて形成される。な
お、このｎ型高濃度不純物領域３ａ，３ｂは、ｎ型の半
導体基板の主表面に形成されたｐウェル領域内に形成さ
れるものであってもよい。
の形態１における不揮発性半導体記憶装置のメモリトラ
ンジスタ１を示す断面図である。図１に示されるよう
に、ｐ型半導体基板２は主表面２ａを有し、この主表面
２ａから半導体基板２内に延在するようにｎ型の高濃度
不純物領域３ａ，３ｂが間隔をあけて形成される。な
お、このｎ型高濃度不純物領域３ａ，３ｂは、ｎ型の半
導体基板の主表面に形成されたｐウェル領域内に形成さ
れるものであってもよい。
【００２２】高濃度不純物領域３ａの直下には、この高
濃度不純物領域３ａよりも低濃度のｎ型の不純物を含む
低濃度不純物領域４ａが形成される。この低濃度不純物
領域４ａと高濃度不純物領域３ａとを取囲むようにｐ+
不純物領域５が形成される。このｐ+ 不純物領域５に
は、１×１０17ｃｍ-3程度以上の濃度のｐ型の不純物が
含まれることが好ましい。このｐ+ 不純物領域５の濃度
を高めることにより、フローティングゲート７への電子
の注入効率、すなわち書込効率を向上させることが可能
となる。
濃度不純物領域３ａよりも低濃度のｎ型の不純物を含む
低濃度不純物領域４ａが形成される。この低濃度不純物
領域４ａと高濃度不純物領域３ａとを取囲むようにｐ+
不純物領域５が形成される。このｐ+ 不純物領域５に
は、１×１０17ｃｍ-3程度以上の濃度のｐ型の不純物が
含まれることが好ましい。このｐ+ 不純物領域５の濃度
を高めることにより、フローティングゲート７への電子
の注入効率、すなわち書込効率を向上させることが可能
となる。
【００２３】チャネル形成領域２ｂ上にはトンネル絶縁
層６を介在してフローティングゲート７が形成され、こ
のフローティングゲート７上にはＯＮＯ膜などからなる
層間絶縁層８を介在してコントロールゲート９が形成さ
れる。コントロールゲート９とフローティングゲート７
の側壁を覆うように側壁絶縁層１０ａ，１０ｂがそれぞ
れ形成される。
層６を介在してフローティングゲート７が形成され、こ
のフローティングゲート７上にはＯＮＯ膜などからなる
層間絶縁層８を介在してコントロールゲート９が形成さ
れる。コントロールゲート９とフローティングゲート７
の側壁を覆うように側壁絶縁層１０ａ，１０ｂがそれぞ
れ形成される。
【００２４】次に、図２〜図６を用いて、本実施の形態
１におけるメモリトランジスタ１の特徴部分について詳
しく説明する。
１におけるメモリトランジスタ１の特徴部分について詳
しく説明する。
【００２５】図２は、図１に示されるメモリトランジス
タ１における高濃度不純物領域３ａのチャネル形成領域
２ｂ側の側端部とその近傍とを拡大した断面図である。
図２に示されるように、チャネル形成領域２ｂ側に位置
する高濃度不純物領域３ａの側端部は、チャネル形成領
域２ｂ側に位置する低濃度不純物領域４ａの側端部より
もチャネル形成領域２ｂ側に張り出している。そのた
め、チャネル方向（Ｂ１−Ｂ１′線と平行な方向）にお
いては高濃度不純物領域３ａとｐ+ 不純物領域５とが直
接接することとなり、フローティングゲート７の直下に
高電界領域を設けることが可能となる。そのため、少な
くとも従来例と同程度の書込効率を得ることが可能とな
る。
タ１における高濃度不純物領域３ａのチャネル形成領域
２ｂ側の側端部とその近傍とを拡大した断面図である。
図２に示されるように、チャネル形成領域２ｂ側に位置
する高濃度不純物領域３ａの側端部は、チャネル形成領
域２ｂ側に位置する低濃度不純物領域４ａの側端部より
もチャネル形成領域２ｂ側に張り出している。そのた
め、チャネル方向（Ｂ１−Ｂ１′線と平行な方向）にお
いては高濃度不純物領域３ａとｐ+ 不純物領域５とが直
接接することとなり、フローティングゲート７の直下に
高電界領域を設けることが可能となる。そのため、少な
くとも従来例と同程度の書込効率を得ることが可能とな
る。
【００２６】一方、半導体基板２の深さ方向（Ａ１−Ａ
１′線と平行な方向）においては、低濃度不純物領域４
ａの形成により、図３に示されるように高濃度不純物領
域３ａの直下におけるｐ+ 不純物領域５の濃度を従来例
よりも低減することが可能となる。それにより、高濃度
不純物領域３ａとその直下のｐ+ 不純物領域５ａとの間
に高電界領域が形成されることを効果的に抑制できる。
それにより、高濃度不純物領域３ａ直下におけるインパ
クトイオン化による電子−正孔対の発生を効果的に抑制
することが可能となる。図４には、ドレイン電圧Ｖｄと
チャネル電流Ｉｄとの関係が示されているが、この図に
示されるように、たとえば実デバイスの動作条件Ｖｄ＝
４．５Ｖにおいて従来例（ｎ- 注入なし）の場合と比べ
〜２桁程度リーク電流を低減できることがわかる。この
ことより、低濃度不純物領域４ａの形成によって上記の
インパクトイオン化による電子−正孔対の発生を抑制可
能なことが推察される。
１′線と平行な方向）においては、低濃度不純物領域４
ａの形成により、図３に示されるように高濃度不純物領
域３ａの直下におけるｐ+ 不純物領域５の濃度を従来例
よりも低減することが可能となる。それにより、高濃度
不純物領域３ａとその直下のｐ+ 不純物領域５ａとの間
に高電界領域が形成されることを効果的に抑制できる。
それにより、高濃度不純物領域３ａ直下におけるインパ
クトイオン化による電子−正孔対の発生を効果的に抑制
することが可能となる。図４には、ドレイン電圧Ｖｄと
チャネル電流Ｉｄとの関係が示されているが、この図に
示されるように、たとえば実デバイスの動作条件Ｖｄ＝
４．５Ｖにおいて従来例（ｎ- 注入なし）の場合と比べ
〜２桁程度リーク電流を低減できることがわかる。この
ことより、低濃度不純物領域４ａの形成によって上記の
インパクトイオン化による電子−正孔対の発生を抑制可
能なことが推察される。
【００２７】他方、書込効率については、図５に示され
るように、書込効率の低下は認められなかった。なお、
図５では、約１５００Å程度の厚みの側壁絶縁層１０
ａ，１０ｂを形成した後、リンイオンを約６０ｋｅＶ，
１×１０14ｃｍ-2程度注入することにより低濃度不純物
領域４ａを形成した場合のデータが示されている。ま
た、ドレイン電圧Ｖｄは約４．５Ｖとし、コントロール
ゲート９の電圧Ｖｇは約８Ｖ程度とした。
るように、書込効率の低下は認められなかった。なお、
図５では、約１５００Å程度の厚みの側壁絶縁層１０
ａ，１０ｂを形成した後、リンイオンを約６０ｋｅＶ，
１×１０14ｃｍ-2程度注入することにより低濃度不純物
領域４ａを形成した場合のデータが示されている。ま
た、ドレイン電圧Ｖｄは約４．５Ｖとし、コントロール
ゲート９の電圧Ｖｇは約８Ｖ程度とした。
【００２８】以上のように、この発明に係る低濃度不純
物領域４ａを形成することにより、書込効率を低下させ
ることなく、高濃度不純物領域３ａ直下におけるインパ
クトイオン化による電子−正孔対の発生を効果的に抑制
することが可能となる。その結果、図６に示されるよう
に、１００００回の書換後においても書込側のメモリト
ランジスタ１のしきい値電圧Ｖｔｈの変動を効果的に抑
制することが可能となる。すなわち、従来例よりも書換
耐性を向上させることが可能となる。
物領域４ａを形成することにより、書込効率を低下させ
ることなく、高濃度不純物領域３ａ直下におけるインパ
クトイオン化による電子−正孔対の発生を効果的に抑制
することが可能となる。その結果、図６に示されるよう
に、１００００回の書換後においても書込側のメモリト
ランジスタ１のしきい値電圧Ｖｔｈの変動を効果的に抑
制することが可能となる。すなわち、従来例よりも書換
耐性を向上させることが可能となる。
【００２９】次に、図７〜図１０を用いて、この発明に
係る不揮発性半導体記憶装置のメモリトランジスタ１の
形成方法について説明する。図７〜図９は、メモリトラ
ンジスタ１の形成工程における特徴的な第１工程〜第３
工程を示す断面図である。図１０は、メモリトランジス
タ１の形成方法の変形例における特徴的な工程を示す断
面図である。
係る不揮発性半導体記憶装置のメモリトランジスタ１の
形成方法について説明する。図７〜図９は、メモリトラ
ンジスタ１の形成工程における特徴的な第１工程〜第３
工程を示す断面図である。図１０は、メモリトランジス
タ１の形成方法の変形例における特徴的な工程を示す断
面図である。
【００３０】まず、図７に示されるように、半導体基板
２の主表面２ａ上に、トンネル絶縁層６，フローティン
グゲート７，層間絶縁層８，コントロールゲート９を順
次積層してなる積層構造を形成する。この積層構造上か
らソース形成領域上に延在するようにレジスト１１ａを
形成する。このレジスト１１ａと積層構造とをマスクと
して用いて、砒素（Ａｓ）１×１０14〜１×１０15ｃｍ
-2程度を約３０〜５０ｋｅＶ程度で注入し、ボロン
（Ｂ）５×１０13〜３×１０14ｃｍ-2程度を約２０〜４
０ｋｅＶ程度で注入する。それにより、高濃度不純物領
域３ａとｐ+ 不純物領域５とをそれぞれ形成する。な
お、高濃度不純物領域３ａとｐ+ 不純物領域５とは、い
ずれが先に形成されてもよい。
２の主表面２ａ上に、トンネル絶縁層６，フローティン
グゲート７，層間絶縁層８，コントロールゲート９を順
次積層してなる積層構造を形成する。この積層構造上か
らソース形成領域上に延在するようにレジスト１１ａを
形成する。このレジスト１１ａと積層構造とをマスクと
して用いて、砒素（Ａｓ）１×１０14〜１×１０15ｃｍ
-2程度を約３０〜５０ｋｅＶ程度で注入し、ボロン
（Ｂ）５×１０13〜３×１０14ｃｍ-2程度を約２０〜４
０ｋｅＶ程度で注入する。それにより、高濃度不純物領
域３ａとｐ+ 不純物領域５とをそれぞれ形成する。な
お、高濃度不純物領域３ａとｐ+ 不純物領域５とは、い
ずれが先に形成されてもよい。
【００３１】上記のレジスト１１ａを除去した後、上記
の積層構造上から高濃度不純物領域３ａ上に延在するよ
うにレジスト１１ｂを形成する。このレジスト１１ｂと
積層構造とをマスクとして用いて、砒素あるいはリン
（Ｐ）を所定量注入する。それにより、ソースとなる高
濃度不純物領域３ｂが形成される。
の積層構造上から高濃度不純物領域３ａ上に延在するよ
うにレジスト１１ｂを形成する。このレジスト１１ｂと
積層構造とをマスクとして用いて、砒素あるいはリン
（Ｐ）を所定量注入する。それにより、ソースとなる高
濃度不純物領域３ｂが形成される。
【００３２】上記のレジスト１１ｂを除去した後、たと
えば８５０℃〜９００℃程度の温度での熱処理を施すこ
とにより、各拡散種が拡散して所望の接合が形成され
る。
えば８５０℃〜９００℃程度の温度での熱処理を施すこ
とにより、各拡散種が拡散して所望の接合が形成され
る。
【００３３】次に、上記の積層構造を覆うように主表面
２ａ上にたとえば約１５００Å程度の厚みの絶縁層を形
成し、これに異方性エッチング処理を施す。それによ
り、図９に示されるように、コントロールゲート９とフ
ローティングゲート７の側壁を覆うように側壁絶縁層１
０ａ，１０ｂが形成される。その後、上記の積層構造の
一部と側壁絶縁層１０ｂと高濃度不純物領域３ｂとを覆
うようにレジスト１１ｃを形成する。このレジスト１１
ｃと、上記の積層構造と、側壁絶縁層１０ａとをマスク
として用いて、リンイオンを高濃度不純物領域３ａの直
下に注入する。条件は、たとえば、約４０〜約７０ｋｅ
Ｖ，５×１０13〜２×１０14ｃｍ-2程度である。それに
より、高濃度不純物領域３ａ直下に低濃度不純物領域４
ａが形成される。このとき、低濃度不純物領域４ａは側
壁絶縁層１０ａをマスクとして用いて半導体基板２内に
リンイオンが注入されることによって形成されるので、
低濃度不純物領域４ａにおけるチャネル形成領域２ｂ側
に位置する側端部は、高濃度不純物領域３ａにおけるチ
ャネル形成領域２ｂ側に位置する側端部よりもチャネル
形成領域２ｂから離れて配置される。また、高濃度不純
物領域３ａの形成に用いた砒素よりも拡散係数の大きい
リンを低濃度不純物領域４ａの形成のために用いること
により、電界緩和機能は優れたものとなる。
２ａ上にたとえば約１５００Å程度の厚みの絶縁層を形
成し、これに異方性エッチング処理を施す。それによ
り、図９に示されるように、コントロールゲート９とフ
ローティングゲート７の側壁を覆うように側壁絶縁層１
０ａ，１０ｂが形成される。その後、上記の積層構造の
一部と側壁絶縁層１０ｂと高濃度不純物領域３ｂとを覆
うようにレジスト１１ｃを形成する。このレジスト１１
ｃと、上記の積層構造と、側壁絶縁層１０ａとをマスク
として用いて、リンイオンを高濃度不純物領域３ａの直
下に注入する。条件は、たとえば、約４０〜約７０ｋｅ
Ｖ，５×１０13〜２×１０14ｃｍ-2程度である。それに
より、高濃度不純物領域３ａ直下に低濃度不純物領域４
ａが形成される。このとき、低濃度不純物領域４ａは側
壁絶縁層１０ａをマスクとして用いて半導体基板２内に
リンイオンが注入されることによって形成されるので、
低濃度不純物領域４ａにおけるチャネル形成領域２ｂ側
に位置する側端部は、高濃度不純物領域３ａにおけるチ
ャネル形成領域２ｂ側に位置する側端部よりもチャネル
形成領域２ｂから離れて配置される。また、高濃度不純
物領域３ａの形成に用いた砒素よりも拡散係数の大きい
リンを低濃度不純物領域４ａの形成のために用いること
により、電界緩和機能は優れたものとなる。
【００３４】以上のようにして低濃度不純物領域４ａを
形成した後、レジスト１１ｃを除去する。以上の工程を
経て図１に示されるメモリトランジスタ１が形成される
こととなる。
形成した後、レジスト１１ｃを除去する。以上の工程を
経て図１に示されるメモリトランジスタ１が形成される
こととなる。
【００３５】次に、図１０を用いて、メモリトランジス
タ１の形成方法の変形例について説明する。上記の場合
と同様の方法で積層構造を形成し、この積層構造上から
ソース形成領域上に延在するようにレジスト１１ｄを形
成する。そして、このレジスト１１ｄと積層構造とをマ
スクとして用いて、図１０に示されるように、砒素ある
いはボロンを所定のエネルギで半導体基板２内に注入す
る。
タ１の形成方法の変形例について説明する。上記の場合
と同様の方法で積層構造を形成し、この積層構造上から
ソース形成領域上に延在するようにレジスト１１ｄを形
成する。そして、このレジスト１１ｄと積層構造とをマ
スクとして用いて、図１０に示されるように、砒素ある
いはボロンを所定のエネルギで半導体基板２内に注入す
る。
【００３６】このとき、低濃度不純物領域４ａ形成のた
めの砒素の注入エネルギを、高濃度不純物領域３ａの形
成のための砒素の注入エネルギよりも高くする。それに
より、高濃度不純物領域３ａのチャネル形成領域２６側
の側端部近傍に位置するｐ+不純物領域５の濃度を低下
させることなく、高濃度不純物領域３ａの直下に低濃度
不純物領域４ａを形成することが可能となる。
めの砒素の注入エネルギを、高濃度不純物領域３ａの形
成のための砒素の注入エネルギよりも高くする。それに
より、高濃度不純物領域３ａのチャネル形成領域２６側
の側端部近傍に位置するｐ+不純物領域５の濃度を低下
させることなく、高濃度不純物領域３ａの直下に低濃度
不純物領域４ａを形成することが可能となる。
【００３７】（実施の形態２）次に、図１１および図１
２を用いて、この発明の実施の形態２について説明す
る。図１１は、この発明の実施の形態２におけるメモリ
トランジスタ１を示す断面図である。図１２は、図１１
に示されるメモリトランジスタ１の形成工程における特
徴的な工程を示す断面図である。
２を用いて、この発明の実施の形態２について説明す
る。図１１は、この発明の実施の形態２におけるメモリ
トランジスタ１を示す断面図である。図１２は、図１１
に示されるメモリトランジスタ１の形成工程における特
徴的な工程を示す断面図である。
【００３８】図１１に示されるように、本実施の形態２
では、ソースとなる高濃度不純物領域３ｂの直下にも低
濃度不純物領域４ｂが形成されている。それ以外の構造
に関しては上述の実施の形態１の場合と同様である。
では、ソースとなる高濃度不純物領域３ｂの直下にも低
濃度不純物領域４ｂが形成されている。それ以外の構造
に関しては上述の実施の形態１の場合と同様である。
【００３９】次に、上記の低濃度不純物領域４ｂの形成
方法について説明する。図１２に示されるように、上述
の実施の形態１の場合と同様の工程を経て側壁絶縁層１
０ａ，１０ｂまでを形成する。そして、上記の積層構造
と側壁絶縁層１０ａ，１０ｂとをマスクとして用いて、
ソース側とドレイン側とに同時にリンイオンを注入す
る。注入条件に関しては、上記の実施の形態１の場合と
同様である。それにより、低濃度不純物領域４ａ，４ｂ
を同時に形成する。
方法について説明する。図１２に示されるように、上述
の実施の形態１の場合と同様の工程を経て側壁絶縁層１
０ａ，１０ｂまでを形成する。そして、上記の積層構造
と側壁絶縁層１０ａ，１０ｂとをマスクとして用いて、
ソース側とドレイン側とに同時にリンイオンを注入す
る。注入条件に関しては、上記の実施の形態１の場合と
同様である。それにより、低濃度不純物領域４ａ，４ｂ
を同時に形成する。
【００４０】上記のようにソース側に低濃度不純物領域
４ｂを形成することにより、図９に示されるレジスト１
１ｃの形成工程を省略できる。それにより、製造コスト
を低減することが可能となる。また、ゲート長の縮小
（短チャネル化）に伴い、図９に示されるようなドレイ
ン側のみの開口を形成することが困難となることが考え
られる。この場合には、レジスト１１ｃの形成のやり直
しなど不必要な工程の増加を招くことが懸念される。し
かしながら、本実施の形態２の場合のようにレジスト１
１ｃの形成を省略することにより、上記のような懸念は
解消される。
４ｂを形成することにより、図９に示されるレジスト１
１ｃの形成工程を省略できる。それにより、製造コスト
を低減することが可能となる。また、ゲート長の縮小
（短チャネル化）に伴い、図９に示されるようなドレイ
ン側のみの開口を形成することが困難となることが考え
られる。この場合には、レジスト１１ｃの形成のやり直
しなど不必要な工程の増加を招くことが懸念される。し
かしながら、本実施の形態２の場合のようにレジスト１
１ｃの形成を省略することにより、上記のような懸念は
解消される。
【００４１】なお、上記の低濃度不純物領域４ｂを高濃
度不純物領域３ｂの直下に形成したとしてもメモリトラ
ンジスタ１の特性上全く問題はない。
度不純物領域３ｂの直下に形成したとしてもメモリトラ
ンジスタ１の特性上全く問題はない。
【００４２】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
【００４３】
【発明の効果】以上説明したように、この発明に係る不
揮発性半導体記憶装置では、第１の高濃度不純物領域の
直下に第１の低濃度不純物領域が形成され、第１の高濃
度不純物領域におけるチャネル形成領域側の側端部は第
１の低濃度不純物領域におけるチャネル形成領域側の側
端部よりもチャネル形成領域側に張り出している。その
ため、第１の高濃度不純物領域の側端部のみが第１導電
型の不純物領域と直接接することとなり、この第１の高
濃度不純物領域の側端部近傍においてのみ高電界領域を
形成することが可能となる。それにより、書込効果を高
く維持することが可能となる。一方、上述のように第１
の高濃度不純物領域の直下に第１の低濃度不純物領域が
形成されているので、第１の高濃度不純物領域の直下に
高電界領域が形成されるのを効果的に抑制することが可
能となる。それにより、この第１の高濃度不純物領域の
直下において従来例のようにインパクトイオン化により
多数のキャリアが発生することを効果的に抑制すること
が可能となる。その結果、このキャリアが第１の絶縁層
（トンネル絶縁層）に注入されることをも効果的に抑制
でき、不揮発性半導体記憶装置の書換耐性を向上させる
ことが可能となる。
揮発性半導体記憶装置では、第１の高濃度不純物領域の
直下に第１の低濃度不純物領域が形成され、第１の高濃
度不純物領域におけるチャネル形成領域側の側端部は第
１の低濃度不純物領域におけるチャネル形成領域側の側
端部よりもチャネル形成領域側に張り出している。その
ため、第１の高濃度不純物領域の側端部のみが第１導電
型の不純物領域と直接接することとなり、この第１の高
濃度不純物領域の側端部近傍においてのみ高電界領域を
形成することが可能となる。それにより、書込効果を高
く維持することが可能となる。一方、上述のように第１
の高濃度不純物領域の直下に第１の低濃度不純物領域が
形成されているので、第１の高濃度不純物領域の直下に
高電界領域が形成されるのを効果的に抑制することが可
能となる。それにより、この第１の高濃度不純物領域の
直下において従来例のようにインパクトイオン化により
多数のキャリアが発生することを効果的に抑制すること
が可能となる。その結果、このキャリアが第１の絶縁層
（トンネル絶縁層）に注入されることをも効果的に抑制
でき、不揮発性半導体記憶装置の書換耐性を向上させる
ことが可能となる。
【００４４】なお、コントロールゲートとフローティン
グゲートの側壁を覆うように側壁絶縁層が形成された場
合には、この側壁絶縁層によって、第１の低濃度不純物
領域のチャネル形成領域側の側端部を第１の高濃度不純
物領域のチャネル形成領域側の側端部よりもチャネル形
成領域からほぼ確実に遠ざけることが可能となる。それ
により、上述の効果がほぼ確実に得られる。
グゲートの側壁を覆うように側壁絶縁層が形成された場
合には、この側壁絶縁層によって、第１の低濃度不純物
領域のチャネル形成領域側の側端部を第１の高濃度不純
物領域のチャネル形成領域側の側端部よりもチャネル形
成領域からほぼ確実に遠ざけることが可能となる。それ
により、上述の効果がほぼ確実に得られる。
【００４５】この発明に係る不揮発性半導体記憶装置の
製造方法によれば、第１の絶縁層，フローティングゲー
ト，第２の絶縁層およびコントロールゲートからなる積
層構造の側壁を覆うように側壁絶縁層を形成し、この側
壁絶縁層と積層構造とをマスクとして用いて第１の低濃
度不純物領域を形成している。それに対し、第１の高濃
度不純物領域は上記の積層構造をマスクとして用いて形
成され、その際に積層構造の側壁上には側壁絶縁層は形
成されない。それにより、第１の高濃度不純物領域のチ
ャネル形成領域側の側端部が第１の低濃度不純物領域の
チャネル形成領域側の側端部よりもチャネル形成領域側
に張り出すように第１の高濃度不純物領域および第１の
低濃度不純物領域をそれぞれ形成することが可能とな
る。それにより、書込効率を低下させることなく書換耐
性を向上させることが可能となる不揮発性半導体記憶装
置が得られる。
製造方法によれば、第１の絶縁層，フローティングゲー
ト，第２の絶縁層およびコントロールゲートからなる積
層構造の側壁を覆うように側壁絶縁層を形成し、この側
壁絶縁層と積層構造とをマスクとして用いて第１の低濃
度不純物領域を形成している。それに対し、第１の高濃
度不純物領域は上記の積層構造をマスクとして用いて形
成され、その際に積層構造の側壁上には側壁絶縁層は形
成されない。それにより、第１の高濃度不純物領域のチ
ャネル形成領域側の側端部が第１の低濃度不純物領域の
チャネル形成領域側の側端部よりもチャネル形成領域側
に張り出すように第１の高濃度不純物領域および第１の
低濃度不純物領域をそれぞれ形成することが可能とな
る。それにより、書込効率を低下させることなく書換耐
性を向上させることが可能となる不揮発性半導体記憶装
置が得られる。
【００４６】なお、第２の高濃度不純物領域の直下に第
２の低濃度不純物領域を形成してもよく、この場合には
第２の低濃度不純物領域は第１の低濃度不純物領域と同
時に形成されることが好ましい。このように第１と第２
の低濃度不純物領域を同時に形成することにより、第１
の高濃度不純物領域のみを露出させ第２の高濃度不純物
領域を覆うマスク層を形成する必要がなくなる。それに
より、プロセスを簡略化することが可能となる。また、
メモリトランジスタの微細化によりチャネル長方向にお
けるコントロールゲートやフローティングゲートの幅が
縮小された場合には上記のようなマスク層の形成が困難
となることが懸念されるが、マスク層の形成自体を省略
できるので、その懸念も解消され得る。
２の低濃度不純物領域を形成してもよく、この場合には
第２の低濃度不純物領域は第１の低濃度不純物領域と同
時に形成されることが好ましい。このように第１と第２
の低濃度不純物領域を同時に形成することにより、第１
の高濃度不純物領域のみを露出させ第２の高濃度不純物
領域を覆うマスク層を形成する必要がなくなる。それに
より、プロセスを簡略化することが可能となる。また、
メモリトランジスタの微細化によりチャネル長方向にお
けるコントロールゲートやフローティングゲートの幅が
縮小された場合には上記のようなマスク層の形成が困難
となることが懸念されるが、マスク層の形成自体を省略
できるので、その懸念も解消され得る。
【００４７】また、第１の低濃度不純物領域の形成のた
めの不純物の拡散係数が第１の高濃度不純物領域の形成
のための不純物の拡散係数よりも大きくなるようにそれ
ぞれの不純物を選択した場合には、低濃度不純物領域に
よる電界緩和効果を増大させることが可能となる。それ
により、さらに効果的に書換耐性を向上させることが可
能となる。
めの不純物の拡散係数が第１の高濃度不純物領域の形成
のための不純物の拡散係数よりも大きくなるようにそれ
ぞれの不純物を選択した場合には、低濃度不純物領域に
よる電界緩和効果を増大させることが可能となる。それ
により、さらに効果的に書換耐性を向上させることが可
能となる。
【００４８】また、第１の低濃度不純物領域の形成のた
めの不純物の注入エネルギを第１の高濃度不純物領域の
形成のための不純物の注入エネルギよりも大きくした場
合には、第１の低濃度不純物領域の形成のための不純物
が第１の高濃度不純物領域におけるチャネル形成領域側
の側端部近傍に注入されることを効果的に抑制すること
が可能となる。それにより、第１の高濃度不純物領域に
おけるチャネル形成領域側の側端部近傍にのみ選択的に
高電界領域を形成することが可能となる。
めの不純物の注入エネルギを第１の高濃度不純物領域の
形成のための不純物の注入エネルギよりも大きくした場
合には、第１の低濃度不純物領域の形成のための不純物
が第１の高濃度不純物領域におけるチャネル形成領域側
の側端部近傍に注入されることを効果的に抑制すること
が可能となる。それにより、第１の高濃度不純物領域に
おけるチャネル形成領域側の側端部近傍にのみ選択的に
高電界領域を形成することが可能となる。
【図１】 この発明の実施の形態１における不揮発性半
導体記憶装置のメモリトランジスタを示す断面図であ
る。
導体記憶装置のメモリトランジスタを示す断面図であ
る。
【図２】 図１におけるドレイン側に位置する高濃度不
純物領域とその近傍とを拡大した断面図である。
純物領域とその近傍とを拡大した断面図である。
【図３】 （ａ）は、図２におけるＡ１−Ａ１′線に沿
う不純物の濃度分布を示す図である。（ｂ）は、図２に
おけるＢ１−Ｂ１′線に沿う不純物の濃度分布を示す図
である。
う不純物の濃度分布を示す図である。（ｂ）は、図２に
おけるＢ１−Ｂ１′線に沿う不純物の濃度分布を示す図
である。
【図４】 ドレイン電圧Ｖｄとチャネル電流Ｉｄとの関
係を示す図である。
係を示す図である。
【図５】 この発明に係るメモリトランジスタにおける
書込時間としきい値電圧Ｖｔｈとの関係を示す図であ
る。
書込時間としきい値電圧Ｖｔｈとの関係を示す図であ
る。
【図６】 書換回数としきい値電圧Ｖｔｈとの関係を示
す図である。
す図である。
【図７】 図１に示されるメモリトランジスタの形成工
程の特徴的な第１工程を示す断面図である。
程の特徴的な第１工程を示す断面図である。
【図８】 図１に示されるメモリトランジスタの形成工
程の特徴的な第２工程を示す断面図である。
程の特徴的な第２工程を示す断面図である。
【図９】 図１に示されるメモリトランジスタの形成工
程の特徴的な第３工程を示す断面図である。
程の特徴的な第３工程を示す断面図である。
【図１０】 この発明に係る不揮発性半導体記憶装置に
おけるメモリトランジスタの形成方法の変形例における
特徴的な工程を示す断面図である。
おけるメモリトランジスタの形成方法の変形例における
特徴的な工程を示す断面図である。
【図１１】 この発明の実施の形態２における不揮発性
半導体記憶装置のメモリトランジスタを示す断面図であ
る。
半導体記憶装置のメモリトランジスタを示す断面図であ
る。
【図１２】 図１１に示されるメモリトランジスタの形
成工程の特徴的な工程を示す断面図である。
成工程の特徴的な工程を示す断面図である。
【図１３】 従来の不揮発性半導体記憶装置のメモリト
ランジスタを示す断面図である。
ランジスタを示す断面図である。
【図１４】 図１３に示されるメモリトランジスタのド
レイン側の高濃度不純物領域とその近傍とを拡大した断
面図である。
レイン側の高濃度不純物領域とその近傍とを拡大した断
面図である。
【図１５】 （ａ）は、図１４におけるＡ−Ａ′線に沿
う不純物の濃度分布を示す図である。（ｂ）は、図１４
におけるＢ−Ｂ′線に沿う不純物の濃度分布を示す図で
ある。
う不純物の濃度分布を示す図である。（ｂ）は、図１４
におけるＢ−Ｂ′線に沿う不純物の濃度分布を示す図で
ある。
【図１６】 インパクトイオン化によりキャリアが発生
する機構を説明するための図である。
する機構を説明するための図である。
１ メモリトランジスタ、２ 半導体基板、２ａ 主表
面、２ｂ チャネル形成領域、３ａ，３ｂ 高濃度不純
物領域、４ａ，４ｂ 低濃度不純物領域、５ｐ+ 不純物
領域、６ トンネル絶縁層、７ フローティングゲー
ト、８ 層間絶縁層、９ コントロールゲート、１０
ａ，１０ｂ 側壁絶縁層、１１ａ，１１ｂ，１１ｃ，１
１ｄ レジスト。
面、２ｂ チャネル形成領域、３ａ，３ｂ 高濃度不純
物領域、４ａ，４ｂ 低濃度不純物領域、５ｐ+ 不純物
領域、６ トンネル絶縁層、７ フローティングゲー
ト、８ 層間絶縁層、９ コントロールゲート、１０
ａ，１０ｂ 側壁絶縁層、１１ａ，１１ｂ，１１ｃ，１
１ｄ レジスト。
Claims (6)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記主表面から前記半導体基板内に延在し、チャネル形
成領域を規定するように間隔をあけて形成された第２導
電型の第１と第２の高濃度不純物領域と、 前記チャネル形成領域上に第１の絶縁層を介在して形成
されたフローティングゲートと、 前記フローティングゲート上に第２の絶縁層を介在して
形成されたコントロールゲートと、 前記第１の高濃度不純物領域を取囲むように前記主表面
から前記第１の高濃度不純物領域下にまで延在し、前記
フローティングゲートへの電子の注入効率を向上させる
ための第１導電型の不純物領域と、 前記第１の高濃度不純物領域の直下に前記不純物領域と
接して形成された第２導電型の第１の低濃度不純物領域
とを備え、 前記第１の高濃度不純物領域における前記チャネル形成
領域側の側端部は、前記第１の低濃度不純物領域におけ
る前記チャネル形成領域側の側端部よりも前記チャネル
形成領域側に張り出す、不揮発性半導体記憶装置。 - 【請求項２】 前記コントロールゲートと前記フローテ
ィングゲートの側壁を覆うように側壁絶縁層が形成さ
れ、 前記第２の高濃度不純物領域直下には第２導電型の第２
の低濃度不純物領域が形成され、 前記第１と第２の高濃度不純物領域の前記チャネル形成
領域側の側端部は前記フローティングゲート直下に位置
し、 前記第１と第２の低濃度不純物領域の前記チャネル形成
領域側の側端部は前記側壁絶縁層直下に位置する、請求
項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 第１導電型の半導体基板の主表面上に、
第１の絶縁層，フローティングゲート，第２の絶縁層お
よびコントロールゲートを順次積層してなる積層構造を
形成する工程と、 前記積層構造をマスクとして用いて第２導電型の不純物
を前記半導体基板内に選択的に注入することにより、前
記主表面から前記半導体基板内に延在する第２導電型の
第１と第２の高濃度不純物領域を前記積層構造の両側に
形成する工程と、 前記積層構造をマスクとして用いて第１導電型の不純物
を前記半導体基板内に選択的に注入することにより、前
記第１の高濃度不純物領域を取囲むように前記主表面か
ら前記第１の高濃度不純物領域の下にまで延在し前記フ
ローティングゲートへの電子の注入効率を向上させるた
めの第１導電型の不純物領域を形成する工程と、 前記積層構造の側壁を覆うように側壁絶縁層を形成する
工程と、 前記積層構造と前記側壁絶縁層とをマスクとして用いて
第２導電型の不純物を前記半導体基板内に選択的に注入
することにより、前記不純物領域と接するように前記第
１の高濃度不純物領域の直下に第２導電型の第１の低濃
度不純物領域を形成する工程と、を備えた、不揮発性半
導体記憶装置の製造方法。 - 【請求項４】 前記第２の高濃度不純物領域の直下には
第２導電型の第２の低濃度不純物領域が形成され、 前記第１の低濃度不純物領域を形成する工程は、該第１
の低濃度不純物領域の形成と同時に、前記第２の高濃度
不純物領域の直下に前記第２の低濃度不純物領域を形成
する工程を含む、請求項３に記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項５】 前記第１の低濃度不純物領域の形成のた
めの不純物は、前記第１の高濃度不純物領域の形成のた
めの不純物と異なる種類のものであり、 前記第１の低濃度不純物領域の形成のための不純物の拡
散係数は、前記第１の高濃度不純物領域の形成のための
不純物の拡散係数よりも大きい、請求項３または４に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項６】 前記第１の低濃度不純物領域の形成のた
めの不純物と前記第１の高濃度不純物領域の形成のため
の不純物の種類は同じであり、 前記第１の低濃度不純物領域の形成のための前記不純物
の注入エネルギは、前記第１の高濃度不純物領域の形成
のための前記不純物の注入エネルギよりも大きい、請求
項３または４に記載の不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27481596A JP3948535B2 (ja) | 1996-10-17 | 1996-10-17 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27481596A JP3948535B2 (ja) | 1996-10-17 | 1996-10-17 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125808A true JPH10125808A (ja) | 1998-05-15 |
| JP3948535B2 JP3948535B2 (ja) | 2007-07-25 |
Family
ID=17546958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27481596A Expired - Fee Related JP3948535B2 (ja) | 1996-10-17 | 1996-10-17 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3948535B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507682A (ja) * | 2002-11-26 | 2006-03-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 横方向ドープチャネルの製造方法 |
-
1996
- 1996-10-17 JP JP27481596A patent/JP3948535B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507682A (ja) * | 2002-11-26 | 2006-03-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 横方向ドープチャネルの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3948535B2 (ja) | 2007-07-25 |
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