CN100414708C - 制造横向掺杂沟道的方法和半导体单元的阵列 - Google Patents

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Abstract

本发明披露了一种横向掺杂沟道，特别是在半导体内存单元的MOSFET中。将第一掺杂材料(210)大致垂直地植入于邻近一栅极结构的区域(220)内。扩散制造过程将第一掺杂材料扩散到该栅极结构下面的沟道区域内。将第二掺杂材料(240)大致垂直地植入于邻近栅极结构的区域(220)内。第二植入形成源极/漏极区域(250)并且可能终止该沟道区域。该沟道区域于是包含横向非均匀掺杂轮廓，该轮廓有利地减轻该短沟道效应并且高度地补偿在沟道长度中的制造过程变化。内存单元可为浮动栅极或氮化物(SONOS)非易失性内存。

Description

制造横向掺杂沟道的方法和半导体单元的阵列
技术领域
本发明主要涉及亚微米金属氧化物半导体设计。更确切地说，本发明提供横向掺杂沟道，以改善短沟道效应。
背景技术
闪存为一种具有许多所需的特性的半导体计算机内存。就像非易失性的ROM只读存储器，其意味着该内存的内容在没有施加电源的情形下稳定并且可予以保存。
闪存装置已经在电子装置市场上获得广泛的商业成功。闪存单元超越ROM的主要优点在于闪存的内存内容可以在制造该装置以后被改变。闪存已发现可使用于许多类型的计算机中，包括台式机、移动电话与手提电脑。闪存同样可广泛地使用于数码相机与便携式数字音乐播放器，例如″MP3″播放器。
除了直接的快闪储存应用以外，例如在影像照相机中，基于闪存的储存装置在许多应用中正在取代转动磁盘，一般称为硬式磁盘驱动器。相对于硬式磁盘驱动器，闪存显然更坚固、更安静、功率更低，而且就某些密度方面而言，基于闪存的装置可能比可比较的硬式磁盘驱动器还小。
图1A显示在现有技术中已被人熟知的内存单元10。区域14为内存单元10的漏极与/或源极区域。他们可替换地作为源极与/或漏极。控制栅极16使用来控制内存单元10的操作。沟道区域17形成于源极/漏极区域14之间。特征尺寸18为可由特定半导体制造过程所产生的最小结构的额定尺寸。在这种类型的内存单元中，栅极16宽度与沟道17长度基本上大概对应于特征尺寸18。
内存单元10可能是″浮动栅极″单元或者氮化物只读存储器(NROM)单元的两种一般类型非易失性内存的其中一种。在浮动栅极单元中，栅极堆栈层12B基本上是传导性的多晶硅。层12A与12C为与一般称之为浮动栅极的栅极层12B绝缘或者″浮动″的绝缘材料。浮动栅极12B为内存单元10的储存组件。
基于氮化硅的闪存相对于以它的浮动栅极与隧道氧化物为基础的闪存来说会具有许多优点。就可使用的每单位区域的单元数目来说，硅-氧化物-氮化物-氧化物-硅(SONOS)可能非常致密，而且它相对于浮动栅极内存会需要较少的制造过程步骤。此外，它可以与标准的静态随机存取存储器(SRAM)制造技术轻易地集成。使用SONOS装置的进一步优点在于它们适合需要大温度变化与辐射硬化的应用。SONOS堆栈为一栅极介电质堆栈，其由单层多晶硅、三重堆栈ONO(氧化物-氮化物-氧化物)栅极介电质层与金属氧化半导体(MOS)沟道17所组成。ONO结构可能由隧道氧化物12A、氮化物内存储存层12B与氧化物阻挡层12C所组成。
闪存装置基本上以排成行列的许多引用单个单元(例如单元10)的阵列来构成。基本上，在各行诸单元的控制栅极(例如图1的控制栅极16)连接到一系列的字线，从而形成可通过选定相应字线来存取的单个行单元。同样地，在各列单元的漏极与/或源极(例如区域14)连接到一系列的位线，从而形成可通过选定相应位线而存取的单个列单元。
内存装置制造商总是希望以较低成本来提供较多数量的内存。目前来说，加州的AMD公司已经开发出一种以MIRROR BITTM基于氮化物的闪存只读存储器(ROM)，该ROM会对每一以氮化物层12B物理上隔开的内存单元10储存多个位。这种每单元储存多个位会增加内存装置的储存密度，从而减少每一储存位的成本。
为了读取储存于内存单元10″左边″部分的位，将字线引入到大约4.5伏特的读取电压，并且将位线接地。节点14A(区域14的″左边″实例)的功能如同该单元的源极，而电流则从功能如同漏极的节点14B，经过予以接地的位线，流到节点14A。连接到位线的感测逻辑可说明该电流量的大小(该电流量受到储存于氮化物栅极层12B的电荷量影响，以决定是否将位储存于单元10的″左边″部分)。
为了读取储存于内存单元10″右边″部分的位，乃将字线引入到大约4.5伏特的读取电压，并且将位线接地。节点14B(区域14的″右边″实例)的功能如同该单元的源极，而电流则从功能如同漏极的节点14A，经过予以接地的位线，流到节点14B。连接到位线的感测逻辑可说明该电流量的大小(该电流量受到储存于氮化物栅极层12B的电荷量影响，以决定是否将位储存于单元10的″右边″部分)。
为了将一位写入(或编程到)内存单元10的″左边″部分，将一线引导到大约9.5伏特的编程电压，并将一位线接地并充当做源极。电流从该字线流出，经过节点14A，而流入位线内。该电流导致电荷热载流子注入到物理上邻近节点14A的SONOS堆栈的氮化物层内。
为了将一位写入(或编程到)内存单元10的″右边″部分，将一线引导到大约9.5伏特的编程电压，并将一位线接地并充当做源极。电流从该字线流出，经过节点14B，而流入位线内。该电流导致电荷热载流子注入到物理上邻近节点14B的SONOS堆栈氮化物层内。
为了得到较低内存成本而采用的另一主要方法是全行业采用的持续减少半导体特征尺寸。通过使诸如信号线与晶体管的细微结构更小，有更多的内存装置可能置于一特定的芯片区域，其导致较低的制造成本。
然而，当将特征尺寸18减少到例如大约0.3微米以及更小时，该沟道长度亦同样会减少。当沟道长度生长较短时，阈值电压则会开始减少，而且漏电流会增加。这些效应一般在半导体技艺中称为″短沟道效应″。由于在没施加电力的情况下闪存具有保留信息的能力，所以当闪存已经为例如手机的非常低功率的应用中被广泛使用的时候，在闪存装置中，漏电流的增加则会特别麻烦。漏电流的增加可能会明显有害地影响闪存装置以及使用该闪存装置的产品的全部功率耗损。因此，已经投入了非常多的研发努力以图减轻短沟道效应。
减轻该短沟道效应的一公知方法是具有非均匀的横向(如图1所描述的水平方向)掺杂特性曲线。掺杂特性曲线20示出了这一非均匀横向掺杂特性曲线。在靠近源极/漏极区域14的沟道区域17部分，掺杂材料的浓度很高，例如在大约1×1017至5×1018原子数/立方厘米的范围里。在沟道区域17的″中间″部分，掺杂材料的浓度比非工程用沟道(non-engineered channel)的掺杂浓度还低。横向非均匀沟道在补偿源自制造过程变化的沟道长度变化上特别有效。假如该沟道长度增加的话，低掺杂浓度的″中间″沟道的长度则会增加，这种情形倾向于使阈值电压固定不变。同样地，假如将该沟道长度缩短的话，该″中间″沟道则会缩短，如此增加高掺杂浓度的末端区域的影响，这种情形再度倾向于使阈值电压固定不变。
在MOS装置中产生这一非均匀横向沟道的主要以及公知方法包含斜角注入。一般包含一微粒种类(原子、分子或原子簇)的聚焦离子束25被聚束到半导体材料中。为了将各颗粒注入于例如层12A、12B、12C与16的栅极堆栈以下，该聚焦离子束则自该晶圆法线偏斜一角度″θ″26。掺杂可能以许多角度来实施。通过控制许多已知的制程变量，包括例如掺杂物种类、射束能量、角度与时间，一希望的掺杂轮廓(profile)可能产生于沟道区域17中。
巨量的内存集成电路包含大量的内存单元10，其尽可能靠近地放在一起，以增加储存的密度并且减少成本。图1B说明作为较大内存阵列的一部分的内存单元10的三个实例。除了上述对应栅极宽度与沟道宽度的特征尺寸18以外，特征尺寸18此外还同时对应在较大阵列内存储器单元10的实例之间的间隔。再者，内存单元10的栅极结构延伸于第三维，亦即延伸入并且延伸出所绘图的纸张。
不幸的是，当特征尺寸18例如减小到0.2微米以及更小时，斜角θ26则由于与邻近该目标的结构的射束干扰/障碍而受限，该目标例如是邻近内存单元的栅极堆栈。结果，为了得到非均匀横向沟道的优点，则必须研发出构建这一沟道的新技术。
半导体制造过程设备极其昂贵。基本的半导体制造过程步骤，例如注入与扩散，其基本上需要长期的研发与大规模的鉴定测试。对短沟道效应的任何解决办法应该在无需改造建立好的工具与技术的情形下与既存的半导体制造过程与设备兼容。
因此需要避免在内存单元的致密单元中产生短沟道效应。进一步需要的乃是以与公知方法兼容且互相利用的方式来避免短沟道效应，以将短沟道效应最小化。为了上述需求，更进一步的需要则会以现存的半导体制造过程与设备而来得到，无需将架构好的工具与技术改造。
发明内容
本发明的具体实施例提供避免短沟道效应产生于致密的内存单元阵列的方法。本发明的另一个具体实施例以与现有技术兼容且互相利用的方式来避免短沟道效应的产生，以最小化短沟道效应。本发明的又一个具体实施例提供以现有的半导体制造过程与设备来达到上述的解决方案，而无需改造构建好的工具与技术。
本发明披露了一种制造横向掺杂沟道的方法，包含：第一掺杂材料大致垂直地注入于邻近一栅极结构的区域内。一扩散制造过程将第一掺杂材料扩散入在该栅极结构下方的沟道区域内。第二掺杂材料则大致垂直地注入于邻近一栅极结构的区域内。第二注入形成源极/漏极区域并且可能使该沟道区域终止，其中该源极/漏极区域的电荷特性会大致受到该第二掺杂材料所控制。该沟道区域于是包含横向非均匀掺杂轮廓，该轮廓能有利地减缓该短沟道效应，并且能高度有利地补偿沟道长度中的制造过程变化。
本发明还披露了一种基本类似的半导体单元的阵列，包含：两个或更多个基本类似的半导体单元，其中该两个或更多个基本类似的半导体单元的每一个均包含一栅极结构与一沟道区域；其中该栅极结构的高度会妨碍该沟道区域的斜角注入；以及其中该沟道区域包含一横向掺杂沟道，其中该横向掺杂沟道由以下方法形成，该方法包含：将第一掺杂材料大致垂直地注入于邻近该栅极结构的区域内；将该第一掺杂材料扩散到在该栅极结构下面的该沟道区域内；以及将第二掺杂材料大致垂直地注入于邻近该栅极结构的该区域内，以形成一源极/漏极区域，其中该源极/漏极区域的电荷特性会大致受到该第二掺杂材料所控制。
本发明还披露了一种制造一横向掺杂沟道的方法，包含：将第一掺杂材料大致垂直地注入于邻近一栅极结构的区域内；构建邻近该栅极结构的间隔物；以及将第二掺杂材料大致垂直地注入于邻近该栅极结构的该区域内，以形成一源极/漏极区域，其中该间隔物实质上避免该第二掺杂材料注入于基本在该间隔物下面的区域内，其中该源极/漏极区域的电荷特性会大致受到该第二掺杂材料所控制。
附图说明
图1A显示在现有技术中公知的内存单元。
图1B显示作为较大内存阵列一部分的内存单元的三个实例。
图2A、图2B与图2C显示一种根据本发明具体实施例的一制造横向掺杂沟道的方法。
图2D显示根据本发明具体实施例的一横向掺杂沟道。
图3显示一种根据本发明具体实施例的一制造横向掺杂沟道的方法的制造过程。
图4A、图4B与图4C显示一种根据本发明具体实施例的另一制造横向掺杂沟道的方法。
图4D显示根据本发明具体实施例的另一横向掺杂沟道。
图5显示一种根据本发明具体实施例的另一制造横向掺杂沟道的方法的制造过程。
具体实施方式
在本发明横向掺杂沟道的下述详细说明中，将披露各种特定的细节，以有助于完全理解本发明。然而，本领域技术人员应该理解，可在没有这些特定细节或者其等同物的情形下实施本发明。在其它的情况中，已知的方法、步骤、组件与电路将不再予以详细说明，以免不必要地混淆了本发明的目的。
横向掺杂沟道
本发明的具体实施例将在闪存装置的设计与操作背景下说明。然而应当理解的是，可将本发明的各具体实施例应用于电子设计与操作的其它领域。
图2A至图2C显示一种制造根据本发明具体实施例而设计的横向掺杂沟道的方法。图2A显示作为较大内存阵列的一部分的内存单元10的三个实例。能够令人理解的是，单元10之间的间隔(如图1A与图2D所示，基本上大概对应制造过程特征尺寸18)结合栅极结构的高度会使形成横向掺杂沟道的公知方法(例如斜角的注入)不可行或者在商业上无生存力。
将例如硼的第一掺杂材料210大致垂直地注入于邻近一栅极结构的区域内，该栅极结构包含控制栅极16、绝缘层12A与12C以及储存组件(层)12B。高掺杂浓度区域220形成于邻近栅极结构的区域中。区域220则例如可能具有高浓度的P型电荷载流子。
随后，根据本发明一具体实施例，例如通过在摄氏800至950度的温度上烘烤半导体晶圆大约15分钟而来进行一扩散操作。图2B显示被扩散的第一掺杂材料的区域230。能够令人理解的是，该掺杂材料在栅极结构部分的下面扩散。例如，在该栅极结构下面的一区域部分230可能具有增加浓度的P型掺杂物。优选的是，已知的制造过程变量，例如温度、压力与时间会受到控制，以使得扩散将掺杂材料运送到该栅极结构下方距该栅极结构一有利的距离。基本上，限制扩散以便在该扩散过程中，直接在该栅极结构下面的该区域的中间部分能够接收极少或者接收不到掺杂材料。
在图2C中，根据本发明的具体实施例，例如砷的第二掺杂材料240大致垂直地注入于邻近该栅极结构的区域内。此注入形成具有高浓度第二掺杂材料的区域250。区域250可能例如具有高浓度的N型电荷载流子。令人理解的是，由于该注入的大致垂直特性，形成于栅极结构下的区域部分230基本上不受到这种注入影响，并且维持它们先前的特性。优选的是，例如射束能量与掺杂浓度的已知制造过程变量会受到控制，以便使区域250的电荷载流子特性能够实质地由第二掺杂材料240所控制。例如，假如第一掺杂材料210是P型材料，而第二掺杂材料240是N型材料的话，那么接在第二掺杂以后的掺杂区域应该会具有N型特性。
图2D显示根据本发明具体实施例而设计的横向掺杂沟道。源极/漏极区域14部分地通过第二掺杂材料的注入所形成。源极/漏极区域14可能主要是N型区域。沟道区域17包含靠近栅极结构边缘的凸出物的区域部分230以及基本不受此处所说明的制造过程影响的中间部分。沟道区域17可能主要是P型区域。图2D的掺杂特性曲线260显示示范性掺杂浓度与沟道区域17的沟道长度的关系。
根据本发明的具体实施例，一个有益的结果是，内存单元10包含横向非均匀掺杂沟道。这一沟道可有利地克服具有精细制造几何结构的半导体所常见的短沟道效应。横向非均匀沟道在补偿源自制造过程变化性的沟道长度变化上特别有利。假如该沟道长度增加的话，低掺杂浓度的″中间″沟道的长度则会增加，其倾向于维持阈值电压不变。同样地，假如将该沟道长度缩短的话，″中间″沟道则会缩短，将增加高掺杂浓度末端区域的影响，这同样倾向于维持阈值电压不变。
再者，本发明具体实施例可能例如通过把栅极结构用作障板而予以自动校准。结果，在例如斜角注入的现有技术在其它方面可行的情形中，本发明的具体实施例可能是有利的。
应该理解的是，虽然此处已经说明了NMOS装置，但是本发明的具体实施例同样适合PMOS装置。与PMOS装置一起使用的材料的选择，例如掺杂物，是本领域所公知的。
图3显示一种制造根据本发明具体实施例而设计的横向掺杂沟道的方法的制造过程300。
在步骤310中，将例如硼的第一掺杂材料大致垂直地注入于邻近栅极结构的区域内，该栅极结构可能例如包含图1A的控制栅极16、绝缘层12A与12C以及储存组件(层)12B。由于该掺杂，高掺杂浓度的区域形成于邻近该栅极结构的区域中。这些区域可能例如具有高浓度的P型电荷载流子。
在步骤320中，根据本发明的具体实施例，扩散操作例如通过在大约摄氏800至950度烘烤半导体晶圆达约15分钟而进行。令人理解的是，掺杂材料能够扩散于部分栅极结构的下面。例如，在该栅极结构下面的区域部分可能具有增加浓度的P型载流子。优选的是，已知的制造过程变量(例如温度、压力与时间)会受到控制，以使得扩散将将掺杂材料运送到该栅极结构下一有利的距离。基本上，该扩散会受到限制，以使得在该扩散制造过程中，直接在栅极结构下的区域的中间部分会收到极少或者没收到掺杂材料。
在步骤330中，根据本发明的具体实施例，将例如砷的第二掺杂材料大致垂直地注入于邻近该栅极结构的区域内。这种注入形成邻近该栅极结构的一掺杂材料区域，其具有高浓度的第二掺杂材料。该区域可能例如具有高浓度的N型电荷载流子。应该理解的是，由于该注入的大致垂直特性，形成于该栅极结构下面的扩散区域部分基本上不受这种注入所影响，而且维持它们先前的特性，例如P型特性。优选的是，例如射束能量与掺杂浓度的已知制造过程参数会受到控制，以使得邻近该栅极结构的区域的电荷载流子特性会大致受到第二掺杂材料所控制。例如，假如第一掺杂材料是P型材料，而且第二掺杂材料是N型材料的话，那么在第二掺杂以后，受到掺杂的区域应该会具有N型特性。
图4A至图4C示出了一种根据本发明具体实施例而设计的制造横向掺杂沟道的方法。图4A显示作为较大内存阵列的一部分的内存单元10的三个实例。能够令人理解的是，单元10之间的间隔(如图1A所示，基本上大概对应制造过程特征尺寸18)结合栅极结构的高度，其会使形成横向掺杂沟道的公知方法，例如会使斜角的注入不可行或者在商业上无生存力。
将例如硼的第一掺杂材料510大致垂直地注入于邻近栅极结构的区域内，该栅极结构包含控制栅极16、绝缘层12A与12C以及储存组件(层)12B。高掺杂浓度区域520形成于邻近栅极结构的区域中。区域520可能例如具有高浓度的P型电荷载流子。
接着，如图4B所示，根据本发明的具体实施例，间隔物525沿着栅极结构的诸壁而建构。例如，可将一氮化物或者氧化物层沉积并且将一部分蚀刻，以形成间隔物525。
在图4C中，根据本发明的具体实施例，将例如砷的第二掺杂材料540大致垂直地注入于邻近该栅极结构的区域内。间隔物540的作用如同障板，其实质避免材料540注入于间隔物540下面的区域中。这种注入形成具有高浓度第二掺杂材料的区域550。区域550可能例如具有高浓度的N型电荷载流子。应该理解的是，由于该注入的大致垂直特性，形成于间隔物540下面的区域部分520基本不受此注入所影响，而且还能维持它们先前的特性。优选的是，例如射束能量与掺杂浓度的已知制造过程变量会受到控制，以使得区域550的电荷载流子特性大致会受到第二掺杂材料540所控制。例如，假如第一掺杂材料510是P型材料，而第二掺杂材料540是N型材料的话，那么在第二掺杂之后的掺杂区域则应该具有N型特性。
图4D显示出根据本发明的一具体实施例而设计的横向掺杂沟道。源极/漏极区域514部分地借着第二掺杂材料的注入而形成。源极/漏极区域514可能主要是N型区域。沟道区域517包含实质在间隔物525下面以及靠近栅极结构边缘的凸出物的区域部分520，以及基本不受此处所说明的制造过程影响的中间部分。沟道区域517可能主要是P型区域。图4D的掺杂特性曲线560显示沟道区域517的示范性掺杂浓度以及沟道长度。
有利的是，根据本发明的具体实施例，内存单元10包含一横向非均匀掺杂沟道。这一沟道可有利地克服为具有精细制造几何结构的半导体所常见的短沟道效应。横向非均匀沟道在补偿源自制造过程变化性的沟道长度变化上特别有利。假如该沟道长度增加的话，低掺杂浓度的″中间″沟道的长度则会增加，其倾向于维持阈值电压不变。同样地，假如将该沟道长度缩短的话，″中间″沟道则会缩短，将增加高掺杂浓度末端区域的影响，这同样倾向于维持阈值电压不变。
再者，本发明具体实施例可例如通过把栅极与间隔物525结构当作障板而予以自动校准。结果，在例如斜角注入的现有技术在其它方面可实施的情形中，本发明的具体实施例可能有益。
应该理解的是，根据本发明一具体实施例，沟道区域517可能比额定最小特征尺寸18还长。沟道区域517的长度可能增加超过栅极结构宽度的间隔物525两边的大概宽度。通过使该沟道物理上较不短，此增加的沟道长度可能进一步有利地减轻短沟道效应。
应该理解的是，虽然此处已经说明了NMOS装置，但是本发明的具体实施例也同样适用于PMOS装置。与PMOS装置一起使用的材料的选择，例如掺杂物，是在半导体技术领域所公知的。
图5说明一种根据本发明具体实施例而设计的制造横向掺杂沟道的方法的制造过程600。
在步骤610中，将例如硼的第一掺杂材料大致垂直地注入于邻近栅极结构的区域内，该栅极结构可能例如包含图1A的控制栅极16、绝缘层12A与12C以及储存组件(层)12B。由于该掺杂，高掺杂浓度的区域形成于邻近该栅极结构的区域中。这些区域可能例如具有高浓度的P型电荷载流子。
在步骤620中，间隔物邻近栅极结构被构建。诸如图4B的间隔物525的各间隔物可能由受到选择性蚀刻的氮化物层所构建。
在步骤630中，根据本发明的具体实施例，将例如砷的第二掺杂材料大致垂直地注入于邻近该栅极结构的区域内。在步骤620中所构建的间隔物540的作用如同障板，其避免第二掺杂材料实质注入于间隔物下面的区域中。这种注入形成具有高浓度的第二掺杂材料的一掺杂材料区域。该区域可能例如具有高浓度的N型电荷载流子。应该理解的是，由于该注入的大致垂直特性，形成于间隔物下面的区域部分基本不受此注入所影响，而且还能维持它们先前的特性，例如P型特性。优选的是，例如射束能量与掺杂浓度的已知制造过程参数会受到控制，以使得邻近该栅极结构的区域的电荷载流子特性会实质受到第二掺杂材料所控制。例如，假如第一掺杂材料是P型材料，而第二掺杂材料是N型材料的话，那么在第二掺杂之后的掺杂区域则应该具有N型特性。
进行横向掺杂沟道的这种新设计与方法能够使特征尺寸减少以及使内存单元密度增加并且可能减少生产成本。这些有利的结果允许具有较低功率耗损的较便宜的内存装置，其使实施本发明的具体实施例的使用者拥有具竞争性的优势。
本发明的具体实施例提供一方法以避免在内存单元的致密阵列中产生短沟道效应。本发明的进一步具体实施例免除在与现有方式兼容以及互相利用的方式中产生短沟道效应，以将短沟道效应最小化。本发明的更进一步具体实施例提供以现有的半导体制造过程与装置获得上述的解决方案，而不需要改造建构好的工具与技术。
以上披露了本发明的优选具体实施例，横向掺杂沟道。虽然本发明已经以特定具体实施例进行说明，但是应该理解的是，本发明将不受限于这些具体实施例，其保护范围根据所附权利要求来界定。

Claims (9)

1. 一种制造横向掺杂沟道的方法，包含：
将第一掺杂材料垂直地注入(310)于邻近一栅极结构的区域内；
将该第一掺杂材料扩散(320)到在该栅极结构下面的一沟道区域内；以及
将第二掺杂材料垂直地注入(330)于邻近一栅极结构的该区域内，以形成一源极区域以及一漏极区域，其中该源极区域以及该漏极区域的电荷特性会受到该第二掺杂材料所控制。
2. 根据权利要求1所述的制造横向掺杂沟道的方法，其中该横向掺杂沟道为内存半导体单元的一部分。
3. 根据权利要求2所述的方法，其中该内存半导体单元为非易失性。
4. 根据权利要求3所述的方法，其中该内存半导体单元包含当作一储存组件的氮化物层(12c)。
5. 一种半导体单元的阵列，包含：
两个或更多个半导体单元(10)，其中该两个或更多个半导体单元的每一个均包含一栅极结构与一沟道区域(17)；
其中该栅极结构的高度会妨碍该沟道区域的斜角注入；以及
其中该沟道区域包含一横向掺杂沟道，其中该横向掺杂沟道由以下方法形成，该方法包含：
将第一掺杂材料垂直地注入(310)于邻近该栅极结构的区域内；
将该第一掺杂材料扩散(320)到在该栅极结构下面的该沟道区域内；以及
将第二掺杂材料垂直地注入(330)于邻近该栅极结构的该区域内，以形成一源极区域以及一漏极区域，其中该源极区域以及该漏极区域的电荷特性会受到该第二掺杂材料所控制。
6. 根据权利要求5所述的半导体单元的阵列，其中该第一掺杂材料为P型掺杂材料。
7. 根据权利要求5所述的半导体单元的阵列，其中该第二掺杂材料为N型掺杂材料。
8. 一种制造一横向掺杂沟道的方法，包含：
将第一掺杂材料垂直地注入(320)于邻近一栅极结构的第一区域内以及于邻近该栅极结构的第二区域内，其中该第一掺杂材料为P型掺杂材料；
构建邻近该栅极结构的间隔物(525)；以及
将第二掺杂材料垂直地注入(330)于邻近该栅极结构的该第一区域内以及于邻近该栅极结构的该第二区域内，以分别形成一源极区域以及一漏极区域，其中该间隔物避免该第二掺杂材料注入于在该间隔物下面的区域内，其中该源极区域和该漏极区域的电荷特性会受到该第二掺杂材料所控制，其中该第二掺杂材料为N型掺杂材料，且其中该间隔物下面的区域内的主要掺杂材料维持为该第一掺杂材料。
9. 根据权利要求8所述的制造一横向掺杂沟道的方法，其中该横向掺杂沟道为内存半导体单元的一部分。
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