JPH05259474A - フラッシュｅ２ ｐｒｏｍと併用するｐ型多結晶シリコン浮動ゲート - Google Patents
フラッシュｅ２ ｐｒｏｍと併用するｐ型多結晶シリコン浮動ゲートInfo
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- JPH05259474A JPH05259474A JP4352627A JP35262792A JPH05259474A JP H05259474 A JPH05259474 A JP H05259474A JP 4352627 A JP4352627 A JP 4352627A JP 35262792 A JP35262792 A JP 35262792A JP H05259474 A JPH05259474 A JP H05259474A
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- G11—INFORMATION STORAGE
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 正に帯電された多数キャリアのＶγ調節注入
を必要としないＰＲＯＭデバイスを提供すること。 【構成】 Ｐ型多結晶シリコンを含むチャネル（２２）
領域と浮動ゲート（１０）を含むＥ2 ＰＲＯＭ設計につ
いて説明してある。Ｐ型材料の間のワーク機能差は効果
的にそのトランジスターの閾値電圧を高める。これはホ
ウ素のＶγ調節注入に対する必要性を軽減する。閾値電
圧をセットするホウ素の如き材料の注入については注入
イオン化と接合（アバラシェ）破壊といった問題と関係
のあることが知られている。これら２つの望ましくない
効果は本発明を含むデバイスにより減少又無くすことが
出来る。任意のリンを基板内に注入することでＶγを所
望レベル迄下げることが出来る。
を必要としないＰＲＯＭデバイスを提供すること。 【構成】 Ｐ型多結晶シリコンを含むチャネル（２２）
領域と浮動ゲート（１０）を含むＥ2 ＰＲＯＭ設計につ
いて説明してある。Ｐ型材料の間のワーク機能差は効果
的にそのトランジスターの閾値電圧を高める。これはホ
ウ素のＶγ調節注入に対する必要性を軽減する。閾値電
圧をセットするホウ素の如き材料の注入については注入
イオン化と接合（アバラシェ）破壊といった問題と関係
のあることが知られている。これら２つの望ましくない
効果は本発明を含むデバイスにより減少又無くすことが
出来る。任意のリンを基板内に注入することでＶγを所
望レベル迄下げることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスの分野に
関するものである。更に詳細には、Ｐ型浮動ゲートとＰ
型基板の間の相互作用に起因するイオン化と接合（アバ
ランシェ）破壊に影響を与えるべく抵抗率を高める電気
的に消去可能なプログラマブル・リード・オンリー・メ
モリー（Ｅ2 ＰＲＯＭ）用のセル構造について説明す
る。本発明の構造は特にフラッシュＥ2 ＰＲＯＭの製造
に有用である。
関するものである。更に詳細には、Ｐ型浮動ゲートとＰ
型基板の間の相互作用に起因するイオン化と接合（アバ
ランシェ）破壊に影響を与えるべく抵抗率を高める電気
的に消去可能なプログラマブル・リード・オンリー・メ
モリー（Ｅ2 ＰＲＯＭ）用のセル構造について説明す
る。本発明の構造は特にフラッシュＥ2 ＰＲＯＭの製造
に有用である。
【０００２】
【従来の技術】消去可能なプログラマブル・リード・オ
ンリー・メモリー（ＥＰＲＯＭ），電気的に消去可能な
プログラマブル・リード・オンリー・メモリー（Ｅ2 Ｐ
ＲＯＭ）、フラッシュＥ2 ＰＲＯＭ（以後、集合的にＰ
ＲＯＭと称する）には延長時間にわたりリフレッシュ無
しに電荷を保持出来るようにする多くの構造がある。図
１はＰＲＯＭアレイの平面図を示し、図２は図１の「Ａ
Ａ」における横断面を示し、図３は図１の「ＢＢ」にお
ける横断面を示す。電荷自体は酸化物層１２で全ての辺
が包囲された多結晶シリコン（以後、多結晶と称す）の
構造である多結晶１又はＰ１とも称する「浮動ゲート」
１０上に蓄えられる。このＰ１構造に重なり且つ平行な
関係にて他の多結晶構造、即ち「制御ゲート」１４又は
Ｐ２が位置付けてある。Ｐ１層の下方には２つのＮ＋接
合部があり、一方のＮ＋接合部はトランジスター・ソー
ス１６として機能し、他方のＮ＋接合部はドレーン１８
として作用し、これらはＰ型基板２０内に注入される。
トランジスター・ソース１６とドレーン１８の間のＰ型
基板２０の部分はチャネル２２である。このセルは多結
晶の２つのゲートを備えたエンハンスメント型Ｎチャネ
ル金属酸化物半導体電界効果型トランジスター（ＭＯＳ
ＦＥＴ）と同様に機能する。
ンリー・メモリー（ＥＰＲＯＭ），電気的に消去可能な
プログラマブル・リード・オンリー・メモリー（Ｅ2 Ｐ
ＲＯＭ）、フラッシュＥ2 ＰＲＯＭ（以後、集合的にＰ
ＲＯＭと称する）には延長時間にわたりリフレッシュ無
しに電荷を保持出来るようにする多くの構造がある。図
１はＰＲＯＭアレイの平面図を示し、図２は図１の「Ａ
Ａ」における横断面を示し、図３は図１の「ＢＢ」にお
ける横断面を示す。電荷自体は酸化物層１２で全ての辺
が包囲された多結晶シリコン（以後、多結晶と称す）の
構造である多結晶１又はＰ１とも称する「浮動ゲート」
１０上に蓄えられる。このＰ１構造に重なり且つ平行な
関係にて他の多結晶構造、即ち「制御ゲート」１４又は
Ｐ２が位置付けてある。Ｐ１層の下方には２つのＮ＋接
合部があり、一方のＮ＋接合部はトランジスター・ソー
ス１６として機能し、他方のＮ＋接合部はドレーン１８
として作用し、これらはＰ型基板２０内に注入される。
トランジスター・ソース１６とドレーン１８の間のＰ型
基板２０の部分はチャネル２２である。このセルは多結
晶の２つのゲートを備えたエンハンスメント型Ｎチャネ
ル金属酸化物半導体電界効果型トランジスター（ＭＯＳ
ＦＥＴ）と同様に機能する。
【０００３】ＰＲＯＭをプログラム処理する多くの方法
がある。一つの技法では例えば１２Ｖといった電位差を
制御ゲート上に与える。同時に、例えば、８Ｖの電圧パ
ルスをソースとドレーンの間に与える。制御ゲート上の
高い正電圧が絶縁酸化物内に電界を確立する。この電界
は高いドレーン電圧と制御ゲート電圧が原因でトランジ
スターのいわゆる「アバランシェ破壊」から生じる電子
を引き寄せ、これらの電子を浮動ゲートに向かって加速
し、そこで電子が酸化物を通って入る。このようにして
浮動ゲートが荷電され、その蓄積される荷電がトラップ
されるようになる。
がある。一つの技法では例えば１２Ｖといった電位差を
制御ゲート上に与える。同時に、例えば、８Ｖの電圧パ
ルスをソースとドレーンの間に与える。制御ゲート上の
高い正電圧が絶縁酸化物内に電界を確立する。この電界
は高いドレーン電圧と制御ゲート電圧が原因でトランジ
スターのいわゆる「アバランシェ破壊」から生じる電子
を引き寄せ、これらの電子を浮動ゲートに向かって加速
し、そこで電子が酸化物を通って入る。このようにして
浮動ゲートが荷電され、その蓄積される荷電がトラップ
されるようになる。
【０００４】浮動ゲートを荷電状態から荷電されていな
い状態に戻す目的から、これらの電子が基材に戻され
る。ＥＰＲＯＭにおいては、これは或るエネルギー状態
を通って電子を励起する紫外線で達成され、電子は酸化
物を通過し、次第に戻ることが出来る。Ｅ2 ＰＲＯＭに
おいては、この励起は電界で達成される。
い状態に戻す目的から、これらの電子が基材に戻され
る。ＥＰＲＯＭにおいては、これは或るエネルギー状態
を通って電子を励起する紫外線で達成され、電子は酸化
物を通過し、次第に戻ることが出来る。Ｅ2 ＰＲＯＭに
おいては、この励起は電界で達成される。
【０００５】アレイ内の多数のトランジスターに共通し
ているＰＲＯＭアレイを構成する構造が多数存在してい
る。図１はトランジスター・ソース１６、ドレーン１
８、桁ライン２４、浮動ゲート１０、浮動ゲート１０上
を通過する際制御ゲート１４を形成する制御又は「ワー
ド」ライン２６を示すアレイの平面図である。フィール
ド酸化物３０の領域が散在している「活性エリア」２８
も点線で示してある。単一のワード・ライン２６はカラ
ム内の全てのトランジスターに対して制御ゲート１４と
して作用する単一カラム内の全てのトランジスターに共
通している。ワード・ラインが選択されると、このワー
ド・ラインはカラム内の全てのトランジスターを励起す
る。制御ライン２６と平行に走っているソース領域たる
トランジスター・ソース１６は２つの隣接するカラム内
の全てのトランジスターに共通している。個々のトラン
ジスターのドレーン１８は隣接するカラム内の２つのト
ランジスターに共通している。桁（又はビット）ライン
２４は単一列内の全てのトランジスターのドレーン１８
と共通している。
ているＰＲＯＭアレイを構成する構造が多数存在してい
る。図１はトランジスター・ソース１６、ドレーン１
８、桁ライン２４、浮動ゲート１０、浮動ゲート１０上
を通過する際制御ゲート１４を形成する制御又は「ワー
ド」ライン２６を示すアレイの平面図である。フィール
ド酸化物３０の領域が散在している「活性エリア」２８
も点線で示してある。単一のワード・ライン２６はカラ
ム内の全てのトランジスターに対して制御ゲート１４と
して作用する単一カラム内の全てのトランジスターに共
通している。ワード・ラインが選択されると、このワー
ド・ラインはカラム内の全てのトランジスターを励起す
る。制御ライン２６と平行に走っているソース領域たる
トランジスター・ソース１６は２つの隣接するカラム内
の全てのトランジスターに共通している。個々のトラン
ジスターのドレーン１８は隣接するカラム内の２つのト
ランジスターに共通している。桁（又はビット）ライン
２４は単一列内の全てのトランジスターのドレーン１８
と共通している。
【０００６】浮動ゲート１０上に記憶されるデータを読
み取る目的で、その読み取るセルの制御ラインたるワー
ド・ライン２６は例えば選択されたカラム内の全てのト
ランジスターを活性化した状態にする２．５Ｖ乃至３．
５Ｖの値にすることで励起される。制御ゲートたるワー
ド・ライン２６に適用される当該電圧は「１」状態を保
持するセルのトリップ電圧を越え、「０」を格納するセ
ルのトリップ電圧を下回る。トランジスターをトリップ
させるためトランジスター・チャネル上で要求される電
圧、即ち、「閾値電圧」（Ｖγ）を例えば１Ｖといった
既知電圧にセットする。セルが０にセットされると、−
３Ｖを浮動ゲート１０上に格納することで任意に定めら
れる０にセットされ、３．５Ｖが制御ゲートに適用さ
れ、トランジスター・チャネル上の総合効果はトランジ
スターをトリップさせるのに必要とされる１Ｖ以下であ
る。浮動ゲート１０上に０Ｖを格納することで任意に定
められる１にセルがセットされると、トランジスター・
チャネル上の総合効果はトランジスターを励起させるの
必要な１Ｖを越える。制御ゲートたるワード・ライン２
６が励起された後、その制御ゲートたるワード・ライン
２６に沿った各セルは浮動ゲートが電荷を貯蔵していれ
ばオフ、又はセルが電荷を貯蔵していない場合はオンと
いうセル情報をその個々の桁ライン２４に出力する。読
み取るセルに対応する桁ライン２４上の情報は（図示せ
ざる）検出増幅器で得られ、各桁ラインに対する検出増
幅器で得られる。
み取る目的で、その読み取るセルの制御ラインたるワー
ド・ライン２６は例えば選択されたカラム内の全てのト
ランジスターを活性化した状態にする２．５Ｖ乃至３．
５Ｖの値にすることで励起される。制御ゲートたるワー
ド・ライン２６に適用される当該電圧は「１」状態を保
持するセルのトリップ電圧を越え、「０」を格納するセ
ルのトリップ電圧を下回る。トランジスターをトリップ
させるためトランジスター・チャネル上で要求される電
圧、即ち、「閾値電圧」（Ｖγ）を例えば１Ｖといった
既知電圧にセットする。セルが０にセットされると、−
３Ｖを浮動ゲート１０上に格納することで任意に定めら
れる０にセットされ、３．５Ｖが制御ゲートに適用さ
れ、トランジスター・チャネル上の総合効果はトランジ
スターをトリップさせるのに必要とされる１Ｖ以下であ
る。浮動ゲート１０上に０Ｖを格納することで任意に定
められる１にセルがセットされると、トランジスター・
チャネル上の総合効果はトランジスターを励起させるの
必要な１Ｖを越える。制御ゲートたるワード・ライン２
６が励起された後、その制御ゲートたるワード・ライン
２６に沿った各セルは浮動ゲートが電荷を貯蔵していれ
ばオフ、又はセルが電荷を貯蔵していない場合はオンと
いうセル情報をその個々の桁ライン２４に出力する。読
み取るセルに対応する桁ライン２４上の情報は（図示せ
ざる）検出増幅器で得られ、各桁ラインに対する検出増
幅器で得られる。
【０００７】慣用的なフラッシュＥ2 ＰＲＯＭセルにお
いては浮動ゲートと制御ゲート両者がＮ型多結晶から製
造される。基材はソース領域とドレーン領域を形成する
Ｎ＋接合部を有するＰ型導電率である。Ｎ型多結晶を製
造するには、負に帯電した多数キャリアをシリコン内に
導入し、半導体材料を幾分導電性にするヒ素又は燐とい
った原子価４以上の電子（Ｖ族以上）の原子が多結晶構
造にドーピングされる。Ｐ型多結晶を製造するには、正
に帯電した多数キャリアを導入して半導体材料を幾分導
通状態にするホウ素といった原子価４以下の電子（ＩＩ
Ｉ族以下）の原子で多結晶構造のドーピング処理をす
る。多数荷電キャリア形式も導電率形式と称する。
いては浮動ゲートと制御ゲート両者がＮ型多結晶から製
造される。基材はソース領域とドレーン領域を形成する
Ｎ＋接合部を有するＰ型導電率である。Ｎ型多結晶を製
造するには、負に帯電した多数キャリアをシリコン内に
導入し、半導体材料を幾分導電性にするヒ素又は燐とい
った原子価４以上の電子（Ｖ族以上）の原子が多結晶構
造にドーピングされる。Ｐ型多結晶を製造するには、正
に帯電した多数キャリアを導入して半導体材料を幾分導
通状態にするホウ素といった原子価４以下の電子（ＩＩ
Ｉ族以下）の原子で多結晶構造のドーピング処理をす
る。多数荷電キャリア形式も導電率形式と称する。
【０００８】慣用的なＰＲＯＭデバイス上の閾値電圧は
標準的なエンハンスメント注入である「Ｖγ調節注入」
を実施することで所望の電圧に設定される。Ｖγ調節注
入が実施される場合は、トランジスターは例えば０Ｖと
いった低過ぎる電圧でトリップする。これによりトラン
ジスターはトリップすべきでない時にトリップし、かく
して浮動ゲートが実際に格納していない時に電荷を格納
していることを示す。ホウ素を基板内に注入することで
半導体材料は反転しなくなり、かくしてトリップ電圧を
例えば１Ｖ迄高める。
標準的なエンハンスメント注入である「Ｖγ調節注入」
を実施することで所望の電圧に設定される。Ｖγ調節注
入が実施される場合は、トランジスターは例えば０Ｖと
いった低過ぎる電圧でトリップする。これによりトラン
ジスターはトリップすべきでない時にトリップし、かく
して浮動ゲートが実際に格納していない時に電荷を格納
していることを示す。ホウ素を基板内に注入することで
半導体材料は反転しなくなり、かくしてトリップ電圧を
例えば１Ｖ迄高める。
【０００９】Ｖγ調節注入中に、通常ホウ素である材料
がＰ１とＰ２層の形成前にゲート酸化物を通じて基板内
に注入される。この注入によりトランジスター・チャネ
ル領域となるものを含む薄いゲート酸化物で被覆された
全ての基板領域に進入し、Ｐ型ドーピング濃度を高め、
従って、閾値電圧を増加させる。
がＰ１とＰ２層の形成前にゲート酸化物を通じて基板内
に注入される。この注入によりトランジスター・チャネ
ル領域となるものを含む薄いゲート酸化物で被覆された
全ての基板領域に進入し、Ｐ型ドーピング濃度を高め、
従って、閾値電圧を増加させる。
【００１０】
【発明が解決しようとする課題】フラッシュＥ2 ＰＲＯ
Ｍセルには浮動ゲート上の荷電の消去中に生じることが
出来る各種の問題、即ち、閾値電圧を調節するためホウ
素注入から生じる問題がある。これらの問題は（特に、
トランジスターのチャネル領域内における）基板内のホ
ウ素のレベルの増加に伴い増加し、ホウ素レベルの減少
に伴い減少する。
Ｍセルには浮動ゲート上の荷電の消去中に生じることが
出来る各種の問題、即ち、閾値電圧を調節するためホウ
素注入から生じる問題がある。これらの問題は（特に、
トランジスターのチャネル領域内における）基板内のホ
ウ素のレベルの増加に伴い増加し、ホウ素レベルの減少
に伴い減少する。
【００１１】最初の問題である衝撃イオン化はソースと
制御ゲート前後の電圧電位差が増加するのに伴い生じ
る。消去中に、制御ゲートは例えば、０Ｖの低電圧に保
持され、一方、例えば、１５Ｖの高電圧がソース領域に
与えられる。衝撃イオン化中に浮動ゲートとソースが
「短絡」され、これにより浮動ゲートの制御されない消
去が生じ、従って、浮動ゲートの過剰消去（即ち、ディ
プリーション・モード）が発生出来る。メカニズムは知
られていないが、電子が薄いゲート酸化物を通じてソー
スに移動するか又は正孔が浮動ゲートに転送されるもの
と信じられている。デバイス上の他の浮動ゲート上の電
荷は通常の割合で消去し、従って、不均一な消去がトラ
ンジスター・アレイ上で生じる。
制御ゲート前後の電圧電位差が増加するのに伴い生じ
る。消去中に、制御ゲートは例えば、０Ｖの低電圧に保
持され、一方、例えば、１５Ｖの高電圧がソース領域に
与えられる。衝撃イオン化中に浮動ゲートとソースが
「短絡」され、これにより浮動ゲートの制御されない消
去が生じ、従って、浮動ゲートの過剰消去（即ち、ディ
プリーション・モード）が発生出来る。メカニズムは知
られていないが、電子が薄いゲート酸化物を通じてソー
スに移動するか又は正孔が浮動ゲートに転送されるもの
と信じられている。デバイス上の他の浮動ゲート上の電
荷は通常の割合で消去し、従って、不均一な消去がトラ
ンジスター・アレイ上で生じる。
【００１２】発生可能な第２の問題はこれもアバランシ
ェ破壊と称している接合部破壊である。これはソースか
らの電流がアース接続された基板内に分散する場合に生
じる。通常、電界は制御ゲート上の０Ｖとソース上の１
５Ｖから生じ、かくして浮動ゲート上に格納された電荷
をソースに流すことが出来る。接合部破壊が例えば１４
Ｖで生じると、ソース上の電圧は１５Ｖに達することが
出来ず、浮動ゲート上の電荷は消去出来ない。
ェ破壊と称している接合部破壊である。これはソースか
らの電流がアース接続された基板内に分散する場合に生
じる。通常、電界は制御ゲート上の０Ｖとソース上の１
５Ｖから生じ、かくして浮動ゲート上に格納された電荷
をソースに流すことが出来る。接合部破壊が例えば１４
Ｖで生じると、ソース上の電圧は１５Ｖに達することが
出来ず、浮動ゲート上の電荷は消去出来ない。
【００１３】先に掲記した如く、ホウ素又は他の正に帯
電される多数キャリアのＶγ調節注入から生じる衝撃イ
オン化と接合部破壊の望ましくない現象に対して保護す
るＰＲＯＭ設計は望ましい構造であろう。
電される多数キャリアのＶγ調節注入から生じる衝撃イ
オン化と接合部破壊の望ましくない現象に対して保護す
るＰＲＯＭ設計は望ましい構造であろう。
【００１４】
【課題を解決するための手段】本発明の目的は正に帯電
した多数キャリアのＶγ調節注入を要求しないＰＲＯＭ
デバイスを提供することにある。
した多数キャリアのＶγ調節注入を要求しないＰＲＯＭ
デバイスを提供することにある。
【００１５】本発明の他の目的はフラッシュＥ2 ＰＲＯ
Ｍアレイ内の全てのトランジスターを横切って均一な消
去特性を有するＰＲＯＭデバイスを提供することにあ
る。
Ｍアレイ内の全てのトランジスターを横切って均一な消
去特性を有するＰＲＯＭデバイスを提供することにあ
る。
【００１６】本発明の他の目的は消去中に衝撃イオン化
の低減化された可能性を伴うＰＲＯＭデバイスを提供す
ることにある。
の低減化された可能性を伴うＰＲＯＭデバイスを提供す
ることにある。
【００１７】本発明の更に他の目的は消去中にアバラン
シェ破壊の低減化された可能性を伴うＰＲＯＭデバイス
を提供することにある。
シェ破壊の低減化された可能性を伴うＰＲＯＭデバイス
を提供することにある。
【００１８】本発明の更に他の目的は衝撃イオン化とア
バランシェ破壊での問題を有するデバイスが少ないこと
から歩留りの高くなったＰＲＯＭデバイスを提供するこ
とにある。
バランシェ破壊での問題を有するデバイスが少ないこと
から歩留りの高くなったＰＲＯＭデバイスを提供するこ
とにある。
【００１９】本発明のこれらの目的は慣用的なＰ型基板
と慣用的なＮ型の代わりにＰ型導電率を有する本発明の
Ｐ１構造を使用しているＰＲＯＭ設計を通じて実現され
る。ソースとドレーンの導電率形式は制御ゲート（ワー
ド・ライン）の導電率の場合と同様、当技術における開
示内容に従うものである。チャネル領域とその同じ導電
率形式を有する浮動ゲートの結果、トランジスターの閾
値電圧はホウ素若しくは他の同様の材料の基板内へのＶ
γ調節注入を実施せずに増加される。これはＰ型導電率
を有する両構造の間のワーク機能差から得るものであ
る。
と慣用的なＮ型の代わりにＰ型導電率を有する本発明の
Ｐ１構造を使用しているＰＲＯＭ設計を通じて実現され
る。ソースとドレーンの導電率形式は制御ゲート（ワー
ド・ライン）の導電率の場合と同様、当技術における開
示内容に従うものである。チャネル領域とその同じ導電
率形式を有する浮動ゲートの結果、トランジスターの閾
値電圧はホウ素若しくは他の同様の材料の基板内へのＶ
γ調節注入を実施せずに増加される。これはＰ型導電率
を有する両構造の間のワーク機能差から得るものであ
る。
【００２０】
【実施例】図２及び図３はフラッシュＥ2 ＰＲＯＭ設計
の横断面を示す。先行技術のフラッシュＥ2 ＰＲＯＭ設
計とは対比的にフラッシュＥ2 ＰＲＯＭセルのＰ型基板
２０に対して行われるホウ素又は他のＰ型ドーパントの
Ｖγ調節注入がない。
の横断面を示す。先行技術のフラッシュＥ2 ＰＲＯＭ設
計とは対比的にフラッシュＥ2 ＰＲＯＭセルのＰ型基板
２０に対して行われるホウ素又は他のＰ型ドーパントの
Ｖγ調節注入がない。
【００２１】本発明の構造を形成する目的で、半導体材
料のＰ型基板２０が、内部のＮ＋接合部がトランジスタ
ー・ソース１６とドレーン１８の領域を形成した状態で
Ｐ型導電率を有する当技術における開示内容に従って形
成される。基板のこれらの領域が形成された後、Ｐ型多
結晶のブランケット層が基板の表面上に蒸着され、Ｐ１
材料の列を形成すべく食刻処理される。酸化物又は酸化
物ー窒化物ー酸化物（ＯＮＯ）といった材料の絶縁層若
しくは複数個の絶縁層がＰ１列上に形成され、Ｎ型多結
晶のブランケット層がその表面上に蒸着される。基板に
対する食刻はＰ２材料たる制御ゲート１４のカラムを形
成し、一方、又、Ｐ１材料の列を分離した浮動ゲート１
０内に食刻する。例えば、スペーサー、接点等を形成す
るため当技術における開示内容に従ってウエハー処理が
続行する。
料のＰ型基板２０が、内部のＮ＋接合部がトランジスタ
ー・ソース１６とドレーン１８の領域を形成した状態で
Ｐ型導電率を有する当技術における開示内容に従って形
成される。基板のこれらの領域が形成された後、Ｐ型多
結晶のブランケット層が基板の表面上に蒸着され、Ｐ１
材料の列を形成すべく食刻処理される。酸化物又は酸化
物ー窒化物ー酸化物（ＯＮＯ）といった材料の絶縁層若
しくは複数個の絶縁層がＰ１列上に形成され、Ｎ型多結
晶のブランケット層がその表面上に蒸着される。基板に
対する食刻はＰ２材料たる制御ゲート１４のカラムを形
成し、一方、又、Ｐ１材料の列を分離した浮動ゲート１
０内に食刻する。例えば、スペーサー、接点等を形成す
るため当技術における開示内容に従ってウエハー処理が
続行する。
【００２２】閾値電圧は多数の因子による影響を受け、
以下の式で表すことが出来る。 Ｖγ＝ＶFB＋２φf ＋ＳＱＲＴ（２εs εｑＮA （２φf ＋ＶBG））／ＣO ここで、ＶFB＝φ−Ｑf ／ＣO 「ＶFB」はフラット・バンド電圧であり、「２φf 」は
本発明とは無関係である。第３項の「ＳＱＲＴ
（２．．．．））／ＣO 」には本発明の方法で影響され
るチャネル・ドーピング・プロフィール「ＮA 」といっ
た因子及び温度、構造の厚さ等といった本発明に無関係
の他の因子が含まれる。項φmsはＰ１構造とシリコンの
間のワーク機能差である。Ｐ型多結晶のＰ１ゲートと慣
用的なＰ型基板をチャネル領域内で使用することでワー
ク機能差が高まり、かくしてＶγが増加する。
以下の式で表すことが出来る。 Ｖγ＝ＶFB＋２φf ＋ＳＱＲＴ（２εs εｑＮA （２φf ＋ＶBG））／ＣO ここで、ＶFB＝φ−Ｑf ／ＣO 「ＶFB」はフラット・バンド電圧であり、「２φf 」は
本発明とは無関係である。第３項の「ＳＱＲＴ
（２．．．．））／ＣO 」には本発明の方法で影響され
るチャネル・ドーピング・プロフィール「ＮA 」といっ
た因子及び温度、構造の厚さ等といった本発明に無関係
の他の因子が含まれる。項φmsはＰ１構造とシリコンの
間のワーク機能差である。Ｐ型多結晶のＰ１ゲートと慣
用的なＰ型基板をチャネル領域内で使用することでワー
ク機能差が高まり、かくしてＶγが増加する。
【００２３】Ｖγ調節注入を省略することでフラット・
バンド電圧が減少し、かくしてＶγを低くするが、ＮA
は増加させ、かくしてＶγを大きくする。Ｐ型浮動ゲー
トとＮ型制御ゲートの間のワーク機能差の貢献はホウ素
注入を省略することでＶγを下げることより大きいの
で、総合的効果はＶγを上昇させることになる。Ｖγが
本発明のセル内の所望の値を越えて増加する可能性があ
る。この場合、Ｖγを調節する目的から、リンといった
材料のチャネル内へのＮ型注入はＶγを所望のレベルに
下げ、ワーク機能差が原因でＶγ上昇を偏寄させる。フ
ラッシュＥ2 ＰＲＯＭ ＮＭＯＳに対するリンのエンハ
ンスメント注入の使用は改善された消去特性を有するこ
とが知られている「埋設チャネル・デバイス」を形成し
よう。
バンド電圧が減少し、かくしてＶγを低くするが、ＮA
は増加させ、かくしてＶγを大きくする。Ｐ型浮動ゲー
トとＮ型制御ゲートの間のワーク機能差の貢献はホウ素
注入を省略することでＶγを下げることより大きいの
で、総合的効果はＶγを上昇させることになる。Ｖγが
本発明のセル内の所望の値を越えて増加する可能性があ
る。この場合、Ｖγを調節する目的から、リンといった
材料のチャネル内へのＮ型注入はＶγを所望のレベルに
下げ、ワーク機能差が原因でＶγ上昇を偏寄させる。フ
ラッシュＥ2 ＰＲＯＭ ＮＭＯＳに対するリンのエンハ
ンスメント注入の使用は改善された消去特性を有するこ
とが知られている「埋設チャネル・デバイス」を形成し
よう。
【００２４】多数の材料のワーク機能差を図４に示す。
Ｎ型多結晶（慣用的な設計の浮動ゲート）を備えたＰ型
シリコン（慣用的な設計のチャネル領域）から結果的に
生じるワーク機能差を示す。Ｐ型多結晶（本発明の第１
実施態様の浮動ゲート）を有するＰ型シリコン（チャネ
ル）から結果的に生じるワーク機能差を示す。ワーク機
能はＶ（ボルト）で垂直軸に沿ってプロットされ、ドー
ピング密度はｃｍ-3で水平軸線に沿ってプロットされ
る。例えば、１０16ｃｍ-3においてフラッシュＥ2 ＰＲ
ＯＭの現在の設計で使用される如きＰ型シリコンを有す
るＮ型多結晶のワーク機能は大略−１．１Ｖである。同
じドーピング・レベルにおいて、第１実施態様の本発明
の設計で使用された如きＰ型シリコンを有するＰ型多結
晶のワーク機能は大略０．３５Ｖ，１．４５Ｖ以上であ
る。浮動ゲート多結晶のドーピング密度を増加させるか
又は減少させることにより、Ｖγはこの標準的なＮＭＯ
Ｓデバイスに対する所望のレベルに調節可能である。
Ｎ型多結晶（慣用的な設計の浮動ゲート）を備えたＰ型
シリコン（慣用的な設計のチャネル領域）から結果的に
生じるワーク機能差を示す。Ｐ型多結晶（本発明の第１
実施態様の浮動ゲート）を有するＰ型シリコン（チャネ
ル）から結果的に生じるワーク機能差を示す。ワーク機
能はＶ（ボルト）で垂直軸に沿ってプロットされ、ドー
ピング密度はｃｍ-3で水平軸線に沿ってプロットされ
る。例えば、１０16ｃｍ-3においてフラッシュＥ2 ＰＲ
ＯＭの現在の設計で使用される如きＰ型シリコンを有す
るＮ型多結晶のワーク機能は大略−１．１Ｖである。同
じドーピング・レベルにおいて、第１実施態様の本発明
の設計で使用された如きＰ型シリコンを有するＰ型多結
晶のワーク機能は大略０．３５Ｖ，１．４５Ｖ以上であ
る。浮動ゲート多結晶のドーピング密度を増加させるか
又は減少させることにより、Ｖγはこの標準的なＮＭＯ
Ｓデバイスに対する所望のレベルに調節可能である。
【００２５】図４は又、Ｎ型多結晶を有するＮ型シリコ
ンのワーク機能差も示す。本発明の第２実施態様はＰ型
ソース、ドレーン・ウエルを有するＮ型基板とＮ型浮動
ゲートを使用している。この実施態様と慣用的な設計の
間のワーク機能差は −０．４Ｖ−（−１．１Ｖ）＝．７Ｖ差
ンのワーク機能差も示す。本発明の第２実施態様はＰ型
ソース、ドレーン・ウエルを有するＮ型基板とＮ型浮動
ゲートを使用している。この実施態様と慣用的な設計の
間のワーク機能差は −０．４Ｖ−（−１．１Ｖ）＝．７Ｖ差
【００２６】第３実施態様はＮ型シリコンとＰ型多結晶
を含む。図４から、この第３実施態様と慣用的設計の間
のワーク機能差は １．０−（−１．１）＝２．１Ｖ差 である。
を含む。図４から、この第３実施態様と慣用的設計の間
のワーク機能差は １．０−（−１．１）＝２．１Ｖ差 である。
【００２７】本明細書で説明した第２実施態様と第３実
施態様はＮ型シリコンを含むので、結果的にＰＭＯＳデ
バイスとなり、これらのデバイスは限定はされるが、潜
在的に重要な適用例を有する。
施態様はＮ型シリコンを含むので、結果的にＰＭＯＳデ
バイスとなり、これらのデバイスは限定はされるが、潜
在的に重要な適用例を有する。
【００２８】本明細書で説明した内容は特定の実施態様
に適用される場合の本発明の特定の構成である。明らか
に、本発明を他の実施態様に適合させるべく本明細書に
説明したもとの設計に対して改変を成すことが出来る。
その上、基板及びゲート導電率形式を形成する他の方法
が可能であり、Ｐ１構造とＰ２構造を形成する他の手段
も同様に可能である。従って、本発明は前掲の特許請求
の範囲によってのみ限定された状態で読むべきである。
に適用される場合の本発明の特定の構成である。明らか
に、本発明を他の実施態様に適合させるべく本明細書に
説明したもとの設計に対して改変を成すことが出来る。
その上、基板及びゲート導電率形式を形成する他の方法
が可能であり、Ｐ１構造とＰ２構造を形成する他の手段
も同様に可能である。従って、本発明は前掲の特許請求
の範囲によってのみ限定された状態で読むべきである。
【図１】ＰＲＯＭアレイの平面図である。
【図２】「ＡＡ」における図１のＰＲＯＭアレイの断面
図である。
図である。
【図３】「ＢＢ」における図１のＰＲＯＭアレイの横断
面図である。
面図である。
【図４】慣用的な構造（Ｐ型シリコンとＮ型浮動ゲー
ト）及び本発明の構造（Ｐ型シリコンとＰ型浮動ゲー
ト）両者間のワーク機能差を示すグラフ図である。他の
実施態様に対する他の材料同志のワーク機能差も示す。
ト）及び本発明の構造（Ｐ型シリコンとＰ型浮動ゲー
ト）両者間のワーク機能差を示すグラフ図である。他の
実施態様に対する他の材料同志のワーク機能差も示す。
１０ 浮動ゲート １２ 酸化物層 １４ 制御ゲート １６ トランジスター・ソース １８ ドレーン ２０ Ｐ型基板 ２４ 桁（ビット）ライン ２６ ワード・ライン ２８ 活性エリア ３０ フィールド酸化物
Claims (10)
- 【請求項１】 半導体トランジスター・デバイスであっ
て、 ａ）トランジスター・ソース（１６）、ドレーン（１
８）及び第１型導電率を備えたチャネル（２２）を有す
る基材（２０）、 ｂ）第２型導電率を有する、電荷を貯蔵する前記チャネ
ル（２２）上の浮動ゲート（１０）、及び ｃ）トランジスターのアレイから多数のトランジスター
を励起する、前記浮動ゲート（１０）上のワード・ライ
ン（１４）から成り、 前記チャネルを含む材料と前記浮動ゲートを含む材料の
間のワーク機能差がデバイスの閾値電圧を増加させる基
板注入を何ら要求しないデバイスになるようにした半導
体トランジスター・デバイス。 - 【請求項２】 前記第１型導電率がＰ型であり、前記第
２型導電率がＮ型である請求項１の半導体トランジスタ
ー・デバイス。 - 【請求項３】 前記第１型導電率がＰ型であり、前記第
２型導電率がＰ型である請求項１の半導体トランジスタ
ー・デバイス。 - 【請求項４】 前記閾値電圧を下げる目的で前記チャネ
ル（２２）にＮ型多数キャリアが注入される請求項２又
は請求項３の半導体トランジスター・デバイス。 - 【請求項５】 前記浮動ゲート（１０）に１０17ｃｍ-3
及び１０21ｃｍ-3の間のイオン濃度でポリ・シリコンが
ドーピングされる請求項１、２、３又は４の半導体トラ
ンジスター・デバイス。 - 【請求項６】 電気的に消去可能なプログラマブル・リ
ード・オンリー・メモリー・デバイスであって、 ａ）トランジスター・ソース、ドレーン、第１型導電率
を有するチャネルを備えた半導体基板（２２）、 ｂ）第２型導電率を有する電荷を貯蔵する前記チャネル
上の浮動ゲート、及び ｃ）トランジスターのアレイから多数のトランジスター
を励起する、前記浮動ゲート上のワード・ラインから成
り、 前記チャネルを含む材料と前記浮動ゲートを含む材料の
間のワーク機能差が結果的に前記メモリー・デバイスの
閾値電圧を増加させるよう基板注入を要求しないデバイ
スになるようにした電気的に消去可能なプログラマブル
・リード・オンリー・メモリー・デバイス。 - 【請求項７】 前記第１型導電率がＰ型であり、前記第
２型導電率がＮ型である請求項６の電気的に消去可能な
プログラマブル・リード・オンリー・メモリー・デバイ
ス。 - 【請求項８】 前記第１型導電率がＰ型であり、前記第
２型導電率がＰ型である請求項６の電気的に消去可能な
プログラマブル・リード・オンリー・メモリー・デバイ
ス。 - 【請求項９】 前記閾値電圧を下げるため前記チャネル
（２２）にＮ型多数キャリアーが注入される請求項７又
は８の電気的に消去可能なプログラマブル・リード・オ
ンリー・デバイス。 - 【請求項１０】 前記浮動ゲート（１０）に１０17ｃｍ
-3及び１０21ｃｍ-3の間のイオン濃度のポリ・シリコン
がドーピングされる請求項６、７、８又は９の半導体ト
ランジスター・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/805,298 US5260593A (en) | 1991-12-10 | 1991-12-10 | Semiconductor floating gate device having improved channel-floating gate interaction |
| US07/805,298 | 1991-12-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259474A true JPH05259474A (ja) | 1993-10-08 |
Family
ID=25191188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4352627A Pending JPH05259474A (ja) | 1991-12-10 | 1992-12-10 | フラッシュｅ２ ｐｒｏｍと併用するｐ型多結晶シリコン浮動ゲート |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5260593A (ja) |
| JP (1) | JPH05259474A (ja) |
| DE (1) | DE4241457B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274418B1 (en) | 1999-06-30 | 2001-08-14 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing flash memory cell |
Families Citing this family (71)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169861A (ja) * | 1993-12-14 | 1995-07-04 | Nec Corp | 不揮発性半導体記憶装置 |
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