TWI611585B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI611585B
TWI611585B TW105103571A TW105103571A TWI611585B TW I611585 B TWI611585 B TW I611585B TW 105103571 A TW105103571 A TW 105103571A TW 105103571 A TW105103571 A TW 105103571A TW I611585 B TWI611585 B TW I611585B
Authority
TW
Taiwan
Prior art keywords
oxide semiconductor
transistor
film
oxide
semiconductor layer
Prior art date
Application number
TW105103571A
Other languages
English (en)
Other versions
TW201620142A (zh
Inventor
山崎舜平
高橋正弘
本田達也
波多野剛久
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201620142A publication Critical patent/TW201620142A/zh
Application granted granted Critical
Publication of TWI611585B publication Critical patent/TWI611585B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Physical Vapour Deposition (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明的課題之一是提供一種實現常截止的切換元件的電晶體結構及其製造方法。另外，提供一種提高電晶體的導通特性而實現半導體裝置的高速回應、高速驅動的結構及其製造方法。另外，提供一種可靠性高的半導體裝置。在按順序層疊有半導體層、源極電極層或汲極電極層、閘極絕緣膜及閘極電極層的電晶體中，作為該半導體層使用至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上的氧化物半導體層。

Description

半導體裝置
本發明係關於一種半導體裝置及該半導體裝置的製造方法。
注意，在本說明書中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置，因此電光裝置、半導體電路及電子裝置都是半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體(TFT))的技術引人注目。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料是眾所周知的。作為其他材料，氧化物半導體受到關注。
例如，公開了作為電晶體的活性層使用包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物的電晶體(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2006-165528號公 報
本發明的課題之一是提供一種將氧化物半導體用於通道形成區的電晶體的結構及該電晶體的製造方法，其中可以使該電晶體的電特性的臨界電壓為正值，即實現所謂的常截止的切換元件。
另外，本發明的課題之一是提供一種半導體裝置的結構及其製造方法，其中藉由提高電晶體的導通特性(例如，導通電流或場效應遷移率)來實現半導體裝置的高速回應及高速驅動，以實現進一步高性能的半導體裝置。
另外，本發明的課題之一是提供一種可靠性高的半導體裝置，其中即使在使用長時間時，臨界電壓也不容易偏移。
另外，本發明的課題之一是至少解決上述課題中的任何一個。
在依次層疊有半導體層、源極電極層或汲極電極層、閘極絕緣膜及閘極電極層的電晶體中，作為該半導體層使用至少包含銦、鎵、鋅及氧的四種元素並在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上的氧化物半導體層。
本說明書所公開的發明結構的一個實施例是一種半導體裝置，該半導體裝置包括：設置在氧化物絕緣層上的包含通道形成區的氧化物半導體層；氧化物半導體層上的閘 極絕緣膜；以及隔著閘極絕緣膜與氧化物半導體層重疊的閘極電極層，其中，氧化物半導體層至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上。
本說明書所公開的發明結構的一個實施例是一種半導體裝置，該半導體裝置包括：設置在氧化物絕緣層上的包含通道形成區的氧化物半導體層；氧化物半導體層上的源極電極層及汲極電極層；源極電極層及汲極電極層上的閘極絕緣膜；以及隔著閘極絕緣膜與氧化物半導體層重疊的閘極電極層，其中，氧化物半導體層至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上。
本說明書所公開的發明結構的一個實施例是一種半導體裝置，該半導體裝置包括：以具有間隔的方式設置在氧化物絕緣層上的一對第一氧化物半導體層；以與氧化物絕緣層及一對第一氧化物半導體層上接觸的方式設置的包含通道形成區的第二氧化物半導體層；氧化物絕緣層及第二氧化物半導體層上的閘極絕緣膜；以及隔著閘極絕緣膜與第二氧化物半導體層重疊的閘極電極層，其中，第二氧化物半導體層至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上。
氧化物半導體層或第二氧化物半導體層是非單晶半導體，也可以包含c軸配向的結晶區域。
氧化物半導體層或第二氧化物半導體層是非單晶半導體，可以利用銦：鎵：鋅的成分比為3：1：2的氧化物靶材來形成。
在氧化物半導體層或第二氧化物半導體層中，不與閘極電極層重疊的區域可以包含摻雜劑。
在氧化物半導體層或第二氧化物半導體層中，不與源極電極層或汲極電極層重疊的區域可以具有比與源極電極層或汲極電極層重疊的區域高的氧濃度。
另外，也可以藉由以閘極電極層為掩模對氧化物半導體層以自對準方式引入摻雜劑，在氧化物半導體層中，夾著通道形成區形成具有比通道形成區低的電阻並包含摻雜劑的低電阻區。摻雜劑是改變氧化物半導體層的導電率的雜質。作為摻雜劑的引入方法，可以使用離子植入法、離子摻雜劑法、以及電漿浸沒離子植入法等。
藉由具有在通道長度方向上夾著通道形成區包括低電阻區的氧化物半導體層，上述電晶體可以實現高導通特性(例如，導通電流或場效應遷移率)、高速工作及高速回應。
另外，也可以對氧化物半導體層進行釋放氫或水分的加熱處理(脫水化處理或脫氫化處理)。另外，在作為氧化物半導體層使用結晶氧化物半導體層的情況下，也可以進行用來晶化的加熱處理。
另外，由於脫水化處理或脫氫化處理有可能導致構成氧化物半導體的主要成分材料的氧同時脫離而減少。在氧 化物半導體膜中的氧脫離的部分中存在氧缺陷，並且起因於該氧缺陷而產生會導致電晶體的電特性變動的施體能階。
因此，較佳對進行了脫水化處理或脫氫化處理的氧化物半導體層供應氧。藉由對氧化物半導體層供應氧，可以填補膜中的氧缺陷。
例如，藉由以接觸於氧化物半導體層的方式形成用作氧的供應源的含多量(過剩)的氧的氧化物絕緣膜，可以將氧從該氧化物絕緣膜供應到氧化物半導體層。在上述結構中，也可以藉由在作為脫水化處理或脫氫化處理進行了加熱處理的氧化物半導體層及氧化物絕緣膜的至少一部分彼此接觸的狀態下進行加熱處理，對氧化物半導體層供應氧。
另外，也可以對進行了脫水化處理或脫氫化處理的氧化物半導體層引入氧(至少包含氧自由基、氧原子、氧離子中的任何一個)，來將氧供應到膜中。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。
另外，較佳的是，設置在電晶體中的氧化物半導體層是包括與氧化物半導體處於結晶狀態時的化學計量成分比相比氧含量過剩的區域的膜。此時，氧含量超過氧化物半導體的化學計量成分比。或者，氧含量超過單晶時的氧含量。有時在氧化物半導體的晶格之間存在氧。
藉由從氧化物半導體去除氫或水分來使該氧化物半導 體高純度化，使得儘量不包含雜質，並且供應氧來填補氧缺陷，可以製造I型(本徵)的氧化物半導體或無限接近於I型(本徵)的氧化物半導體。由此，可以使氧化物半導體的費米能階(Ef)成為與本徵費米能階(Ei)相同的程度。因此，藉由將該氧化物半導體層用於電晶體，可以降低起因於氧缺陷的電晶體的臨界電壓Vth的偏差、臨界電壓的漂移△Vth。
本發明的一個實施例關於一種半導體裝置，該半導體裝置具有電晶體或包含電晶體的電路。例如，本發明的一個實施例關於一種半導體裝置，該半導體裝置具有通道形成區由氧化物半導體形成的電晶體或包含該電晶體的電路。例如，本發明關於一種電子裝置，其中作為部件安裝LSI；CPU；安裝在電源電路中的功率裝置；包括記憶體、閘流體、轉換器或影像感測器等的半導體積體電路；以液晶顯示面板為代表的電光裝置；以及具有發光元件的發光顯示裝置。
可以提供一種將氧化物半導體用於通道形成區的電晶體的結構及該電晶體的製造方法，其中可以使該電晶體的電特性的臨界電壓成為正值，即實現所謂的常截止的切換元件。
另外，還可以提供一種半導體裝置的結構及其製造方法，其中藉由提高電晶體的導通特性(例如，導通電流或場效應遷移率)來實現半導體裝置的高速回應及高速驅動，以實現進一步高性能的半導體裝置。
另外，還可以提供一種可靠性高的半導體裝置，其中即使在使用長時間時，臨界電壓也不容易偏移。
106‧‧‧元件隔離絕緣層
108‧‧‧閘極絕緣層
110‧‧‧閘極電極
116‧‧‧通道形成區
120‧‧‧雜質區
124‧‧‧金屬化合物區
128‧‧‧閘極電極
130‧‧‧絕緣層
142a‧‧‧電極層
142b‧‧‧電極層
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣膜
148a‧‧‧閘極電極
148b‧‧‧導電層
150‧‧‧絕緣層
152‧‧‧絕緣層
156‧‧‧佈線
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容元件
185‧‧‧基板
250‧‧‧記憶單元
251‧‧‧記憶單元陣列
251a‧‧‧記憶單元陣列
251b‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容元件
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣膜
403‧‧‧氧化物半導體層
404a‧‧‧低電阻區
404b‧‧‧低電阻區
405a‧‧‧源極電極層
405b‧‧‧汲極電極層
407‧‧‧絕緣膜
408a‧‧‧氧化物半導體層
408b‧‧‧氧化物半導體層
409‧‧‧通道形成區
412a‧‧‧側壁絕緣層
412b‧‧‧側壁絕緣層
414a‧‧‧低電阻區
414b‧‧‧低電阻區
415‧‧‧平坦化絕緣膜
417‧‧‧包含金屬元素的膜
421‧‧‧摻雜劑
436‧‧‧氧化物絕緣層
440a‧‧‧電晶體
440b‧‧‧電晶體
440c‧‧‧電晶體
440d‧‧‧電晶體
444‧‧‧氧化物半導體膜
450‧‧‧電晶體
465a‧‧‧佈線層
465b‧‧‧佈線層
502‧‧‧電極
504‧‧‧電極
506‧‧‧電極
508‧‧‧電容線
509‧‧‧字線
510‧‧‧n通道型電晶體
512‧‧‧p通道型電晶體
801‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
807‧‧‧X解碼器
808‧‧‧Y解碼器
811‧‧‧電晶體
812‧‧‧儲存電容器
813‧‧‧X解碼器
814‧‧‧Y解碼器
901‧‧‧RF電路
902‧‧‧類比基帶電路
903‧‧‧數位基帶電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧CPU
908‧‧‧DSP
909‧‧‧介面
910‧‧‧快閃記憶體
911‧‧‧顯示器控制器
912‧‧‧儲存電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧聲頻電路
918‧‧‧鍵盤
919‧‧‧觸控感應器
950‧‧‧儲存電路
951‧‧‧記憶體控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示器控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧聲頻電路
1006‧‧‧鍵盤
1007‧‧‧儲存電路
1008‧‧‧觸摸面板
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
在圖式中：圖1A至1E是說明半導體裝置及半導體裝置的製造方法的一個實施例的圖；圖2A至2C是說明半導體裝置的一個實施例的圖；圖3A至3C是說明半導體裝置的一個實施例的圖；圖4A至4E是說明半導體裝置及半導體裝置的製造方法的一個實施例的圖；圖5A至5C分別是示出半導體裝置的一個實施例的剖面圖、俯視圖以及電路圖；圖6A和6B分別是示出半導體裝置的一個實施例的電路圖及斜視圖；圖7A至7C是示出半導體裝置的一個實施例的剖面圖及俯視圖；圖8A和8B是示出半導體裝置的一個實施例的電路圖；圖9是示出半導體裝置的一個實施例的方塊圖；圖10是示出半導體裝置的一個實施例的方塊圖；圖11是示出半導體裝置的一個實施例的方塊圖；圖12是示出氧化物半導體的能帶圖的圖；圖13是示出氧化物半導體膜的XRD測量結果的圖； 圖14是示出電晶體1的電特性評價的圖；圖15A和15B是示出電晶體2的電特性及可靠性評價的圖；圖16A至16C是氧化物半導體膜的TEM照片；以及圖17是示出電晶體的洩漏電流的圖。
下面，將參照圖式對本說明書所公開的發明的實施例進行詳細說明。注意，本說明書所公開的發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種各樣的形式。另外，本說明書所公開的發明不應該被解釋為僅限定在以下所示的實施例所記載的內容中。注意，為方便起見，附加了“第一”、“第二”等序數詞，而其並不表示製程順序或疊層順序。另外，該序數詞在本說明書中不表示用來特定發明的事項的固有名稱。
實施例1
在本實施例中，參照圖1A至1E及圖3A至3C對半導體裝置及半導體裝置的製造方法的一個實施例進行說明。在本實施例中，作為半導體裝置的一個例子示出具有氧化物半導體膜的電晶體。
電晶體既可以採用形成有一個通道形成區的單閘結構，又可以採用形成有兩個通道形成區的雙閘結構，還可 以採用形成有三個通道形成區的三閘結構。也可以採用具有隔著閘極絕緣膜配置在通道區上下的兩個閘極電極層的雙閘型。
圖1A至1E所示的電晶體440a是具有頂閘極結構的平面型電晶體的例子。
電晶體440a在設置有氧化物絕緣層436的具有絕緣表面的基板400上包括：包括通道形成區409、低電阻區404a、404b的氧化物半導體層403；源極電極層405a；汲極電極層405b；閘極絕緣膜402；以及閘極電極層401。在電晶體440a上形成有絕緣膜407。
雖然在圖1A至1E中採用在氧化物半導體層403上源極電極層405a及汲極電極層405b與閘極電極層401不重疊的結構，但是如圖2A所示的電晶體440b那樣也可以採用源極電極層405a及汲極電極層405b與閘極電極層401部分重疊的結構。
氧化物半導體層403是至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上的氧化物半導體層(也稱為IGZO層)。
氧化物半導體層403可以藉由利用銦：鎵：鋅的成分比為3：1：2的氧化物靶材的濺射法來形成。
氧化物半導體是非單晶，既可為非晶，又可為多晶。另外，既可利用在非晶中含有具有結晶性的部分的結構，又可利用非非晶結構。
非晶狀態的氧化物半導體由於可以比較容易地得到平坦的表面，所以可以減少在使用該氧化物半導體製造電晶體時的介面散亂，可以比較容易得到較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體，具體地，較佳在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以將它表示為“將從基準面到指定面的偏差的絕對值平均而得的值”，以如下(算式1)定義。
Figure TWI611585BD00001
在此，指定面是指粗糙度測量的對象的表面，並且是由座標(x1，y1，f(x1，y1))、(x1，y2，f(x1，y2))、(x2，y1，f(x2，y1))、(x2，y2，f(x2，y2))的四個點表示的四角形的區域。當將指定面投影到xy平面時，由S0表示方形的面積，並且由Z0表示基準面的高度(指定面的平均高度)。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量Ra。
作為氧化物半導體層403可以使用包含結晶、具有結 晶性的氧化物半導體層(結晶氧化物半導體層)。結晶氧化物半導體層中的結晶狀態既可以是晶軸的方向為無秩序的狀態，又可以是具有一定的配向性的狀態。
例如，作為結晶氧化物半導體層可以使用具有大致垂直於表面的c軸的結晶的氧化物半導體層。
包含具有大致垂直於表面的c軸的結晶的氧化物半導體層具有不是單晶結構也不是非晶結構的結構，並是含有具有c軸配向的結晶(C Axis Aligned Crystal：也稱為CAAC)的氧化物半導體(CAAC-OS)層。
CAAC是指一種如下結晶：呈c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面(或者表面或介面)上a軸或b軸的方向不同(以c軸為中心旋轉)。包含CAAC的薄膜是指對c軸晶化且對ab面不一定排列的薄膜。
從更廣義來理解，CAAC是指非單晶，並是指包括如下相的材料，該相中在從垂直於其ab面的方向看時具有三角形、六角形、正三角形或正六角形的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然包含CAAC的薄膜不是單晶，但是也不只由非晶形成。另外，雖然包含CAAC的薄膜包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
構成CAAC的氧的一部分也可以用氮取代。另外，構成包含CAAC的薄膜的各結晶部分的c軸也可以在固定的方向(例如，垂直於形成CAAC的基板面、CAAC的表面、膜面或介面等的方向)上一致。或者，構成包含CAAC的薄膜的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於基板面、表面、膜面或介面等的方向)。
藉由採用該結晶氧化物半導體層，可以進一步抑制因可見光或紫外光的照射而產生的電晶體的電特性變化，從而可以製造可靠性高的半導體裝置。
作為獲得具有c軸配向的結晶氧化物半導體層的方法，可以舉出三種方法。第一方法是在200℃以上且500℃以下的成膜溫度下形成氧化物半導體層而實現大致垂直於表面的c軸配向的方法。第二方法是在將氧化物半導體層形成得薄之後，進行200℃以上且700℃以下的加熱處理，而實現大致垂直於表面的c軸配向的方法。第三方法是在將第一層形成得薄之後，進行200℃以上且700℃以下的加熱處理，形成第二層，而實現大致垂直於表面的c軸配向的方法。
將氧化物半導體層403的厚度設定為1nm以上且30nm以下(較佳為5nm以上且10nm以下)，並可以適當地使用濺射法、MBE(Molecular Beam Epitaxy：分子束外延)法、CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等。另外，還可以使 用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成氧化物半導體層403。
CAAC-OS膜例如使用作為多晶的氧化物半導體濺射靶材，且利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，藉由該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，降低存在於沉積室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中 的氧比例設定為30vol.%以上，較佳為100vol.%。
以下，作為濺射靶材的一個例子示出In-Ga-Zn-O化合物靶材。
將InOx粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及其混合比率可以根據所製造的濺射靶材適當地改變。
圖1A至1E示出電晶體440a的製造方法的一個例子。
首先，在具有絕緣表面的基板400上形成氧化物絕緣層436。
對可用作具有絕緣表面的基板400的基板沒有特別的限制，但是基板400需要至少具有能夠承受後面進行的熱處理的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。另外，作為基板400，也可以採用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基板400。
另外，也可以作為基板400使用撓性基板來製造半導 體裝置。為了製造具有撓性的半導體裝置，既可以直接在撓性基板上製造包括氧化物半導體層403的電晶體440a，又可以在其他製造基板上製造包括氧化物半導體層403的電晶體440a，然後將該電晶體剝離且轉置到撓性基板上。注意，為了將電晶體從製造基板剝離並轉置到撓性基板上，較佳在製造基板與包括氧化物半導體層的電晶體440a之間設置剝離層。
氧化物絕緣層436可以藉由電漿CVD法或濺射法等利用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鎵或這些材料的混合材料來形成。
氧化物絕緣層436可以為單層或疊層。例如，既可在基板400上依次層疊氧化矽膜、In-Hf-Zn類氧化物膜及氧化物半導體層403，又可在基板400上依次層疊氧化矽膜、原子數比為In：Zr：Zn=1：1：1的In-Zr-Zn類氧化物膜及氧化物半導體層403，還可在基板400上依次層疊氧化矽膜、原子數比為In：Gd：Zn=1：1：1的In-Gd-Zn類氧化物膜及氧化物半導體層403。
在本實施例中，作為氧化物絕緣層436使用藉由濺射法形成的氧化矽膜。
另外，也可以在氧化物絕緣層436和基板400之間形成氮化物絕緣膜。氮化物絕緣膜可以藉由電漿CVD法或濺射法等利用氮化矽、氮氧化矽、氮化鋁、氮氧化鋁或這些材料的混合材料來形成。
接下來，在氧化物絕緣層436上形成氧化物半導體層 403。
氧化物絕緣層436因為接觸於氧化物半導體層403，所以較佳在膜中(塊體中)存在至少超過化學計量成分比的量的氧。例如，當作為氧化物絕緣層436使用氧化矽膜時，使用滿足SiO2+α (α>0)的膜。藉由使用這樣的氧化物絕緣層436，可以將氧供應到氧化物半導體層403，使其特性良好。藉由對氧化物半導體層403供應氧，可以填補膜中的氧缺陷。
例如，藉由以接觸於氧化物半導體層403的方式形成用作氧的供應源的含多量(過剩)的氧的氧化物絕緣層436，可以將氧從該氧化物絕緣層436供應到氧化物半導體層403。也可以藉由在氧化物半導體層403及氧化物絕緣層436的至少一部分彼此接觸的狀態下進行加熱處理，對氧化物半導體層403供應氧。
在氧化物半導體層403的製造製程中，為了儘量不使氧化物半導體層403包含氫或水，作為形成氧化物半導體層403的預處理，較佳在濺射裝置的預熱室內對形成有氧化物絕緣層436的基板進行預熱，來使吸附到基板及氧化物絕緣層436的氫、水分等的雜質脫離並進行排氣。另外，設置在預熱室中的排氣單元較佳為使用低溫泵。
可以對在氧化物絕緣層436中與氧化物半導體層403接觸而形成的區域進行平坦化處理。對於平坦化處理沒有特別的限制，可以使用拋光處理(例如，化學機械拋光(Chemical Mechanical Polishing：CMP)法)、乾蝕刻處 理、電漿處理。
作為電漿處理，例如可以進行引入氬氣體來產生電漿的反濺射。反濺射是指使用RF電源在氬氣氛圍下對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦、氧等代替氬氣氛圍。藉由進行反濺射，可以去除附著在氧化物絕緣層436的表面上的粉狀物質(也稱為微粒、塵屑)。
作為平坦化處理，既可以進行多次的拋光處理、乾蝕刻處理以及電漿處理，又可以將上述處理組合。另外，當組合上述處理而進行時，對製程順序也沒有特別的限制，可以根據氧化物絕緣層436的表面的凹凸狀態適當地設定。
另外，較佳以在成膜時包含多量的氧的條件(例如，在氧為100%的氛圍下利用濺射法進行成膜等)形成膜，以使氧化物半導體層403包含多量的氧(較佳為包括與氧化物半導體處於結晶狀態時的化學計量成分比相比氧含量過剩的區域)。
注意，在本實施例中，作為用來藉由濺射法形成氧化物半導體層403的靶材，例如使用成分比為In：Ga：Zn=3：1：2[原子百分率]的氧化物靶材，來形成In-Ga-Zn類氧化物膜(IGZO膜)。
另外，金屬氧化物靶材的相對密度(填充率)為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由使用高相對密度的金屬氧化物靶材，可以形成緻密的氧化 物半導體膜。
作為在形成氧化物半導體層403時使用的濺射氣體，較佳為使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
在保持為減壓狀態的沉積室中保持基板。然後，在去除沉積室內的殘留水分的同時引入去除了氫和水分的濺射氣體，使用上述靶材在基板400上形成氧化物半導體層403。為了去除沉積室內的殘留水分，較佳為使用吸附型的真空泵，例如低溫泵、離子泵、鈦昇華泵。此外，作為排氣單元，也可以使用添加有冷阱的渦輪泵。因為在使用低溫泵進行排氣的沉積室中，例如對氫原子、水(H2O)等包含氫原子的化合物(更佳的是，還對包含碳原子的化合物)等進行排氣，所以可以降低在該沉積室中形成的氧化物半導體層403所包含的雜質的濃度。
另外，較佳以不暴露於大氣的方式連續形成氧化物絕緣層436和氧化物半導體層403。藉由以不暴露於大氣的方式連續形成氧化物絕緣層436和氧化物半導體層403，可以防止氫或水分等雜質附著於氧化物絕緣層436表面。
可以藉由光微影製程將膜狀的氧化物半導體膜加工為島狀的氧化物半導體層來形成氧化物半導體層403。
另外，也可以藉由噴墨法形成用來形成島狀的氧化物半導體層403的光阻掩罩。當利用噴墨法形成光阻掩罩時不需要光掩模，由此可以降低製造成本。
另外，氧化物半導體膜的蝕刻可以採用乾蝕刻和濕蝕 刻中的一者或兩者。例如，作為用於氧化物半導體膜的濕蝕刻的蝕刻劑，可以使用混合有磷酸、醋酸及硝酸的溶液等。此外，也可以使用ITO07N(由日本關東化學株式會社製造)。
此外，也可以對氧化物半導體層403進行用來去除過剩的氫(包括水及羥基)(脫水化或脫氫化)的加熱處理。將加熱處理的溫度設定為300℃以上且700℃以下，或小於基板的應變點。加熱處理可以在減壓下或氮氣氛圍下等進行。例如，將基板放進加熱處理裝置之一種的電爐中，且在氮氣氛圍下以450℃對氧化物半導體層403進行1小時的加熱處理。
注意，加熱處理裝置不侷限於電爐，還可以利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為高溫氣體，使用如氬等的稀有氣體或氮那樣的即使進行加熱處理也不與被處理物產生反應的惰性氣體。
例如，作為加熱處理，也可以進行如下GRTA，即將 基板放入加熱為650℃至700℃的高溫的惰性氣體中，在加熱幾分鐘之後，從惰性氣體中取出基板。
注意，在加熱處理中，較佳的是，氮或氦、氖、氬等的稀有氣體不包含水、氫等。或者，較佳將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳為設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。
另外，可以在利用加熱處理對氧化物半導體層403進行加熱之後，對相同爐內引入高純度的氧氣體、高純度的一氧化二氮氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：空腔衰蕩雷射光譜法)方式的露點計進行測量時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)。較佳不使氧氣體或一氧化二氮氣體包含水、氫等。或者，較佳將引入到熱處理裝置中的氧氣體或一氧化二氮氣體的純度設定為6N以上，較佳為7N以上(也就是說，將氧氣體或一氧化二氮氣體中的雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。藉由利用氧氣體或一氧化二氮氣體來供給由於脫水化或脫氫化處理的雜質排出製程而同時被減少的構成氧化物半導體的主要成分材料的氧，來可以使氧化物半導體層403高純度化並I型(本徵)化。
另外，用來脫水化或脫氫化的加熱處理只要在形成加 工為氧化物半導體層403之前的膜狀的氧化物半導體膜之後且在形成絕緣膜407之前就可以在電晶體440a的製造製程中任何時機進行。例如，可以在形成膜狀的氧化物半導體膜之後進行，或者在形成島狀的氧化物半導體層403之後進行。
另外，用來脫水化或脫氫化的加熱處理既可以進行多次，又可以兼作其他加熱處理。
藉由在將氧化物半導體膜加工為島狀的氧化物半導體層403之前且在膜狀的氧化物半導體膜覆蓋氧化物絕緣層436的狀態下進行用來脫水化或脫氫化的加熱處理，可以防止因加熱處理而釋放包含在氧化物絕緣層436中的氧，所以是較佳的。
另外，也可以對進行了脫水化處理或脫氫化處理的氧化物半導體層引入氧(至少包含氧自由基、氧原子、氧離子中的任何一個)，來將氧供應到膜中。
藉由對進行了脫水化處理或脫氫化處理的氧化物半導體層引入氧來將氧供應到膜中，來可以使氧化物半導體層403高純度化並I型(本徵)化。具有高純度化並I型(本徵)化的氧化物半導體層403的電晶體的電特性變化被抑制，所以在電性上穩定。
作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。
當對氧化物半導體層403引入氧時，既可以對氧化物半導體層403直接引入氧，也可以經過閘極絕緣膜402或 絕緣膜407等其他膜對氧化物半導體層403引入氧。當經過其他膜引入氧時，使用離子植入法、離子摻雜法、電漿浸沒式離子植入法等即可，但是當對被露出的氧化物半導體層403直接引入氧時，可以使用電漿處理等。
對氧化物半導體層403引入氧的製程可以在進行脫水化或脫氫化處理之後進行即可，沒有特別的限制。此外，可以多次進行對進行了上述脫水化或脫氫化處理的氧化物半導體層403的氧的引入。
接著，在氧化物半導體層403上形成成為源極電極層及汲極電極層(包括形成在與它們相同的層的佈線)的導電膜。作為該導電膜，使用能夠承受在後面的加熱處理的材料。作為用於源極電極層及汲極電極層的導電膜，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。此外，還可以採用在Al、Cu等的金屬膜的下側和上側的一者或兩者層疊Ti、Mo、W等高熔點金屬膜或它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。另外，作為用於源極電極層及汲極電極層的導電膜，也可以使用導電金屬氧化物。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2)、氧化銦氧化鋅(In2O3-ZnO)或使它們的金屬氧化物材料包含氧化矽的材料。
藉由光微影製程在導電膜上形成光阻掩罩，並且選擇 性地進行蝕刻來形成源極電極層405a及汲極電極層405b，然後去除光阻掩罩。
接著，形成覆蓋氧化物半導體層403、源極電極層405a及汲極電極層405b的閘極絕緣膜402(參照圖1A)。
此外，為了提高閘極絕緣膜402的覆蓋性，也可以對氧化物半導體層403、源極電極層405a及汲極電極層405b表面進行上述平坦化處理。尤其是當作為閘極絕緣膜402使用厚度薄的絕緣膜時，較佳的是氧化物半導體層403、源極電極層405a及汲極電極層405b表面的平坦性優良。
將閘極絕緣膜402的厚度設定為1nm以上且20nm以下，並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法等。另外，還可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成閘極絕緣膜402。
閘極絕緣膜402可以使用氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜形成。較佳在閘極絕緣膜402中與氧化物半導體層403接觸的部分包含氧。尤其是，閘極絕緣膜402較佳在其膜中(塊中)至少有超過化學計量成分比的量的氧。例如，當將氧化矽膜用作閘極絕緣膜402時，使用滿足SiO2+α(注意，α>0)的膜。在本實施例中，將SiO2+α(注意，α>0)的氧化矽膜用作閘極絕緣膜402。藉由將該氧化矽 膜用作閘極絕緣膜402，可以向氧化物半導體層403供應氧，從而可以提高特性。並且，閘極絕緣膜402較佳為考慮到所製造的電晶體的尺寸或閘極絕緣膜402的臺階覆蓋性來形成。
此外，藉由作為閘極絕緣膜402的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加了氮的矽酸鉿(HfSiOxNy(x>0、y>0))、鋁酸鉿(HfAlxOy(x>0、y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。而且，閘極絕緣膜402既可以具有單層結構，又可以具有疊層結構。
接著，在閘極絕緣膜402上藉由電漿CVD法或濺射法等形成閘極電極層401(參照圖1B)。閘極電極層401可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。此外，作為閘極電極層401可以使用以摻雜了磷等雜質元素的多晶矽膜為典型的半導體膜、矽化鎳等矽化膜。閘極電極層401既可以採用單層結構，又可以採用疊層結構。
另外，閘極電極層401的材料也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
此外，作為與閘極絕緣膜402接觸的閘極電極層401 中的一層，可以使用包含氮的金屬氧化物膜，明確地說，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。當這些膜具有5eV(電子伏特)，較佳為具有5.5eV(電子伏特)以上的功函數且將它們用作閘極電極層時，可以使電晶體的電特性的臨界電壓成為正值，而可以實現所謂的常截止型(normally off)的切換元件。
接著，將閘極電極層401、源極電極層405a及汲極電極層405b用作掩模對氧化物半導體層403引入摻雜劑421來形成低電阻區404a、404b。
根據源極電極層405a及汲極電極層405b的厚度或摻雜劑421的引入條件，有時摻雜劑421不引入到源極電極層405a及汲極電極層405b下的氧化物半導體層403中，並且即使在摻雜劑421引入到源極電極層405a及汲極電極層405b下的氧化物半導體層403中的情況下也有時由於源極電極層405a及汲極電極層405b下的氧化物半導體層403的濃度較低所以成為與源極電極層405a及汲極電極層405b下以外的低電阻區相比電阻高的區域。
在圖2B所示的電晶體440c中，作為源極電極層405a、汲極電極層405b形成厚度薄例如為10nm的鎢膜。像這樣，在源極電極層405a、汲極電極層405b的厚度薄的情況下，當為了形成低電阻區對氧化物半導體層403引入摻雜劑時，可以經過源極電極層405a、汲極電極層 405b還對源極電極層405a、汲極電極層405b下的氧化物半導體層403引入摻雜劑。因此，電晶體440c還在源極電極層405a、汲極電極層405b下的氧化物半導體層403的區域中形成有低電阻區404a、404b。
摻雜劑421是改變氧化物半導體層403的導電率的雜質。作為摻雜劑421，可以使用選自第15族元素(典型的是磷(P)、砷(As)、銻(Sb))、硼(B)、鋁(Al)、氮(N)、氬(Ar)、氦(He)、氖(Ne)、銦(In)、氟(F)、氯(Cl)、鈦(Ti)和鋅(Zn)中的任一種以上的元素。
也可以利用注入法將摻雜劑421經過其他膜(例如絕緣膜407、源極電極層405a及汲極電極層405b)引入到氧化物半導體層403中。作為摻雜劑421的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒式離子植入法等。此時，較佳為使用摻雜劑421的單個離子或氟化物、氯化物的離子。
適當地設定加速電壓、劑量等的注入條件以及使摻雜劑經過的膜的厚度，來控制摻雜劑421的引入製程即可。在本實施例中，作為摻雜劑421使用硼藉由離子植入法注入硼離子。注意，將摻雜劑421的劑量設定為1×1013ions/cm2以上且5×1016ions/cm2以下即可。
低電阻區中的摻雜劑421的濃度較佳為5×1018/cm3以上且1×1022/cm3以下。
也可以在加熱基板400的同時引入摻雜劑421。
注意，對氧化物半導體層403引入摻雜劑421的處理也可以進行多次，也可以使用多種摻雜劑。
另外，在摻雜劑421的引入處理之後，也可以進行加熱處理。較佳在氧氣氛圍下、溫度為300℃以上且700℃以下，較佳為300℃以上且450℃以下的加熱條件下進行1小時。此外，也可以在氮氣氛圍下、減壓下、大氣(超乾燥空氣)下進行加熱處理。
當作為氧化物半導體層403使用結晶氧化物半導體膜時，藉由引入摻雜劑421，有時氧化物半導體膜的一部分非晶化。此時，藉由在引入摻雜劑421之後進行加熱處理，可以恢復氧化物半導體層403的結晶性。
由此形成夾著通道形成區409設置有低電阻區404a、404b的氧化物半導體層403。
藉由上述製程，可以製造本實施例的電晶體440a(參照圖1C)。藉由使用利用至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上的IGZO膜的氧化物半導體層403，電晶體440a可以具有高導通特性(場效應遷移率)、低截止電流以及高可靠性。
接著，在氧化物半導體層403、源極電極層405a及汲極電極層405b、閘極絕緣膜402以及閘極電極層401上形成絕緣膜407(參照圖1D)。
絕緣膜407可以藉由電漿CVD法、濺射法或蒸鍍法等形成。作為絕緣膜407，典型地可以使用氧化矽膜、氧 氮化矽膜、氧氮化鋁膜、或氧化鎵等無機絕緣膜等。
另外，作為絕緣膜407，還可以使用氧化鋁膜、氧化鉿膜、氧化鎂膜、氧化鋯膜、氧化鑭膜、氧化鋇膜或金屬氮化物膜(例如，氮化鋁膜)。
絕緣膜407可以為單層或疊層結構，例如可以採用氧化矽膜及氧化鋁膜的疊層結構。
絕緣膜407較佳適當地採用濺射法等的不使水、氫等雜質混入到絕緣膜407中的方法來形成。此外，當作為絕緣膜407中的離氧化物半導體層403近的絕緣膜使用含過剩的氧的膜時，該膜可以用作對氧化物半導體層403的氧的供應源，所以是較佳的。
在本實施例中，作為絕緣膜407藉由濺射法形成厚度為100nm的氧化矽膜。可以在稀有氣體(典型的是氬)氛圍下、氧氣氛圍下或稀有氣體和氧的混合氛圍下，藉由濺射法形成氧化矽膜。
與在形成氧化物半導體膜時同樣，為了去除殘留在絕緣膜407的沉積室內的水分，較佳為使用吸附型的真空泵(低溫泵等)。可以降低在使用低溫泵排氣的沉積室中形成的絕緣膜407所包含的雜質的濃度。此外，作為用來去除殘留在絕緣膜407的沉積室內的水分的排氣單元，也可以採用配備有冷阱的渦輪分子泵。
作為當形成絕緣膜407時使用的濺射氣體，較佳為使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
可以用於設置在氧化物半導體層403上的絕緣膜407 的氧化鋁膜具有高遮斷效果(阻擋效果)，即不使氫、水分等雜質和氧的兩者透過膜的效果。
因此，在製造製程中並在製造之後氧化鋁膜用作保護膜，以防止成為變動原因的氫、水分等雜質混入到氧化物半導體層403，並防止從氧化物半導體層403釋放作為構成氧化物半導體的主要成分材料的氧。
此外，為了降低起因於電晶體的表面凹凸，可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。注意，也可以藉由層疊多個由這些材料形成的絕緣膜，形成平坦化絕緣膜。
此外，在閘極絕緣膜402及絕緣膜407中形成到達源極電極層405a、汲極電極層405b的開口，在開口中形成與源極電極層405a、汲極電極層405b電連接的佈線層465a、佈線層465b(參照圖1E)。藉由使用佈線層465a、佈線層465b使該電晶體440a和其他電晶體連接來可以構成各種電路。
另外，如圖2C所示的電晶體440d那樣，也可以在氧化物半導體層403上以與此接觸的方式直接設置佈線層465a、佈線層465b而不設置源極電極層405a、汲極電極層405b。
佈線層465a、佈線層465b可以使用與閘極電極層401、源極電極層405a、汲極電極層405b相同的材料及 方法來形成。例如，作為佈線層465a、佈線層465b，可以使用氮化鈦膜和銅膜的疊層或者氮化鈦膜和鎢膜的疊層等。
被高純度化並其氧缺陷被填補的氧化物半導體層403中的氫、水等雜質充分被去除，氧化物半導體層403中的氫濃度為5×1019/cm3以下，較佳為5×1018/cm3以下。注意，氧化物半導體層403中的氫濃度是藉由使用二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)而測量的。
在使用本實施例製造的使用高純度化且包含填補氧缺陷的過剩的氧的氧化物半導體層403的電晶體440a中，可以使截止狀態下的室溫下的每通道寬度1μm的電流值(截止電流值)降低到100zA/μm(1zA(zeptoampere仄普托介安培)為1×10-21A)以下，較佳為降低到50zA/μm以下的水準。
如上所述，可以提供一種將氧化物半導體用於通道形成區的電晶體的結構及該電晶體的製造方法，其中可以使該電晶體的電特性的臨界電壓成為正值，即實現所謂的常截止的切換元件。
另外，還可以提供一種半導體裝置的結構及其製造方法，其中藉由提高電晶體的導通特性(例如，導通電流或場效應遷移率)來實現半導體裝置的高速回應及高速驅動，以實現進一步高性能的半導體裝置。
另外，還可以提供一種可靠性高的半導體裝置，其中 即使在使用長時間時，臨界電壓也不容易偏移。
實施例2
在本實施例中，使用圖3A至3C及圖4A至4E說明半導體裝置及半導體裝置的製造方法的另一個實施例。與上述實施例相同的部分或者具有與上述實施例相同的功能的部分及製程可以與上述實施例同樣進行，省略其反復說明。此外，省略相同部分的詳細說明。
圖3A至3C所示的電晶體450是頂閘極電晶體的一個例子。圖3A是俯視圖，沿圖3A中的點劃線X-Y切斷的剖面相當於圖3B，並且沿圖3A中的雙點劃線V-W切斷的剖面相當於圖3C。
如相當於通道長度方向上的剖面圖的圖3B所示那樣，電晶體450在設置有氧化物絕緣層436的具有絕緣表面的基板400上包括：作為第一氧化物半導體層的氧化物半導體層408a、408b；作為第二氧化物半導體層的包括通道形成區409、低電阻區414a、414b的氧化物半導體層403；源極電極層405a、汲極電極層405b；閘極絕緣膜402；以及閘極電極層401。氧化物半導體層408a、408b以與氧化物絕緣層436接觸的方式並以在氧化物半導體層408a和408b之間具有間隔的方式形成在氧化物絕緣層436上，並且氧化物半導體層403以與氧化物半導體層408a、408b及氧化物絕緣層436接觸的方式形成。
圖3C是通道寬度方向上的剖面圖，氧化物半導體層 403具有20度至50度的錐形的端部。雖然當氧化物半導體層403具有垂直的端部時，容易去氧並產生氧缺陷，但是當具有錐形的端部時，可以抑制氧缺陷並降低電晶體450的洩漏電流(寄生通道)的發生。
藉由在膜厚度為3nm至5nm的氧化物半導體層403下設置氧化物半導體層408a、408b，可以降低與源極電極層405a、汲極電極層405b的接觸電阻。
低電阻區414a、414b可以藉由將閘極電極層401用作掩模而對氧化物半導體層403引入摻雜劑來形成。另外，低電阻區也可以藉由擴散金屬元素來形成。藉由使用摻雜劑及金屬元素的擴散形成低電阻區，進一步可以降低與佈線層的接觸電阻。
另外，也可以在閘極電極層401的側面設置側壁結構的側壁絕緣層。在電晶體450中的閘極電極層401側面設置有膜厚度薄的側壁絕緣層412a、412b。在形成覆蓋閘極電極層401的絕緣膜之後，利用RIE(Reactive ion etching：反應離子蝕刻)法由各向異性蝕刻加工絕緣膜，而在閘極電極層401的側壁自對準地形成側壁絕緣層412a、412b即可。在此，對絕緣膜沒有特別的限制，例如可以使用使TEOS(Tetraethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或氧化亞氮等起反應來形成的臺階覆蓋性良好的氧化矽。絕緣膜可以藉由熱CVD、電漿CVD、常壓CVD、偏壓ECRCVD或濺射等方法形成。此外，也可以使用藉由低溫氧化(LTO：Low Temperature Oxidation)法形成的氧化矽。
藉由設置側壁絕緣層412a、412b，可以防止閘極電極層401和低電阻區414a、414b的短路。
當對氧化物半導體層408a、408b的整體引入摻雜劑來形成低電阻區，還可以在氧化物半導體層408a、408b下，即氧化物絕緣層436一側與其他導電層電連接。
藉由使用至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上的高場效應遷移率的IGZO膜形成膜厚度薄例如為3nm至5nm的氧化物半導體層403，可以防止由於短通道效應而導致的電晶體的常導通。
作為氧化物半導體層408a、408b，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物諸如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元系金屬氧化物諸如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物諸如In-Sn- Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
作為氧化物半導體層408a、408b，可以使用導電性高的氧化物半導體層。
在本實施例中，作為氧化物半導體層408a、408b使用藉由利用銦：鎵：鋅的成分比為1：1：1的氧化物靶材形成的氧化物半導體層。
氧化物半導體層408a、408b的膜厚度為20nm至50nm即可。
圖4A至4E示出電晶體450的製造方法的一個例子。
首先，在具有絕緣表面的基板400上形成氧化物絕緣層436，在氧化物絕緣層436上形成氧化物半導體膜444(參照圖4A)。在本實施例中，藉由濺射法利用銦：鎵：鋅的成分比為1：1：1的氧化物靶材形成氧化物半導體膜444。
接著，藉由光微影製程將氧化物半導體膜444加工為島狀來形成以具有間隔的方式設置的一對氧化物半導體層408a、408b。以與氧化物半導體層408a、408b及氧化物絕緣層436接觸的方式形成氧化物半導體層403(參照圖4B)。氧化物半導體層403藉由濺射法利用銦：鎵：鋅的成分比為3：1：2的氧化物靶材形成。氧化物半導體層403較佳為具有錐形的端部，在本實施例中，採用具有30度的 錐形的形狀。
接著，在氧化物半導體層403上形成閘極絕緣膜402、閘極電極層401、覆蓋閘極電極層401側面的側壁絕緣層412a、412b(參照圖4C)。閘極絕緣膜402可以藉由在氧化物半導體層403上形成絕緣膜，以閘極電極層401及側壁絕緣層412a、412b用作掩模對該絕緣膜進行蝕刻來形成。注意，氧化物半導體層403的一部分被露出。
接著，在氧化物半導體層403、閘極絕緣膜402及閘極電極層401上以與氧化物半導體層403的一部分接觸的方式形成包含金屬元素的膜417。
作為包含金屬元素的膜417，可以舉出金屬膜、金屬氧化物膜、金屬氮化物膜等。
作為包含金屬元素的膜中的金屬元素，可以使用選自鋁(Al)、鈦(Ti)、鉬(Mo)、鎢(W)、鉿(Hf)、鉭(Ta)、鑭(La)、鋇(Ba)、鎂(Mg)、鋯(Zr)和鎳(Ni)中的任何一種以上的元素。作為包含金屬元素的膜，可以使用包含選自上述金屬元素中的任何一種以上的金屬膜、金屬氧化物膜或金屬氮化物膜(例如，氮化鈦膜、氮化鉬膜、氮化鎢膜)。此外，也可以在包含金屬元素的膜中包含磷(P)、硼(B)等的摻雜劑。在本實施例中，包含金屬元素的膜417具有導電性。
包含金屬元素的膜417可以藉由電漿CVD法、濺射法或蒸鍍法等形成。包含金屬元素的膜417的膜厚度是 5nm以上且30nm以下即可。
在本實施例中，作為包含金屬元素的膜417藉由濺射法形成厚度為10nm的鋁膜。
接著，將閘極絕緣膜402、閘極電極層401、側壁絕緣層412a、412b用作掩模，經過包含金屬元素的膜417對氧化物半導體層403選擇性地引入摻雜劑421，而形成低電阻區(參照圖4D)。
摻雜劑421是改變氧化物半導體層403的導電率的雜質。作為摻雜劑421，可以使用選自第15族元素(典型的是磷(P)、砷(As)、銻(Sb))、硼(B)、鋁(Al)、氮(N)、氬(Ar)、氦(He)、氖(Ne)、銦(In)、氟(F)、氯(Cl)、鈦(Ti)和鋅(Zn)中的任一種以上的元素。
也可以將上述摻雜劑包含在包含金屬元素的膜417中。
將摻雜劑421利用注入法經過包含金屬元素的膜417引入到氧化物半導體層403中。作為摻雜劑421的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒式離子植入法等。此時，較佳為使用摻雜劑421的單個離子或氫化物、氟化物、氯化物的離子。
適當地設定加速電壓、劑量等的注入條件或者使摻雜劑經過的包含金屬元素的膜417的厚度，來控制摻雜劑421的引入製程即可。將劑量設定為1×1013ions/cm2以上且5×1016ions/cm2以下即可，例如，當使用硼藉由離子植 入法注入硼離子時，將加速電壓設定為15kV，將劑量設定為1×1015ions/cm2即可。
低電阻區中的摻雜劑421的濃度較佳為5×1018/cm3以上且1×1022/cm3以下。
也可以在加熱基板400的同時引入摻雜劑。
此外，對氧化物半導體層403引入摻雜劑421的處理也可以進行多次，也可以使用多種摻雜劑。
此外，在摻雜劑421的引入處理之後，也可以進行加熱處理。作為加熱條件較佳為採用如下條件：溫度為300℃以上且700℃以下，較佳為300℃以上且450℃以下；在氧氣氛圍下；進行1小時。另外，也可以在氮氣氛圍下、減壓下、大氣(超乾燥空氣)下進行加熱處理。
接著，在包含金屬元素的膜417與氧化物半導體層403的一部分接觸的狀態下進行加熱處理。較佳在氧氣氛圍下進行加熱處理。也可以在減壓下、氮氣氛圍下進行加熱處理。此外，將加熱溫度設定為100℃以上且700℃以下，較佳為200℃以上且400℃以下。
例如，將基板引入到加熱處理裝置之一的電爐中，在氧氣氛圍下以200℃對包含金屬元素的膜417及氧化物半導體層403進行1小時的加熱處理。
另外，加熱處理裝置不侷限於電爐而也可以使用利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用從鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行加熱處理的裝置。作為高溫的氣體，使用氬等稀有氣體或氮等不因加熱處理而與被處理物產生反應的惰性氣體。
例如，作為加熱處理，也可以進行如下GRTA，即將基板放入加熱為650℃至700℃的高溫的惰性氣體中，在加熱幾分鐘之後，將基板從惰性氣體中取出。
在氮、氧、超乾燥空氣(水的含量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下的空氣)或者稀有氣體(氬、氦等)氛圍下進行加熱處理即可。但是，上述氮、氧、超乾燥空氣、稀有氣體等的氛圍較佳不包含水、氫等。另外，較佳將引入到加熱處理裝置中的氮、氧或稀有氣體的純度設定為6N(99.9999%)以上，較佳為設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。
藉由進行加熱處理，金屬元素從包含金屬元素的膜417引入到氧化物半導體層403中，而形成低電阻區414a、414b。因此，在氧化物半導體層403中，夾著通道形成區409形成包含摻雜劑及金屬元素的低電阻區414a、414b。
在本實施例中，由於作為摻雜劑使用硼，作為金屬元 素使用鋁，所以低電阻區414a、414b包含硼及鋁。
接著，藉由蝕刻除去包含金屬元素的膜417。在本實施例中，藉由濕蝕刻法除去包含金屬元素的膜417。
藉由上述製程，可以製造本實施例的電晶體450。藉由具有在通道長度方向上夾著通道形成區409包括低電阻區414a、414b的氧化物半導體層403，上述電晶體405可以實現高導通特性(例如，導通電流及場效應遷移率)、高速工作及高速回應。
可以將低電阻區414a、414b用作源極區或汲極區。藉由設置低電阻區414a、414b，可以緩和施加到形成在低電阻區414a與低電阻區414b之間的通道形成區409的電場。此外，藉由在低電阻區414a、414b中使氧化物半導體層403與源極電極層405a及汲極電極層405b電連接，可以降低氧化物半導體層403與源極電極層405a及汲極電極層405b的接觸電阻。
此外，為了降低起因於電晶體的表面凹凸，也可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。注意，也可以藉由層疊多個由這些材料形成的絕緣膜，形成平坦化絕緣膜。
在本實施例中，在電晶體450上形成平坦化絕緣膜415。此外，在平坦化絕緣膜415中形成達到氧化物半導體層403的開口，並在開口中形成與氧化物半導體層403 電連接的源極電極層405a、汲極電極層405b(參照圖4E)。
如上所述，可以提供一種將氧化物半導體用於通道形成區的電晶體的結構及該電晶體的製造方法，其中可以使該電晶體的電特性的臨界電壓成為正值，即實現所謂的常截止的切換元件。
另外，還可以提供一種半導體裝置的結構及其製造方法，其中藉由提高電晶體的導通特性(例如，導通電流或場效應遷移率)來實現半導體裝置的高速回應及高速驅動，以實現進一步高性能的半導體裝置。
另外，還可以提供一種可靠性高的半導體裝置，其中即使在使用長時間時，臨界電壓也不容易偏移。
本實施例可以與其他實施例適當地組合而實施。
實施例3
在本實施例中，參照圖式說明如下半導體裝置的一個例子，該半導體裝置使用實施例1或實施例2所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。注意，本實施例的半導體裝置使用實施例1或實施例2所記載的電晶體作為電晶體162來構成。作為電晶體162可以使用實施例1或實施例2所示的電晶體的任何結構。
因為電晶體162的截止電流小，所以藉由使用該電晶體能夠長期保持儲存資料。換言之，因為可以形成不需要 更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低耗電量。
圖5A至5C是半導體裝置的結構的一個例子。圖5A示出半導體裝置的剖面圖，圖5B示出半導體裝置的平面圖，圖5C示出半導體裝置的電路圖。在此，圖5A相當於沿著圖5B中的C1-C2及D1-D2的剖面。
圖5A及圖5B所示的半導體裝置在其下部具有使用第一半導體材料的電晶體160，並在其上部具有使用第二半導體材料的電晶體162。電晶體162可以使用與實施例1或實施例2所示的結構相同的結構。
這裏，第一半導體材料和第二半導體材料較佳為分別具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用作第一半導體材料，並且將氧化物半導體用作第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而可以長時間地保持電荷。
另外，雖然對上述電晶體都為n通道型電晶體的情況進行說明，但是當然可以使用p通道型電晶體。此外，由於所公開的發明的技術本質在於：將氧化物半導體用於電晶體162以保持資訊，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
圖5A中的電晶體160包括：設置在包含半導體材料 (例如，矽等)的基板185中的通道形成區116；夾著通道形成區116地設置的雜質區120；接觸於雜質區120的金屬化合物區124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極110。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種狀態也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。也就是說，在本說明書中，源極電極的記載會包括源極區。
另外，在基板185上以圍繞電晶體160的方式設置有元件隔離絕緣層106，並且以覆蓋電晶體160的方式設置有絕緣層130。另外，為了實現高集體化，如圖5A所示，較佳為採用電晶體160不具有側壁絕緣層的結構。然而，在重視電晶體160的特性的情況下，也可以在閘極電極110的側面設置側壁絕緣層，以形成包括雜質濃度不同的區域的雜質區120。
圖5A所示的電晶體162是將氧化物半導體用於通道形成區的電晶體。在此，包含在電晶體162中的氧化物半導體層144較佳是高純度化的層。藉由使用高純度化的氧化物半導體，可以得到截止特性極為優異的電晶體162。
在電晶體162上設置有單層或疊層的絕緣層150。另外，在電晶體162的與電極層142a重疊的區域隔著絕緣層150設置有導電層148b，並由電極層142a、絕緣層150、導電層148b構成電容元件164。換言之，電晶體 162的電極層142a用作電容元件164的一方的電極，導電層148b用作電容元件164的另一方的電極。另外，當不需要電容元件時，也可以採用不設置電容元件164的結構。另外，電容元件164也可以另行設置在電晶體162的上方。
在電晶體162及電容元件164上設置有絕緣層152。而且，在絕緣層152上設置有用來連接電晶體162和其他電晶體的佈線156。雖然未圖示，但是在圖5A中，佈線156藉由形成在設置於絕緣層150、絕緣層152及閘極絕緣膜146等中的開口中的電極與電極層142b電連接。在此，較佳的是，該電極至少與電晶體162的氧化物半導體層144的一部分重疊而設置。
在圖5A及5B中，較佳的是，電晶體160與電晶體162至少部分重疊，且電晶體160的源極區或汲極區與氧化物半導體層144的一部分重疊。另外，以與電晶體160的至少一部分重疊的方式設置有電晶體162及電容元件164。例如，電容元件164的導電層148b至少與電晶體160的閘極電極128部分重疊而設置。藉由採用這種平面佈局，可以減小半導體裝置所占的面積，從而可以實現高集體化。
另外，電極層142b與佈線156的電連接既可以藉由使電極層142b與佈線156直接接觸而實現，又可以藉由在兩者之間的絕緣層中設置電極，藉由該電極而實現。另外，介於兩者之間的電極也可以是多個。
接著，圖5C示出對應於圖5A及5B的電路結構的一個例子。
在圖5C中，第一佈線(1st Line)與電晶體160的源極電極電連接，第二佈線(2nd Line)與電晶體160的汲極電極電連接。此外，第三佈線(3rd Line)與電晶體162的源極電極和汲極電極中的一方電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。再者，電晶體160的閘極電極和電晶體162的源極電極和汲極電極中的另一方與電容元件164的電極的一方電連接，第五佈線(5th Line)與電容元件164的電極的另一方電連接。
在圖5C所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，如以下所示那樣，可以進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容元件164施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加規定的電荷(寫入)。這裏，施加賦予兩種不同電位位準的電荷(以下，稱為Low位準電荷、High位準電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，保持對電晶體160的閘極電極施加的電荷(保持)。
因為電晶體162的截止電流極為小，所以電晶體160 的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加規定的電位(恆電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，第二佈線根據保持在電晶體160的閘極電極的電荷量具有不同的電位。這是因為如下緣故：一般而言，在電晶體160為n通道型的情況下，對電晶體160的閘極電極施加High位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體160的閘極電極施加Low位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別施加到電晶體160的閘極電極的電荷。例如，在寫入中，當被供應High位準電荷時，如果第五佈線的電位為V0(>Vth_H)，則電晶體160成為“導通狀態”。當被供應Low位準電荷時，即使第五佈線的電位為V0(<Vth_L)，電晶體160也維持“截止狀態”。因此，可以根據第二佈線的電位讀出所保持的資訊。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資訊。在此情況下，當不讀出資訊時，對第五佈線施加不管閘極電極的狀態如何都使電晶體160成為“截止狀態”的電位，也就是小於Vth_H的電位，即可。或者，對第五佈線施加不管閘極電極的狀態如何都使電晶體160成為“導通狀態”的電位，也就是大於Vth_L 的電位，即可。
在本實施例所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的截止電流極為小的電晶體，可以在極長期間保持儲存資料。換言之，因為可以不需要進行更新工作或將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，較佳固定電位)，也可以在較長期間保持儲存資料。
另外，在本實施例所示的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等問題。就是說，在根據所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，因為根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以可以容易實現高速工作。
此外，電晶體162由於利用至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上的氧化物半導體層，所以可以實現臨界電壓為正值的電晶體。藉由採用該電晶體，可以得到半導體裝置的高性能化。並且，在本實施例的半導體裝置中，由於使用臨界電壓不容易偏移的電晶體，可以實現半導體裝置的高可靠性化。
以上，本實施例所示的結構、方法等可以與其他實施 例所示的結構、方法等適當地組合而使用。
實施例4
在本實施例中，參照圖6A和6B及圖7A至7C說明具有與實施例3所示的結構不同的結構的如下半導體裝置，該半導體裝置使用實施例1或實施例2所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。注意，本實施例的半導體裝置使用實施例1或實施例2所記載的電晶體作為電晶體162來構成。作為電晶體162可以使用實施例1或實施例2所示的電晶體的任何結構。
圖6A示出半導體裝置的電路結構的一個例子，圖6B是示出半導體裝置的一個例子的示意圖。首先對圖6A所示的半導體裝置進行說明，接著對圖6B所示的半導體裝置進行說明。
在圖6A所示的半導體裝置中，位元線BL與電晶體162的源極電極或汲極電極電連接，字線WL與電晶體162的閘極電極電連接，並且電晶體162的源極電極或汲極電極與電容元件254的第一端子電連接。
使用氧化物半導體的電晶體162具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以在極長時間儲存電容元件254的第一端子的電位(或累積在電容元件254中的電荷)。
接著，說明對圖6A所示的半導體裝置(記憶單元 250)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容元件254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容元件254的第一端子的電位(保持)。
由於電晶體162的截止電流極為小，所以能夠在較長時間儲存電容元件254的第一端子的電位(或累積在電容元件中的電荷)。
接著，對資訊的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容元件254導通，於是，在位元線BL與電容元件254之間電荷被再次分配。結果，位元線BL的電位產生變化。位元線BL的電位的變化量根據電容元件254的第一端子的電位(或累積在電容元件254中的電荷)而取不同的值。
例如，當假設電容元件254的第一端子的電位是V，電容元件254的電容是C，位元線BL所具有的電容成分(以下也稱為位元線電容)是CB，並且電荷被再次分配之前的位元線BL的電位是VB0時，電荷被再次分配之後的位元線BL的電位成為(C B *V B0 +C*V)/(C B +C)。因此，假設記憶單元250處於電容元件254的第一端子的電位為V1或V0(V1>V0)的兩個狀態，保持電位V1時的位元線BL的電位(=(C B *V B0 +C*V1)/(C B +C))高於保持電位 V0時的位元線BL的電位(=(C B *V B0 +C*V0)/(C B +C))。
並且，藉由比較位元線BL的電位與規定的電位，可以讀出資訊。
如此，圖6A所示的半導體裝置可以利用電晶體162的截止電流極為小的特徵在較長時間保持累積在電容元件254中的電荷。換言之，因為可以不需要進行更新工作或將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間保持儲存資料。
接著，對圖6B所示的半導體裝置進行說明。
圖6B所示的半導體裝置在其上部作為儲存電路具有記憶單元陣列251a及251b，該記憶單元陣列251a及251b具有多個圖6A所示的記憶單元250，並且在其下部具有用來使記憶單元陣列251(記憶單元陣列251a及251b)工作的週邊電路253。另外，週邊電路253與記憶單元陣列251電連接。
藉由採用圖6B所示的結構，可以將週邊電路253設置在記憶單元陣列251(記憶單元陣列251a及251b)的正下方，從而可以實現半導體裝置的小型化。
更佳的是，用於設置在週邊電路253中的電晶體的半導體材料與電晶體162的半導體材料不同。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由 利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，圖6B所示的半導體裝置是層疊有兩個記憶單元陣列251(記憶單元陣列251a、記憶單元陣列251b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構。
接著，參照圖7A至7C對圖6A所示的記憶單元250的具體結構進行說明。
圖7A至7C是記憶單元250的結構的一個例子。圖7A示出記憶單元250的俯視圖，而圖7B示出沿著圖7A的線A-B的剖面圖。
圖7A和7B所示的電晶體162可以使用與實施例1或實施例2所示的結構相同的結構。
如圖7B所示，在電極502及電極504上設置有電晶體162。電極502是用作在圖6A中的位元線BL的佈線，並且設置為與電晶體162的低電阻區接觸。此外，電極504用作圖6A中的電容元件254的一方電極，並且設置為與電晶體162的低電阻區接觸。在電晶體162上，設置在與電極504重疊的區域上的電極506用作電容元件254的另一方電極。
另外，如圖7A所示，電容元件254的另一方電極506與電容線508電連接。隔著閘極絕緣膜146設置在氧化物半導體層144上的閘極電極148a與字線509電連接。
另外，圖7C示出記憶單元陣列251和週邊電路的連接部分的剖面圖。週邊電路例如可以採用包括n通道型電晶體510及p通道型電晶體512的結構。作為用於n通道型電晶體510及p通道型電晶體512的半導體材料，較佳為使用氧化物半導體以外的半導體材料(矽等)。藉由使用這種材料，可以實現包括在週邊電路中的電晶體的高速工作。
藉由採用圖7A所示的平面佈局，可以降低半導體裝置所占的面積，從而可以實現高集體化。
如上所述，在上部層疊形成的多個記憶單元由使用氧化物半導體的電晶體形成。利用至少包含銦、鎵、鋅及氧的四種元素，在由原子百分率表示該四種元素的成分比時，銦的比例是鎵的比例及鋅的比例的兩倍以上的氧化物半導體的電晶體的截止電流極為小，從而藉由使用該電晶體可以長期保持儲存資料。換言之，因為可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，如圖7B所示，電容元件254由電極504、氧化物半導體層144、閘極絕緣膜146以及電極506的疊層形成。因為具有上述組成的氧化物半導體層的相對介電常數非常高(相對介電常數為66)，所以藉由將該氧化物半導體層用作介電膜，可以縮小電容元件254所需要的面積。
如上所述，藉由將具備使用氧化物半導體以外的材料的電晶體(換言之，能夠進行十分高速的工作的電晶體)的週邊電路以及具備使用氧化物半導體的電晶體(作更廣 義解釋，其截止電流十分小的電晶體)的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的集體化。
本實施例可以與其他實施例所記載的結構適當地組合而實施。
實施例5
在本實施例中，參照圖8A至圖11對將上述實施例所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等移動設備中，為了臨時儲存影像資料而使用SRAM或DRAM。使用SRAM或DRAM是因為快閃記憶體應答速度慢而不適於處理影像的緣故。另一方面，當將SRAM或DRAM用於影像資料的臨時儲存時，有如下特徵。
如圖8A所示，在一般的SRAM中，一個記憶單元由電晶體801至電晶體806的六個電晶體構成，並且該電晶體801至電晶體806被X解碼器807和Y解碼器808驅動。電晶體803和電晶體805以及電晶體804和電晶體806構成反相器，該反相器能夠實現高速驅動。然而，由於一個記憶單元由六個電晶體構成，所以有記憶單元面積大的缺點。在將設計規則的最小尺寸設定為F的情況下，SRAM的記憶單元面積一般為100至150F2。因此， SRAM的每個位元的單價是各種記憶體中最高的。
另一方面，在DRAM中，如圖8B所示，記憶單元由電晶體811和儲存電容器812構成，並且該電晶體811和儲存電容器812被X解碼器813和Y解碼器814驅動。由於一個單元由一個電晶體和一個電容器構成，所以所占的面積小。DRAM的記憶單元面積一般為10F2以下。但是，DRAM需要經常進行更新工作，因此即使不進行改寫也消耗電力。
相對於此，上述實施例所說明的半導體裝置的記憶單元面積為10F2左右，並且不需要頻繁的更新工作。從而，能夠縮小記憶單元面積，還能夠降低耗電量。
圖9示出移動設備的方塊圖。圖9所示的移動設備包括RF電路901、類比基帶電路902、數位基帶電路903、電池904、電源電路905、應用處理器906、快閃記憶體910、顯示器控制器911、儲存電路912、顯示器913、觸控感應器919、聲頻電路917、以及鍵盤918等。顯示器913包括顯示部914、源極驅動器915以及閘極驅動器916。應用處理器906具有CPU907、DSP908以及介面909(IF909)。一般來說，儲存電路912由SRAM或DRAM構成，藉由將上述實施例所說明的半導體裝置用於該部分，能夠進行高速的資訊的寫入及讀出，能夠長期保持儲存資料，並且能夠充分降低耗電量。
圖10示出將上述實施例所說明的半導體裝置用於顯示器的儲存電路950的例子。圖10所示的儲存電路950 包括記憶體952、記憶體953、開關954、開關955以及記憶體控制器951。另外，儲存電路950連接於：影像資料(輸入影像資料)的信號線；讀出並控制儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示器控制器956；以及根據來自顯示器控制器956的信號來進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成一個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30Hz至60Hz左右的週期由顯示器控制器956從記憶體952藉由開關955讀出。
接下來，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地從記憶體952藉由開關955被讀出。當在記憶體953中儲存完新的影像資料(儲存影像資料B)時，由顯示器957的下一個圖框讀出儲存影像資料B，並且該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出工作持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施例所說明的半導體裝置用於記憶體952及記憶體953，能夠進行高速的資訊的寫入和讀出，能夠長期保持儲存資料，並且還能夠充分降低耗電量。
圖11示出電子書閱讀器的方塊圖。圖11所示的電子書閱讀器包括電池1001、電源電路1002、微處理器1003、快閃記憶體1004、聲頻電路1005、鍵盤1006、儲存電路1007、觸摸面板1008、顯示器1009、以及顯示器控制器1010。
在此，可以將上述實施例所說明的半導體裝置用於圖11的儲存電路1007。儲存電路1007具有暫時保持書籍內容的功能。作為該功能的例子，有使用者使用高亮功能的情況等。使用者在看電子書閱讀器時，有時需要對某個部分做標記。該標記功能被稱為高亮功能，即藉由改變顯示顏色，劃下劃線，將文字改為粗體字，或改變文字的字體等，來使該部分與周圍不一樣而突出表示。高亮功能就是儲存而保持使用者所指定的部分的資訊的功能。當長期保持該資訊時，也可以將該資訊拷貝到快閃記憶體1004。即使在此情況下，也藉由採用上述實施例所說明的半導體裝置，而能夠進行高速的資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
如上所述，本實施例所示的移動設備安裝有根據上述實施例的半導體裝置。因此，能夠實現進行高速的資訊的讀出、長期保持儲存資料並降低耗電量的移動設備。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
範例1
在本範例中，製造包含銦、鎵、鋅的氧化物半導體膜(IGZO膜)，測定氧化物半導體膜的電離電位，並且根據其結果製作能帶圖。在本說明書中，電離電位值是藉由對能隙(能隙)加上電子親和力得到的值，並且作為能隙值使用利用光譜橢偏儀(spectroscopic ellipsometry)測定材料的單膜而得到的值。並且，進行氧化物半導體膜的組成分析。
首先，示出利用光譜橢偏儀測定而得到的能隙的結果。
作為樣本的氧化物半導體膜，藉由濺射法在石英基板上形成厚度為100nm的IGZO膜。成膜條件為如下：基板溫度為300℃；並且作為靶材使用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材。
當在氬氣及氧氣(氬：氧=30sccm：15sccm)氛圍下進行成膜時，在成膜後不進行熱處理的樣本的能隙為2.83eV，在成膜後以450℃進行熱處理(在氮氣氛圍下進行1小時，然後在氧氣氛圍下進行1小時)的樣本的能隙 為2.90eV，並且在成膜後以650℃進行熱處理(在氮氣氛圍下進行1小時，然後在氧氣氛圍下進行1小時)的樣本的能隙為2.94eV。此外，當在氧氣氛圍(氧為100%)下進行成膜時，在成膜後不進行熱處理的樣本的能隙為2.82eV，在成膜後以450℃進行熱處理(在氮氣氛圍下進行1小時，然後在氧氣氛圍下進行1小時)的樣本的能隙為2.89eV，並且在成膜後以650℃進行熱處理(在氮氣氛圍下進行1小時，然後在氧氣氛圍下進行1小時)的樣本的能隙為2.94eV。由此，能隙大致為2.8eV至2.9eV。
另外，藉由利用如下條件的濺射法在單晶矽基板上形成厚度為15nm的IGZO膜，對該IGZO膜在從該膜的表面照射紫外線的同時利用紫外光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)進行電離電位的測量，上述濺射法的條件為如下：在氧氣氛圍(氧為100%)下，將基板溫度設定為300℃，並且利用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材。另外，電離電位表示真空能階和價電子帶之間的能量差。
從電離電位值扣除利用光譜橢偏儀測定的能隙來算出傳導帶的能量，而製作使用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材製造的IGZO膜的帶結構。注意，IGZO膜的能隙為2.8eV。圖12表示其結果。
接著，對於如下那樣的IGZO膜，利用X射線光電子光譜法(XPS，即X-ray Photoelectron Spectroscopy)分析其組成進行定量化並進行了評估，該IGZO膜是藉由在氧 氣氛圍(氧為100%)下將基板溫度設定為300℃並利用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材的濺射法在單晶矽基板上以15nm的厚度形成的。
在該IGZO膜中，銦(In)為23.7atomic%，鎵(Ga)為7.5atomic%，鋅(Zn)為9atomic%，並且氧(O)為59.7atomic%。
對利用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材形成的IGZO膜進行X射線繞射(XRD：X-Ray Diffraction)測定。
作為樣本，藉由濺射法在石英基板上形成厚度為100nm的IGZO膜。成膜條件為如下：基板溫度為室溫、200℃、300℃或400℃；成膜氛圍為氬氣及氧氣(氬：氧=30sccm：15sccm)；並且作為靶材使用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材。
圖13示出利用平面外(out-of-plane)法來測量每個IGZO膜的XRD光譜的結果。在圖13中，縱軸表示X射線繞射強度(任意單位)，橫軸表示旋轉角度2θ(deg.)。此外，在XRD光譜的測量中，使用Bruker AXS公司製造的X射線繞射裝置D8 ADVANCE。
如圖13所示，在以室溫形成的IGZO膜的XRD光譜中，觀察不到表示結晶的峰值，由此可知，該IGZO膜是非晶氧化物半導體膜。並且，如圖13所示，在以200℃、300℃或400℃形成的IGZO膜的XRD光譜中，在2θ=31°附近觀察到起因於結晶的峰值，由此可知，該 IGZO膜是結晶氧化物半導體膜。
接著，切出IGZO膜的端面，利用高解析度透射電子顯微鏡(株式會社日立高新技術(Hitachi High-Technologies Corporation)製造的“H9000-NAR”：TEM)以300kV的加速電壓進行IGZO膜的剖面觀察。
作為樣本，藉由濺射法在石英基板上形成厚度為100nm的IGZO膜。成膜條件為如下：基板溫度為300℃；成膜氛圍為氬氣及氧氣(氬：氧=30sccm：15sccm)；並且作為靶材使用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材。
圖16A、16B及16C分別示出在成膜後不進行熱處理、在成膜後以450℃進行熱處理(在氮氣氛圍下進行1小時，然後在氧氣氛圍下進行1小時)及在成膜後以650℃進行熱處理(在氮氣氛圍下進行1小時，然後在氧氣氛圍下進行1小時)的IGZO膜的剖面TEM影像。
如圖16A至16C所示，觀察到包括具有大致垂直於其表面的c軸的結晶(CAAC)的IGZO膜。
如上所述，可以確認到能夠使用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材來得到非單晶IGZO膜。
範例2
在本範例中，製造包括使用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材來形成的IGZO膜的電晶體，對該電晶體進行電特性及可靠性的評估。
作為電晶體，製造具有圖1A至1E所示的電晶體440a的結構的電晶體1及具有圖2A所示的電晶體440b的結構的電晶體2。下面表示電晶體1及電晶體2的製造方法。
藉由濺射法在玻璃基板上形成厚度為300nm的氧化矽膜作為絕緣層(成膜條件：氧氣氛圍；壓力為0.4Pa；電源功率為1.5kW；玻璃基板和靶材之間的距離為60mm；以及基板溫度為100℃)。
在對氧化矽膜進行研磨處理之後，藉由使用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材的濺射法形成厚度為20nm的IGZO膜作為氧化物半導體膜。成膜條件為如下：氬氣及氧氣(氬：氧=30sccm：15sccm)；壓力為0.4Pa；電源功率為1.5kW；玻璃基板和靶材之間的距離為60mm；以及基板溫度為200℃。
接著，在氮氣氛圍下以450℃進行1小時的熱處理，然後在氧氣氛圍下以450℃進行1小時的熱處理。利用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法對IGZO膜進行蝕刻(蝕刻條件：蝕刻氣體(BCl3：Cl2=60sccm：20sccm)；電源功率為450W；偏置功率為100W；以及壓力為1.9Pa)來將此加工為島狀。
藉由濺射法形成厚度為50nm的鎢膜(成膜條件：氧氣氛圍；壓力為0.8Pa；以及電源功率為1kW)，利用ICP蝕刻法進行蝕刻(蝕刻條件：蝕刻氣體(CF4：Cl2：O2=25sccm：25sccm：10sccm)；電源功率為500W；偏置功率 為150W；以及壓力為1.0Pa)來形成源極電極層及汲極電極層。
接著，藉由CVD法形成厚度為30nm的氧氮化矽膜來形成閘極絕緣膜。
藉由濺射法形成厚度為15nm的氮化鉭膜(成膜條件：氬氣及氮氣(Ar：N2=50sccm：10sccm)的氛圍；壓力為0.6Pa；以及電源功率為1kW)和厚度為135nm的鎢膜(成膜條件：氬氣氛圍；壓力為2.0Pa；以及電源功率為4kW)的疊層，並且藉由蝕刻法對該疊層進行蝕刻(第一蝕刻條件：蝕刻氣體(Cl2：SF6：O2=33sccm：33sccm：10sccm)；電源功率為2000W；偏置功率為50W；以及壓力為0.67Pa)(第二蝕刻條件：蝕刻氣體(Cl2=100sccm)；電源功率為2000W；偏置功率為50W；以及壓力為0.67Pa)來形成閘極電極層。
只在電晶體1中，以閘極電極層、源極電極層及汲極電極層為掩模，利用離子植入法對IGZO膜注入磷(P)離子。注意，磷(P)離子的注入條件為如下：加速電壓為40kV；以及劑量為1.0×1015ions/cm2。
作為絕緣膜，藉由濺射法在閘極電極層上形成氧化鋁膜(成膜條件：氬氣及氧氣(氬：氧=25sccm：25sccm)的氛圍；壓力為0.4Pa；電源功率為2.5kW；玻璃基板和靶材之間的距離為60mm；以及基板溫度為250℃)，並且藉由CVD法層疊厚度為300nm的氧氮化矽膜。
接著，在閘極絕緣膜及絕緣膜中形成到達IGZO膜的 開口，並且藉由濺射法在該開口中形成厚度為50nm的鈦膜(成膜條件：氬氣氛圍(Ar=20sccm)；壓力為0.1Pa；以及電源功率為12kW)、厚度為100nm的鋁膜(成膜條件：氬氣氛圍(Ar=50sccm)；壓力為0.4Pa；以及電源功率為1kW)以及厚度為50nm的鈦膜(成膜條件：氬氣氛圍(Ar=20sccm)；壓力為0.1Pa；以及電源功率為12kW)的疊層，對該疊層進行蝕刻(蝕刻條件：蝕刻氣體(BCl3：Cl2=60sccm：20sccm)；電源功率為450W；偏置功率為100W；以及壓力為1.9Pa)來形成佈線層。
藉由上述製程製造電晶體1及電晶體2。注意，在電晶體1中，通道長度(L)為3.2μm，通道寬度(W)為10.1μm，並且在氧化物半導體膜中不與源極電極層、汲極電極層及閘極電極層重疊的區域的通道長度方向的寬度(也稱為Loff)為0.15μm。另一方面，在電晶體2中，通道長度(L)為2.9μm，通道寬度(W)為10.1μm，並且在氧化物半導體膜上源極電極層或汲極電極層與閘極電極層重疊的區域的通道長度方向的寬度(也稱為Lov)為1.15μm。
對所得到的電晶體1及電晶體2進行電特性評估，並且對電晶體1還進行可靠性評估。圖14示出當電晶體2的汲極電壓(Vd)是3V、0.1V時的閘極電壓(Vg)-汲極電流(Id)特性及當汲極電壓(Vd)是0.1V時的場效應遷移率，並且圖15A及15B示出當電晶體1的汲極電壓(Vd)是3V、0.1V時的閘極電壓(Vg)-汲極電流 (Id)特性及當汲極電壓(Vd)是0.1V時的場效應遷移率。
如圖14及圖15A和15B所示，電晶體1及電晶體2都具有高導通特性及20cm2/Vs附近的場效應遷移率，尤其是，電晶體2的場效應遷移率高於20cm2/Vs。
作為檢查電晶體的可靠性的方法之一，有偏壓一熱應力試驗(以下，稱為GBT(Gate Bias Temperature)試驗)。GBT試驗是加速試驗的一種，它可以在短時間內評價由於使用很長時間而發生的電晶體的特性變化。尤其是，GBT試驗前後的電晶體的臨界電壓的變化量是用於檢查可靠性的重要的指標。在GBT試驗前後，臨界電壓的變化量越少，可靠性越高。
將形成有電晶體的基板的溫度維持為恆定，使電晶體的源極和汲極成為相同的電位，並且在一定時間內對閘極施加與源極及汲極不同的電位。根據試驗的目的而適當地設定基板溫度即可。注意，在+GBT試驗中，施加到閘極的電位高於源極及汲極的電位(源極和汲極為相同的電位)，而在-GBT試驗中，施加到閘極的電位低於源極及汲極的電位(源極和汲極為相同的電位)。
GBT試驗的試驗強度可以根據基板溫度、施加到閘極絕緣層的電場強度及電場施加時間而決定。閘極絕緣層中的電場強度藉由使閘極與源極及汲極之間的電位差除以閘極絕緣層的厚度來決定。
在本實施例中，對電晶體1進行GBT試驗。首先， 作為+GBT試驗，將基板溫度設定為40℃，將Vd設定為3V，而進行電晶體1的Vg-Id特性的測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為2MV/cm的方式施加6V的Vg，並在大氣氛圍下保持該狀態1小時。接著，將Vg設定為0V。接著，將基板溫度設定為40℃，將Vd設定為10V，而進行電晶體1的Vg-Id測量。圖15A示出+GBT試驗結果。
與此同樣，作為-GBT試驗，首先，將基板溫度設定為40℃，將V(ds)設定為10V，而進行電晶體1的Vg-Id特性的測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為-2MV/cm的方式施加-6V的Vg，並在大氣氛圍下保持該狀態1小時。接著，將Vg設定為0V。接著，將基板溫度設定為40℃，將Vd設定為10V，而進行電晶體1的Vg-Id測量。圖15B示出-GBT試驗結果。
注意，在圖15A和15B中，用粗線表示GBT試驗前，用細線表示GBT試驗後。
如圖15A和15B所示，在電晶體1中幾乎觀察不到由+GBT試驗及-GBT試驗導致的臨界電壓的變動。從而，可以在本實施例的電晶體中確認到GBT試驗前後的臨界電壓的變動為小，因此可靠性高。
另外，藉由與電晶體1同樣的製造製程來製造通道長度(L)為0.8μm，通道寬度(W)為1000μm，並且Loff 為0.3μm的電晶體，然後測量該電晶體的截止洩漏電流(截止電流)。在125℃或85℃的條件下進行測量。圖17示出其測量結果。
由圖17可知，當使本實施例的電晶體在85℃下工作41.5小時時的截止洩漏電流是0.5zA/μm，這是極低的值。
如上所述，本實施例的電晶體是截止電流值極低的可靠性高的電晶體。
400‧‧‧基板
405a‧‧‧源極電極層
402‧‧‧閘極絕緣膜
436‧‧‧氧化物絕緣層
403‧‧‧氧化物半導體層
405b‧‧‧汲極電極層
401‧‧‧閘極電極層
421‧‧‧摻雜劑
404a‧‧‧低電阻區
409‧‧‧通道形成區
440a‧‧‧電晶體
404b‧‧‧電晶體
407‧‧‧絕緣膜
465a‧‧‧佈線層
465b‧‧佈線層

Claims (6)

  1. 一種半導體裝置，包含：包含通道形成區的氧化物半導體層；以及隔著閘極絕緣膜與該氧化物半導體層重疊的閘極電極層，其中該氧化物半導體層至少包含銦、鎵、鋅及氧的四種元素，其中銦的成分比是鎵的成分比及鋅的成分比的兩倍或更多，其中該鋅的成分比是大於該鎵的成分比，其中每一個該成分比由原子百分率表示，且其中該氧化物半導體層包含c軸配向的結晶區域。
  2. 一種半導體裝置，包含：包含通道形成區的氧化物半導體層；以及隔著閘極絕緣膜與該氧化物半導體層重疊的閘極電極層，其中該氧化物半導體層至少包含銦、鎵、鋅及氧的四種元素，其中銦的成分比是鎵的成分比及鋅的成分比的兩倍或更多，其中每一個該成分比由原子百分率表示，其中該氧化物半導體層利用銦：鎵：鋅的成分比為3：1：2的氧化物靶材來形成，且其中該氧化物半導體層包含c軸配向的結晶區域。
  3. 一種半導體裝置，包含： 包含通道形成區的氧化物半導體層；以及隔著閘極絕緣膜與該氧化物半導體層重疊的閘極電極層，其中該氧化物半導體層至少包含銦、鎵、鋅及氧的四種元素，其中銦的成分比是鎵的成分比及鋅的成分比的兩倍或更多，其中該鋅的成分比是大於該鎵的成分比，其中每一個該成分比由原子百分率表示，其中該氧化物半導體層利用銦：鎵：鋅的成分比為3：1：2的氧化物靶材來形成，且其中該氧化物半導體層包含c軸配向的結晶區域。
  4. 根據申請專利範圍第1至3項中任一項之半導體裝置，其中不與該閘極電極層重疊的該氧化物半導體層的區域包含摻雜劑。
  5. 根據申請專利範圍第1至3項中任一項之半導體裝置，其中側壁絕緣層設置在該閘極電極層的側面上。
  6. 根據申請專利範圍第1至3項中任一項之半導體裝置，還包含電晶體，其中該電晶體的通道形成區包含矽。
TW105103571A 2011-07-22 2012-07-19 半導體裝置 TWI611585B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-161383 2011-07-22
JP2011161383 2011-07-22

Publications (2)

Publication Number Publication Date
TW201620142A TW201620142A (zh) 2016-06-01
TWI611585B true TWI611585B (zh) 2018-01-11

Family

ID=47534638

Family Applications (2)

Application Number Title Priority Date Filing Date
TW105103571A TWI611585B (zh) 2011-07-22 2012-07-19 半導體裝置
TW101126054A TWI532175B (zh) 2011-07-22 2012-07-19 半導體裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW101126054A TWI532175B (zh) 2011-07-22 2012-07-19 半導體裝置

Country Status (5)

Country Link
US (4) US9136388B2 (zh)
JP (7) JP6013685B2 (zh)
KR (5) KR102033292B1 (zh)
CN (1) CN102891182B (zh)
TW (2) TWI611585B (zh)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US8994019B2 (en) 2011-08-05 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8796683B2 (en) 2011-12-23 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
JP5965338B2 (ja) * 2012-07-17 2016-08-03 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
CN104124277B (zh) * 2013-04-24 2018-02-09 北京京东方光电科技有限公司 一种薄膜晶体管及其制作方法和阵列基板
TWI652822B (zh) * 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
KR20150011702A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법
CN103700705B (zh) * 2013-12-09 2017-07-28 深圳市华星光电技术有限公司 一种igzo电晶体制造方法
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
US20150187956A1 (en) * 2013-12-26 2015-07-02 Intermolecular Inc. IGZO Devices with Increased Drive Current and Methods for Forming the Same
JP2017103260A (ja) * 2014-03-31 2017-06-08 株式会社東芝 トランジスタ、および、トランジスタの製造方法
EP2942803B1 (en) * 2014-05-08 2019-08-21 Flosfia Inc. Crystalline multilayer structure and semiconductor device
US9515661B2 (en) * 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
CN110777359A (zh) * 2014-07-22 2020-02-11 株式会社Flosfia 结晶性半导体膜和板状体以及半导体装置
US9698173B2 (en) 2014-08-24 2017-07-04 Royole Corporation Thin film transistor, display, and method for fabricating the same
KR102373434B1 (ko) * 2014-11-07 2022-03-14 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
JP2016111105A (ja) * 2014-12-03 2016-06-20 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、並びに、表示装置
CN105845680B (zh) * 2015-01-14 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN114512547A (zh) 2015-02-12 2022-05-17 株式会社半导体能源研究所 氧化物半导体膜及半导体装置
KR102653836B1 (ko) * 2015-03-03 2024-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치
US10147823B2 (en) 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101855846B1 (ko) * 2015-12-29 2018-05-09 포항공과대학교 산학협력단 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리
CN115954389A (zh) 2016-03-04 2023-04-11 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10644140B2 (en) * 2016-06-30 2020-05-05 Intel Corporation Integrated circuit die having back-end-of-line transistors
US10825839B2 (en) * 2016-12-02 2020-11-03 Innolux Corporation Touch display device
TW201901971A (zh) * 2017-05-12 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
CN110651358A (zh) 2017-05-19 2020-01-03 株式会社半导体能源研究所 半导体装置、显示装置以及半导体装置的制造方法
WO2019005094A1 (en) * 2017-06-30 2019-01-03 Intel Corporation THIN FILM TRANSISTOR WITH LOW CONTACT RESISTANCE
DE102017119568B4 (de) 2017-08-25 2024-01-04 Infineon Technologies Ag Siliziumkarbidbauelemente und Verfahren zum Herstellen von Siliziumkarbidbauelementen
EP3676873A4 (en) * 2017-08-29 2021-05-26 Micron Technology, Inc. DEVICES AND SYSTEMS INCLUDING STRING DRIVERS WITH HIGH GAP MATERIAL AND METHODS OF FORMING
DE112017007829T5 (de) * 2017-09-26 2020-04-16 Intel Corporation Source/drain-diffusionsbarriere für germanium-nmos-transistoren
CN111373515B (zh) * 2017-11-24 2024-03-05 株式会社半导体能源研究所 半导体材料及半导体装置
KR102468509B1 (ko) * 2017-11-29 2022-11-17 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
WO2019187102A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法
CN109524401A (zh) * 2018-10-08 2019-03-26 山东大学 一种基于氧化物半导体的高性能静态随机读取存储器及其制备方法
CN109638081B (zh) * 2018-12-04 2020-05-22 武汉华星光电半导体显示技术有限公司 具有高介电常数薄膜的柔性基板及其制作方法
US20220069205A1 (en) * 2019-01-25 2022-03-03 Samsung Electronics Co., Ltd. Switching device having bi-directional drive characteristics and method of operating same
JP2020136505A (ja) * 2019-02-20 2020-08-31 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
KR20210148548A (ko) 2020-05-29 2021-12-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP2024076261A (ja) * 2022-11-24 2024-06-05 株式会社ジャパンディスプレイ 表示装置
WO2024209326A1 (ja) * 2023-04-05 2024-10-10 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法
WO2024219464A1 (ja) * 2023-04-19 2024-10-24 出光興産株式会社 半導体デバイス及び電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200840028A (en) * 2007-01-26 2008-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US20090189153A1 (en) * 2005-09-16 2009-07-30 Canon Kabushiki Kaisha Field-effect transistor
WO2011086848A1 (en) * 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same

Family Cites Families (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
WO1995003629A1 (fr) 1993-07-26 1995-02-02 Seiko Epson Corporation Dispositif semi-conducteur a film mince, sa fabrication et son systeme d'affichage
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
KR100737910B1 (ko) * 2000-11-27 2007-07-10 삼성전자주식회사 폴리실리콘형 박막트랜지스터 제조방법
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
KR100396709B1 (ko) * 2001-12-15 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005244198A (ja) 2004-01-26 2005-09-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008059824A (ja) 2006-08-30 2008-03-13 Fuji Electric Holdings Co Ltd アクティブマトリックス型有機ｅｌパネルおよびその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008117739A (ja) 2006-11-02 2008-05-22 Adorinkusu:Kk プリント基板用の信号中継具
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100787464B1 (ko) * 2007-01-08 2007-12-26 삼성에스디아이 주식회사 박막 트랜지스터, 및 그 제조방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466939B2 (ja) 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5242083B2 (ja) * 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
WO2009001733A1 (en) * 2007-06-25 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101518091B1 (ko) 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI478370B (zh) 2008-08-29 2015-03-21 Epistar Corp 一具有波長轉換結構之半導體發光裝置及其封裝結構
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101343570B1 (ko) * 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
JP2010191107A (ja) 2009-02-17 2010-09-02 Videocon Global Ltd 液晶表示装置及びその製造方法
JP2010205765A (ja) * 2009-02-27 2010-09-16 Toyama Univ 自己整合半導体トランジスタの製造方法
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN102473727B (zh) 2009-06-29 2015-04-01 夏普株式会社 氧化物半导体、薄膜晶体管阵列基板及其制造方法和显示装置
WO2011024501A1 (ja) 2009-08-31 2011-03-03 シャープ株式会社 酸化物半導体、薄膜トランジスタ及び表示装置
SG178056A1 (en) 2009-10-08 2012-03-29 Semiconductor Energy Lab Oxide semiconductor layer and semiconductor device
CN102598248B (zh) 2009-10-21 2015-09-23 株式会社半导体能源研究所 半导体器件
SG10201406934WA (en) 2009-10-29 2014-11-27 Semiconductor Energy Lab Semiconductor device
CN105762152B (zh) 2009-10-29 2021-03-09 株式会社半导体能源研究所 半导体器件
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101753927B1 (ko) 2009-11-06 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5604081B2 (ja) 2009-11-11 2014-10-08 出光興産株式会社 酸化物半導体を用いた、高移動度の電界効果型トランジスタ
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5596963B2 (ja) 2009-11-19 2014-09-24 出光興産株式会社 スパッタリングターゲット及びそれを用いた薄膜トランジスタ
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20240129225A (ko) 2009-12-04 2024-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101874779B1 (ko) * 2009-12-25 2018-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
JP2011164302A (ja) * 2010-02-08 2011-08-25 Seiko Epson Corp 電気泳動表示装置、電子機器
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101904445B1 (ko) * 2010-04-16 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8232117B2 (en) 2010-04-30 2012-07-31 Koninklijke Philips Electronics N.V. LED wafer with laminated phosphor layer
US9473714B2 (en) * 2010-07-01 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Solid-state imaging device and semiconductor display device
TWI587405B (zh) * 2010-08-16 2017-06-11 半導體能源研究所股份有限公司 半導體裝置之製造方法
US8797303B2 (en) * 2011-03-21 2014-08-05 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090189153A1 (en) * 2005-09-16 2009-07-30 Canon Kabushiki Kaisha Field-effect transistor
TW200840028A (en) * 2007-01-26 2008-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
WO2011086848A1 (en) * 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same

Also Published As

Publication number Publication date
JP2018085519A (ja) 2018-05-31
KR20220042085A (ko) 2022-04-04
TWI532175B (zh) 2016-05-01
US10991829B2 (en) 2021-04-27
US20210184041A1 (en) 2021-06-17
KR102559005B1 (ko) 2023-07-25
JP6263243B2 (ja) 2018-01-17
KR20210033460A (ko) 2021-03-26
JP2019087754A (ja) 2019-06-06
JP2013048216A (ja) 2013-03-07
TW201620142A (zh) 2016-06-01
KR102033292B1 (ko) 2019-10-17
US20190051755A1 (en) 2019-02-14
JP7266565B2 (ja) 2023-04-28
US20130020571A1 (en) 2013-01-24
JP6785890B2 (ja) 2020-11-18
US9136388B2 (en) 2015-09-15
JP6466555B2 (ja) 2019-02-06
JP7460822B2 (ja) 2024-04-02
TW201310649A (zh) 2013-03-01
KR20190119010A (ko) 2019-10-21
JP6013685B2 (ja) 2016-10-25
CN102891182B (zh) 2018-01-02
KR102234629B1 (ko) 2021-04-02
JP2024069622A (ja) 2024-05-21
JP2017017333A (ja) 2017-01-19
JP2021015989A (ja) 2021-02-12
JP2023093607A (ja) 2023-07-04
US20160005877A1 (en) 2016-01-07
KR20230115944A (ko) 2023-08-03
US12062722B2 (en) 2024-08-13
KR20130011978A (ko) 2013-01-30
US10153378B2 (en) 2018-12-11
CN102891182A (zh) 2013-01-23

Similar Documents

Publication Publication Date Title
KR102234629B1 (ko) 반도체 장치
TWI831522B (zh) 半導體裝置及其製造方法
JP6016532B2 (ja) 半導体装置
TWI597843B (zh) 半導體裝置
TWI557782B (zh) 半導體裝置
KR102207379B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees