JP6785890B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6785890B2
JP6785890B2 JP2019002123A JP2019002123A JP6785890B2 JP 6785890 B2 JP6785890 B2 JP 6785890B2 JP 2019002123 A JP2019002123 A JP 2019002123A JP 2019002123 A JP2019002123 A JP 2019002123A JP 6785890 B2 JP6785890 B2 JP 6785890B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
transistor
oxide
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019002123A
Other languages
English (en)
Other versions
JP2019087754A (ja
Inventor
山崎　舜平
舜平 山崎
高橋　正弘
正弘 高橋
本田　達也
達也 本田
剛久 波多野
剛久 波多野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2019087754A publication Critical patent/JP2019087754A/ja
Application granted granted Critical
Publication of JP6785890B2 publication Critical patent/JP6785890B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（
ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラン
ジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その
他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜
鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照
）。
特開２００６−１６５５２８号公報
酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラ
スにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構
造およびその作製方法を提供することを課題の一つとする。
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン
電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成
およびその作製方法を提供することを課題の一つとする。
また、長期間の使用に際しても、しきい値電圧が変動しにくく、信頼性の高い半導体装置
を提供することを課題の一つとする。
上記課題のうち、少なくともいずれか一を解決することを課題とする。
半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積
層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸
素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウム
の割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いる。
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に設けられたチャネル形成領
域を含む酸化物半導体層と、酸化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に酸化
物半導体層と重なるゲート電極層とを有し、酸化物半導体層はインジウム、ガリウム、亜
鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、
インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である
。
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に設けられたチャネル形成領
域を含む酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、ソ
ース電極層及びドレイン電極層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体層と
重なるゲート電極層とを有し、酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素
の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの
割合が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である。
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に間隔を有して設けられた一
対の第１の酸化物半導体層と、酸化物絶縁層及び一対の第１の酸化物半導体層上に接して
設けられたチャネル形成領域を含む第２の酸化物半導体層と、酸化物絶縁層及び第２の酸
化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に第２の酸化物半導体層と重なるゲー
ト電極層とを有し、第２の酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４
元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合
が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である。
酸化物半導体層又は第２の酸化物半導体層は、非単結晶半導体であって、ｃ軸配向した結
晶領域を含んでもよい。
酸化物半導体層又は第２の酸化物半導体層は、非単結晶半導体であって、インジウム：ガ
リウム：亜鉛の組成比が３：１：２の酸化物ターゲットで作製することができる。
酸化物半導体層又は第２の酸化物半導体層において、ゲート電極層と重畳しない領域は、
ドーパントを含む構成としてもよい。
また、酸化物半導体層又は第２の酸化物半導体層において、ソース電極層またはドレイン
電極層と重畳しない領域は、ソース電極層またはドレイン電極層と重畳する領域よりも高
い酸素濃度を有する構成としてもよい。
また、ゲート電極層をマスクとして酸化物半導体層に自己整合的にドーパントを導入し、
酸化物半導体層においてチャネル形成領域を挟んでチャネル形成領域より抵抗が低く、ド
ーパントを含む低抵抗領域を形成してもよい。ドーパントは、酸化物半導体層の導電率を
変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピ
ング法、プラズマイマージョンイオンインプランテーション法などを用いることができる
。
チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体層を有するこ
とにより、該トランジスタはオン特性（例えば、オン電流及び電界効果移動度）が高く、
高速動作、高速応答が可能となる。
また、酸化物半導体層に水素若しくは水分を放出させる加熱処理（脱水化又は脱水素化処
理）を行ってもよい。また、酸化物半導体層として結晶性酸化物半導体層を用いる場合、
結晶化のための加熱処理を行ってもよい。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離し
た箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招
くドナー準位が生じてしまう。
よって、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を供給することが好ま
しい。酸化物半導体層へ酸素を供給することにより、膜中の酸素欠損を補填することがで
きる。
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁膜を酸化物半導体層と
接して設けることによって、該酸化物絶縁膜から酸化物半導体層へ酸素を供給することが
できる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った酸化物半導
体層及び酸化物絶縁膜を少なくとも一部が接した状態で加熱処理を行うことによって酸化
物半導体層への酸素の供給を行ってもよい。
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジ
カル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよ
い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョ
ンイオンインプランテーション法、プラズマ処理などを用いることができる。
さらに、好ましくはトランジスタに設けられる酸化物半導体層は、酸化物半導体が結晶状
態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている膜とする
とよい。この場合、酸素の含有量は、酸化物半導体の化学量論的組成比を超える程度とす
る。あるいは、酸素の含有量は、単結晶の場合の酸素の量を超える程度とする。酸化物半
導体の格子間に酸素が存在する場合もある。
水素若しくは水分を酸化物半導体から除去し、不純物が極力含まれないように高純度化し
、酸素を供給して酸素欠損を補填することによりＩ型（真性）の酸化物半導体、又はＩ型
（真性）に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物
半導体のフェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですること
ができる。よって、該酸化物半導体層をトランジスタに用いることで、酸素欠損に起因す
るトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減
することができる。
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する
半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジ
スタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば
、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、
コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電
気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラ
スにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構
造およびその作製方法を提供することができる。
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン
電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成
およびその作製方法を提供することができる。
また、長期間の使用に際しても、しきい値電圧がシフトしにくく、信頼性の高い半導体装
置を提供することができる。
半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を示す断面図、平面図及び回路図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一形態を示す断面図及び平面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 酸化物半導体のエネルギーバンド図を示す図。 酸化物半導体膜のＸＲＤ測定結果を示す図。 トランジスタ１の電気特性評価を示す図。 トランジスタ２の電気特性及び信頼性評価を示す図。 酸化物半導体膜のＴＥＭ写真図。 トランジスタのリーク電流の示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第
２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではな
い。また、本明細書において発明を特定するための事項として固有の名称を示すものでは
ない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１及び図３を用
いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトラ
ンジスタを示す。
トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成さ
れるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また
、チャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、
デュアルゲート型でもよい。
図１（Ａ）乃至（Ｅ）に示すトランジスタ４４０ａは、トップゲート構造を有するプレー
ナ型のトランジスタの例である。
トランジスタ４４０ａは、酸化物絶縁層４３６が設けられた絶縁表面を有する基板４００
上に、チャネル形成領域４０９、低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体層４
０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電
極層４０１を有する。トランジスタ４４０ａ上には、絶縁膜４０７が形成されている。
図１は、酸化物半導体層４０３上において、ソース電極層４０５ａ、及びドレイン電極層
４０５ｂとゲート電極層４０１とは重ならない構造であるが、図２（Ａ）で示すトランジ
スタ４４０ｂのようにソース電極層４０５ａ、及びドレイン電極層４０５ｂとゲート電極
層４０１とが一部重なる構造であってもよい。
酸化物半導体層４０３は、インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも
含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割
合及び亜鉛の割合の２倍以上である酸化物半導体層（ＩＧＺＯ層ともいう）である。
酸化物半導体層４０３は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物タ
ーゲットを用いたスパッタリング法によって作製することができる。
酸化物半導体は非単結晶であり、アモルファスでも、多結晶でもよい。また、アモルファ
ス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている算術平均粗さを面に対して適用でき
るよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した
値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化物半導体層４０３として、結晶を含み、結晶性を有する酸化物半導体層（結晶性酸化
物半導体層）を用いることができる。結晶性酸化物半導体層における結晶状態は、結晶軸
の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。
例えば、結晶性酸化物半導体層として、表面に概略垂直なｃ軸を有している結晶を含む酸
化物半導体層を用いることができる。
表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層は、単結晶構造ではなく、
非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌ；ＣＡＡＣともいう）を含む酸化物半導体（ＣＡＡＣ―ＯＳ）層である
。
ＣＡＡＣ―ＯＳとは、ｃ軸配向し、かつａｂ面、表面または界面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向においては、金属原子が層状
または金属原子と酸素原子とが層状に配列しており、ａｂ面（あるいは表面または界面）
においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶である。ＣＡ
ＡＣを含む薄膜とは、ｃ軸に対しては結晶化した薄膜であり、ａｂ面に対しては必ずしも
配列していない。
広義に、ＣＡＡＣとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形も
しくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向に垂直
な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含む。
ＣＡＡＣを含む薄膜は単結晶ではないが、非晶質のみから形成されているものでもない。
また、ＣＡＡＣを含む薄膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他
の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを含む薄膜を
構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面やＣ
ＡＡＣの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣを
含む薄膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面
、膜面、界面等に垂直な方向）を向いていてもよい。
該結晶性酸化物半導体層とすることで、可視光や紫外光の照射によるトランジスタの電気
的特性変化をより抑制し、信頼性の高い半導体装置とすることができる。
ｃ軸配向を有した結晶性酸化物半導体層を得る方法としては、３つ挙げられる。１つ目は
、成膜温度を２００℃以上５００℃以下として酸化物半導体層の成膜を行い、表面に概略
垂直にｃ軸配向させる方法である。２つ目は、膜厚を薄く成膜した後、２００℃以上７０
０℃以下の加熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。３つ目は、一
層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成
膜を行い、表面に概略垂直にｃ軸配向させる方法である。
酸化物半導体層４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎ
ｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａ
ｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパ
ッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜
を行うスパッタ装置を用いて成膜してもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットにつ
いて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここ
で、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、
２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏ
ｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング
用ターゲットによって適宜変更すればよい。
図１（Ａ）乃至（Ｅ）にトランジスタ４４０ａを用いて、作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に酸化物絶縁層４３６を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたも
のを、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジス
タ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトラン
ジスタ４４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板か
ら可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ４
４０ａとの間に剥離層を設けるとよい。
酸化物絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シ
リコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム
、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
酸化物絶縁層４３６は、単層でも積層でもよい。例えば、基板４００上に酸化シリコン膜
、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、酸化物半導体層４０３を順に積層してもよいし、基板４
００上に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｚｒ−Ｚｎ
系酸化物膜、酸化物半導体層４０３を順に積層してもよいし、基板４００上に酸化シリコ
ン膜、Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、酸化物
半導体層４０３を順に積層してもよい。
本実施の形態では酸化物絶縁層４３６としてスパッタリング法を用いて形成する酸化シリ
コン膜を用いる。
また、酸化物絶縁層４３６と基板４００との間に窒化物絶縁膜を設けてもよい。
窒化物絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化
酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用い
て形成することができる。
次に、酸化物絶縁層４３６上に酸化物半導体層４０３を形成する。
酸化物絶縁層４３６は、酸化物半導体層４０３と接するため、膜中（バルク中）に少なく
とも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、酸化物絶縁
層４３６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）と
する。このような酸化物絶縁層４３６を用いることで、酸化物半導体層４０３に酸素を供
給することができ、特性を良好にすることができる。酸化物半導体層４０３へ酸素を供給
することにより、膜中の酸素欠損を補填することができる。
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁層４３６を酸化物半導
体層４０３と接して設けることによって、該酸化物絶縁層４３６から酸化物半導体層４０
３へ酸素を供給することができる。酸化物半導体層４０３及び酸化物絶縁層４３６を少な
くとも一部が接した状態で加熱処理を行うことによって酸化物半導体層４０３への酸素の
供給を行ってもよい。
酸化物半導体層４０３の形成工程において、酸化物半導体層４０３に水素、又は水がなる
べく含まれないようにするために、酸化物半導体層４０３の成膜の前処理として、スパッ
タリング装置の予備加熱室で酸化物絶縁層４３６が形成された基板を予備加熱し、基板及
び酸化物絶縁層４３６に吸着した水素、水分などの不純物を脱離し排気することが好まし
い。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
酸化物絶縁層４３６において酸化物半導体層４０３が接して形成される領域に、平坦化処
理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学
的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）
法）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、酸化物絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみ
ともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、酸化物絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。
なお、酸化物半導体層４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素
１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く
含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有
量が過剰な領域が含まれている）膜とすることが好ましい。
なお、本実施の形態において、酸化物半導体層４０３を、スパッタリング法で作製するた
めのターゲットとしては、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］
の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましく
は９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いること
により、成膜した酸化物半導体膜は緻密な膜とすることができる。
酸化物半導体層４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４０
０上に酸化物半導体層４０３を成膜する。成膜室内の残留水分を除去するためには、吸着
型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラ
ップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、
水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合
物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層４０３に含まれる不純
物の濃度を低減できる。
また、酸化物絶縁層４３６と酸化物半導体層４０３とを大気に解放せずに連続的に形成す
ることが好ましい。酸化物絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連
続して形成すると、酸化物絶縁層４３６表面に水素や水分などの不純物が吸着することを
防止することができる。
酸化物半導体層４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の
酸化物半導体層に加工して形成することができる。
また、島状の酸化物半導体層４０３を形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチ
ング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴ
Ｏ０７Ｎ（関東化学社製）を用いてもよい。
また、酸化物半導体層４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または
脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００
℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行う
ことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体
層４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
また、加熱処理で酸化物半導体層４０３を加熱した後、同じ炉に高純度の酸素ガス、高純
度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分
光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）
以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよ
い。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。ま
たは、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好まし
くは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの
作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少して
しまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物
半導体層４０３を高純度化及び電気的にＩ型（真性）化することができる。
なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体層４０３加工前の膜状の酸
化物半導体膜の形成後、絶縁膜４０７の形成前であれば、トランジスタ４４０ａの作製工
程においてどのタイミングで行ってもよい。例えば、膜状の酸化物半導体膜の形成後、又
は島状の酸化物半導体層４０３形成後に行うことができる。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼
ねてもよい。
脱水化又は脱水素化のための加熱処理を、酸化物半導体層４０３として島状に加工される
前、膜状の酸化物半導体膜が酸化物絶縁層４３６を覆った状態で行うと、酸化物絶縁層４
３６に含まれる酸素が加熱処理によって放出されるのを防止することができるため好まし
い。
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジ
カル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよ
い。
脱水化又は脱水素化処理を行った酸化物半導体層４０３に、酸素を導入して膜中に酸素を
供給することによって、酸化物半導体層４０３を高純度化、及び電気的にＩ型（真性）化
することができる。高純度化し、電気的にＩ型（真性）化した酸化物半導体層４０３を有
するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法、プラズマ処理などを用いることができる。
酸素の導入工程は、酸化物半導体層４０３に酸素導入する場合、酸化物半導体層４０３に
直接導入してもよいし、ゲート絶縁膜４０２や絶縁膜４０７などの他の膜を通過して酸化
物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注
入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを
用いればよいが、酸素を露出された酸化物半導体層４０３へ直接導入する場合は、プラズ
マ処理なども用いることができる。
酸化物半導体層４０３への酸素の導入は、脱水化又は脱水素化処理を行った後であればよ
く、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層４０
３への酸素の導入は複数回行ってもよい。
次いで、酸化物半導体層４０３上に、ソース電極層及びドレイン電極層（これと同じ層で
形成される配線を含む）となる導電膜を形成する。該導電膜は後の加熱処理に耐えられる
材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した
元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜
）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または
双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、
窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース
電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても
良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２
）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化イン
ジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを
含ませたものを用いることができる。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチング
を行ってソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、レジストマスク
を除去する。
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを
覆うゲート絶縁膜４０２を形成する（図１（Ｃ）参照）。
なお、ゲート絶縁膜４０２の被覆性を向上させるために、酸化物半導体層４０３、ソース
電極層４０５ａ、及びドレイン電極層４０５ｂ表面にも上記平坦化処理を行ってもよい。
特にゲート絶縁膜４０２として膜厚の薄い絶縁膜を用いる場合、酸化物半導体層４０３、
ソース電極層４０５ａ、及びドレイン電極層４０５ｂ表面の平坦性が良好であることが好
ましい。
ゲート絶縁膜４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ
法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲー
ト絶縁膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面が
セットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウ
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜を用いて形成することができる。ゲート絶縁膜４０２は、酸化物半導体層４０
３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２は、膜中
（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく
、例えば、ゲート絶縁膜４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α
（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４０２として、ＳｉＯ２＋
α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁
膜４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性
を良好にすることができる。さらに、ゲート絶縁膜４０２は、作製するトランジスタのサ
イズやゲート絶縁膜４０２の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯ
ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリ
ーク電流を低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層
構造としても良い。
そして、ゲート電極層４０１をプラズマＣＶＤ法又はスパッタリング法等により、ゲート
絶縁膜４０２上に形成する（図１（Ｂ）参照）。ゲート電極層４０１の材料は、モリブデ
ン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジ
ウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。
また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート
電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むイン
ジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジ
ウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素
を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導
電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁膜４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜
や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−
Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることがで
きる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の
仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電
圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
次に、ゲート電極層４０１、ソース電極層４０５ａ、及びドレイン電極層４０５ｂをマス
クとして酸化物半導体層４０３にドーパント４２１を導入し、低抵抗領域４０４ａ、４０
４ｂを形成する。
ソース電極層４０５ａ、及びドレイン電極層４０５ｂの膜厚や、ドーパント４２１の導入
条件によっては、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ下の酸化物半導体
層４０３にもドーパント４２１が導入される場合と導入されない場合があり、また導入さ
れても濃度が低くソース電極層４０５ａ、又はドレイン電極層４０５ｂ下以外の低抵抗領
域と比べて抵抗が高い領域となる場合もある。
図２（Ｂ）で示すトランジスタ４４０ｃは、ソース電極層４０５ａ、ドレイン電極層４０
５ｂとして膜厚の薄い、例えば１０ｎｍのタングステン膜を形成する。このようにソース
電極層４０５ａ、ドレイン電極層４０５ｂの膜厚が薄いと、低抵抗領域を形成するために
酸化物半導体層４０３へドーパントを導入する場合、ソース電極層４０５ａ、ドレイン電
極層４０５ｂを通過してソース電極層４０５ａ、ドレイン電極層４０５ｂ下の酸化物半導
体層４０３にもドーパントを導入することができる。従って、トランジスタ４４０ｃはソ
ース電極層４０５ａ、ドレイン電極層４０５ｂ下の酸化物半導体層４０３の領域も低抵抗
領域４０４ａ、４０４ｂが形成されている。
ドーパント４２１は、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパ
ント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチ
モン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）
、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ
）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることが
できる。
ドーパント４２１は、注入法により、他の膜（例えば絶縁膜４０７、ソース電極層４０５
ａ、及びドレイン電極層４０５ｂ）を通過して、酸化物半導体層４０３に導入することも
できる。ドーパント４２１の導入方法としては、イオン注入法、イオンドーピング法、プ
ラズマイマージョンイオンインプランテーション法などを用いることができる。その際に
は、ドーパント４２１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ま
しい。
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜
の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント４２１としてホウ
素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、ドーパント４２１のドー
ズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよ
い。
低抵抗領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２
／ｃｍ３以下であることが好ましい。
ドーパント４２１を導入する際に、基板４００を加熱しながら行ってもよい。
なお、酸化物半導体層４０３にドーパント４２１を導入する処理は、複数回行ってもよく
、ドーパントの種類も複数種用いてもよい。
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温
度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲
気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱
処理を行ってもよい。
酸化物半導体層４０３を結晶性酸化物半導体膜とした場合、ドーパント４２１の導入によ
り、一部非晶質化する場合がある。この場合、ドーパント４２１の導入後に加熱処理を行
うことによって、酸化物半導体層４０３の結晶性を回復することができる。
よって酸化物半導体層４０３において、チャネル形成領域４０９を挟んで低抵抗領域４０
４ａ、４０４ｂが設けられた酸化物半導体層４０３が形成される。
以上の工程で、本実施の形態のトランジスタ４４０ａが作製される（図１（Ｃ）参照）。
インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を
原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以
上であるＩＧＺＯ膜を用いた酸化物半導体層４０３を用いることによって、トランジスタ
４４０ａに高いオン特性（電界効果移動度）、低いオフ電流、高い信頼性を付与すること
が可能となる。
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲー
ト絶縁膜４０２、ゲート電極層４０１上に絶縁膜４０７を形成する（図１（Ｄ）参照）。
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜するこ
とができる。絶縁膜４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒
化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。
また、絶縁膜４０７として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム
膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、又は金属窒化物膜（例え
ば、窒化アルミニウム膜）も用いることができる。
絶縁膜４０７は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜
の積層を用いることができる。
絶縁膜４０７は、スパッタリング法など、絶縁膜４０７に水、水素等の不純物を混入させ
ない方法を適宜用いて形成することが好ましい。また、絶縁膜４０７において、酸化物半
導体層４０３に接する絶縁膜は、酸素を過剰に含む膜とすると、酸化物半導体層４０３へ
の酸素の供給源となるために好ましい。
本実施の形態では、絶縁膜４０７として膜厚１００ｎｍの酸化シリコン膜を、スパッタリ
ング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代
表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下におい
て行うことができる。
酸化物半導体膜の成膜時と同様に、絶縁膜４０７の成膜室内の残留水分を除去するために
は、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポン
プを用いて排気した成膜室で成膜した絶縁膜４０７に含まれる不純物の濃度を低減できる
。また、絶縁膜４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ
分子ポンプにコールドトラップを加えたものであってもよい。
絶縁膜４０７を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素
化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体層４０３上に設けられる絶縁膜４０７として用いることのできる酸化アルミ
ニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効
果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、
水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分
材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平
坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を
用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、
平坦化絶縁膜を形成してもよい。
また、ゲート絶縁膜４０２及び絶縁膜４０７にソース電極層４０５ａ、ドレイン電極層４
０５ｂに達する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂと
電気的に接続する配線層４６５ａ、４６５ｂを形成する（図１（Ｅ）参照）。配線層４６
５ａ、４６５ｂを用いて他のトランジスタと接続させ、様々な回路を構成することができ
る。
また、図２（Ｃ）に示すトランジスタ４４０ｄのように、ソース電極層４０５ａ、ドレイ
ン電極層４０５ｂを設けずに、酸化物半導体層４０３に直接配線層４６５ａ、４６５ｂを
接するように設けてもよい。
配線層４６５ａ、配線層４６５ｂはゲート電極層４０１、ソース電極層４０５ａ、４０５
ｂと同様の材料及び方法を用いて形成することができる。例えば、配線層４６５ａ、配線
層４６５ｂとして窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜
との積層などを用いることができる。
高純度化され、酸素欠損が補填された酸化物半導体層４０３は、水素、水などの不純物が
十分に除去されており、酸化物半導体層４０３中の水素濃度は５×１０１９／ｃｍ３以下
、好ましくは５×１０１８／ｃｍ３以下である。なお、酸化物半導体層４０３中の水素濃
度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
本実施の形態を用いて作製した、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化
物半導体層４０３を用いたトランジスタ４４０ａは、オフ状態における電流値（オフ電流
値）を、チャネル幅１μｍ当たり室温にて１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）
は１×１０−２１Ａ）以下、好ましくは５０ｚＡ／μｍ以下レベルにまで低くすることが
できる。
以上のように、酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしき
い値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現する
トランジスタ構造およびその作製方法を提供することができる。
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン
電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成
およびその作製方法を提供することができる。
また、長期間の使用に際しても、しきい値電圧が変動しにくく、信頼性の高い半導体装置
を提供することができる。
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図３及び図４
を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は
、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の
詳細な説明は省略する。
図３（Ａ）乃至（Ｃ）に示すトランジスタ４５０は、トップゲート構造のトランジスタの
一例である。図３（Ａ）は平面図であり、図３（Ａ）中の一点鎖線Ｘ−Ｙで切断した断面
が図３（Ｂ）に相当し、図３（Ａ）中の一点鎖線Ｖ−Ｗで切断した断面が図３（Ｃ）に相
当する。
チャネル長方向の断面図である図３（Ｂ）に示すように、トランジスタ４５０は、酸化物
絶縁層４３６が設けられた絶縁表面を有する基板４００上に、第１の酸化物半導体層であ
る酸化物半導体層４０８ａ、４０８ｂ、チャネル形成領域４０９、低抵抗領域４１４ａ、
４１４ｂを含む第２の酸化物半導体層である酸化物半導体層４０３、ソース電極層４０５
ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。酸化
物半導体層４０８ａ、４０８ｂは、酸化物絶縁層４３６上に接して間隔を有して形成され
、酸化物半導体層４０３は酸化物半導体層４０８ａ、４０８ｂ及び酸化物絶縁層４３６と
接して形成される。
図３（Ｃ）は、チャネル幅方向の断面図であり、酸化物半導体層４０３は端部に２０度〜
５０度のテーパーを有している。端部が垂直であると酸素が抜けやすく酸素欠陥を生じや
すいが、端部にテーパーを有することで酸素欠陥を抑制し、トランジスタ４５０のリーク
電流（寄生チャネル）の発生を低減している。
膜厚３〜５ｎｍの酸化物半導体層４０３の下に酸化物半導体層４０８ａ、４０８ｂを設け
ることで、ソース電極層４０５ａ、４０５ｂとのコンタクト抵抗を低下させることができ
る。
低抵抗領域４１４ａ、４１４ｂはゲート電極層４０１をマスクとして酸化物半導体層４０
３へドーパントを導入することで形成することができる。また、低抵抗領域は金属元素を
拡散させることによっても形成することができる。ドーパント及び金属元素の拡散を用い
て低抵抗領域を形成することで、より配線層とのコンタクト抵抗を低下させることができ
る。
また、ゲート電極層４０１の側面にサイドウォール構造の側壁絶縁層を設けてもよい。ト
ランジスタ４５０は、ゲート電極層４０１の側面に膜厚の薄い側壁絶縁層４１２ａ、４１
２ｂが設けられている。側壁絶縁層４１２ａ、４１２ｂは、ゲート電極層４０１を覆う絶
縁膜を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性
イオンエッチング）法による異方性のエッチングによって絶縁膜を加工し、ゲート電極層
４０１の側壁に自己整合的にサイドウォール構造の側壁絶縁層４１２ａ、４１２ｂを形成
すればよい。ここで、絶縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａ
ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化
窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。絶
縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング
等の方法によって形成することができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。
側壁絶縁層４１２ａ、４１２ｂを設けることで、ゲート電極層４０１と低抵抗領域４０４
ａ、４０４ｂとのショートを防止することができる。
酸化物半導体層４０８ａ、４０８ｂ全体にドーパントを導入して低抵抗領域とすると、酸
化物半導体層４０８ａ、４０８ｂ下、酸化物絶縁層４３６側からも他の導電層と電気的接
続を行うことができる。
酸化物半導体層４０３をインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含
み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合
及び亜鉛の割合の２倍以上である高い電界効果移動度のＩＧＺＯ膜を用いて、膜厚を３〜
５ｎｍと薄くおさえることによってショートチャネル効果によるトランジスタのノーマリ
ーオンを防止することができる。
酸化物半導体層４０８ａ、４０８ｂとしては、酸化インジウム、酸化スズ、酸化亜鉛、二
元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物
、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ
−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−
Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ
−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−
Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ
系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ
−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚ
ｎ系酸化物を用いることができる。
酸化物半導体層４０８ａ、４０８ｂとして、酸化インジウム、酸化スズ、酸化亜鉛のよう
な導電性の高い酸化物半導体層を用いてもよい。
本実施の形態では、酸化物半導体層４０８ａ、４０８ｂとして、インジウム：ガリウム：
亜鉛の組成比が１：１：１の酸化物ターゲットで作製された酸化物半導体層を用いる。
酸化物半導体層４０８ａ、４０８ｂの膜厚は２０〜５０ｎｍとすればよい。
トランジスタ４５０の作製方法の一例を図４（Ａ）乃至（Ｅ）に示す。
まず、絶縁表面を有する基板４００上に酸化物絶縁層４３６を形成し、酸化物絶縁層４３
６上に酸化物半導体膜４４４を形成する（図４（Ａ）参照）。本実施の形態では酸化物半
導体膜４４４をインジウム：ガリウム：亜鉛の組成比が１：１：１の酸化物ターゲットを
用いてスパッタリング法により形成する。
次に酸化物半導体膜４４４をフォトリソグラフィ工程によって島状に加工し、一対の間隔
を有して設けられた酸化物半導体層４０８ａ、４０８ｂを形成する。酸化物半導体層４０
８ａ、４０８ｂ及び酸化物絶縁層４３６に接して酸化物半導体層４０３を形成する（図４
（Ｂ）参照）。酸化物半導体層４０３は、インジウム：ガリウム：亜鉛の組成比が３：１
：２の酸化物ターゲットを用いてスパッタリング法により形成する。酸化物半導体層４０
３の端部はテーパーを有する形状が好ましく、本実施の形態では３０度のテーパーを有す
る形状とする。
次いで、酸化物半導体層４０３上にゲート絶縁膜４０２、ゲート電極層４０１、ゲート電
極層４０１の側面を覆う側壁絶縁層４１２ａ、４１２ｂを形成する（図４（Ｃ）参照）。
ゲート絶縁膜４０２は酸化物半導体層４０３上に絶縁膜を形成し、該絶縁膜をゲート電極
層４０１及び側壁絶縁層４１２ａ、４１２ｂをマスクとしてエッチングすることで形成す
ることができる。なお、酸化物半導体層４０３の一部は露出する。
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲー
ト絶縁膜４０２、ゲート電極層４０１上に、酸化物半導体層４０３の一部と接して、金属
元素を含む膜４１７を形成する（図１（Ｃ）参照）。
金属元素を含む膜４１７としては、金属膜、金属酸化物膜、金属窒化物膜等が挙げられる
。
金属元素を含む膜中の金属元素としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ランタ
ン（Ｌａ）、バリウム（Ｂａ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、及びニ
ッケル（Ｎｉ）のいずれかから選択される一以上を用いることができる。金属元素を含む
膜として、上記金属元素のいずれかから選択される一以上を含む金属膜、金属酸化物膜、
又は金属窒化物膜（例えば、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を
用いることができる。また、金属元素を含む膜にリン（Ｐ）、ホウ素（Ｂ）などのドーパ
ントを含ませてもよい。本実施の形態において金属元素を含む膜４１７は導電性を有する
。
金属元素を含む膜４１７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により
成膜することができる。金属元素を含む膜４１７の膜厚は５ｎｍ以上３０ｎｍ以下とすれ
ばよい。
本実施の形態では、金属元素を含む膜４１７として膜厚１０ｎｍのアルミニウム膜をスパ
ッタリング法によって形成する。
次に、ゲート絶縁膜４０２、ゲート電極層４０１、及び側壁絶縁層４１２ａ、４１２ｂを
マスクとして、酸化物半導体層４０３に金属元素を含む膜４１７を通過してドーパント４
２１を選択的に導入し、低抵抗領域を形成する（図４（Ｄ）参照）。
ドーパント４２１は、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパ
ント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチ
モン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）
、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ
）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることが
できる。
上記ドーパントは金属元素を含む膜４１７に含ませてもよい。
ドーパント４２１は、注入法により、金属元素を含む膜４１７を通過して、酸化物半導体
層４０３に導入する。ドーパント４２１の導入方法としては、イオン注入法、イオンドー
ピング法、プラズマイマージョンイオンインプランテーション法などを用いることができ
る。その際には、ドーパント４２１の単体のイオンあるいは水素化物やフッ化物、塩化物
のイオンを用いると好ましい。
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる金
属元素を含む膜４１７の膜厚を適宜設定して制御すればよい。例えば、ホウ素を用いて、
イオン注入法でホウ素イオンの注入を行う場合、加速電圧１５ｋＶ、ドーズ量を１×１０
１５ｉｏｎｓ／ｃｍ２とすればよい。ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×
１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
低抵抗領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２
／ｃｍ３以下であることが好ましい。
ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。
なお、酸化物半導体層４０３にドーパント４２１を導入する処理は、複数回行ってもよく
、ドーパントの種類も複数種用いてもよい。
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温
度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲
気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱
処理を行ってもよい。
次に、金属元素を含む膜４１７及び酸化物半導体層４０３の一部が接した状態で加熱処理
を行う。加熱処理は酸素雰囲気下で行うことが好ましい。加熱処理は減圧下、窒素雰囲気
下でも行うことできる。また、加熱温度は１００℃以上７００℃以下、好ましくは２００
℃以上４００℃以下とすればよい。
例えば、加熱処理装置の一つである電気炉に基板を導入し、金属元素を含む膜４１７及び
酸化物半導体層４０３に対して酸素雰囲気下２００℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐ
ｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）
の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水
、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、ま
たは希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９
％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが
好ましい。
加熱処理により、金属元素を含む膜４１７から酸化物半導体層４０３へ金属元素が導入さ
れ、低抵抗領域４１４ａ、４１４ｂが形成される。よって酸化物半導体層４０３において
、チャネル形成領域４０９を挟んで、ドーパント及び金属元素を含む低抵抗領域４１４ａ
、４１４ｂが形成される。
本実施の形態では、ドーパントとしてホウ素、金属元素としてアルミニウムを用いたため
、低抵抗領域４１４ａ、４１４ｂはホウ素及びアルミニウムを含む。
次に金属元素を含む膜４１７をエッチングにより除去する。本実施の形態ではウェットエ
ッチング法により金属元素を含む膜４１７を除去する。
以上の工程で、本実施の形態のトランジスタ４５０が作製される。チャネル長方向にチャ
ネル形成領域４０９を挟んで低抵抗領域４１４ａ、４１４ｂを含む酸化物半導体層４０３
を有することにより、該トランジスタ４５０はオン特性（例えば、オン電流及び電界効果
移動度）が高く、高速動作、高速応答が可能となる。
低抵抗領域４１４ａ、４１４ｂはソース領域、又はドレイン領域として機能させることが
できる。低抵抗領域４１４ａ、４１４ｂを設けることによって、低抵抗領域４１４ａ、４
１４ｂの間に形成されるチャネル形成領域４０９に加わる電界を緩和させることができる
。また、低抵抗領域４１４ａ、４１４ｂにおいて酸化物半導体層４０３とソース電極層４
０５ａ及びドレイン電極層４０５ｂとを電気的に接続させることによって、酸化物半導体
層４０３とソース電極層４０５ａ及びドレイン電極層４０５ｂとの接触抵抗を低減するこ
とができる。
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平
坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を
用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、
平坦化絶縁膜を形成してもよい。
本実施の形態では、トランジスタ４５０上に平坦化絶縁膜４１５を形成する。また、平坦
化絶縁膜４１５に酸化物半導体層４０３達する開口を形成し、開口に酸化物半導体層４０
３と電気的に接続するソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する（図４
（Ｅ）参照）。
以上のように、酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしき
い値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現する
トランジスタ構造およびその作製方法を提供することができる。
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン
電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成
およびその作製方法を提供することができる。
また、長期間の使用に際しても、しきい値電圧がシフトしにくく、信頼性の高い半導体装
置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２に示すトランジスタを使用し、電力が
供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導
体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジ
スタ１６２として実施の形態１又は実施の形態２に記載のトランジスタを適用して構成さ
れる。トランジスタ１６２としては、実施の形態１または２で示すトランジスタのいずれ
の構造も適用することができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（
Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで
、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラン
ジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するもの
である。トランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同一の構
成とすることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置
の具体的な構成をここで示すものに限定する必要はない。
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む
基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよう
に設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、
チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に
設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極や
ドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと
呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領
域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本
明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられてお
り、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を
実現するためには、図５（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層
を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場
合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領
域を含む不純物領域１２０としてもよい。
図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトラ
ンジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純
度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極
めて優れたオフ特性のトランジスタ１６２を得ることができる。
トランジスタ１６２上には、絶縁層１５０が単層または積層で設けられている。また、絶
縁層１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層
１４８ｂが設けられており、電極層１４２ａと、絶縁層１５０と、導電層１４８ｂとによ
って、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは
、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方
の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成と
することもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けて
もよい。
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そし
て、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線
１５６が設けられている。図５（Ａ）には図示しないが、配線１５６は、絶縁層１５０、
絶縁層１５２及びゲート絶縁膜１４６などに形成された開口に形成された電極を介して電
極層１４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１６２
の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、
少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域また
はドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ま
しい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくと
も一部と重畳するように設けられている。例えば、容量素子１６４の導電層１４３ｂは、
トランジスタ１６０のゲート電極１２８と少なくとも一部が重畳して設けられている。こ
のような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ること
ができるため、高集積化を図ることができる。
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１４２ｂ及び配線１５６を
直接接触させて行ってもよいし、間の絶縁層に電極を設けて、該電極を介して行ってもよ
い。また、間に介する電極は、複数でもよい。
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電
極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のド
レイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とト
ランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４
の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続さ
れている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電
極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５
の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている
。
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能と
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与え
られる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書
き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈ
ｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電
位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態
とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保
持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジス
タ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電
荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート
電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くな
るためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」
とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位
をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲ
ート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電
荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トラ
ンジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第
５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」
のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出
すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈよ
り小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトラ
ンジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を
第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
また、トランジスタ１６２は、インジウム、ガリウム、亜鉛、及び酸素の４元素を少なく
とも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウム
の割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いるため、しきい値電圧がプ
ラスであるトランジスタとすることができる。該トランジスタを採用することで、半導体
装置の高性能化を達成することができる。さらに、本実施の形態の半導体装置は、長期間
の使用に際しても、しきい値電圧がシフトしにくいトランジスタを用いるため、半導体装
置の高信頼性化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１又は実施の形態２に示すトランジスタを使用し、
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い半導体装置について、実施の形態３に示した構成と異なる構成について、図６及び図７
を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実
施の形態１又は実施の形態２に記載のトランジスタを適用して構成される。トランジスタ
１６２としては、実施の形態１または２で示すトランジスタのいずれの構造も適用するこ
とができる。
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示
す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（
Ｂ）に示す半導体装置について、以下説明を行う。
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極
又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電
極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子
２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持
を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラン
ジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１
６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位
（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊
ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルア
レイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回
路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続さ
れている。
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（
メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の
小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速
動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能であ
る。
なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセル
アレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層す
るメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても
良い。
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を
行う。
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の平面
図を、図７（Ｂ）に図７（Ａ）の線分Ａ−Ｂにおける断面図をそれぞれ示す。
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２
で示した構成と同一の構成とすることができる。
図７（Ｂ）に示すように、電極５０２及び電極５０４上にトランジスタ１６２が設けられ
ている。電極５０２は、図６（Ａ）におけるビット線ＢＬとして機能する配線であり、ト
ランジスタ１６２の低抵抗領域と接して設けられている。また、電極５０４は、図６（Ａ
）における容量素子２５４の一方の電極として機能し、トランジスタ１６２の低抵抗領域
と接して設けられている。トランジスタ１６２上において、電極５０４と重畳する領域に
設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
また、図７（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と
電気的に接続する。ゲート絶縁膜１４６を介して酸化物半導体層１４４上に設けられたゲ
ート電極１４８ａは、ワード線５０９と電気的に接続する。
また、図７（Ｃ）に、メモリセルアレイ２５１と、周辺回路との接続部における断面図を
示す。周辺回路は、例えばｎチャネル型トランジスタ５１０及びｐチャネル型トランジス
タ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０及びｐチャネ
ル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料（
シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含ま
れるトランジスタの高速動作を図ることができる。
図７（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を
図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトラ
ンジスタにより形成されている。インジウム、ガリウム、亜鉛、及び酸素の４元素を少な
くとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウ
ムの割合及び亜鉛の割合の２倍以上である酸化物半導体を用いたトランジスタは、オフ電
流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能で
ある。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電
力を十分に低減することができる。また、容量素子２５４は、図７（Ｂ）で示すように電
極５０４、酸化物半導体層１４４、ゲート絶縁膜１４６、電極５０６が積層されることに
よって形成される。上記のような組成を有する酸化物半導体層の比誘電率は非常に高いた
め（比誘電率で６６）、これを誘電体膜として用いることにより容量素子２５４が必要と
する面積を縮小することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（よ
り広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８
０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー
８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０
４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つ
のメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点があ
る。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００
〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高
い。
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保
持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆
動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。Ｄ
ＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシ
ュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力が低減することができる。
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベ
ースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路
９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコ
ントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声
回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９
１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケ
ーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（Ｉ
Ｆ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成され
ており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報
の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に
低減することができる。
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。ま
た、メモリ回路９５０は、画像データ（入力画像データ）の信号線、メモリ９５２、及び
メモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディス
プレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示す
るディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減することができる。
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、インジウム、ガリウム、及び亜鉛を含む酸化物半導体膜（ＩＧＺＯ膜）を
作製し、酸化物半導体膜のイオン化ポテンシャルの測定を行い、その結果に基づきエネル
ギーバンド図を計算した。本明細書において、イオン化ポテンシャルの値は、バンドギャ
ップ（エネルギーギャップ）と電子親和力を加算した値であり、バンドギャップの値は、
材料の単膜の分光エリプソメトリーで測定して得られる値を用いる。また、酸化物半導体
膜の組成分析を行った。
まず、分光エリプソメトリーで測定して得られたバンドギャップの結果を示す。
試料となる酸化物半導体膜として、石英基板上にスパッタリング法を用いて膜厚１００ｎ
ｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度を３００℃とし、ターゲットとしては
、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いた。
バンドギャップは、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）
雰囲気下において成膜し、成膜後熱処理なしの試料では２．８３ｅＶ、成膜後４５０℃で
熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．９０ｅＶ、
成膜後６５０℃熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は
２．９４ｅＶ、また、酸素雰囲気（酸素１００％）下において成膜し、成膜後熱処理なし
の試料では２．８２ｅＶ、成膜後４５０℃熱処理（窒素雰囲気下で１時間の後、酸素雰囲
気下で１時間）した試料は２．８９ｅＶ、成膜後６５０℃熱処理（窒素雰囲気下で１時間
の後、酸素雰囲気下で１時間）した試料は２．９４ｅＶであり、約２．８ｅＶ〜２．９ｅ
Ｖであった。
また、単結晶シリコン基板上に、酸素雰囲気（酸素１００％）下、基板温度３００℃、Ｉ
ｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法
により膜厚１５ｎｍで成膜して得られたＩＧＺＯ膜を、該膜の表面側からスパッタリング
しながら紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃ
ｔｒｏｎ Ｓｐｃｔｒｏｓｃｏｐｙ）によるイオン化ポテンシャルを測定した。なお、イ
オン化ポテンシャルは真空準位から価電子帯までのエネルギー差を表す。
イオン化ポテンシャルの値から分光エリプソメトリーで測定したバンドギャップを引くこ
とで伝導帯のエネルギーを算出し、この、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の
酸化物ターゲットを用いて成膜したＩＧＺＯ膜のバンド構造を作成した。ただし、ＩＧＺ
Ｏ膜のバンドギャップは２．８ｅＶとした。その結果が図１２となる。
次に、単結晶シリコン基板上に、酸素雰囲気（酸素１００％）下、基板温度３００℃、Ｉ
ｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法
により膜厚１５ｎｍで成膜して得られたＩＧＺＯ膜の組成をＸ線光電子分光法（ＸＰＳ：
Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定
量化して評価した。
ＩＧＺＯ膜において、インジウム（Ｉｎ）が２３．７ａｔｏｍｉｃ％、ガリウム（Ｇａ）
が７．５ａｔｏｍｉｃ％、亜鉛（Ｚｎ）が９ａｔｏｍｉｃ％、酸素（Ｏ）が５９．７ａｔ
ｏｍｉｃ％であった。
また、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて成膜した
ＩＧＺＯ膜のＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った。
試料として、石英基板上にスパッタリング法を用いて膜厚１００ｎｍのＩＧＺＯ膜を成膜
した。成膜条件は、基板温度を室温、２００℃、３００℃、又は４００℃とし、成膜雰囲
気をアルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）とし、ターゲッ
トとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いた。
それぞれのＩＧＺＯ膜についてｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを
測定した結果を図１３に示す。図１３において、縦軸はｘ線回折強度（任意単位）であり
、横軸は回転角２θ（ｄｅｇ．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅ
ｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いた。
図１３に示すように、室温で成膜したＩＧＺＯ膜は、ＸＲＤスペクトルでは結晶を示すピ
ークが見られず非晶質酸化物半導体膜であることが確認できた。また、２００℃、３００
℃、又は４００℃で成膜したＩＧＺＯ膜は、図１３に示すようにＸＲＤスペクトルにおい
て、２θ＝３１°近傍に、結晶に起因するピークが見られ、結晶性酸化物半導体膜である
ことが確認できた。
次にＩＧＺＯ膜の端面を切り出し、高分解能透過電子顕微鏡（日立ハイテクノロジー製「
Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、ＩＧＺＯ膜の断面観察を
行った。
試料として、石英基板上にスパッタリング法を用いて膜厚１００ｎｍのＩＧＺＯ膜を成膜
した。成膜条件は、基板温度を３００℃、成膜雰囲気をアルゴン及び酸素（アルゴン：酸
素＝３０ｓｃｃｍ：１５ｓｃｃｍ）とし、ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１
：２［原子数比］の酸化物ターゲットを用いた。
図１６（Ａ）に成膜後加熱処理なし、図１６（Ｂ）に成膜後４５０℃熱処理（窒素雰囲気
下１時間の後、酸素雰囲気下１時間）、図１６（Ｃ）に成膜後６５０℃熱処理（窒素雰囲
気下１時間の後、酸素雰囲気下１時間）のＩＧＺＯ膜の断面におけるＴＥＭ像を示す。
図１６（Ａ）乃至（Ｃ）に示すように、表面に概略垂直なｃ軸を有している結晶（ＣＡＡ
Ｃ）を含むＩＧＺＯ膜が確認できた。
以上のように、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて
非単結晶のＩＧＺＯ膜が得られることが確認できた。
本実施例では、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて
成膜されたＩＧＺＯ膜を有するトランジスタを作製し、電気特性及び信頼性の評価を行っ
た。
トランジスタとして、図１に示すトランジスタ４４０ａの構造のトランジスタ１、及び図
２（Ａ）に示すトランジスタ４４０ｂの構造のトランジスタ２を作製した。以下にトラン
ジスタ１及びトランジスタ２の作製方法を示す。
ガラス基板上に絶縁層としてスパッタリング法を用いて、膜厚３００ｎｍの酸化シリコン
膜を形成した（成膜条件：酸素雰囲気下、圧力０．４Ｐａ、電源１．５ｋＷ、ガラス基板
とターゲットとの間の距離を６０ｍｍ、基板温度１００℃）。
酸化シリコン膜表面を研磨処理後、酸化物半導体膜としてＩｎ：Ｇａ：Ｚｎ＝３：１：２
［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩＧ
ＺＯ膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１
５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源１．５ｋＷ、ガラス基板とターゲットとの
間の距離を６０ｍｍ、基板温度２００℃とした。
次に、温度４５０℃、窒素雰囲気下１時間の熱処理後、酸素雰囲気下１時間の熱処理を行
った。ＩＧＺＯ膜をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：
誘導結合型プラズマ）エッチング法により、エッチング（エッチング条件：エッチングガ
ス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電
力１００Ｗ、圧力１．９Ｐａ）し、島状に加工した。
スパッタリング法により膜厚５０ｎｍのタングステン膜（成膜条件：アルゴン雰囲気下、
圧力０．８Ｐａ、電源電力１ｋＷ）を成膜し、ＩＣＰエッチング法により、エッチング（
エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝２５ｓｃｃｍ：２５ｓｃｃｍ
：１０ｓｃｃｍ）、電源電力５００Ｗ、バイアス電力１５０Ｗ、圧力１．０Ｐａ）してソ
ース電極層及びドレイン電極層を形成した。
次にＣＶＤ法により酸化窒化シリコン膜を３０ｎｍ成膜し、ゲート絶縁膜を形成した。
スパッタリング法により膜厚１５ｎｍの窒化タンタル膜（成膜条件：アルゴン及び窒素（
Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷ
）及び膜厚１３５ｎｍのタングステン膜（成膜条件：アルゴン雰囲気下、圧力２．０Ｐａ
、電源電力４ｋＷ）の積層を成膜し、エッチング法により、エッチング（第１エッチング
条件：エッチングガス（Ｃｌ２：ＳＦ６：Ｏ２＝３３ｓｃｃｍ：３３ｓｃｃｍ：１０ｓｃ
ｃｍ、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ）（第２エッチング
条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ、電源電力２０００Ｗ、バイアス電力５
０Ｗ、圧力０．６７Ｐａ）してゲート電極層を形成した。
トランジスタ１のみ、ゲート電極層、ソース電極層及びドレイン電極層をマスクとしてイ
オン注入法によりＩＧＺＯ膜に、リン（Ｐ）イオンを注入した。なお、リン（Ｐ）イオン
の注入条件は加速電圧４０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とした。
絶縁膜としてゲート電極層上に、スパッタリング法により酸化アルミニウム膜（成膜条件
：アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０
．４Ｐａ、電源電力２．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板
温度２５０℃）を成膜し、ＣＶＤ法により酸化窒化シリコン膜を３００ｎｍ積層した。
次に、ゲート絶縁膜及び絶縁膜にＩＧＺＯ膜に達する開口を形成し、該開口にスパッタリ
ング法により膜厚５０ｎｍのチタン膜（成膜条件：アルゴン（Ａｒ＝２０ｓｃｃｍ）雰囲
気下、圧力０．１Ｐａ、電源電力１２ｋＷ）、膜厚１００ｎｍのアルミニウム膜（成膜条
件：アルゴン（Ａｒ＝５０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力１ｋＷ）、膜
厚５０ｎｍのチタン膜（成膜条件：アルゴン（Ａｒ＝２０ｓｃｃｍ）雰囲気下、圧力０．
１Ｐａ、電源電力１２ｋＷ）の積層を成膜し、エッチング（エッチング条件：エッチング
ガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス
電力１００Ｗ、圧力１．９Ｐａ）して、配線層を形成した。
以上の工程でトランジスタ１及びトランジスタ２を作製した。なお、トランジスタ１にお
いては、チャネル長（Ｌ）は３．２μｍ及びチャネル幅（Ｗ）は１０．１μｍ、酸化物半
導体膜上においてソース電極層、ドレイン電極層、及びゲート電極層のどれとも重ならな
い領域のチャネル長方向の幅（Ｌｏｆｆともいう）は０．１５μｍとした。一方、なお、
トランジスタ２においては、チャネル長（Ｌ）は２．９μｍ及びチャネル幅（Ｗ）は１０
．１μｍ、酸化物半導体膜上においてソース電極層又はドレイン電極層がゲート電極層と
重なる領域のチャネル長方向の幅（Ｌｏｖともいう）は１．１５μｍとした。
得られたトランジスタ１及びトランジスタ２の電気特性、及びトランジスタ１においては
信頼性評価も行った。トランジスタ２のドレイン電圧（Ｖｄ）が３Ｖ、０．１Ｖにおける
ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及びドレイン電圧（Ｖｄ）が０．１Ｖ
における電界効果移動度を図１４に、トランジスタ１のドレイン電圧（Ｖｄ）が３Ｖ、０
．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及びドレイン電圧（Ｖ
ｄ）が０．１Ｖにおける電界効果移動度を図１５（Ａ）（Ｂ）に示す。
図１４及び図１５に示すようにトランジスタ１及びトランジスタ２は、高いオン特性を示
し、電界効果移動度は２０ｃｍ２／Ｖｓ付近であり、トランジスタ２においては２０ｃｍ
２／Ｖｓを超える電界効果移動度であった。
トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験（以下、
ＧＢＴ（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験と呼ぶ。）がある。ＧＢＴ
試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、
短時間で評価することができる。特に、ＧＢＴ試験前後におけるトランジスタのしきい値
電圧の変化量は、信頼性を調べるための重要な指標となる。ＧＢＴ試験前後において、し
きい値電圧の変化量が小さいほど信頼性が高い。
トランジスタが形成されている基板を一定の温度に維持し、トランジスタのソースとドレ
インを同電位とし、ゲートにはソース及びドレインとは異なる電位を一定時間与える。基
板の温度は、試験目的に応じて適宜設定すればよい。なお、「＋ＧＢＴ試験」では、ゲー
トに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）より
も高く、「−ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソー
スとドレインは同電位である。）よりも低い。
ＧＢＴ試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度及び電界印加時
間により決定することができる。ゲート絶縁層中の電界強度は、ゲートと、ソース及びド
レインと、の間の電位差をゲート絶縁層の厚さで除して決定される。
本実施例ではトランジスタ１にＧＢＴ試験を行った。まず＋ＧＢＴ試験として、基板温度
を４０℃とし、Ｖｄを３Ｖとし、トランジスタ１のＶｇ−Ｉｄ特性の測定を行った。次に
、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電
界強度が２ＭＶ／ｃｍとなるようにＶｇに６Ｖを印加し、そのまま大気雰囲気下で１時間
保持した。次に、Ｖｇを０Ｖとした。次に、基板温度４０℃とし、Ｖｄを１０Ｖとし、ト
ランジスタ１のＶｇ−Ｉｄ測定を行った。＋ＧＢＴ試験結果を図１５（Ａ）に示す。
同様に、−ＧＢＴ試験まず基板温度を４０℃とし、Ｖ（ｄｓ）を１０Ｖとし、トランジス
タ１のＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖ
とした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに
−６Ｖを印加し、そのまま大気雰囲気下で１時間保持した。次に、Ｖｇを０Ｖとした。次
に、基板温度４０℃とし、Ｖｄを１０Ｖとし、トランジスタ１のＶｇ−Ｉｄ測定を行った
。−ＧＢＴ試験結果を図１５（Ｂ）に示す。
なお、図１５（Ａ）（Ｂ）において、ＧＢＴ試験前を太線、試験後を細線で示している。
図１５（Ａ）（Ｂ）に示すように、トランジスタ１の＋ＧＢＴ試験および−ＧＢＴ試験に
よるしきい値電圧の変動は、ほとんど見られなかった。従って、本実施例のトランジスタ
は、ＧＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことが確認でき
た。
また、トランジスタ１と同様の作製行程によって、チャネル長（Ｌ）を０．８μｍ、チャ
ネル幅（Ｗ）を１０００μｍ、Ｌｏｆｆを０．３μｍとしたトランジスタを作製し、当該
トランジスタのオフリーク電流（オフ電流）を測定した。測定は、１２５℃または８５℃
の条件下にて行った。測定結果を図１７に示す。
図１７より、本実施例に係るトランジスタを８５℃において４１．５時間動作させた場合
のオフリーク電流は、０．５ｚＡ／μｍであり、極めて低い値であった。
以上より、本実施例のトランジスタは、オフ電流値が極めて低く、信頼性の高いトランジ
スタであることが示された。

Claims (1)

  1. チャネル形成領域を有する酸化物半導体層と、
    ゲート絶縁膜を介して前記酸化物半導体層と重なる領域を有するゲート電極と、を有し、
    前記酸化物半導体層は、ｃ軸配向した結晶を有し、
    前記酸化物半導体層は、少なくともインジウム、ガリウム、亜鉛、及び酸素の４元素を含み、
    前記４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合の２倍以上であり、
    前記４元素の組成比を原子百分率で表したとき、インジウムの割合が、亜鉛の割合の２倍以上であり、
    前記ゲート電極は、Ｉｎ、Ｇａ、Ｚｎ、Ｏを含む導電層を有し、
    前記導電層は、前記ゲート絶縁膜と接する領域を有する、半導体装置。
JP2019002123A 2011-07-22 2019-01-09 半導体装置 Active JP6785890B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011161383 2011-07-22
JP2011161383 2011-07-22

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017240388A Division JP6466555B2 (ja) 2011-07-22 2017-12-15 半導体装置及びその作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020179922A Division JP7266565B2 (ja) 2011-07-22 2020-10-27 トランジスタの作製方法

Publications (2)

Publication Number Publication Date
JP2019087754A JP2019087754A (ja) 2019-06-06
JP6785890B2 true JP6785890B2 (ja) 2020-11-18

Family

ID=47534638

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2012157115A Active JP6013685B2 (ja) 2011-07-22 2012-07-13 半導体装置
JP2016184937A Active JP6263243B2 (ja) 2011-07-22 2016-09-22 半導体装置及びその作製方法
JP2017240388A Expired - Fee Related JP6466555B2 (ja) 2011-07-22 2017-12-15 半導体装置及びその作製方法
JP2019002123A Active JP6785890B2 (ja) 2011-07-22 2019-01-09 半導体装置
JP2020179922A Active JP7266565B2 (ja) 2011-07-22 2020-10-27 トランジスタの作製方法
JP2023067634A Active JP7460822B2 (ja) 2011-07-22 2023-04-18 半導体装置

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2012157115A Active JP6013685B2 (ja) 2011-07-22 2012-07-13 半導体装置
JP2016184937A Active JP6263243B2 (ja) 2011-07-22 2016-09-22 半導体装置及びその作製方法
JP2017240388A Expired - Fee Related JP6466555B2 (ja) 2011-07-22 2017-12-15 半導体装置及びその作製方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2020179922A Active JP7266565B2 (ja) 2011-07-22 2020-10-27 トランジスタの作製方法
JP2023067634A Active JP7460822B2 (ja) 2011-07-22 2023-04-18 半導体装置

Country Status (5)

Country Link
US (4) US9136388B2 (ja)
JP (6) JP6013685B2 (ja)
KR (5) KR102033292B1 (ja)
CN (1) CN102891182B (ja)
TW (2) TWI611585B (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6009226B2 (ja) 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US8994019B2 (en) 2011-08-05 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5965338B2 (ja) * 2012-07-17 2016-08-03 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
CN104124277B (zh) * 2013-04-24 2018-02-09 北京京东方光电科技有限公司 一种薄膜晶体管及其制作方法和阵列基板
TWI652822B (zh) * 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
KR20150011702A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법
CN103700705B (zh) * 2013-12-09 2017-07-28 深圳市华星光电技术有限公司 一种igzo电晶体制造方法
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
US20150187956A1 (en) * 2013-12-26 2015-07-02 Intermolecular Inc. IGZO Devices with Increased Drive Current and Methods for Forming the Same
JP2017103260A (ja) * 2014-03-31 2017-06-08 株式会社東芝 トランジスタ、および、トランジスタの製造方法
US9379190B2 (en) * 2014-05-08 2016-06-28 Flosfia, Inc. Crystalline multilayer structure and semiconductor device
US9515661B2 (en) * 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
CN108899359A (zh) * 2014-07-22 2018-11-27 Flosfia 株式会社 结晶性半导体膜和板状体以及半导体装置
US9698173B2 (en) 2014-08-24 2017-07-04 Royole Corporation Thin film transistor, display, and method for fabricating the same
KR102373434B1 (ko) * 2014-11-07 2022-03-14 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
JP2016111105A (ja) * 2014-12-03 2016-06-20 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、並びに、表示装置
CN105845680B (zh) * 2015-01-14 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10439068B2 (en) 2015-02-12 2019-10-08 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US10147823B2 (en) 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101855846B1 (ko) * 2015-12-29 2018-05-09 포항공과대학교 산학협력단 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
DE112016007027T5 (de) * 2016-06-30 2019-03-21 Intel Corporation Integrierter schaltungs-die mit back-end-of-line transistoren
US10825839B2 (en) * 2016-12-02 2020-11-03 Innolux Corporation Touch display device
TW201901971A (zh) * 2017-05-12 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
WO2018211351A1 (en) 2017-05-19 2018-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and method for manufacturing semiconductor device
WO2019005094A1 (en) * 2017-06-30 2019-01-03 Intel Corporation THIN FILM TRANSISTOR WITH LOW CONTACT RESISTANCE
DE102017119568B4 (de) 2017-08-25 2024-01-04 Infineon Technologies Ag Siliziumkarbidbauelemente und Verfahren zum Herstellen von Siliziumkarbidbauelementen
US11018255B2 (en) * 2017-08-29 2021-05-25 Micron Technology, Inc. Devices and systems with string drivers including high band gap material and methods of formation
US11222977B2 (en) 2017-09-26 2022-01-11 Intel Corporation Source/drain diffusion barrier for germanium NMOS transistors
US11610997B2 (en) * 2017-11-24 2023-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor material and semiconductor device having a metal element and nitrogen
KR102468509B1 (ko) * 2017-11-29 2022-11-17 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
WO2019187102A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法
CN109524401A (zh) * 2018-10-08 2019-03-26 山东大学 一种基于氧化物半导体的高性能静态随机读取存储器及其制备方法
CN109638081B (zh) * 2018-12-04 2020-05-22 武汉华星光电半导体显示技术有限公司 具有高介电常数薄膜的柔性基板及其制作方法
JP2020136505A (ja) * 2019-02-20 2020-08-31 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
KR20210148548A (ko) 2020-05-29 2021-12-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (153)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
WO1995003629A1 (fr) * 1993-07-26 1995-02-02 Seiko Epson Corporation Dispositif semi-conducteur a film mince, sa fabrication et son systeme d'affichage
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
KR100737910B1 (ko) * 2000-11-27 2007-07-10 삼성전자주식회사 폴리실리콘형 박막트랜지스터 제조방법
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
KR100396709B1 (ko) * 2001-12-15 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005244198A (ja) 2004-01-26 2005-09-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008059824A (ja) 2006-08-30 2008-03-13 Fuji Electric Holdings Co Ltd アクティブマトリックス型有機ｅｌパネルおよびその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008117739A (ja) 2006-11-02 2008-05-22 Adorinkusu:Kk プリント基板用の信号中継具
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100787464B1 (ko) 2007-01-08 2007-12-26 삼성에스디아이 주식회사 박막 트랜지스터, 및 그 제조방법
JP5337380B2 (ja) * 2007-01-26 2013-11-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI487118B (zh) 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5242083B2 (ja) * 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
KR101520284B1 (ko) * 2007-06-25 2015-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI478370B (zh) 2008-08-29 2015-03-21 Epistar Corp 一具有波長轉換結構之半導體發光裝置及其封裝結構
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101343570B1 (ko) * 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
JP2010191107A (ja) 2009-02-17 2010-09-02 Videocon Global Ltd 液晶表示装置及びその製造方法
JP2010205765A (ja) * 2009-02-27 2010-09-16 Toyama Univ 自己整合半導体トランジスタの製造方法
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
US8865516B2 (en) 2009-06-29 2014-10-21 Sharp Kabushiki Kaisha Oxide semiconductor, thin film transistor array substrate and production method thereof, and display device
US8829513B2 (en) 2009-08-31 2014-09-09 Sharp Kabushiki Kaisha Oxide semiconductor including Ga, In, Zn, and O and A thin film transistor and a display with the oxide semiconductor including Ga, In, Zn, and O
KR101877149B1 (ko) 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
CN103794612B (zh) * 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
SG10201910510UA (en) * 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
JP5604081B2 (ja) 2009-11-11 2014-10-08 出光興産株式会社 酸化物半導体を用いた、高移動度の電界効果型トランジスタ
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5596963B2 (ja) 2009-11-19 2014-09-24 出光興産株式会社 スパッタリングターゲット及びそれを用いた薄膜トランジスタ
KR20120099475A (ko) 2009-12-04 2012-09-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
SG10201408329SA (en) * 2009-12-25 2015-02-27 Semiconductor Energy Lab Memory device, semiconductor device, and electronic device
EP2524395A4 (en) 2010-01-15 2014-06-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND CONTROL METHOD THEREFOR
KR101861991B1 (ko) 2010-01-20 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법
JP2011164302A (ja) * 2010-02-08 2011-08-25 Seiko Epson Corp 電気泳動表示装置、電子機器
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011129233A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8232117B2 (en) 2010-04-30 2012-07-31 Koninklijke Philips Electronics N.V. LED wafer with laminated phosphor layer
US9473714B2 (en) * 2010-07-01 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Solid-state imaging device and semiconductor display device
TWI559409B (zh) * 2010-08-16 2016-11-21 半導體能源研究所股份有限公司 半導體裝置之製造方法
US8797303B2 (en) * 2011-03-21 2014-08-05 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6009226B2 (ja) 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JP6013685B2 (ja) 2016-10-25
US10991829B2 (en) 2021-04-27
JP2013048216A (ja) 2013-03-07
KR20190119010A (ko) 2019-10-21
KR102559005B1 (ko) 2023-07-25
US20190051755A1 (en) 2019-02-14
TWI532175B (zh) 2016-05-01
US20160005877A1 (en) 2016-01-07
CN102891182B (zh) 2018-01-02
JP6466555B2 (ja) 2019-02-06
JP2019087754A (ja) 2019-06-06
KR102234629B1 (ko) 2021-04-02
JP2021015989A (ja) 2021-02-12
KR102033292B1 (ko) 2019-10-17
JP2018085519A (ja) 2018-05-31
US10153378B2 (en) 2018-12-11
JP7266565B2 (ja) 2023-04-28
US20210184041A1 (en) 2021-06-17
JP2023093607A (ja) 2023-07-04
JP2017017333A (ja) 2017-01-19
US9136388B2 (en) 2015-09-15
KR20220042085A (ko) 2022-04-04
JP7460822B2 (ja) 2024-04-02
CN102891182A (zh) 2013-01-23
TW201310649A (zh) 2013-03-01
US20130020571A1 (en) 2013-01-24
KR20130011978A (ko) 2013-01-30
KR20210033460A (ko) 2021-03-26
JP6263243B2 (ja) 2018-01-17
KR20230115944A (ko) 2023-08-03
TWI611585B (zh) 2018-01-11
TW201620142A (zh) 2016-06-01

Similar Documents

Publication Publication Date Title
JP6785890B2 (ja) 半導体装置
JP6993397B2 (ja) 半導体装置
TWI761605B (zh) 半導體裝置及其製造方法
JP2023162314A (ja) 半導体装置
JP2018078298A (ja) 半導体装置
JP2018117144A (ja) 半導体装置の作製方法
JP2013070039A (ja) 半導体装置及び半導体装置の作製方法
KR102207379B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A132

Effective date: 20191112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200507

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201027

R150 Certificate of patent or registration of utility model

Ref document number: 6785890

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250