KR20230115944A - 반도체 장치 - Google Patents

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KR20230115944A
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oxide semiconductor
film
layer
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순페이 야마자키
마사히로 다카하시
타츠야 혼다
타케히사 하타노
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 노멀리 오프의 스위칭 소자를 실현하는 트랜지스터 구조 및 그 제작 방법을 제공한다. 트랜지스터의 온 특성을 향상시켜, 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성 및 그 제작 방법을 제공한다. 신뢰성이 높은 반도체 장치를 제공한다.
반도체층, 소스 전극층 또는 드레인 전극층, 게이트 절연막, 및 게이트 전극층이 차례로 적층된 트랜지스터에 있어서, 상기 반도체층으로서 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인, 산화물 반도체층을 사용한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용하여 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치인 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치) 등 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서는 실리콘계 반도체 재료가 잘 알려져 있지만, 그 외 재료로서 산화물 반도체가 주목되고 있다.
예를 들어, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물을 사용한 트랜지스터가 기재되어 있다(특허문헌 1 참조).
일본국 특개2006-165528호 공보
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현하는 트랜지스터 구조 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 보다 고성능의 반도체 장치를 실현하기 위하여 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성, 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 장기간에 걸쳐 사용하는 데도 임계값 전압이 변동되기 어렵고, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
상기 과제 중 적어도 어느 하나를 해결하는 것을 과제로 한다.
반도체층, 소스 전극층 또는 드레인 전극층, 게이트 절연막, 및 게이트 전극층이 차례로 적층된 트랜지스터에 있어서, 상기 반도체층으로서 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인, 산화물 반도체층을 사용한다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 산화물 절연층 위에 제공된 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층 위에 게이트 절연막과, 게이트 절연막 위에 산화물 반도체층과 중첩된 게이트 전극층을 갖고, 산화물 반도체층은 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인, 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 산화물 절연층 위에 제공된 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 게이트 절연막과, 게이트 절연막 위에 산화물 반도체층과 중첩된 게이트 전극층을 갖고, 산화물 반도체층은 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인, 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 산화물 절연층 위에 서로 간격을 두고 제공된 한 쌍의 제 1 산화물 반도체층과, 산화물 절연층 및 한 쌍의 제 1 산화물 반도체층 위에 접하여 제공되며 채널 형성 영역을 포함한 제 2 산화물 반도체층과, 산화물 절연층 및 제 2 산화물 반도체층 위에 게이트 절연막과, 게이트 절연막 위에 제 2 산화물 반도체층과 중첩된 게이트 전극층을 갖고, 제 2 산화물 반도체층은 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인, 반도체 장치이다.
산화물 반도체층 또는 제 2 산화물 반도체층은 비단결정 반도체이며, c축으로 배향된 결정 영역을 포함하여도 좋다.
산화물 반도체층 또는 제 2 산화물 반도체층은 비단결정 반도체이며, 인듐:갈륨:아연의 조성비가 3:1:2인 산화물 타깃으로 제작할 수 있다.
산화물 반도체층 또는 제 2 산화물 반도체층에 있어서 게이트 전극층과 중첩되지 않은 영역은 도펀트를 포함하는 구성으로 하여도 좋다.
또한, 산화물 반도체층 또는 제 2 산화물 반도체층에 있어서 소스 전극층 또는 드레인 전극층과 중첩되지 않은 영역은, 소스 전극층 또는 드레인 전극층과 중첩된 영역보다 높은 산소 농도를 갖는 구성으로 하여도 좋다.
또한, 게이트 전극층을 마스크로 하여 산화물 반도체층으로 자기 정합적으로 도펀트를 도입시켜, 산화물 반도체층에 있어서 채널 형성 영역을 끼우고 채널 형성 영역보다 저항이 낮으며 도펀트를 포함하는 저저항 영역을 형성하여도 좋다. 도펀트는 산화물 반도체층의 도전율을 변화시키는 불순물이다. 도펀트를 도입시키는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다.
채널 길이 방향에 채널 형성 영역을 끼우는 저저항 영역을 포함한 산화물 반도체층을 가짐으로써, 상기 트랜지스터는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 높고 고속 동작, 고속 응답이 가능하게 된다.
또한, 산화물 반도체층에 수소 또는 수분을 방출시키기 위한 가열 처리(탈수화 또는 탈수소화 처리)를 행하여도 좋다. 또한, 산화물 반도체층으로서 결정성 산화물 반도체층을 사용하는 경우, 결정화를 위한 가열 처리를 행하여도 좋다.
또한, 탈수화 또는 탈수소화 처리에 의하여, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리되어 감소될 우려가 있다. 산화물 반도체막에 있어서 산소가 탈리된 부위에서는 산소 결손이 존재하고, 상기 산소 결손에 기인하여 트랜지스터의 전기적 특성 변화를 초래하는 도너 준위가 생긴다.
따라서, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층으로 산소를 공급하는 것이 바람직하다. 산화물 반도체층으로 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
예를 들어, 산소를 많이(과잉으로) 포함하며 산소 공급원이 되는 산화물 절연막을 산화물 반도체층과 접하도록 제공함으로써, 상기 산화물 절연막으로부터 산화물 반도체층으로 산소를 공급할 수 있다. 상기 구성에 있어서, 탈수화 또는 탈수소화 처리로서 가열 처리를 행한 산화물 반도체층 및 산화물 절연막에, 적어도 일부가 접촉한 상태에서 가열 처리를 행함으로써 산화물 반도체층으로 산소를 공급하여도 좋다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층으로 산소(적어도 산소 라디칼, 산소 원자, 및 산소 이온 중 어느 것을 포함함)를 도입시켜 막 내로 산소를 공급하여도 좋다. 산소를 도입시키는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 바람직하게는 트랜지스터에 제공되는 산화물 반도체층은, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비 대비, 산소의 함유량이 과잉인 영역이 포함되어 있는 막으로 하면 좋다. 이 경우, 산소의 함유량은 산화물 반도체의 화학량론적 조성비를 초과하는 정도로 한다. 또는, 산소의 함유량은 단결정인 경우의 산소의 양을 초과하는 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
수소 또는 수분을 산화물 반도체로부터 제거하고, 불순물이 가능한 한 포함되지 않도록 고순도화하고, 산소를 공급하여 산소 결손을 보전함으로써, I형(진성) 산화물 반도체, 또는 I형(진성)에 매우 가까운 산화물 반도체로 할 수 있다. 이로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 같은 수준으로 할 수 있다. 따라서, 상기 산화물 반도체층을 트랜지스터에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압 Vth의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
본 발명의 일 형태는 트랜지스터 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 산화물 반도체로 채널 형성 영역이 형성되는 트랜지스터, 또는 산화물 반도체로 채널 형성 영역이 형성되는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치나 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현하는 트랜지스터 구조 및 그 제작 방법을 제공할 수 있다.
또한, 보다 고성능의 반도체 장치를 실현하기 위하여 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성, 및 그 제작 방법을 제공할 수 있다.
또한, 장기간에 걸쳐 사용하는 데도 임계값 전압이 시프트되기 어렵고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1e는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대하여 설명하기 위한 도면.
도 2a 내지 도 2c는 반도체 장치의 일 형태에 대하여 설명하기 위한 도면.
도 3a 내지 도 3c는 반도체 장치의 일 형태에 대하여 설명하기 위한 도면.
도 4a 내지 도 4e는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대하여 설명하기 위한 도면.
도 5a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 5b는 반도체 장치의 일 형태를 도시한 평면도이고, 도 5c는 반도체 장치의 일 형태를 도시한 회로도.
도 6a 및 도 6b는 반도체 장치의 일 형태를 도시한 회로도 및 사시도.
도 7a는 반도체 장치의 일 형태를 도시한 평면도이고, 도 7b는 반도체 장치의 일 형태를 도시한 단면도이고, 도 7c는 반도체 장치의 일 형태를 도시한 단면도.
도 8a 및 도 8b는 반도체 장치의 일 형태를 도시한 회로도.
도 9는 반도체 장치의 일 형태를 도시한 블록도.
도 10은 반도체 장치의 일 형태를 도시한 블록도.
도 11은 반도체 장치의 일 형태를 도시한 블록도.
도 12는 산화물 반도체의 에너지 대역도를 도시한 도면.
도 13은 산화물 반도체막의 XRD 측정 결과를 나타낸 도면.
도 14는 트랜지스터 1의 전기 특성 평가를 나타낸 도면.
도 15a 및 도 15b는 트랜지스터 2의 전기 특성 및 신뢰성 평가를 나타낸 도면.
도 16a 내지 도 16c는 산화물 반도체막의 TEM상.
도 17은 트랜지스터의 누설 전류에 대하여 나타낸 도면.
이하에서는 본 명세서에 개시된 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 명세서에 개시된 발명은 이하의 설명에 한정되지 아니하며, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시된 발명은 이하에서 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 제 1, 제 2로서 붙여진 서수사는 편의상 사용하는 것이며, 공정의 순서 또는 적층의 순서를 나타내는 것은 아니다. 또한, 본 명세서에 있어서, 발명을 특정하기 위한 사항으로서 고유 명칭을 기재하는 것은 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대하여 도 1a 내지 도 3c를 사용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조이어도 좋고, 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 영역 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이어도 좋다.
도 1a 내지 도 1e에 도시된 트랜지스터(440a)는 탑 게이트 구조를 갖는 플래너형 트랜지스터의 예이다.
트랜지스터(440a)는 산화물 절연층(436)이 제공되어 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(409), 저저항 영역(404a), 및 저저항 영역(404b)을 포함한 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401)을 갖는다. 트랜지스터(440a) 위에는 절연막(407)이 형성되어 있다.
도 1a 내지 도 1e는 산화물 반도체층(403) 위에서 소스 전극층(405a) 및 드레인 전극층(405b)과 게이트 전극층(401)이 중첩되지 않은 구조이지만, 도 2a에 도시된 트랜지스터(440b)와 같이 소스 전극층(405a) 및 드레인 전극층(405b)과 게이트 전극층(401)이 일부 중첩된 구조이어도 좋다.
산화물 반도체층(403)은 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인 산화물 반도체층(IGZO층이라고도 함)이다.
산화물 반도체층(403)은 인듐:갈륨:아연의 조성비가 3:1:2인 산화물 타깃을 사용하여 스퍼터링법으로 제작할 수 있다.
산화물 반도체는 비단결정이며, 비정질이어도 좋고, 다결정이어도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함한 구조이어도 좋고, 비(非)비정질이어도 좋다.
비정질 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있으므로, 이것을 사용하여 트랜지스터를 제작한 경우, 계면 산란을 저감할 수 있고, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는 벌크 내의 결함을 더 저감할 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra란, JIS B 0601:2001(ISO4287:1997)로 정의된 산술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, ‘기준면으로부터 지정면까지의 편차의 절대값을 평균한 값’으로 표현할 수 있고, 이하의 수학식으로 정의된다.
여기서, 지정면이란, 거칠기 계측의 대상이 되는 면을 말하며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 연결된 사각형의 영역이고, 지정면을 xy평면에 투영한 장방향의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0로 한다. Ra는 원자간 힘 현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
산화물 반도체층(403)으로서 결정을 포함하며, 결정성을 갖는 산화물 반도체층(결정성 산화물 반도체층)을 사용할 수 있다. 결정성 산화물 반도체층에서의 결정 상태는 결정축의 방향이 무질서한 상태이어도 좋고, 일정 배향성을 갖는 상태이어도 좋다.
예를 들어, 결정성 산화물 반도체층으로서 표면에 대략 수직인 c축을 갖는 결정을 포함한 산화물 반도체층을 사용할 수 있다.
표면에 대략 수직인 c축을 갖는 결정을 포함한 산화물 반도체층은, 단결정 구조가 아니고, 비정질 구조도 아닌 구조이며, c축 배향을 갖는 결정(C Axis Aligned Crystal; CAAC라고도 함)을 포함한 산화물 반도체(CAAC-OS)층이다.
CAAC란, c축으로 배향되고, 또한 ab면, 표면, 또는 계면의 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 있어서는 금속 원자가 층 형상으로 배열되거나, 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있고, ab면(또는 표면, 또는 계면)에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전된) 결정이다. CAAC를 포함한 박막이란, c축으로 결정화된 박막이며, ab면으로는 배열되어 있지 않을 수도 있다.
광의적으로 CAAC란, 비단결정이며, 그 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형, 또는 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로부터 보아 금속 원자가 층 형상으로 배열되거나, 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상을 포함한다.
CAAC를 포함한 박막은 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한，CAAC를 포함한 박막은 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC를 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 포함한 박막을 구성하는 각각의 결정 부분의 c축은 일정 방향(예를 들어, CAAC가 형성되는 기판면이나 CAAC 표면이나 막면, 계면 등에 수직인 방향)으로 일치되어 있어도 좋다. 또는, CAAC를 포함한 박막을 구성하는 각각의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, 기판면, 표면, 막면, 계면 등에 수직인 방향)을 향하여도 좋다.
상기 결정성 산화물 반도체층으로 함으로써, 가시광이나 자외광이 조사됨에 따른 트랜지스터의 전기적 특성 변화를 더 억제하여, 신뢰성이 높은 반도체 장치로 할 수 있다.
c축 배향을 갖는 결정성 산화물 반도체층을 얻는 방법으로서는, 이하와 같은 3가지를 들 수 있다. 첫 번째는, 성막 온도를 200℃ 이상 500℃ 이하로 하여 산화물 반도체층을 형성하고, 표면에 대략 수직으로 c축 배향시키는 방법이다. 두 번째는, 막 두께를 얇게 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 표면에 대략 수직으로 c축 배향시키는 방법이다. 세 번째는 1번째 층의 막 두께를 얇게 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 2번째 층을 형성하고, 표면에 대략 수직으로 c축 배향시키는 방법이다.
산화물 반도체층(403)의 막 두께는, 1nm 이상 30nm 이하(바람직하게는, 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체층(403)은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태에서 막을 형성하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의하여 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되어 a-b면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막시에 불순물이 혼입되는 것을 저감시킴으로써 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막시의 기판의 가열 온도를 높임으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판의 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 성막시의 기판의 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소의 비율을 높이고 전력을 최적화함으로써, 성막시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소의 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대하여 이하에 나타낸다.
InOx분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수비로 혼합하고, 가압 처리를 행한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비란 예를 들어, InOx분말, GaOY분말, 및 ZnOZ분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류, 및 이들을 혼합하는 비율은 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
도 1a 내지 도 1e는 트랜지스터(440a)의 제작 방법의 일례를 도시한 것이다.
우선, 절연 표면을 갖는 기판(400) 위에 산화물 절연층(436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 대한 큰 제한은 없지만, 적어도 나중에 행해지는 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 산화물 반도체층(403)을 포함하는 트랜지스터(440a)를 직접 제작하여도 좋고, 다른 제작 기판에 산화물 반도체층(403)을 포함하는 트랜지스터(440a)를 제작하고, 그 후에 박리하고 가요성 기판으로 전치하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판으로 전치하기 위하여, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터(440a) 사이에 박리층을 제공하면 좋다.
산화물 절연층(436)으로서는 플라즈마 CVD법 또는 스퍼터링법에 의하여, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
산화물 절연층(436)은 단층 구조이어도 좋고, 적층 구조이어도 좋다. 예를 들어, 기판(400) 위에 산화 실리콘막, In-Hf-Zn계 산화물막, 산화물 반도체층(403)을 기술한 순서대로 적층하여도 좋고, 기판(400) 위에 산화 실리콘막, 원자수비 In:Zr:Zn=1:1:1인 In-Zr-Zn계 산화물막, 산화물 반도체층(403)을 기술한 순서대로 적층하여도 좋고, 기판(400) 위에 산화 실리콘막, 원자수비 In:Gd:Zn=1:1:1인 In-Gd-Zn계 산화물막, 산화물 반도체층(403)을 기술한 순서대로 적층하여도 좋다.
본 실시형태에서는 산화물 절연층(436)으로서, 스퍼터링법을 사용하여 형성하는 산화 실리콘막을 사용한다.
또한, 산화물 절연층(436)과 기판(400) 사이에 질화물 절연막을 제공하여도 좋다. 질화물 절연막은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
다음에, 산화물 절연층(436) 위에 산화물 반도체층(403)을 형성한다.
산화물 절연층(436)은, 산화물 반도체층(403)과 접하기 때문에, 막 내(벌크 내)에 적어도 화학량론적 조성비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 산화물 절연층(436)으로서, 산화 실리콘막을 사용하는 경우에는, SiO2+α(다만, α>0)로 한다. 이러한 산화물 절연층(436)을 사용함으로써, 산화물 반도체층(403)으로 산소를 공급할 수 있고 특성을 양호하게 할 수 있다. 산화물 반도체층(403)으로 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
예를 들어, 산소를 많이(과잉으로) 포함하며 산소 공급원이 되는 산화물 절연층(436)을 산화물 반도체층(403)과 접하도록 제공함으로써, 상기 산화물 절연층(436)으로부터 산화물 반도체층(403)으로 산소를 공급할 수 있다. 산화물 반도체층(403) 및 산화물 절연층(436)에, 적어도 일부가 접촉한 상태에서 가열 처리를 행함으로써, 산화물 반도체층(403)으로 산소를 공급하여도 좋다.
산화물 반도체층(403)의 형성 공정에 있어서, 산화물 반도체층(403)에 수소 또는 물이 가능한 한 포함되지 않도록 하기 위하여, 산화물 반도체층(403) 형성의 전처리로서, 스퍼터링 장치의 예비 가열실에서 산화물 절연층(436)이 형성된 기판을 예비 가열하여, 기판 및 산화물 절연층(436)에 흡착된 수소, 수분 등의 불순물을 탈리시키고 배기하는 것이 바람직하다. 또한, 예비 가열실에 제공하는 배기 수단은 크라이오 펌프(cryo pump)가 바람직하다.
산화물 절연층(436)에 있어서 산화물 반도체층(403)이 접하여 형성되는 영역에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)법), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여, 기판 근방에 플라즈마를 형성함으로써 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역스퍼터링을 행하면, 산화물 절연층(436) 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 여러 번 행하여도 좋고, 이들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 아니하며, 산화물 절연층(436) 표면의 요철 상태에 따라 적절히 설정하면 좋다.
또한, 산화물 반도체층(403)은, 성막시에 산소가 많이 포함되는 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 막을 형성하는 등)으로 형성하여, 산소를 많이 포함하는(바람직하게는, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비 대비 산소의 함유량이 과잉인 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서 산화물 반도체층(403)을 스퍼터링법으로 제작하기 위한 타깃으로서는, 조성비가 In:Ga:Zn=3:1:2[원자 백분율]인 산화물 타깃을 사용하여, In-Ga-Zn계 산화물막(IGZO막)을 형성한다.
또한, 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성한 산화물 반도체막을 치밀한 막으로 할 수 있다.
산화물 반도체층(403)을 형성할 때에 사용하는 스퍼터링 가스는, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체층(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 더한 것이어도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체층(403)에 포함되는 불순물 농도를 저감할 수 있다.
또한, 산화물 절연층(436)과 산화물 반도체층(403)을 대기에 개방시키지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 절연층(436)과 산화물 반도체층(403)을 대기에 폭로시키지 않고 연속적으로 형성하면, 산화물 절연층(436) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체층(403)은 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체층으로 가공함으로써 형성할 수 있다.
또한, 섬 형상의 산화물 반도체층(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하는 경우는, 포토마스크를 사용하지 않으므로 제조 비용을 저감할 수 있다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭으로 행하여도 좋고, 웨트 에칭으로 행하여도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는, 인산, 초산, 및 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO.,INC 제조)을 사용하여도 좋다.
또한, 산화물 반도체층(403)에, 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다. 예를 들어, 가열 처리 장치 중 하나인 전기로(爐)에 기판을 도입하고, 질소 분위기하 450℃에서 산화물 반도체층(403)에 1시간 동안 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 아니하며, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 가열 처리를 행하는 장치이다. 고온 가스에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 몇 분 동안 가열한 후, 기판을 불활성 가스 중에서 꺼내는 GRTA를 행하여도 좋다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치로 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체층(403)을 가열한 후, 같은 노(爐)에 고순도의 산소 가스, 고순도의 일산화 이질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계(露点計)를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치로 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정으로 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체층(403)을 고순도화 및 I형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 산화물 반도체층(403)을 가공하기 전에 막 형상의 산화물 반도체막을 형성한 후, 절연막(407)을 형성하기 전이면, 트랜지스터(440a)의 제작 공정에 있어서 어느 타이밍에서 행하여도 좋다. 예를 들어, 막 형상의 산화물 반도체막을 형성한 후, 또는 섬 형상의 산화물 반도체층(403)을 형성한 후에 행할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 여러 번 행하여도 좋고, 다른 가열 처리를 겸하여도 좋다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체층(403)으로서 섬 형상으로 가공되기 전의 막 형상의 산화물 반도체막이 산화물 절연층(436)을 덮은 상태에서 행하면, 산화물 절연층(436)에 포함된 산소가 가열 처리에 의하여 방출되는 것을 방지할 수 있어 바람직하다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층으로 산소(적어도 산소 라디칼, 산소 원자, 및 산소 이온 중 어느 것을 포함함)를 도입시켜 막 내로 산소를 공급하여도 좋다.
탈수화 또는 탈수소화 처리한 산화물 반도체층(403)에 산소를 도입하여 막내로 산소를 공급함으로써, 산화물 반도체층(403)을 고순도화, 및 I형(진성)화할 수 있다. 고순도화하고, I형(진성)화된 산화물 반도체층(403)을 갖는 트랜지스터는, 전기적 특성 변동이 억제되어 있어 전기적으로 안정적이다.
산소를 도입시키는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소의 도입 공정은 산화물 반도체층(403)으로 산소를 도입하는 경우, 산화물 반도체층(403)으로 직접 도입시켜도 좋고, 게이트 절연막(402)이나 절연막(407) 등 다른 막을 통과하여 산화물 반도체층(403)으로 도입시켜도 좋다. 다른 막을 통과하여 산소를 도입시키는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하면 좋지만, 노출된 산화물 반도체층(403)으로 산소를 직접 도입시키는 경우에는 플라즈마 처리 등도 사용할 수 있다.
산화물 반도체층(403)으로의 산소 도입은, 탈수화 또는 탈수소화 처리를 행한 후이면 좋으며, 특별히 한정되지 않는다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층(403)으로의 산소 도입은 여러 번 행하여도 좋다.
다음에, 산화물 반도체층(403) 위에 소스 전극층 및 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다. 상기 도전막은 나중에 행해지는 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함한 금속막, 또한 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막 하측 또는 상측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층한 구성으로 하여도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는, 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
다음에, 산화물 반도체층(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 덮는 게이트 절연막(402)을 형성한다(도 1a 참조).
또한, 게이트 절연막(402)의 피복성을 향상시키기 위하여, 산화물 반도체층(403), 소스 전극층(405a), 및 드레인 전극층(405b) 표면에도 상기 평탄화 처리를 행하여도 좋다. 특히, 게이트 절연막(402)으로서 막 두께가 얇은 절연막을 사용하는 경우, 산화물 반도체층(403), 소스 전극층(405a), 및 드레인 전극층(405b) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(402)의 막 두께는 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연막(402)은, 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태에서 성막을 행하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
게이트 절연막(402)으로서는 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 사용하여 형성할 수 있다. 게이트 절연막(402)은 산화물 반도체층(403)과 접하는 부분에 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(402)은 막 내(벌크 내)에 적어도 화학량론적 조성비를 초과하는 양의 산소가 존재하는 것이 바람직하며, 예를 들어, 게이트 절연막(402)으로서 산화 실리콘막을 사용하는 경우에는, SiO2+α(다만, α>0)로 한다. 본 실시형태에서는 게이트 절연막(402)으로서 SiO2+α(다만, α>0)인 산화 실리콘막을 사용한다. 이 산화 실리콘막을 게이트 절연막(402)으로서 사용함으로써, 산화물 반도체층(403)으로 산소를 공급할 수 있고 특성을 양호하게 할 수 있다. 또한, 제작하는 트랜지스터의 크기나 게이트 절연막(402)의 단차 피복성을 고려하여 게이트 절연막(402)을 형성하는 것이 바람직하다.
또한, 게이트 절연막(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSiOxNy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(402)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
그리고, 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 게이트 절연막(402) 위에 게이트 전극층(401)을 형성한다(도 1b 참조). 게이트 전극층(401)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 게이트 전극층(401)의 재료는, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(402)과 접하는 게이트 전극층(401)의 1층으로서, 질소를 포함한 금속 산화물, 구체적으로는, 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 가지며, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
다음에, 게이트 전극층(401), 소스 전극층(405a), 및 드레인 전극층(405b)을 마스크로 하여 산화물 반도체층(403)으로 도펀트(421)를 도입시켜 저저항 영역(404a) 및 저저항 영역(404b)을 형성한다.
소스 전극층(405a) 및 드레인 전극층(405b)의 막 두께나 도펀트(421)의 도입 조건에 따라서는, 소스 전극층(405a) 및 드레인 전극층(405b) 아래의 산화물 반도체층(403)으로도 도펀트(421)가 도입되는 경우와 도입되지 않는 경우가 있고, 또한 도입되어도 농도가 낮아 소스 전극층(405a) 또는 드레인 전극층(405b) 아래 이외의 저저항 영역과 비교하여 저항이 높은 영역이 되는 경우도 있다.
도 2b에 도시된 트랜지스터(440c)는 소스 전극층(405a) 및 드레인 전극층(405b)으로서 막 두께가 얇은, 예를 들어 10nm의 텅스텐막을 형성한다. 이와 같이, 소스 전극층(405a) 및 드레인 전극층(405b)의 막 두께가 얇으면, 저저항 영역을 형성하기 위하여 산화물 반도체층(403)으로 도펀트를 도입시킬 때 소스 전극층(405a) 및 드레인 전극층(405b)을 통과하여 소스 전극층(405a) 및 드레인 전극층(405b) 아래의 산화물 반도체층(403)으로도 도펀트를 도입시킬 수 있다. 따라서, 트랜지스터(440c)는 소스 전극층(405a) 및 드레인 전극층(405b) 아래의 산화물 반도체층(403)의 영역에도 저저항 영역(404a) 및 저저항 영역(404b)이 형성된다.
도펀트(421)는 산화물 반도체층(403)의 도전율을 변화시키는 불순물이다. 도펀트(421)로서는 15 족 원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 및 아연(Zn) 중에서 선택된 하나 이상을 사용할 수 있다.
도펀트(421)는 주입법에 의하여, 다른 막(예를 들어, 절연막(407), 소스 전극층(405a), 및 드레인 전극층(405b))을 통과하고 산화물 반도체층(403)으로 도입시킬 수도 있다. 도펀트(421)를 도입시키는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다. 이 때, 도펀트(421)의 단체의 이온, 또는 불화물, 염화물 이온을 사용하면 바람직하다.
도펀트(421)의 도입 공정은 가속 전압, 도즈량 등의 주입 조건, 또한 통과시키는 막의 막 두께를 적절히 설정하여 제어하면 좋다. 본 실시형태에서는 도펀트(421)로서 붕소를 사용하여 이온 주입법으로 붕소 이온을 주입한다. 또한, 도펀트(421)의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
저저항 영역에 있어서의 도펀트(421)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
도펀트(421)를 도입시킬 때 기판(400)을 가열하면서 행하여도 좋다.
또한, 산화물 반도체층(403)으로 도펀트(421)를 도입시키는 처리는 여러 번 행하여도 좋고, 복수 종류의 도펀트를 사용하여도 좋다.
또한, 도펀트(421)의 도입 처리 후, 가열 처리를 행하여도 좋다. 가열 조건으로서, 온도 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 1시간 동안, 산소 분위기하에서 행하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 에어)하에서 가열 처리를 행하여도 좋다.
산화물 반도체층(403)을 결정성 산화물 반도체막으로 한 경우, 도펀트(421)를 도입시킴에 따라 일부가 비정질화되는 경우가 있다. 이 때, 도펀트(421)를 도입시킨 후에 가열 처리를 행함으로써 산화물 반도체층(403)의 결정성을 회복시킬 수 있다.
따라서, 산화물 반도체층(403)에 있어서, 채널 형성 영역(409)을 끼우는 저저항 영역(404a) 및 저저항 영역(404b)이 제공된 산화물 반도체층(403)이 형성된다.
상술한 공정에 의하여, 본 실시형태의 트랜지스터(440a)가 제작된다(도 1c 참조). 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면, 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인 IGZO막을 사용한 산화물 반도체층(403)을 사용함으로써, 트랜지스터(440a)에 높은 온 특성(전계 효과 이동도), 낮은 오프 전류, 및 높은 신뢰성을 부여할 수 있게 된다.
다음에, 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 및 게이트 전극층(401) 위에 절연막(407)을 형성한다(도 1d 참조).
절연막(407)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의하여 형성할 수 있다. 절연막(407)에는 대표적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연막 등을 사용할 수 있다.
또한 절연막(407)으로서 산화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막, 또는 금속 질화물막(예를 들어, 질화 알루미늄막)도 사용할 수 있다.
절연막(407)은 단층 구조이어도 좋고, 적층 구조이어도 좋으며, 예를 들어, 산화 실리콘막 및 산화 알루미늄막을 적층한 것을 사용할 수 있다.
절연막(407)은 스퍼터링법 등, 절연막(407)으로 물 또는 수소 등의 불순물이 혼입되지 않는 방법을 적절히 사용하여 형성하는 것이 바람직하다. 또한, 절연막(407)에 있어서 산화물 반도체층(403)에 가까운 절연막은 산소를 과잉으로 포함한 막으로 하면 산화물 반도체층(403)으로의 산소 공급원이 되어 바람직하다.
본 실시형태에서는, 절연막(407)으로서 막 두께 100nm의 산화 실리콘막을 스퍼터링법으로 형성한다. 산화 실리콘막의 스퍼터링법에 의한 형성은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 행할 수 있다.
산화물 반도체막의 형성시와 마찬가지로, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서 형성한 절연막(407)에 포함되는 불순물의 농도를 저감시킬 수 있다. 또한, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다.
절연막(407)을 형성할 때에 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체층(403) 위에 제공되는 절연막(407)으로서 사용할 수 있는 산화 알루미늄막은, 수소나 수분 등의 불순물, 및 산소 양쪽 모두에 대하여 막을 통과하지 않게 하는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체층(403)으로 혼입되는 것, 및 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체층(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
또한, 트랜지스터 기인의 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수로 적층함으로써 평탄화 절연막을 형성하여도 좋다.
또한, 게이트 절연막(402) 및 절연막(407)에 소스 전극층(405a) 및 드레인 전극층(405b)에 도달하는 개구를 형성하고, 개구에, 소스 전극층(405a) 및 드레인 전극층(405b)과 전기적으로 접속되는 배선층(465a) 및 배선층(465b)을 형성한다(도 1e 참조). 배선층(465a) 및 배선층(465b)을 사용하여 다른 트랜지스터와 접속시켜 다양한 회로를 구성할 수 있다.
또한, 도 2c에 도시된 트랜지스터(440d)와 같이, 소스 전극층(405a) 및 드레인 전극층(405b)을 제공하지 않고, 배선층(465a) 및 배선층(465b)을 산화물 반도체층(403)에 직접 접하도록 제공하여도 좋다.
배선층(465a) 및 배선층(465b)은 게이트 전극층(401), 소스 전극층(405a), 및 드레인 전극층(405b)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어, 배선층(465a) 및 배선층(465b)으로서 질화 탄탈막과 구리막이 적층된 것, 또는 질화 탄탈막과 텅스텐막이 적층된 것 등을 사용할 수 있다.
고순도화되고 산소 결손이 보전된 산화물 반도체층(403)은, 수소, 물 등의 불순물이 충분히 제거되어 있으며, 산화물 반도체층(403) 내의 수소 농도는 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하이다. 또한, 산화물 반도체층(403) 내의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정된다.
본 실시형태를 사용하여 제작된, 고순도화되고 산소 결손을 보전하는 산소를 과잉으로 포함한 산화물 반도체층(403)을 사용한 트랜지스터(440a)는, 오프 상태에 있어서의 전류값(오프 전류값)을, 실온에서 채널 폭 1μm당 100zA/μm(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 50zA/μm 이하 수준까지 낮게 할 수 있다.
상술한 바와 같이, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현하는 트랜지스터 구조 및 그 제작 방법을 제공할 수 있다.
또한, 보다 고성능의 반도체 장치를 실현하기 위하여 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성, 및 그 제작 방법을 제공할 수 있다.
또한, 장기간에 걸쳐 사용하는 데도 임계값 전압이 변동되기 어렵고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태에 대하여 도 3a 내지 도 4e를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은 상기 실시형태와 마찬가지로 행할 수 있어 반복 설명은 생략한다. 또한, 같은 개소에 대한 자세한 설명은 생략한다.
도 3a 내지 도 3c에 도시된 트랜지스터(450)는 탑 게이트 구조를 갖는 트랜지스터의 일례이다. 도 3a는 평면도이며, 도 3a 중 일점 쇄선 X-Y로 절단한 단면이 도 3b에 상당하는 것이고, 도 3a 중 이점 쇄선 V-W로 절단한 단면이 도 3c에 상당하는 것이다.
채널 길이 방향의 단면도인 도 3b에 도시된 바와 같이 트랜지스터(450)는, 산화물 절연층(436)이 제공되어 절연 표면을 갖는 기판(400) 위에, 제 1 산화물 반도체층인 산화물 반도체층(408a) 및 산화물 반도체층(408b), 채널 형성 영역(409), 저저항 영역(414a) 및 저저항 영역(414b)을 포함한 제 2 산화물 반도체층인 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 및 게이트 전극층(401)을 갖는다. 산화물 반도체층(408a) 및 산화물 반도체층(408b)은 산화물 절연층(436) 위에 접하며 서로 간격을 두고 형성되고, 산화물 반도체층(403)은 산화물 반도체층(408a), 산화물 반도체층(408b), 및 산화물 절연층(436)에 접하여 형성된다.
도 3c는 채널 폭 방향의 단면도이며, 산화물 반도체층(403)은 단부에 20도 내지 50도의 테이퍼를 갖는다. 단부가 수직이면 산소가 뽑아지기 쉬워 산소 결손이 생기기 쉽지만, 단부에 테이퍼를 가짐으로써 산소 결손을 억제하고 트랜지스터(450)의 누설 전류(기생 채널)가 발생되는 것을 저감시킨다.
막 두께가 3nm 내지 5nm인 산화물 반도체층(403) 아래에 산화물 반도체층(408a) 및 산화물 반도체층(408b)을 제공함으로써, 소스 전극층(405a) 및 드레인 전극층(405b)과의 콘택트 저항을 저하시킬 수 있다.
저저항 영역(414a) 및 저저항 영역(414b)은 게이트 전극층(401)을 마스크로 하여 산화물 반도체층(403)으로 도펀트를 도입시킴으로써 형성할 수 있다. 또한, 저저항 영역은 금속 원소를 확산시킴으로써도 형성할 수 있다. 도펀트의 도입, 및 금속 원소의 확산을 이용하여 저저항 영역을 형성함으로써, 배선층과의 콘택트 저항을 더 저하시킬 수 있다.
또한, 게이트 전극층(401) 측면에 사이드 월 구조의 측벽 절연층을 제공하여도 좋다. 트랜지스터(450)에서는 게이트 전극층(401) 측면에 막 두께가 얇은 측벽 절연층(412a) 및 측벽 절연층(412b)이 제공되어 있다. 측벽 절연층(412a) 및 측벽 절연층(412b)은 게이트 전극층(401)을 덮는 절연막을 형성한 후, 이것을 RIE(Reactive ion etching: 반응성 이온 에칭)법으로 이방성 에칭에 의하여 절연막을 가공하고, 게이트 전극층(401) 측벽에 자기 정합적으로 측벽 절연층(412a) 및 측벽 절연층(412b)을 형성하면 좋다. 여기서, 절연막에 특별한 한정은 없지만, 예를 들어, TEOS(Tetraethyl-Ortho-Silicate) 또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜 형성한 단차 피복성이 높은 산화 실리콘을 사용할 수 있다. 절연막은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법으로 형성할 수 있다. 또한, 저온 산화(LTO: Low Temperature Oxidation)법으로 형성하는 산화 실리콘을 사용하여도 좋다.
측벽 절연층(412a) 및 측벽 절연층(412b)을 제공함으로써, 게이트 전극층(401)과 저저항 영역(414a) 및 저저항 영역(414b)이 단락되는 것을 방지할 수 있다.
산화물 반도체층(408a) 및 산화물 반도체층(408b) 전체로 도펀트를 도입시켜 저저항 영역으로 하면, 산화물 반도체층(408a) 및 산화물 반도체층(408b) 아래, 즉, 산화물 절연층(436) 측으로부터도 다른 도전층에 전기적으로 접속시킬 수 있다.
산화물 반도체층(403)을 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인 높은 전계 효과 이동도를 갖는 IGZO막을 사용하고, 막 두께를 3nm 내지 5nm로 얇게 함으로써 단채널 효과로 인한 트랜지스터의 노멀리 온을 방지할 수 있다.
산화물 반도체층(408a) 및 산화물 반도체층(408b)으로서는, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
산화물 반도체층(408a) 및 산화물 반도체층(408b)으로서 도전성이 높은 산화물 반도체층을 사용하여도 좋다.
본 실시형태에서는 산화물 반도체층(408a) 및 산화물 반도체층(408b)으로서 인듐:갈륨:아연의 조성비가 1:1:1인 산화물 타깃으로 제작된 산화물 반도체층을 사용한다.
산화물 반도체층(408a) 및 산화물 반도체층(408b)의 막 두께는 20nm 내지 50nm로 하면 좋다.
도 4a 내지 도 4e는 트랜지스터(450)의 제작 방법의 일례를 도시한 것이다.
우선, 절연 표면을 갖는 기판(400) 위에 산화물 절연층(436)을 형성하고, 산화물 절연층(436) 위에 산화물 반도체막(444)을 형성한다(도 4a 참조). 본 실시형태에서는 산화물 반도체막(444)을 인듐:갈륨:아연의 조성비가 1:1:1인 산화물 타깃을 사용하여 스퍼터링법으로 형성한다.
다음에, 산화물 반도체막(444)을 포토리소그래피 공정에 의하여 섬 형상으로 가공하고, 서로 간격을 두고 제공된 한 쌍의 산화물 반도체층(408a) 및 산화물 반도체층(408b)을 형성한다. 산화물 반도체층(408a) 및 산화물 반도체층(408b), 및 산화물 절연층(436)에 접하여 산화물 반도체층(403)을 형성한다(도 4b 참조). 산화물 반도체층(403)은 인듐:갈륨:아연의 조성비가 3:1:2인 산화물 타깃을 사용하여 스퍼터링법으로 형성한다. 산화물 반도체층(403)의 단부는 테이퍼를 갖는 형상이 바람직하며, 본 실시형태에서는 30도의 테이퍼를 갖는 형상으로 한다.
다음에, 산화물 반도체층(403) 위에 게이트 절연막(402), 게이트 전극층(401), 및 게이트 전극층(401) 측면을 덮는 측벽 절연층(412a) 및 측벽 절연층(412b)을 형성한다(도 4c 참조). 게이트 절연막(402)은 산화물 반도체층(403) 위에 절연막을 형성하고, 상기 절연막을 게이트 전극층(401), 및 측벽 절연층(412a) 및 측벽 절연층(412b)을 마스크로 하여 에칭함으로써 형성할 수 있다. 또한, 산화물 반도체층(403)의 일부는 노출된다.
다음에, 산화물 반도체층(403), 게이트 절연막(402), 및 게이트 전극층(401) 위에 산화물 반도체층(403)의 일부와 접하며 금속 원소를 포함한 막(417)을 형성한다.
금속 원소를 포함한 막(417)으로서는 금속막, 금속 산화물막, 금속 질화물막 등을 들 수 있다.
금속 원소를 포함한 막 내의 금속 원소로서는, 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 바륨(Ba), 마그네슘(Mg), 지르코늄(Zr), 및 니켈(Ni) 중에서 선택된 하나 이상을 사용할 수 있다. 금속 원소를 포함한 막으로서 상기 금속 원소 중에서 선택된 하나 이상을 포함한 금속막, 금속 산화물막, 또는 금속 질화물막(예를 들어, 질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 사용할 수 있다. 또한, 금속 원소를 포함한 막에 인(P), 붕소(B) 등의 도펀트를 포함시켜도 좋다. 본 실시형태에 있어서 금속 원소를 포함한 막(417)은 도전성을 갖는다.
금속 원소를 포함한 막(417)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의하여 형성할 수 있다. 금속 원소를 포함한 막(417)의 막 두께는 5nm 이상 30nm 이하로 하면 좋다.
본 실시형태에서는 금속 원소를 포함한 막(417)으로서 막 두께가 10nm인 알루미늄막을 스퍼터링법으로 형성한다.
다음에, 게이트 절연막(402), 게이트 전극층(401), 및 측벽 절연층(412a) 및 측벽 절연층(412b)을 마스크로 하여, 금속 원소를 포함한 막(417)을 통과하여 산화물 반도체층(403)으로 도펀트(421)를 선택적으로 도입시켜 저저항 영역을 형성한다(도 4d 참조).
도펀트(421)는 산화물 반도체층(403)의 도전율을 변화시키는 불순물이다. 도펀트(421)로서는 15 족 원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 및 아연(Zn) 중에서 선택된 하나 이상을 사용할 수 있다.
상기 도펀트는 금속 원소를 포함한 막(417)에 포함시켜도 좋다.
도펀트(421)는 주입법에 의하여, 금속 원소를 포함한 막(417)을 통과하여 산화물 반도체층(403)으로 도입시킨다. 도펀트(421)를 도입시키는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다. 이 때, 도펀트(421)의 단체의 이온, 또는 수소화물이나 불화물, 염화물 이온을 사용하면 바람직하다.
도펀트(421)의 도입 공정은 가속 전압, 도즈량 등의 주입 조건, 또한 통과시키는 금속 원소를 포함한 막(417)의 막 두께를 적절히 설정하여 제어하면 좋다. 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋으며, 예를 들어, 붕소를 사용하여 이온 주입법으로 붕소 이온을 주입하는 경우, 가속 전압을 15kV로 하고, 도즈량을 1×1015ions/cm2로 하면 좋다.
저저항 영역에 있어서의 도펀트(421)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
도펀트를 도입시킬 때 기판(400)을 가열하면서 행하여도 좋다.
또한, 산화물 반도체층(403)으로 도펀트(421)를 도입시키는 처리는 여러 번 행하여도 좋고, 복수 종류의 도펀트를 사용하여도 좋다.
또한, 도펀트(421)의 도입 처리 후, 가열 처리를 행하여도 좋다. 가열 조건으로서, 온도 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 1시간 동안, 산소 분위기하에서 행하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 에어)하에서 가열 처리를 행하여도 좋다.
다음에, 금속 원소를 포함한 막(417)과 산화물 반도체층(403)의 일부가 접촉한 상태에서 가열 처리를 행한다. 가열 처리는 산소 분위기하에서 행하는 것이 바람직하다. 가열 처리는 감압하, 질소 분위기하에서도 행할 수 있다. 또한, 가열 온도는 100℃ 이상 700℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 좋다.
예를 들어, 가열 처리 장치 중 하나인 전기로에 기판을 도입하고, 산소 분위기하 200℃에서 금속 원소를 포함한 막(417) 및 산화물 반도체층(403)에 1시간 동안 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 아니하며, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 가열 처리를 행하는 장치이다. 고온 가스에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 몇 분 동안 가열한 후, 기판을 불활성 가스 중에서 꺼내는 GRTA를 행하여도 좋다.
가열 처리는 질소, 산소, 초건조 에어(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤, 헬륨 등) 분위기하에서 행하면 좋지만, 상기 질소, 산소, 초건조 에어, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않은 것이 바람직하다. 또는, 가열 처리 장치로 도입하는 질소, 산소, 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
가열 처리에 의하여 금속 원소를 포함한 막(417)으로부터 산화물 반도체층(403)으로 금속 원소가 도입되어, 저저항 영역(414a) 및 저저항 영역(414b)이 형성된다. 따라서, 산화물 반도체층(403)에 있어서 채널 형성 영역(409)을 끼우며 도펀트 및 금속 원소를 포함하는 저저항 영역(414a) 및 저저항 영역(414b)이 형성된다.
본 실시형태에서는 도펀트로서 붕소, 금속 원소로서 알루미늄을 사용하였으므로, 저저항 영역(414a) 및 저저항 영역(414b)은 붕소 및 알루미늄을 포함한다.
다음에, 금속 원소를 포함한 막(417)을 에칭에 의하여 제거한다. 본 실시형태에서는 웨트 에칭법으로 금속 원소를 포함한 막(417)을 제거한다.
상술한 공정에 의하여, 본 실시형태의 트랜지스터(450)가 제작된다. 채널 길이 방향에 채널 형성 영역(409)을 끼우는 저저항 영역(414a) 및 저저항 영역(414b)을 포함한 산화물 반도체층(403)을 가짐으로써, 상기 트랜지스터(450)는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 높고 고속 동작, 고속 응답이 가능하게 된다.
저저항 영역(414a) 및 저저항 영역(414b)은 소스 영역 또는 드레인 영역으로서 기능시킬 수 있다. 저저항 영역(414a) 및 저저항 영역(414b)을 제공함으로써, 저저항 영역(414a) 및 저저항 영역(414b) 사이에 형성되는 채널 형성 영역(409)에 가해지는 전계를 완화시킬 수 있다. 또한, 저저항 영역(414a) 및 저저항 영역(414b)에 있어서 산화물 반도체층(403)과 소스 전극층(405a) 및 드레인 전극층(405b)을 전기적으로 접속시킴으로써, 산화물 반도체층(403)과 소스 전극층(405a) 및 드레인 전극층(405b)과의 접촉 저항을 저감시킬 수 있다.
또한, 트랜지스터 기인의 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수로 적층함으로써 평탄화 절연막을 형성하여도 좋다.
본 실시형태에서는 트랜지스터(450) 위에 평탄화 절연막(415)을 형성한다. 또한, 평탄화 절연막(415)에, 산화물 반도체층(403)에 도달하는 개구를 형성하고, 개구에, 산화물 반도체층(403)과 전기적으로 접속되는 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다(도 4e 참조).
상술한 바와 같이, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현하는 트랜지스터 구조 및 그 제작 방법을 제공할 수 있다.
또한, 보다 고성능의 반도체 장치를 실현하기 위하여 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성, 및 그 제작 방법을 제공할 수 있다.
또한, 장기간에 걸쳐 사용하는 데도 임계값 전압이 시프트되기 어렵고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 또는 실시형태 2에서 제시한 트랜지스터가 사용되어 있고 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있으며, 기록 횟수에 대한 제한이 없는 반도체 장치의 일례를 도면을 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는, 트랜지스터(162)로서 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용하여 구성된다. 트랜지스터(162)로서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터 중 어느 쪽의 구성이나 적용할 수 있다.
트랜지스터(162)는 오프 전류가 작으므로, 이것을 사용하여 장기간에 걸쳐 기억 내용이 유지될 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있어 소비 전력을 충분히 저감시킬 수 있다.
도 5a 내지 도 5c는 반도체 장치의 구성의 일례를 도시한 것이다. 도 5a는 반도체 장치의 단면도를 도시한 것이고, 도 5b는 반도체 장치의 평면도를 도시한 것이고, 도 5c는 반도체 장치의 회로도를 도시한 것이다. 여기서, 도 5a는 도 5b의 C1-C2 및 D1-D2에서 절단한 단면도에 상당한다.
도 5a 및 도 5b에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)는 실시형태 1 또는 실시형태 2에 기재된 구성과 동일한 구성으로 할 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 상이한 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 장시간에 걸쳐 전하가 유지될 수 있다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 설명하지만, p채널형 트랜지스터를 사용할 수 있음은 물론이다. 또한, 개시된 발명의 기술적인 본질은, 정보를 유지하기 위하여 결정성 산화물 반도체를 트랜지스터(162)에 사용한다는 점에 있으므로, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 기재된 것으로 한정할 필요는 없다.
도 5a에 있어서의 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(185)에 제공된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼워 제공된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 제공된 게이트 절연층(108)과, 게이트 절연층(108) 위에 제공된 게이트 전극(110)을 갖는다. 또한, 도면에 있어서 소스 전극이나 드레인 전극이 명시적으로 도시되지 않은 경우가 있으나, 편의상 이러한 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계에 대하여 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재된 경우에는 소스 영역이 포함될 수 있다.
또한, 기판(185) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공되어 있고, 트랜지스터(160)를 덮도록 절연층(130)이 제공되어 있다. 또한, 고집적화를 실현하기 위해서는 도 5a에 도시된 바와 같이, 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중요시하는 경우에는, 게이트 전극(110) 측면에 사이드 월 절연층을 제공하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)으로 하여도 좋다.
도 5a에 도시된 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체층(144)은 고순도화되는 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써, 오프 특성이 매우 우수한 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162) 위에는, 절연층(150)이 단층으로, 또는 적층되어 제공되어 있다. 또한, 절연층(150)을 개재하여 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는 도전층(148b)이 제공되어 있고, 전극층(142a), 절연층(150), 및 도전층(148b)으로 용량 소자(164)가 구성되어 있다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 제공하지 않은 구성으로 할 수도 있다. 또한, 용량 소자(164)를 별도로 트랜지스터(162) 상방에 형성하여도 좋다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연층(152)이 제공되어 있다. 또한, 절연층(152) 위에는 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 배선(156)이 제공되어 있다. 도 5a에 도시되어 있지 않지만, 배선(156)은 절연층(150), 절연층(152), 및 게이트 절연막(146) 등에 형성된 개구에 형성된 전극을 통하여 전극층(142b)과 전기적으로 접속된다. 여기서, 상기 전극은 적어도 트랜지스터(162)의 산화물 반도체층(144)의 일부와 중첩되도록 제공되는 것이 바람직하다.
도 5a 및 도 5b에 있어서, 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 제공되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 일부가 중첩되도록 제공되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 제공되어 있다. 예를 들어, 용량 소자(164)의 도전층(148b)은 트랜지스터(160)의 게이트 전극(128)과 적어도 일부가 중첩하여 제공되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
또한, 전극층(142b)과 배선(156)은, 전극층(142b)과 배선(156)을 직접 접촉시킴으로써 전기적으로 접속시켜도 좋고, 사이의 절연층에 전극을 제공하여 상기 전극을 통하여 전기적으로 접속시켜도 좋다. 또한, 사이에 개재되는 전극은 복수 있어도 좋다.
다음에, 도 5c는 도 5a 및 도 5b에 대응한 회로 구성의 일례를 도시한 것이다.
도 5c에 있어서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 한쪽은 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 한쪽은 용량 소자(164)의 전극 중 한쪽과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 5c에 도시된 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위가 유지될 수 있다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 및 판독이 가능하다.
정보의 기록 및 정보의 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태로 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 주어진다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 주어진다(기록). 여기서는, 상이한 2개의 전위 레벨을 주는 전하(이하에서는 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 것이 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태로 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 준 상태에서 제 5 배선에 적절한 전위(판독 전위)를 주면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 상이한 전위가 된다. 일반적으로, 트랜지스터(160)로서 n채널형 트랜지스터를 사용하면, 트랜지스터(160)의 게이트 전극에 High 레벨 전하가 주어진 경우의 외견상 임계값 전압 Vth_H는 트랜지스터(160)의 게이트 전극에 Low 레벨 전하가 주어진 경우의 외견상 임계값 전압 Vth_L보다 낮기 때문이다. 여기서, 외견상 임계값 전압이란 트랜지스터(160)를 ‘온 상태’로 하기 위하여 필요하게 되는 제 5 배선의 전위를 가리키는 것이다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0로 함으로써 트랜지스터(160)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들어, 기록함에 있어서, High 레벨 전하가 주어진 경우, 제 5 배선의 전위가 V0(＞Vth_H)가 되면, 트랜지스터(160)는 ‘온 상태’로 된다. Low 레벨 전하가 주어진 경우에는, 제 5 배선의 전위가 V0(＜Vth_L)가 되어도 트랜지스터(160)는 ‘오프 상태’인 채 유지된다. 그러므로, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 필요가 있다. 정보 판독을 행하지 않는 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 ‘오프 상태’로 되는 전위, 즉 Vth_H보다 작은 전위를 제 5 배선에 주면 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 ‘온 상태’로 되는 전위, 즉 Vth_L보다 큰 전위를 제 5 배선에 주면 좋다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체가 사용되어 있으며 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있어 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에도 장기간에 걸쳐 기억 내용이 유지될 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않아, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 부유 게이트로 전자를 주입하거나, 부유 게이트로부터 전자를 뽑아낼 필요가 없으므로 게이트 절연층이 열화되는 등 문제가 전혀 생기지 않는다. 즉, 개시된 발명에 따른 반도체 장치에는 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 대한 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록이 행해지므로 고속 동작도 용이하게 실현될 수 있다.
또한, 트랜지스터(162)는 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인 산화물 반도체층을 사용하므로, 임계값 전압이 플러스인 트랜지스터로 할 수 있다. 상기 트랜지스터를 사용함으로써, 반도체 장치의 고성능화를 달성할 수 있다. 또한, 본 실시형태의 반도체 장치는 장기간에 걸쳐 사용하는 데도 임계값 전압이 시프트되기 어려운 트랜지스터가 사용되어 있으므로, 반도체 장치의 고신뢰성화를 도모할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터가 사용되어 있고 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있으며, 기록 횟수에 대한 제한이 없는 반도체 장치의, 실시형태 3에 기재된 구성과 상이한 구성에 대하여 도 6a 내지 도 7c를 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는, 트랜지스터(162)로서 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용하여 구성된다. 트랜지스터(162)로서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터 중 어느 쪽의 구성이나 적용할 수 있다.
도 6a는, 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 6b는 반도체 장치의 일례를 도시한 개념도이다. 이하에서는 우선, 도 6a에 도시된 반도체 장치에 대하여 설명을 하고, 이어서 도 6b에 도시된 반도체 장치에 대하여 설명한다.
도 6a에 도시된 반도체 장치에 있어서, 비트선 BL과 트랜지스터(162)의 소스 전극 또는 드레인 전극은 전기적으로 접속되어 있고, 워드선 WL과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있고, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)가 매우 장시간에 걸쳐 유지될 수 있다.
다음에, 도 6a에 도시된 반도체 장치에서(메모리 셀(250)) 정보의 기록 및 정보의 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(162)가 온 상태로 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 주어진다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(162)가 오프 상태로 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로, 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자에 축적된 전하)가 장시간에 걸쳐 유지될 수 있다.
다음에, 정보 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태로 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통되고, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 결과적으로, 비트선 BL의 전위가 변화된다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)에 따라 상이한 값을 취한다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB*VB0+C*V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 취한다고 하면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB*VB0+C*V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB*VB0+C*V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 6a에 도시된 반도체 장치에서는, 트랜지스터(162)의 오프 전류가 매우 작다는 특징 때문에, 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지될 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있어 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우에도 장기간에 걸쳐 기억 내용이 유지될 수 있다.
다음에, 도 6b에 도시된 반도체 장치에 대하여 설명한다.
도 6b에 도시된 반도체 장치는 상부에 기억 회로로서 도 6a에 도시된 메모리 셀(250)을 복수로 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 하부에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 6b에 도시된 구성으로 함으로써, 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 직하에 제공할 수 있으므로 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공되는 트랜지스터에는 트랜지스터(162)와 상이한 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 사용할 수 있으며, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에, 유기 반도체 재료 등을 사용하여도 좋다. 이와 같은 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 적합하게 실현할 수 있다.
또한, 도 6b에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층하는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 하여도 좋다.
다음에, 도 6a에 도시된 메모리 셀(250)의 구체적인 구성에 대하여 도 7a 내지 도 7c를 사용하여 설명한다.
도 7a 내지 도 7c는 메모리 셀(250)의 구성의 일례를 도시한 것이다. 도 7a는 메모리 셀(250)의 평면도를 도시한 것이고, 도 7b는 도 7a의 선분 A-B에서 절단한 단면도를 도시한 것이다.
도 7a 및 도 7b에 도시된 트랜지스터(162)는 실시형태 1 또는 실시형태 2에 기재된 구성과 동일한 구성으로 할 수 있다.
도 7b에 도시된 바와 같이, 전극(502) 및 전극(504) 위에 트랜지스터(162)가 제공되어 있다. 전극(502)은 도 6a에 있어서의 비트선 BL로서 기능하는 배선이며, 트랜지스터(162)의 저저항 영역에 접하여 제공되어 있다. 또한, 전극(504)은 도 6a에 있어서의 용량 소자(254)의 한쪽 전극으로서 기능하며, 트랜지스터(162)의 저저항 영역에 접하여 제공되어 있다. 트랜지스터(162) 위에서, 전극(504)과 중첩되는 영역에 제공된 전극(506)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
또한, 도 7a에 도시된 바와 같이, 용량 소자(254)의 다른 쪽 전극(506)은 용량선(508)에 전기적으로 접속된다. 게이트 절연막(146)을 개재하여 산화물 반도체층(144) 위에 제공된 게이트 전극(148a)은 워드선(509)에 전기적으로 접속된다.
또한, 도 7c는 메모리 셀 어레이(251)와 주변 회로의 접속부에서 절단한 단면도를 도시한 것이다. 주변 회로는 예를 들어, n채널형 트랜지스터(510) 및 p채널형 트랜지스터(512)를 포함한 구성으로 할 수 있다. n채널형 트랜지스터(510) 및 p채널형 트랜지스터(512)에 사용하는 반도체 재료로서는 산화물 반도체 이외의 반도체 재료(실리콘 등)를 사용하는 것이 바람직하다. 이러한 재료를 사용함으로써, 주변 회로에 포함되는 트랜지스터의 고속 동작화를 도모할 수 있다.
도 7a에 도시된 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
상술한 바와 같이, 상부에 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터로 형성되어 있다. 인듐, 갈륨, 아연, 및 산소라는 4원소를 적어도 포함하며, 상기 4원소의 조성비를 원자 백분율로 나타내면 인듐의 비율이 갈륨의 비율 및 아연의 비율의 2배 이상인 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작으므로, 이것을 사용함으로써 장기간에 걸쳐 기억 내용이 유지될 수 있다. 즉, 리프레시 동작의 빈도를 매우 적게 할 수 있어 소비 전력을 충분히 저감시킬 수 있다. 또한, 용량 소자(254)는 도 7b에 도시된 바와 같이 전극(504), 산화물 반도체층(144), 게이트 절연막(146), 및 전극(506)이 적층되어 형성된다. 상술한 바와 같은 조성을 갖는 산화물 반도체층의 비유전율은 매우 높으므로(비유전율로 66), 이것을 유전체막으로서 사용함으로써 용량 소자(254)가 필요로 하는 면적을 축소할 수 있다.
상술한 바와 같이, 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 광의적으로는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 종래에 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 8a 내지 도 11을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서 플래시 메모리는 응답이 느려 화상 처리에 적합하지 않다는 것을 들 수 있다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우 이하와 같은 특징이 있다.
일반적인 SRAM은 도 8a에 도시된 바와 같이 1개의 메모리 셀이 트랜지스터(801) 내지 트랜지스터(806)의 6개의 트랜지스터로 구성되어 있고, 그것을 X 디코더(807) 및 Y 디코더(808)로 구동한다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하고, 고속 구동이 가능하다. 그러나, 1개의 메모리 셀이 6개의 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때 SRAM의 메모리 셀 면적은 일반적으로 100F2 내지 150F2이다. 그러므로, SRAM은 비트당 단가가 각종 메모리 중에서 가장 비싸다.
한편, 도 8b에 도시된 바와 같이 DRAM은 메모리 셀이 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 그것을 X 디코더(813) 및 Y 디코더(814)로 구동한다. 1개의 셀이 하나의 트랜지스터와 하나의 용량을 갖는 구성으로 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 일반적으로 10F2 이하이다. 그러나, DRAM은 항상 리프레시 동작이 필요하여 재기록하지 않는 동안에도 전력을 소비한다.
그러나, 상기 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이면, 빈번한 리프레시 동작은 필요하지 않다. 따라서, 메모리 셀 면적이 축소되고, 또한 소비 전력을 저감시킬 수 있다.
도 9는 휴대 기기의 블록도를 도시한 것이다. 도 9에 도시된 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 및 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있지만, 이 부분에 상기 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 행해지고, 장기간에 걸쳐 기억을 유지할 수 있으며, 소비 전력을 충분히 저감시킬 수 있다.
도 10은 디스플레이의 메모리 회로(950)에 상기 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한 것이다. 도 10에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로(950)에는 화상 데이터(입력 화상 데이터)의 신호선, 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시가 행해지는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고, 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않은 경우, 기억 화상 데이터 A는 보통 30Hz 내지 60Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 컨트롤러(956)로부터 판독된다.
다음에, 예를 들어, 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 기억 화상 데이터 B가 전송되어, 표시가 행해진다. 이 판독 동작은 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이, 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기록과 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리에 한정되지 아니하며, 1개의 메모리를 분할하여 사용하여도 좋다. 상기 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독을 고속으로 행할 수 있고, 장기간에 걸쳐 기억을 유지할 수 있으며, 소비 전력을 충분히 저감시킬 수 있다.
도 11은 전자 서적의 블록도를 도시한 것이다. 도 11에 도시된 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성된다.
여기서는, 도 11에 도시된 메모리 회로(1007)에 상기 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 기능의 예로서는, 사용자가 하이라이트 기능을 사용하는 경우 등을 들 수 있다. 사용자가 전자 서적을 읽고 있을 때, 특정 부분에 마킹을 하고 싶을 수 있다. 이 마킹 기능을 하이라이트 기능이라고 하며, 표시색을 바꾸거나, 언더라인을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸거나 하는 등으로 주위와의 차이를 나타내는 것이다. 사용자가 지정한 부분의 정보를 기억하고 유지하는 기능이다. 이 정보를 장기간에 걸쳐 유지하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이러한 경우에 있어서도, 상기 실시형태에서 설명한 반도체 장치를 채용함으로써 정보의 기록 및 판독을 고속으로 행할 수 있고, 장기간에 걸쳐 기억을 유지할 수 있으며, 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 휴대 기기에는 상기 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속으로 행해지고, 장기간에 걸쳐 기억을 유지할 수 있으며, 소비 전력이 저감된 휴대 기기가 실현된다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 인듐, 갈륨, 및 아연을 포함한 산화물 반도체막(IGZO막)을 제작하고 산화물 반도체막의 이온화 포텐셜 측정을 행하고, 그 결과에 의거하여 에너지 대역도를 제작하였다. 본 명세서에 있어서 이온화 포텐셜의 값은, 밴드 갭(에너지 갭)과 전자 친화력을 가산한 값이며, 밴드 갭의 값으로서는 재료의 단막을 분광 엘립소메트리(ellipsometry) 측정을 행하여 얻어진 값을 사용한다. 또한, 산화물 반도체막의 조성 분석을 행하였다.
우선, 분광 엘립소메트리 측정을 행하여 얻어진 밴드 갭의 결과를 나타낸다.
시료인 산화물 반도체막으로서, 석영 기판 위에 스퍼터링법으로 막 두께 100nm인 IGZO막을 형성하였다. 성막 조건으로서 기판 온도를 300℃로 하고, 타깃으로서 In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하였다.
아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기하에서 형성되고 형성된 후에 가열 처리가 행해지지 않은 시료의 밴드 갭은 2.83eV이었고, 형성된 후에 450℃로 가열 처리(질소 분위기하에서 1시간 동안, 그 후 산소 분위기하에서 1시간 동안)된 시료의 밴드 갭은 2.90eV이었고, 형성된 후 650℃로 가열 처리(질소 분위기하에서 1시간 동안, 그 후 산소 분위기하에서 1시간 동안)된 시료의 밴드 갭은 2.94eV이었고, 또한, 산소 분위기(산소 100%)하에서 형성되고 형성된 후에 가열 처리가 행해지지 않은 시료의 밴드 갭은 2.82eV이었고, 형성된 후 450℃로 가열 처리(질소 분위기하에서 1시간 동안, 그 후 산소 분위기하에서 1시간 동안)된 시료의 밴드 갭은 2.89eV이었고, 형성된 후 650℃로 가열 처리(질소 분위기하에서 1시간 동안, 그 후 산소 분위기하에서 1시간 동안)된 시료의 밴드 갭은 2.94eV이었으며, 밴드 갭은 약 2.8eV 내지 2.9eV이었다.
또한, 단결정 실리콘 기판 위에, 산소 분위기(산소 100%)하에서, 기판 온도는 300℃로 하고, In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하여 스퍼터링법으로 막 두께 15nm로 형성하여 얻어진 IGZO막을, 상기 막 표면 측으로부터 자외선을 조사하면서 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy)에 의하여 이온화 포텐셜을 측정하였다. 또한, 이온화 포텐셜은 진공 준위로부터 가전자대까지의 에너지차(差)를 나타내는 것이다.
이온화 포텐셜의 값으로부터 분광 엘립소메트리로 측정한 밴드 갭을 뺌으로써 전도대의 에너지를 산출하고, 이 In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하여 형성한 IGZO막의 밴드 구조를 제작하였다. 다만, IGZO막의 밴드 갭은 2.8eV로 하였다. 도 12는 그 결과를 나타낸 것이다.
다음에, 단결정 실리콘 기판 위에, 산소 분위기(산소 100%)하에서, 기판 온도는 300℃로 하고, In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하여 스퍼터링법으로 막 두께 15nm로 형성하여 얻어진 IGZO막의 조성을 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy) 분석에 의하여 정량화하여 평가하였다.
IGZO막에서는 인듐(In)이 23.7atomic%, 갈륨(Ga)이 7.5atomic%, 아연(Zn)이 9atomic%, 산소(O)가 59.7atomic%이었다.
또한, In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하여 형성한 IGZO막의 X선 회절(XRD: X-Ray Diffraction) 측정을 행하였다.
시료로서, 석영 기판 위에 스퍼터링법으로 막 두께 100nm인 IGZO막을 형성하였다. 성막 조건으로서 기판 온도를 실온, 200℃, 300℃, 또는 400℃로 하였고, 성막 분위기를 아르곤 및 산소(아르곤:산소=30sccm:15sccm)로 하였고, 타깃으로서는 In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하였다.
도 13은 out-of-plane법을 사용하여 각각의 IGZO막의 XRD 스펙트럼을 측정한 결과를 나타낸 것이다. 도 13에 있어서, 세로축은 X선 회절 강도(임의 단위)를 나타내고, 가로축은 회전각 2θ(deg.)를 나타낸다. 또한, XRD 스펙트럼 측정에는 Bruker AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하였다.
도 13에 도시된 바와 같이, 실온에서 형성한 IGZO막은 XRD 스펙트럼에서는 결정을 나타내는 피크가 확인되지 않았으며, 비정질 산화물 반도체막인 것이 확인되었다. 또한, 200℃, 300℃, 또는 400℃로 형성한 IGZO막은 도 13에 도시된 바와 같이, XRD 스펙트럼에 있어서 2θ=31° 근방에 결정에 기인한 피크가 확인되었고 결정성 산화물 반도체막인 것이 확인되었다.
다음에, IGZO막의 단면을 잘라 내고, 고분해능 투과 전자 현미경(히타치하이테크놀로지 제조 ‘H9000-NAR’: TEM)으로 가속 전압을 300kV로 하고, IGZO막의 단면 관찰을 행하였다.
시료로서, 석영 기판 위에 스퍼터링법으로 막 두께 100nm인 IGZO막을 형성하였다. 성막 조건으로서 기판 온도를 300℃로 하였고, 성막 분위기를 아르곤 및 산소(아르곤:산소=30sccm:15sccm)로 하였고, 타깃으로서는 In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하였다.
도 16a는 형성된 후에 가열 처리가 행해지지 않은 IGZO막의 단면 TEM상을 나타낸 것이고, 도 16b는 형성된 후 450℃로 가열 처리(질소 분위기하에서 1시간 동안, 그 후 산소 분위기하에서 1시간 동안)된 IGZO막의 단면 TEM상을 나타낸 것이고, 도 16c는 형성된 후 650℃로 가열 처리(질소 분위기하에서 1시간 동안, 그 후 산소 분위기하에서 1시간 동안)된 IGZO막의 단면 TEM상을 나타낸 것이다.
도 16a 내지 도 16c에 도시된 바와 같이, 표면에 대략 수직인 c축을 갖는 결정(CAAC)을 포함한 IGZO막이 확인되었다.
상술한 바와 같이, In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하여 비단결정의 IGZO막이 얻어지는 것이 확인되었다.
(실시예 2)
본 실시예에서는 In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하여 형성된 IGZO막을 갖는 트랜지스터를 제작하고 전기 특성 및 신뢰성 평가를 행하였다.
트랜지스터로서, 도 1a 내지 도 1e에 도시된 트랜지스터(440a)의 구조를 갖는 트랜지스터 1, 및 도 2a에 도시된 트랜지스터(440b)의 구조를 갖는 트랜지스터 2를 제작하였다. 트랜지스터 1 및 트랜지스터 2의 제작 방법은 이하와 같다.
스퍼터링법을 사용하여 유리 기판 위에 절연층으로서 막 두께 300nm인 산화 실리콘막을 형성하였다(성막 조건: 산소 분위기하, 압력 0.4Pa, 전원 전력 1.5kW, 유리 기판과 타깃 사이의 거리 60mm, 기판 온도 100℃).
산화 실리콘막 표면에 연마 처리를 행한 후, 산화물 반도체막으로서 In:Ga:Zn=3:1:2[원자수비]인 산화물 타깃을 사용하여 스퍼터링법으로 막 두께 20nm인 IGZO막을 형성하였다. 성막 조건으로서는, 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기하, 압력 0.4Pa, 전원 전력 1.5kW, 유리 기판과 타깃 사이의 거리 60mm, 기판 온도 200℃로 하였다.
다음에, 질소 분위기하에서 450℃로 1시간 동안 가열 처리를 행한 후, 산소 분위기하에서 450℃로 1시간 동안 가열 처리를 행하였다. IGZO막을 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여, 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 섬 형상으로 가공하였다.
스퍼터링법에 의하여 막 두께 50nm인 텅스텐막(성막 조건: 아르곤 분위기하, 압력 0.8Pa, 전원 전력 1kW)을 형성하고, ICP 에칭법에 의하여, 에칭(에칭 조건: 에칭 가스(CF4:Cl2:O2=25sccm:25sccm:10sccm), 전원 전력 500W, 바이어스 전력 150W, 압력 1.0Pa)하여 소스 전극층 및 드레인 전극층을 형성하였다.
다음에, CVD법에 의하여 산화 질화 실리콘막을 막 두께 30nm로 형성하고 게이트 절연막을 형성하였다.
스퍼터링법에 의하여, 막 두께 15nm인 질화 탄탈막(성막 조건: 아르곤 및 질소(Ar:N2=50sccm:10sccm) 분위기하, 압력 0.6Pa, 전원 전력 1kW), 및 막 두께 135nm인 텅스텐막(성막 조건: 아르곤 분위기하, 압력 2.0Pa, 전원 전력 4kW)의 적층을 형성하고, 에칭법에 의하여, 에칭(제 1 에칭 조건: 에칭 가스(Cl2:SF6:O2=33sccm:33sccm:10sccm), 전원 전력 2000W, 바이어스 전력 50W, 압력 0.67Pa) (제 2 에칭 조건: 에칭 가스(Cl2=100sccm), 전원 전력 2000W, 바이어스 전력 50W, 압력 0.67Pa)하여 게이트 전극층을 형성하였다.
트랜지스터 1에 대해서만, 게이트 전극층, 소스 전극층, 및 드레인 전극층을 마스크로 하여 이온 주입법으로 IGZO막으로 인(P) 이온을 주입하였다. 또한, 인(P) 이온의 주입 조건은 가속 전압 40kV로 하였고, 도즈량을 1.0×1015ions/cm2로 하였다.
절연막으로서, 게이트 전극층 위에 스퍼터링법에 의하여 산화 알루미늄막(성막 조건: 아르곤 및 산소(아르곤:산소=25sccm:25sccm) 분위기하, 압력 0.4Pa, 전원 전력 2.5kW, 유리 기판과 타깃 사이의 거리 60mm, 기판 온도 250℃)을 형성하고, CVD법에 의하여 산화 질화 실리콘막을 300nm 적층하였다.
다음에, 게이트 절연막 및 절연막에 IGZO막에 도달하는 개구를 형성하고, 상기 개구에, 스퍼터링법에 의하여 막 두께 50nm인 티타늄막(성막 조건: 아르곤(Ar=20sccm) 분위기하, 압력 0.1Pa, 전원 전력 12kW), 막 두께 100nm인 알루미늄막(성막 조건: 아르곤(Ar=50sccm) 분위기하, 압력 0.4Pa, 전원 전력 1kW), 막 두께 50nm인 티타늄막(성막 조건: 아르곤(Ar=20sccm) 분위기하, 압력 0.1Pa, 전원 전력 12kW)의 적층을 형성하고, 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 배선층을 형성하였다.
상술한 공정에 의하여 트랜지스터 1 및 트랜지스터 2를 제작하였다. 또한, 트랜지스터 1에서는 채널 길이(L)는 3.2μm로 하고, 채널 폭(W)은 10.1μm로 하고, 산화물 반도체막 위에서 소스 전극층, 드레인 전극층, 및 게이트 전극층 중 어느 것과도 중첩되지 않은 영역의 채널 길이 방향의 폭(Loff라고도 함)은 0.15μm로 하였다. 한편, 트랜지스터 2에서는 채널 길이(L)는 2.9μm로 하고, 채널 폭(W)은 10.1μm로 하고, 산화물 반도체막 위에서 소스 전극층 또는 드레인 전극층이 게이트 전극층과 중첩된 영역의 채널 길이 방향의 폭(Lov라고도 함)은 1.15μm로 하였다.
얻어진 트랜지스터 1 및 트랜지스터 2의 전기 특성을 평가하고, 또한 트랜지스터 1의 신뢰성을 평가하였다. 도 14는 트랜지스터 2의 드레인 전압(Vd)이 3V일 때, 및 0.1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성, 그리고 드레인 전압(Vd)이 0.1V일 때의 전계 효과 이동도를 나타낸 것이고, 도 15a 및 도 15b는 트랜지스터 1의 드레인 전압(Vd)이 3V일 때, 및 0.1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성, 그리고 드레인 전압(Vd)이 0.1V일 때의 전계 효과 이동도를 나타낸 것이다.
도 14 내지 도 15b에 도시된 바와 같이, 트랜지스터 1 및 트랜지스터 2는 높은 온 특성을 나타내었고, 전계 효과 이동도는 20cm2/Vs 부근이었으며, 트랜지스터 2에 관해서는 20cm2/Vs를 초과하는 전계 효과 이동도이었다.
트랜지스터의 신뢰성을 조사하기 위한 방법 중 하나로서, 바이어스-열 스트레스 시험(이하, GBT(Gate Bias Temperature) 시험이라고 부름)이 있다. GBT 시험은 가속 시험의 일종이며, 장기간에 걸쳐 사용함으로 인하여 생기는 트랜지스터의 특성 변화를 단시간으로 평가할 수 있다. 특히, GBT 시험 전후에 있어서의 트랜지스터의 임계 값 전압의 변화량은 신뢰성을 측정하기 위한 중요한 지표가 된다. GBT 시험 전후에 있어서, 임계값 전압의 변화량이 작을수록 신뢰성이 높다.
트랜지스터가 형성된 기판을 일정 온도로 유지하고, 트랜지스터의 소스와 드레인을 같은 전위로 하고, 게이트에는 소스 및 드레인과 다른 전위를 일정 시간 동안 준다. 기판의 온도는 시험 목적에 따라 적절히 설정하면 좋다. 또한, ‘+GBT 시험’에서는 게이트에 주는 전위가 소스 및 드레인의 전위(소스와 드레인은 같은 전위임)보다 높고, ‘-GBT 시험’에서는 게이트에 주는 전위가 소스 및 드레인의 전위(소스와 드레인은 같은 전위임)보다 낮다.
GBT 시험의 시험 강도는, 기판 온도, 게이트 절연층에 가해지는 전계 강도 및 전계 인가 시간에 의하여 결정될 수 있다. 게이트 절연층 중의 전계 강도는, 게이트와, 소스 및 드레인과의 사이의 전위차를 게이트 절연층의 두께로 나누어 결정된다.
본 실시예에서는 트랜지스터 1에 GBT 시험을 행하였다. 우선, +GBT 시험으로서, 기판 온도를 40℃로 하고, Vd를 3V로 하고, 트랜지스터 1의 Vg-Id 특성을 측정하였다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 6V를 인가하고 그 상태로 대기 분위기하에서 1시간 동안 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 40℃로 하고, Vd를 10V로 하고, 트랜지스터 1의 Vg-Id 측정을 행하였다. 도 15a는 +GBT 시험의 결과를 나타낸 것이다.
마찬가지로, -GBT 시험으로서, 우선, 기판 온도 40℃로 하고, Vd를 10V로 하고, 트랜지스터 1의 Vg-Id 특성을 측정하였다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm가 되도록 Vg에 -6V를 인가하고 그 상태로 대기 분위기하에서 1시간 동안 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 40℃로 하고, Vd를 10V로 하고, 트랜지스터 1의 Vg-Id 측정을 행하였다. 도 15b는 -GBT 시험의 결과를 나타낸 것이다.
또한, 도 15a 및 도 15b는 GBT 시험 전을 굵은 선, 시험 후를 가는 선으로 나타낸 것이다.
도 15a 및 도 15b에 도시된 바와 같이, 트랜지스터 1에 있어서 +GBT 시험 및 -GBT 시험으로 인한 임계값 전압의 변동은 거의 없었다. 따라서, 본 실시예의 트랜지스터는 GBT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높다는 것이 확인되었다.
또한, 트랜지스터 1과 같은 제작 공정에 의하여, 채널 길이(L)를 0.8μm로 하고, 채널 폭(W)을 1000μm로 하고, Loff를 0.3μm로 한 트랜지스터를 제작하고, 상기 트랜지스터의 오프 누설 전류(오프 전류)를 측정하였다. 측정은 125℃ 또는 85℃라는 조건하에서 행하였다. 도 17은 측정 결과를 나타낸 것이다.
도 17을 보면 알 수 있듯이, 본 실시예의 트랜지스터를 85℃에서 41.5시간 동안 동작시킨 경우의 오프 누설 전류는 0.5zA/μm이었으며, 매우 낮은 값을 취하였다.
상술한 바와 같이, 본 실시예의 트랜지스터는 오프 전류값이 매우 낮고, 신뢰성이 높은 트랜지스터인 것이 나타났다.
106: 소자 분리 절연층 108: 게이트 절연층
110: 게이트 전극 116: 채널 형성 영역
120: 불순물 영역 124: 금속 화합물 영역
128: 게이트 전극 130: 절연층
142a: 전극층 142b: 전극층
144: 산화물 반도체층 146: 게이트 절연막
148a: 게이트 전극 148b: 도전층
150: 절연층 152: 절연층
156: 배선 160: 트랜지스터
162: 트랜지스터 164: 용량 소자
185: 기판 250: 메모리 셀
251: 메모리 셀 어레이 251a: 메모리 셀 어레이
251b: 메모리 셀 어레이 253: 주변 회로
254: 용량 소자 400: 기판
401: 게이트 전극층 402: 게이트 절연막
403: 산화물 반도체층 404a: 저저항 영역
404b: 저저항 영역 405a: 소스 전극층
405b: 드레인 전극층 407: 절연막
408a: 산화물 반도체층 408b: 산화물 반도체층
409: 채널 형성 영역 412a: 측벽 절연층
412b: 측벽 절연층 414a: 저저항 영역
414b: 저저항 영역 415: 평탄화 절연막
417: 금속 원소를 포함한 막 421: 도펀트
436: 산화물 절연층 440a: 트랜지스터
440b: 트랜지스터 440c: 트랜지스터
440d: 트랜지스터 444: 산화물 반도체막
450: 트랜지스터 465a: 배선층
465b: 배선층 502: 전극
504: 전극 506: 전극
508: 용량선 509: 워드선
510: n채널형 트랜지스터 512: p채널형 트랜지스터
801: 트랜지스터 803: 트랜지스터
804: 트랜지스터 805: 트랜지스터
806: 트랜지스터 807: X 디코더
808: Y 디코더 811: 트랜지스터
812: 유지 용량 813: X 디코더
814: Y 디코더 901: RF 회로
902: 아날로그 베이스 밴드 회로 903: 디지털 베이스 밴드 회로
904: 배터리 905: 전원 회로
906: 애플리케이션 프로세서 907: CPU
908: DSP 909: 인터페이스
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키보드 919: 터치 센서
950: 메모리 회로 951: 메모리 컨트롤러
952: 메모리 953: 메모리
954: 스위치 955: 스위치
956: 디스플레이 컨트롤러 957: 디스플레이
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010: 디스플레이 컨트롤러

Claims (6)

  1. 반도체 장치에 있어서,
    제 1 채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
    제 2 채널 형성 영역에 산화물 반도체를 포함하는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 채널 형성 영역 위에 제 1 절연층이 제공되고,
    상기 제 1 절연층 위에 상기 제 1 트랜지스터의 제 1 게이트 전극이 제공되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극은 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 용량 소자의 하나의 전극에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 제 2 채널 형성 영역을 포함하는 반도체층의 상면과 접하고,
    상기 반도체층 위에 제 2 절연층이 제공되고,
    상기 제 2 절연층 위에 상기 제 2 트랜지스터의 제 2 게이트 전극이 제공되고,
    상기 제 2 트랜지스터의 상기 제 2 게이트 전극 위에 제 3 절연층이 제공되고,
    상기 제 3 절연층 위에 제 1 도전층이 제공되고,
    상기 제 1 도전층은 상기 용량 소자의 다른 전극으로서 기능하고,
    상기 제 3 절연층은 상기 제 1 도전층과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나 사이에 제공되고,
    상기 반도체층은 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 중첩하는 제 1 영역 및 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나와 중첩하지 않는 복수의 제 2 영역들을 포함하고,
    상기 제 1 영역의 도전율은 상기 복수의 제 2 영역들의 도전율과 상이하고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 제 1 트랜지스터의 상기 제 1 게이트 전극의 상면과 접하고,
    상면도에서, 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 제 1 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 1 도전층은 상기 제 1 방향과 다른 제 2 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 2 트랜지스터의 상기 제 2 게이트 전극은 상기 제 2 방향으로 연장되는, 반도체 장치.
  2. 반도체 장치에 있어서,
    제 1 채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
    제 2 채널 형성 영역에 산화물 반도체를 포함하는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 채널 형성 영역 위에 제 1 절연층이 제공되고,
    상기 제 1 절연층 위에 상기 제 1 트랜지스터의 제 1 게이트 전극이 제공되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극은 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 용량 소자의 하나의 전극에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 제 2 채널 형성 영역을 포함하는 반도체층의 상면과 접하고,
    상기 산화물 반도체는 인듐, 갈륨, 및 아연을 포함하고,
    상기 반도체층 위에 제 2 절연층이 제공되고,
    상기 제 2 절연층 위에 상기 제 2 트랜지스터의 제 2 게이트 전극이 제공되고,
    상기 제 2 트랜지스터의 상기 제 2 게이트 전극 위에 제 3 절연층이 제공되고,
    상기 제 3 절연층 위에 제 1 도전층이 제공되고,
    상기 제 1 도전층은 상기 용량 소자의 다른 전극으로서 기능하고,
    상기 제 3 절연층은 상기 제 1 도전층과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나 사이에 제공되고,
    상기 반도체층은 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 중첩하는 제 1 영역 및 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나와 중첩하지 않는 복수의 제 2 영역들을 포함하고,
    상기 반도체층의 상기 제 1 영역의 도전율은 상기 반도체층의 상기 복수의 제 2 영역들의 도전율보다 낮고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나로서 기능하는 제 1 영역과 상기 용량 소자의 상기 하나의 전극으로서 기능하는 제 2 영역을 포함하는 제 2 도전층은 상기 제 1 트랜지스터의 상기 제 1 게이트 전극의 상면과 접하고,
    상면도에서, 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 제 1 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 1 도전층은 상기 제 1 방향과 수직인 제 2 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 2 트랜지스터의 상기 제 2 게이트 전극은 상기 제 2 방향으로 연장되는, 반도체 장치.
  3. 반도체 장치에 있어서,
    제 1 채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
    제 2 채널 형성 영역에 산화물 반도체를 포함하는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 채널 형성 영역 위에 제 1 절연층이 제공되고,
    상기 제 1 절연층 위에 상기 제 1 트랜지스터의 제 1 게이트 전극이 제공되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극은 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 용량 소자의 하나의 전극에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 제 2 채널 형성 영역을 포함하는 반도체층의 상면과 접하고,
    상기 반도체층 위에 제 2 절연층이 제공되고,
    상기 제 2 절연층 위에 상기 제 2 트랜지스터의 제 2 게이트 전극이 제공되고,
    상기 제 2 트랜지스터의 상기 제 2 게이트 전극 위에 제 3 절연층이 제공되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극 위에 제 1 도전층이 제공되고,
    상기 제 3 절연층 위에 제 2 도전층이 제공되고,
    상기 제 1 도전층은 상기 용량 소자의 다른 전극으로서 기능하고,
    상기 반도체층은 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 중첩하는 제 1 영역 및 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나와 중첩하지 않는 복수의 제 2 영역들을 포함하고,
    상기 제 1 영역의 도전율은 상기 복수의 제 2 영역들의 도전율과 상이하고,
    상기 제 1 영역은 상기 복수의 제 2 영역들 사이에 제공되고,
    상면도에서, 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 제 1 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 1 도전층은 상기 제 1 방향과 다른 제 2 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 2 트랜지스터의 상기 제 2 게이트 전극은 상기 제 2 방향으로 연장되고,
    상기 제 2 도전층은 상기 제 1 트랜지스터의 상기 제 1 게이트 전극, 상기 제 2 트랜지스터의 상기 제 2 게이트 전극, 및 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나와 중첩되는, 반도체 장치.
  4. 반도체 장치에 있어서,
    제 1 채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
    제 2 채널 형성 영역에 산화물 반도체를 포함하는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 채널 형성 영역 위에 제 1 절연층이 제공되고,
    상기 제 1 절연층 위에 상기 제 1 트랜지스터의 제 1 게이트 전극이 제공되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극은 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 용량 소자의 하나의 전극에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 제 2 채널 형성 영역을 포함하는 반도체층의 상면과 접하고,
    상기 반도체층 위에 제 2 절연층이 제공되고,
    상기 제 2 절연층 위에 상기 제 2 트랜지스터의 제 2 게이트 전극이 제공되고,
    상기 제 2 트랜지스터의 상기 제 2 게이트 전극 위에 제 3 절연층이 제공되고,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극 위에 제 1 도전층이 제공되고,
    상기 제 3 절연층 위에 제 2 도전층이 제공되고,
    상기 제 1 도전층은 상기 용량 소자의 다른 전극으로서 기능하고,
    상기 반도체층은 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 중첩하는 제 1 영역 및 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나와 중첩하지 않는 복수의 제 2 영역들을 포함하고,
    상기 제 1 영역의 도전율은 상기 복수의 제 2 영역들의 도전율보다 낮고,
    상기 제 1 영역은 상기 복수의 제 2 영역들 사이에 제공되고,
    상면도에서, 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 제 1 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 1 도전층은 상기 제 1 방향과 수직인 제 2 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 2 트랜지스터의 상기 제 2 게이트 전극은 상기 제 2 방향으로 연장되는, 반도체 장치.
  5. 반도체 장치에 있어서,
    제 1 채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
    제 2 채널 형성 영역에 산화물 반도체를 포함하는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터의 제 1 게이트 전극과 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 용량 소자의 하나의 전극에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 제 2 채널 형성 영역을 포함하는 반도체층의 상면 및 상기 제 1 트랜지스터의 상기 제 1 게이트 전극의 상면과 접하고,
    상기 반도체층 위에 상기 제 2 트랜지스터의 제 2 게이트 전극이 제공되고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나 위에 제 1 도전층이 제공되고,
    상기 제 1 도전층은 상기 용량 소자의 다른 전극으로서 기능하고,
    상기 반도체층은 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 중첩하는 제 1 영역 및 상기 제 2 트랜지스터의 상기 제 2 게이트 전극과 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나와 중첩하지 않는 복수의 제 2 영역들을 포함하고,
    상기 제 1 영역의 도전율은 상기 복수의 제 2 영역들의 도전율과 상이하고,
    상면도에서, 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 제 1 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 1 도전층은 상기 제 1 방향과 다른 제 2 방향으로 연장되는 영역을 갖고,
    상기 상면도에서, 상기 제 2 트랜지스터의 상기 제 2 게이트 전극은 상기 제 2 방향으로 연장되는, 반도체 장치.
  6. 반도체 장치에 있어서,
    제 1 채널 형성 영역에 실리콘을 포함하는 제 1 트랜지스터;
    제 2 채널 형성 영역에 산화물 반도체를 포함하는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터의 제 1 게이트 전극과 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 용량 소자의 하나의 전극에 전기적으로 접속되고,
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