TWI539594B - 包括鎖存電路的半導體裝置 - Google Patents
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Description
本發明係關於一種鎖存電路。另外，本發明關於一種包括該鎖存電路的半導體裝置。此外，在本說明書中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。
鎖存電路是可以暫時保持特定的邏輯狀態(以下也稱為資料)的電路，並在各種半導體裝置內被利用。例如，當對設置在半導體裝置內的儲存電路進行資料的寫入或資料的讀出時，作為暫時保持該資料的電路被利用。
上述鎖存電路可以使用邏輯門來構成。例如，已知：圖26A所示的SR鎖存電路；圖26C所示的/SR鎖存電路；圖26E所示的JK鎖存電路；圖26G所示的門控SR鎖存電路(gated SR latch circuit)；以及圖26I所示的D鎖存電路等。另外，圖26B是示出圖26A所示的SR鎖存電路的真值表的圖，圖26D是示出圖26C所示的/SR鎖存電路的真值表的圖，圖26F是示出圖26E所示的JK鎖存電路的真值表的圖，圖26H是示出圖26G所示的門控SR鎖存電路的真值表的圖，圖26J是示出圖26I所示的D鎖存電路的真值表的圖。
在由圖26A至圖26J所示那樣的邏輯門構成的鎖存電路中，如果電源供給停止，就所保持的資料消失。另外，為了構成該鎖存電路，需要多個半導體元件(電晶體等)。
另一方面，也可以使用非揮發性鐵電元件(ferroelectric element)來構成鎖存電路(參照專利文獻1)。此時，即使電源供給停止也可以在該鐵電元件中保持資料。但是，在該鐵電元件中，由重寫次數的增大導致的資料保持特性的劣化容易明顯化。
[專利文獻1]日本專利申請公開第2004-212477號公報
鑒於上述問題，本發明的一個方式的目的是提供一種新的鎖存電路。明確而言，本發明的一個方式的目的之一是提供一種即使電源供給停止也可以保持資料的鎖存電路。另外，本發明的一個方式的目的之一是提供一種與現有的鎖存電路相比減少半導體元件數量的鎖存電路。此外，本發明的一個方式的目的之一是提供一種抑制資料保持特性的劣化的鎖存電路。另外，本發明的一個方式的目的是實現上述目的中的至少一個。
本發明的一個方式的要旨是利用使用氧化物半導體形成通道區的電晶體來構成鎖存電路。另外，該氧化物半導體的能隙寬於矽的能隙，且其本質載子密度低於矽的本質載子密度。藉由由這種氧化物半導體形成電晶體的通道區，可以實現截止電流(洩漏電流)極低的電晶體。
具體地，本發明的一個方式是圖1所示的鎖存電路。圖1所示的鎖存電路包括：使用氧化物半導體(OS)形成通道區的電晶體10。在與輸出端子(Q端子)及電晶體10的源極和汲極中的一方電連接，並藉由電晶體10成為截止狀態而成為浮動狀態的節點11中保持資料。
並且，該氧化物半導體較佳為可能成為電子給體(施體)的水分或氫等雜質濃度降低的i型(本質)半導體或無限趨近於i型的氧化物半導體(purified OS)。由此，可以進一步降低使用氧化物半導體形成通道區的電晶體的截止電流(洩漏電流)。明確地說，使用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectroscopy)測量的該氧化物半導體的氫濃度值為5×1019(atoms/cm3)以下，較佳為5×1018(atoms/cm3)以下，更佳為5×1017(atoms/cm3)以下。另外，可以藉由霍爾效應測量進行測量的該氧化物半導體膜的載子密度低於1×1014/cm3、較佳低於1×1012/cm3，更佳低於1×1011/cm3。此外，氧化物半導體的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。
另外，因為對於氧化物半導體來說鹼金屬及鹼土金屬是惡性的雜質，所以較佳氧化物半導體所含有的鹼金屬及鹼土金屬量少。尤其是，鹼金屬中的鈉(Na)當與氧化物半導體接觸的絕緣層是氧化物時，擴散到氧化物中而成為Na+。另外，在氧化物半導體內，Na斷裂金屬與氧的鍵或者擠進鍵之中。其結果是，導致電晶體特性的劣化(例如，常開啟化(閾值向負一側偏移)、遷移率的降低等)。並且，還成為特性偏差的原因。特別在氧化物半導體中的氫濃度充分低時，這些問題變得明顯。由此，當氧化物半導體中的氫濃度是5×1019(atoms/cm3)以下，尤其是5×1018(atoms/cm3)以下時，強烈被要求降低鹼金屬的濃度。具體地，在該氧化物半導體中，利用二次離子質譜分析法獲得的鈉(Na)、鋰(Li)及鉀(K)的濃度的最低值被要求如下值，即鈉(Na)的濃度為5×1016(atoms/cm3)以下，較佳為1×1016(atoms/cm3)以下，更佳為1×1015(atoms/cm3)以下，鋰(Li)的濃度為5×1015(atoms/cm3)以下，較佳為1×1015(atoms/cm3)以下，鉀(K)的濃度為5×1015(atoms/cm3)以下，較佳為1×1015(atoms/cm3)以下。
在此，說明使用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)進行的氫濃度的分析。已知的是：在SIMS分析中，其原理上，難以獲得樣品表面附近或材質不同的膜的疊層介面附近的準確資料。因此，當使用SIMS分析膜中的厚度方向上的氫濃度分佈時，作為氫濃度採用在對象的膜所存在的範圍中沒有值的極端變動且可以獲得大致一定的值的區域中的平均值。另外，當測定物件的膜的厚度小時，有時因受到相鄰的膜內的氫濃度的影響而找不到可以獲得大致一定的值的區域。此時，作為該膜中的氫濃度採用該膜所存在的區域中的氫濃度的最大值或最小值。再者，當在存在有該膜的區域中不存在具有最大值的山形峰值、具有最小值的穀形峰值時，將拐點的值看作氫濃度。
另外，作為氧化物半導體，可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；以及In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。另外，在本說明書中，例如In-Sn-Ga-Zn-O類氧化物半導體是指具有銦(In)、錫(Sn)、鎵(Ga)、鋅(Zn)的金屬氧化物，而對其組成比沒有特別的限制。另外，上述氧化物半導體也可以包含矽。
另外，在本說明書中，例如可以以化學式InMO3(ZnO)m(m>0)表示氧化物半導體。在此，M是指選自Ga、Al、Mn及Co中的一種或多種金屬元素。
本發明的一個方式的鎖存電路在與使用氧化物半導體形成通道區的電晶體的源極和汲極中的一方電連接，並藉由該電晶體成為截止狀態而成為浮動狀態的節點中保持資料。另外，該電晶體的截止電流(洩漏電流)的值極低。因此，藉由在將該節點的電位設定為特定的值之後使該電晶體成為截止狀態，可以將該電位維持為恆定或大致恆定。由此，可以在該鎖存電路中保持準確的資料。另外，即使對該鎖存電路停止電源供給，也該電晶體維持截止狀態。因此，該鎖存電路在停止電源供給的狀態下也可以保持資料。
另外，本發明的一個方式的鎖存電路利用使用氧化物半導體形成通道區的電晶體來保持資料。因此，與組合邏輯門來構成的鎖存電路相比，可以減少電晶體的數量。
另外，本發明的一個方式的鎖存電路不使用鐵電元件來構成。因此，可以抑制資料保持特性的劣化。
下面，參照圖式詳細說明本發明的實施方式。但是，本發明不侷限、於在下文中所說明的內容，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
首先，示出對使用氧化物半導體形成通道區的電晶體的截止電流(洩漏電流)進行測量的結果。
首先，參照圖2A至圖2H說明用於上述測量的電晶體的製造方法。
首先，藉由CVD法在玻璃基板50上形成由100nm厚的氮化矽層及150nm厚的氧氮化矽層的疊層構成的基底層51(參照圖2A)。
接著，藉由濺射法在該基底層51上形成100nm厚的鎢層。再者，藉由光刻法選擇性地蝕刻該鎢層來形成閘極層52(參照圖2B)。
接著，藉由CVD法在基底層51及閘極層52上形成由100nm厚的氧氮化矽層構成的閘極絕緣層53(參照圖2C)。
接著，藉由濺射法在閘極絕緣層53上形成25nm厚的氧化物半導體層。另外，使用In2O3：Ga2O3：ZnO=1：1：2〔莫耳〕的金屬氧化物靶材形成該氧化物半導體層。此外，在如下條件下形成該氧化物半導體層：基板溫度為200℃、處理室內壓為0.6Pa、直流電源為5kW、氧與氬的混合氣圍(氧流量為50sccm，氬流量為50sccm)。再者，藉由光刻法選擇性地蝕刻該氧化物半導體層來形成氧化物半導體層54(參照圖2D)。
接著，在氮與氧的混合氣圍(氮80%，氧20%)下，以450℃進行1小時的熱處理。
接著，藉由光刻法選擇性地蝕刻閘極絕緣層53(未圖示)。另外，該蝕刻製程是形成用來將閘極層52與後面形成的導電層連接的接觸孔的製程。
接著，藉由濺射法在閘極絕緣層53及氧化物半導體層54上形成100nm厚的鈦層、200nm厚的鋁層以及100nm厚的鈦層的疊層。再者，藉由利用光刻法選擇性地蝕刻該疊層來形成源極層55a及汲極層55b(參照圖2E)。
接著，在氮氣圍下以300℃進行1小時的熱處理。
接著，在閘極絕緣層53、氧化物半導體層54、源極層55a以及汲極層55b上形成300nm厚的由氧化矽層形成的保護絕緣層56。再者，藉由光刻法選擇性地蝕刻保護絕緣層56(參照圖2F)。另外，該蝕刻製程是形成用來使閘極層、源極層以及汲極層與後面形成的導電層連接的接觸孔的製程。
接著，在保護絕緣層56上塗布1.5μm厚的丙烯酸層，並且對該丙烯酸層進行選擇性的曝光，來形成平坦化絕緣層57(參照圖2G)。再者，藉由在氮氣圍下以250℃進行1小時的熱處理，使由丙烯酸層形成的平坦化絕緣層57焙燒固化。
接著，藉由濺射法在平坦化絕緣層57上形成200nm厚的鈦層。再者，藉由利用光刻法選擇性地蝕刻該鈦層，形成連接於閘極層52的導電層(未圖示)、連接於源極層55a的導電層58a以及連接於汲極層55b的導電層58b(參照圖2H)。
接著，在氮氣圍下以250℃進行1小時的熱處理。
藉由上述製程製造用於上述測量的電晶體。
再者，以下說明利用用於上述測量的特性評價電路算出截止電流值的方法。
使用圖3A至圖3C說明使用特性評價電路進行的電流測量。圖3A至圖3C為用來說明特性評價電路的圖。
首先，使用圖3A說明特性評價電路的電路結構。圖3A為示出特性評價電路的電路結構的電路圖。
圖3A所示的特性評價電路具備多個測量系統801。多個測量系統801彼此並聯連接。在此採用八個測量系統801並聯連接的結構。藉由使用多個測量系統801，能夠同時進行多個測量。
測量系統801包括電晶體811、電晶體812、電容元件813、電晶體814以及電晶體815。
電晶體811、電晶體812、電晶體814以及電晶體815為N通道型場效應電晶體。
電壓V1輸入到電晶體811的源極及汲極中的一方，並且電壓Vext_a輸入到電晶體811的閘極。電晶體811為用來注入電荷的電晶體。
電晶體812的源極及汲極中的一方連接於電晶體811的源極及汲極中的另一方，電壓V2輸入到電晶體812的源極及汲極中的另一方，並且電壓Vext_b輸入到電晶體812的閘極。電晶體812為用來評價洩漏電流的電晶體。另外，這裏的洩漏電流是指包括電晶體的截止電流的洩漏電流。
電容元件813中的一方電極連接於電晶體811的源極及汲極中的另一方，並且電壓V2輸入到電容元件813中的另一方電極。另外，這裏，電壓V2為0V。
電壓V3輸入到電晶體814的源極及汲極中的一方，並且電晶體814的閘極連接於電晶體811的源極及汲極中的另一方。另外，也將電晶體814的閘極、電晶體811的源極及汲極中的另一方、電晶體812的源極及汲極中的一方、以及電容元件813中的一方電極連接的部分稱為節點A。另外，這裏，電壓V3為5V。
電晶體815的源極及汲極中的一方連接於電晶體814的源極及汲極中的另一方，電壓V4輸入到電晶體815的源極及汲極中的另一方，並且電壓Vext_c輸入到電晶體815的閘極。另外，這裏，電壓Vext_c為0.5V。
再者，在測量系統801中，作為輸出電壓Vout輸出電晶體814的源極及汲極中的另一方與電晶體815的源極及汲極中的一方連接的部分的電壓。
這裏，作為電晶體811，採用藉由使用圖2A至圖2H說明的製造方法形成的通道長度L為10μm且通道寬度W為10μm的電晶體。
此外，作為電晶體814及電晶體815，採用藉由使用圖2A至圖2H說明的製造方法形成的通道長度L為3μm且通道寬度W為100μm的電晶體。
另外，至少電晶體812具有如圖3B所示那樣的閘極層52與源極層55a以及閘極層52與汲極層55b不重疊的寬度為1μm的偏置區。藉由設置該偏置區，能夠降低寄生電容。再者，作為電晶體812，採用通道長度L及通道寬度W不同的六個電晶體的樣品(也稱為SMP)(參照圖表1)。
如圖3A所示，藉由分別設置用來注入電荷的電晶體和用來評價洩漏電流的電晶體，能夠在注入電荷時一直使用來評價洩漏電流的電晶體處於截止狀態。
此外，藉由分別設置用來注入電荷的電晶體和用來評價洩漏電流的電晶體，能夠適當地設定各電晶體的尺寸。此外，藉由將用來評價洩漏電流的電晶體的通道寬度W設定為大於用來注入電荷的電晶體的通道寬度W，能夠將用來評價洩漏電流的電晶體的洩漏電流以外的特性評價電路的洩漏電流成分抑制為相對小。其結果，能夠以高準確度測量用來評價洩漏電流的電晶體的洩漏電流。與此同時，因為不需要在注入電荷時使用來評價洩漏電流的電晶體一度成為導通狀態，所以也沒有由於通道區的電荷的一部分流到節點A而導致的節點A的電壓變動的影響。
接著，使用圖3C說明圖3A所示的特性評價電路的洩漏電流測量方法。圖3C為用來說明使用圖3A所示的特性評價電路的洩漏電流測量方法的時序圖。
使用圖3A所示的特性評價電路的洩漏電流測量方法被劃分為寫入期間及保持期間。以下說明各期間中的工作。
在寫入期間，作為電壓Vext_b輸入使電晶體812成為截止狀態的電壓VL(-3V)。此外，在作為電壓V1輸入寫入電壓Vw之後，作為電壓Vext_a輸入使電晶體811在一定期間成為導通狀態的電壓VH(5V)。由此，在節點A中蓄積電荷，從而節點A的電壓成為與寫入電壓Vw相等的值。然後，作為電壓Vext_a輸入使電晶體811成為截止狀態的電壓VL。然後，作為電壓V1輸入電壓VSS(0V)。
此外，在保持期間中，對由節點A所保持的電荷量的變化引起的節點A的電壓的變化量進行測量。根據電壓的變化量，能夠算出流在電晶體812的源極與汲極之間的電流值。藉由上述方法，能夠在節點A中蓄積電荷並且能夠測量節點A的電壓變化量。
此時，反復在節點A中蓄積電荷並且測量節點A的電壓變化量(也稱為蓄積及測量工作)。首先，反復進行15次第一蓄積及測量工作。在第一蓄積及測量工作中，在寫入期間中，作為寫入電壓Vw輸入5V的電壓，並且在保持期間中進行1小時的保持。接著，反復進行2次第二蓄積及測量工作。在第二蓄積及測量工作中，在寫入期間中，作為寫入電壓Vw輸入3.5V的電壓，並且在保持期間中進行50小時的保持。接著，進行1次第三蓄積及測量工作。在第三蓄積及測量工作中，在寫入期間中，作為寫入電壓Vw輸入4.5V的電壓，並且在保持期間中進行10小時的保持。藉由反復進行蓄積及測量工作，能夠確認到所測量的電流值為定態下的值。換言之，能夠去除流過節點A的電流IA中的瞬變電流(在開始測量後隨時間經過而減少的電流成分)。其結果，能夠以更高準確度測量洩漏電流。
一般來說，節點A的電壓VA作為輸出電壓Vout的函數由算式(1)表示。
此外，節點A的電荷QA使用節點A的電壓VA、連接於節點A的電容CA以及常數(const)由算式(2)表示。在此，連接於節點A的電容CA為電容元件813的電容與電容元件813以外的電容成分的總和。
由於節點A的電流IA為流向節點A的電荷(或從節點A流出的電荷)的時空分異，所以節點A的電流IA由算式(3)表示。
另外，這裏，Δt大約為54000sec。像這樣，能夠利用連接於節點A的電容CA及輸出電壓Vout算出作為洩漏電流的節點A的電流IA，從而能夠算出特性評價電路的洩漏電流。
接著，使用圖4A和圖4B說明藉由使用上述特性評價電路的測量方法測量輸出電壓的結果以及根據該測量結果算出的特性評價電路的洩漏電流值。
圖4A示出SMP4、SMP5、SMP6的電晶體的有關上述測量(第一蓄積及測量工作)的經過時間Time與輸出電壓Vout之間的關係，並且圖4B示出有關上述測量的經過時間Time與藉由該測量算出的電流IA之間的關係。可知的是，在開始測量後，輸出電壓Vout有變動，並且需要10小時以上才能進入穩定狀態。
此外，圖5示出根據藉由上述測量算出的值估計的SMP1至SMP6中的節點A的電壓與洩漏電流之間的關係。在圖5中，例如，在SMP4中，在節點A的電壓為3.0V時，洩漏電流(在此，單位通道寬度(1μm)的值)為28yA/μm。因為電晶體812的截止電流也包括在洩漏電流中，所以可以認為電晶體812的截止電流也是28 yA/μm以下。
此外，圖6至圖8示出在85℃、125℃、150℃下根據上述測量估計的SMP1至SMP6中的節點A的電壓與洩漏電流之間的關係。如圖6至圖8所示，即使在150℃下，洩漏電流也是100zA/μm以下。
如上所述，在採用使用氧化物半導體形成通道區的電晶體的特性評價電路中，洩漏電流足夠小。由此可知，該電晶體的截止電流足夠小。此外，即使在溫度上升的情況下，該電晶體的截止電流也足夠小。
本說明書所公開的鎖存電路在與使用氧化物半導體形成通道區的電晶體的源極和汲極中的一方電連接，並藉由該電晶體成為截止狀態而成為浮動狀態的節點中保持資料。因此，藉由在將該節點的電位設定為特定的值之後使該電晶體成為截止狀態，可以將該電位維持為恆定或大致恆定。由此，可以在該鎖存電路中保持準確的資料。另外，即使對該鎖存電路停止電源供給，也該電晶體維持截止狀態。因此，該鎖存電路在停止電源供給的狀態下也可以保持資料。另外，該鎖存電路不使用鐵電元件來構成。因此，可以抑制資料保持特性的劣化。
參照圖9A至圖25B對上述儲存電路的具體例子進行說明。
圖9A是示出SR鎖存電路的具體例子的電路圖。圖9A所示的SR鎖存電路包括：其輸入端子與Reset端子(圖9A所示的SR鎖存電路的第一輸入端子，以下也稱為R端子)電連接的反相器20；其閘極與R端子電連接，其源極和汲極中的一方與Set端子(圖9A所示的SR鎖存電路的第二輸入端子，以下也稱為S端子)電連接，且其源極和汲極中的另一方與Q端子(圖9A所示的SR鎖存電路的輸出端子)電連接的電晶體21；以及其閘極與S端子電連接，其源極和汲極中的一方與反相器20的輸出端子電連接，且其源極和汲極中的另一方與Q端子電連接的電晶體22。另外，電晶體21、22是使用氧化物半導體(OS)形成通道區的電晶體。此外，該鎖存電路是在電晶體21的源極和汲極中的另一方、電晶體22的源極和汲極中的另一方以及Q端子電連接的節點中保持資料的鎖存電路。另外，圖9B是示出SR鎖存電路的真值表的圖。
在此，示出對圖9A所示的電路是否能夠工作作為SR鎖存電路進行評價的結果。另外，在該計算中，對將Vg-Id特性不同的三種電晶體的每一個應用於電晶體21、22時的Q端子的輸出信號進行計算。圖10是示出該Vg-Id特性不同的三種電晶體的Vg-Id特性的圖。在此，具有三種Vg-Id特性的電晶體的每一個是假設具有如下條件的電晶體，即使用閾值電壓為0.6V的氧化物半導體形成通道區的電晶體(OS_Vth=0.6V)、使用閾值電壓為1.6V的氧化物半導體形成通道區的電晶體(OS_Vth=1.6V)或使用矽形成通道區的電晶體(Si)。
圖11A是示出在特定期間中輸入到S端子及R端子的電位的圖。注意，在圖11A中，電壓5V相當於邏輯“1”，電壓0V相當於邏輯“0”。圖11B是示出該特定期間中的Q端子的輸出電位的圖。另外，在圖11B中，示出將上述三種電晶體的每一個應用於電晶體21、22時的Q端子的輸出電位。
如圖11B所示，可以確認到：當假設使用氧化物半導體形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，根據圖9B所示的SR鎖存電路的真值表，圖9A所示的電路工作。另一方面，確認到：當假設使用矽形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，很難保持邏輯“0”。具體地，確認到：在圖11B所示的2×10-4s至3×10-4s及6×10-4s至7×10-4s的期間中，不能保持0V附近的電位。
如上所述，可以確認到：當將如上述使用氧化物半導體形成通道區的電晶體那樣的截止電流的值極低的電晶體應用於電晶體21、22時，圖9A所示的電路可以用作SR鎖存電路。
另外，圖9A所示的電路可以實現採用與圖26A所示的SR鎖存電路相比電晶體的數量減少的電路結構的SR鎖存電路。
圖12A是示出與圖9A不同的SR鎖存電路的具體例子的電路圖。圖12A所示的SR鎖存電路包括：其第一輸入端子與R端子(圖12A所示的SR鎖存電路的第一輸入端子)電連接，且其第二輸入端子與S端子(圖12A所示的SR鎖存電路的第二輸入端子)電連接的OR門30；以及其閘極與OR門30的輸出端子電連接，其源極和汲極中的一方與S端子電連接，且其源極和汲極中的另一方與Q端子(圖12A所示的SR鎖存電路的輸出端子)電連接的電晶體31。另外，電晶體31是使用氧化物半導體(OS)形成通道區的電晶體。此外，該鎖存電路是在電晶體31的源極和汲極中的另一方以及Q端子電連接的節點中保持資料的鎖存電路。另外，圖12B是示出SR鎖存電路的真值表的圖。
在此，示出對圖12A所示的電路是否能夠工作作為SR鎖存電路進行評價的結果。另外，在該計算中，對將圖10所示的Vg-Id特性不同的三種電晶體的每一個應用於電晶體31時的Q端子的輸出信號進行計算。對該三種電晶體已經進行了說明，從而在此援用上述說明。
圖13A是示出在特定期間中輸入到S端子及R端子的電位的圖。注意，在圖13A中，電壓5V相當於邏輯“1”，電壓0V相當於邏輯“0”。圖13B是示出該特定期間中的Q端子的輸出電位的圖。另外，在圖13B中，示出將上述三種電晶體的每一個應用於電晶體31時的Q端子的輸出電位。
如圖13B所示，在所有情況下，觀察到當保持邏輯“1”時(4×10-4s或8×10-4s)Q端子的輸出電位大幅度地降低。就是說，可知在所有情況下難以保持邏輯“1”。但是，當假設閾值電壓為1.6V的使用氧化物半導體形成通道區的電晶體時，在應用示出其Vg-Id特性的電晶體的情況下，在邏輯“1”的保持期間中也Q端子的輸出電位維持1V左右。因此，確認到：藉由將邏輯“0”及邏輯“1”的判別閾值設定為0.5V左右，並且將使用氧化物半導體形成通道區的電晶體應用於電晶體31，圖12A所示的電路是有可能用作SR鎖存電路的電路。
如上所述，可以確認到：當將如上述使用氧化物半導體形成通道區的電晶體那樣的截止電流的值極低的電晶體應用於電晶體31時，圖12A所示的電路是可能成為SR鎖存電路的電路。
另外，圖12A所示的電路是具有實現採用與圖26A所示的SR鎖存電路相比電晶體的數量減少的電路結構的SR鎖存電路的可能性的電路。
圖14A是示出/SR鎖存電路的具體例子的電路圖。圖14A所示的/SR鎖存電路包括：其輸入端子與/S端子(圖14A所示的/SR鎖存電路的第一輸入端子)電連接的反相器40；其輸入端子與/R端子(圖14A所示的/SR鎖存電路的第二輸入端子)電連接的反相器41；其閘極與反相器40的輸出端子電連接，源極和汲極中的一方與/R端子電連接，且源極和汲極中的另一方與Q端子(圖14A所示的/SR鎖存電路的輸出端子)電連接的電晶體42；以及其閘極與反相器41的輸出端子電連接，其源極和汲極中的一方與反相器40的輸出端子和電晶體42的閘極電連接，且其源極和汲極中的另一方與Q端子電連接的電晶體43。另外，電晶體42、43是使用氧化物半導體(OS)形成通道區的電晶體。此外，該鎖存電路是在電晶體42的源極和汲極中的另一方、電晶體43的源極和汲極中的另一方以及Q端子電連接的節點中保持資料的鎖存電路。另外，圖14B是示出/SR鎖存電路的真值表的圖。
在此，示出對圖14A所示的電路是否能夠工作作為/SR鎖存電路進行評價的結果。另外，在該計算中，對將圖10所示的Vg-Id特性不同的三種電晶體的每一個應用於電晶體42、43時的Q端子的輸出信號進行計算。對該三種電晶體已經進行了說明，從而在此援用上述說明。
圖15A是示出在特定期間中輸入到/S端子及/R端子的電位的圖。注意，在圖15A中，電壓5V相當於邏輯“1”，電壓0V相當於邏輯“0”。圖15B是示出該特定期間中的Q端子的輸出電位的圖。另外，在圖15B中，示出將上述三種電晶體的每一個應用於電晶體42、43時的Q端子的輸出電位。
如圖15B所示，可以確認到：當假設使用氧化物半導體形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，根據圖14B所示的/SR鎖存電路的真值表，圖14A所示的電路工作。另一方面，確認到：當假設使用矽形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，很難保持邏輯“0”。具體地，確認到：在圖15B所示的4×10-4s至5×10-4s及8×10-4s至9×10-4s的期間中，不能保持0V附近的電位。
如上所述，可以確認到：當將如上述使用氧化物半導體形成通道區的電晶體那樣的截止電流的值極低的電晶體應用於電晶體42、43時，圖14A所示的電路可以用作/SR鎖存電路。
另外，圖14A所示的電路可以實現採用與圖26C所示的/SR鎖存電路相比電晶體的數量減少的電路結構的/SR鎖存電路。
圖16A是示出/SR鎖存電路的具體例子的電路圖。圖16A所示的/SR鎖存電路包括：其第一輸入端子與/S端子(圖16A所示的/SR鎖存電路的第一輸入端子)電連接，且其第二輸入端子與/R端子(圖16A所示的/SR鎖存電路的第二輸入端子)電連接的NAND門60；以及其閘極與NAND門60的輸出端子電連接，其源極和汲極中的一方與/R端子電連接，且其源極和汲極中的另一方與Q端子(圖16A所示的/SR鎖存電路的輸出端子)電連接的電晶體61。另外，電晶體61是使用氧化物半導體(OS)形成通道區的電晶體。此外，該鎖存電路是在電晶體61的源極和汲極中的另一方以及Q端子電連接的節點中保持資料的鎖存電路。另外，圖16B是示出/SR鎖存電路的真值表的圖。
在此，示出對圖16A所示的電路是否能夠工作作為/SR鎖存電路進行評價的結果。另外，在該計算中，對將圖10所示的Vg-Id特性不同的三種電晶體的每一個應用於電晶體61時的Q端子的輸出信號進行計算。對該三種電晶體已經進行了說明，從而在此援用上述說明。
圖17A是示出在特定期間中輸入到/S端子及/R端子的電位的圖。注意，在圖17A中，電壓5V相當於邏輯“1”，電壓0V相當於邏輯“0”。圖17B是示出該特定期間中的Q端子的輸出電位的圖。另外，在圖17B中，示出將上述三種電晶體的每一個應用於電晶體61時的Q端子的輸出電位。
如圖17B所示，可以確認到：當假設使用氧化物半導體形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，藉由將邏輯“0”及邏輯“1”的判別閾值設定為2V左右，根據圖16B所示的/SR鎖存電路的真值表，圖16A所示的電路工作。另一方面，確認到：當假設使用矽形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，很難保持邏輯“0”。具體地，確認到：在圖17B所示的4×10-4s至5×10-4s及8×10-4s至9×10-4s的期間中，不能保持相當於邏輯“0”的電位。
如上所述，可以確認到：當將如上述使用氧化物半導體形成通道區的電晶體那樣的截止電流的值極低的電晶體應用於電晶體61時，圖16A所示的電路可以用作/SR鎖存電路。
另外，圖16A所示的電路可以實現採用與圖26C所示的/SR鎖存電路相比電晶體的數量減少的電路結構的/SR鎖存電路。
圖18A是示出JK鎖存電路的具體例子的電路圖。圖18A所示的JK鎖存電路包括：其第一輸入端子與CK端子(圖18A所示的JK鎖存電路的第一輸入端子)電連接，且其第二輸入端子與J端子(圖18A所示的JK鎖存電路的第二輸入端子)電連接的NAND門70；其第一輸入端子與CK端子電連接，其第二輸入端子與K端子(圖18A所示的JK鎖存電路的第三輸入端子)電連接，且其第三輸入端子與Q端子(圖18A所示的JK鎖存電路的輸出端子)電連接的NAND門71；其輸入端子與NAND門70的輸出端子電連接的反相器72；其輸入端子與NAND門71的輸出端子電連接的反相器73；其閘極與反相器72的輸出端子電連接，其源極和汲極中的一方與NAND門71的輸出端子電連接，且其源極和汲極中的另一方與Q端子電連接的電晶體74；其閘極與反相器73的輸出端子電連接，其源極和汲極中的一方與反相器72的輸出端子電連接，且其源極和汲極中的另一方與Q端子電連接的電晶體75；以及其輸入端子與Q端子電連接，其輸出端子與NAND門70的第三輸入端子電連接的反相器76。另外，電晶體74、75是使用氧化物半導體(OS)形成通道區的電晶體。此外，該鎖存電路是在電晶體74的源極和汲極中的另一方、電晶體75的源極和汲極中的另一方以及Q端子電連接的節點中保持資料的鎖存電路。另外，圖18B是示出JK鎖存電路的真值表的圖。
在此，示出對圖18A所示的電路是否能夠工作作為JK鎖存電路進行評價的結果。另外，在該計算中，對將圖10所示的Vg-Id特性不同的三種電晶體的每一個應用於電晶體74、75時的Q端子的輸出信號進行計算。對該三種電晶體已經進行了說明，從而在此援用上述說明。
圖19A是示出在特定期間中輸入到J端子、K端子及CK端子的電位的圖。注意，在圖19A中，電壓5V相當於邏輯“1”，電壓0V相當於邏輯“0”。圖19B是示出該特定期間中的Q端子的輸出電位的圖。另外，在圖19B中，示出將上述三種電晶體的每一個應用於電晶體74、75時的Q端子的輸出電位。
如圖19B所示，可以確認到：當假設使用氧化物半導體形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，藉由將邏輯“0”及邏輯“1”的判別閾值設定為2V左右，根據圖18B所示的JK鎖存電路的真值表，圖18A所示的電路工作。另一方面，確認到：當假設使用矽形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，很難保持邏輯“0”。具體地，確認到：在圖19B所示的4×10-4s至5×10-4s的期間中，不能保持相當於邏輯“0”的電位。
如上所述，可以確認到：當將如上述使用氧化物半導體形成通道區的電晶體那樣的截止電流的值極低的電晶體應用於電晶體74、75時，圖18A所示的電路可以用作JK鎖存電路。
圖20A是示出門控SR鎖存電路的具體例子的電路圖。圖20A所示的門控SR鎖存電路包括：其第一輸入端子與E端子(圖20A所示的門控SR鎖存電路的第一輸入端子)電連接，且其第二輸入端子與R端子(圖20A所示的門控SR鎖存電路的第二輸入端子)電連接的NAND門80；其第一輸入端子與E端子電連接，且其第二輸入端子與S端子(圖20A所示的門控SR鎖存電路的第三輸入端子)電連接的NAND門81；其輸入端子與NAND門80的輸出端子電連接的反相器82；其輸入端子與NAND門81的輸出端子電連接的反相器83；其閘極與反相器82的輸出端子電連接，其源極和汲極中的一方與反相器83的輸出端子電連接，且其源極和汲極中的另一方與Q端子電連接的電晶體84；以及其閘極與反相器83的輸出端子電連接，其源極和汲極中的一方與NAND門80的輸出端子電連接，且其源極和汲極中的另一方與Q端子電連接的電晶體85。另外，電晶體84、85是使用氧化物半導體(OS)形成通道區的電晶體。此外，該鎖存電路是在電晶體84的源極和汲極中的另一方、電晶體85的源極和汲極中的另一方以及Q端子電連接的節點中保持資料的鎖存電路。另外，圖20B是示出門控SR鎖存電路的真值表的圖。
在此，示出對圖20A所示的電路是否能夠工作作為門控SR鎖存電路進行評價的結果。另外，在該計算中，對將圖10所示的Vg-Id特性不同的三種電晶體的每一個應用於電晶體84、85時的Q端子的輸出信號進行計算。對該三種電晶體已經進行了說明，從而在此援用上述說明。
圖21A是示出在特定期間中輸入到S端子、R端子及E端子的電位的圖。注意，在圖21A中，電壓5V相當於邏輯“1”，電壓0V相當於邏輯“0”。圖21B是示出該特定期間中的Q端子的輸出電位的圖。另外，在圖21B中，示出將上述三種電晶體的每一個應用於電晶體84、85時的Q端子的輸出電位。
如圖21B所示，可以確認到：當假設使用氧化物半導體形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，根據圖20B所示的門控SR鎖存電路的真值表，圖20A所示的電路工作。另一方面，確認到：當假設使用矽形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，很難保持邏輯“0”。具體地，確認到：在圖21B所示的4×10-4s至5×10-4s的期間中，不能保持相當於邏輯“0”的電位。
如上所述，可以確認到：當將如上述使用氧化物半導體形成通道區的電晶體那樣的截止電流的值極低的電晶體應用於電晶體84、85時，圖20A所示的電路可以用作門控SR鎖存電路。
另外，圖20A所示的電路可以實現採用與圖26G所示的門控SR鎖存電路相比電晶體的數量減少的電路結構的門控SR鎖存電路。
圖22A是示出門控SR鎖存電路的具體例子的電路圖。圖22A所示的門控SR鎖存電路包括：其第一輸入端子與E端子(圖22A所示的門控SR鎖存電路的第一輸入端子)電連接，且其第二輸入端子與S端子(圖22A所示的門控SR鎖存電路的第二輸入端子)電連接的NAND門90；其第一輸入端子與E端子電連接，且其第二輸入端子與R端子(圖22A所示的門控SR鎖存電路的第三輸入端子)電連接的NAND門91；其第一輸入端子與NAND門90的輸出端子電連接，其第二輸入端子與NAND門91的輸出端子電連接的NAND門92；其閘極與NAND門92的輸出端子電連接，其源極和汲極中的一方與NAND門91的輸出端子電連接，且其源極和汲極中的另一方與Q端子(圖22A所示的門控SR鎖存電路的輸出端子)電連接的電晶體93。另外，電晶體93是使用氧化物半導體(OS)形成通道區的電晶體。此外，該鎖存電路是在電晶體93的源極和汲極中的另一方以及Q端子電連接的節點中保持資料的鎖存電路。另外，圖22B是示出門控SR鎖存電路的真值表的圖。
在此，示出對圖22A所示的電路是否能夠工作作為門控SR鎖存電路進行評價的結果。另外，在該計算中，對將圖10所示的Vg-Id特性不同的三種電晶體的每一個應用於電晶體93時的Q端子的輸出信號進行計算。對該三種電晶體已經進行了說明，從而在此援用上述說明。
圖23A是示出在特定期間中輸入到S端子、R端子及E端子的電位的圖。注意，在圖23A中，電壓5V相當於邏輯“1”，電壓0V相當於邏輯“0”。圖23B是示出該特定期間中的Q端子的輸出電位的圖。另外，在圖23B中，示出將上述三種電晶體的每一個應用於電晶體93時的Q端子的輸出電位。
如圖23B所示，可以確認到：當假設使用氧化物半導體形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，藉由將邏輯“0”及邏輯“1”的判別閾值設定為2V左右，根據圖22B所示的門控SR鎖存電路的真值表，圖22A所示的電路工作。另一方面，確認到：當假設使用矽形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，很難保持邏輯“0”。具體地，確認到：在圖23B所示的4×10-4s至5×10-4s的期間中，不能保持相當於邏輯“0”的電位。
如上所述，可以確認到：當將如上述使用氧化物半導體形成通道區的電晶體那樣的截止電流的值極低的電晶體應用於電晶體93時，圖22A所示的電路可以用作門控SR鎖存電路。
另外，圖22A所示的電路可以實現採用與圖26G所示的門控SR鎖存電路相比電晶體的數量減少的電路結構的門控SR鎖存電路。
圖24A是示出D鎖存電路的具體例子的電路圖。圖24A所示的D鎖存電路只包括：其閘極與E端子(圖24A所示的D鎖存電路的第一輸入端子)電連接，其源極和汲極中的一方與D端子(圖24A所示的D鎖存電路的第二輸入端子)電連接，且其源極和汲極中的另一方與Q端子(圖24A所示的D鎖存電路的輸入端子)電連接的電晶體99。另外，電晶體99是使用氧化物半導體(OS)形成通道區的電晶體。此外，該鎖存電路是在電晶體99的源極和汲極中的另一方以及Q端子電連接的節點中保持資料的鎖存電路。另外，圖24B是示出D鎖存電路的真值表的圖。
在此，示出對圖24A所示的電路是否能夠工作作為D鎖存電路進行評價的結果。另外，在該計算中，對將圖10所示的Vg-Id特性不同的三種電晶體的每一個應用於電晶體99時的Q端子的輸出信號進行計算。對該三種電晶體已經進行了說明，從而在此援用上述說明。
圖25A是示出在特定期間中輸入到D端子及E端子的電位的圖。注意，在圖25A中，電壓5V相當於邏輯“1”，電壓0V相當於邏輯“0”。圖25B是示出該特定期間中的Q端子的輸出電位的圖。另外，在圖25B中，示出將上述三種電晶體的每一個應用於電晶體99時的Q端子的輸出電位。
如圖25B所示，可以確認到：當假設使用氧化物半導體形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，根據圖24B所示的D鎖存電路的真值表，圖24A所示的電路工作。另一方面，確認到：當假設使用矽形成通道區的電晶體時，在使用示出其Vg-Id特性的電晶體的情況下，很難保持邏輯“1”。具體地，確認到：在圖25B所示的2×10-4s至3×10-4s及6×10-4s至7×10-4s的期間中，不能保持相當於邏輯“1”的電位。
如上所述，可以確認到：當將如上述使用氧化物半導體形成通道區的電晶體那樣的截止電流的值極低的電晶體應用於電晶體99時，圖24A所示的電路可以用作D鎖存電路。
另外，圖24A所示的電路可以實現採用與圖26I所示的D鎖存電路相比電晶體的數量減少的電路結構的D鎖存電路。
對上述鎖存電路所具有的電晶體的具體例子進行說明。明確而言，示出使用包含單晶矽等半導體材料的基板來形成構成邏輯門的電晶體，在該電晶體上形成使用氧化物半導體形成通道區的電晶體的情況的一個例子。
圖27是示出鎖存電路具有的電晶體的一個例子的圖。圖27所示的電晶體160包括：設置在包含半導體材料的基板100中的通道區116；以夾著通道區116的方式設置的一對雜質區114a、114b及一對高濃度雜質區120a、120b(也將這些區域總稱為雜質區)；設置在通道區116上的閘極絕緣層108；設置在閘極絕緣層108上的閘極層110；與雜質區114a電連接的源極層130a：以及與雜質區114b電連接的汲極層130b。
另外，在閘極層110的側面設置有側壁絕緣層118。而且在不與具有半導體材料的基板100的側壁絕緣層118重疊的區域中存在有一對高濃度雜質區120a和120b，且在一對高濃度雜質區120a和120b上有一對金屬化合物區124a和124b。另外，在基板100上圍繞電晶體160設置有元件分離絕緣層106，並且覆蓋電晶體160設置有層間絕緣層126及層間絕緣層128。藉由形成在層間絕緣層126及層間絕緣層128中的開口，源極層130a和汲極層130b與一對金屬化合物區124a和124b中的一方電連接。就是說，源極層130a藉由金屬化合物區124a與高濃度雜質區120a及雜質區114a電連接，汲極層130b藉由金屬化合物區124b與高濃度雜質區120b及雜質區114b電連接。
圖27所示的電晶體164具有設置在層間絕緣層128上的閘極層136d、設置在閘極層136d上的閘極絕緣層138、設置在閘極絕緣層138上的氧化物半導體層140以及設置在氧化物半導體層140上且電連接到氧化物半導體層140的源極層142a和汲極層142b。
在此，閘極層136d設置為嵌入形成在層間絕緣層128上的絕緣層132。另外，與閘極層136d相同，形成有電晶體160所具有的接觸於源極層130a的電極層136a以及接觸於汲極層130b的電極層136b。
另外，在電晶體164上接觸於氧化物半導體層140的一部分設置有保護絕緣層144，並在保護絕緣層144上設置有層間絕緣層146。在此，在保護絕緣層144及層間絕緣層146中設置有到達源極層142a及汲極層142b的開口，藉由該開口形成有接觸於源極層142a的電極層150d和接觸於汲極層142b的電極層150e。另外，與電極層150d及電極層150e相同，藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口，形成有接觸於電極層136a的電極層150a以及接觸於電極層136b的電極層150b。
在此，氧化物半導體層140為充分去除了氫等雜質而被高純度化的氧化物半導體層。明確地說，氧化物半導體層140的氫濃度為5×1019(atoms/cm3)以下。另外，氧化物半導體層140的氫濃度較佳為5×1018(atoms/cm3)以下，更佳為5×1017(atoms/cm3)以下。藉由使用氫濃度充分得到降低而被高純度化的氧化物半導體層140，可以得到截止電流特性極為優良的電晶體164。如上所述，藉由使用氫濃度充分得到降低而被高純度化的氧化物半導體層140，可以降低電晶體164的洩漏電流。另外，使用二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)測量上述氧化物半導體層140中的氫濃度。
另外，在層間絕緣層146上設置有絕緣層152，並將電極層154a、電極層154b以及電極層154d設置為嵌入絕緣層152中。此外，電極層154a接觸於電極層150a，電極層154b接觸於電極層150b及電極層150d，並且電極層154d接觸於電極層150e。
如圖27所示，電晶體160所具有的汲極層130b藉由設置在上層區域的電極層136b、電極層150b、電極層154b以及電極層150d與電晶體164所具有的源極層142a電連接。
接著，說明電晶體160及電晶體164的製造方法的一個例子。以下，首先參照圖28A至圖28H說明電晶體160的製造方法，然後，參照圖29A至圖29G及圖30A至圖30D說明電晶體164的製造方法。
首先，準備包含半導體材料的基板100(參照圖28A)。作為包含半導體材料的基板100，可以應用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板或者SOI基板等。在此，示出作為包含半導體材料的基板100使用單晶矽基板時的一個例子。另外，“SOI基板”一般是指在絕緣表面上設置有矽半導體層的基板，但是在本說明書等中，“SOI基板”包括在絕緣表面上設置有含有矽以外的材料的半導體層的基板。也就是說，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣層而設置有半導體層的基板。
在基板100上形成成為用來形成元件分離絕緣層的掩模的保護層102(參照圖28A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氮氧化矽等為材料的絕緣層。另外，在該製程的前後，為了控制電晶體的閾值電壓，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到基板100中。當半導體為矽時，作為賦予n型導電性的雜質，例如可以使用磷及砷等。另外，作為賦予p型導電性的雜質，例如可以使用硼、鋁及鎵等。
接著，將上述保護層102用作掩模進行蝕刻，去除不由保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成得到分離的半導體區域104(參照圖28B)。作為該蝕刻較佳使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。
接著，以覆蓋半導體區域104的方式形成絕緣層，並選擇性地去除與半導體區域104重疊的區域的絕緣層，從而形成元件分離絕緣層106(參照圖28B)。該絕緣層使用氧化矽、氮化矽、氮氧化矽等而形成。作為絕緣層的去除方法，CMP(Chemical Mechanical Polishing：化學機械拋光)等拋光處理或蝕刻處理等，可以使用其中的任何方法。另外，在形成半導體區域104之後或在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區域104上形成絕緣層，而在該絕緣層上形成包含導電材料的層。
絕緣層是之後成為閘極絕緣層的層，該絕緣層較佳採用藉由CVD法或濺射法等來獲得的包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等的膜的單層結構或疊層結構。另外，也可以藉由高密度電漿處理或熱氧化處理使半導體區域104的表面氧化或氮化，形成上述絕緣層。例如，可以使用He、Ar、Kr、Xe等稀有氣體和氧、氧化氮、氨、氮等的混合氣體來進行高密度電漿處理。另外，對絕緣層的厚度沒有特別的限制，例如其厚度可以設定為1nm以上且100nm以下。
包含導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料來形成。另外，也可以使用包含導電材料的多晶矽等的半導體材料來形成包含導電材料的層。對其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。此外，在此示出使用金屬材料形成包含導電材料的層時的一個例子。
然後，對絕緣層及包含導電材料的層進行選擇性的蝕刻，來形成閘極絕緣層108及閘極層110。(參照圖28C)。
接著，形成覆蓋閘極層110的絕緣層112(參照圖28C)。然後，將硼(B)、磷(P)或砷(As)等添加到半導體區域104中，形成其結深淺的一對雜質區114a、114b(參照圖28C)。另外，藉由形成一對雜質區114a、114b，在半導體區域104的閘極絕緣層108的下部形成通道區116(參照圖28C)。在此，雖然可以適當地設定所添加的雜質的濃度，但是當半導體元件被高度微型化時，較佳將其濃度設定為高。另外，雖然在此採用在形成絕緣層112之後形成一對雜質區114a、114b的製程，但是也可以採用在形成一對雜質區114a、114b之後形成絕緣層112的製程。
接著，形成側壁絕緣層118(參照圖28D)。可以在覆蓋絕緣層112形成絕緣層之後，藉由對該絕緣層進行各向異性高的蝕刻處理，以自對準的方式形成側壁絕緣層118。另外，此時，較佳藉由對絕緣層112的一部分進行蝕刻，暴露閘極層110的上面和一對雜質區114a、114b的上面。
接著，覆蓋閘極層110、一對雜質區114a、114b和側壁絕緣層118等形成絕緣層。並且將硼(B)、磷(P)或砷(As)等添加到一對雜質區114a、114b的一部分來形成一對高濃度雜質區120a、120b(參照圖28E)。然後，藉由去除上述絕緣層，覆蓋閘極層110、側壁絕緣層118和一對高濃度雜質區120a、120b等形成金屬層122(參照圖28E)。金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種成膜方法形成。較佳使用與構成半導體區域104的半導體材料起反應而成為低電阻的金屬化合物的金屬材料形成金屬層122。作為這種金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉬等。
接著，進行熱處理，使金屬層122與半導體材料起反應。由此，形成接觸於一對高濃度雜質區120a、120b的一對金屬化合物區124a、124b(參照圖28F)。另外，在作為閘極層110使用多晶矽等的情況下，還在閘極層110與金屬層122接觸的部分中形成金屬化合物區。
作為上述熱處理，例如可以使用利用閃光燈的照射的熱處理。當然，也可以使用其他熱處理方法，但是為了提高形成金屬化合物時的化學反應的控制性，較佳使用可以在極短的時間內進行熱處理的方法。另外，上述金屬化合物區是藉由金屬材料與半導體材料之間的反應形成的金屬化合物區並具有足夠高的導電性。藉由形成該金屬化合物區，可以充分降低電阻，並可以提高元件特性。另外，在形成一對金屬化合物區124a、124b之後，去除金屬層122。
接著，覆蓋藉由上述製程形成的各結構形成層間絕緣層126和層間絕緣層128(參照圖28G)。層間絕緣層126和層間絕緣層128可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成。此外，也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成層間絕緣層126和層間絕緣層128。另外，雖然在此示出層間絕緣層126和層間絕緣層128的兩層結構，但是層間絕緣層的結構不侷限於此。在形成層間絕緣層128之後，較佳藉由對其表面進行CMP或蝕刻處理等而使其平坦化。
然後，在上述層間絕緣層中形成到達一對金屬化合物區124a、124b的開口，並且在該開口中形成源極層130a和汲極層130b(參照圖28H)。例如，可以在包括開口的區域中使用PVD法或CVD法等形成導電層之後，藉由使用蝕刻處理或CMP等的方法去除上述導電層的一部分，形成源極層130a和汲極層130b。
另外，當形成源極層130a及汲極層130b時，較佳將其表面加工為平坦。例如，當在包括開口的區域中形成薄的鈦膜或氮化鈦膜之後，將鎢膜形成為嵌入開口中時，藉由進行之後的CMP，可以在去除多餘的鎢、鈦或氮化鈦等的同時提高其表面的平坦性。如此，藉由將包含源極層130a和汲極層130b的表面加工為平坦，可以在之後的製程中形成優良的電極、佈線、絕緣層或半導體層等。
注意，在此只示出接觸於一對金屬化合物區124a、124b的源極層130a及汲極層130b，但是在這個製程中，也可以一同形成用作佈線的電極層等。對可以用作源極層130a和汲極層130b的材料沒有特別的限制，而可以使用各種導電材料。例如，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧等導電材料。
藉由上述製程，形成使用包含半導體材料的基板100的電晶體160。另外，在進行上述製程之後，還可以形成電極、佈線或絕緣層等。藉由作為佈線的結構採用由層間絕緣層和導電層的疊層結構構成的多層佈線結構，可以提供高集成化的電路。
接著，參照圖29A至圖29G及圖30A至圖30D說明在層間絕緣層128上製造電晶體164的製程。另外，圖29A至圖29G及圖30A至圖30D示出層間絕緣層128上的各種電極層或電晶體164等的製造製程，而省略存在於電晶體164下部的電晶體160等。
首先，在層間絕緣層128、源極層130a及汲極層130b上形成絕緣層132(參照圖29A)。絕緣層132可以使用PVD法或CVD法等形成。另外，絕緣層132可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成。
接著，在絕緣層132中形成到達源極層130a及汲極層130b的開口。此時，還在之後形成閘極層136d的區域中形成開口。然後，將導電層134形成為嵌入上述開口中(參照圖29B)。上述開口可以藉由使用掩模的蝕刻等的方法而形成。該掩模可以藉由使用光掩模的曝光等的方法而形成。作為蝕刻，可以使用濕蝕刻和乾蝕刻中的任何一種，但是從微細加工的觀點來看，較佳使用乾蝕刻。導電層134可以使用PVD法或CVD法等的成膜法而形成。作為可以用來形成導電層134的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
更明確地說，可以使用如下方法：例如，在包括開口的區域中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。在此，藉由PVD法形成的鈦膜具有還原介面的氧化膜，而降低與下部電極層(在此，源極層130a及汲極層130b等)的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍法形成銅膜。
形成導電層134之後，使用蝕刻處理或CMP等的方法去除導電層134的一部分，暴露絕緣層132，從而形成電極層136a、電極層136b以及閘極層136d(參照圖29C)。另外，當去除上述導電層134的一部分以形成電極層136a、電極層136b以及閘極層136d時，較佳將其表面加工為平坦。如此，藉由將絕緣層132、電極層136a、電極層136b以及閘極層136d的表面加工為平坦，可以在之後的製程中形成優良的電極、佈線、絕緣層以及半導體層等。
接著，覆蓋絕緣層132、電極層136a、電極層136b以及閘極層136d形成閘極絕緣層138(參照圖29D)。閘極絕緣層138可以藉由CVD法或濺射法等形成。另外，閘極絕緣層138較佳以包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭或氧化鎵等的方式來形成。另外，閘極絕緣層138可以為單層結構或者疊層結構。例如，藉由利用作為原料氣體使用矽烷(SiH4)、氧和氮的電漿CVD法，可以形成包含氧氮化矽的閘極絕緣層138。對閘極絕緣層138的厚度沒有特別的限制，例如將其厚度可以設定為10nm以上且500nm以下。在使用疊層結構時，例如，較佳使用由厚度為50nm以上且200nm以下的第一閘極絕緣層和第一閘極絕緣層上的厚度為5nm以上且300nm以下的第二閘極絕緣層構成的疊層。
接著，在閘極絕緣層138上形成氧化物半導體層，藉由使用掩模的蝕刻等的方法而加工該氧化物半導體層，以形成島狀的氧化物半導體層140(參照圖29E)。
作為氧化物半導體層，可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；以及In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。這裏，作為氧化物半導體層使用In-Ga-Zn-O類金屬氧化物靶材，藉由濺射法來形成非晶氧化物半導體層。
作為用來藉由濺射法製造氧化物半導體層140的靶材，例如可以使用以氧化鋅等為主要成分的金屬氧化物的靶材。另外，也可以使用包含In、Ga及Zn的金屬氧化物靶材(組成比為In2O3:Ga2O3:ZnO=1:1:1[莫耳數比]，In:Ga:Zn=1:1:0.5[原子比])等。另外，作為包含In、Ga及Zn的金屬氧化物靶材，也可以使用其組成比為In:Ga:Zn=1:1:1[原子比]或In:Ga:Zn=1:1:2[原子比]的靶材等。金屬氧化物靶材的填充率為90%以上且100%以下，較佳為95%以上(例如為99.9%)。藉由使用填充率高的金屬氧化物靶材，形成緻密的氧化物半導體層。
另外，當作為氧化物半導體使用In-Sn-Zn-O類材料時，使用將所使用的靶材的組成比設定為In:Sn:Zn的原子數比為1:2:2、2:1:3、1:1:1或20:45:35等的氧化物靶材。此外，可以將In-Sn-Zn類氧化物稱為ITZO。
氧化物半導體層的形成氣圍較佳為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，較佳使用氫、水、羥基或氫化物等雜質降低到幾ppm左右(較佳為幾ppb左右)的高純度氣體。
在形成氧化物半導體層時，在保持為減壓狀態的處理室內固定基板，並且將基板溫度設定為100℃以上且600℃以下，較佳為200℃以上且400℃以下。藉由在加熱基板的同時形成氧化物半導體層，可以降低氧化物半導體層所包含的雜質的濃度。另外，可以減輕由濺射導致的損傷。然後，在去除殘留在處理室內的水分的同時引入去除了氧和水的濺射氣體，並且將金屬氧化物用作靶材以形成氧化物半導體層。較佳使用吸附型真空泵，以去除殘留在處理室內的水分。例如，可以使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，對氫原子、水(H2O)等包含氫原子的化合物(更佳，還有包含碳原子的化合物)等進行排氣，因此可以降低在該沉積室中形成的氧化物半導體層所包含的雜質的濃度。
作為形成條件，例如，可以採用如下條件：基板和靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)功率為0.5kW，並且氣圍為氧(氧流量比率為100%)氣圍。注意，當使用脈衝直流(DC)電源時，可以減少塵屑，並且膜厚度分佈也變得均勻，所以是較佳的。將氧化物半導體層的厚度設定為2nm以上且200nm以下，較佳為5nm以上且30nm以下。另外，因為氧化物半導體層的適當的厚度根據使用的氧化物半導體材料而不同，所以可以根據使用的材料適當地選擇其厚度。
另外，較佳在藉由濺射法形成氧化物半導體層之前進行引入氬氣體來產生電漿的反濺射，以去除附著在閘極絕緣層138的表面上的塵屑。這裏，通常的濺射是指將雛子碰撞到濺射靶材，而反濺射是指將離子碰撞到處理表面以改變其表面的性質。作為將離子碰撞到處理表面的方法，有在氬氣圍下將高頻電壓施加到處理表面一側而在基板附近產生電漿的方法等。另外，也可以使用氮、氦或氧等代替氬氣圍。
作為上述氧化物半導體層的蝕刻可以使用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。根據材料適當地設定蝕刻條件(蝕刻氣體、蝕刻液、蝕刻時間、溫度等)，以將其蝕刻成所希望的形狀。
作為用於乾蝕刻的蝕刻氣體，例如有含有氯的氣體(氯類氣體，例如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)等。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(反應性離子蝕刻：Reactive Ion Etching)法或ICP(感應耦合電漿：Inductively Coupled Plasma)蝕刻法。適當地設定蝕刻條件(施加到線圈形電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)，以便蝕刻為所希望的形狀。
作為用於濕蝕刻的蝕刻液，可以使用將磷酸、醋酸以及硝酸混合的溶液等。另外，還可以使用ITO07N(由關東化學株式會社製造)等蝕刻液。
接著，較佳對氧化物半導體層進行第一熱處理。藉由進行該第一熱處理，可以進行氧化物半導體層的脫水化或脫氫化。將第一熱處理的溫度設定為300℃以上且750℃以下，較佳為400℃以上且低於基板的應變點。例如，將基板引入到使用電阻發熱體等的電爐中，在氮氣圍下且在450℃的溫度下對氧化物半導體層140進行熱處理1小時。在該期間，不使氧化物半導體層140接觸大氣，以避免水或氫的再混入。
另外，熱處理裝置不侷限於電爐，也可以為利用來自被進行了加熱的氣體等介質的導熱或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置或LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行熱處理的裝置。作為氣體，使用不藉由加熱處理與被處理物起反應的惰性氣體如氬等稀有氣體或氮。
例如，作為第一熱處理，也可以進行如下GRTA處理，即將基板引入到被加熱到650℃至700℃的高溫的惰性氣體中，進行加熱幾分鐘，然後從該惰性氣體抽出基板。藉由使用GRTA處理，可以在短時間內進行高溫熱處理。另外，因為GRTA處理是在短時間內進行的熱處理，所以即使在超過基板的應變點的溫度條件下也可以使用上述熱處理。
另外，較佳在以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍下進行第一熱處理。例如，較佳將引入加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳設定為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
根據第一加熱處理的條件或氧化物半導體層的材料，有時氧化物半導體層晶化並成為微晶或多晶。例如，有時成為結晶化率為90%以上或80%以上的微晶氧化物半導體層。另外，根據第一熱處理的條件或氧化物半導體層的材料，有時成為不包含結晶成分的非晶氧化物半導體層。
另外，有時成為非晶氧化物半導體(例如，在氧化物半導體層的表面)和微晶(粒徑為1nm以上且20nm以下(典型為2nm以上且4nm以下))混合在一起的氧化物半導體層。
另外，藉由在非晶中排列微晶，也可以改變氧化物半導體層的電特性。例如，當使用In-Ga-Zn-O類金屬氧化物靶材形成氧化物半導體層時，藉由形成具有電各向異性的In2Ga2ZnO7的晶粒對準的微晶部，可以改變氧化物半導體層的電特性。
更明確地說，例如，藉由將In2Ga2ZnO7的微晶部對準為其c軸垂直於氧化物半導體層的表面，可以提高平行於氧化物半導體層表面的方向上的導電性，並提高垂直於氧化物半導體層表面的方向上的絕緣性。另外，上述微晶部具有抑制水或氫等雜質侵入到氧化物半導體層中的功能。
另外，具有上述微晶部的氧化物半導體層可以藉由GRTA處理對氧化物半導體層進行表面加熱而形成。另外，更佳地藉由使用Zn含量小於In或Ga的含量的濺射靶材來形成氧化物半導體層。
也可以對被加工為島狀的氧化物半導體層140之前的氧化物半導體層進行對氧化物半導體層140的第一熱處理。在此情況下，在進行第一熱處理之後從加熱裝置抽出基板，並進行光刻製程。
另外，上述熱處理有對氧化物半導體層140的脫水化或脫氫化的效果，所以也可以被稱為脫水化處理或脫氫化處理等。在形成氧化物半導體層之後，在氧化物半導體層140上層疊源極層及汲極層之後，或者，在源極層及汲極層上形成保護絕緣層之後等可以進行上述脫水化處理或脫氫化處理。另外，可以進行該脫水化處理或脫氫化處理一次或多次。
接著，以接觸氧化物半導體層140的方式形成源極層142a及汲極層142b(參照圖29F)。藉由在以覆蓋氧化物半導體層140的方式形成導電層之後對該導電層選擇性地進行蝕刻，可以形成源極層142a及汲極層142b。
該導電層可以使用以濺射法為典型的PVD法或電漿CVD法等的CVD法而形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹和釷中的任何一種或多種材料。另外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹和鈧中的一種元素或多種元素而成的材料。導電層既可為單層結構，又可為兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊有鈦膜的兩層結構以及層疊有鈦膜、鋁膜和鈦膜的三層結構等。
另外，在對導電層進行蝕刻時，適當地調節其材料和蝕刻條件，以免氧化物半導體層140得到去除。另外，根據材料和蝕刻條件，有時在該製程中氧化物半導體層140的一部分被進行蝕刻而成為具有槽部(凹部)的氧化物半導體層。
另外，也可以在氧化物半導體層140和源極層142a之間或者在氧化物半導體層140和汲極層142b之間形成氧化物導電層。可以連續形成(連續成膜)氧化物導電層和用來形成源極層142a及汲極層142b的金屬層。氧化物導電層可以用作源極區或汲極區。藉由設置這種氧化物導電層，可以實現源極區或汲極區的低電阻化，而可以實現電晶體的高速工作。
另外，為了削減上述掩模的使用數或製程數，而也可以使用作為透光為具有多種強度的曝光掩模的多色調掩模形成抗蝕劑掩模，並使用該抗蝕劑掩模進行蝕刻製程。使用多色調掩模形成的抗蝕劑掩模成為具有多種厚度的形狀(階梯狀)，並進行灰化來可以進一步改變形狀，所以可以用於加工為不同的圖案的多個蝕刻製程。就是說，利用一個多色調掩模，可以形成對應於至少兩種以上的不同圖案的抗蝕劑掩模。因此，可以削減曝光掩模數，並且可以削減所對應的光刻製程數，所以可以簡化製程。
另外，在進行上述製程之後，較佳進行使用N2O、N2或Ar等的氣體的電漿處理。藉由進行該電漿處理，去除附著於露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
接著，不接觸大氣地形成接觸於氧化物半導體層140的一部分的保護絕緣層144(參照圖29G)。
保護絕緣層144可以藉由適當地使用濺射法等的不使水或氫等的雜質混入到保護絕緣層144的方法而形成。另外，其厚度至少為1nm以上。作為可以用於保護絕緣層144的材料，有氧化矽、氮化矽、氧氮化矽或氮氧化矽等。此外，其結構可以為單層結構或者疊層結構。較佳將形成保護絕緣層144時的基板溫度設定為室溫以上且300℃以下，較佳採用稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。
在保護絕緣層144包含氫的情況下，有時該氫侵入到氧化物半導體層140中或者由該氫從氧化物半導體層140中抽出氧等，這會導致氧化物半導體層140的背通道側的低電阻化，而引起寄生通道的形成。因此，在保護絕緣層144的形成方法中不使用氫是重要的，以儘量使保護絕緣層144不包含氫。
另外，較佳在去除殘留在處理室內的水分的同時形成保護絕緣層144。這是為了不使氧化物半導體層140和保護絕緣層144包含氫、羥基或水分。
較佳使用吸附型真空泵，以去除殘留在處理室內的水分。例如，較佳使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，氫原子、水(H2O)等包含氫原子的化合物等得到去除，因此可以降低在該沉積室中形成的保護絕緣層144所包含的雜質的濃度。
作為形成保護絕緣層144時的濺射氣體，較佳使用氫、水、羥基或氫化物等雜質降低到幾ppm左右(較佳為幾ppb左右)的高純度氣體。
接著，較佳在惰性氣體氣圍下或在氧氣體氣圍下進行第二熱處理(較佳為200℃以上且400℃以下，例如250℃以上且350℃以下)。例如，在氮氣圍下以250℃進行1小時的第二熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻。
另外，也可以在大氣中並在100℃以上且200℃以下的溫度下進行熱處理1小時以上且30小時以下。該熱處理既可在保持一定的加熱溫度的狀態下進行加熱，又可藉由反復進行多次的從室溫到100℃以上且200℃以下的加熱溫度的升溫和從加熱溫度到室溫的降溫而進行加熱。另外，也可以在形成保護絕緣層之前在減壓狀態下進行該熱處理。藉由在減壓狀態下進行熱處理，可以縮短加熱時間。另外，既可進行該熱處理代替上述第二熱處理，又可在進行第二熱處理前後等進行該熱處理。
接著，在保護絕緣層144上形成層間絕緣層146(參照圖30A)。層間絕緣層146可以使用PVD法或CVD法等而形成。另外，層間絕緣層146可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成。在形成層間絕緣層146之後，較佳藉由對其表面進行CMP或蝕刻處理等而進行平坦化。
接著，在層間絕緣層146、保護絕緣層144以及閘極絕緣層138中形成到達電極層136a、電極層136b、源極層142a以及汲極層142b的開口，並將導電層148形成為嵌入該開口中(參照圖30B)。上述開口可以使用掩模藉由蝕刻等的方法而形成。上述掩模可以藉由使用光掩模的曝光等的方法而形成。作為蝕刻，可以使用濕蝕刻和乾蝕刻中的任何一種，但是從微細加工的觀點來看，較佳使用乾蝕刻。導電層148可以使用PVD法或CVD法等的成膜法而形成。作為可以用來形成導電層148的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
明確地說，可以使用如下方法：例如，在包括開口的區域中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。在此，藉由PVD法形成的鈦膜具有還原介面的氧化膜，而降低與下部電極(在此，電極層136a、電極層136b、源極層142a以及汲極層142b)的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍法形成銅膜。
在形成導電層148之後，藉由使用蝕刻處理或CMP等的方法去除導電層148的一部分，暴露層間絕緣層146，以形成電極層150a、電極層150b、電極層150d以及電極層150e(參照圖30C)。另外，在去除上述導電層148的一部分以形成電極層150a、電極層150b、電極層150d以及電極層150e時，較佳將其表面加工為平坦。如此，藉由將層間絕緣層146、電極層150a、電極層150b、電極層150d以及電極層150e的表面加工為平坦，可以在之後的製程中形成優良的電極、佈線、絕緣層以及半導體層等。
再者，形成絕緣層152，在絕緣層152中形成到達電極層150a、電極層150b、電極層150d以及電極層150e的開口，並且將導電層形成為嵌入該開口中，然後，使用蝕刻或CMP等的方法去除導電層的一部分來暴露絕緣層152，以形成電極層154a、電極層154b以及電極層154d(參照圖30D)。該製程與形成電極層150a等的情況相同，而省略其詳細說明。
圖31至圖36是示出電晶體164的變形例子的圖。
圖31示出在氧化物半導體層140下具有閘極層136d，源極層142a和汲極層142b在氧化物半導體層140的下側表面接觸於氧化物半導體層140的結構的電晶體164。
作為圖31所示的結構和圖27所示的結構之間的大不同之處，可以舉出源極層142a及汲極層142b與氧化物半導體層140的連接的位置。就是說，在圖27所示的結構中，氧化物半導體層140的上側表面接觸於源極層142a及汲極層142b，另一方面，在圖31所示的結構中，氧化物半導體層140的下側表面接觸於源極層142a及汲極層142b。並且，起因於這接觸的不對準，其他的電極層和絕緣層等的配置互不相同。注意，各構成要素的詳細內容與圖27相同。
明確地說，圖31所示的電晶體164包括：設置在層間絕緣層128上的閘極層136d；設置在閘極層136d上的閘極絕緣層138；設置在閘極絕緣層138上的源極層142a及汲極層142b；以及接觸於源極層142a及汲極層142b的上側表面的氧化物半導體層140。另外，在電晶體164上以覆蓋氧化物半導體層140的方式設置有保護絕緣層144。
圖32A和圖32B示出在氧化物半導體層140上具有閘極層136d的電晶體164。在此，圖32A是示出源極層142a和汲極層142b在氧化物半導體層140的下側表面接觸於氧化物半導體層140的結構的例子的圖，而圖32B是示出源極層142a和汲極層142b在氧化物半導體層140的上側表面接觸於氧化物半導體層140的結構的例子的圖。
圖27或圖31所示的結構和圖32A和圖32B所示的結構的大不同之處是氧化物半導體層140上具有閘極層136d。另外，圖32A所示的結構和圖32B所示的結構的大不同之處是源極層142a和汲極層142b接觸於氧化物半導體層140的下側表面或上側表面。而且起因於這些不同，其他電極層和絕緣層等的配置也不同。另外，各構成要素的詳細內容與圖27等相同。
明確地說，圖32A所示的電晶體164包括：設置在層間絕緣層128上的源極層142a和汲極層142b；接觸於源極層142a和汲極層142b的上側表面的氧化物半導體層140；設置在氧化物半導體層140上的閘極絕緣層138；以及閘極絕緣層138上的重疊於氧化物半導體層140的閘極層136d。
另外，圖32B所示的電晶體164包括；設置在層間絕緣層128上的氧化物半導體層140；以接觸於氧化物半導體層140的上側表面的方式設置的源極層142a及汲極層142b；設置在氧化物半導體層140、源極層142a及汲極層142b上的閘極絕緣層138；以及設置在閘極絕緣層138上的重疊於氧化物半導體層140的區域的閘極層136d。
另外，與圖27所示的結構等相比，在圖32A和圖32B所示的結構中有時省略構成要素(例如，電極層150a和電極層154a等)。在此情況下，可以得到製造製程的簡化的次要效果。當然，在圖27等所示的結構中也可以省略不一定需要的構成要素。
圖33A和圖33B示出在元件的尺寸比較大的情況下，在氧化物半導體層140下具有閘極層136d的結構的電晶體164。在此情況下，因為對表面的平坦性或覆蓋度的要求不太高，所以不需要將佈線或電極等形成為嵌入絕緣層中。例如，藉由在形成導電層之後進行構圖，可以形成閘極層136d等。
圖33A所示的結構和圖33B所示的結構的大不同之處是源極層142a和汲極層142b接觸於氧化物半導體層140的下側表面或上側表面。而且起因於這些不同，其他電極層和絕緣層等的配置也不同。另外，各構成要素的詳細內容與圖27等相同。
明確地說，圖33A所示的電晶體164包括：設置在層間絕緣層128上的閘極層136d；設置在閘極層136d上的閘極絕緣層138；設置在閘極絕緣層138上的源極層142a和汲極層142b；以及接觸於源極層142a及汲極層142b的上側表面的氧化物半導體層140。
另外，圖33B所示的電晶體164包括：設置在層間絕緣層128上的閘極層136d；設置在閘極層136d上的閘極絕緣層138；設置在閘極絕緣層138上的重疊於閘極層136d的區域的氧化物半導體層140；以及設置為接觸於氧化物半導體層140的上側表面的源極層142a和汲極層142b。
另外，與圖27所示的結構等相比，在圖33A和圖33B所示的結構中有時省略構成要素。在此情況下，也可以得到製造製程的簡化的效果。
圖34A和圖34B示出在元件的尺寸比較大的情況下，在氧化物半導體層140上具有閘極層136d的結構的電晶體164。在此情況下，也因為對表面的平坦性或覆蓋度的要求不太高，所以不需要將佈線或電極等形成為嵌入絕緣層中。例如，藉由在形成導電層之後進行構圖，可以形成閘極層136d等。
圖34A所示的結構和圖34B所示的結構的大不同之處是源極層142a和汲極層142b接觸於氧化物半導體層140的下側表面或上側表面。而且起因於這些不同，其他電極層和絕緣層等的配置也不同。另外，各構成要素的詳細內容與圖27等相同。
明確地說，圖34A所示的電晶體164包括：設置在層間絕緣層128上的源極層142a及汲極層142b；接觸於源極層142a及汲極層142b的上側表面的氧化物半導體層140；設置在源極層142a、汲極層142b及氧化物半導體層140上的閘極絕緣層138；以及設置在閘極絕緣層138上的重疊於氧化物半導體層140的區域的閘極層136d。
另外，圖34B所示的電晶體164包括：設置在層間絕緣層128上的氧化物半導體層140；以接觸於氧化物半導體層140的上側表面的方式設置的源極層142a和汲極層142b；設置在源極層142a、汲極層142b及氧化物半導體層140上的閘極絕緣層138；以及設置在閘極絕緣層138上的閘極層136d。另外，閘極層136d設置在隔著閘極絕緣層138且重疊於氧化物半導體層140的區域。
另外，與圖27所示的結構等相比，在圖34A和圖34B所示的結構中有時省略構成要素。在此情況下，也可以得到製造製程的簡化的效果。
此外，也可以在圖27所示的電晶體164的氧化物半導體層140與源極層142a及汲極層142b之間，作為緩衝層設置用作源極區及汲極區的氧化物導電層。圖35和圖36是示出在圖27所示的電晶體164中設置氧化物導電層的電晶體的圖。
在圖35和圖36所示的電晶體164中，在氧化物半導體層140與源極層142a及源極層142b之間形成有用作源極區及汲極區的氧化物導電層162a和162b。圖35和圖36所示的電晶體164的差異是由製造製程氧化物導電層162a和162b的形狀不同的點。
在圖35所示的電晶體164中，形成氧化物半導體層和氧化物導電層的疊層，藉由同一光刻製程將氧化物半導體層和氧化物導電層的疊層的形狀加工來形成島狀的氧化物半導體層140和島狀的氧化物導電層。在氧化物半導體層及氧化物導電層上形成源極層142a和汲極層142b之後，將源極層142a和汲極層142b用作掩模蝕刻島狀的氧化物導電層，形成成為源極區及汲極區的氧化物導電層162a和162b。
在圖36所示的電晶體164中，在氧化物半導體層140上形成氧化物導電層，在其上形成金屬導電層，藉由同一光刻製程將氧化物導電層及金屬導電層加工來形成成為源極區及汲極區的氧化物導電層162a、162b、源極層142a和汲極層142b。
注意，當進行用來加工氧化物導電層的形狀的蝕刻處理時，適當地調整蝕刻條件(蝕刻劑的種類、濃度、蝕刻時間等)，以防止氧化物導電層受到過剩的蝕刻。
作為氧化物導電層162a和162b的形成方法，使用濺射法、真空蒸鍍法、(電子束蒸鍍法等)、電弧放電離子電鍍法以及噴射法。作為氧化物導電層的材料，可以應用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵、銦錫氧化物等。另外，也可以使上述材料包含氧化矽。
藉由作為源極區和汲極區將氧化物導電層設置在氧化物半導體層140與源極層142a及汲極層142b之間，可以實現源極區和汲極區的低電阻化，並且電晶體164可以進行高速工作。
另外，藉由採用這樣結構可以提高電晶體164的耐壓。
另外，在圖35和圖36中示出在圖27所示的電晶體164的氧化物半導體層140與源極層142a及汲極層142b之間設置氧化物導電層的結構，但是也可以採用在圖31、圖32A和圖32B、圖33A和圖33B以及圖34A和圖34B所示的電晶體164的氧化物半導體層140與源極層142a及汲極層142b之間設置氧化物導電層的結構。
此外，雖然在此說明在電晶體160上層疊電晶體164的例子，但是電晶體160及電晶體164的結構不侷限於此。例如，也可以在同一平面上形成電晶體160及電晶體164。再者，也可以將電晶體160和電晶體164設置為彼此重疊。
參照圖37A至圖37C說明與上述電晶體的製造製程不同的氧化物半導體層的製造製程。
該氧化物半導體層在第一結晶氧化物半導體層上具有比第一結晶氧化物半導體層厚的第二結晶氧化物半導體層。
在絕緣層400上形成絕緣層437。在此，作為絕緣層437，使用PECVD法或濺射法，形成厚度為50nm以上且600nm以下的氧化物絕緣層。例如，作為該氧化物絕緣層可以使用選自氧化矽層、氧化鎵層、氧化鋁層、氧氮化矽層、氧氮化鋁層或氮氧化矽層中的一層或疊層。
接著，在絕緣層437上形成厚度為1nm以上且10nm以下的第一氧化物半導體層。作為第一氧化物半導體層的形成方法，使用濺射法，將該使用濺射法的成膜時的基板溫度設定為200℃以上且400℃以下。
在此，在如下條件下形成厚度為5nm的第一氧化物半導體層：使用金屬氧化物靶材(In-Ga-Zn-O類金屬氧化物靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為250℃；壓力為0.4Pa；直流(DC)電源為0.5kW；在只有氧、只有氬或氬及氧氣圍下。
接著，將配置基板的處理室的氣圍為氮或乾燥空氣，並進行第一加熱處理。將第一加熱處理的溫度設定為400℃以上且750℃以下。藉由第一加熱處理形成第一結晶氧化物半導體層450a(參照圖37A)。
依據成膜時的基板溫度或第一加熱處理的溫度，藉由成膜或第一加熱處理，從膜表面產生晶化，從膜表面向膜內部進展結晶生長，而可以得到具有c軸對準的結晶。藉由第一加熱處理，許多鋅和氧集中在膜表面，上表面為六角形的包括鋅和氧的石墨烯型的二維結晶在最外表面上以一層或多個層形成，其向膜厚度方向重疊而成為疊層。在上升加熱處理的溫度時，從表面到內部，然後從內部到底部進展結晶生長。
藉由第一加熱處理，將氧化物絕緣層的絕緣層437中的氧擴散到與第一結晶氧化物半導體層450a的介面或其附近(從介面到±5nm)，減少第一結晶氧化物半導體層的氧缺陷。從而，用作基底絕緣層的絕緣層437較佳在膜中(塊中)、第一結晶氧化物半導體層450a與絕緣層437的介面中的至少一處存在超過化學計量比的含量的氧。
接著，在第一結晶氧化物半導體層450a上形成厚於10nm的第二氧化物半導體層。作為第二氧化物半導體層的形成方法使用濺射法，將該成膜時的基板溫度設定為200℃以上且400℃以下。藉由將成膜時的基板溫度設定為200℃以上且400℃以下，在與第一結晶氧化物半導體層的表面上接觸地形成的第二氧化物半導體層中前驅物(precursor)排列，可以有所謂秩序性。
在此，在如下條件下形成厚度為25nm的第二氧化物半導體層：使用金屬氧化物靶材(In-Ga-Zn-O類金屬氧化物靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為400℃；壓力為0.4Pa；直流(DC)電源0.5kW；在只有氧、只有氬或氬及氧氣圍下。
接著，將配置基板的處理室的氣圍為氮或乾燥空氣，並進行第二加熱處理。將第二加熱處理的溫度設定為400℃以上且750℃以下。藉由第二加熱處理形成第二結晶氧化物半導體層450b(參照圖37B)。藉由在氮氣圍下、氧氣圍下或氮和氧的混合氣圍下進行第二加熱處理，實現第二結晶氧化物半導體層的高密度化及減少缺陷數。藉由第二加熱處理，以第一結晶氧化物半導體層450a為晶核，向膜厚度方向，即從底部向內部進展結晶生長，形成第二結晶氧化物半導體層450b。
另外，較佳不接觸大氣地連續進行從絕緣層437的形成到第二加熱處理的製程。從絕緣層437的形成到第二加熱處理的製程較佳在幾乎不包含氫及水分的氣圍(惰性氣圍、減壓氣圍、乾燥空氣氣圍等)下進行，例如，水分為露點-40℃以下，較佳為露點-50℃以下的乾燥氮氣圍。
接著，對包括第一結晶氧化物半導體層450a和第二結晶氧化物半導體層450b的氧化物半導體疊層進行加工來形成由島狀的氧化物半導體疊層構成的氧化物半導體層453(參照圖37C)。在圖式中，以虛線表示第一結晶氧化物半導體層450a與第二結晶氧化物半導體層450b之間的介面而說明氧化物半導體疊層，但是不是存在有明確的介面，而是為了容易理解圖示的。
可以藉由在氧化物半導體疊層上形成所希望的形狀的掩模之後對該氧化物半導體疊層進行蝕刻而進行氧化物半導體疊層的加工。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。
此外，氧化物半導體疊層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
另外，第一及第二結晶氧化物半導體層較佳至少包含銦(In)或鋅(Zn)。尤其是，較佳包含In和Zn。另外，除了上述元素以外，較佳還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小上述使用氧化物半導體的電晶體的電特性偏差。另外，作為穩定劑較佳具有錫(Sn)。另外，作為穩定劑較佳具有鉿(Hf)。另外，作為穩定劑較佳具有鋁(Al)。
另外，作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
當使用In-Zn類金屬氧化物時，例如可以使用具有如下組成比的氧化物靶材來形成In-Zn類金屬氧化物的半導體層，即In:Zn=50:1至In:Zn=1:2(換算為莫耳數比則為In2O3:ZnO=25:1至In2O3:ZnO=1:4)，較佳為In:Zn=20:1至In:Zn=1:1(換算為莫耳數比則為In2O3:ZnO=10:1至In2O3:ZnO=1:2)，更佳為In:Zn=15:1至In:Zn=1.5:1(換算為莫耳數比則為In2O3:ZnO=15:2至In2O3:ZnO=3:4)。例如，作為用於形成In-Zn類氧化物半導體的靶材，當原子數比為In:Zn:O=P:U:R時，滿足R>1.5P+U的關係。藉由增加In的量，可以提高電晶體的遷移率。
另外，作為氧化物半導體，可以使用由InMO3(ZnO)m(m是大於0的數)表示的材料。InMO3(ZnO)m的M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。
例如，可以使用其原子數比為In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，也可以使用其原子數比為In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、閾值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
例如，使用In-Sn-Zn類氧化物可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度來提高遷移率。
在此，例如In、Ga、Zn的原子數比為In:Ga:Zn=a:b:c(a+b+c=1)的氧化物的組成在原子數比為In:Ga:Zn=A:B:C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態，r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體既可以為單晶又可以為非單晶。在後一種的情況下，可以為非晶或多晶。另外，也可以利用在非晶體中含有具有結晶性的部分的結構或非非晶結構。
非晶態的氧化物半導體可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體形成電晶體時，可以減小介面散射而較容易實現較高的遷移率。
另外，當利用具有結晶性的氧化物半導體時，可以進一步減小塊內缺陷，並藉由提高表面的平坦性可以獲得比非晶態的氧化物半導體更高的遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體。具體來說，較佳在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
在此，Ra是為了可以應用於面而將在JIS B0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下數式定義。
另外，在上述式中，S0表示測定面(由座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)表示的四個點圍繞的長方形的區域)的面積，Z0表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以評價Ra。
另外，藉由上述製造方法得到的第一結晶氧化物半導體層及第二結晶氧化物半導體層具有c軸對準。但是，第一結晶氧化物半導體層及第二結晶氧化物半導體層具有既不是單晶結構，又不是非晶結構的結構，包括含有具有c軸對準的結晶(C Axis Aligned Crystal：也稱為CAAC)的氧化物。
從更廣義來理解，包含CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
當氧包含在CAAC中時，也可以用氮取代構成CAAC的氧的一部分。另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)對準。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而呈現對可見光的透明性或不透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在該氧化物中在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
接著，參照圖39A至圖41C詳細說明包括在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖39A至圖41C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。此外，在圖39A至圖39E中，由圓圈包圍的O表示四配位的O，由雙圈包圍的O表示三配位的O。
圖39A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖39A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖39A的上一半及下一半中分別具有三個四配位O。圖39A所示的小組的電荷為0。
圖39B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖39B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖39B所示的結構。圖39B所示的小組的電荷為0。
圖39C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖39C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖39C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖39C所示的小組的電荷為0。
圖39D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖39D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖39D所示的小組的電荷為+1。
圖39E示出包括兩個Zn的小組。在圖39E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖39E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖39A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，在金屬原子的上方向上接近的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此相同，在金屬原子的下方向接近的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為有助於小組之間的鍵的O為四配位，所以位於O的下方向上的靠近的金屬原子的個數和位於O的上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖40A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖40B示出由三個中組構成的大組。另外，圖40C示出從c軸方向上觀察圖40B的層結構時的原子排列。
在圖40A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以表示Sn的上一半及下一半分別具有三個四配位O。與此相同，在圖40A中，以表示In的上一半及下一半分別具有一個四配位O。與此相同，在圖40A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖40A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖39E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖40B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖41A示出構成In-Ga-Zn類的層結構的中組的模型圖。
在圖41A中，構成In-Ga-Zn類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖41B示出由三個中組構成的大組。另外，圖41C示出從c軸方向上觀察圖41B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖41A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
另外，不侷限於在第一結晶氧化物半導體層上形成第二結晶氧化物半導體層的雙層結構，也可以在形成第二結晶氧化物半導體層之後，反復進行用來形成第三結晶氧化物半導體層的成膜和加熱處理的步驟，形成三層以上的疊層結構。
藉由將使用氧化物半導體層453那樣的第一結晶氧化物半導體層和第二結晶氧化物半導體層的疊層用於電晶體，可以實現具有穩定的電特性且可靠性高的電晶體。
在此，除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式表示其關係。
在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲電流Id可以由下述算式表示。
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電壓。當用Vg除上述算式的兩邊，且對兩邊取對數時，成為下述算式。
算式8的右邊是Vg的函數。由上述算式可知，可以根據以縱軸為1n(Id/Vg)並以橫軸為1/Vg來標繪出測量值而得到的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In:Sn:Zn=1:1:1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據藉由算式5及算式6可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為40cm2/Vs左右。但是，可以預測沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1可以由下述算式表示。
在此，D是閘極方向上的電場，且B、1是常數。B及1可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，1=10nm(介面散射到達的深度)。可知當D增加(即，閘電壓增高)時，算式9的第二項也增加，所以遷移率μ1降低。
圖42示出計算一種電晶體的遷移率μ2而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5電子伏特，將源極的功函數設定為4.6電子伏特，並且將汲極的功函數設定為4.6電子伏特。另外，將閘極絕緣層的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道幅度都為10μm，而汲電壓Vd為0.1V。
如圖42所示，雖然當閘電壓為1V多時遷移率示出100cm2/Vs以上的峰值，但是當閘電壓更高時，介面散亂變大，並遷移率降低。另外，為了降低介面散亂，較佳在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
圖43A至圖45C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。另外，圖46A和圖46B示出用於計算的電晶體的剖面結構。圖46A和圖46B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區703a及半導體區703c。半導體區703a及半導體區703c的電阻率為2×10-3Ωcm。
圖46A所示的電晶體形成在基底絕緣層701和以埋入在基底絕緣層701中的方式形成的由氧化鋁形成的埋入絕緣物702上。電晶體包括半導體區703a、半導體區703c、夾在它們之間且成為通道形成區的本質半導體區703b、閘極705。閘極705的幅度為33nm。
在閘極705和半導體區703b之間具有閘極絕緣層704，在閘極705的雙側面具有側壁絕緣物706a及側壁絕緣物706b，並且在閘極705的上部具有用來防止閘極705與其他佈線的短路的絕緣物707。側壁絕緣物的幅度為5nm。另外，以接觸於半導體區703a及半導體區703c的方式具有源極層708a及汲極層708b。另外，該電晶體的通道幅度為40nm。
圖46B所示的電晶體與圖46A所示的電晶體的相同之處為：形成在基底絕緣層701和由氧化鋁形成的埋入絕緣物702上；並且包括半導體區703a、半導體區703c、夾在它們之間的本質半導體區703b、幅度為33nm的閘極705、閘極絕緣層704、側壁絕緣物706a及側壁絕緣物706b、絕緣物707以及源極層708a及汲極層708b。
圖46A所示的電晶體與圖46B所示的電晶體的不同之處為側壁絕緣物706a及側壁絕緣物706b下的半導體區的導電型。在圖46A所示的電晶體中側壁絕緣物706a及側壁絕緣物706b下的半導體區為呈現n+導電型的半導體區703a及半導體區703c，而在圖46B所示的電晶體中側壁絕緣物706a及側壁絕緣物706b下的半導體區為本質的半導體區703b。換言之，在圖46B所示的半導體層中具有既不與半導體區半導體區703a(半導體區703c)重疊也不與閘極705重疊的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其幅度稱為偏置長度。如圖式所示，偏置長度與側壁絕緣物706a(側壁絕緣物706b)的幅度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖43A至圖43C示出圖46A所示的結構的電晶體的汲電流(Id，實線)及遷移率(μ，虛線)的閘電壓(Vg，閘極與源極的電位差)依賴性。將汲電壓(汲極與源極的電位差)設定為+1V來計算汲電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。
圖43A為閘極絕緣層的厚度為15nm時的圖，圖43B為閘極絕緣層的厚度為10nm時的圖，並且圖43C為閘極絕緣層的厚度為5nm時的圖。閘極絕緣層越薄，尤其是截止狀態下的汲電流Id(截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲電流Id(導通電流)沒有顯著的變化。可知當閘電壓為1V前後時汲電流超過10μA。
圖44A至圖44C示出在圖46B所示的結構的電晶體中當偏置長度Loff為5nm時的汲電流Id(實線)及遷移率μ(虛線)的閘電壓Vg依賴性。將汲電壓設定為+1V來計算汲電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。圖44A為閘極絕緣層的厚度為15nm時的圖，圖44B為閘極絕緣層的厚度為10nm時的圖，並且圖44C為閘極絕緣層的厚度為5nm時的圖。
另外，圖45A至圖45C示出在圖46B所示的結構的電晶體中當偏置長度Loff為15nm時的汲電流Id(實線)及遷移率μ(虛線)的閘電壓依賴性。將汲電壓設定為+1V來計算汲電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。圖45A為閘極絕緣層的厚度為15nm時的圖，圖45B為閘極絕緣層的厚度為10nm時的圖，並且圖45C為閘極絕緣層的厚度為5nm時的圖。
無論在圖44A至圖44C中還是在圖45A至圖45C中，都是閘極絕緣層越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖43A至圖43C中遷移率μ的峰值為80cm2/Vs左右，而在圖44A至圖44C中遷移率μ的峰值為60cm2/Vs左右，且在圖45A至圖45C中遷移率μ的峰值為40cm2/Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。另外，可知當閘電壓為1V前後時汲電流超過10μA。
接著，將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體層之後進行熱處理來可以得到良好的特性。另外，主要成分是指占組成比5atomic%以上的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體層之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的閾值電壓向正方向漂移來可以實現常關閉化。
例如，圖49A至圖49C示出使用以In、Sn、Zn為主要成分且通道長度L為3μm且通道寬度W為10μm的氧化物半導體層以及厚度為100nm的閘極絕緣層的電晶體的特性。另外，Vd為10V。
圖49A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體層時的電晶體特性。此時場效應遷移率峰為18.8cm2/Vsec。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體層，可以提高場效應遷移率。圖49B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體層時的電晶體特性，此時的場效應遷移率峰為32.2cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體層之後進行熱處理，可以進一步提高場效應遷移率。圖49C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體層之後進行650℃的熱處理時的電晶體特性。此時場效應遷移率峰為34.5cm2/Vsec。
藉由意圖性地加熱基板，可以期待降低濺射成膜中的水分被引入到氧化物半導體層中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體層中釋放而去除氫、羥基或水分，如上述那樣可以提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化‧脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm2/Vsec的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常截止化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體層用作通道形成區的電晶體有閾值電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體層時，可以解決該閾值電壓的負漂移化的問題。換言之，閾值電壓向電晶體成為常截止的方向漂移，並且從圖49A和圖49B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的比率來控制閾值電壓，作為組成比採用In:Sn:Zn=2:1:3來可以實現電晶體的常截止化。另外，藉由作為靶材的組成比採用In:Sn:Zn=2:1:3，可以獲得結晶性高的氧化物半導體層。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳設定為200℃以上，更佳地設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常截止化。
另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓‧應力的穩定性。例如，在2MV/cm，150℃且1小時施加的條件下，可以使漂移分別為小於±1.5V，較佳為小於±1.0V。
實際上，對在形成氧化物半導體層後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vds設定為10V，而對電晶體的Vg-Id特性進行測量。注意，Vds示出汲電壓(汲極和源極之間的電位差)。接著，將基板溫度設定為150℃，將Vds設定為0.1V。然後，以使施加到閘極絕緣層608的電場強度成為2MV/cm的方式將Vg設定為20V，一直保持該狀態1小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vds設定為10V，而進行電晶體的Vg-Id測量。將該測試稱為正BT測試。
與此相同，首先將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vds設定為0.1V。然後，以使施加到閘極絕緣層608的電場強度成為-2MV/cm的方式將Vg設定為-20V，一直保持該狀態1小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vds設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
圖50A示出樣品1的正BT測試的結果，而圖50B示出負BT測試的結果。另外，圖51A示出樣品2的正BT測試的結果，而圖51B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的閾值電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的閾值電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的閾值電壓變動都小，由此可知其可靠性高。
熱處理可以在氧氣圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氣圍中進行熱處理。藉由在首先進行脫水化‧脫氫化之後將氧添加到氧化物半導體膜，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體層中的方法。
雖然在氧化物半導體中及該氧化物半導體與接觸於該氧化物半導體的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充後面產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少在氧化物半導體的一部分中含有結晶，可以獲得更穩定的氧化物半導體層。例如，在使用組成比為In:Sn:Zn=1:1:1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體層中，藉由利用X線衍射(XRD:X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線衍射觀察到明確的衍射峰值。
實際進行In-Sn-Zn-O膜的XRD分析。作為XRD衍射，使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In:Sn:Zn=1:1:1[原子比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氣圍下進行1小時的加熱處理，然後不降低溫度地在氧氣圍下再進行1小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖54示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時對基板意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常截止化，並且藉由氧化物半導體被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流值。
圖55示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。明確而言，如圖55所示那樣，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18A/μm)以下，當85℃時設定為100zA/μm(1×10-19A/μm)以下，當室溫(27℃)時設定為1zA/μm(1×10-21A/μm)以下。較佳地，當125℃時可以將其設定為0.1aA/μm(1×10-19A/μm)以下，當85℃時設定為10zA/μm(1×10-20A/μm)以下，當室溫時設定為0.1zA/μm(1×10-22A/μm)以下。
當然，為了防止當形成氧化物半導體層時氫或水分混入到膜中，較佳充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，作為濺射氣體較佳使用其露點為-70℃以下的氣體。另外，較佳使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳形成原本就不含有水分的膜。
另外，在形成氧化物半導體層之後進行650℃的加熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov的一側為3μm(總計6μm)，dW為0μm。另外，將Vds設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的部分的寬度稱為Lov，並且將一對電極的從氧化物半導體層超出的部分的寬度稱為dW。
圖52示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖53A示出基板溫度與閾值電壓的關係，而圖53B示出基板溫度與場效應遷移率的關係。
根據圖53A可知基板溫度越高閾值電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下閾值電壓為0.38V至-1.08V。
此外，根據圖53B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為37.4cm2/Vs至33.4cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2/Vsec以上，較佳設定為40cm2/Vsec以上，更佳地設定為60cm2/Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘電壓為2.7V，汲電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混裝有使用氧化物半導體形成的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。
接著，參照圖47A和圖47B等對將In-Sn-Zn-O膜用於氧化物半導體層的電晶體的一個例子進行說明。
圖47A和圖47B是共面型的頂閘頂接觸結構的電晶體的俯視圖以及剖面圖。圖47A示出電晶體的俯視圖。另外，圖47B示出對應於圖47A的鏈式線A-B的剖面A-B。
圖47B所示的電晶體包括：基板750；設置在基板750上的基底絕緣層752；設置在基底絕緣層752附近的保護絕緣層754；設置在基底絕緣層752及保護絕緣層754上的具有高電阻區756a及低電阻區756b的氧化物半導體層756；設置在氧化物半導體層756上的閘極絕緣層758；以隔著閘極絕緣層758與氧化物半導體層756重疊的方式設置的閘極電極760；與閘極電極760的側面接觸地設置的側壁絕緣物762；至少與低電阻區756b接觸地設置的一對電極764；以至少覆蓋氧化物半導體層756、閘極電極760及一對電極764的方式設置的層間絕緣層766；以及以藉由設置在層間絕緣層766中的開口部至少與一對電極764中的一方連接的方式設置的佈線768。
另外，雖然未圖示，但是還可以包括覆蓋層間絕緣層766及佈線768地設置的保護層。藉由設置該保護層，可以降低因層間絕緣層766的表面傳導而產生的微小洩漏電流，而可以降低電晶體的截止電流。
接著，示出與上述不同的將In-Sn-Zn-O膜用於氧化物半導體層的電晶體的另一個例子。
圖48A和圖48B是示出在本實施例中製造的電晶體的結構的俯視圖以及剖面圖。圖48A是電晶體的俯視圖。另外，圖48B是對應於圖48A的鏈式線A-B的剖面圖。
圖48B所示的電晶體包括：基板600；設置在基板600上的基底絕緣層602；設置在基底絕緣層602上的氧化物半導體層606；與氧化物半導體層606接觸的一對電極614；設置在氧化物半導體層606及一對電極614上的閘極絕緣層608；以隔著閘極絕緣層608與氧化物半導體層606重疊的方式設置的閘極電極610；覆蓋閘極絕緣層608及閘極電極610地設置的層間絕緣層616；藉由設置在層間絕緣層616中的開口部與一對電極614連接的佈線618；以及以覆蓋層間絕緣層616及佈線618的方式設置的保護層620。
作為基板600使用玻璃基板，作為基底絕緣層602使用氧化矽膜，作為氧化物半導體層606使用In-Sn-Zn-O膜，作為一對電極614使用鎢膜，作為閘極絕緣層608使用氧化矽膜，作為閘極電極610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣層616使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護層620使用聚醯亞胺膜。
另外，在具有圖48A所示的結構的電晶體中，將閘極電極610與一對電極614重疊的寬度稱為Lov。同樣地，將從氧化物半導體層606超出的一對電極614稱為dW。
圖38A是示出利用上述鎖存電路的半導體裝置的一個例子的圖。圖38A所示的半導體裝置包括：配置有多個儲存單元的儲存單元陣列200；選擇儲存單元陣列200的特定行的行選擇電路201；選擇儲存單元陣列200的特定列的列選擇電路202；以及暫時保持由行選擇電路201及列選擇電路202選擇的多個儲存單元中的任一個的寫入資料或讀出資料的資料鎖存電路203。另外，資料鎖存電路203使用多個上述鎖存電路來構成。因此，可以縮小資料鎖存電路203的電路規模(減少電晶體的數量)。由此，可以縮小該半導體裝置的電路規模。
另外，在該半導體裝置中包括在儲存單元陣列200中的多個儲存單元可以利用使用氧化物半導體形成通道區的電晶體來構成。
圖38B是示出該儲存單元的具體例子的電路圖。圖38B所示的儲存單元包括：其閘極與寫入字線305電連接，且其源極和汲極中的一方與寫入位元線308電連接的電晶體301；其閘極與電晶體301的源極和汲極中的另一方電連接，其源極和汲極中的一方與讀出位元線307電連接，且其源極和汲極中的另一方與固定電位線309電連接的電晶體303；以及其一方的電極與電晶體301的源極和汲極中的另一方及電晶體303的閘極電連接，且其另一方的電極與讀出字線306電連接的電容元件304。另外，節點X是電晶體301的源極和汲極中的另一方、電晶體303的閘極以及電容元件304的一方的電極電連接的節點。另外，作為供給到固定電位線309的電位，可以應用接地電位(GND)或0(V)等。另外，電晶體301是使用氧化物半導體(OS)形成通道區的電晶體，但是對形成電晶體303的通道區的半導體材料沒有特別的限制。
在圖38B所示的儲存單元中，可以根據節點X的電位控制電晶體303的開關。再者，可以根據與讀出字線306的電容耦合控制節點X的電位。因此，圖38B所示的儲存單元可以儲存多值的資訊。就是說，藉由在讀出字線306的電位不同的多個條件下辨別電晶體303的狀態(導通狀態或截止狀態)，即使使節點X的電位多值化也可以進行讀出。另外，藉由辨別使用電晶體303構成的分頻電路的輸出信號，可以進行該讀出。另外，圖38B所示的儲存單元可以用作保持二值的資訊的儲存單元。
圖38C是示出與圖38B不同的儲存單元的具體例子的電路圖。圖38C所示的儲存單元是配置在一列的n個儲存單元中的一個。儲存單元包括：其閘極與寫入字線314電連接，且其源極和汲極中的一方與位元線315電連接的電晶體311；其閘極與電晶體311的源極和汲極中的另一方電連接的電晶體312；以及其一方的電極與電晶體311的源極和汲極中的另一方以及電晶體312的閘極電連接，且其另一方的電極與讀出字線316電連接的電容元件313。另外，第k(k是2以上且小於n的自然數)儲存單元所具有的電晶體312的源極和汲極中的一方與第k-1儲存單元所具有的電晶體312的源極和汲極中的另一方電連接，且源極和汲極中的另一方與第k+1儲存單元所具有的電晶體312的源極和汲極中的一方電連接。此外，第一儲存單元所具有的電晶體312的源極和汲極中的一方用作輸出端子。另外，第n儲存單元所具有的電晶體312的源極和汲極中的另一方接地。此外，節點Y是電晶體311的源極和汲極中的另一方、電晶體312的閘極以及電容元件313的一方的電極電連接的節點。另外，該儲存單元所具有的電晶體311是使用氧化物半導體(OS)形成通道區的電晶體，但是對形成該儲存單元所具有的電晶體312的通道區的半導體材料沒有特別的限制。
在圖38C所示的儲存單元中，可以根據節點Y的電位控制電晶體312的開關。再者，可以根據與讀出字線316的電容耦合控制節點Y的電位。另外，在包括圖38C所示的儲存單元的半導體裝置中，當對保持在配置在一列的n個儲存單元中的任一個中的資料進行讀出時，將該儲存單元以外的n-1個儲存單元的讀出字線316的電位上升到高電平。由此，該儲存單元以外的n-1個儲存單元所具有的電晶體312成為導通狀態。因此，該儲存單元所具有的電晶體312的源極和汲極中的一方與輸出端子電連接，源極和汲極中的另一方接地。在此，藉由辨別該儲存單元所具有的電晶體312的狀態(導通狀態或截止狀態)，可以獲得資料。具體地，藉由使用該儲存單元所具有的電晶體312構成分頻電路，並辨別該分頻電路的輸出信號等，可以獲得資料。另外，當在圖38C所示的儲存單元中辨別多值的資料時，需要在讀出字線316的電位不同的多個條件下辨別電晶體312的狀態(導通狀態或截止狀態)。另外，圖38C所示的儲存單元可以用作保持二值的資訊的儲存單元。
圖38B和圖38C所示的儲存單元是在與使用氧化物半導體形成通道區的電晶體的源極和汲極中的另一方電連接，並藉由該電晶體成為截止狀態而成為浮動狀態的節點中保持資料的儲存單元。如上所述，使用氧化物半導體形成通道區的電晶體的截止電流(洩漏電流)的值極低。因此，該儲存單元是優越於保持特性的儲存單元。另外，可以藉由與資料鎖存電路203相同的製程在同一基板上製造包括該儲存單元的儲存單元陣列200。因此，可以減少該半導體裝置的製造製程。結果，可以實現製造成本的降低、良率的提高等。
10．．．電晶體
11．．．節點
20．．．反相器
21．．．電晶體
22．．．電晶體
30．．．OR門
31．．．電晶體
40．．．反相器
41．．．反相器
42．．．電晶體
43．．．電晶體
50．．．基板
51．．．基底層
52．．．閘極層
53．．．閘極絕緣層
54．．．氧化物半導體層
55a．．．源極層
55b．．．汲極層
56．．．保護絕緣層
57．．．平坦化絕緣層
58a．．．導電層
58b．．．導電層
60．．．NAND門
61．．．電晶體
70．．．NAND門
71．．．NAND門
72．．．反相器
73．．．反相器
74．．．電晶體
75．．．電晶體
76．．．反相器
80．．．NAND門
81．．．NAND門
82．．．反相器
83．．．反相器
84．．．電晶體
85．．．電晶體
90．．．NAND門
91．．．NAND門
92．．．NAND門
93．．．電晶體
99．．．電晶體
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件分離絕緣層
108．．．閘極絕緣層
110．．．閘極層
112．．．絕緣層
114a．．．雜質區
114b．．．雜質區
116．．．通道區
118．．．側壁絕緣層
120a．．．高濃度雜質區
120b．．．高濃度雜質區
122．．．金屬層
124a．．．金屬化合物區
124b．．．金屬化合物區
126．．．層間絕緣層
128．．．層間絕緣層
130a．．．源極層
130b．．．汲極層
132．．．絕緣層
134．．．導電層
136a．．．電極層
136b．．．電極層
136d．．．閘極層
138．．．閘極絕緣層
140．．．氧化物半導體層
142a．．．源極層
142b．．．汲極層
144．．．保護絕緣層
146．．．層間絕緣層
148．．．導電層
150a．．．電極層
150b．．．電極層
150d．．．電極層
150e．．．電極層
152．．．絕緣層
154a．．．電極層
154b．．．電極層
154d．．．電極層
160．．．電晶體
162a．．．氧化物導電層
162b．．．氧化物導電層
164．．．電晶體
200．．．儲存單元陣列
201．．．行選擇電路
202．．．列選擇電路
203．．．資料鎖存電路
301．．．電晶體
303．．．電晶體
304．．．電容元件
305．．．寫入字線
306．．．讀出字線
307．．．讀出位元線
308．．．寫入位元線
309．．．固定電位線
311．．．電晶體
312．．．電晶體
313．．．電容元件
314．．．寫入字線
315．．．位元線
316．．．讀出字線
400．．．絕緣層
437．．．絕緣層
450a．．．結晶氧化物半導體層
450b．．．結晶氧化物半導體層
453．．．氧化物半導體層
600．．．基板
602．．．基底絕緣層
606．．．氧化物半導體層
608．．．閘極絕緣層
610．．．閘極電極
614．．．電極
616．．．層間絕緣層
618．．．佈線
620．．．保護層
701．．．基底絕緣層
702．．．絕緣物
703a．．．半導體區
703b．．．半導體區
703c．．．半導體區
704．．．閘極絕緣層
705．．．閘極
706a．．．側壁絕緣物
706b．．．側壁絕緣物
707．．．絕緣物
708a．．．源極
708b．．．汲極
750．．．基板
752．．．基地絕緣層
754．．．保護絕緣層
756．．．氧化物半導體層
756a．．．高電阻區
756b．．．低電阻區
758．．．閘極絕緣層
760．．．閘極電極
762．．．側壁絕緣物
764．．．電極
766．．．層間絕緣層
768．．．佈線
801．．．測量系統
811．．．電晶體
812．．．電晶體
813．．．電容元件
814．．．電晶體
815．．．電晶體
在圖式中：
圖1是示出本發明的一個方式的鎖存電路的圖；
圖2A至圖2H是示出電晶體的製造方法的一個例子的圖；
圖3A至圖3C是用來說明電晶體的截止電流的測量方法的圖；
圖4A和圖4B是示出電晶體的特性的圖；
圖5是示出電晶體的特性的圖；
圖6是示出電晶體的特性的圖；
圖7是示出電晶體的特性的圖；
圖8是示出電晶體的特性的圖；
圖9A是示出SR鎖存電路的具體例子的電路圖，圖9B是示出SR鎖存電路的真值表的圖；
圖10是示出三種電晶體的Vg-Id特性的圖；
圖11A是示出圖9A所示的電路的輸入到S端子及R端子的電位的圖，圖11B是示出圖9A所示的電路的從Q端子輸出的電位的圖；
圖12A是示出SR鎖存電路的具體例子的電路圖，圖12B是示出SR鎖存電路的真值表的圖；
圖13A是示出圖12A所示的電路的輸入到S端子及R端子的電位的圖，圖13B是示出圖12A所示的電路的從Q端子輸出的電位的圖；
圖14A是示出/SR鎖存電路的具體例子的電路圖，圖14B是示出/SR鎖存電路的真值表的圖；
圖15A是示出圖14A所示的電路的輸入到/S端子及/R端子的電位的圖，圖15B是示出圖14A所示的電路的從Q端子輸出的電位的圖；
圖16A是示出/SR鎖存電路的具體例子的電路圖，圖16B是示出/SR鎖存電路的真值表的圖；
圖17A是示出圖16A所示的電路的輸入到/S端子及/R端子的電位的圖，圖17B是示出圖16A所示的電路的從Q端子輸出的電位的圖；
圖18A是示出JK鎖存電路的具體例子的電路圖，圖18B是示出JK鎖存電路的真值表的圖；
圖19A是示出圖18A所示的電路的輸入到J端子、K端子及CK端子的電位的圖，圖19B是示出圖18A所示的電路的從Q端子輸出的電位的圖；
圖20A是示出門控SR鎖存電路的具體例子的電路圖，圖20B是示出門控SR鎖存電路的真值表的圖；
圖21A是示出圖20A所示的電路的輸入到S端子、R端子及E端子的電位的圖，圖21B是示出圖20A所示的電路的從Q端子輸出的電位的圖；
圖22A是示出門控SR鎖存電路的具體例子的電路圖，圖22B是示出門控SR鎖存電路的真值表的圖；
圖23A是示出圖22A所示的電路的輸入到S端子、R端子及E端子的電位的圖，圖23B是示出圖22A所示的電路的從Q端子輸出的電位的圖；
圖24A是示出D鎖存電路的具體例子的圖，圖24B是示出D鎖存電路的真值表的圖；
圖25A是示出圖24A所示的電路的輸入到D端子及E端子的電位的圖，圖25B是示出圖24A所示的電路的從Q端子輸出的電位的圖；
圖26A是示出現有的SR鎖存電路的圖，圖26B是示出SR鎖存電路的真值表的圖，圖26C是示出現有的/SR鎖存電路的圖，圖26D是示出/SR鎖存電路的真值表的圖，圖26E是示出現有的JK鎖存電路的圖，圖26F是示出JK鎖存電路的真值表的圖，圖26G是示出現有的門控SR鎖存電路的圖，圖26H是示出門控SR鎖存電路的真值表的圖，圖26I是示出現有的D鎖存電路的圖，圖26J是示出D鎖存電路的真值表的圖；
圖27是示出電晶體的具體例子的圖；
圖28A至圖28H是示出電晶體的具體製造製程的一個例子的圖；
圖29A至圖29G是示出電晶體的具體製造製程的一個例子的圖；
圖30A至圖30D是示出電晶體的具體製造製程的一個例子的圖；
圖31是示出電晶體的變形例子的圖；
圖32A和圖32B是示出電晶體的變形例子的圖；
圖33A和圖33B是示出電晶體的變形例子的圖；
圖34A和圖34B是示出電晶體的變形例子的圖；
圖35是示出電晶體的變形例子的圖；
圖36是示出電晶體的變形例子的圖；
圖37A至圖37C是示出氧化物半導體層的製造製程的變形例子的圖；
圖38A是示出半導體裝置的結構例子的圖，圖38B是示出儲存單元的具體例子的圖，圖38C是示出儲存單元的具體例子的圖；
圖39A至圖39E是說明氧化物材料的結晶結構的圖；
圖40A至圖40C是說明氧化物材料的結晶結構的圖；
圖41A至圖41C是說明氧化物材料的結晶結構的圖；
圖42是說明藉由計算獲得的遷移率的閘極電壓依賴性的圖；
圖43A至圖43C是說明藉由計算獲得的汲電流和遷移率的閘極電壓依賴性的圖；
圖44A至圖44C是說明藉由計算獲得的汲電流和遷移率的閘極電壓依賴性的圖；
圖45A至圖45C是說明藉由計算獲得的汲電流和遷移率的閘極電壓依賴性的圖；
圖46A和圖46B是說明用於計算的電晶體的剖面結構的圖；
圖47A和圖47B是本發明的一個方式的電晶體的俯視圖及剖面圖；
圖48A和圖48B是示出對應於樣品1至樣品6的電晶體的結構的俯視圖及剖面圖；
圖49A至圖49C是示出樣品3及樣品4的電晶體的Vg-Id特性及場效應遷移率的圖；
圖50A和圖50B是示出樣品1的電晶體的BT試驗前後的Vg-Id特性及場效應遷移率的圖；
圖51A和圖51B是示出樣品4的電晶體的BT試驗前後的Vg-Id特性及場效應遷移率的圖；
圖52是示出根據樣品4的電晶體的測定溫度的Vg-Id特性及場效應遷移率的圖；
圖53A和圖53B是示出樣品4的電晶體的閾值電壓及場效應遷移率與基板溫度之間的關係的圖；
圖54是示出In-Sn-Zn-O膜的XRD光譜的圖；
圖55是示出使用In-Sn-Zn-O膜的電晶體的截止電流的圖。
20．．．反相器
21．．．電晶體
22．．．電晶體
OS．．．氧化物半導體
Claims (18)
- 一種包括鎖存電路的半導體裝置，該鎖存電路包括反相器、第一電晶體、第二電晶體以及節點，其中，該第一電晶體的閘極與該反相器的輸入端子電連接，其中，該第一電晶體的源極和汲極中的一方與該節點電連接，其中，該第一電晶體的該源極和該汲極中的另一方與該第二電晶體的閘極電連接，其中，該第二電晶體的源極和汲極中的一方與該反相器的輸出端子電連接，其中，該第二電晶體的該源極和該汲極中的另一方與該節點電連接，以及其中，氧化物半導體包含在該第一電晶體和該第二電晶體的每一個中的通道形成區中。
- 一種包括鎖存電路的半導體裝置，該鎖存電路包括第一反相器、第二反相器、第一電晶體、第二電晶體以及節點，其中，該第一電晶體的閘極與該第一反相器的輸出端子電連接，其中，該第一電晶體的源極和汲極中的一方與該節點電連接，其中，該第一電晶體的該源極和該汲極中的另一方與該第二反相器的輸入端子電連接， 其中，該第二電晶體的閘極與該第二反相器的輸出端子電連接，其中，該第二電晶體的源極和汲極中的一方與該第一反相器的該輸出端子電連接，其中，該第二電晶體的該源極和該汲極中的另一方與該節點電連接，以及其中，氧化物半導體包含在該第一電晶體和該第二電晶體的每一個中的通道形成區中。
- 根據申請專利範圍第1或2項之半導體裝置，其中當該第一電晶體和該第二電晶體成為截止狀態時，該節點成為浮動狀態。
- 根據申請專利範圍第1或2項之半導體裝置，其中該第一電晶體的導電型與該第二電晶體的導電型相同。
- 根據申請專利範圍第2項之半導體裝置，其中當輸入到該第一反相器和該第二反相器的每個信號具有邏輯“1”時，該節點成為浮動狀態。
- 根據申請專利範圍第2項之半導體裝置，還包括第一NAND閘和第二NAND閘，其中，該第一NAND閘和該第二NAND閘的每一個包括第一輸入端子和第二輸入端子，其中，該第一NAND閘的輸出端子與該第一反相器的輸入端子電連接，其中，該第二NAND閘的輸出端子與該第二反相器的該輸入端子電連接，以及 其中，該第一NAND閘的該第一輸入端子與該第二NAND閘的該第一輸入端子電連接。
- 根據申請專利範圍第6項之半導體裝置，其中，當輸入到該第一NAND閘的該第二輸入端子和該第二NAND閘的該第二輸入端子的每個信號具有邏輯“0”時，或者當輸入到該第一NAND閘的該第一輸入端子和該第二NAND閘的該第一輸入端子的信號具有邏輯“0”時，該節點成為浮動狀態。
- 根據申請專利範圍第6項之半導體裝置，還包括第三反相器，其中，該第一NAND閘和該第二NAND閘的每一個還包括第三輸入端子，其中，該第三反相器的輸入端子與該節點和該第二NAND閘的該第三輸入端子電連接，以及其中，該第三反相器的輸出端子與該第一NAND閘的該第三輸入端子電連接。
- 根據申請專利範圍第8項之半導體裝置，其中，當輸入到該第一NAND閘的該第二輸入端子和該第二NAND閘的該第二輸入端子的每個信號具有邏輯“0”時，或者當輸入到該第一NAND閘的該第一輸入端子和該第二NAND閘的該第一輸入端子的信號具有邏輯“0”時，該節點成為浮動狀態。
- 根據申請專利範圍第2項之半導體裝置，其中，該第一反相器包括第三電晶體，以及 其中，該第一電晶體和該第二電晶體位在該第三電晶體上。
- 根據申請專利範圍第2項之半導體裝置，其中，該第一反相器包括第三電晶體，其中，該第一電晶體和該第二電晶體位在該第三電晶體上，以及其中，該第三電晶體的通道形成區包括矽。
- 根據申請專利範圍第2項之半導體裝置，其中，該第一反相器包括第三電晶體，該第三電晶體的通道形成區包括在半導體基板中，以及其中，該第一電晶體和該第二電晶體位在該第三電晶體上。
- 根據申請專利範圍第2項之半導體裝置，其中，該第一反相器包括第三電晶體，該第三電晶體的通道形成區包括在半導體基板中，其中，該第一電晶體和該第二電晶體位在該第三電晶體上方，以及其中，該半導體基板是單晶半導體基板，多晶半導體基板，化合物半導體基板，或SOI基板。
- 一種包括鎖存電路的半導體裝置，該鎖存電路包括電晶體、OR閘以及節點，其中，該OR閘具有第一輸入端子和第二輸入端子，其中，該電晶體的閘極與該OR閘的輸出端子電連接， 其中，該電晶體的源極和汲極中的一方與該節點電連接，其中，該電晶體的該源極和該汲極中的另一方與該第一輸入端子電連接，以及其中，氧化物半導體包含在該電晶體中的通道形成區中。
- 根據申請專利範圍第14項之半導體裝置，其中當該電晶體成為截止狀態時，該節點成為浮動狀態。
- 一種包括鎖存電路的半導體裝置，該鎖存電路包括電晶體、第一NAND閘、第二NAND閘、第三NAND閘以及節點，其中，該第一NAND閘、該第二NAND閘以及該第三NAND閘的每一個包括第一輸入端子和第二輸入端子，其中，該電晶體的閘極與該第一NAND閘的輸出端子電連接，其中，該電晶體的源極和汲極中的一方與該第一NAND閘的該第一輸入端子及該第二NAND閘的輸出端子電連接，其中，該電晶體的該源極和該汲極中的另一方與該節點電連接，其中，該第一NAND閘的該第二輸入端子與該第三NAND閘的輸出端子電連接，其中，該第二NAND閘的該第一輸入端子與該第三NAND閘的該第一輸入端子電連接，以及 其中，氧化物半導體包含在該電晶體中的通道形成區中。
- 根據申請專利範圍第16項之半導體裝置，其中當該電晶體成為截止狀態時，該節點成為浮動狀態。
- 根據申請專利範圍第16項之半導體裝置，其中，當輸入到該第二NAND閘的該第二輸入端子和該第三NAND閘的該第二輸入端子的每個信號具有邏輯“0”時，或者當輸入到該第二NAND閘的該第一輸入端子和該第三NAND閘的該第一輸入端子的信號具有邏輯“0”時，該節點成為浮動狀態。
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