TWI525682B - 半導體基板的再處理方法，再處理半導體基板的製造方法，以及ｓｏｉ基板的製造方法 - Google Patents

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Description

半導體基板的再處理方法，再處理半導體基板的製造方法，以及SOI基板的製造方法
所揭露發明之技術領域之一關於半導體基板之再處理方法。此外，所揭露發明關於利用半導體基板之再處理方法的再處理半導體基板之製造方法，及關於SOI(絕緣體上矽)基板之製造方法。
近年來，使用包括形成於絕緣表面上之薄單晶矽層的SOI(絕緣體上矽)基板之積體電路，已發展而取代使用成批矽晶圓者。形成於絕緣表面上之薄單晶矽層的特性使其可完全分離形成於積體電路中之電晶體。而且，由於可形成全空乏型電晶體，可體現具諸如高集成度、高速度驅動及低電力消耗之高附加價值之半導體積體電路。
有關SOI基板之製造方法，已知氫離子植入分離法。氫離子植入分離法為一種方法，藉此以下列方式獲得單晶矽層：植入氫離子之單晶矽基板(黏合基板)被黏合至具絕緣層插入基板之間的另一基板(底座基板)，且接著黏合基板經由熱處理而沿離子植入區被分離。基於上述氫離子植入分離法，可製造SOI基板，其中單晶矽層係提供於諸如玻璃基板之絕緣基板之上(例如，詳專利文獻1)。
[參考] [專利文獻]
[專利文獻1]
日本公開專利申請案No. 2004-87606
當使用氫離子植入分離法做為SOI基板之製造方法時，可從一黏合基板製造複數SOI基板；因而，存在一優點即可降低黏合基板製造SOI基板之成本。這是因為當與單晶矽層分離之黏合基板歷經再處理之處理時，已使用之黏合基板可再用於製造另一SOI基板。
此處，用於上述氫離子植入分離法之諸如單晶矽基板的黏合基板之周邊部，具有稱為邊緣滾降(E. R. O.)之區域，其係於黏合基板之製造程序中經由化學機械拋光(CMP)處理造成。此區域係於以拋光布拋光黏合基板邊緣時形成。黏合基板之邊緣滾降區具有曲面，及較黏合基板之中央區薄之厚度。
當SOI基板係經由氫離子植入分離法製造時，黏合基板及底座基板經由分子間作用力或範德華力(Van der Waals force)之機構而彼此黏合；因而，將黏合之表面需具有預定平面度。很自然的是，黏合基板及底座基板不在表面平面度不可靠的邊緣滾降區黏合。
因而，在與單晶矽層分離之黏合基板的區域中，其相應於上述邊緣滾降區，未分離之單晶矽區及未分離之絕緣層留下做為步階部。步階部成為黏合基板之再處理之處理階段中的問題。步階部與其他區域(適當執行黏合之區域)之間的高度差最大達數百奈米。然而，為經由以CMP法拋光黏合基板之表面而移除步階部，使得再處理基板可再次做為黏合基板而用於製造SOI基板，半導體層需移除約10 μm，因而再處理之次數及黏合基板的使用無法充分可靠。
而且，於SOI基板製造程序中以氫離子輻照之半導體區被留在具有步階部之黏合晶圓表面。晶體缺陷、空隙或氣泡因氫離子輻照而存在於半導體區中；因而，黏合基板之表面上存在許多凸出及凹陷。
鑑於上述問題，所揭露發明之實施例之目標為提供適於半導體基板之再處理方法。所揭露發明之實施例之另一目標為使用適於半導體基板之再處理方法而製造再處理半導體基板。所揭露發明之實施例之仍另一目標為使用再處理半導體基板製造SOI基板。
在所揭露發明之實施例中，使用一種方法移除步階部，藉此因離子輻照等造成之半導體區損壞可選擇地移除。而且，上述方法用於製造再處理半導體基板，並使用再處理半導體基板製造SOI基板。下列進行詳細描述。
所揭露發明之一實施例為半導體基板之再處理方法，包含以下步驟：於半導體基板上執行第一蝕刻處理，其中包括損壞半導體區及該損壞半導體區上之絕緣層的步階部存在於周邊部中，藉此絕緣層被移除；經由使用混合溶液在該半導體基板上執行第二蝕刻處理，該混合溶液包括氧化半導體基板中所包括半導體材料之物質，溶解氧化半導體材料之物質，及控制半導體材料之氧化速度及氧化半導體材料之溶解速度之物質，藉此損壞半導體區被選擇地移除並留下非損壞半導體區；及在第二蝕刻處理之後，於包括氫之大氣下執行加熱半導體基板之熱處理。
所揭露發明之另一實施例為半導體基板之再處理方法，包含以下步驟：於半導體基板上執行第一蝕刻處理，其中於部分半導體基板經由離子輻照及熱處理而被分離做為半導體層之後，包括損壞半導體區及該損壞半導體區之上之絕緣層的步階部被留在周邊部中，藉此絕緣層被移除；經由使用混合溶液在該半導體基板上執行第二蝕刻處理，該混合溶液包括氧化半導體基板中所包括半導體材料之物質，溶解氧化半導體材料之物質，及控制半導體材料之氧化速度及氧化半導體材料之溶解速度之物質，藉此損壞半導體區選擇地移除並留下非損壞半導體區；及在第二蝕刻處理之後，於包括氫之大氣下執行加熱半導體基板之熱處理。
所揭露發明之仍另一實施例為半導體基板之再處理方法，包含以下步驟：於半導體基板上執行第一蝕刻處理，其中於部分半導體基板經由離子輻照及熱處理而被分離做為半導體層之後，包括損壞半導體區及該損壞半導體區之上之絕緣層的步階部被留在周邊部中，及其中厚度較損壞半導體區為薄之損壞半導體區被留在由步階部環繞之區域中，藉此絕緣層被移除；經由使用混合溶液在該半導體基板上執行第二蝕刻處理，該混合溶液包括氧化半導體基板中所包括半導體材料之物質，溶解氧化半導體材料之物質，及控制半導體材料之氧化速度及氧化半導體材料之溶解速度之物質，藉此損壞半導體區選擇地移除並留下非損壞半導體區；及在第二蝕刻處理之後，於包括氫之大氣下執行加熱半導體基板之熱處理。
在第二蝕刻處理中，損壞半導體區相對於非損壞半導體區之蝕刻選擇率較佳地為2或更高。而且，於半導體基板之周邊部相對於半導體基板之中央部之蝕刻選擇率從2或更高降至低於2之後，第二蝕刻處理較佳地停止。
此外，離子輻照較佳地執行而無質量分離。而且，離子較佳地包括H3 +離子。
此外，至少一區域其中步階部之切面與半導體基板之背面之間的角度為0.5°或更小，較佳地經由第二蝕刻處理而被移除。
此外，較佳的是，硝酸被用做氧化半導體基板中所包括之半導體材料之物質，氫氟酸被用做溶解氧化半導體材料之物質，及乙酸被用做控制半導體材料之氧化速度及氧化半導體材料之溶解速度之物質。而且，較佳地使用一溶液，其中氫氟酸、硝酸及乙酸係以1：3：10或1：2：10之體積比混合。請注意，氫氟酸、硝酸及乙酸之濃度分別為50重量%、70重量%及97.7重量%。
經由上述方法，可由半導體基板製造再處理半導體基板。而且，可以下列方式製造SOI基板：經由任一上述方法製造之再處理半導體基板以離子輻照，使得形成脆化區，將再處理半導體基板與底座基板黏合並具絕緣層插入其間，及經由熱處理分離再處理半導體基板，使得半導體層形成於底座基板之上。
請注意，在本說明書等中，SOI基板係指一種基板其中半導體層形成於絕緣表面上，且不侷限於矽層設於絕緣層上之結構。例如，SOI基板可具有矽層直接形成於玻璃基板上之結構、碳化矽層形成於絕緣層上之結構等。
依據所揭露發明之實施例，可選擇地移除損壞半導體區並留下非損壞半導體區(或損壞程度低之半導體區)。因此，半導體基板的再處理之處理中移除的半導體量可充分降低，且再處理之次數及半導體基板之使用可充分可靠。
此外，在選擇地移除損壞半導體區之後，於包括氫之大氣下執行熱處理，使得可獲得具有有利平面度之再處理半導體基板。
而且，當經由上述半導體基板之再處理方法而製造再處理半導體基板時，再處理之處理中移除之半導體量可充分降低。因此，可降低再處理半導體基板之製造成本。
而且，當使用上述再處理半導體基板製造SOI基板時，可充分降低SOI基板之製造成本。
下列將參照圖式描述實施例及範例。請注意，本發明可以許多不同模式實施，且對於本技藝中技術熟練人士而言清楚的是，在不偏離本發明之精神及範圍下，模式及細節可以各式方式改變。因而，本發明不應解式微侷限於實施例及範例之描述。請注意，本說明書等中相同部分具有類似功能係標示相同編號，且其描述有時省略。
[實施例1]
在本實施例中，將參照圖1A至1D、圖2A及2B描述半導體基板之再處理方法。
圖1A描繪再處理之處理(半導體基板經此而與半導體層分離)之前半導體基板121之結構範例。步階部126存在於半導體基板121之周邊部中。步階部126包括絕緣層123、未分離之半導體區125及半導體區127。請注意，因SOI基板之製造程序中離子輻照處理等，未分離之半導體區125及半導體區127損壞，並包括許多晶體缺陷、空隙、氣泡等。尤其，半導體區127為一區域其中因離子輻照之損壞及脆化顯著。因而，未分離之半導體區125及半導體區127可總體稱為損壞半導體區。例如，若為單晶半導體基板，損壞半導體區係指一區域，部分區域包括晶體(晶體結構)中原子之排列紊亂、晶體缺陷、晶格變形等，此係由離子輻照等造成，同時單晶半導體區為一區域，其中晶體中原子為空間規律地排列。此外，非損壞半導體區係指單晶半導體區，其中晶體中原子為空間規律地排列，且其具有與未以離子輻照等之單晶半導體區相同品質。
上述步階部126包括半導體基板之所謂邊緣滾降(E. R. O.)區。邊緣滾降區是由半導體基板之表面處理(CMP處理)造成。由於半導體基板之邊緣滾降區具有較半導體基板之中央區為小的厚度，邊緣滾降區在SOI基板製造時並不執行黏合。結果，在半導體基板121之邊緣滾降區中步階部126留下。
請注意，除了步階部126外，以離子輻照之半導體區129亦存在於半導體基板121之區域中(尤其是邊緣滾降區上方環繞之區域)。在半導體層分離之後，半導體區129係以一種方式形成，即以離子輻照並於SOI基板之製造程序中形成之部分區域被留在半導體基板121中。
此處，相較於步階部126中半導體區(半導體區125及半導體區127)，半導體區129夠薄。而且，半導體區129經由離子輻照處理等而損壞，並包括許多晶體缺陷等。因而，半導體區129以及半導體區125和半導體區127可稱為損壞半導體區。
圖2A描繪示意圖，其中步階部126放大。步階部126包括相應於邊緣滾降區之區域及相應於倒角部之區域。在本實施例中，邊緣滾降區係指一組點，該處步階部126之表面的切面與參考面之間角度為0.5°或更小。此處，有關參考面，係使用平行於半導體基板之前表面或背面之平面。
另一方面，經由將距離基板末端0.2 mm之區域設定為倒角部，邊緣滾降區便可定義為倒角部內部，且其中不執行黏合。具體地，例如，距離基板末端0.2 mm至0.9 mm之區域可稱為邊緣滾降區。
請注意，倒角部並不影響底座基板與黏合基板之間的黏合；因而，倒角部之平面度無關乎基板再處理之處理。另一方面，邊緣滾降區附近對於底座基板與黏合基板之間的黏合有所影響。因而，再處理半導體基板有時不能用於SOI基板之製造程序，取決於邊緣滾降區之平面度。為此原因，移除邊緣滾降區之步階部126極為重要，使得於半導體基板再處理之處理中改進其平面度。
圖2B描繪示意圖，其中放大圖1A中所描繪之步階部128。請注意，因SOI基板之製造程序中離子之輻照處理等，未分離之半導體區125及半導體區127均損壞，並包括許多晶體缺陷、空隙、氣泡134等。虛線所環繞之區135顯示氣泡上半導體層及絕緣膜損壞之狀態。許多凸出及凹陷存在絕緣層123之表面上。
半導體基板再處理之處理包括至少用於移除絕緣層123之蝕刻處理(以下稱為第一蝕刻處理)、用於移除損壞半導體區之蝕刻處理(以下稱為第二蝕刻處理)、及第二蝕刻處理之後用於平面化半導體基板之熱處理。該些將於下列詳細描述。
首先，參照圖1A描述第一蝕刻處理。如上述，第一蝕刻處理為用於自半導體基板121移除絕緣層123之蝕刻處理。此處，絕緣層123可經由使用包含氫氟酸做為蝕刻劑之濕式蝕刻處理予以移除。有關包含氫氟酸之溶液，較佳地使用包含氫氟酸、氟化銨及表面活化劑(例如，產品名稱：LAL 500，Stella Chemifa Corporation製造)等混合溶液。該濕式蝕刻處理較佳地執行20秒至1200秒，例如約300秒。
由於濕式蝕刻處理可以半導體基板121浸泡於處理槽之溶液中的方式執行，一次可處理複數半導體基板121。因此，可提升再處理之處理的效率。而且，由於絕緣層123係經由第一蝕刻處理移除，並不需經由第二蝕刻處理移除，可縮短蝕刻時間。而且，由於半導體難以經由第一蝕刻處理蝕刻，可減少經由蝕刻而移除之半導體基板121的量，可提升再處理次數。
在第一蝕刻處理中，只要可移除絕緣層123，可使用乾式蝕刻處理。另一方面，濕式蝕刻處理及乾式蝕刻處理可組合使用。對乾式蝕刻處理而言，可使用平行板反應離子蝕刻(RIE)法、感應耦合電漿(ICP)蝕刻法等。
其次，參照圖1B描述第二蝕刻處理。在第二蝕刻處理中，損壞半導體區(即未分離之半導體區125及半導體區127)係包括於步階部126中，並選擇地移除以離子輻照之半導體區129。更具體地，使用混合溶液做為蝕刻劑執行濕式蝕刻處理，該混合溶液包括進行半導體材料氧化之物質、溶解氧化半導體材料之物質、及控制半導體材料之氧化速度及氧化半導體材料之溶解速度之物質。
在上述處理中，硝酸較佳地用於包括進行半導體材料氧化之物質的化學溶液。氫氟酸較佳地用於包括溶解氧化半導體材料之物質的化學溶液。乙酸較佳地用於包括控制半導體材料之氧化速度及氧化半導體材料之溶解速度之物質的化學溶液。蝕刻劑之成分較佳地設定如下：70重量%硝酸的體積較97.7重量%乙酸的體積大0.01倍並小於1倍，且較50重量%氫氟酸的體積大0.1倍並小於100倍，及50重量%氫氟酸的體積較97.7重量%乙酸的體積大0.01倍並小於0.5倍。例如，較佳的是，氫氟酸、硝酸及乙酸的體積比為1：3：10、1：2：10、1.5：3：10等。請注意，1：3：10之體積比表示為HF：HNO3：CH3COOH：H2O=2.05：3.29：11.55：7.42(分子之摩爾比)。對於其他分子之成分並無特別限制。蝕刻處理較佳地執行約1分鐘至20分鐘。例如，若氫氟酸、硝酸及乙酸之體積比為1：3：10，則蝕刻處理較佳地執行約2分鐘至4分鐘，若氫氟酸、硝酸及乙酸之體積比為1：2：10，則執行約6分鐘至12分鐘。而且，較佳的是，混合溶液之溫度為約10℃至30℃，例如22℃至23℃。
在上述使用比例的表示中，化學溶液或摩爾數各具有±10%的誤差範圍。例如，在氫氟酸、硝酸及乙酸的體積比為1：3：10之表示中，x：y：z(氫氟酸(x)、硝酸(y)及乙酸(z))可介於以下範圍：x=0.9至1.1、y=2.7至3.3及z=9至11。類似地，在氫氟酸、硝酸及乙酸的體積比為1：2：10之表示中，x：y：z(氫氟酸(x)、硝酸(y)及乙酸(z))可介於以下範圍：x=0.9至1.1、y=1.8至2.2及z=9至11。
因離子輻照造成之晶體缺陷、空隙、氣泡等存在於損壞半導體區中，而蝕刻劑輕易地滲透進入其中。因此，在損壞半導體區中，不僅從表面進行濕式蝕刻處理，亦從內部進行。具體地，蝕刻傾向於以垂直於基板平面表面之方向而形成且接著延伸之深孔的方式進行。換言之，在損壞半導體區中，相較於較低損壞半導體區或非損壞半導體區，蝕刻處理係以較高的蝕刻率進行。此處，「蝕刻率」意即每單位時間之蝕刻量(被蝕刻之量)。此外，「蝕刻選擇率」意即若兩不同層被蝕刻每一層之蝕刻率的比例。此外，較低損壞半導體區係指相較於未分離之半導體區125、半導體區127、以離子輻照之半導體區129等，損壞程度相對低之半導體區。
更具體地，損壞半導體區之蝕刻率為非損壞半導體區(或較低損壞半導體區)之蝕刻率的兩倍或更高。即，損壞半導體區相對於非損壞半導體區(或較低損壞半導體區)之蝕刻選擇率為2或更高。
以此方式，當使用包括進行半導體材料氧化之物質、溶解氧化半導體材料之物質、及控制半導體材料之氧化速度及氧化半導體材料之溶解速度之物質的混合溶液做為蝕刻劑，而執行濕式蝕刻處理時，損壞半導體區可選擇地移除。因此，可降低再處理之處理中移除之半導體的量，並可提升再處理及使用之次數。而且，經由濕式蝕刻處理，可一次處理複數半導體基板121；因而，可提升再處理之處理的效率。而且，由於可以短時間執行第二蝕刻處理，亦因此理由而可提升再處理之處理的效率。
請注意，步階部126中損壞半導體區(半導體區125及半導體區127)之厚度與其他區域中損壞半導體區(半導體區129)之厚度大為不同。因而，第二蝕刻處理期間，步階部126(周邊部)相對於其他區域(中央部)之蝕刻選擇率並不均勻。
具體說明描述如下。恰於第二蝕刻處理展開之後，於步階部126及其他區域實施損壞半導體區第一蝕刻；因而，蝕刻選擇率變成近似(具體地，約1)。在步階部126之外其他區域(半導體區129)中實施將移除之損壞半導體區蝕刻之後，較低損壞半導體區或非損壞半導體區便暴露於步階部126之外其他區域中；因而，較低損壞半導體區或非損壞半導體區之蝕刻率降低。因而，步階部126中損壞半導體區優先移除，且損壞半導體區相對於較低損壞半導體區或非損壞半導體區之蝕刻選擇率變高(具體地，2或更高)。在步階部126(半導體區125及半導體區127)中實施將移除之損壞半導體區蝕刻之後，較低損壞半導體區或非損壞半導體區亦暴露於步階部126中；因而，蝕刻選擇率再次變成近似(具體地，約1)。
以此方式，由於第二蝕刻處理期間蝕刻選擇率改變，考量蝕刻選擇率可停止蝕刻。例如，在損壞半導體區相對於較低損壞半導體區或非損壞半導體區之蝕刻選擇率降低至低於2之階段，經由停止蝕刻處理，可移除損壞導體區，同時降低經由第二蝕刻處理而移除之半導體的量。在此狀況下，可確定執行再處理之處理，且再處理之次數可充分可靠。請注意，蝕刻選擇率可為經由比較預定時間中(例如30秒或1分鐘)降低之厚度的量而獲得之值(差異值)，或經由比較瞬間降低之厚度的量而獲得之值(微分值)。
請注意，儘管此處未描繪，但當半導體層與半導體基板121分離時，步階部126會損壞或有時部分損壞。在此狀況下，蝕刻劑經由第一蝕刻處理及第二蝕刻處理而從損壞區滲透進入其周圍，且留在非損壞半導體區(或較低損壞半導體區)中之損壞半導體區被選擇地移除。
其次，在第二蝕刻處理之後，於半導體基板130上執行平面化處理，使得製造再處理半導體基板132(詳圖1D)。當第二蝕刻處理之後半導體基板130之表面未具有圖1C中所描繪之足夠平面度時，由於半導體基板130無法用於SOI基板之製造程序，便執行該處理。請注意，在本實施例中，描述經由第二蝕刻處理而完全移除半導體區129；然而，若半導體區129無法經由第二蝕刻處理而充分移除，較佳的是，經由下列所描述之平面化處理而一同移除剩餘之半導體區129。
有關平面化處理，半導體基板130於第二蝕刻處理之後，在氫氣下以大於或等於1100℃及小於或等於1300℃之溫度，歷經熱處理達大於或等於30分鐘及小於或等於240分鐘。
有關加熱裝置，可使用快速熱退火(RTA)設備、電阻加熱熔爐、微波加熱設備等。
請注意，熱處理可於氬氣或氫及氬之混合氣體以及氫氣下執行。例如，若使用氫及氬之混合氣體，可於氬氣下，其體積相對於被導入加熱熔爐之氣體為大於或等於90體積%及小於或等於100體積%，以大於或等於1100℃及小於或等於1300℃之溫度，執行熱處理達大於或等於30分鐘及小於或等於240分鐘。若熱處理是在氫及氬之混合氣體下執行，氫相對於被導入加熱熔爐之氣體的比例，較佳地可為例如4體積%。
請注意，熱處理之氣體不侷限於上述，可使用其他氣體，只要半導體基板130之表面於第二蝕刻處理之後，可在該氣體下被平面化。
請注意，在氫氣下之熱處理前後，可在氬氣或氧及氮之混合氣體下執行另一熱處理。由於半導體基板130中氧之向外擴散經由執行該熱處理而被促進，可降低存在於半導體基板130中晶格之間氧的濃度，並可抑制對於半導體基板之氧化感應堆疊缺陷(OSF)的產生。
請注意，儘管本實施例中描述至少熱處理執行做為平面化處理之範例，但不限於此，諸如CMP法之拋光處理可加以組合而執行平面化處理。拋光處理可於熱處理之後或之前執行。使用CMP法之拋光處理可執行一次或複數次。當執行複數次拋光處理時，例如，較佳的是，以高拋光率執行第一拋光，及接著以低拋光率執行修整拋光。在第一拋光，較佳地使用聚氨基甲酸乙酯拋光布，及研磨液之粒徑較佳地為120 nm至180 nm，例如約150 nm。在修整拋光，較佳地使用麂皮拋光布，及研磨液之粒徑較佳地為45 nm至75 nm，例如約60 nm。而且，當以不同拋光率執行複數次拋光處理時，半導體基板130可於短時間內平面化。
半導體基板130之表面經由熱處理而平面化；因而，可製造經平面化而具有0.2 nm或更低平均表面粗糙度(Ra)，較佳地為0.1 nm或更低之再處理半導體基板132(詳圖1D)。
如本實施例中之描述，在經由第一蝕刻處理而移除絕緣層之後，便使用包括進行半導體材料氧化之物質、溶解氧化半導體材料物質、及控制半導體材料之氧化速度及氧化半導體材料之溶解速度之物質的混合溶液，執行第二蝕刻處理，使得保留在半導體基板周圍之損壞半導體區可選擇地移除。因而，可降低移除之半導體的量，及可增加再處理之次數及半導體基板之使用。此外，於損壞半導體區被選擇地移除之後，於包括氫之大氣下執行熱處理，使得可獲得具有有利平面度之再處理半導體基板。
本實施例中所描述之結構可酌情與任何其他實施例中所描述之結構相組合。
(實施例2)
在本實施例之SOI基板的製造方法中，經由將與半導體基板(黏合基板)分離之半導體層黏合至底座基板，而製造SOI基板。與半導體層分離之半導體基板歷經再處理之處理，並再被用做黏合基板。以下將參照圖2A及2B、圖3A至3C、圖4A至4C、圖5A至5C及圖6之SOI基板的製造程序圖，描述本實施例之SOI基板的製造方法範例。
首先，描述半導體基板100中脆化區104之形成程序，以準備與底座基板120黏合。該程序關於半導體基板100之處理，並相應於圖6中程序A。
首先，準備半導體基板100(詳圖3A及圖6中步驟A-1)。有關半導體基板100，例如，可使用矽之單晶半導體基板或聚晶半導體基板等。市售矽基板之典型範例包括圓形矽基板，其為直徑5吋(125 mm)、直徑6吋(150 mm)、直徑8吋(200 mm)、直徑12吋(300 mm)及直徑16吋(400 mm)。而且，在矽基板之周邊部中，如圖2A中所描繪，存在倒角部以避免碎裂或開裂。請注意，基板之形狀不侷限於圓形，且亦可使用經處理而呈矩形之矽基板。下列描述用做半導體基板100之矩形單晶矽基板之範例。
請注意，半導體基板100之表面較佳地酌情使用硫酸/過氧化氫(SPM)、氫氧化銨/過氧化氫(APM)、鹽酸/過氧化氫(HPM)、稀氫氟酸(DHF)等予以清潔。而且，稀氫氟酸及臭氧水可交替用於清潔半導體基板100之表面。
在半導體基板100之表面清潔之後，絕緣層102形成於半導體基板100之上(詳圖3B及圖6中步驟A-2)。絕緣層102可使用單絕緣膜或包括複數絕緣膜之堆疊層予以形成。絕緣層102可使用包含矽做為成分之絕緣膜予以形成，諸如氧化矽膜、氮化矽膜、氮氧化矽膜或矽氮化物氧化物膜。在本實施例中，描述氧化矽膜用做絕緣層102之範例。
請注意，在本說明書等中，氮氧化矽膜意即包含較多氧原子及氮原子之膜，當使用盧瑟福背散射光譜學(RBS)及氫前向散射(HFS)執行測量時，所包含氧、氮、矽及氫之濃度範圍各為50原子%至70原子%、0.5原子%至15原子%、25原子%至35原子%及0.1原子%至10原子%。而且，矽氮化物氧化物膜意即包含較多氮原子及氧原子之膜，當使用RBS及HFS執行測量時，所包含氧、氮、矽及氫之濃度範圍各為5原子%至30原子%、20原子%至55原子%、25原子%至35原子%及10原子%至30原子%。請注意，當氮氧化矽膜或矽氮化物氧化物膜中所包含之總原子數定義為100原子%時，氮、氧、矽及氫之百分比均落於上述範圍內。
若氧化矽膜被用做絕緣層102，可以蒸汽沈積法形成絕緣層102，諸如使用矽烷及氧之混合氣體、四乙氧基矽烷(TEOS)及氧之混合氣體等之熱CVD法、電漿CVD法、大氣壓力CVD法或偏壓ECRCVD法。在此狀況下，絕緣層102之表面可經由氧電漿處理而予密實。
另一方面，可使用有機金屬矽烷氣體經由化學蒸汽沈積法而形成氧化矽膜，做為絕緣層102。對於有機金屬矽烷氣體而言，可使用含矽化合物，諸如四乙氧基矽烷(TEOS)(化學式：Si(OC2H5)4)、四甲基矽烷(TMS)(化學式：Si(CH3)4)、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(化學式：SiH(OC2H5)3)、或三二甲氨基矽烷(化學式：SiH(N(CH3)2)3)。
再另一方面，絕緣層102可使用經由進行半導體基板100氧化而獲得之氧化物膜而予形成。用於形成氧化物膜之熱氧化處理可為乾式氧化，其可在添加含鹵素氣體之氧化氣體下執行。有關含鹵素氣體，可使用選自HCl、HF、NF3、HBr、Cl2、ClF3、BCl3、F2、Br2等之一或複數類氣體。請注意，絕緣層102經形成而覆蓋圖3B中半導體基板100；然而，本實施例不侷限於本結構。若以CVD法等於半導體基板100之上形成絕緣層102，絕緣層102可僅形成於半導體基板100之一表面之上。
有關熱氧化膜之形成狀況範例，熱處理係於下列狀況下執行：高於或等於700℃及低於或等於1100℃(典型約950℃)，包含HCl之大氣，其相對於氧為0.5體積%至10體積%(較佳地為3體積%)之比率。處理時間可為0.1小時至6小時，較佳地為0.5小時至1小時。所形成之氧化物膜的厚度可設定介於10 nm至1100 nm之範圍(較佳地為50 nm至150 nm)，例如100 nm。
經由在包含鹵素元素之大氣的該等熱氧化處理，可移除外在雜質(例如Fe、Cr、Ni或Mo)之重金屬。
而且，包含諸如氯之鹵素元素的絕緣層102可用以吸收不利影響半導體基板100之雜質(例如，Na等之流動離子)。具體地，經由絕緣層102形成後執行之熱處理，半導體基板100中所包含之雜質被分離出絕緣層102，與鹵素原子(例如氯原子)反應，並被捕獲。因此，絕緣層102中被捕獲之雜質可被固定及避免污染半導體基板100。而且，當絕緣層102黏合至玻璃基板時，絕緣層102亦可做為用於固定諸如Na之玻璃中所包含之雜質的膜。
尤其，當半導體基板100之清潔不足，或當半導體基板100重複歷經再處理之處理及使用時，經由於包含鹵素之大氣下的熱處理，絕緣層102中包含諸如氯之鹵素，可有效移除半導體基板100之污染。
此外，氧化處理大氣中包含之鹵素元素終結半導體基板100表面上的缺陷；因而，可降低氧化物膜與半導體基板100之間接合處的局部位準密度。
絕緣層102中所包含之鹵素元素造成絕緣層102之變形。結果，絕緣層102之吸水率改進，且水的擴散率提升。即，當水存在於絕緣層102之表面時，存在於表面之水可被快速吸收並擴散進入絕緣層102。
此處，若使用諸如鹼金屬或鹼土金屬做為底座基板，包含雜質之玻璃基板便降低了半導體裝置之可靠度，絕緣層102較佳地包括至少一或更多膜，可避免底座基板中雜質擴散進入SOI基板之半導體層。該等膜之範例包括氮化矽膜、矽氮化物氧化物膜等。基於絕緣層102中所包括之該等膜，絕緣層102可做為阻隔膜(亦稱為阻擋膜)。
例如，氮化矽膜可使用矽烷及氨鹽基之混合氣體，以諸如電漿CVD法之蒸汽沈積法予以形成。此外，例如，矽氮化物氧化物膜可使用矽烷、氨及包含氧之化合物(例如氧、氧化亞氮、一氧化氮、二氧化氮等)之混合氣體，以諸如電漿CVD法之蒸汽沈積法予以形成。
例如，若具有單層結構之阻隔膜經形成做為絕緣層102，便可使用厚度大於或等於15 nm及小於或等於300 nm之氮化矽膜或矽氮化物氧化物膜，形成絕緣層102。
若雙層阻隔膜經形成做為絕緣層102，使用具高阻隔性質之絕緣膜形成上層。上層之絕緣膜可使用例如具15 nm至300 nm之厚度的氮化矽膜或矽氮化物氧化物膜形成。該些膜具有高阻擋效果以避免雜質擴散，但其內部壓力亦高。因而，有關與半導體基板100接觸之下層的絕緣膜，較佳地選擇具有釋放上層之絕緣膜壓力效果之膜。有關具釋放上層之絕緣膜壓力效果之絕緣膜，提供氧化矽膜、氮氧化矽膜、經由熱氧化半導體基板100而形成之熱氧化膜等。下層之絕緣膜厚度可大於或等於5 nm及小於或等於200 nm。
例如，為使絕緣層102做為阻隔膜，絕緣層102較佳地使用氧化矽膜與氮化矽膜、氮氧化矽膜與氮化矽膜、矽氧化物膜與矽氮化物氧化物膜、氮氧化矽膜與矽氮化物氧化物膜等用於上層與下層之組合而予形成。
其次，如箭頭所示，半導體基板100係以包含藉由通過絕緣層102之電場加速之離子的離子束輻照。因而，脆化區104係形成於距半導體基板100表面所需深度之區域中(詳圖3C及圖6中之步驟A-3)。脆化區104形成處之深度實質上與離子的平均滲透深度相同，可藉由離子束之加速能量及離子束之入射角度予以調整。此外，加速能量可經由加速電壓等予以調整。與半導體基板100分離之半導體層124的厚度，之後由脆化區104形成處之深度決定。脆化區104形成處之深度範圍可設定為例如距半導體基板100表面大於或等於10 nm及小於或等於500 nm，較佳地大於或等於50 nm及小於或等於200 nm；例如，深度較佳地距半導體基板100表面約100 nm。請注意，在本實施例中，離子輻照係於絕緣層102形成之後執行；然而，並不侷限於此，離子輻照可在絕緣層102形成之前執行。
脆化區104可經由離子摻雜處理而予形成。離子摻雜處理可以離子摻雜設備予以執行。離子摻雜設備之典型範例為非質量分離設備，藉此置於腔室中之物件以處理氣體激勵為電漿所產生之所有各種離子進行輻照。非質量分離設備為一種設備，藉此物件係以所有各種離子進行輻照，並無電漿中離子種類之質量分離。
離子摻雜設備的主要元件如下：腔室，其中置放物件；離子源，用以產生所需離子；及加速機構，用以加速用於輻照之離子。離子源包括氣體供應裝置，供應氣源以產生所需離子種類；及電極，用以激勵氣源而產生電漿。有關產生電漿之電極，使用電容耦合高頻放電電極、燈絲電極等。加速機構包括電極，諸如引出電極、加速電極、減速電極及接地電極；及電源，用以供應電力予該些電極。加速機構中所包括之該些電極具複數開口或縫隙，從離子源產生之離子透由此而被加速。請注意，離子摻雜設備之元件不侷限於上述，可視需要改變。
在本實施例中，描述以使用離子摻雜設備從氫氣產生之離子輻照半導體基板100之範例。諸如H2之含氫氣體被供應做為電漿氣源。氫氣被激勵而產生電漿，電漿中所包含之離子被加速且無質量分離，及以加速之離子輻照半導體基板100。
在上述離子輻照處理中，H3 +離子相對於從氫氣產生之離子種類(H+、H2 +及H3 +)的總量之百分比被設定為50%或更高。較佳地，H3 +離子的百分比被設定為80%或更高。這是因為電漿中H3 +離子之百分比提升使得半導體基板100可有效地以氫離子輻照。請注意，H3 +離子之質量為H+離子的三倍；因而，當於某深度執行一氫原子輻照時，H3 +離子之加速電壓可為H+離子的三倍。為此原因，可縮短離子輻照步驟所花費時間，並可改進生產率及產量。經由具有相同質量之離子輻照，可以集中方式於相同深度以離子輻照半導體基板100。
離子摻雜設備並不昂貴並可卓越地用於大區域處理。因而，經由以使用離子摻雜設備之H3 +離子輻照，可獲得諸如改進半導體特性、增加區域、降低成本及改進生產率等顯著大效果。
而且，脆化區104可經由使用離子植入設備之離子植入處理而予形成。離子植入設備為質量分離設備，藉此置於腔室之物件以經由氣源之電漿激勵產生的複數離子種類之質量分離的特定離子種類輻照。若使用離子植入設備，激勵氫氣或PH3所產生之H+離子、H2 +離子及H3 +離子經質量分離，並以任一該些離子輻照半導體基板100。
基於離子植入設備，可以一類離子輻照半導體基板100，並可以集中方式於相同深度以離子輻照半導體基板100。因而，輻照半導體基板100之離子的輪廓可成尖銳，且因而可輕易提升分離之半導體層的表面平面度。此外，離子植入設備較佳，由於其電極結構，所以重金屬污染極低，並因而可抑制半導體層特性惡化。
其次，清潔其上形成絕緣層102之半導體基板100。本清潔步驟可經由使用純水之紫外線清潔、使用純水及氮之雙液體噴射清潔等予以執行。紫外線清潔較佳地為兆赫紫外線清潔(超音波清潔)。在上述紫外線清潔或雙液體噴射清潔之後，半導體基板100可進一步以臭氧水清潔。經由以臭氧水清潔，可執行有機物質移除及表面活化處理，以改進絕緣層102表面之親水性。
絕緣層102之表面活化可經由以原子束或離子束輻照處理、紫外線處理、臭氧處理、電漿處理、以偏壓應用之電漿處理、或原子團處理取代以臭氧水清潔(詳圖6中步驟A-4)予以執行。若使用原子束或離子束，可使用惰性氣體中性原子束或氬等惰性氣體離子束。
此處，描述臭氧處理之範例。例如，臭氧處理可經由在包含氧之大氣下以紫外(UV)射線輻照，而於物件的表面上執行。以紫外線輻照之臭氧處理係在包含氧之大氣下執行，亦稱為UV臭氧處理、紫外線臭氧處理等。在包含氧之大氣下，執行以具有小於200 nm波長之紫外光及具有大於或等於200 nm波長之紫外光輻照，藉此可產生臭氧，及臭氧可產生單電鍵氧。此外，執行以具有小於180 nm波長之紫外光輻照，藉此可產生臭氧，及臭氧可產生單電鍵氧。
以下將描述在包含氧之大氣下，以具有小於200 nm波長之光及具有大於或等於200 nm波長之光執行輻照而發生之反應範例。
O2+hv1(λ1 nm)→O(3P)+O(3P)　(1)
O(3P)+O2→O3　(2)
O3+hv2(λ2 nm)→O(1D)+O2　(3)
在反應式(1)中，在包含氧(O2)之大氣下，經由以具有小於200 nm之波長(λ1 nm)的光(hv1)輻照，便產生接地狀態之氧原子(O(3P))。接著，在反應式(2)中，接地狀態之氧原子(O(3P))與氧(O2)彼此反應；因此，產生臭氧(O3)。接著，在反應式(3)中，在包含所產生之臭氧(O3)之大氣下，經由以具有大於或等於200 nm之波長(λ2 nm)的光(hv2)輻照，便產生激勵狀態之單電鍵氧O(1D)。在包含氧之大氣下，經由以具有小於200 nm之波長的紫外光輻照而產生臭氧，同時臭氧分解，且經由以具有大於或等於200 nm之波長的紫外光輻照而產生單電鍵氧。上述臭氧處理例如可在包含氧之大氣下，經由以低壓汞燈(λ1=185 nm、λ2=254 nm)輻照而予執行。
此外，描述在包含氧之大氣下，經由以具有小於180 nm之波長的光執行輻照所發生之反應的範例。
O2+hv3(λ3 nm)→O(1D)+O(3P)　(4)
O(3P)+O2→O3　(5)
O3+hv3(λ3 nm)→O(1D)+O2　(6)
在上述反應式(4)中，在包含氧(O2)之大氣下，經由以具有小於180 nm之波長(λ3 nm)的光(hv3)輻照，產生激勵狀態之單電鍵氧O(1D)及接地狀態之氧原子(O(3P))。其次，在反應式(5)中，接地狀態之氧原子(O(3P))及氧(O2)彼此反應；因此，產生臭氧(O3)。在反應式(6)中，在包含所產生之臭氧(O3)之大氣下，經由以具有小於180 nm之波長(λ3 nm)的光(hv3)輻照，產生激勵狀態之單電鍵氧及氧。在包含氧之大氣下，經由以具有小於180 nm之波長的紫外光輻照，產生臭氧，並經由分解臭氧或氧而產生單電鍵氧。上述臭氧處理例如可在包含氧之大氣下，經由以Xe準分子UV燈(λ3=172 nm)輻照而予執行。
附著至物件表面之有機物質的化學黏合，經由以具有小於200 nm之波長的光輻照而予分開，且附著至物件表面之有機物質或其化學黏合被分開之有機物質，可經由以臭氧或臭氧產生之單電鍵氧進行氧化分解而予移除。經由執行上述該等臭氧處理，可提升物件表面之親水性及純度，並可執行有利黏合。
在包含氧之大氣下，經由以紫外線執行輻照而產生臭氧。在移除附著至物件表面之有機物質方面，臭氧是有效的。此外，在移除附著至物件表面之有機物質方面，單電鍵氧係如同臭氧或甚至比臭氧更有效。臭氧及單電鍵氧為活性狀態之氧的範例，且總體稱為活性氧。如同基於上述反應式等之描述，由於存在產生單電鍵氧時產生臭氧之反應，及經由臭氧而產生單電鍵氧之反應，該等反應包括單電鍵氧之反應，此處為求便利稱為臭氧處理。
其次，描述將底座基板120黏合至半導體基板100之準備程序。本程序關於底座基板120之處理，並相應於圖6中程序B。
首先，準備底座基板120(詳圖6中步驟B-1)。有關底座基板120，可使用用於電子工業中的各類玻璃基板，諸如鋁矽酸鹽玻璃、鋇硼矽酸鹽玻璃或鋁硼矽酸鹽玻璃之基板；石英基板；陶瓷基板；藍寶石基板等。此外，有關底座基板120，可使用單晶半導體基板(例如單晶矽基板)或聚晶半導體基板(例如聚晶矽基板)。例如，聚晶矽基板具有較單晶矽基板便宜之優點，及具有較玻璃基板更高耐熱性之優點。
若玻璃基板用做底座基板120，例如較佳地使用開發用於製造液晶面板之母玻璃基板。有關母玻璃基板，已知具有下列尺寸之基板：第三代(550 mm x 650 mm)、第3.5代(600 mm x 720 mm)、第四代(680 mm x 880 mm或730 mm x 920 mm)、第五代(1100 mm x 1300 mm)、第六代(1500 mm x 1850 mm)、第七代(1870 mm x 2200 mm)、第八代(2200 mm x 2400 mm)、第九代(2400 mm x 2800 mm)、第十代(2850 mm x 3050 mm)等。經由使用大型母玻璃基板做為底座基板120而製造SOI基板，SOI基板可具有大區域。SOI基板的區域增加允許一次製造許多IC，因而從一基板製造半導體裝置之數量增加；因而，可引人注目地提升生產率。
而且，絕緣層122較佳地形成於底座基板120之上(詳圖6中步驟B-2)。不用說，絕緣層122並非一定要提供於底座基板120之上。然而，例如經由於底座基板120之上形成氮化矽膜、矽氮化物氧化物膜、氮化鋁膜、鋁氮化物氧化物膜等，做為阻隔膜(如絕緣層122)，可避免底座基板120中雜質，諸如鹼金屬或鹼土金屬，進入半導體基板100。
由於絕緣層122被用做黏合層，絕緣層122之表面較佳地平面化以避免有缺陷的黏合。具體地，形成絕緣層122而具有0.50 nm或更低之平均表面粗糙度(Ra)，及0.60 nm或更低之均方根粗糙度(Rms)，較佳地為0.35 nm或更低之平均表面粗糙度及0.45 nm或更低之均方根粗糙度。厚度可適當地設定介於大於或等於10 nm及小於或等於200 nm之範圍，較佳地大於或等於50 nm及小於或等於100 nm。
在黏合前，清潔底座基板120之表面。底座基板120之表面可以鹽酸或過氧化氫水予以清潔，或經由兆赫紫外線清潔、雙液體噴射清潔、以臭氧水清潔等。以類似於絕緣層102之方式，於黏合之前，較佳地於絕緣層122之表面上執行表面活化處理，諸如以原子束或離子束之輻照處理、紫外線處理、臭氧處理、電漿處理、以偏壓應用之電漿處理、或原子團處理(詳圖6中步驟B-3)。
其次，描述半導體基板100至底座基板120之黏合程序，及分離半導體基板100成為半導體層124及半導體基板121。本程序相應於圖6中程序C。
首先，經由上述程序處理之半導體基板100被黏合至底座基板120(詳圖4A及圖6中步驟C-1)。此處，半導體基板100及底座基板120彼此黏合，並以絕緣層102及絕緣層122插入其間；然而，若未形成絕緣層，則本實施例不侷限於本結構。
可經由應用約0.001 N/cm2至100 N/cm2壓力而執行至部分底座基板120末端之黏合，較佳地約1 N/cm2至20 N/cm2，使得黏合表面彼此接觸。當施予壓力使得半導體基板100接觸或緊密地附著至底座基板120時，基板之黏合開始並自發地展開至整個表面。以此方式，底座基板120與半導體基板100之間之黏合完成。本黏合係基於範德華力(Van der Waals force)等原理，並可於室溫達成強力黏合。
請注意，稱為邊緣滾降區之區域存在於半導體基板100之周邊部中。在邊緣滾降區中，半導體基板100(絕緣層102)有時未與底座基板120(絕緣層122)接觸。而且在存在於邊緣滾降區外部(在半導體基板100端側)之倒角部中，底座基板120及半導體基板100彼此未接觸。
在用於製造半導體基板100之CMP法中，由於其原理，傾向於在半導體基板之周邊部中以高於其中央部之速度來處理拋光。因此，在半導體基板100之周邊部中，形成半導體基板100之厚度較中央部薄且平面度低之區域。此區域稱為邊緣滾降區。有時在該邊緣滾降區中未執行與底座基板120之黏合。而且，若半導體基板100的末端部分被去角，於倒角部便無法執行黏合。
若複數半導體基板100黏合至一底座基板120，壓力較佳地施予每一半導體基板100。這是因為有時半導體基板100因半導體基板100之厚度差異而未與底座基板120接觸，取決於底座基板120及複數半導體基板100之配置方法。請注意，若半導體基板100之厚度存在輕微差異，當半導體基板100因底座基板120彎曲等而可緊密地附著至底座基板120時，便可有利地執行黏合；因而，本實施例並不侷限於此。
在半導體基板100黏合至底座基板120之後，較佳地執行提升黏合力之熱處理(詳圖6中步驟C-2)。熱處理之溫度較佳地設定為不造成脆化區104中裂縫之溫度，例如高於或等於200℃及低於或等於450℃。另一方面，當半導體基板100黏合至底座基板120，同時於此溫度範圍內加熱時，可獲得類似效果。請注意，較佳的是上述熱處理可順利地於已執行黏合之設備或位置執行。此用以避免於熱處理前因運輸之基板分離。
請注意，當粒子等於半導體基板100黏合至底座基板120時附著至黏合表面時，粒子等附著之部分未黏合。為避免粒子附著，半導體基板100及底座基板120較佳地於氣密性可靠之處理腔室中黏合。在半導體基板100黏合至底座基板120時，處理腔室可處於壓降(例如約5.0 x 10-3 Pa)狀態，且黏合處理之大氣是乾淨的。
其次，執行熱處理使得半導體基板100沿脆化區104分離，因而半導體層124形成於底座基板120之上，同時形成半導體基板121(詳圖4B及圖6中步驟C-3)。由於半導體基板100及底座基板120於邊緣滾降區及倒角部以外之區域中彼此黏合，與半導體基板100分離之半導體層124被固定至底座基板120。
此處，用以分離半導體層124之熱處理以低於底座基板120之應變點的溫度執行。本熱處理可使用快速熱退火(RTA)設備、電阻加熱熔爐、微波加熱設備等予以執行。RTA設備之範例包括氣體快速熱退火(GRTA)設備、燈快速熱退火(LRTA)設備等。若使用GRTA設備，溫度可設定為高於或等於550℃及低於或等於650℃，且處理時間可設定為長於或等於0.5分鐘及短於或等於60分鐘。若使用電阻加熱熔爐，溫度可設定為高於或等於200℃及低於或等於650℃，且處理時間可設定為長於或等於2小時及短於或等於4小時。
而且，上述熱處理可經由以微波等輻照而予執行。有關具體範例，半導體基板100可經由以2.45 GHz、900 W之微波輻照達約5分鐘至30分鐘，而予分離。
在沿半導體層124及半導體基板121分離之接合處，以離子輻照之半導體區129及以離子輻照之半導體區133被留下。該些區域相應於分離之前之脆化區104。因而，半導體區129及半導體區133包括許多氫及晶體缺陷。
而且，步階部126存在於半導體基板121之其中未執行黏合的區域中(具體地為相應於半導體基板100之邊緣滾降區及倒角部的區域)。步階部126包括半導體區127、未分離半導體區125及絕緣層123。半導體區127以及半導體區129等為脆化區104之一部分，因而包括許多氫及晶體缺陷。此外，半導體區125包括較半導體區127等為少之氫，但包括因離子輻照等之晶體缺陷。
其次，描述平面化黏合至底座基板120之半導體層124表面以恢復結晶度之程序。本程序相應於圖6中程序D。
因脆化區104形成且半導體基板100沿脆化區104分離，緊密地附著至底座基板120之半導體層124之上的半導體區133具有晶體缺陷且平面度降低。因而，可經由拋光等移除半導體區133，使得半導體層124之表面平面化(詳圖4C及圖6中步驟D-1)。平面化並非必要執行；然而，平面化於之後步驟中可改進半導體層與形成於半導體層之表面之層(例如絕緣層)之間之接合處的特性。具體地，可經由化學機械拋光(CMP)、液體噴射拋光等而執行拋光。此處，在移除半導體區133時，有時半導體層124亦拋光成薄膜。
而且，若半導體層124之周邊部容易破裂或若半導體層124具有不良線性，可於移除周邊部後執行下列程序。
而且，可經由蝕刻移除半導體區133，使得半導體層124平面化。上述蝕刻可以乾式蝕刻法予以執行，諸如反應離子蝕刻(RIE)法、電感耦合電漿(ICP)蝕刻法、電子迴旋共振(ECR)蝕刻法、平行板(電容耦合)蝕刻法、磁控管電漿蝕刻法、雙頻電漿蝕刻法、或螺旋波電漿蝕刻法。請注意，可使用拋光及蝕刻，使得以移除半導體區133，及平面化半導體層124之表面。
而且，經由拋光及蝕刻，半導體層124之表面被平面化，並可減少半導體層124之厚度，以便具有適於之後完成之半導體元件之厚度。
可於半導體層124上執行雷射輻照，以便減少晶體缺陷並改進平面度(詳圖6中步驟D-2)。另一方面，未移除半導體區133，可於半導體區133及半導體層124上執行雷射輻照。
若在雷射輻照之前經由乾式蝕刻移除半導體區133及平面化半導體層124之表面，半導體層124之表面附近可能發生缺陷。然而，經由上述雷射輻照，可修復該等缺陷。
由於底座基板120之溫度上生可抑制雷射輻照步驟，具有低耐熱性之基板可用做底座基板120。較佳的是，經由雷射輻照，半導體區133完全融化及半導體層124部分融化。這是因為當半導體層124完全融化時，半導體層124之再結晶伴隨液相半導體層124之混亂成核，且半導體層124之結晶度下降。經由部分融化半導體層124，晶體生長從未融化之固相部分進行；因而，減少半導體層124之晶體缺陷，並恢復結晶度。請注意，半導體層124之完全融化表示半導體層124融化直至半導體層124與將呈液態之絕緣層102之間之接合處。另一方面，半導體層124之部分融化狀態表示部分半導體層124(具有上層)融化並成為液相，同時其另一部分(具有下層)保持固相。
在雷射輻照之後，可蝕刻半導體層124之表面。在此狀況下，在雷射輻照之前，可蝕刻或不蝕刻半導體區133。經由本蝕刻，半導體層124之表面被平面化，且可減少半導體層124之厚度，以便具有適於之後形成之半導體元件之厚度。
在雷射輻照之後，半導體層124較佳地於高於或等於500℃及低於或等於650℃歷經熱處理(詳圖6中步驟D-3)。經由本熱處理，可進一步減少半導體層124中缺陷，及可減輕半導體層124之變形。對熱處理而言，可使用快速熱退火(RTA)設備、電阻加熱熔爐、微波加熱設備等。RTA設備之範例包括氣體快速熱退火(GRTA)設備、燈快速熱退火(LRTA)設備等。例如，當使用電阻加熱熔爐時，熱處理可以約600℃執行達4小時。
當經由上述程序獲得之SOI基板用於半導體裝置之後續製造程序時，可製造各類半導體裝置(詳圖6)。
其次，描述於半導體基板121上執行再處理之處理的程序，及製造再處理半導體基板。本程序相應於圖6中程序E。請注意，本程序之細節可參照上述實施例，此處僅描述概要。
於半導體基板121之周邊部中形成步階部126(詳圖5A)。步階部126包括半導體區127、未分離半導體區125及絕緣層123。半導體區125、半導體區127及半導體區129可總體稱為損壞半導體區。
於半導體基板121上執行第一蝕刻處理，並移除半導體基板121之絕緣層123(詳圖5B及圖6中步驟E-1)。本步驟之細節可參照上述實施例。
其次，執行第二蝕刻處理，使得半導體基板121之步階部126中所包括之半導體區125及半導體區127被選擇地移除，及形成再處理半導體基板132(詳圖5C及圖6中步驟E-2)。此時，半導體區129亦被移除。本步驟之細節亦可參照上述實施例。
此處，若第二蝕刻處理之後半導體基板121之平面度不足，便可在包含氫之大氣下經由熱處理而平面化半導體基板121(詳圖6中步驟E-3)。細節可參照上述實施例。
以此方式，在經由第一蝕刻處理及第二蝕刻處理而從半導體基板121移除步階部126之後，經由在包含氫之大氣下之熱處理，再處理半導體基板132可具有高平面度。
以上述方式，半導體基板121經再處理成為再處理半導體基板132。所獲得之再處理半導體基板132可再用做程序A中半導體基板100。
如本實施例中所描述，經由再處理之處理程序所處理之半導體基板被重複使用，藉此可降低SOI基板之製造成本。尤其，當使用本實施例等所描述之方法時，可選擇地移除損壞半導體區；因而可降低經由再處理之處理移除之半導體的量，及再處理之次數可充分可靠。而且，於損壞半導體區被選擇地移除之後，於包含氫之大氣下執行熱處理，藉此可獲得具有有利平面度之再處理半導體基板。
本實施例中所描述之結構可酌情與任何其他實施例中所描述之結構相組合。
(實施例3)
在本實施例中，將描述使用具高耐熱性之矽基板等做為底座基板而製造SOI基板之範例。請注意，在本實施例中所描述之方法在許多點共用於上述實施例。因而，本實施例中將主要描述不同點。在本實施例中將不特別顯示圖式，因為本實施例之圖式與上述實施例共用。
在用做黏合基板之半導體基板中，形成絕緣層及脆化區。半導體基板之處理等包括絕緣層及脆化區之形成，與上述實施例中類似。因而，上述實施例中之描述可稱為該等處理等。
在本實施例中，具高耐熱性之基板被用做底座基板。具高耐熱性之基板的範例包括石英基板、藍寶石基板、半導體基板(例如單晶矽基板或聚晶矽基板)等。在本實施例中，描述單晶矽基板被用做底座基板之範例。
單晶矽基板之典型範例為圓形基板，其為直徑5吋(125 mm)、直徑6吋(150 mm)、直徑8吋(200 mm)、直徑12吋(300 mm)或直徑16吋(400 mm)。請注意，形狀不侷限於圓形，亦可使用經處理而成為矩形等之矽基板。在下列描述中，描述矩形單晶矽基板被用做底座基板之範例。請注意，底座基板之尺寸與黏合基板之尺寸可實質上相同或不同。
請注意，底座基板之表面較佳地酌情使用硫酸/過氧化氫混合物(SPM)、氫氧化銨/過氧化氫混合物(APM)、鹽酸/過氧化氫混合物(HPM)、稀氫氟酸(DHF)等予以清潔。而且，稀氫氟酸及臭氧水可交替用於清潔底座基板之表面。
絕緣層可形成於底座基板之上。若絕緣層係形成於底座基板之上，便可省略黏合基板側之絕緣層。絕緣層可使用單絕緣膜或包括複數絕緣膜之堆疊層予以形成。絕緣層可使用包含矽做為成分之絕緣膜予以形成，諸如氧化矽膜、氮化矽膜、氮氧化矽膜或矽氮化物氧化物膜。
例如，上述絕緣層可經由熱氧化處理予以形成。儘管乾式氧化較佳地用做熱氧化處理，但熱氧化處理可在添加含鹵素氣體之氧化大氣下執行。有關含鹵素氣體，可使用選自HCl、HF、NF3、HBr、Cl2、ClF3、BCl3、F2、Br2等之一或複數類氣體。
在黏合之前清潔底座基板之表面。底座基板之表面可以鹽酸及過氧化氫水予以清潔，或經由兆赫紫外線清潔、雙液體噴射清潔、以臭氧水清潔等。而且，黏合可於表面歷經表面活化處理之後執行，諸如以原子束或離子束之輻照處理、紫外線處理、臭氧處理、電漿處理、以偏壓應用之電漿處理、或原子團處理。
其次，半導體基板(黏合基板)及底座基板彼此黏合，並分離半導體基板。因此，半導體層係形成於底座基板之上。本程序之細節可參照上述實施例。
在本實施例中，具高耐熱之單晶矽基板被用做底座基板。因而，各式熱處理之溫度上限可提升至單晶矽基板之熔點附近。
例如，用於分離半導體基板之熱處理的溫度上限可設定為約1200℃。當熱處理之溫度設定為700℃或更高時，可進一步提升與底座基板之黏合力。
其次，平面化將黏合至底座基板之半導體層表面，並恢復結晶度。
在緊密地附著至底座基板之半導體層中，因脆化區形成及半導體基板沿脆化區之分離，形成晶體缺陷，且半導體層之平面度降低。因而，較佳地執行熱處理，以減少晶體缺陷及改進表面平面度。熱處理較佳地在800℃至1300℃之溫度狀況下執行，典型為850℃至1200℃。當在該等極高溫度狀況下執行熱處理時，可充分減少晶體缺陷，及可改進表面平面度。
對熱處理而言，可使用快速熱退火(RTA)設備、電阻加熱熔爐、微波加熱設備等。例如，若使用電阻加熱熔爐，熱處理可在約950℃至1150℃執行達1分鐘至4小時。請注意，若以較高溫度執行用以分離半導體基板之熱處理，便可取代本熱處理。
在熱處理之前或之後可以雷射光輻照半導體層。經由雷射輻照，便可修復無法由熱處理修復之晶體缺陷。雷射輻照之細節可參照上述實施例。
此外，在熱處理之前或之後，可經由拋光等移除半導體層之上部中之半導體區，使得其表面平面化。經由本平面化處理，可進一步平面化半導體層之表面。具體地，可經由化學機械拋光(CMP)、液體噴射拋光等，執行拋光。請注意，有時可經由本處理而減少半導體層之厚度。
另一方面，可經由蝕刻而移除半導體層之上部中之半導體區，使得其表面平面化。上述蝕刻可以乾式蝕刻法予以執行，諸如反應離子蝕刻(RIE)法、感應耦合電漿(ICP)蝕刻法、電子迴旋共振(ECR)蝕刻法、平行板(電容耦合)蝕刻法、磁控管電漿蝕刻法、雙頻電漿蝕刻法、或螺旋波電漿蝕刻法。請注意，可使用拋光及蝕刻來執行平面化。
而且，經由拋光及蝕刻，除了平面化半導體層表面外，可減少半導體層之厚度，以便具有適於之後形成之半導體元件之厚度。
當經由上述程序所獲得之SOI基板用於後續半導體裝置之製造程序時，可製造各類半導體裝置。
於半導體基板上執行再處理之處理及製造再處理半導體基板之程序細節可參照上述實施例。
如本實施例中所描述，經由再處理之處理程序所處理之半導體基板被重複使用，藉此可降低SOI基板之製造成本。尤其，若使用如本實施例中所描述之高溫熱處理，甚至當輕微缺陷保留在半導體基板中，可製造具有有利特性之SOI基板。
本實施例中所描述之結構可酌情與任何其他實施例中所描述之結構相組合。
(實施例4)
圖7中描繪包括於任一上述實施例中製造之SOI基板的半導體裝置範例。
圖7描繪包括n通道薄膜電晶體之電晶體280及p通道薄膜電晶體之電晶體281的半導體裝置範例。電晶體280及電晶體281形成於底座基板120之上，並具絕緣層102及絕緣層122插入其間。可經由組合複數該等薄膜電晶體(TFT)而形成各類半導體裝置。下列描述圖7中所描繪之半導體裝置的製造方法。
首先，準備SOI基板。有關SOI基板，可使用於任一上述實施例中製造之SOI基板。
其次，半導體層經蝕刻而劃分為島形半導體層251及島形半導體層252。半導體層251係包括於n通道TFT中，及半導體層252係包括於p通道TFT中。
絕緣層254係形成於半導體層251及半導體層252之上，之後閘極電極255及閘極電極256分別形成於具絕緣層254插入其間之半導體層251及半導體層252之上。
為控制TFT之閾值電壓，較佳地於半導體層添加做為受體之雜質元素，諸如硼、鋁或鎵，或做為供體之雜質元素，諸如磷或砷。例如，做為受體之雜質元素被添加至形成n通道TFT之區域，及做為供體之雜質元素被添加至形成p通道TFT之區域。
其次，n型低濃度雜質區257形成於半導體層251中，及p型高濃度雜質區259形成於半導體層252中。具體地，首先以抗蝕罩覆蓋用於p通道TFT之半導體層252，並添加雜質元素至半導體層251，使得n型低濃度雜質區257形成於半導體層251中。磷或砷可添加做為雜質元素。閘極電極255做為遮罩，藉此n型低濃度雜質區257以自我對齊方式形成於半導體層251中。而且，與閘極電極255重疊之半導體層251的區域，做為通道形成區258。其次，在覆蓋半導體層252之遮罩移除之後，以抗蝕罩覆蓋用於n通道TFT之半導體層251。接著，添加雜質元素至半導體層252。硼、鋁、鎵等可添加做為雜質元素。此處，閘極電極256做為遮罩，及p型高濃度雜質區259以自我對齊方式形成於半導體層252中。與閘極電極256重疊之半導體層252的區域，做為通道形成區260。請注意，在本實施例中描述一種方法，其中形成n型低濃度雜質區257，之後形成p型高濃度雜質區259；然而，可首先形成p型高濃度雜質區259。
其次，在覆蓋半導體層251之抗蝕罩移除之後，以電漿CVD法等形成形成具有單層結構或堆疊結構之絕緣層，其包括諸如氮化矽之氮化物，或諸如氧化矽之氧化物。該絕緣層係各向異性地以垂直方向蝕刻，藉此形成側壁絕緣層261及側壁絕緣層262而分別接觸閘極電極255及閘極電極256之側面。請注意，絕緣層254亦經由上述各向異性蝕刻予以蝕刻。
其次，以抗蝕罩覆蓋半導體層252，並添加高劑量雜質元素至半導體層251。經由此處理，閘極電極255及側壁絕緣層261做為遮罩，並形成n型高濃度雜質區267。
在雜質元素之活化處理(熱處理)之後，形成包含氫之絕緣層268。在絕緣層268形成之後，便以高於或等於350℃及低於或等於450℃執行熱處理，藉此絕緣層268中所包含之氫擴散進入半導體層251及半導體層252。絕緣層268可在350℃或更低之程序溫度下以電漿CVD法經由氮化矽或矽氮化物氧化物之沈積而予形成。經由供應氫予半導體層251及半導體層252，做為半導體層251或半導體層252中俘獲中心之缺陷，或在半導體層與絕緣層254之間之接合處之缺陷，可有效地修復。
之後，形成層際絕緣層269。層際絕緣層269可形成而具有單層結構或堆疊結構(包括包含諸如氧化矽或硼磷矽酸鹽玻璃(BPSG)之有機材料的絕緣膜，或包含諸如聚醯亞胺或丙烯酸之有機材料的絕緣膜)。在接觸孔形成於層際絕緣層269中之後，形成布線270。例如，布線270可使用具三層結構之導電膜予以形成，其中諸如鋁膜或鋁合金膜之低電阻金屬膜係夾於障壁金屬膜其間。障壁金屬膜可使用鉬、鉻、鈦等予以形成。
經由上述程序，可製造具有n通道TFT及p通道TFT之半導體裝置。如上述實施例中所描述，用於本實施例之半導體裝置的SOI基板係以極低成本製造。因此，可降低半導體裝置之製造成本。
請注意，本實施例中描述圖7中所描繪之半導體裝置及其製造方法；然而，所揭露發明之實施例的半導體裝置結構並不侷限於此。除了TFT以外，半導體裝置可包括電容器、電阻器、光電轉換元件、發光元件等。
本實施例中所描述之結構可的情與任何其他實施例中所描述之結構相組合。
(範例1)
在本範例中，絕緣層從製造SOI基板中所形成之半導體基板移除，並使用各類蝕刻劑而於半導體基板上執行濕式蝕刻。結果顯示如下。
首先，描述用於本範例之半導體基板。
在本範例中，具有5平方英吋尺寸之矩形單晶矽基板被用做半導體基板。首先，在HCl大氣下於半導體基板上執行熱氧化，以於每一基板之表面上形成具100 nm厚度之熱氧化膜。熱氧化係於HCl相對於氧之比率為3體積%之熱氧化大氣下，以950℃執行達4小時。
其次，每一半導體基板利用離子摻雜設備以氫輻照通過熱氧化膜之表面。在本範例中，經由離子輻照氫，於每一半導體基板中形成脆化區。離子摻雜之狀況設定如下：40 kV之加速電壓及2.0 x 1016離子/cm2之劑量。
接著，每一半導體基板被黏合至玻璃基板，並具熱氧化膜插入其間。之後，於200℃之熱處理達120分鐘，之後於600℃執行熱處理達120分鐘，使得薄單晶矽層沿脆化區而從每一半導體基板分離。因此，製造SOI基板，而且在同時，於其周邊部中形成各具步階部之半導體基板。
其次，描述於上述半導體基板上執行之處理。
首先，為移除經形成而覆蓋每一半導體基板之絕緣層，半導體基板歷經使用包含氫氟酸、氟化銨及表面活化劑之混合溶液(產品名稱：LAL500，Stella Chemifa Corporation製造)的濕式蝕刻處理。此時，溶液溫度為室溫及蝕刻時間為300秒。
其次，已移除絕緣層之半導體基板利用下列做為蝕刻劑而歷經濕式蝕刻：混合溶液(以下稱為混合溶液A)，其中氫氟酸、硝酸及乙酸係以1：3：10之體積比混合；混合溶液(以下稱為混合溶液B)，其中氫氟酸、硝酸及乙酸係以1：100：100之體積比混合；混合溶液(以下稱為混合溶液C)，其中氫氟酸、硝酸及乙酸係以1：0.1：10之體積比混合；混合溶液(以下稱為混合溶液D)，其中氫氟酸、硝酸及乙酸係以1：10：10之體積比混合；混合溶液(以下稱為混合溶液E)，其中氫氟酸及過氧化氫水係以1：5之體積比混合；及水溶液(以下稱為TMAH水溶液)，其包含2.38重量%之四甲基氫氧化銨(TMAH)。在準備上述混合溶液A至E中，使用下列：50重量%之濃度的氫氟酸(Stella Chemifa Corporation製造)；70重量%之濃度的硝酸(Wako Pure Chemical Industries,Ltd.製造)；97.7重量%之濃度的乙酸(Kishida Chemical Co.,Ltd.製造)；及31重量%之濃度的過氧化氫水(Mitsubishi Gas Chemical Company,Inc.製造)。蝕刻劑之溶液溫度設定為室溫，且使用蝕刻劑進行蝕刻之時間各為30秒、1分鐘、2分鐘、4分鐘、6分鐘及8分鐘。上述蝕刻劑之細節顯示於表1。
半導體基板使用上述六類蝕刻劑歷經濕式蝕刻達各時段，測量於每一基板之周邊部形成之步階(利用Kosaka Laboratory Ltd.製造之Surfcoder ET4100(步階測量設備))，及測量基板之中央部中半導體基板之蝕刻量(利用Lapmaster SFT Corporation製造之Sorter 1000，及Keyence Corporation製造之LK-G30)。而且，為已使用混合溶液A執行蝕刻之基板的周邊部拍照(做為諾馬爾斯基(Nomarski)影像，利用Olympus Corporation製造之光學顯微鏡MX61L)。此處，基板之中央部係指形成步階之周邊部以外之基板的區域。
圖8A為半導體基板剛分離之後，周邊部之光學顯微圖像，及圖8B為絕緣層移除之後，周邊部之光學顯微圖像。圖9A及9B分別相應於圖8A及8B，顯示基板之周邊部的步階測量結果。此處，測量範圍為步階部或步階已存在之部分在測量範圍(1 mm)以內之任意部分。在顯示步階測量結果之圖中，垂直軸代表高度(μm)，其中基板之中央部為參考(0)，及水平軸代表已測量之長度(mm)。此可應用於下列步階測量的其他圖中。
在圖8A及8B之顯微照片的左側，顯示基板之周邊部的步階。在圖8A中，觀察剩餘絕緣層，而在圖8B中，觀察到絕緣層被移除及下層中矽留下。而且，在基板之周邊部中，因微孔而形成凸出及凹陷，且平面度低。在顯微照片的右側，觀察基板之中央部中的矽。
在圖9A及9B之圖中可觀察到相同結果。圖9A顯示基板之周邊部與基板之中央部之間的步階約0.2 μm，然而圖9B顯示絕緣層被移除及基板之周邊部與基板之中央部之間的步階約0.1 μm。
其次，使用混合溶液A歷經濕式蝕刻達30秒、1分鐘、2分鐘、4分鐘、6分鐘及8分鐘之半導體基板之周邊部的光學顯微圖像顯示於圖10A1、10A2、10B1、10B2、10C1及10C2和圖11A1、11A2、11B1、11B2、11C1及11C2。此處，圖10A1及10A2為30秒之狀況的光學顯微圖像；圖10B1及10B2為1分鐘之狀況的光學顯微圖像；圖10C1及10C2為2分鐘之狀況的光學顯微圖像；圖11A1及11A2為4分鐘之狀況的光學顯微圖像；圖11B1及11B2為6分鐘之狀況的光學顯微圖像；及圖11C1及11C2為8分鐘之狀況的光學顯微圖像。此外，圖10A1、10B1及10C1和圖11A1、11B1及11C1為放大50倍之光學顯微圖像；圖10A2、10B2及10C2和圖11A2、11B2及11C2為放大500倍之光學顯微圖像。
圖12A至12C及圖13A至13C顯示基板之周邊部的步階測量結果。圖12A、12B及12C顯示在30秒、1分鐘及2分鐘各狀況下，基板之周邊部的步階測量結果，及圖13A、13B及13C顯示在4分鐘、6分鐘及8分鐘各狀況下，基板之周邊部的步階測量結果。
而且，圖14A至14C、圖15A至15C、圖16A至16C、圖17A至17C、圖18A至18C、圖19A至19C、圖20A至20C、圖21A至21C、圖22A至22C及圖23A至23C顯示使用混合溶液B、混合溶液C、混合溶液D、混合溶液E及TMAH水溶液執行濕式蝕刻各達30秒、1分鐘、2分鐘、4分鐘、6分鐘及8分鐘，基板之周邊部的步階測量結果。圖14A至14C及圖15A至15C顯示若使用混合溶液B之結果，圖16A至16C及圖17A至17C顯示若使用混合溶液C之結果，圖18A至18C及圖19A至19C顯示若使用混合溶液D之結果，圖20A至20C及圖21A至21C顯示若使用混合溶液E之結果，圖22A至22C及圖23A至23C若使用TMAH水溶液之結果。有關圖14A至14C、圖15A至15C、圖16A至16C、圖17A至17C、圖18A至18C、圖19A至19C、圖20A至20C、圖21A至21C、圖22A至22C及圖23A至23C，偶數編號圖中A、B、C圖分別顯示在30秒、1分鐘及2分鐘狀況下，基板之周邊部的步階測量結果；及奇數編號圖中A、B、C圖分別顯示在4分鐘、6分鐘及8分鐘狀況下，基板之周邊部的步階測量結果。
而且，圖24顯示若使用混合溶液A及混合溶液D執行濕式蝕刻，基板之中央部中蝕刻量的測量結果。在圖24中，圓形及方形分別代表使用混合溶液A及混合溶液D之範例的結果。圖24之圖中垂直軸代表半導體基板之中央部中半導體基板的蝕刻量(μm)，及水平軸代表蝕刻時間(分鐘)。
此處，基板之中央部中蝕刻量係計算蝕刻前後基板之中央部的厚度改變。基板之厚度係計算提供於測量台(Lapmaster SFT Corporation製造之Sorter 1000)之上及之下的雷射位移感應器(Keyence Corporation製造之LK-G30)之值之間的差。基板厚度之測量是在基板之中央部之107平方毫米區域中10點x 10點上執行。而且，經由比較測量結果之平均值而獲得基板之中央部中蝕刻量。雷射位移感應器之重複精度為±0.05μm，及基板厚度之重複精度為±0.5μm。
從比較圖10A1、10A2、10B1、10B2、10C1及10C2和圖11A1、11A2、11B1、11B2、11C1及11C2之光學顯微圖像，發現顯微照片左側之步階隨著蝕刻時間增加而減少。例如，如圖11A1及11A2中所示，當蝕刻時間為4分鐘時，觀察到不多的步階。從步階測量圖之圖12A至12C及圖13A至13C可獲得相同結論。圖12A至12C及圖13A至13C顯示以孔洞以垂直於基板平面之方向形成於基板之周邊部的步階中且之後孔洞擴展之方式，使用混合溶液A進行濕式蝕刻。此顯示混合溶液A滲透基板之周邊部的步階中所包括之半導體區(包括晶體缺陷或微孔之損壞半導體區)，且之後步階從半導體區內部移除。該等使用混合溶液A之濕式蝕刻傾向於以不同於使用其他蝕刻劑之方式進行，其將於之後描述。
顯示半導體基板之中央部中蝕刻量之圖24的圖，顯示至少至6分鐘蝕刻時間為止，半導體基板的蝕刻量很小，並處於基板厚度測量之誤差範圍的範圍內。
表2顯示半導體基板之中央部中蝕刻時間相對於蝕刻量(μm)之關係，及若使用混合溶液A，半導體基板之周邊部中蝕刻量(μm)。表2亦顯示蝕刻選擇率(選擇率1)，及從半導體基板之中央部中蝕刻量與半導體基板之周邊部中蝕刻量所獲得差之蝕刻選擇率(選擇率2)。
此處，經由以半導體基板之周邊部中蝕刻量的平均值除以半導體基板之中央部中蝕刻量的平均值而獲得選擇率1。從0分鐘至1分鐘之蝕刻量、1分鐘至2分鐘之蝕刻量、2分鐘至4分鐘之蝕刻量、及4分鐘至6分鐘之蝕刻量，獲得差之蝕刻選擇率(選擇率2)。例如，從1分鐘至2分鐘計算半導體基板之中央部中蝕刻量如下：0.14-0.096=0.044(μm)。從1分鐘至2分鐘計算半導體基板之周邊部中蝕刻量如下：0.225-0.101=0.124(μm)。因此，獲得本範例中選擇率2如下：0.124/0.044=2.818。
依據表2，差之蝕刻選擇率(選擇率2)隨蝕刻時間而異。具體地，在蝕刻開始後不久，選擇率為約1(1.052)，變成2或更高(2.818及2.609)，之後返回至約1(1.065)。咸信係下列原因造成。首先，蝕刻開始時，留在半導體基板之中央部中的損壞半導體區，連同半導體基板之周邊部中的損壞半導體區一起被移除；因而，在半導體基板之周邊部與半導體基板之中央部之間的蝕刻率便無大的差異。所以，選擇率為約1。在半導體基板之中央部中的損壞半導體區移除之後，半導體基板之中央部的蝕刻率下降，同時半導體基板之周邊部因為損壞半導體區仍留在其中，故蝕刻率未下降。所以，選擇率增加(具體地為2或更高)。之後，半導體基板之周邊部中的損壞半導體區被移除，半導體基板之周邊部的蝕刻率與半導體基板之中央部的蝕刻率變成實質上相等。即，選擇率返回至約1。由於該等選擇率變化，損壞半導體區被選擇地移除。如表2中所見，較佳地使用選擇率2安排停止蝕刻處理之時間，因為變化大且明顯。
2分鐘之蝕刻時間的選擇率1及4分鐘之蝕刻時間的選擇率1，分別高達1.607及1.748。而且，1分鐘至2分鐘之蝕刻時間的選擇率2及2分鐘至4分鐘之蝕刻時間的選擇率2，分別高達2.818及2.609。以此方式，基於使用混合溶液A(混合溶液其中氫氟酸、硝酸及乙酸係以1：3：10之體積比混合)，半導體基板之周邊部中步階可於短時間內選擇地移除。
發現在使用混合溶液B之蝕刻中，蝕刻緩慢地進行，且甚至當蝕刻時間設定為8分鐘，步階仍未移除(詳圖14A至14C及圖15A至15C)。而且，基板之周邊部中步階逐漸從表面蝕刻，且未形成深孔，其與使用混合溶液A之範例不同。因而，發現下列：甚至當使用混合溶液B蝕刻半導體基板時，基板之周邊部中步階未移除，或花費長時段移除。
經由使用混合溶液C之蝕刻，未移除基板之周邊部中步階(詳圖16A至16C及圖17A至17C)。因而，發現甚至當半導體基板歷經使用混合溶液C之蝕刻時，半導體基板仍難以蝕刻。
在使用混合溶液D之蝕刻中，基板之中央部中蝕刻量與蝕刻時間成比例增加(詳圖24)，同時步階保留在基板之周邊部中(詳圖18A至18C及圖19A至19C)。因而，發現使用混合溶液D做為蝕刻劑，整個半導體基板均勻地蝕刻，且基板之周邊部中步階無法選擇地移除。
經由使用混合溶液E之蝕刻，如同使用混合溶液C之狀況，基板之周邊部中步階未移除(詳圖20A至20C及圖21A至21C)。因而，發現甚至當半導體基板歷經使用混合溶液E之蝕刻時，半導體基板仍難以蝕刻。
在使用TMAH水溶液之蝕刻中，蝕刻緩慢地進行，且甚至當蝕刻時間設定為8分鐘，步階仍未移除(詳圖22A至22C及圖23A至23C)。因而，發現下列：甚至當使用TMAH水溶液蝕刻半導體基板時，基板之周邊部中步階未移除，或花費長時段移除。
此處，混合溶液A、混合溶液B、混合溶液C及混合溶液D各為包含氫氟酸、硝酸及乙酸之三部分組成之混合溶液。每一元素的功能及反應如下。
硝酸氧化矽。本反應係以方程式(1)代表。
3Si+4HNO3→3SiO2+2H2O+4NO　(1)
氫氟酸溶解氧化矽。本反應係以方程式(2)代表。
SiO2+6HF→2H++[SiF6]2-+2H2O　(2)
乙酸使混合溶液穩定，並抑制快速蝕刻。
如上述，由三部分組成包含氫氟酸、硝酸及乙酸之混合溶液，具有經由重複方程式(1)中所示之矽氧化及方程式(2)中所示之氧化矽溶解而蝕刻矽之功能。因而，在由三部分組成包含氫氟酸、硝酸及乙酸之混合溶液中，若氫氟酸之量為大，經由方程式(1)中所示之硝酸的矽氧化便為限速因素。若硝酸之量為大，經由方程式(2)中所示之氫氟酸的氧化矽溶解便為限速因素。
因此，可進行下列假設：由於混合溶液C中所包含之硝酸之量為小，在濕式蝕刻中矽氧化為限速因素。對於其中過氧化氫進行矽氧化之混合溶液E而言，其理亦同。由於過氧化氫之小的氧化能力，假設濕式蝕刻未在混合溶液E中進行。
有關混合溶液D，可進行下列假設：由於氫氟酸及硝酸之量大，方程式(1)及方程式(2)之反應快速進行；結果，無法獲得基板之周邊部與基板之中央部之間的選擇率，因而濕式蝕刻可在整個基板上均勻地執行。
此外，假設由於混合溶液B中氫氟酸之量小，氧化矽溶解為限速因素，且未進行濕式蝕刻。這是因為當氫氟酸之量小時，因晶體缺陷或微孔，極不可能造成從損壞半導體區內部之蝕刻，並優先進行從損壞半導體區表面之蝕刻。
另一方面，混合溶液A包含有利平衡之氫氟酸、硝酸及乙酸；因而，方程式(1)及方程式(2)之反應均非限速因素。此外，可經由乙酸而獲得蝕刻的抑制效果，因而避免整個基板均勻地蝕刻。
當因而使用混合溶液A(包含氫氟酸、硝酸及乙酸為1：3：10之體積比的混合溶液)蝕刻基板之周邊部中步階時，可於短時間內移除基板之周邊部中步階部，並維持基板之周邊部與基板之中央部之間的選擇率。所以，可確定及有效地執行半導體基板的再處理之處理。
(範例2)
本範例顯示使用氫氟酸、硝酸及乙酸之混合溶液的濕式蝕刻處理，且CMP處理用做再處理之處理的組合之狀況，及主要使用CMP處理而未使用濕式蝕刻處理之狀況，二者的比較結果。有關CMP處理，在具高拋光率之處理後，執行具低拋光率(修整拋光)之處理。請注意，若未使用上述濕式蝕刻處理，CMP處理之時間設定地較長，使得體現再處理之處理等同於使用濕式蝕刻處理之狀況。
歷經再處理之處理的半導體基板係以類似於上述範例之方式製造。細節可參照上述範例。
以下列方式製造再處理半導體基板(以下稱為基板A)，其係經由上述濕式蝕刻處理及具短拋光時間之CMP處理予以處理。
首先，為移除經形成而覆蓋半導體基板之絕緣層，半導體基板使用包含氫氟酸、氟化銨及表面活化劑之混合溶液(產品名稱：LAL500，Stella Chemifa Corporation製造)，歷經濕式蝕刻處理。此時，溶液溫度為室溫及蝕刻時間為300秒。
其次，其上移除絕緣層之半導體基板使用混合溶液(相應於上述範例中混合溶液A)而歷經濕式蝕刻處理，其中氫氟酸、硝酸及乙酸係以1：3：10之體積比混合。此時，溶液溫度為室溫及蝕刻時間為120秒。請注意，在製造上述混合溶液中，使用50重量%之濃度的氫氟酸(Stella Chemifa Corporation製造)；70重量%之濃度的硝酸(Wako Pure Chemical Industries,Ltd.製造)；及97.7重量%之濃度的乙酸(Kishida Chemical Co.,Ltd.製造)。
其次，半導體基板歷經具高拋光率之CMP處理。在CMP處理中，使用聚氨基甲酸乙酯拋光布及矽基研磨液(ILD1300，Nitta Haas Incorporated製造，晶粒尺寸150 nm，及20倍稀釋)。研磨液流率為200 ml/min，拋光壓力為0.02 MPa，主軸旋轉速度為30 rpm，台旋轉速度為30 rpm，及處理時間為3分鐘。
之後，於半導體基板上執行具低拋光率之CMP處理。在本CMP處理中，使用麂皮拋光布(Supreme，Nitta Haas Incorporated製造)及矽基研磨液(NP8020，Nitta Haas Incorporated製造，晶粒尺寸60 nm，及20倍稀釋)。研磨液流率為200 ml/min，拋光壓力為0.01 MPa，主軸旋轉速度為30 rpm，台旋轉速度為30 rpm，及處理時間為3分鐘。
同時，其上未執行上述濕式蝕刻處理之再處理半導體基板(以下稱為基板B)係以下列方式製造。
首先，為移除經形成以覆蓋半導體基板之絕緣層，半導體基板使用包含氫氟酸、氟化銨及表面活化劑之混合溶液(產品名稱：LAL500，Stella Chemifa Corporation製造)而歷經濕式蝕刻處理。此時，溶液溫度為室溫及蝕刻時間為300秒。
其次，半導體基板歷經具高拋光率之CMP處理。在CMP處理中，使用聚氨基甲酸乙酯拋光布及矽基研磨液(ILD1300，Nitta Haas Incorporated製造，晶粒尺寸150 nm，及20倍稀釋)。研磨液流率為200 ml/min，拋光壓力為0.02 MPa，主軸旋轉速度為30 rpm，台旋轉速度為30 rpm，及處理時間為12分鐘。
之後，於半導體基板上執行具低拋光率之CMP處理。在本CMP處理中，使用麂皮拋光布(Supreme，Nitta Haas Incorporated製造)，及矽基研磨液(NP8020，Nitta Haas Incorporated製造，晶粒尺寸60 nm，及20倍稀釋)。研磨液流率為200 ml/min，拋光壓力為0.01 MPa，主軸旋轉速度為30 rpm，台旋轉速度為30 rpm，及處理時間為10分鐘。
經由上述方法製造的兩類再處理半導體基板歷經以光學顯微鏡觀察，以步階測量設備(利用Kosaka Laboratory Ltd.製造之Surfcoder)之步階測量，以掃瞄探針顯微鏡(SPA-500及SPI3800N，SII Nano Technology Inc.製造)，之平面度評估，及再處理之處理中半導體基板之厚度減少量之測量(利用Lapmaster SFT Corporation製造之Sorter 1000)。
圖25A及25B分別為再處理之處理前半導體基板之周邊部，及上述再處理之處理後半導體基板(基板A)之周邊部，二者的光學顯微圖像(Nomarski影像，放大50倍)。類似地，步階測量之結果顯示於圖26A及26B中。
如圖25A中所示，再處理之處理前半導體基板之周邊部中具有步階(步階部301)，並分別於步階部301及中央部302中觀察絕緣層及矽。依據圖26A，於再處理之處理前，可見到半導體基板之周邊部中存在具約0.2 μm厚度之步階。
另一方面，在圖25B中所示之半導體基板中，未觀察到曾經存在於周邊部中之步階，並於整個表面觀察到矽。請注意，圖25B左側之垂直白線代表基板邊緣。圖26B亦顯示步階被移除。
其次，顯示利用掃瞄探針顯微鏡評估兩類再處理半導體基板之平面度的結果。以掃瞄探針顯微鏡的測量狀況如下：掃瞄率為1.0 Hz，測量區域為1 μm x 1 μm，及測量點為2。測量係使用動力模式(DFM)予以實施。此處，動力模式為一種模式，用於測量在懸臂共振同時控制探針與樣本之間距離使得懸臂之振幅保持固定之狀態中，樣本之表面形狀。
使用平均平面粗糙度(Ra)及最大峰對谷高度(P-V)評估再處理半導體基板之平面度。此處，平均表面粗糙度(Ra)是經由JISB0601：2001(ISO 4287：1997)定義之中心線平均表面粗糙度Ra之三維擴展而予獲得，使得Ra可應用於測量表面，並為從參考面至特定表面之偏差絕對值之平均值。最大峰對谷高度(P-V)為特定表面中最高峰之高度與最低谷之高度之間的差。峰及谷係指經由JISB0601：2001(ISO 4287：1997)定義之「峰」及「谷」之三維擴展而獲得之峰及谷。峰係指各峰之最高點。谷係指各谷之最低點。
表3中顯示以掃瞄探針顯微鏡進行之再處理半導體基板之平面度評估結果。
在基板A及基板B中，中央部與周邊部之間並無步階，且周邊部之平面度實質上與中央部之平面度相同程度。當基板A相較於基板B時，發現下列：在基板A之周邊部中，Ra為0.05 nm及P-V為0.393 nm；而在基板B之周邊部中，Ra為0.06 nm及P-V為0.47 nm。因此，基板A之平面度較基板B之平面度為佳。
其次，顯示再處理之處理中半導體基板厚度之減少量的測量結果。此處，基板之中央部中減少量(移除之半導體的量)係經由測量再處理之處理程序前後其厚度之改變，而予計算。表4中顯示製造基板A及基板B中的減少量(移除之量)。
在基板A製造中，減少量為1.38 μm。同時，在基板B製造中，減少量為6.96 μm。此表示在基板A製造中減少量約為基板B製造中減少量的四分之一。尤其，在基板A製造中經由蝕刻而減少之量僅為0.41 μm。
因此，經由使用上述蝕刻處理及CMP處理之組合的再處理之處理，半導體基板可避免經由再處理之處理而減少，同時保持再處理半導體基板之平面度。
(範例3)
本範例顯示經提供而具熱氧化膜，且之後歷經氫離子輻照之半導體基板截面的觀察結果。
在本範例中，具5平方英吋尺寸之矩形單晶矽基板被用做半導體基板。首先，在HCl大氣之下於半導體基板上執行熱氧化，以於基板之表面上形成具100 nm厚度之熱氧化物膜。於包含相對於氧為3體積%之HCl的熱氧化大氣下，以950℃之狀況執行熱氧化達4小時。
其次，半導體基板使用離子摻雜設備以氫輻照通過熱氧化膜之表面。在此範例中，經由以離子輻照氫，於半導體基板中形成脆化區。離子摻雜之狀況設定為加速電壓為50 kV及劑量為2.0 x 1016離子/cm2。因而，於距熱氧化膜之表面約250 nm深度形成脆化區。
圖27A為歷經上述處理之半導體基板的截面TEM影像。圖27B為歷經熱處理但未黏合至底座基板120之半導體基板的截面TEM影像。圖27A及27B各顯示熱氧化膜402形成於矽基板401之表面上，及脆化區403形成於熱氧化膜402之下。此外，圖27B顯示脆化區中存在裂縫。
圖27A及27B顯示大量晶體缺陷形成於單晶基板之表面附近。而且，圖27B顯示半導體基板於距其表面139 nm深度(至裂縫之深度404)具有裂縫。若半導體基板黏合至底座基板120，半導體基板便於裂縫之位置分離。
此處，如上述範例所描述，在分離後，因與底座基板黏合失敗而於半導體基板之周邊部中形成步階部。此外，步階部中所包括之剩餘半導體層(損壞半導體區)具有晶體缺陷、微孔或氣泡。因而，當如上述範例中所描述使用包含氫氟酸、硝酸及乙酸之混合溶液執行蝕刻時，可選擇地移除於分離後形成於半導體基板之周邊部中的步階部。
(範例4)
本範例顯示使用氫氟酸、硝酸及乙酸以1：3：10之體積比混合之混合溶液(混合溶液A)做為蝕刻劑之範例，及使用氫氟酸、硝酸及乙酸以1：2：10之體積比混合之混合溶液(以下稱為混合溶液A+)做為蝕刻劑之範例，二者之檢查結果。
請注意，用於本範例之半導體基板與用於範例1之半導體基板類似，因而其細節省略。
在上述半導體基板上執行之處理如下。
首先，為移除經形成以覆蓋每一半導體基板之絕緣層，半導體基板使用包含氫氟酸、氟化銨及表面活化劑之混合溶液(產品名稱：LAL500，Stella Chemifa Corporation製造)而歷經濕式蝕刻處理。此時，溶液溫度為室溫及蝕刻時間為300秒。
其次，其上已移除絕緣層之半導體基板使用氫氟酸、硝酸及乙酸以1：3：10之體積比混合之混合溶液(混合溶液A)做為蝕刻劑，或使用氫氟酸、硝酸及乙酸以1：2：10之體積比混合之混合溶液(混合溶液A+)做為蝕刻劑，而歷經濕式蝕刻。混合溶液A及混合溶液A+係使用50重量%之濃度的氫氟酸(Stella Chemifa Corporation所製造)、70重量%之濃度的硝酸(Wako Pure Chemical Industries,Ltd.所製造)及97.7重量%之濃度的乙酸(Kishida Chemical Co.,Ltd.所製造)而予以製造。
圖28A為使用混合溶液A+之濕式蝕刻後，半導體基板之周邊部的光學顯微圖像(Nomarski影像，放大50倍)。圖28B為放大500倍之光學顯微圖像(Nomarski影像)。在使用混合溶液A+之濕式蝕刻中，甚至在使用混合溶液A之濕式蝕刻而可能因蝕刻而產生殘渣的處理時間，仍未觀察到殘渣。咸信係因下列原因造成：經由輕微地從1：3(氫氟酸：硝酸)提升氫氟酸相對於硝酸之比率，可快速移除已形成之氧化物膜，並抑制殘渣產生。
以此方式，發現當使用混合溶液A+(氫氟酸、硝酸及乙酸為1：2：10之體積比的混合溶液)蝕刻基板之周邊部中步階時，相較於使用混合溶液A(氫氟酸、硝酸及乙酸為1：3：10之體積比的混合溶液)之範例，可抑制殘渣產生。對於使用包含氫氟酸、硝酸及乙酸為1.5：3：10之體積比的混合溶液而言，其理亦同。另一方面，相較於1：3：10之混合溶液，當氫氟酸相對於硝酸之比率過高時，如同在1：1：10之比率的範例，觀察表面粗糙度、步階之殘留部分等。
依據本範例，可理解到經由輕微地從1：3(氫氟酸：硝酸)提升氫氟酸相對於硝酸之比率，可更確定及有效地執行半導體基板的再處理之處理。
本申請案係基於2009年10月9日向日本專利處提出申請之日本專利申請案No. 2009-234949，其完整內容以提及之方式併入本文。
100、121、130．．．半導體基板
102、122、123、254、268．．．絕緣層
104、403．．．脆化區
120．．．底座基板
124、251、252．．．半導體層
125、127、129、133．．．半導體區
126、128、301．．．步階部
132．．．再處理半導體基板
134．．．氣泡
135．．．區
255、256．．．閘極電極
257．．．低濃度雜質區
258、260．．．通道形成區
259、267．．．高濃度雜質區
261、262．．．側壁絕緣層
269．．．層際絕緣層
270．．．布線
280、281．．．電晶體
302．．．中央部
401．．．矽基板
402．．．熱氧化膜
404．．．至裂縫深度
在圖式中：
圖1A至1D為截面圖，描繪半導體基板之再處理之處理方法；
圖2A及2B為半導體基板之步階部放大圖；
圖3A至3C為截面圖，描繪SOI基板之製造方法；
圖4A至4C為截面圖，描繪SOI基板之製造方法；
圖5A至5C為截面圖，描繪SOI基板之製造方法；
圖6描繪SOI基板之製造程序；
圖7為截面圖，描繪包括SOI基板之半導體裝置；
圖8A及8B為半導體基板之光學顯微圖像；
圖9A及9B各顯示半導體基板之步驟；
圖10A1、10A2、10B1、10B2、10C1及10C2為半導體基板之光學顯微圖像；
圖11A1、11A2、11B1、11B2、11C1及11C2為半導體基板之光學顯微圖像；
圖12A至12C各顯示半導體基板之步驟；
圖13A至13C各顯示半導體基板之步驟；
圖14A至14C各顯示半導體基板之步驟；
圖15A至15C各顯示半導體基板之步驟；
圖16A至16C各顯示半導體基板之步驟；
圖17A至17C各顯示半導體基板之步驟；
圖18A至18C各顯示半導體基板之步驟；
圖19A至19C各顯示半導體基板之步驟；
圖20A至20C各顯示半導體基板之步驟；
圖21A至21C各顯示半導體基板之步驟；
圖22A至22C各顯示半導體基板之步驟；
圖23A至23C各顯示半導體基板之步驟；
圖24描繪蝕刻時間與蝕刻量之間關係；
圖25A及25B為半導體基板之光學顯微圖像；
圖26A及26B各顯示半導體基板之步驟；
圖27A及27B為半導體基板之截面TEM影像；及
圖28A及28B為半導體基板之光學顯微圖像。
121．．．半導體基板
123．．．絕緣層
125、127、129．．．半導體區
126、128．．．步階部

Claims (27)

  1. 一種SOI基板的製造方法，包含以下步驟：以離子輻照再處理半導體基板，形成該再處理半導體基板中脆化區；將該再處理半導體基板及底座基板彼此黏合，並具絕緣層插入其間；及經由熱處理分離該再處理半導體基板，以於該底座基板之上形成半導體層，其中該再處理半導體基板係經由下列方法製造，包含：於包含半導體基板之周邊部中步階部的該半導體基板上執行第一蝕刻處理，其中該步階部包括損壞半導體區及該損壞半導體區上之絕緣層，使得該損壞半導體區上之該絕緣層被移除；在該半導體基板上執行第二蝕刻處理，其中該第二蝕刻處理使用包含可執行該半導體基板中所包括半導體材料之氧化之第一物質，可執行氧化半導體材料之溶解的第二物質，及可控制該半導體材料之氧化速度及該氧化半導體材料之溶解速度的第三物質的混合溶液，使得該損壞半導體區選擇地移除並留下非損壞半導體區；及在執行該第二蝕刻處理之後，於包括氫之大氣下加熱該半導體基板，其中該輻照執行並無質量分離。
  2. 如申請專利範圍第1項之SOI基板的製造方法， 其中於離子輻照及熱處理之後，經由分離部分半導體基板而留下該步階部。
  3. 如申請專利範圍第2項之SOI基板的製造方法，其中該離子包括H3 +離子。
  4. 如申請專利範圍第1項之SOI基板的製造方法，其中該損壞半導體區相對於該非損壞半導體區的蝕刻選擇率為2或更高。
  5. 如申請專利範圍第1項之SOI基板的製造方法，其中該步階部之切面與該半導體基板之背面之間的角度為0.5°或更少的至少一區域經由該第二蝕刻處理而移除。
  6. 如申請專利範圍第1項之SOI基板的製造方法，其中該第一物質為硝酸，該第二物質為氫氟酸，及該第三物質為乙酸。
  7. 一種半導體基板的再處理方法，包含以下步驟：於包含損壞半導體基板之中央部中第一損壞半導體區及該損壞半導體基板之周邊部中步階部的該損壞半導體基板上執行第一蝕刻處理，其中該步階部於離子輻照及熱處理之後經由分離部分半導體基板而留下，其中該步階部包括第二損壞半導體區及該第二損壞半導體區上之絕緣層，及其中該第一損壞半導體區之厚度較該第二損壞半導體區之厚度薄，使得該絕緣層被移除；在該損壞半導體基板上執行第二蝕刻處理，其中該第二蝕刻處理使用包含可執行該損壞半導體基板中所包括半導體材料之氧化之第一物質，可執行氧化半導體材料之溶 解的第二物質，及可控制該半導體材料之氧化速度及該氧化半導體材料之溶解速度的第三物質的混合溶液，使得該第二損壞半導體區選擇地移除並留下非損壞半導體區；及在執行該第二蝕刻處理之後，於包括氫之大氣下加熱該損壞半導體基板，其中該輻照執行並無質量分離。
  8. 如申請專利範圍第7項之半導體基板的再處理方法，其中該離子包括H3 +離子。
  9. 如申請專利範圍第7項之半導體基板的再處理方法，其中該第二損壞半導體區相對於該非損壞半導體區的蝕刻選擇率為2或更高。
  10. 如申請專利範圍第7項之半導體基板的再處理方法，其中在該半導體基板之該周邊部相對於該半導體基板之中央部的蝕刻選擇率從2或更高減少至低於2之後，該第二蝕刻處理停止。
  11. 如申請專利範圍第7項之半導體基板的再處理方法，其中該步階部之切面與該損壞半導體基板之背面之間的角度為0.5°或更少的至少一區域經由該第二蝕刻處理而移除。
  12. 如申請專利範圍第7項之半導體基板的再處理方法，其中該第一物質為硝酸，該第二物質為氫氟酸，及該第三物質為乙酸。
  13. 如申請專利範圍第12項之半導體基板的再處理方法， 其中該氫氟酸之濃度為50重量%，其中該硝酸之濃度為70重量%，其中該乙酸之濃度為97.7重量%，及其中包含該氫氟酸、該硝酸及該乙酸之混合溶液的體積比約為1：3：10。
  14. 如申請專利範圍第12項之半導體基板的再處理方法，其中該氫氟酸之濃度為50重量%，其中該硝酸之濃度為70重量%，其中該乙酸之濃度為97.7重量%，及其中包含該氫氟酸、該硝酸及該乙酸之混合溶液的體積比約為1：2：10。
  15. 一種SOI基板的製造方法，包含以下步驟：設置損壞半導體基板，其中該損壞半導體基板包含：第一損壞半導體區，在該損壞半導體基板的中央部中；以及步階部，在該損壞半導體基板的週邊部中，該步階部包含：第一絕緣層；以及在該第一絕緣層下方的第二損壞半導體區，該第二損壞半導體區包含：在該第一絕緣層下方的半導體區；以及在該半導體區下方的脆化區，藉由第一蝕刻處理移除該第一絕緣層； 藉由第二蝕刻處理開始移除該第一損壞半導體區和該第二損壞半導體區；在該損壞半導體基板的該週邊部對該損壞半導體基板的該中央部每單位時間的蝕刻選擇率從2或更高降低至低於2後，停止該第二蝕刻處理，藉以留下非損壞半導體區，其中該第二蝕刻處理使用混合溶液進行，且其中該混合溶液包含：可執行該損壞半導體基板中所包括半導體材料之氧化之第一物質；可執行氧化半導體材料之溶解的第二物質；以及可控制該半導體材料之氧化速度及該氧化半導體材料之溶解速度的第三物質；在執行該第二蝕刻處理之後，於包括氫之大氣下加熱該損壞半導體基板，藉以製造再處理半導體基板；以離子輻照該再處理半導體基板，以形成在該再處理半導體基板中脆化區；將該再處理半導體基板及底座基板彼此結合，並將第二絕緣層插入其間；以及在該脆化區上分離該再處理半導體基板以在該第二絕緣層上形成半導體層。
  16. 如申請專利範圍第15項之SOI基板的製造方法，其中該輻照執行並無質量分離。
  17. 如申請專利範圍第15項之SOI基板的製造方法，其中該離子包括H3 +離子。
  18. 如申請專利範圍第15項之SOI基板的製造方法，其中該第二損壞半導體區相對於該非損壞半導體區的蝕刻選擇率為2或更高。
  19. 如申請專利範圍第15項之SOI基板的製造方法，其中該步階部之切面與該損壞半導體基板之背面之間的角度為0.5°或更少的至少一區域經由該第二蝕刻處理而移除。
  20. 如申請專利範圍第15項之SOI基板的製造方法，其中該第一物質為硝酸，該第二物質為氫氟酸，及該第三物質為乙酸。
  21. 如申請專利範圍第15項之SOI基板的製造方法，其中該第一損壞半導體區的厚度比該第二損壞半導體區的厚度薄。
  22. 一種SOI基板的製造方法，包含以下步驟：設置損壞半導體基板，其中該損壞半導體基板包含：第一損壞半導體區，在該損壞半導體基板的中央部中；以及步階部，在該損壞半導體基板的週邊部中，該步階部包含：第一絕緣層；以及在該第一絕緣層下方的第二損壞半導體區，該第二損壞半導體區包含：在該第一絕緣層下方的半導體區；以及在該半導體區下方的脆化區， 藉由第一蝕刻處理移除該第一絕緣層；藉由第二蝕刻處理移除該第一損壞半導體區和該第二損壞半導體區，藉以留下非損壞半導體區，其中該第二蝕刻處理使用混合溶液進行，且其中該混合溶液包含：氫氟酸；硝酸；乙酸；以及水；在執行該第二蝕刻處理之後，於包括氫之大氣下加熱該損壞半導體基板，藉以製造再處理半導體基板；以離子輻照該再處理半導體基板，以形成在該再處理半導體基板中脆化區；將該再處理半導體基板及底座基板彼此結合，並將第二絕緣層插入其間；以及在該脆化區上分離該再處理半導體基板以在該第二絕緣層上形成半導體層，其中該氫氟酸、該硝酸；該乙酸、以及該水的混合溶液的克分子比為2.05：3.29：11.55：7.42，每個具有±10%的誤差容限。
  23. 如申請專利範圍第22項之SOI基板的製造方法，其中該輻照執行並無質量分離。
  24. 如申請專利範圍第22項之SOI基板的製造方法，其中該離子包括H3 +離子。
  25. 如申請專利範圍第22項之SOI基板的製造方 法，其中該第二損壞半導體區相對於該非損壞半導體區的蝕刻選擇率為2或更高。
  26. 如申請專利範圍第22項之SOI基板的製造方法，其中該步階部之切面與該損壞半導體基板之背面之間的角度為0.5°或更少的至少一區域經由該第二蝕刻處理而移除。
  27. 如申請專利範圍第22項之SOI基板的製造方法，其中該第一損壞半導體區的厚度比該第二損壞半導體區的厚度薄。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG176602A1 (en) * 2009-06-24 2012-01-30 Semiconductor Energy Lab Method for reprocessing semiconductor substrate and method for manufacturing soi substrate
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US9123529B2 (en) * 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5799740B2 (ja) * 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
KR102091687B1 (ko) 2012-07-05 2020-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치의 제작 방법
KR102173801B1 (ko) 2012-07-12 2020-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치의 제작 방법
CN107623028B (zh) * 2016-07-13 2021-02-19 环球晶圆股份有限公司 半导体基板及其加工方法
FR3076070B1 (fr) * 2017-12-22 2019-12-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile
CN112349738A (zh) * 2020-10-27 2021-02-09 武汉新芯集成电路制造有限公司 半导体器件及其形成方法、图像传感器

Family Cites Families (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1731516A (en) * 1927-04-13 1929-10-15 Raymond F Bacon Recovery of sulphur from iron pyrites
US3640806A (en) 1970-01-05 1972-02-08 Nippon Telegraph & Telephone Semiconductor device and method of producing the same
JPS6286709A (ja) 1985-10-11 1987-04-21 Mitsubishi Electric Corp 半導体装置の製造方法
CA2069038C (en) 1991-05-22 1997-08-12 Kiyofumi Sakaguchi Method for preparing semiconductor member
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2715501B1 (fr) 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
US20030087503A1 (en) * 1994-03-10 2003-05-08 Canon Kabushiki Kaisha Process for production of semiconductor substrate
US5494849A (en) 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH10284431A (ja) 1997-04-11 1998-10-23 Sharp Corp Ｓｏｉ基板の製造方法
US6251754B1 (en) 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US6162705A (en) 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US6027988A (en) 1997-05-28 2000-02-22 The Regents Of The University Of California Method of separating films from bulk substrates by plasma immersion ion implantation
US6534380B1 (en) 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JPH1154451A (ja) 1997-08-07 1999-02-26 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6232142B1 (en) 1997-12-09 2001-05-15 Seiko Epson Corporation Semiconductor device and method for making the same, electro-optical device using the same and method for making the electro-optical device, and electronic apparatus using the electro-optical device
JP3932369B2 (ja) 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3500063B2 (ja) 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3697106B2 (ja) 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3395661B2 (ja) 1998-07-07 2003-04-14 信越半導体株式会社 Ｓｏｉウエーハの製造方法
JP3358550B2 (ja) 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US7153729B1 (en) 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7084016B1 (en) 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6331473B1 (en) 1998-12-29 2001-12-18 Seiko Epson Corporation SOI substrate, method for making the same, semiconductive device and liquid crystal panel using the same
JP2000223682A (ja) * 1999-02-02 2000-08-11 Canon Inc 基体の処理方法及び半導体基板の製造方法
US6468923B1 (en) 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
JP2001035855A (ja) * 1999-07-26 2001-02-09 Fuji Electric Co Ltd 半導体装置の製造方法
JP2001053257A (ja) * 1999-08-10 2001-02-23 Sony Corp 張り合わせｓｏｉ基板の作製方法
JP2003506883A (ja) 1999-08-10 2003-02-18 シリコン ジェネシス コーポレイション 低打ち込みドーズ量を用いて多層基板を製造するための劈開プロセス
JP4101409B2 (ja) 1999-08-19 2008-06-18 シャープ株式会社 半導体装置の製造方法
JP2001094136A (ja) 1999-09-22 2001-04-06 Canon Inc 半導体素子モジュールの製造方法および太陽電池モジュールの製造方法
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP2001274368A (ja) 2000-03-27 2001-10-05 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法およびこの方法で製造された貼り合わせウエーハ
US6521492B2 (en) 2000-06-12 2003-02-18 Seiko Epson Corporation Thin-film semiconductor device fabrication method
US7183177B2 (en) 2000-08-11 2007-02-27 Applied Materials, Inc. Silicon-on-insulator wafer transfer method using surface activation plasma immersion ion implantation for wafer-to-wafer adhesion enhancement
JP2002134375A (ja) 2000-10-25 2002-05-10 Canon Inc 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法
FR2894990B1 (fr) 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
JP2003163335A (ja) 2001-11-27 2003-06-06 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
CN100403543C (zh) 2001-12-04 2008-07-16 信越半导体株式会社 贴合晶片及贴合晶片的制造方法
FR2834123B1 (fr) 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4772258B2 (ja) 2002-08-23 2011-09-14 シャープ株式会社 Ｓｏｉ基板の製造方法
JP4289837B2 (ja) 2002-07-15 2009-07-01 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法
JP4328067B2 (ja) 2002-07-31 2009-09-09 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法、並びにイオン注入装置
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
EP1427002B1 (en) 2002-12-06 2017-04-12 Soitec A method for recycling a substrate using local cutting
EP2091075A2 (en) 2002-12-06 2009-08-19 S.O.I.TEC Silicon on Insulator Technologies S.A. A method for recycling a surface of a substrate using local thinning
TWI233154B (en) 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
RU2217842C1 (ru) 2003-01-14 2003-11-27 Институт физики полупроводников - Объединенного института физики полупроводников СО РАН Способ изготовления структуры кремний-на-изоляторе
US7256104B2 (en) 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
FR2858875B1 (fr) 2003-08-12 2006-02-10 Soitec Silicon On Insulator Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse
JP2005072070A (ja) * 2003-08-28 2005-03-17 Sumitomo Mitsubishi Silicon Corp 剥離ウェーハの再生処理方法及び再生されたウェーハ
JP4828230B2 (ja) 2004-01-30 2011-11-30 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの製造方法
EP1667223B1 (en) 2004-11-09 2009-01-07 S.O.I. Tec Silicon on Insulator Technologies S.A. Method for manufacturing compound material wafers
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
JP4934966B2 (ja) 2005-02-04 2012-05-23 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
JP2006294737A (ja) 2005-04-07 2006-10-26 Sumco Corp Ｓｏｉ基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
JP5122731B2 (ja) 2005-06-01 2013-01-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP4977999B2 (ja) 2005-11-21 2012-07-18 株式会社Ｓｕｍｃｏ 貼合せ基板の製造方法及びその方法で製造された貼合せ基板
JP4715470B2 (ja) 2005-11-28 2011-07-06 株式会社Ｓｕｍｃｏ 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
US7781309B2 (en) 2005-12-22 2010-08-24 Sumco Corporation Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
US7829436B2 (en) 2005-12-22 2010-11-09 Sumco Corporation Process for regeneration of a layer transferred wafer and regenerated layer transferred wafer
EP1835533B1 (en) 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate
FR2899380B1 (fr) 2006-03-31 2008-08-29 Soitec Sa Procede de revelation de defauts cristallins dans un substrat massif.
US7790565B2 (en) 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process
US7579654B2 (en) 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
US7608521B2 (en) 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
JP5314838B2 (ja) 2006-07-14 2013-10-16 信越半導体株式会社 剥離ウェーハを再利用する方法
JP2008153411A (ja) 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
JP4820801B2 (ja) 2006-12-26 2011-11-24 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
EP1970952A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7755113B2 (en) * 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
US7759233B2 (en) 2007-03-23 2010-07-20 Micron Technology, Inc. Methods for stressing semiconductor material structures to improve electron and/or hole mobility of transistor channels fabricated therefrom, and semiconductor devices including such structures
JP5289805B2 (ja) 2007-05-10 2013-09-11 株式会社半導体エネルギー研究所 半導体装置製造用基板の作製方法
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
US7939424B2 (en) 2007-09-21 2011-05-10 Varian Semiconductor Equipment Associates, Inc. Wafer bonding activated by ion implantation
KR101499175B1 (ko) 2007-10-04 2015-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7799658B2 (en) * 2007-10-10 2010-09-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP5522917B2 (ja) 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5688203B2 (ja) * 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
US7851318B2 (en) * 2007-11-01 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same, and method for manufacturing semiconductor device
US7781308B2 (en) 2007-12-03 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US7767583B2 (en) 2008-03-04 2010-08-03 Varian Semiconductor Equipment Associates, Inc. Method to improve uniformity of chemical mechanical polishing planarization
US20100022070A1 (en) * 2008-07-22 2010-01-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
SG159484A1 (en) 2008-09-05 2010-03-30 Semiconductor Energy Lab Method of manufacturing soi substrate
SG183670A1 (en) 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
US8278187B2 (en) 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
SG176602A1 (en) 2009-06-24 2012-01-30 Semiconductor Energy Lab Method for reprocessing semiconductor substrate and method for manufacturing soi substrate
US8318588B2 (en) 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
SG178061A1 (en) 2009-08-25 2012-03-29 Semiconductor Energy Lab Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate

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