KR20120091193A - 반도체 기판의 재생 방법, 재생된 반도체 기판의 제조 방법, 및 ｓｏｉ 기판의 제조 방법 - Google Patents

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Abstract

개시된 본 발명의 일 실시예의 목적은 SOI 기판을 제조하기 위해 재사용되는 반도체 기판을 재생하기에 적절한 방법을 제공하는 것이다. 반도체 기판은 다음의 방식으로 재생된다; 에칭 처리가 손상된 반도체 영역을 포함한 단차부 및 절연층이 주변부에 존재하는 반도체 기판상에서 수행되며, 그에 의해 상기 절연층이 제거되고; 에칭 처리가 상기 반도체 기판에 포함된 반도체 재료를 산화시키는 물질, 상기 산화된 반도체 재료를 용해시키는 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 물질을 포함한 혼합액을 사용하여 상기 반도체 기판상에 수행되며, 그에 의해 비-손상된 반도체 영역을 남기고 상기 손상된 반도체 영역이 선택적으로 제거되며; 수소를 포함한 분위기 하에서 열 처리가 수행된다.

Description

반도체 기판의 재생 방법, 재생된 반도체 기판의 제조 방법, 및 ＳＯＩ 기판의 제조 방법{REPROCESSING METHOD OF SEMICONDUCTOR SUBSTRATE, MANUFACTURING METHOD OF REPROCESSED SEMICONDUCTOR SUBSTRATE, AND MANUFACTURING METHOD OF SOI SUBSTRATE}
개시된 발명의 기술 분야들 중 하나는 반도체 기판을 재생하기 위한 방법에 관한 것이다. 또한, 상기 개시된 발명은 반도체 기판을 재생하기 위한 방법을 사용하여 재생된 반도체 기판을 제조하는 방법, 및 SOI(silicon on insulator) 기판을 제조하기 위한 방법에 관한 것이다.
최근 몇 년들에서, 절연 표면 위에 형성된 박형 단결정 실리콘 층을 포함하는 SOI 기판을 사용한 집적 회로들이 대용량 실리콘 웨이퍼를 사용한 것 대신에 개발되었다. 상기 절연 표면상에 형성된 박형 단결정 실리콘 층의 특성들은 서로로부터 상기 집적 회로에 형성된 트랜지스터들을 완전히 분리하는 것을 가능하게 한다. 더욱이, 완전-공핍된 트랜지스터들이 형성될 수 있기 때문에, 높은 집적, 고속 드라이빙, 및 낮은 전력 소비와 같은 고부가 가치들을 갖는 반도체 집적 회로가 실현될 수 있다.
SOI 기판을 제조하기 위한 방법으로서, 수소 이온 주입 분리 방법이 알려져 있다. 상기 수소 이온 주입 분리 방법은 그에 의해 단결정 실리콘층이 다음의 방식으로 획득되는 방법이다. 수소 이온들이 주입되는 단결정 실리콘 기판(결합 기판(bond substrate))은 상기 기판들 사이에 개재된 절연층을 갖는 또 다른 기판(베이스 기판)에 결합되며, 그 후 상기 결합 기판은 열 처리에 의해 이온 주입 영역을 따라 분리된다. 상기 수소 이온 주입 분리 방법으로, 단결정 실리콘 층이 유리 기판과 같은 절연 기판을 통해 제공되는 SOI 기판이 제조될 수 있다(예로서, 특허 문헌 1).
[참조]
[특허 문서]
[특허 문서 1] 일본 공개 특허 출원 제2004-87606호.
수소 이온 주입 분리 방법이 SOI 기판을 제조하기 위한 방법으로서 이용될 때, 복수의 SOI 기판들이 하나의 결합 기판으로부터 제조될 수 있으며; 그러므로, SOI 기판을 제조할 때 상기 결합 기판에 대한 비용이 감소될 수 있는 이점이 있다. 이것은, 단결정 실리콘 층이 분리되는 상기 결합 기판에 재생 처리가 실시될 때, 상기 사용된 결합 기판이 또 다른 SOI 기판을 제조하기 위해 재사용될 수 있기 때문이다.
여기에서, 상기 수소 이온 주입 분리 방법을 위해 사용되는 단결정 실리콘 기판과 같은 상기 결합 기판의 주변부는 상기 결합 기판의 제조 프로세스에서 화학 기계적 연마(chemical mechanical polishing; CMP) 처리에 의해 야기되는 에지 롤 오프(edge roll off; E. R. O.)라 불리우는 영역을 갖는다. 이러한 영역은 상기 결합 기판의 에지가 연마 천으로 연마될 때 형성된다. 상기 결합 기판의 에지 롤 오프 영역은 곡선 표면 및 상기 결합 기판의 중심 영역의 것보다 얇은 두께를 갖는다.
SOI 기판이 수소 이온 주입 분리 방법에 의해 제조될 때, 결합 기판 및 베이스 기판은 분자 간의 힘 또는 반데르발스 힘(Van der Waals force)의 메커니즘에 의해 서로에 대해 결합되며, 그러므로, 결합될 표면들은 미리 정해진 평탄도를 가질 필요가 있다. 상기 결합 기판 및 상기 베이스 기판이 상기 표면 평탄도가 확보되지 않는 상기 에지 롤 오프 영역에서 결합되지 않는 것은 당연한 일이다.
따라서, 상기 단결정 실리콘 층이 분리되고, 상기 에지 롤 오프 영역에 대응하는, 상기 결합 기판의 영역에서, 분리되지 않은 단결정 실리콘 영역 및 분리되지 않은 절연층은 단차부(step portion)로서 남겨진다. 이러한 단차부는 상기 결합 기판의 재생 처리의 단계에서 문제가 된다. 상기 단차부 및 상기 다른 영역(상기 결합이 적절하게 수행되는 영역) 사이의 높이의 차는 기껏해야 수백 나노미터들이다. 그러나, 상기 재생된 기판이 결합 기판으로서 SOI 기판을 다시 제조하기 위해 사용될 수 있도록 CMP 방법으로 상기 결합 기판의 표면을 연마함으로써 상기 단차부를 제거하기 위해, 반도체층은 대략 10㎛만큼 제거될 필요가 있으며, 따라서 재생의 횟수 및 상기 결합 기판의 사용은 충분히 확보될 수 없다.
또한, SOI 기판의 제조 프로세스에서 수소 이온들로 조사된 반도체 영역은 상기 단차부를 가진 상기 결합 웨이퍼의 표면상에 남겨진다. 결정 결함들, 보이드들(voids), 또는 블리스터들(blisters)이 상기 반도체 영역에서 수소 이온 조사로 인해 존재하며, 그러므로, 다수의 돌출부(projection)들 및 오목부(depression)들이 상기 결합 기판의 표면상에 존재한다.
앞서 말한 문제점을 고려할 때, 상기 개시된 본 발명의 일 실시예의 목적은 반도체 기판을 재생하기에 적절한 방법을 제공하는 것이다. 상기 개시된 발명의 일 실시예의 또 다른 목적은 반도체 기판을 재생하기에 적합한 방법을 사용하여 재생된 반도체 기판을 제조하는 것이다. 개시된 발명의 일 실시예의 또 다른 목적은 상기 재생된 반도체 기판을 사용하여 SOI 기판을 제조하는 것이다.
상기 개시된 발명의 일 실시예에서, 단차부는 이온 조사 등으로 인해 손상된 반도체 영역이 선택적으로 제거될 수 있는 방법을 사용하여 제거된다. 또한, 상기 방법은 재생된 반도체 기판을 제조하기 위해 사용되며, SOI 기판은 상기 재생된 반도체 기판을 사용하여 제조된다. 상세한 설명이 이하에서 이루어진다.
상기 개시된 발명의 일 실시예는 반도체 기판을 재생하기 위한 방법이며, 상기 방법은: 손상된 반도체 영역 및 상기 손상된 반도체 영역 위의 절연층을 포함한 단차부가 주변부에 존재하는 반도체 기판상에서 제 1 에칭 처리를 수행하는 단계로서, 그에 의해 상기 절연층이 제거되는, 상기 제 1 에칭 처리를 수행하는 단계; 상기 반도체 기판에 포함된 반도체 재료를 산화시키는 물질, 상기 산화된 반도체 재료를 용해시키는 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 물질을 포함하는 혼합액을 사용함으로써 상기 반도체 기판상에서 제 2 에칭 처리를 수행하는 단계로서, 그에 의해 상기 손상된 반도체 영역이 남겨진 비-손상 반도체 영역으로 선택적으로 제거되는, 제 2 에칭 처리 수행 단계; 및 수소를 포함한 분위기 하에 상기 제 2 에칭 처리 후에 상기 반도체 기판을 가열하기 위한 열 처리를 수행하는 단계를 포함한다.
상기 개시된 본 발명의 또 다른 실시예는 반도체 기판을 재생하기 위한 방법이며, 상기 방법은: 손상된 반도체 영역 및 상기 손상된 반도체 영역 위의 절연층을 포함한 단차부가, 상기 반도체의 일부가 이온 조사 및 열 처리를 통해 반도체층으로서 분리된 후, 주변부에 남겨지는 반도체 기판상에서 제 1 에칭 처리를 수행하는 단계로서, 그에 의해 상기 절연층이 제거되는, 상기 제 1 에칭 처리 수행 단계; 상기 반도체 기판에 포함된 반도체 재료를 산화시키는 물질, 상기 산화된 반도체 재료를 용해시키는 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 물질을 포함하는 혼합액을 사용함으로써 상기 반도체 기판상에서 제 2 에칭 처리를 수행하는 단계로서, 그에 의해 상기 손상된 반도체 영역이 남겨진 비-손상 반도체 영역으로 선택적으로 제거되는, 상기 제 2 에칭 처리 수행 단계; 및 수소를 포함한 분위기 하에 상기 제 2 에칭 처리 후 상기 반도체 기판을 가열하기 위한 열 처리를 수행하는 단계를 포함한다.
상기 개시된 발명의 또 다른 실시예는 반도체 기판을 재생하기 위한 방법이며, 상기 방법은: 손상된 반도체 영역 및 상기 손상된 반도체 영역에 걸친 절연층을 포함한 단차부가 주변부에 남겨지고 두께가 상기 손상된 반도체 영역의 것보다 얇은 손상된 반도체 영역은 상기 반도체 기판의 부분이 이온 조사 및 열 처리를 통해 반도체층으로서 분리된 후 상기 단차부에 의해 둘러싸인 영역에 남겨진 반도체 기판상에서 제 1 에칭 처리를 수행하는 단계로서, 그에 의해 상기 절연층이 제거되는, 상기 제 1 에칭 처리 수행 단계; 상기 반도체 기판에 포함된 반도체 재료를 산화시키는 물질, 상기 산화된 반도체 재료를 용해시키는 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 물질을 포함하는 혼합액을 사용함으로써 상기 반도체 기판상에서 제 2 에칭 처리를 수행하는 단계로서, 그에 의해 상기 손상된 반도체 영역들은 남겨진 비-손상된 반도체 영역으로 선택적으로 제거되는, 상기 제 2 에칭 처리 수행 단계; 및 수소를 포함한 분위기하에 상기 제 2 에칭 처리 후 상기 반도체 기판을 가열하기 위한 열 처리를 수행하는 단계를 포함한다.
상기 제 2 에칭 처리에서, 상기 비-손상된 반도체 영역에 대한 상기 손상된 반도체 영역의 에칭 선택성(etching selectivity)은 바람직하게는 2 또는 그보다 높다. 또한, 상기 제 2 에칭 처리는 바람직하게는 상기 반도체 기판의 중심부에 대한 상기 반도체 기판의 상기 주변부의 상기 에칭 선택성은 2 이상에서 2 미만으로 감소된 후 정지된다.
또한, 상기 이온 조사는 바람직하게는 질량 분리(mass separation) 없이 수행된다. 또한, 상기 이온은 바람직하게는 H3 + 이온을 포함한다.
또한, 상기 단차부의 접평면(tangent plane) 및 상기 반도체 기판의 후면 사이의 각도가 0.5˚또는 그보다 작은 적어도 하나의 영역이 바람직하게는 상기 제 2 에칭 처리에 의해 제거된다.
게다가, 상기 반도체 기판에 포함된 상기 반도체 재료를 산화시키는 물질로서 사용되는 질산, 상기 산화된 반도체 재료를 용해시키는 물질로서 사용되는 플루오르화 수소산(hydrofluoric acid), 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 물질로서 사용되는 아세트산인 것이 바람직하다. 또한, 상기 플루오르화 수소산, 상기 질산, 및 상기 아세트산은 1:3:10 또는 1:2:10의 체적비로 혼합되는 것이 바람직하다. 상기 플루오르화 수소산, 상기 질산, 및 상기 아세트산의 농도들은 각각 50 중량%, 70 중량%, 및 97.7 중량%임을 주의하자.
상기 방법들에 의해, 재생된 반도체 기판은 상기 반도체 기판으로부터 제조될 수 있다. 더욱이, SOI 기판은 다음의 방식으로 제조될 수 있다: 상기 방법들 중 임의의 방법에 의해 제조된 상기 재생된 반도체 기판은 취화 영역(embrittlement region)이 형성되도록 이온들로 조사되고, 상기 재생된 반도체 기판 및 베이스 기판은 그 사이에 개재된 절연층과 결합되며, 상기 재생된 반도체 기판은 반도체층이 상기 베이스 기판 위에 형성되도록 열 처리에 의해 분리된다.
이러한 명세 등에서, SOI 기판은 반도체층이 절연 표면상에 형성되는 기판을 나타내며, 이것은 실리콘층이 절연층 상에 제공되는 구조에 제한되지 않는다. 예를 들면, SOI 기판은 실리콘 층이 유리 기판상에 직접 형성되는 구조, 실리콘 카바이드 층이 절연층 상에 형성되는 구조 등을 가질 수 있다.
상기 개시된 발명의 일 실시예에 따르면, 손상된 반도체 영역은 남겨진 비-손상된 반도체 영역(또는 상기 손상도가 낮은 반도체 영역)을 갖고 선택적으로 제거될 수 있다. 따라서, 상기 반도체 기판의 재생 처리에서 제거된 반도체 양은 충분히 감소될 수 있으며, 상기 반도체 기판의 사용 및 재생의 횟수들이 충분히 확보될 수 있다.
또한, 열 처리가 상기 손상된 반도체 영역이 선택적으로 제거된 후 수소를 포함한 분위기 하에 수행되어, 유리한 평탄도를 갖는 재생된 반도체 기판이 획득될 수 있다.
또한, 재생된 반도체 기판이 반도체 기판을 재생하기 위한 상기 방법에 의해 제조될 때, 상기 재생 방식으로 제거된 반도체의 양은 충분히 감소될 수 있다. 따라서, 상기 재생된 반도체 기판을 제조하기 위한 비용이 감소될 수 있다.
더욱이, SOI 기판이 상기 재생된 반도체 기판을 사용하여 제조될 때, 상기 SOI 기판을 제조하기 위한 비용이 충분히 감소될 수 있다.
도 1a 내지 도 1d는 반도체 기판을 위한 재생 처리의 방법을 도시한 단면도들.
도 2a 및 도 2b는 반도체 기판의 단차부에 대한 확대도들.
도 3a 내지 도 3c는 SOI 기판을 제조하기 위한 방법을 도시한 단면도들.
도 4a 내지 도 4c는 SOI 기판을 제조하기 위한 방법을 도시한 단면도들.
도 5a 내지 도 5c는 SOI 기판을 제조하기 위한 방법을 도시한 단면도들.
도 6은 SOI 기판의 제조 프로세스를 도시한 도면.
도 7은 SOI 기판을 포함하는 반도체 장치를 도시한 단면도.
도 8a 및 도 8b는 반도체 기판의 광학 마이크로그래프들.
도 9a 및 도 9b는 각각 반도체 기판의 단차를 도시한 그래프들.
도 10a1, 도 10a2, 도 10b1, 도 10b2, 도 10c1, 및 도 10c2는 반도체 기판의 광학 마이크로그래프들.
도 11a1, 도 11a2, 도 11b1, 도 11b2, 도 11c1, 및 도 11c2는 반도체 기판의 광학 마이크로그래프들.
도 12a 내지 도 12c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 13a 내지 도 13c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 14a 내지 도 14c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 15a 내지 도 15c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 16a 내지 도 16c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 17a 내지 도 17c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 18a 내지 도 18c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 19a 내지 도 19c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 20a 내지 도 20c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 21a 내지 도 21c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 22a 내지 도 22c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 23a 내지 도 23c는 각각 반도체 기판의 단차를 도시한 그래프들.
도 24는 에칭 시간 및 에칭 양 간의 관계를 도시한 도면.
도 25a 및 도 25b는 반도체 기판의 광학 마이크로그래프들.
도 26a 및 도 26b는 각각 반도체 기판의 단차를 도시한 그래프들.
도 27a 및 도 27b는 반도체 기판의 단면 TEM 이미지들.
도 28a 및 도 28b는 반도체 기판의 광학 마이크로그래프들.
실시예들 및 예들이 이제 도면들을 참조하여 이하에서 기술될 것이다. 본 발명은 많은 상이한 모드들로 구현될 수 있으며, 상기 모드들 및 상세들은 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 방식들로 변경될 수 있음을 이 기술분야의 숙련자들에게 명백함을 주의하자. 그러므로, 본 발명은 상기 실시예들 및 상기 예들의 설명에 제한되는 것으로 해석되어서는 안된다. 동일한 부분들 또는 유사한 기능을 갖는 부분들은 이러한 명세 등에서 동일한 참조 부호들로 표시되며 그 설명은 몇몇 경우들에서 생략됨을 주의하자.
[실시예 1]
이 실시예에서, 반도체 기판을 재생하기 위한 방법이 도 1a 내지 도 1d, 도 2a 및 도 2b를 참조하여 기술될 것이다.
도 1a는 재생 처리(반도체층이 분리되는 반도체 기판) 전에 반도체 기판(121)의 구조에 대한 일 예를 도시한다. 단차부(126)가 상기 반도체 기판(121)의 주변부에 존재한다. 상기 단차부(126)는 절연층(123), 분리되지 않은 반도체 영역(125), 및 반도체 영역(127)을 포함한다. 상기 분리되지 않은 반도체 영역(125) 및 상기 반도체 영역(127) 둘 모두는 손상되며 SOI 기판의 제조 프로세스에서 이온 조사 처리 등으로 인한 많은 결정 결함들, 보이드들, 블리스터들 등을 포함함을 주의하자. 특히, 상기 반도체 영역(127)은 상기 이온 조사로 인한 손상 및 취화가 두드러지는 영역이다. 그러므로, 상기 분리되지 않은 반도체 영역(125) 및 상기 반도체 영역(127)은 손상된 반도체 영역으로서 총괄하여 일컬어질 수 있다. 예를 들면, 단결정 반도체 기판의 경우에서, 상기 손상된 반도체 영역은 결정(결정 구조)에서 원자들의 정렬의 무질서, 결정 결함, 결정 격자의 왜곡 등을 포함하는 영역 부분을 나타내고, 이는 이온 조사 등에 의해 야기되는 반면, 단결정 반도체 영역은 결정에서의 원자들이 공간적으로 규칙적인 방식으로 정렬되는 영역이다. 게다가, 비-손상된 반도체 영역은 결정에서의 원자들이 공간적으로 정렬된 방식으로 정렬되고 이온들 등으로 조사되지 않는 단결정 반도체 영역과 동일한 품질을 갖는 단결정 반도체 영역을 나타낸다.
상기 단차부(126)는 상기 반도체 기판의 소위 에지 롤 오프(E. R. O.) 영역을 포함한다. 상기 에지 롤 오프 영역은 상기 반도체 기판의 표면 처리(CMP 처리)에 의해 야기된다. 상기 반도체 기판의 상기 에지 롤 오프 영역은 상기 반도체 기판의 중심 영역보다 작은 두께를 가지기 때문에, 결합은 SOI 기판을 제조할 때 상기 에지 롤 오프 영역에서 수행되지 않는다. 그 결과, 상기 단차부(126)가 상기 반도체 기판(121)의 상기 에지 롤 오프 영역에 남겨진다.
이온들로 조사된 반도체 영역(129)은 상기 단차부(126) 외의 상기 반도체 기판(121)의 영역에(특히, 상기 에지 롤 오프 영역에 의해 둘러싸여진 영역에) 존재한다. 상기 반도체 영역(129)은 상기 SOI 기판의 제조 프로세스에서 형성되는 이온들로 조사된 영역의 일부가 상기 반도체층이 분리된 후 상기 반도체 기판(121)에 남겨지는 방식으로 형성된다.
여기에서, 상기 반도체 영역(129)은 상기 단차부(126)에서의 상기 반도체 영역들(상기 반도체 영역(125) 및 상기 반도체 영역(127))과 비교하여 충분히 얇다. 더욱이, 상기 반도체 영역(129)은 이온 조사 처리 등에 의해 손상되며 많은 결정 결함들 등을 포함한다. 그러므로, 상기 반도체 영역(125) 및 상기 반도체 영역(127)뿐만 아니라 상기 반도체 영역(129)은 손상된 반도체 영역으로서 칭하여질 수 있다.
도 2a는 상기 단차부(126)가 확대되는 개략도를 도시한다. 상기 단차부(126)는 상기 에지 롤 오프 영역에 대응하는 영역 및 챔퍼부(chamfer portion)에 대응하는 영역을 포함한다. 이 실시예에서, 상기 에지 롤 오프 영역은 상기 단차부(126)의 표면의 접평면 및 기준면 사이의 각도가 0.5° 또는 그보다 작은 포인트들의 세트를 나타낸다. 여기에서, 상기 기준면으로서, 상기 반도체 기판의 전면 또는 후면에 평행인 평면이 채용된다.
대안적으로, 상기 챔퍼부로서 상기 기판의 단부로부터 0.2mm의 거리에 영역을 설정함으로써, 상기 에지 롤 오프 영역은 상기 챔퍼부 안에 있고 결합이 수행되지 않는 영역으로서 정의될 수 있다. 상세하게는, 예를 들면, 상기 기판의 단부로부터 0.2mm 내지 0.9mm의 거리에서의 영역은 상기 에지 롤 오프 영역으로서 칭하여질 수 있다.
상기 챔퍼부는 베이스 기판 및 결합 기판 사이의 결합에 영향을 미치지 않음을 주의하자. 그러므로, 상기 챔퍼부의 평탄도는 상기 기판의 재생 처리에서 문제가 아니다. 다른 한편, 상기 에지 롤 오프 영역의 부근은 상기 베이스 기판 및 상기 결합 기판 사이의 상기 결합에 대해 영향을 미친다. 그러므로, 재생된 반도체 기판은 몇몇 경우들에서, SOI 기판의 제조 프로세스에서 사용될 수 없으며, 이것은 상기 에지 롤 오프 영역의 평탄도에 의존한다. 이러한 이유로, 상기 그 평탄도가 상기 반도체 기판의 상기 재생 처리에서 개선되도록 상기 에지 롤 오프 영역에서 상기 단차부(126)를 제거하는 것은 매우 중요하다.
도 2b는 도 1a에 도시된 단차부(128)가 확대되는 개략도를 도시한다. 상기 분리되지 않은 반도체 영역(125) 및 상기 반도체 영역(127) 둘 모두는 손상되며 SOI 기판의 제조 프로세스에서 이온들의 조사 처리 등으로 인한 많은 결정 결함들, 보이드들, 블리스터들(134) 등을 포함한다. 점선에 의해 둘러싸인 영역(135)은 상기 블리스터들 위의 상기 절연막 및 상기 반도체층이 손상되는 상태를 도시한다. 다수의 볼록부들 및 오목부들이 상기 절연층(123)의 표면상에 존재한다.
상기 반도체 기판의 재생 처리는 적어도 상기 절연층(123)을 제거하기 위한 에칭 처리(이하에서는 제 1 에칭 처리로서 불리움), 상기 손상된 반도체 영역을 제거하기 위한 에칭 처리(이하에서는 제 2 에칭 처리로서 불리움), 및 상기 제 2 에칭 처리 후 상기 반도체 기판을 평탄화하기 위한 열 처리를 포함한다. 이들은 이하에서 상세히 기술된다.
첫째로, 상기 제 1 에칭 처리는 도 1a를 참조하여 기술된다. 상술된 바와 같이, 상기 제 1 에칭 처리는 상기 반도체 기판(121)으로부터 상기 절연층(123)을 제거하기 위한 에칭 처리이다. 여기에서, 상기 절연층(123)은 에천트로서 플루오르화 수소산을 포함하는 용액을 사용하여 웨트 에칭 처리에 의해 제거될 수 있다. 플루오르화 수소산을 포함한 용액으로서, 플루오르화 수소산, 플루오르화 암모늄, 및 계면 활성제(예로서, 제품명: 스텔라 케미파 코포레이션(Stella Chemifa Corporation)에 의해 제조된 LAL(500)) 등을 포함한 혼합액이 사용되는 것이 바람직하다. 이러한 웨트 에칭 처리는 바람직하게는 20초들 내지 1200초들, 예를 들면 대략 300초들 동안 수행된다.
웨트 에칭 처리는 상기 반도체 기판(121)이 처리 탱크에서의 용액에 담궈지는 방식으로 수행될 수 있기 때문에, 복수의 반도체 기판들(121)은 즉시 처리될 수 있다. 따라서, 상기 재생 처리의 효율성이 증가될 수 있다. 또한, 상기 절연층(123)은 상기 제 1 에칭 처리에 의해 제거되고 상기 제 2 에칭 처리에 의해 제거될 필요가 없기 때문에, 상기 에칭 시간은 단축될 수 있다. 더욱이, 상기 반도체는 상기 제 1 에칭 처리에 의해 거의 에칭되지 않기 때문에, 상기 에칭에 의해 제거된 상기 반도체 기판(121)의 양은 감소될 수 있으며 상기 재생 횟수들은 증가될 수 있다.
상기 제 1 에칭 처리에서, 드라이 에칭 처리는 상기 절연층(123)이 제거될 수 있는 한 채용될 수 있다. 대안적으로, 웨트 에칭 처리 및 드라이 에칭 처리가 결합하여 사용될 수 있다. 상기 드라이 에칭 처리에 대해, 평행 평판 반응성 이온 에칭(RIE) 방법, 유도적으로 결합된 플라즈마(ICP) 에칭 방법 등이 사용될 수 있다.
다음으로, 상기 제 2 에칭 처리는 도 1b를 참조하여 기술된다. 상기 제 2 에칭 처리에서, 상기 손상된 반도체 영역들, 즉 상기 단차부(126)에 포함된 상기 분리되지 않은 반도체 영역(125) 및 상기 반도체 영역(127), 및 이온들로 조사된 상기 반도체 영역(129)이 선택적으로 제거된다. 보다 상세하게는, 웨트 에칭 처리가 에천트로서 반도체 재료를 산화시키는 물질, 상기 산화된 반도체 재료를 용해시키는 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 물질을 포함하는 혼합액을 사용하여 수행된다.
상기 처리에서, 질산은 바람직하게는 상기 반도체 재료를 산화시키는 상기 물질을 포함하는 화학 용액을 위해 사용된다. 플루오르화 수소산은 바람직하게는 상기 산화된 반도체 재료를 용해시키는 상기 물질을 포함한 화학 용액을 위해 사용된다. 아세트산은 바람직하게는 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 상기 물질을 포함한 화학 용액을 위해 사용된다. 상기 에천트의 조성은 바람직하게는 다음과 같이 설정된다. 70 중량% 질산의 볼륨은 97.7 중량% 아세트산의 0.01배 이상이고 1배 미만이며 50 가중 % 플루오르화 수소산의 0.1배 이상이고 100배 미만이며, 상기 50 중량% 플루오르화 수소산의 볼륨은 97.7 중량% 아세트산의 0.01배 이상이고 0.5배 이하이다. 예를 들면, 상기 플루오르화 수소산, 질산, 및 아세트산의 체적비는 1:3:10, 1:2:10, 1.5:3:10 등인 것이 바람직하다. 상기 체적비 1:3:10은 분자들의 몰비로 HF;HNO3:CH3COOH:H2O = 2.05:3.29:11.55:7.42로서 표현된다. 다른 분자들의 구성에 대한 특별한 제한은 없다. 상기 에칭 처리는 바람직하게는 대략 1분 내지 20분들 동안 수행된다. 예를 들면, 상기 에칭 처리는 바람직하게는 플루오르화 수소산, 질산, 및 아세트산의 체적비가 1:3:10인 경우에 대략 2분 내지 4분 동안 그리고 플루오르화 수소산, 질산, 및 아세트산의 체적비가 1:2:10인 경우에 대략 6분 내지 12분 동안 수행된다. 또한, 상기 혼합액의 온도는 대략 10℃ 내지 30℃, 예를 들면 22℃ 내지 23℃인 것이 바람직하다.
비를 사용하는 상기 표현들에서, 상기 화학 용액들 또는 상기 분자 수들 각각은 ±10%의 에러 마진을 갖는다. 예를 들면, 플루오르화 수소산, 질산, 및 아세트산의 체적비가 1:3:10인 표현에서, x:y:z(플루오르화 수소산(x), 질산(y), 및 아세트산(z))은 x=0.9 내지 1.1, y=2.7 내지 3.3, 및 z=9 내지 11의 범위에 있을 수 있다. 유사하게는, 플루오르화 수소산, 질산, 및 아세트산의 체적비가 1:2:10인 표현에서, x:y:z(플루오르화 수소산(x), 질산(y), 및 아세트산(z))는 x=0.9 내지 1.1, y=1.8 내지 2.2, 및 z=9 내지 11의 범위에 있을 수 있다.
이온 조사로 인한 결정 결함들, 보이드들, 블리스터들 등은 상기 손상된 반도체 영역에 존재하며, 에천트는 그 안으로 쉽게 침투한다. 따라서, 상기 손상된 반도체 영역에서, 웨트 에칭 처리는 표면으로부터 뿐만 아니라 내부로부터 또한 진행한다. 상세하게는, 상기 에칭은 깊은 홀(hole)이 상기 기판의 평면에 수직인 방향으로 형성되고 그 후 상기 홀이 확대되는 방식으로 진행하려는 경향이 있다. 달리 말하면, 상기 손상된 반도체 영역에서, 상기 에칭 처리는 덜-손상된 반도체 영역 또는 상기 비-손상된 반도체 영역에서보다 높은 에칭 레이트로 진행한다. 여기서, "에칭 레이트"는 단위 시간당 상기 에칭 양(에칭된 양)을 의미한다. 또한, "에칭 선택성"은 두 개의 상이한 층들이 에칭되는 경우에서, 각 층의 에칭 레이트의 비를 의미한다. 또한, 상기 덜-손상된 반도체 영역은 상기 손상도가 상기 분리되지 않은 반도체 영역(125), 상기 반도체 영역(127), 이온들로 조사된 상기 반도체 영역(129) 등의 것과 비교하여 비교적 낮은 반도체 영역을 말한다.
보다 상세하게는, 상기 손상된 반도체 영역의 에칭 레이트는 상기 비-손상된 반도체 영역(또는 상기 덜-손상된 반도체 영역)의 두 배 이상 높다. 즉, 상기 비-손상된 반도체 영역(또는 상기 덜-손상된 반도체 영역)에 대한 상기 손상된 반도체 영역의 에칭 선택성은 2 이상이다.
이러한 방식으로, 상기 웨트 에칭 처리가 에천트로서, 상기 반도체 재료를 산화시키는 상기 물질, 상기 산화된 반도체 재료를 용해시키는 상기 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 상기 물질을 포함하는 혼합액을 사용하여 수행되며, 상기 손상된 반도체 영역은 선택적으로 제거될 수 있다. 따라서, 상기 재생 처리에서 제거된 상기 반도체의 양은 감소될 수 있으며, 재생 및 사용의 횟수들이 증가될 수 있다. 더욱이, 상기 웨트 에칭 처리에 의해, 복수의 반도체 기판들(121)이 즉시 처리될 수 있다. 그러므로, 상기 재생 처리의 효율성이 증가될 수 있다. 더욱이, 상기 제 2 에칭 처리가 단기간에 수행될 수 있기 때문에, 상기 재생 처리의 효율성이 또한 이러한 이유로 증가될 수 있다.
상기 단차부(126)(상기 반도체 영역(125) 및 상기 반도체 영역(127))에서 상기 손상된 반도체 영역의 두께는 상기 다른 영역(상기 반도체 영역(129))에서 상기 손상된 반도체 영역의 것과 크게 상이하다. 그러므로, 상기 다른 영역(상기 중심부)에 대한 상기 단차부(126)(상기 주변부)의 상기 에칭 선택성은 상기 제 2 에칭 처리 동안 균일하지 않다.
세부사항들이 이하에 기술된다. 상기 제 2 에칭 처리가 시작된 직후, 상기 손상된 반도체 영역은 먼저 상기 단차부(126) 및 상기 다른 영역 모두에서 에칭된다; 따라서, 상기 에칭 선택성은 유사해진다(상세하게는, 대략 1). 상기 단차부(126)(상기 반도체 영역(129))와 다른 영역에서의 상기 손상된 반도체 영역이 제거되도록 에칭된 후, 상기 덜-손상된 반도체 영역 또는 상기 비-손상된 반도체 영역은 상기 단차부(126)와 다른 영역에서 노출된다; 따라서, 상기 덜-손상된 반도체 영역 또는 상기 비-손상된 반도체 영역의 에칭 레이트가 감소된다. 그러므로, 상기 단차부(126)에서 상기 손상된 반도체 영역은 우선적으로 제거되며, 상기 덜-손상된 반도체 영역 또는 상기 비-손상된 반도체 영역에 대한 상기 손상된 반도체 영역의 에칭 선택성은 높아진다(특히, 2 이상). 상기 단차부(126)(상기 반도체 영역(125) 및 상기 반도체 영역(127))에서 상기 손상된 반도체 영역이 제거되게 에칭된 후, 상기 덜-손상된 반도체 영역 또는 상기 비-손상된 반도체 영역이 또한 상기 단차부(126)에서 노출되고; 따라서, 상기 에칭 선택성은 다시 유사해진다(상세하게는, 대략 1).
이러한 방식으로, 상기 에칭 선택성은 상기 제 2 에칭 처리 동안 변하기 때문에, 상기 에칭은 상기 에칭 선택성을 고려하여 피니싱(finish)될 수 있다. 예를 들면, 상기 덜-손상된 반도체 영역 또는 상기 비-손상된 반도체 영역에 대한 상기 손상된 반도체 영역의 에칭 선택성이 2보다 낮게 감소되는 단계에서 상기 에칭 처리를 정지함으로써, 상기 손상된 반도체 영역은 상기 제 2 에칭 처리에 의해 제거된 상기 반도체의 양이 감소되는 동안 제거될 수 있다. 이러한 경우에, 상기 재생 처리는 확실히 수행될 수 있고 재생 횟수들은 충분히 확보될 수 있다. 상기 에칭 선택성은 미리 정해진 시간(예로서, 30초들 또는 1분)에 감소된 두께의 양들을 비교함으로써 획득된 값(차분값) 또는 순간 감소된 두께의 양들을 비교함으로써 획득된 값(미분값)일 수 있음을 주의해야 한다.
비록 여기에 도시되지 않았지만, 상기 단차부(126)는 상기 반도체층이 상기 반도체 기판(121)으로부터 분리되는 몇몇 경우들에서 손상되거나 또는 부분적으로 손상된다는 것을 주의해야 한다. 이러한 경우들에서, 상기 에천트는 상기 손상된 영역으로부터 상기 제 1 에칭 처리 및 상기 제 2 에칭 처리를 통해 그 주변부로 침투하며, 상기 비-손상된 반도체 영역(또는 상기 덜-손상된 반도체 영역)에 남겨진 상기 손상된 반도체 영역은 선택적으로 제거된다.
다음으로, 평탄화 처리가 상기 제 2 에칭 처리 후에 반도체 기판(130)상에서 수행되며, 따라서 재생된 반도체 기판(132)이 제조된다(도 1d를 참조). 상기 반도체 기판(130)이 도 1c에 도시된 바와 같이 상기 제 2 에칭 처리 후 상기 반도체 기판(130)의 표면이 충분한 평탄도를 갖지 않을 때 SOI 기판의 제조 프로세스에서 사용될 수 없기 때문에 이러한 처리가 수행된다. 이 실시예에서, 상기 반도체 영역(129)이 상기 제 2 에칭 처리에 의해 완전히 제거되는 경우가 기술되지만; 그러나, 상기 반도체 영역(129)이 상기 제 2 에칭 처리에 의해 충분히 제거될 수 없는 경우에, 상기 나머지 반도체 영역(129)은 이하에 기술된 평탄화 처리에 의해 함께 제거되는 것이 바람직하다는 것을 주의해야 한다.
상기 평탄화 처리로서, 상기 제 2 에칭 처리 후 상기 반도체 기판(130)은 수소 분위기 하에서 1100℃ 이상 1300℃ 이하의 온도로 30분 이상 240분이하 동안 열 처리될 수 있다.
가열 수단으로서, RTA(rapid thermal anneal) 장치, 저항 가열로(resistance heating furnace), 마이크로웨이브 가열 장치 등이 사용될 수 있다.
상기 열 처리는 수소 분위기뿐만 아니라 아르곤 분위기 또는 수소 및 아르곤의 혼합물의 분위기 하에서 수행될 수 있다는 것을 주의해야 한다. 예를 들면, 상기 수소 및 아르곤의 혼합물의 분위기가 이용되는 경우에, 상기 열 처리는 그 체적이 가열로에 도입된 가스에 대해 90 vol% 이상 100 vol% 이하의 아르곤 분위기하에서 1100℃ 이상 1300℃ 이하의 온도로 30분 이상 240분 이하 동안 수행될 수 있다. 상기 열 처리가 수소 및 아르곤의 혼합물의 분위기 하에서 수행되는 경우에서, 상기 가열로에 도입된 상기 가스에 대한 수소의 비율은 예를 들면 바람직하게는 4 vol%일 수 있다.
상기 열 처리의 분위기는 상기에 제한되지 않으며, 다른 가스의 분위기가 상기 제 2 에칭 처리 후 상기 반도체 기판(130)의 표면이 상기 분위기하에서 평탄화될 수 있는 한 채용될 수 있음을 주의해야 한다.
아르곤 분위기 또는 산소 및 질소의 혼합물의 분위기 하에서 또 다른 열 처리가 상기 수소 분위기 하에서의 상기 열 처리 전 또는 후 수행될 수 있음을 주의해야 한다. 상기 반도체 기판(130)에서 산소의 외방 확산(out-diffusion)이 이러한 열 처리를 수행함으로써 촉진되기 때문에, 상기 반도체 기판(130)에서의 격자들 간에 존재하는 산소의 농도들은 감소될 수 있고, 상기 반도체 기판에 대한 OSF(oxidation-induced stacking fault)의 생성이 억제될 수 있다.
적어도 상기 열 처리가 상기 평탄화 처리로서 수행되는 경우가 이 실시예에서 기술되었지만, 이에 대한 제한 없이, CMP 방법과 같은 연마 처리가 평탄화 처리를 수행하기 위해 그와 결합될 수 있다는 것을 주의해야 한다. 연마 처리는 상기 열 처리 후 또는 전에 수행될 수 있다. CMP 방법을 사용한 상기 연마 처리는 한번 또는 복수회 수행될 수 있다. 연마 처리가 복수회 수행될 때, 예를 들면, 높은 연마 레이트를 갖는 제 1 연마가 수행되고 그 후 낮은 연마 레이트를 갖는 피니싱 연마가 수행되는 것이 바람직하다. 상기 제 1 연마에서, 폴리우테탄 연마 천이 바람직하게 사용되며, 슬러리(slurry)의 입경(grain diameter)은 바람직하게는 120nm 내지 180nm, 예를 들면, 대략 150nm이다. 상기 피니싱 연마에서, 바람직하게는 스웨이드 연마 천이 사용되며, 슬러리의 입경은 바람직하게는 45nm 내지 75nm, 예를 들면 대략 60nm이다. 또한, 상기 연마 처리가 상이한 연마 레이트들로 복수회 수행될 때, 상기 반도체 기판(130)은 단기간에 평탄화될 수 있다.
상기 반도체 기판(130)의 표면은 상기 열 처리를 통해 평탄화되며, 그러므로 0.2nm 이하, 바람직하게는 0.1nm 이하의 평균면 거칠기(Ra)를 갖도록 평탄화되는 상기 재생된 반도체 기판(132)이 제조될 수 있다(도 1d를 참조).
이 실시예에서 기술된 바와 같이, 졀연층이 상기 제 1 에칭 처리를 통해 제거된 후, 상기 제 2 에칭 처리는 상기 반도체 재료를 산화시키는 상기 물질, 상기 산화된 반도체 재료를 용해시키는 상기 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 상기 물질을 포함하는 상기 혼합액을 사용하여 수행되며, 따라서 상기 반도체 기판의 주변에 남아있는 상기 손상된 반도체 영역은 선택적으로 제거될 수 있다. 그러므로, 제거된 반도체의 양이 감소될 수 있고, 상기 반도체 기판의 재생 및 사용의 횟수들은 증가될 수 있다. 또한, 상기 열 처리는 상기 손상된 반도체 영역이 선택적으로 제거된 후 수소를 포함한 분위기 하에 수행되며, 따라서 양호한 평탄도를 갖는 재생된 반도체 기판이 획득될 수 있다.
이 실시예에서 기술된 구조는 다른 실시예들 중 임의의 실시예에 기술된 구조와 적절하게 결합하여 사용될 수 있다.
(실시예 2)
이 실시예에서 SOI 기판을 제조하기 위한 방법에서, SOI 기판은 베이스 기판에 대한 결합 기판인 반도체 기판으로부터 분리된 반도체층을 결합함으로써 제조된다. 상기 반도체층이 분리되는 상기 반도체 기판은 재생 처리되며 결합 기판으로서 재사용된다. 이 실시예의 SOI 기판을 제조하기 위한 방법의 일 예가 도 2a 및 도 2b, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 및 도 6의 SOI 기판의 제조 프로세스 차트를 참조하여 이하게 기술될 것이다.
먼저, 베이스 기판과의 결합을 준비하기 위해 반도체 기판(100)에 취화 영역(104)을 형성하는 프로세스가 기술된다. 이러한 프로세스는 상기 반도체 기판(100)에 대한 처리에 관한 것이며, 도 6에서의 프로세스 A에 대응한다.
먼저, 상기 반도체 기판(100)이 준비된다(도 3a 및 도 6에서의 단계(A-1) 참조). 상기 반도체 기판(100)으로서, 예를 들면, 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판이 사용될 수 있다. 상업적으로 이용가능한 실리콘 기판들의 통상적인 예들은 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 및 직경 16인치(400mm)인 원형 실리콘 기판들을 포함한다. 또한, 실리콘 기판의 주변부에서, 도 2a에 도시된 바와 같은 치핑(chipping) 또는 크랙킹(cracking)을 방지하기 위한 챔퍼부(champer portion)가 존재한다. 상기 기판의 형상은 원형 형상에 제한되지 않으며, 직사각형 형상 등으로 처리되는 실리콘 기판이 또한 사용될 수 있다. 직사각형 단결정 실리콘 기판이 상기 반도체 기판(100)으로서 사용되는 경우가 이하에 기술된다.
상기 반도체 기판(100)의 표면은 바람직하게는 황산/과산화수소 혼합물(SPM), 수산화암모늄/과산화수소 혼합물(APM), 염산/과산화수소 혼합물(HPM), 희석된 불화 수소산(DHF) 등을 적절하게 사용하여 세정된다. 또한, 희석된 불화 수소산 및 오존수는 상기 반도체 기판(100)의 표면을 세정하기 위해 대안적으로 사용될 수 있다.
상기 반도체 기판(100)의 표면이 세정된 후, 절연층(102)이 상기 반도체 기판(100)(도 3b 및 도 6에서의 단계(A-2) 참조) 위에 형성된다. 상기 절연층(102)은 단일 절연막 또는 복수의 절연막들을 포함하는 적층을 사용하여 형성될 수 있다. 상기 절연층(102)이 구성요소로서, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 또는 질화산화 실리콘막과 같은 실리콘을 포함하는 절연막을 사용하여 형성될 수 있다. 이 실시예에서, 산화 실리콘막이 상기 절연층(102)으로서 사용되는 경우가 예로서 기술된다.
이러한 명세 등에서, 산화질화 실리콘막은 질소 원자들보다 많은 산소 원자들을 포함하고, 그것들이 러더퍼드 후방 산란법(Rutherford backscattering spectrometry; RBS) 및 수소 전방 산란법(hydrogen forward scattering spectrometry; HFS)에 의해 측정될 때, 각각 50 원자% 내지 70 원자%, 0.5 원자% 내지 15 원자%, 25 원자% 내지 35 원자%, 및 0.1 원자% 내지 10 원자%의 범위에 있는 농도로 산소, 질소, 실리콘, 및 수소를 포함하는 막을 의미한다. 또한, 질화산화 실리콘막은 산소 원자들보다 많은 질소 원자들을 포함하고, 그것들이 RBS 및 HFS에 의해 측정될 때, 각각 5 원자% 내지 30 원자%, 20 원자% 내지 55 원자%, 25 원자% 내지 35 원자%, 및 10 원자% 내지 30 원자%의 범위에 있는 농도들로 산소, 질소, 실리콘, 및 수소를 포함하는 막을 의미한다. 질소, 산소, 실리콘, 및 수소의 퍼센티지들은 산화질화 실리콘막 또는 질화산화 실리콘막에 포함된 원자들의 총 수가 100 원자%로서 정의될 때 상기 주어진 범위들 내에 속한다는 것을 주의해야 한다.
산화 실리콘막이 상기 절연층(102)으로서 사용되는 경우에, 상기 절연층(102)은 열적 CVD법, 플라즈마 CVD법, 대기압 CVD법, 또는 실란 및 산소의 혼합 가스, 테트라에톡시실란(TEOS) 및 산소의 혼합 가스 등을 사용한 바이어스 ECRCVD법과 같은 기상 증착법으로 형성될 수 있다. 이러한 경우에, 상기 절연층(102)의 표면은 산소 플라즈마 처리에 의해 치밀화될 수 있다.
대안적으로, 유기실란 가스를 사용한 화학 기상 증착법에 의해 형성되는 산화 실리콘막은 상기 절연층(102)으로서 사용될 수 있다. 유기실란 가스에 대해, 테트라에톡시실란(TEOS)(화학식 : Si(OC2H5)4), 테트라메틸실란(TMS)(화학식: Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식 : SiH(OC2H5)3), 또는 트리스디메틸아미노실란(화학식 : SiH(N(CH3)2)3) 과 같은 실리콘-함유 화합물이 사용될 수 있다.
또한 대안적으로, 상기 절연층(102)은 상기 반도체 기판(100)을 산화시킴으로써 획득된 산화막을 사용하여 형성될 수 있다. 상기 산화막을 형성하기 위한 열 산화 처리는 드라이 산화일 수 있고, 할로겐-포함 가스가 부가되는 산화 분위기하에 수행될 수 있다. 상기 할로겐-포함 가스로서, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 하나 또는 복수의 종류들의 가스들이 사용될 수 있다. 상기 절연층(102)은 도 3b에서의 상기 반도체 기판(100)을 커버하도록 형성되지만; 이 실시예는 이러한 구조에 제한되지 않음을 주의해야 한다. 상기 절연층(102)이 상기 반도체 기판(100)에 걸쳐 CVD법 등으로 형성되는 경우에, 상기 절연층(102)은 상기 반도체 기판(100)의 표면들 중 단지 하나에 걸쳐 형성될 수 있다.
상기 열 산화막의 형성 조건들의 일 예로서, 열 처리는 산소에 대해 0.5 vol% 내지 10 vol%(바람직하게는 3 vol%)의 레이트로 HCl을 포함하는 분위기하에 700℃ 이상 1100℃ 이하로(통상적으로, 대략 950℃) 수행된다. 처리 시간은 0.1시간 내지 6시간들, 바람직하게는, 0.5시간 내지 1시간일 수 있다. 상기 형성될 산화막의 두께는 10nm 내지 1100nm의 범위(바람직하게는, 50nm 내지 150nm), 예를 들면 100nm에서 설정될 수 있다.
할로겐 원소를 포함하는 분위기 하의 이와 같은 열 산화 처리에 의해, 외인성 불순물(예로서, Fe, Cr, Ni, 또는 Mo)인 중금속이 제거될 수 있다.
또한, 염소와 같은 할로겐 원소를 포함하는 상기 절연층(102)은 상기 반도체 기판(100)에 악영향을 주는 불순물들을(예로서, Na의 가동 이온들 등) 게터(getter)할 수 있다. 상세하게는, 상기 절연층(102)이 형성된 후 수행되는 열 처리에 의해, 상기 반도체 기판(100)에 포함된 불순물들이 상기 절연층(102)에 분리되고, 할로겐 원자들(예로서, 염소 원자들)과 반응되며, 캡처된다. 따라서, 상기 절연층(102)에 캡처된 상기 불순물들은 고정될 수 있으며, 상기 반도체 기판(100)을 오염시키는 것을 방지할 수 있다. 더욱이, 상기 절연층(102)이 유리 기판에 결합될 때, 상기 절연층(102)은 또한 유리에 포함된 Na와 같은 불순물들을 고정시키기 위한 막으로서 기능할 수 있다.
특히, 할로겐을 포함하는 분위기 하의 열 처리에 의해 상기 절연층(102)에서의 염소와 같은 할로겐의 포함은 상기 반도체 기판(100)의 세정이 불충분하거나 또는 상기 반도체 기판(100)이 반복적으로 재생 처리가 되고 사용될 때 상기 반도체 기판(100)의 오염물들을 제거하는데 효과적이다.
게다가, 상기 산화 처리 분위기에 포함된 상기 할로겐 원소는 상기 반도체 기판(100)의 표면상의 결함들을 종결한다; 그러므로, 상기 산화막 및 상기 반도체 기판(100) 사이의 인터페이스의 국소적 레벨 밀도는 감소될 수 있다.
상기 절연층(102)에 포함된 상기 할로겐 원소는 상기 절연층(102)에 왜곡들을 만든다. 그 결과, 상기 절연층(102)의 물 흡수 레이트는 향상되고 물의 확산 레이트는 증가된다. 즉, 물이 상기 절연층(102)의 표면에 존재할 때, 상기 표면에 존재하는 상기 물은 빠르게 흡수되고 상기 절연층(102)으로 확산될 수 있다.
베이스 기판으로서, 알칼리 금속 또는 알칼리 토금속과 같은 반도체 장치의 신뢰성을 감소시키는 불순물들을 포함하는 유리 기판이 사용되는 경우에, 상기 절연층(102)은 바람직하게는 상기 베이스 기판에서의 상기 불순물들이 상기 SOI 기판의 상기 반도체층으로 확산하는 것을 방지할 수 있는 적어도 하나 이상의 막들을 포함한다. 이러한 막의 예들은 질화 실리콘막, 질화산화 실리콘막 등을 포함한다. 상기 절연층(102)에 포함된 이러한 막을 가지고, 상기 절연층(102)은 배리어 막(또한 블로킹 막으로서 일컬어지는)으로서 기능할 수 있다.
예를 들면, 질화 실리콘막은 플라즈마 CVD 법과 같은 기상 증착법을 갖는 실란 및 암모늄의 혼합 가스를 사용하여 형성될 수 있다. 또한, 예를 들면, 질화산화 실리콘막은 플라즈마 CVD 법과 같은 기상 증착법으로 실란, 암모니아, 및 산소를 포함한 화합물(예로서, 산소, 일산화 이질소, 산화 질소, 이산화 질소 등)을 사용하여 형성될 수 있다.
예를 들면, 단일-층 구조를 갖는 배리어 막이 상기 절연층(102)으로서 형성되는 경우에, 상기 절연층(102)은 15nm 이상 300nm 이하의 두께를 갖는 질화 실리콘막 또는 질화산화 실리콘막을 사용하여 형성될 수 있다.
2층 배리어 막이 상기 절연층(102)으로서 형성되는 경우에, 상기 상부층은 높은 배리어 특성을 갖는 절연막을 사용하여 형성된다. 상기 상부층의 절연막은 에를 들면, 15nm 내지 300nm의 두께를 가진 질화 실리콘막 또는 질화산화 실리콘막을 사용하여 형성될 수 있다. 이들 막들은 불순물 확산을 방지하기 위한 높은 블로킹 효과를 갖지만, 그 내부 응력 또한 높다. 그러므로, 상기 반도체 기판(100)과 접하는 상기 하부층의 절연막으로서, 상기 상부층의 상기 절연막의 응력을 경감하는 효과를 갖는 막이 선택되는 것이 바람직하다. 상기 상부층의 상기 절연막의 응력을 경감하는 효과를 가진 상기 절연막으로서, 산화 실리콘막, 산화질화 실리콘막, 상기 반도체 기판(100)을 열적으로 산화시킴으로써 형성된 열 산화막 등이 주어진다. 상기 하부층의 상기 절연막의 두께는 5nm 이상 200nm 이하일 수 있다.
예를 들면, 배리어 막으로서 기능하기 위한 상기 절연층(102)을 위해, 상기 절연층(102)은 바람직하게는 상기 상부층과 상기 하부층을 위한 산화 실리콘막과 질화 실리콘막, 산화질화 실리콘막과 질화 실리콘막, 산화 실리콘막과 질화산화 실리콘막, 산화질화 실리콘막과 질화산화 실리콘막 등의 조합을 사용하여 형성된다.
다음으로, 상기 반도체 기판(100)은 화살표들에 의해 표시된 바와 같이, 상기 절연층(102)을 통해 전계에 의해 가속화된 이온들을 포함한 이온 빔으로 조사된다. 따라서, 상기 취화 영역(104)은 상기 반도체 기판(100)(도 3c 및 도 6에서의 단계(A-3) 참조)의 표면으로부터 원하는 깊이에 있는 영역에 형성된다. 상기 취화 영역(104)이 형성된 깊이는 상기 이온들의 평균 관통 깊이와 실질적으로 동일하고, 상기 이온 빔의 가속화 에너지 및 상기 이온 빔의 입사각에 의해 조정될 수 있다. 또한, 상기 가속화 에너지는 가속 전압 등에 의해 조정될 수 있다. 이후에 상기 반도체 기판(100)으로부터 분리되는 반도체층(124)의 두께는 상기 취화 영역(104)이 형성되는 상기 깊이에 의해 결정된다. 상기 취화 영역(104)이 형성되는 상기 깊이는 예를 들면 10nm 이상 500nm 이하의, 바람직하게는 상기 반도체 기판(100)의 표면으로부터 50nm 이상 200nm 이하의 범위에서 설정될 수 있으며; 예를 들면, 상기 깊이는 바람직하게는 상기 반도체 기판(100)의 표면으로부터 대략 100nm이다. 이온들로의 조사는 이 실시예에서 상기 절연층(102)의 형성 후 수행되지만; 이에 제한되지 않고, 이온들로의 조사는 상기 절연층(102)의 형성 전에 수행될 수 있음을 주의해야 한다.
상기 취화 영역(104)은 이온 도핑 처리에 의해 형성될 수 있다. 상기 이온 도핑 처리는 이온 도핑 장치를 갖고 수행될 수 있다. 이온 도핑 장치의 통상적인 예는 챔버에 위치된 물체(object)가 프로세스 가스의 플라즈마로의 여기에 의해 생성된 모든 이온 성분들로 조사되는 비-질량-분리 장치이다. 상기 비-질량-분리 장치는 물체가 플라즈마에서 이온 성분들의 질량 분리 없이 모든 이온 성분들로 조사되는 장치이다.
이온 도핑 장치의 주요 구성요소들은 다음과 같다: 물체가 위치되는 챔버; 원하는 이온들을 생성하기 위한 이온 소스; 및 그것과 함께 조사를 위한 이온들의 가속화를 위한 가속 메커니즘. 상기 이온 소스는 원하는 이온 성분들을 생성하기 위한 소스 가스, 플라즈마를 생성하기 위해 상기 소스 가스를 여기시키기 위한 전극 등을 공급하는 가스 공급 장치를 포함한다. 플라즈마를 생성하기 위한 상기 전극으로서, 용량-결합형 고-주파수 방전용 전극, 필라멘트 전극 등이 사용된다. 상기 가속 메커니즘은 추출 전극, 가속 전극, 감속 전극, 및 접지 전극과 같은 전극들; 전력을 이들 전극들에 공급하기 위한 전원 등을 포함한다. 상기 가속 메커니즘에 포함된 이들 전극들에는 복수의 개구들 또는 슬릿들이 제공되며, 이를 통해 상기 이온 소스로부터 생성되는 이온들이 가속된다. 상기 이온 도핑 장치의 구성요소들은 상술된 것들에 제한되지 않으며 필요에 따라 변경될 수 있음을 주의하자.
이 실시예에서, 상기 반도체 기판(100)이 이온 도핑 장치를 사용한 수소 가스로부터 생성된 이온들로 조사되는 경우가 기술된다. H2와 같은 수소-포함 가스가 플라즈마 소스 가스로서 공급된다. 수소 가스는 플라즈마를 생성하기 위해 여기되며, 플라즈마에 포함된 이온들은 질량 분리 없이 가속되고, 상기 반도체 기판(100)은 상기 가속된 이온들로 조사된다.
상기 이온 조사 처리에서, 수소 가스로부터 생성되는 이온종들(H+, H2 +, 및 H3 +)의 총 양에 대한 H3 + 이온들의 퍼센티지는 50% 이상으로 설정된다. 바람직하게는, H3 + 이온들의 퍼센티지는 80% 이상으로 설정된다. 이것은 플라즈마에서 H3 + 이온들의 퍼센티지의 증가가 상기 반도체 기판(100)으로 하여금 수소 이온들로 효율적으로 조사될 수 있게 하기 때문이다. H3 + 이온의 질량은 H+ 이온의 것의 3배이며, 그러므로, 하나의 수소 원자를 갖는 조사는 깊이로 수행되고, H3 + 이온에 대한 가속 전압은 H+ 이온의 3배일 수 있음을 주의해야 한다. 이러한 이유로, 상기 이온 조사 단계에서의 택트 시간(takt time)은 단축될 수 있고, 생산성 및 스루풋은 향상될 수 있다. 동일한 질량을 갖는 이온들로의 조사에 의해, 상기 반도체 기판(100)은 상기 동일한 깊이에서 집중되는 방식으로 이온들로 조사될 수 있다.
이온 도핑 장치들은 광역 처리를 위한 사용에서 값이 비싸지 않고 훌륭하다. 그러므로, 이온 도핑 장치를 이용한 H3 + 이온들을 갖는 조사에 의해, 반도체 특성들에서의 향상과 같은 상당히 큰 효과들, 영역의 증가, 비용 감소, 및 생산성의 향상이 획득될 수 있다.
더욱이, 상기 취화 영역(104)은 이온 주입 장치를 이용한 이온 주입 처리에 의해 형성될 수 있다. 상기 이온 주입 장치는 챔버에 위치되는 물체가 소스 가스의 플라즈마 여기에 의해 생성되는 복수의 이온종들의 질량 분리를 통해 특정 이온종들로 조사되는 질량-분리 장치이다. 이온 주입 장치가 사용되는 경우에서, 수소 가스 또는 PH3의 여기에 의해 생성되는 H+ 이온들, H2 + 이온들, 및 H3 + 이온들은 질량-분리되며, 상기 반도체 기판(100)은 이들 이온들 중 임의의 이온으로 조사된다.
이온 주입 장치에서는, 상기 반도체 기판(100)은 하나의 종류의 이온들로 조사될 수 있고, 상기 반도체 기판(100)은 상기 동일한 깊이에 집중된 방식으로 이온들이 조사될 수 있다. 그러므로, 상기 반도체 기판(100)이 조사되는 상기 이온들의 프로파일은 더 분명해질 수 있으며, 따라서 분리될 상기 반도체층의 상기 표면 평탄도는 쉽게 증가될 수 있다. 더욱이, 상기 이온 주입 장치는 그것의 전극 구조로 인해, 중금속에 의한 오염이 비교적 낮고 따라서 상기 반도체층의 특성들의 저하가 억제될 수 있기 때문에 바람직하다.
다음으로, 그 위에 상기 절연층(102)이 형성되는 상기 반도체 기판(100)이 세정된다. 이러한 세정 단계는 순수한 물을 사용한 초음파 세정에 의해, 순수한 물 및 질소를 사용한 2액체 제트 세정(two-fluid jet cleaning) 등에 의해 수행될 수 있다. 상기 초음파 세정은 바람직하게는 메가헤르츠 초음파 세정(메가소닉 세정)이다. 상기 초음파 세정 또는 상기 2액체 제트 세정 후, 상기 반도체 기판(100)은 오존수로 더 세정될 수 있다. 상기 오존수로의 세정에 의해, 상기 절연층(102)의 상기 표면의 친수성을 향상시키기 위한 유기 물질들 및 표면 활성화 처리의 제거가 수행될 수 있다.
상기 절연층(102)의 표면 활성화는 상기 오존수로의 세정 대신 원자 빔 또는 이온 빔으로의 조사 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 적용을 갖는 플라즈마 처리, 또는 라디칼 처리(radical treatment)에 의해 수행될 수 있다(도 6에서의 단계(A-4) 참조). 원자 빔 또는 이온 빔이 사용되는 경우에, 아르곤 등의 비활성 기체 이온 빔 또는 비활성 기체 중성 원자 빔이 사용될 수 있다.
여기에서, 오존 처리의 일 예가 기술된다. 예를 들면, 상기 오존 처리는 산소를 포함한 분위기 하에 자외(UV) 선들로의 조사에 의해 물체의 표면상에서 수행될 수 있다. 자외선들로의 조사가 산소를 포함한 분위기 하에서 수행되는 상기 오존 처리는 또한 UV 오존 처리, 자외선 오존 처리 등으로 불리운다. 산소를 포함한 분위기 하에서, 200nm 미만의 파장을 갖는 자외선 광 및 200nm 이상의 파장을 갖는 자외선 광의 조사가 수행되며, 그에 의해 오존이 생성될 수 있고, 일중항 산소(singlet oxygen)가 오존에 의해 생성될 수 있다. 또한, 180nm 미만의 파장을 갖는 자외선 광을 갖는 조사가 수행되며, 그에 의해 오존이 생성될 수 있고 오존에 의해 일중항 산소가 생성될 수 있다.
산소를 포함한 분위기 하에서 200nm 미만의 파장을 갖는 광 및 200nm 이상의 파장을 갖는 광을 사용한 조사를 수행함으로써 발생하는 반응들의 예들이 이하에 기술된다.
Figure pct00001
상기 반응식 (1)에서, 산소(02)를 포함한 분위기 하에서 200nm 미만의 파장(λ1 nm)을 갖는 광(hν1)으로의 조사에 의해, 접지 상태(ground state)에서 산소 원자들(O(3P))이 생성된다. 그 후, 상기 반응식 (2)에서, 접지 상태에서의 상기 산소 원자(O(3P)) 및 산소(O2)는 서로에 대해 반응하며, 그에 따라 오존(O3)이 생성된다. 그 후, 상기 반응식 (3)에서, 생성된 오존(O3)을 포함한 분위기 하에서 200 nm 이상의 파장(λ2 nm)을 갖는 광(hν2)으로의 조사에 의해, 여기된 상태에 있는 일중항 산소(O(1D))가 생성된다. 산소를 포함한 분위기 하에서, 오존이 200nm 이하의 파장을 갖는 자외선 광을 갖는 조사에 의해 생성되고 오존이 분해되고 일중항 산소가 200nm 이상의 파장을 갖는 자외선 광으로의 조사에 의해 생성된다. 상술된 상기 오존 처리는, 예를 들면, 산소를 포함한 분위기 하에서 저-전압 수은등(λ1 = 185nm, λ2 = 254nm)의 조사에 의해 수행될 수 있다.
또한, 산소를 포함한 분위기 하에서 180nm 미만의 파장을 갖는 광의 조사를 수행함으로써 발생하는 반응들의 예들이 기술된다.
Figure pct00002
상기 반응식 (4)에서, 산소(O2)를 포함한 분위기 하에서 180nm 미만의 파장(λ3 nm)을 갖는 광(hν3)으로의 조사에 의해, 여기된 상태에 있는 일중항 산소(O(1D)) 및 접지 상태에 있는 산소 원자(O(3P))가 생성된다. 다음으로, 상기 반응식 (5)에서, 접지 상태에 있는 산소 원자(O(3P)) 및 산소(O2)가 서로에 대해 반응하며, 그에 따라, 오존(03)이 생성된다. 상기 반응식 (6)에서, 생성된 오존(03)을 포함한 분위기 하에서 180nm 미만의 파장(λ3 nm)을 갖는 광(hν3)으로의 조사에 의해, 여기 상태에 있는 일중항 산소 및 산소가 생성된다. 산소를 포함한 분위기 하에서, 180nm 미만의 파장을 갖는 자외선 광으로의 조사에 의해, 오존이 생성되며 오존 또는 산소를 분해함으로써 일중항 산소가 생성된다. 상술된 상기 오존 처리는, 예를 들면 산소를 포함한 분위기 하에서 Xe 엑시머 UV 램프(λ3 = 172 nm)로의 조사에 의해 수행될 수 있다.
물체의 표면에 부착된 유기 물질의 화학적 결합이 200nm 미만의 파장을 갖는 광의 조사에 의해 클리빙(cleave)되며, 상기 물체의 상기 표면에 부착된 상기 유기 물질 또는 화학적 결합이 클리빙되는 상기 유기 물질은 오존 또는 오존에 의해 생성된 일중항 산소와의 산화 분해에 의해 제거될 수 있다. 상술된 이러한 오존 처리를 수행함으로써, 상기 물체 표면의 순수성 및 친수성이 증가될 수 있고 유리한 결합이 수행될 수 있다.
산소를 포함한 분위기 하에서, 오존은 자외선들로의 조사를 수행함으로써 생성된다. 오존은 상기 물체의 상기 표면에 부착된 상기 유기 물질의 제거에 효과적이다. 또한, 일중항 산소는 오존만큼 또는 그 이상의 상기 물체의 상기 표면에 부착된 상기 유기 물질의 제거에 효과적이다. 오존 및 일중항 산소는 활성 상태에 있는 산소의 예들이며, 총괄하여 활성 산소로서 불리운다. 상기 반응식 등으로 기술된 바와 같이, 오존이 일중항 산소를 생성할 때 생성되는 반응물 및 일중항 산소가 오존에 의해 생성되는 반응물이 존재하기 때문에, 일중항 산소가 기여하는 반응물을 포함한 이러한 반응물들은 편리함을 위해 여기에서는 오존 처리로서 불리운다.
다음으로, 상기 반도체 기판(100)에 대한 상기 베이스 기판(120)의 결합을 준비하는 프로세스가 기술된다. 이러한 프로세스는 상기 베이스 기판(120)에 대한 처리에 관한 것이며 도 6에서의 프로세스 B에 대응한다.
먼저, 상기 베이스 기판(120)이 준비된다(도 6에서 단계(B-1) 참조). 상기 베이스 기판(120)으로서, 알루미노 실리케이트 유리, 바륨 보로실리케이트 유리, 또는 알루미노 보로실리케이트 유리와 같은 전자 산업에서 사용되는 다양한 유리 기판들; 석영 기판; 세라믹 기판; 사파이어 기판 등이 사용될 수 있다. 또한, 상기 베이스 기판(120)으로서, 단결정 반도체 기판(예로서, 단결정 실리콘 기판) 또는 다결정 반도체 기판(예로서, 다결정 실리콘 기판)이 사용될 수 있다. 예를 들면, 다결정 실리콘 기판은 단결정 실리콘 기판보다 덜 비싸고 유리 기판보다 더 높은 열 저항을 갖는 이점들을 가진다.
유리 기판이 상기 베이스 기판(120)으로 사용되는 경우에서, 예를 들면 액정 패널들을 제조하기 위해 개발되는 마더 유리 기판(mother glass substrate)이 바람직하게 사용된다. 마더 유리 기판으로서, 다음의 크기들을 갖는 기판들이 알려져 있다: 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2850mm×3050mm) 등. 상기 베이스 기판(120)으로서 대면적의 마더 유리 기판을 사용하여 SOI 기판을 제조함으로써, 상기 SOI 기판은 대면적 영역을 가질 수 있다. 상기 SOI 기판의 영역에서의 증가는 많은 IC들로 하여금 모두 함께 제조될 수 있도록 허용하며, 그에 따라 하나의 기판으로부터 제조된 반도체 장치들의 수는 증가되며; 그러므로, 생산성은 급격히 증가될 수 있다.
또한, 절연층(122)은 바람직하게는 상기 베이스 기판(120) 위에 형성된다(도 6에서 단계(B-2) 참조). 말할 필요도 없이, 상기 절연층(122)이 반드시 상기 베이스 기판(120) 위에 제공되는 것은 아니다. 그러나, 예를 들면, 상기 베이스 기판(120) 위에 상기 절연층(122)으로서, 배리어 막으로 기능하는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등을 형성함으로써, 상기 베이스 기판(120)에서 알칼리 금속 또는 알칼리 토금속과 같은 불순물들이 상기 반도체 기판(100)에 들어오는 것을 방지할 수 있다.
상기 절연층(122)이 결합층으로서 사용되기 때문에, 상기 절연층(122)의 표면은 바람직하게는 결함이 있는 결합을 피하기 위해 평탄화된다. 상세하게는, 상기 절연층(122)은 0.50nm 이하의 평균면 거칠기(Ra), 0.60nm 이하의 제곱 평균 거칠기(Rms), 바람직하게는 0.35nm 이하의 평균면 거칠기 또는 0.45nm 이하의 제곱 평균 거칠기를 갖도록 형성된다. 상기 두께는 10nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 범위에서 적절하게 설정될 수 있다.
상기 베이스 기판(120)의 표면은 상기 결합 이전에 세정된다. 상기 베이스 기판(120)의 표면은 염산 및 과산화수소수로 또는 메가헤르츠 초음파 세정, 2액체 제트 세정, 오존수로의 세정 등에 의해 세정될 수 있다. 상기 절연층(120)의 것과 유사한 방식으로, 원자 빔 또는 이온 빔으로의 조사 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 적용을 갖는 플라즈마 처리, 또는 라디칼 처리와 같은 표면 활성화 처리가 바람직하게는 상기 결합 이전에 상기 절연층(122)의 상기 표면상에서 수행된다(도 6에서 단계(B-3) 참조).
다음으로, 상기 반도체 기판(100)을 상기 베이스 기판(120)에 결합하고 상기 반도체 기판(100)을 상기 반도체층(124)으로 분리하는 프로세스가 기술된다. 이러한 프로세스는 도 6에서 프로세스 C에 대응한다.
먼저, 상기 프로세스를 통해 처리된 상기 반도체 기판(100)은 상기 베이스 기판(120)에 결합된다(도 4a 및 도 6에서의 단계(C-1) 참조). 여기에서, 상기 반도체 기판(100) 및 상기 베이스 기판(120)은 그 사이에 개재된 상기 절연층(102) 및 상기 절연층(122)과 서로에 대해 결합되지만; 이 실시예는 상기 절연층들이 형성되지 않는 경우에 이러한 구조에 제한되지 않는다.
상기 결합은 결합 표면들이 서로에 대해 접촉하도록 대략 0.001 N/㎠ 내지 100 N/㎠, 바람직하게는 대략 1 N/㎠ 내지 20 N/㎠의 압력을 상기 베이스 기판(120)의 단부에서의 일 부분에 인가함으로써 수행될 수 있다. 상기 반도체 기판(100)이 상기 베이스 기판(120)과 접촉하거나 또는 그것에 밀착되도록 압력이 인가될 때, 상기 기판들의 결합이 시작하고 상기 전체 표면으로 자발적으로 확산된다. 이러한 방식으로, 상기 베이스 기판(120)과 상기 반도체 기판(100) 사이의 결합이 완료된다. 이러한 결합은 반데르발스 힘 등의 원리에 기초하며, 강한 결합은 심지어 실내 온도에서 달성될 수 있다.
에지 롤 오프 영역이라 불리우는 영역은 반도체 기판(100)의 주변부에 존재한다는 것을 주의해야 한다. 에지 롤 오프 영역에서, 반도체 기판(100)(상기 절연층(102))은 몇몇 경우들에서 상기 베이스 기판(120)(상기 절연층(122))과 접촉하지 않는다. 또한, 상기 에지 롤 오프 영역(상기 반도체 기판(100)의 단부 측상에서) 외부에 존재하는 챔퍼부에서, 상기 베이스 기판(120) 및 상기 반도체 기판(100)은 서로에 대해 접촉하지 않는다.
상기 반도체 기판(100)을 제조하기 위해 사용되는 CMP 법에서, 그것의 원리로 인해, 연마는 그 중심부에서보다 높은 속도로 상기 반도체 기판의 주변부에서 진행하려는 경향이 있다. 따라서, 상기 반도체 기판(100)의 주변부에서, 상기 반도체 기판(100)의 두께가 상기 중심부에서의 것보다 얇고 상기 평탄도가 낮은 영역이 형성된다. 이것이 에지 롤 오프 영역이라 불리우는 영역이다. 상기 베이스 기판(120)과의 결합은 몇몇 경우들에서 이러한 에지 롤 오프 영역에서 수행되지 않는다. 또한, 상기 반도체 기판(100)의 단부가 챔퍼되는 경우에, 결합은 상기 챔퍼부에서 수행될 수 없다.
복수의 반도체 기판들(100)이 하나의 베이스 기판(120)에 결합되는 경우에, 압력은 바람직하게는 상기 반도체 기판(100)의 각각에 인가된다. 이것은 반도체 기판(100)이, 상기 베이스 기판(120) 및 상기 복수의 반도체 기판(100)의 배치 방법에 의존하는, 상기 반도체 기판들(100)의 두께에서의 차이들로 인해 상기 베이스 기판(120)과 접촉하지 않는 몇몇 경우들이 존재할 수 있기 때문이다. 상기 반도체 기판들(100)의 두께에서의 약간의 차이가 존재하는 경우에서조차, 결합은 상기 반도체 기판들(100)이 상기 베이스 기판(120) 등의 구부러짐으로 인해 상기 베이스 기판(120)에 가깝게 부착될 수 있을 때 유리하게 수행될 수 있다; 그러므로, 이 실시예는 그에 제한되지 않는다.
상기 반도체 기판(100)이 상기 베이스 기판(120)에 결합된 후, 상기 결합 세기를 증가시키기 위한 열 처리가 바람직하게 수행된다(도 6에서의 단계(C-2) 참조). 상기 열 처리의 온도는 바람직하게는 크랙이 예를 들면 200℃ 이상 450℃ 이하의 상기 취화 영역(104)에서 야기되지 않는 온도로 설정된다. 대안적으로, 이러한 온도 범위에서 가열되는 동안 상기 반도체 기판(100)이 상기 베이스 기판(120)에 결합될 때, 유사한 효과가 획득될 수 있다. 상기 열 처리는 상기 결합이 수행되는 장치 또는 장소에서 연속하여 수행되는 것이 바람직함을 주의해야 한다. 이것은 상기 열 처리 전에 기판의 수송으로 인한 기판들의 분리를 방지하기 위한 것이다.
입자 등이 상기 베이스 기판(120)과 상기 반도체 기판(100)의 결합시 상기 결합 표면에 부착될 때, 상기 입자 등이 부착되는 부분은 결합되지 않음을 주의해야 한다. 입자의 부착을 회피하기 위해, 상기 반도체 기판(100) 및 상기 베이스 기판(120)은 바람직하게는 기밀성(air tightenss)이 확보되는 처리 챔버에서 결합된다. 상기 반도체 기판(100)을 상기 베이스 기판(120)에 결합할 때, 상기 처리 챔버는 감소된 압력(예로서, 대략 5.0×10-3 Pa)의 상태에 있을 수 있고, 상기 결합 처리의 분위기는 세정된다.
다음으로, 상기 반도체 기판(100)이 상기 취화 영역(104)을 따라 분리되도록 상기 열 처리가 수행되고, 그에 따라 상기 반도체층(124)이 상기 반도체 기판(121)이 형성되는 동안 상기 베이스 기판(120) 위에 형성된다(도 4b 및 도 6에서의 단계(C-3) 참조). 상기 반도체 기판(100) 및 상기 베이스 기판(120)은 상기 에지 롤 오프 영역 및 상기 챔퍼부와 다른 영역에서 서로에 대해 결합되기 때문에, 상기 반도체 기판(100)으로부터 분리되는 상기 반도체층(124)은 상기 베이스 기판(120)에 고정된다.
여기에서, 상기 반도체층(124)을 분리하기 위한 상기 열 처리가 상기 베이스 기판(120)의 스트레인점(strain point) 아래의 온도에서 수행된다. 상기 열 처리는 RTA(rapid thermal anneal) 장치, 저항 가열로, 마이크로파 가열 장치 등을 사용하여 수행될 수 있다. RTA 장치들의 예들은 GRTA(gas rapid thermal anneal) 장치, LRTA(lamp rapid thermal anneal) 장치 등을 포함한다. GRTA 장치가 사용되는 경우에, 상기 온도는 550℃ 이상 650℃ 이하로 설정될 수 있고, 처리 시간은 0.5분 이상 60분 이하로 설정될 수 있다. 저항 가열로가 사용되는 경우에, 상기 온도는 200℃ 이상 650℃ 이하로 설정될 수 있고, 상기 처리 시간은 2시간 이상 4시간 이하로 설정될 수 있다.
또한, 상기 열 처리는 마이크로파 등으로의 조사에 의해 수행될 수 있다. 특정 예로서, 상기 반도체 기판(100)은 대략 900W에서 2.45 GHz의 주파수를 갖는 마이크로파로 5분 내지 30분 동안 조사됨으로써 분리될 수 있다.
그에 따라 상기 반도체층(124) 및 상기 반도체 기판(121)이 분리되는 인터페이스들에서, 이온들로 조사된 상기 반도체 영역(129) 및 이온들로 조사된 반도체 영역(133)이 남겨진다. 이들 영역들은 상기 분리 이전 상기 취화 영역(104)에 대응한다. 그러므로, 상기 반도체 영역(129) 및 상기 반도체 영역(133)은 많은 수소 및 결정 결함들을 포함한다.
또한, 상기 단차부(126)는 상기 반도체 기판(121)의 영역에 존재하며, 여기에서 상기 결합은 수행되지 않는다(상세하게는, 상기 에지 롤 오프 영역에 대응하는 영역 및 상기 반도체 기판(100)의 상기 챔퍼부). 상기 단차부(126)는 상기 반도체 영역(127), 상기 분리되지 않은 반도체 영역(125), 및 상기 절연층(123)을 포함한다. 상기 반도체 영역(127), 뿐만 아니라 상기 반도체 영역(129) 등은 상기 취화 영역(104)의 일부이며, 따라서 많은 수소 및 결정 결함들을 포함한다. 또한, 상기 반도체 영역(125)은 상기 반도체 영역(127) 등보다 적은 수소를 포함하지만, 이온 조사 등으로 인한 결정 결함들을 포함한다.
다음으로, 결정성을 회복하기 위해 상기 베이스 기판(120)에 결합되는 상기 반도체층(124)의 표면을 평탄화하는 프로세스가 기술된다. 이러한 프로세스는 도 6에서 프로세스 D에 대응한다.
상기 베이스 기판(120)에 밀착되는 상기 반도체층(124) 위의 상기 반도체 영역(133)은 결정 결함들을 갖고 상기 평탄도는 상기 취화 영역(104)의 형성 및 상기 취화 영역(104)을 따라 상기 반도체 기판(100)의 분리로 인해 낮아진다. 그러므로, 상기 반도체 영역(133)은 상기 반도체층(124)의 표면이 평탄화되도록 연마 등에 의해 제거될 수 있다(도 4c 및 도 6에서의 단계(D-1) 참조). 평탄화는 반드시 수행되는 것은 아니지만; 평탄화는 상기 반도체층 및 이후 단계에서 상기 반도체층의 표면상에 형성된 층(예로서, 절연층) 사이의 인터페이스의 특성들에서의 향상을 가능하게 한다. 상세하게는, 연마는 화학 기계적 연마(CMP), 액체 제트 연마 등에 의해 수행될 수 있다. 여기에서, 상기 반도체 영역(133)을 제거할 때, 상기 반도체층(124)은 또한 몇몇 경우들에서 연마되어 박막이 된다.
또한, 상기 반도체층(124)의 상기 주변부가 쉽게 부서지는 경우에서 또는 상기 반도체층(124)이 취약한 직선성을 갖는 경우에서, 다음 프로세스는 상기 주변부의 제거 후에 수행될 수 있다.
또한, 상기 반도체 영역(133)은 상기 반도체층(124)이 평탄화되도록 에칭에 의해 제거될 수 있다. 상기 에칭은 예를 들면 반응성 이온 에칭(RIE) 방법, ICP(inductively coupled plasma) 에칭법, ECR(electron cyclotron resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 이중-주파수 플라즈마 에칭 방법, 또는 헬리콘파 플라즈마 에칭법과 같은 드라이 에칭법으로 수행될 수 있다. 상기 연마 및 상기 에칭 모두는 상기 반도체 영역(133)이 제거되고 상기 반도체층(124)의 표면이 평탄화되도록 채용될 수 있음을 주의해야 한다.
더욱이, 상기 연마 및 상기 에칭에 의해, 상기 반도체층(124)의 표면이 평탄화되며, 상기 반도체층(124)은 후에 완료되는 반도체 소자에 적절한 두께를 갖도록 두께가 감소될 수 있다.
레이저 조사가 결정 결함들을 감소시키고 상기 평탄도를 향상시키기 위해 상기 반도체층(124) 상에서 수행될 수 있다(도 6에서의 단계(D-2) 참조). 대안적으로, 상기 반도체 영역(133)의 제거 없이, 레이저 조사는 상기 반도체 영역(133) 및 상기 반도체층(124) 상에 수행될 수 있다.
상기 레이저 조사 전에 드라이 에칭에 의해 상기 반도체 영역(133)이 제거되고 상기 반도체층(124)의 표면이 평탄화되는 경우에서, 결함들은 상기 반도체층(124)의 상기 표면 주변에서 발생할 수 있다. 그러나, 상기 레이저 조사에 의해, 이러한 결함들은 보수될 수 있다.
상기 베이스 기판(120)의 온도에서의 증가는 상기 레이저 조사 단계에서 억제될 수 있기 때문에, 낮은 내열성을 갖는 기판이 상기 베이스 기판(120)으로서 사용될 수 있다. 상기 레이저 조사에 의해, 상기 반도체 영역(133)은 완전히 용해되고 상기 반도체층(124)은 부분적으로 용해되는 것이 바람직하다. 이것은 상기 반도체층(124)이 완전히 용해될 때, 상기 반도체층(124)의 재결정화가 액상으로 상기 반도체층(124)의 무질서한 핵형성(nucleation)을 동반하고 상기 반도체층(124)의 결정성이 낮아지기 때문이다. 상기 반도체층(124)을 부분적으로 용해시킴으로써, 결정 성장이 용해되지 않은 고상 부분으로부터 진행하며; 따라서, 반도체층(124)에서의 결정 결함들이 감소되고 상기 결정성이 회복된다. 반도체층(124)의 완전한 용해는, 상기 반도체층(124)이 절연층(102)과 상기 반도체층(124) 사이의 상기 인터페이스까지 용해되어 액체 상태에 있게 된다는 것을 나타냄을 주의하자. 다른 한편으로, 상기 반도체층(124)의 부분적으로 용해된 상태는 상기 반도체층(124)의 일부(여기에서는 상부 층)가 용해되어 액상이 되고 그의 또 다른 부분이(여기에서는 하부 층) 고상으로 유지된다는 것을 나타낸다.
상기 레이저 조사 후, 상기 반도체층(124)의 상기 표면은 에칭될 수 있다. 이러한 경우에, 상기 레이저 조사 전에, 상기 반도체 영역(133)은 에칭되거나 또는 에칭되지 않을 수 있다. 이러한 에칭에 의해, 상기 반도체층(124)의 상기 표면은 평탄화되며, 상기 반도체층(124)은 후에 형성되는 상기 반도체 소자에 적절한 두께를 갖도록 두께가 감소될 수 있다.
상기 레이저 조사 후에, 상기 반도체층(124)은 바람직하게는 500℃ 이상 650℃ 이하의 열 처리를 하게 된다(도 6에서의 단계(D-3) 참조). 이러한 열 처리에 의해, 상기 반도체층(124)에서의 결함들은 또한 감소될 수 있고 상기 반도체층(124)의 왜곡은 완화될 수 있다. 상기 열 처리에 대해, RTA 장치, 저항 가열로, 마이크로파 가열 장치 등이 사용될 수 있다. RTA 장치들의 예들은 GRTA 장치, LRTA 장치 등을 포함한다. 예를 들면, 저항 가열로가 사용될 때, 상기 열 처리는 대략 600℃에서 4시간 동안 수행될 수 있다.
상기 프로세스를 통해 획득된 SOI 기판이 반도체 장치를 제조하는 후속 프로세스를 위해 사용될 때, 다양한 종류들의 반도체 장치들이 제조될 수 있다(도 6 참조).
다음으로, 상기 반도체 기판(121) 상에서 재생 처리를 수행하고 재생된 반도체 기판을 제조하는 프로세스가 기술된다. 이러한 프로세스는 도 6에서 프로세스 E에 대응한다. 상기 실시예들은 이러한 프로세스의 상세들에 대해 나타내어질 수 있으며, 단지 개요만이 여기에 기술됨을 주의해야 한다.
단차부(126)가 반도체 기판(121)의 주변부에 형성된다(도 5a 참조). 단차부(126)는 반도체 영역(127), 분리되지 않은 반도체 영역(125), 및 절연층(123)을 포함한다. 반도체 영역(125), 반도체 영역(127), 및 반도체 영역(129)은 손상된 반도체 영역으로서 총괄하여 일컬어질 수 있다.
제 1 에칭 처리는 상기 반도체 기판(121) 상에서 수행되고, 반도체 기판(121)의 절연층(123)은 제거된다(도 5b 및 도 6에서의 단계(E-1) 참조). 상기 실시예들은 이러한 단계의 상세들에 대해 나타내어질 수 있다.
다음으로, 제 2 에칭 처리가 수행되며, 따라서 상기 반도체 기판(121)의 상기 단차부(126)에 포함되는 반도체 영역(125) 및 반도체 영역(127)이 선택적으로 제거되고 상기 재생된 반도체 기판(132)이 형성된다(도 5c 및 도 6에서의 단계 E-2 참조). 이때, 상기 반도체 영역(129)이 또한 제거된다. 상기 실시예들은 또한 이러한 단계의 상세들에 대해 나타내어질 수 있다.
여기에서, 제 2 에칭 처리 후 상기 반도체 기판(121)의 평탄도가 충분하지 않은 경우에, 상기 반도체 기판(121)은 수소를 포함한 분위기 하에서 열 처리에 의해 평탄화될 수 있다(도 6에서의 단계(E-3) 참조). 상기 실시예들은 상세들에 대해 나타내어질 수 있다.
이러한 식으로, 단차부(126)가 제 1 에칭 처리 및 제 2 에칭 처리를 통해 반도체 기판(121)으로부터 제거된 후 수소를 포함한 분위기 하에서의 열 처리에 의해, 재생된 반도체 기판(132)은 높은 평탄도를 가질 수 있다.
상기 방식에서, 반도체 기판(121)은 재생된 반도체 기판(132)으로 재생된다. 획득된 재생된 반도체 기판(132)은 프로세스 A에서 반도체 기판(100)으로서 재사용될 수 있다.
이 실시예에서 기술된 바와 같이, 상기 재생 처리 프로세스를 통해 처리된 반도체 기판은 반복적으로 사용되며, 그에 의해 SOI 기판에 대한 제조 비용이 감소될 수 있다. 특히, 이 실시예 등에서 기술된 상기 방법이 채용될 때, 손상된 반도체 영역은 선택적으로 제거되며; 따라서, 상기 재생 처리에 의해 제거된 상기 반도체의 양은 감소될 수 있고, 재생 횟수들은 충분히 확보될 수 있다. 또한, 수소를 포함한 분위기 하에서 상기 열 처리는 상기 손상된 반도체 영역이 선택적으로 제거된 후 수행되어, 그에 의해 유리한 평탄도를 갖는 재생된 반도체 기판이 획득될 수 있다.
이 실시예에서 기술된 상기 구조는 다른 실시예들 중 임의의 것에 기술된 구조와 적절하게 결합하여 사용될 수 있다.
(실시예 3)
이 실시예에서, SOI 기판이 베이스 기판으로서 높은 내열성을 갖는 실리콘 기판 등을 사용하여 제조되는 경우가 기술될 것이다. 이 실시예에서 기술된 방법은 많은 점들에서 상기 실시예에 공통적임을 주의해야 한다. 그러므로, 상이한 점들이 주로 이 실시예에서 기술될 것이다. 도면들은 이 실시예의 도면들이 상기 실시예의 것과 공통이기 때문에 이 실시예에서 특별히 도시되지 않을 것이다.
결합 기판으로서 사용되는 반도체 기판에서, 절연층 및 취화 영역이 형성된다. 절연층 및 취화 영역의 형성을 포함하는, 상기 반도체 기판에 대한 처리 등은 상기 실시예에서의 것과 유사하다. 그러므로, 상기 실시예에서의 설명은 이러한 처리 등에 대해 나타내어질 수 있다.
이 실시예에서, 높은 내열성을 갖는 기판은 베이스 기판으로서 사용된다. 높은 내열성을 갖는 기판의 예들은 석영 기판, 사파이어 기판, 반도체 기판(예로서, 단결정 실리콘 기판 또는 다결정 실리콘 기판) 등을 포함한다. 이 실시예에서, 단결정 실리콘 기판이 상기 베이스 기판으로서 사용되는 경우가 기술된다.
단결정 실리콘 기판의 통상적인 예는 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 또는 직경 16인치(400mm)인 원형 기판이다. 형상은 상기 원형 형상에 제한되지 않으며, 직사각형 형상 등으로 처리되는 실리콘 기판이 또한 사용될 수 있음을 주의해야 한다. 이하에 제공된 설명에서, 직사각형 단결정 실리콘 기판이 상기 베이스 기판으로서 사용되는 경우가 기술된다. 상기 베이스 기판의 크기는 상기 결합 기판의 것과 상이하거나 또는 그것과 실질적으로 동일할 수 있다는 것을 주의해야 한다.
상기 베이스 기판의 표면은 바람직하게는 황산/과산화수소 혼합물(SPM), 수산화암모늄/과산화수소 혼합물(APM), 염산/과산화수소 혼합물(HPM), 희석된 플루오르화 수소산(DHF) 등을 적절하게 사용하여 세정됨을 주의해야 한다. 또한, 희석된 플루오르화 수소산 및 오존수가 대안적으로 상기 베이스 기판의 상기 표면을 세정하기 위해 사용될 수 있다.
절연층은 상기 베이스 기판 위에 형성될 수 있다. 절연층이 상기 베이스 기판 위에 형성되는 경우에, 상기 결합 기판 측 상의 절연층은 생략될 수 있다. 상기 절연층은 단일 절연막 또는 복수의 절연막들을 포함한 적층을 사용하여 형성될 수 있다. 상기 절연층은 구성요소로서 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 또는 질화산화 실리콘막과 같은 실리콘을 포함하는 절연막을 사용하여 형성될 수 있다.
예를 들면, 상기 절연층은 열 산화 처리에 의해 형성될 수 있다. 드라이 산화가 바람직하게는 열 산화 처리로서 이용되지만, 열 산화 처리는 할로겐-포함 가스가 부가되는 산화 분위기 하에서 수행될 수 있다. 상기 할로겐-포함 가스로서, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 하나 또는 복수의 종류들의 가스들이 사용될 수 있다.
베이스 기판의 표면은 결합 이전에 세정된다. 베이스 기판의 표면은 염산 및 과산화수소수로 또는 메가헤르츠 초음파 세정, 2액체 제트 세정, 오존수로의 세정 등에 의해 세정될 수 있다. 또한, 상기 결합은 표면이 원자 빔 또는 이온 빔으로의 조사 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리, 또는 라디칼 처리와 같은 표면 활성화 처리를 겪은 후 수행될 수 있다.
다음으로, 반도체 기판(결합 기판) 및 베이스 기판은 서로에 대해 결합되며, 반도체 기판은 분리된다. 따라서, 반도체층은 상기 베이스 기판 위에 형성된다. 상기 실시예는 이러한 프로세스의 상세들에 대해 나타내어질 수 있다.
이 실시예에서, 높은 내열성을 갖는 상기 단결정 실리콘 기판이 상기 베이스 기판으로서 사용된다. 그러므로, 다양한 열 처리들의 온도에 대한 상한은 상기 단결정 실리콘 기판의 용해점의 부근까지 상승될 수 있다.
예를 들면, 반도체 기판을 분리하기 위한 열 처리의 온도에 대한 상한은 대략 1200℃로 설정될 수 있다. 열 처리의 온도가 700℃ 이상으로 설정될 때, 베이스 기판과의 결합 세기는 더욱 증가될 수 있다.
다음으로, 베이스 기판에 결합된 상기 반도체층의 표면은 평탄화되며, 상기 결정성이 회복된다.
베이스 기판에 밀착되는 반도체층에서, 취화 영역의 형성 및 취화 영역에 따른 반도체 기판의 분리로 인한 결정 결함들이 형성되며, 반도체층의 평탄도는 낮아진다. 그러므로, 열 처리는 바람직하게는 상기 결정 결함들을 감소시키고 상기 표면의 평탄도를 향상시키기 위해 수행된다. 열 처리는 바람직하게는 800℃ 내지 1300℃, 통상적으로 850℃ 내지 1200℃의 온도 조건 하에서 수행된다. 열 처리가 이러한 비교적 높은 온도 조건 하에서 수행될 때, 결정 결함들은 충분히 감소될 수 있고 상기 표면의 평탄도는 향상될 수 있다.
상기 열 처리에 대해, RTA 장치, 저항 가열로, 마이크로파 가열 장치 등이 사용될 수 있다. 예를 들면, 저항 가열로가 사용되는 경우에서, 열 처리는 대략 950℃ 내지 1150℃에서 1분 내지 4시간 동안 수행될 수 있다. 보다 높은 온도에서 수행된다면 상기 반도체 기판을 분리하기 위한 열 처리는 이러한 열 처리 대신 수행될 수 있음을 주의해야 한다.
반도체층은 열 처리 전 또는 후에 레이저 광으로 조사될 수 있다. 상기 레이저 조사에 의해, 상기 열 처리에 의해 보수될 수 없는 결정 결함들이 보수될 수 있다. 상기 실시예는 레이저 조사의 상세들에 대해 나타내어질 수 있다.
또한, 상기 열 처리 전 또는 후에, 상기 반도체층의 상부에서의 반도체 영역은 그 표면이 평탄화되도록 연마 등에 의해 제거될 수 있다. 이러한 평탄화 처리에 의해, 상기 반도체층의 표면은 더욱 평탄화될 수 있다. 상세하게는, 상기 연마는 화학 기계적 연마(CMP), 액체 제트 연마 등에 의해 수행될 수 있다. 상기 반도체층은 몇몇 경우들에서 이러한 처리에 의해 두께가 감소될 수 있음을 주의해야 한다.
대안적으로, 상기 반도체층의 상부에서의 상기 반도체 영역은 그 표면이 평탄화되도록 에칭에 의해 제거될 수 있다. 상기 에칭은 예를 들면, RIE 방법, ICP 에칭법, ECR 에칭법, 평행 평판 (용량 결합된) 에칭법, 마그네트론 플라즈마 에칭법, 이중-주파수 플라즈마 에칭법, 또는 헬리콘파 플라즈마 에칭법과 같은 드라이 에칭 방법으로 수행될 수 있다. 상기 평탄화는 연마 및 에칭 모두를 사용하여 수행될 수 있다는 것을 주의해야 한다.
더욱이, 연마 및 에칭에 의해, 반도체층의 표면의 평탄화 외에, 반도체층은 이후에 형성되는 반도체 소자에 적절한 두께를 갖도로 두께가 감소될 수 있다.
상기 프로세스를 통해 획득된 SOI 기판이 반도체 장치를 제조하는 후속 프로세스를 위해 사용될 때, 다양한 종류들의 반도체 장치들이 제조될 수 있다.
상기 실시예는 상기 반도체 기판상에서 재생 처리를 수행하고 재생된 반도체 기판을 제조하는 프로세스의 상세들에 대해 나타내어질 수 있다.
이 실시예에서 기술된 바와 같이, 상기 재생 처리 프로세스를 통해 처리된 반도체 기판이 반복적으로 사용되며, 그에 의해 SOI 기판을 위한 제조 비용은 감소될 수 있다. 특히, 이 실시예에서 기술된 바와 같이 고온에서의 이러한 열 처리가 채용되는 경우에, 유리한 특성들을 갖는 SOI 기판은 작은 결함이 반도체 기판에 남아있을 때조차 제조될 수 있다.
이 실시예에서 기술된 구조는 다른 실시예들 중 임의의 것에 기술된 구조와 적절하게 결합하여 사용될 수 있다.
(실시예 4)
상기 실시예들의 임의의 실시예에서 제조된 SOI 기판을 포함하는 반도체 장치의 일 예가 도 7에 도시된다.
도 7은 n-채널 박막 트랜지스터인 트랜지스터(280) 및 p-채널 박막 트랜지스터인 트랜지스터(281)를 포함한 반도체 장치의 일 예를 도시한다. 트랜지스터(280) 및 트랜지스터(281)가 그 사이에 개재된 상기 절연층(122) 및 상기 절연층(102)을 갖는 상기 베이스 기판 위에 형성된다. 다양한 종류들의 반도체 장치들이 이러한 복수의 박막 트랜지스터들(TFTs)을 결합함으로써 형성될 수 있다. 도 7에 도시된 반도체 장치를 제조하기 위한 방법이 이하에 기술된다.
먼저, SOI 기판이 준비된다. SOI 기판으로서, 상기 실시예들 중 임의의 실시예에서 제조된 SOI 기판이 사용될 수 있다.
다음으로, 반도체층이 섬-형상 반도체층(251) 및 섬-형상 반도체층(252)으로 분할되도록 에칭된다. 반도체층(251)은 n-채널 TFT에 포함되고, 반도체층(252)은 p-채널 TFT에 포함된다.
절연층(254)이 반도체층(251) 및 반도체층(252) 위에 형성되며, 절연층(254)을 그 사이에 개재하여 그 후 게이트 전극(255) 및 게이트 전극(256) 각각이 반도체층(251) 및 반도체층(252) 위에 형성된다.
TFT들의 임계 전압을 제어하기 위해, 붕소, 알루미늄 또는 갈륨과 같은 억셉터(acceptor)로서 작용하는 불순물 원소 또는 인 또는 비소와 같은 도너(donor)로서 작용하는 불순물 원소를 상기 반도체층들에 첨가하는 것이 바람직하다. 예를 들면, 억셉터로서 작용하는 불순물 원소가 n-채널 TFT가 형성되는 영역에 첨가되며, 도너로서 작용하는 불순물 원소는 상기 p-채널이 형성되는 영역에 첨가된다.
다음으로, n형 저-농도 불순물 영역(257)이 반도체층(251)에 형성되고, p형 고-농도 불순물 영역(259)이 반도체층(252)에 형성된다. 상세하게는, 먼저, p-채널 TFT를 위해 사용된 반도체층(252)이 레지스트 마스크로 커버되고 불순물 원소는 상기 반도체층(251)에 첨가되어, 상기 n형 저-농도 불순물 영역(257)이 반도체층(251)에 형성된다. 인 또는 비소는 상기 불순물 원소로서 첨가될 수 있다. 게이트 전극(255)은 마스크로서 작용하고, 그에 의해 상기 n형 저-농도 불순물 영역(257)이 자기-정렬된 방식으로 반도체층(251)에 형성된다. 또한, 게이트 전극(255)과 중첩하는 반도체층(251)의 영역은 채널 형성 영역(258)으로서 작용한다. 다음으로, 반도체층(252)을 커버하는 마스크가 제거된 후, n-채널 TFT를 위해 사용된 반도체층(251)이 레지스트 마스크로 커버된다. 그 후, 불순물 원소는 반도체층(252)에 첨가된다. 붕소, 알루미늄, 갈륨 등은 불순물 원소로서 첨가될 수 있다. 여기에서, 게이트 전극(256)은 마스크로서 기능하며, p형 고-농도 불순물 영역(259)은 자기-정렬 방식으로 반도체층(252)에 형성된다. 게이트 전극(256)과 중첩하는 반도체층(252)의 영역은 채널 형성 영역(260)으로서 작용한다. n형 저-농도 불순물 영역(257)이 형성되고 그 후 p형 고-농도 불순물 영역(259)이 형성되는 상기 방법이 이 실시예에서 기술되지만; 상기 p형 고-농도 불순물 영역(259)이 먼저 형성될 수 있음을 주의해야 한다.
다음으로, 반도체층(251)을 커버하는 레지스트 마스크가 제거된 후, 질화 실리콘과 같은 질화물 또는 산화 실리콘과 같은 산화물을 포함하는, 단층 구조 또는 적층 구조를 갖는 절연층이 플라즈마 CVD 법 등으로 형성된다. 이러한 절연층은 수직 방향으로 이방성 에칭되며, 그에 의해 사이드월 절연층(261) 및 사이드월 절연층(262)이 각각 게이트 전극(255) 및 게이트 전극(256)의 측면 표면들과 접하여 형성된다. 절연층(254)이 또한 상기 이방성 에칭에 의해 에칭됨을 주의해야 한다.
다음으로, 상기 반도체층(252)은 레지스트 마스크로 커버되며, 불순물 원소는 고 도즈량(high dose)으로 반도체층(251)에 첨가된다. 이러한 처리에 의해, 게이트 전극(255) 및 사이드월 절연층(261)이 마스크들로서 작용하며 n형 고-농도 불순물 영역(267)이 형성된다.
불순물 원소들의 활성화 처리(열 처리) 후, 수소를 포함한 절연층(268)이 형성된다. 절연층(268)의 형성 후, 열 처리는 350℃ 이상 450℃ 이하로 수행되며, 그에 의해 절연층(268)에 포함된 수소는 반도체층(251) 및 반도체층(252)으로 확산된다. 상기 절연층(268)은 350℃ 이하의 프로세스 온도에서 플라즈마 CVD 법으로 질화 실리콘 또는 질화산화 실리콘의 증착에 의해 형성될 수 있다. 수소를 반도체층(251) 및 반도체층(252)에 공급함으로써, 반도체층(251) 또는 반도체층(252)에서 또는 반도체층들 및 절연층(254) 사이의 인터페이스들에서 포획 중심들(trapping centers)로서 작용하는 결함들이 효율적으로 보수될 수 있다.
그 후, 층간 절연층(269)이 형성된다. 층간 절연층(269)은 산화 실리콘 또는 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG)를 포함한 절연막 또는 폴리이미드 또는 아크릴과 같은 유기 물질을 포함한 절연막을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 콘택트 홀들이 층간 절연층(269)에 형성된 후, 배선들(270)이 형성된다. 예를 들면, 배선들(270)은 알루미늄 막 또는 알루미늄 합금막과 같은 저-저항 금속막이 배리어 금속막들 사이에 끼여져 있는 3-층 구조를 갖는 도전막을 사용하여 형성될 수 있다. 배리어 금속막들은 몰리브덴, 크롬, 티타늄 등을 사용하여 형성될 수 있다.
상기 프로세스를 통해, 상기 n-채널 TFT 및 상기 p-채널 TFT를 갖는 반도체 장치가 제조될 수 있다. 이 실시예의 상기 반도체 장치를 위해 사용된 SOI 기판은 상기 실시예들에서 기술된 바와 같이, 매우 낮은 비용으로 제조된다. 따라서, 상기 반도체 장치를 제조하기 위한 비용은 감소될 수 있다.
도 7에 도시된 상기 반도체 장치 및 그 제조 방법이 이 실시예에 기술되지만; 상기 개시된 발명의 실시예의 반도체 장치의 구조는 이에 제한되지 않음을 주의해야 한다. 반도체 장치는 TFT 외에 커패시터, 레지스터, 광전 변환 소자, 발광 소자 등을 포함할 수 있다.
이 실시예에 기술된 구조는 상기 다른 실시예들 중 임의의 것에 기술된 구조와 적절하게 결합하여 사용될 수 있다.
(예 1)
이 예에서, 절연층은 SOI 기판을 제조할 때 형성된 반도체 기판으로부터 제거되었으며, 웨트 에칭(wet etching)이 다양한 종류들의 에천트들을 사용하여 반도체 기판상에서 수행되었다. 그 결과들이 이하에 도시된다.
먼저, 이 예에 사용되는 반도체 기판들이 기술된다.
이 예에서, 5인치 평방의 크기를 갖는 직사각형 단결정 실리콘 기판이 반도체 기판들로서 채용된다. 먼저, 열 산화가 상기 기판들의 각각의 표면상에 100nm의 두께를 갖는 열 산화막을 형성하기 위해 HCl 분위기 하에 상기 반도체 기판들 상에서 수행된다. 상기 열 산화는 산소에 대한 HCl의 레이트가 3 vol%인 열 산화 분위기 하에서 950℃에서 4시간 동안 수행된다.
다음으로, 상기 반도체 기판들의 각각은 이온 도핑 장치를 사용하여 열 산화막의 표면을 통해 수소로 조사된다. 이 예에서, 이온화된 수소의 조사에 의해, 취화 영역이 반도체 기판들의 각각에 형성된다. 이온 도핑의 조건은 다음과 같이 설정된다: 40 kV의 가속 전압 및 2.0×1016 이온/㎠의 선량.
그 후, 반도체 기판들의 각각은 그 사이에 개재된 열 산화막을 갖는 유리 기판에 결합된다. 그 후, 200℃에서 120분 동안 열 처리 및 그 후 600℃에서 120분 동안 열 처리가 수행되며, 따라서 박막 결정 실리콘층이 취화 영역을 따라 반도체 기판들의 각각으로부터 분리된다. 따라서, SOI 기판들이 제조되며, 동시에 각각 그 주변부에 단차부를 갖는 반도체 기판들이 형성된다.
다음으로, 상기 반도체 기판들 상에서 수행된 처리가 기술된다.
먼저, 반도체 기판들의 각각을 커버하기 위해 형성되는 절연층을 제거하기 위해, 반도체 기판들은 플루오르화 수소산, 플루오르화 암모늄, 및 계면활성제를 포함한 혼합액(제품명 : 스텔라 케미파 코포레이션에 의해 제조된, LAL500)을 사용하여 웨트 에칭 처리를 실시한다. 이때, 용해 온도는 실온이며 에칭 시간은 300초이다.
다음으로, 그로부터 상기 절연층이 제거되는 반도체 기판들은 에천트들로서 다음 중 임의의 것을 사용하여 웨트 에칭하게 된다: 플루오르화 수소산, 질산, 및 아세트산이 1:3:10의 체적비로 혼합되는 혼합액(이후, 혼합액 A라 불리움); 플루오르화 수소산, 질산, 및 아세트산이 1:100:100의 체적비로 혼합되는 혼합액(이후, 혼합액 B라 불리움); 플루오르화 수소산, 질산, 및 아세트산이 1:0.1:10의 체적비로 혼합되는 혼합액(이후, 혼합액 C로 불리움); 플루오르화 수소산, 질산, 및 아세트산이 1:10:10의 체적비로 혼합되는 혼합액(이후, 혼합액 D라 불리움); 플루오르화 수소산 및 과산화수소수가 1:5의 체적비로 혼합되는 혼합액(이후, 혼합액 E라 불리움); 및 2.38 중량%로 테트라메틸암모늄 하이드록사이드(TMAH)를 포함하는 수용액(이후, TMAH 수용액으로 불리움). 상기 혼합액들(A 내지 E)을 준비할 때, 다음이 사용된다: 50 중량%의 농도의 플루오르화 수소산(스텔라 케미파 코포레이션에 의해 제조); 70 중량%의 농도의 질산(와코 퓨어 케미칼 인더스트리즈, 엘티디(Wako Pure Chemical Industries, Ltd)에 의해 제조); 97.7 중량%의 농도의 아세트산(기시다 케미칼 코., 엘티디(Kishida Chemical Co., Ltd)에 의해 제조); 및 31 중량%의 농도의 과산화수소수(미쯔비시 가스 케미칼 컴퍼니, 인크(Mitsubishi Gas Chemical Company, Inc) 제조). 상기 에천트들의 용해 온도는 실온으로 설정되며, 상기 에천트들을 사용한 에칭을 위한 시간들은, 각각 30초, 1분, 2분, 4분, 6분, 및 8분 동안이다. 상기 에천트들의 상세들이 표 1에 도시된다.
[표 1]
Figure pct00003
* 혼합비들은 모두 체적비들로 표현된다.
반도체 기판들은 상기 각각의 시간 기간 동안 상기 6 종류들의 에천트들을 사용하여 웨트 에칭하게 되며, 기판들의 각각의 주변부에 형성된 단차가 측정되며(Kosaka Laboratory Ltd에 의해 제조된 Surfcoder ET4100(단차 측정 장치)을 사용하여), 기판들의 중심부에서 반도체 기판들의 에칭량이 측정된다(Lapmaster SFT Corporation에 의해 제조된 Sorter 1000 및 Keyence Corporation에 의해 제조된 LK-G30을 사용하여). 또한, 상기 혼합액 A를 사용한 에칭이 수행되는 상기 기판들의 상기 주변부들이 사진찍혀진다(노마스키(Nomarski) 이미지들로서, 올림푸스 코포레이션(Olympus Corporation)에 의해 제조된 광학 현미경 MX61L을 사용하여). 여기에서, 상기 기판의 상기 중심부는 단차가 형성되는 상기 주변부와 다른 상기 기판의 영역을 나타낸다.
도 8a는 반도체 기판의 분리 직후 상기 주변부에 대한 광학 마이크로그래프이고, 도 8b는 상기 절연층의 제거 후 상기 주변부의 광학 마이크로그래프이다. 도 9a 및 도 9b는 각각 도 8a 및 도 8b에 대응하는 상기 기판의 상기 주변부의 단차 측정의 결과들을 도시한다. 여기에서, 측정 범위는 단차가 존재하는 부분 또는 단차부가 상기 측정 범위(1mm) 내에 있는 임의의 부분이다. 상기 단차 측정 결과들을 도시한 그래프들에서, 수직축은 기판의 중심부가 기준(0)인 높이(㎛)이고 수평축은 측정되는 길이(mm)을 나타낸다. 이것은 이하의 단차 측정의 다른 그래프들에 적용될 수 있다.
도 8a 및 도 8b의 마이크로그래프들의 좌측 상에서, 기판의 주변부의 단차가 도시된다. 도 8a에서, 나머지 절연층이 관찰되며, 도 8b에서, 절연층이 제거되고 상기 하부층에 실리콘이 남아있음이 관찰된다. 또한, 기판의 주변부에서, 마이크로보이드들(microvoids)로 인한 볼록부들 및 오목부들이 형성되며 상기 평탄도는 낮다. 마이크로그래프들의 상기 우측 상에서, 기판의 중심부에서 실리콘이 관찰된다.
동일한 결과가 도 9a 및 도 9b의 그래프들에서 관찰될 수 있다. 도 9a는 기판의 주변부 및 기판의 중심부 사이의 단차는 대략 0.2㎛임을 도시하는 반면, 도 9b는 절연층이 제거되고 기판의 주변부 및 기판의 중심부 사이의 단차가 대략 0.1㎛로 감소됨을 도시한다.
다음으로, 30초, 1분, 2분, 4분, 6분, 및 8분 동안 상기 혼합액 A를 사용한 웨트 에칭이 되는 반도체 기판들의 주변부들의 광학 마이크로그래프들이 도 10a1, 도 10a2, 도 10b1, 도 10b2, 도 10c1, 및 도 10c2, 도 11a1, 도 11a2, 도 11b1, 도 11b2, 도 11c1, 및 도 11c2에 도시된다. 여기에서, 도 10a1 및 도 10a2는 30초의 조건에 대한 광학 마이크로그래프들이다. 도 10b1, 도 10b2는 1분의 조건에 대한 광학 마이크로그래프들이다; 도 10c1 및 도 10c2는 2분의 조건에 대한 광학 마이크로그래프들이다; 도 11a1 및 도 11a2는 4분의 조건에 대한 광학 마이크로그래프들이다; 도 11b1 및 도 11b2는 6분의 조건에 대한 광학 마이크로그래프들이다; 및 도 11c1 및 도 11c2는 8분의 조건에 대한 광학 마이크로그래프들이다. 또한, 도 10a1, 도 10b1, 도 10c1, 도 11a1, 도 11b1, 및 도 11c1은 50배 배율의 광학 마이크로그래프들이다; 도 10a2, 도 10b2, 도 10c2, 도 11a2, 도 11b2, 및 도 11c2는 500배 배율의 광학 마이크로그래프들이다.
도 12a 내지 도 12c 및 도 13a 내지 도 13c는 상기 기판들의 상기 주변부들의 단차 측정의 결과들을 도시한다. 도 12a, 도 12b, 및 도 12c는 30초, 1분, 및 2분의 각각의 조건들 하에서 기판들의 주변부들의 단차 측정의 결과들을 도시하며, 도 13a, 도 13b, 도 13c는 4분, 6분, 및 8분의 각각의 조건들 하에서 기판들의 주변부들의 단차 측정의 결과들을 도시한다.
또한, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 내지 도 20c, 도 21a 내지 도 21c, 도 22a 내지 도 22c, 및 도 23a 내지 도 23c는 웨트 에칭이 각각 30초, 1분, 2분, 4분, 6분, 및 8분 동안, 혼합액 B, 혼합액 C, 혼합액 D, 혼합액 E, 및 TMAH 수용액을 사용하여 수행되는 상기 반도체 기판들의 상기 주변부의 단차 측정의 결과들을 도시한다. 도 14a 내지 도 14c, 도 15a 내지 도 15c는 혼합액 B가 사용되는 경우들에서의 결과를 도시하고, 도 16a 내지 도 16c 및 도 17a 내지 도 17c는 혼합액 C가 사용되는 경우들에서의 결과를 도시하고, 도 18a 내지 도 18c 및 도 19a 내지 도 19c는 상기 혼합액 D가 사용되는 경우에서의 결과를 도시하고, 도 20a 내지 도 20c 및 도 21a 내지 도 21c는 혼합액 E가 사용되는 경우에서의 결과를 도시하며, 도 22a 내지 도 22c 및 도 23a 내지 도 23c는 TMAH 수용액이 사용되는 경우들에서의 결과를 도시한다. 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 내지 도 20c, 도 21a 내지 도 21c, 도 22a 내지 도 22c, 및 도 23a 내지 도 23c에 대해, 상기 짝수의 도면들에서의 A, B, C의 그래프들은 각각 30초, 1분, 및 2분의 조건 하에서 상기 기판들의 상기 주변부들의 단차 측정의 결과들을 도시하며; 홀수의 도면들에서의 A, B, C의 그래프들은 각각 4분, 6분, 8분의 조건 하에서 기판들의 주변부들의 단차 측정의 결과들을 도시한다.
또한, 도 24는 혼합액 A 및 혼합액 D를 사용한 웨트 에칭이 수행되는 경우들에서 상기 기판들의 상기 중심부들에서 상기 에칭량을 측정한 결과들을 도시한다. 도 24에서, 원형 및 정사각형은 혼합액 A 및 혼합액 D가 각각 사용되는 경우들의 결과들을 나타낸다. 도 24의 그래프에서 수직축은 반도체 기판의 중심부에서 반도체 기판의 에칭량(㎛)을 나타내며 수직축은 에칭 시간(min)을 나타낸다.
여기에서, 상기 기판의 중심부에서의 에칭량은 에칭 전 및 후에 기판의 중심부의 두께에서의 변화로부터 산출된다. 기판의 두께는 측정 단계(Lapmaster SFT Corporation에 의해 제조된 Sorter 1000) 상하로 제공되는 레이저 변위 센서들(Keyence Corporation에 의해 제조된 LK-G30)의 값들 간의 차이로부터 산출된다. 기판 두께의 측정은 기판의 중심부에서의 평방 107mm의 영역에서 10포인트들×10포인트들 상에서 수행되었다. 또한, 기판의 중심부에서의 에칭량은 측정값들의 평균값들을 비교함으로써 획득되었다. 레이저 변위 센서의 반복 정확도는 ±0.05㎛이며, 기판의 두께의 반복 정확도는 ±0.5㎛이다.
도 10a1, 도 10a2, 도 10b1, 도 10b2, 도 10c1, 도 10c2, 도 11a1, 도 11a2, 도 11b1, 도 11b2, 도 11c1, 및 도 11c2의 상기 광학 마이크로그래프들의 비교로부터, 상기 마이크로그래프들의 좌측 상에서의 단차들이 상기 에칭 시간이 증가될 때 감소된다는 것을 발견하였다. 예를 들면, 도 11a1 및 도 11a2에 도시된 바와 같이, 상기 에칭 시간이 4분일 때, 단차들이 거의 발견되지 않았다. 동일한 결론이 상기 단차 측정의 그래프들인 도 12a 내지 도 12c 및 도 13a 내지 도 13c로부터 획득될 수 있다. 도 12a 내지 도 12c 및 도 13a 내지 도 13c는 혼합액 A를 사용한 웨트 에칭이 홀이 기판의 평면 표면에 수직인 방향으로 기판의 주변부의 단차에 형성되고 그 후 상기 홀이 확대되는 방식으로 진행한다. 이것은 혼합액 A가 기판의 주변부에서의 단차에 포함된 반도체 영역(결정 결함들 또는 마이크로보이드들을 포함한 상기 손상된 반도체 영역)을 관통하고 그 후 단차가 반도체 영역의 내부로부터 제거된다는 것을 나타낸다. 상기 혼합액 A를 사용한 이러한 웨트 에칭은 또 다른 에천트가 사용되는 경우에서의 것과 상이한 방식으로 진행하려는 경향이 있으며, 이는 이후에 기술된다.
반도체 기판의 중심부에서의 에칭량을 보여주는 도 24의 그래프는 반도체 기판의 에칭량이 적어도 6분의 에칭 시간까지 충분히 작으며 상기 기판 두께의 측정에 있어 에러의 마진의 범위에 있다는 것을 나타낸다.
표 2는 혼합액 A가 사용되는 경우에서 반도체 기판의 중심부에서의 에칭량(㎛)에 대한 에칭 시간 및 반도체 기판의 주변부에서의 에칭량(㎛)의 관계를 도시한다. 표 2는 또한 에칭 선택성(선택성 1) 및 반도체 기판의 중심부에서의 에칭량 및 반도체 기판의 주변부에서의 에칭량으로부터 획득된 차이들의 에칭 선택성(선택성 2)을 도시한다.
[표 2]
Figure pct00004
여기에서, 선택성 1은 반도체 기판의 주변부에서의 에칭량의 평균값을 반도체 기판의 중심부에서의 에칭량의 평균값으로 나눔으로써 획득된다. 차이들의 에칭 선택성(선택성 2)은 0분 내지 1분의 에칭량, 1분 내지 2분의 에칭량, 2분 내지 4분의 에칭량, 및 4분 내지 6분의 에칭량으로부터 획득된다. 예를 들면, 1분에서 2분까지의 반도체 기판의 중심부에서의 에칭량은 다음과 같이 산출된다: 0.14-0.096 = 0.044(㎛). 1분에서 2분까지의 상기 반도체 기판의 상기 주변부에서의 상기 에칭 양은 다음과 같이 산출된다: 0.225-0.101 = 0.124(㎛). 따라서, 이러한 경우에서 상기 선택성 2는 다음과 같이 획득된다: 0.124/0.044 = 2.818.
표 2에 따라, 차이들의 에칭 선택성(선택성 2)은 에칭 시간에 따라 변화한다. 상세하게는, 선택성은 에칭이 시작된 바로 후에 대략 1(1.052)이며, 2 이상(2.818 및 2.609)이 되며, 그 후 대략 1(1.065)로 리턴한다. 이것은 다음 이유에 의해 야기되는 것으로 고려된다. 먼저, 상기 에칭의 시작에 있어서, 반도체 기판의 중심부에 남아있는 손상된 반도체 영역은 반도체 기판의 주변부에서의 손상된 반도체 영역과 함께 제거되며, 그러므로 반도체 기판의 주변부와 반도체 기판의 중심부 사이의 상기 에칭 레이트에서의 큰 차이는 없다. 결과적으로, 상기 선택성은 대략 1이다. 상기 반도체 기판의 상기 중심부에서의 상기 손상된 반도체 영역이 제거된 후, 에칭 레이트는 손상된 반도체 영역이 여전히 그 안에 남아있기 때문에 에칭 레이트가 반도체 기판의 주변부에서 낮아지지 않는 동안 반도체 기판의 중심부에서 낮아진다. 결과적으로, 선택성은 증가된다(상세하게는, 2 이상). 그 후, 반도체 기판의 주변부에서의 손상된 반도체 영역은 제거되고, 반도체 기판의 주변부 및 반도체 기판의 중심부에서의 상기 에칭 레이트들은 실질적으로 동일하게 된다. 즉, 상기 선택성은 대략 1로 리턴한다. 선택에서의 이러한 변화로 인해, 손상된 반도체 영역은 선택적으로 제거된다. 표 2로부터 알 수 있는 바와 같이, 상기 변화는 크고 명백하기 때문에 상기 에칭 처리를 중지하기 위해 타이밍을 위한 선택성 2를 사용하는 것이 바람직하다.
2분의 에칭 시간에서의 선택성 1 및 4분의 에칭 시간에서의 선택성 1은 각각 1.607 및 1.748만큼 높다. 또한, 1분 내지 2분의 에칭 시간에서 선택성 2 및 2분 내지 4분의 에칭 시간에서의 선택성 2는 각각 2.818 및 2.609만큼 높다. 이러한 방식으로, 혼합액 A(플루오르화 수소산, 질산, 및 아세트산이 1:3:10의 체적비로 혼합되는 혼합액)를 사용하여, 반도체 기판의 주변부에서의 단차가 단기간에 선택적으로 제거될 수 있다.
상기 혼합액 B를 사용한 상기 에칭에 있어서, 에칭은 느린 속도로 진행하며 단차는 에칭 시간이 8분으로 설정될 때조차도 제거되지 않음을 발견하였다(도 14a 내지 도 14c 및 도 15a 내지 도 15c 참조). 또한, 기판의 주변부에서의 단차는 상기 표면으로부터 점차 에칭되고 깊은 홀은 형성되지 않는데, 이는 혼합액 A가 사용되는 경우와는 상이하다. 따라서, 다음이 발견된다: 반도체 기판이 혼합액 B를 사용하여 에칭될 때조차, 기판의 주변부에서의 단차는 제거되지 않거나 또는 장기간에 걸쳐 제거된다.
기판의 주변부에서의 단차는 혼합액 C를 사용한 에칭에 의해 제거되지 않는다(도 16a 내지 도 16c 및 도 17a 내지 도 17c 참조). 따라서, 반도체 기판은 반도체 기판이 혼합액 C를 사용한 에칭이 될 때조차 거의 에칭되지 않는다는 것이 발견되었다.
혼합액 D를 사용한 에칭에 있어서, 기판의 중심부에서의 에칭량은 에칭 시간에 비례하여 증가되는 반면(도 24 참조), 단차는 기판의 주변부에 남아있다(도 18a 내지 도 18c 및 도 19a 내지 도 19c 참조). 따라서, 에천트로서 혼합액 D를 사용함으로써, 전체 반도체 기판은 고르게 에칭되며 기판의 주변부에서의 단차는 선택적으로 제거될 수 없다는 것이 발견되었다.
혼합액 E를 사용한 에칭에 의해, 기판의 주변부에서의 단차는 혼합액 C가 사용되는 경우에서처럼 제거되지 않는다(도 20a 내지 도 20c, 도 21a 내지 도 21c 참조). 따라서, 반도체 기판은 반도체 기판이 혼합액 E를 사용한 상기 에칭이 될 때조차 거의 에칭되지 않음이 발견되었다.
TMAH 수용액을 사용한 에칭에 있어서, 에칭은 느린 속도로 진행하며, 단차는 에칭 시간이 8분으로 설정될 때조차 제거되지 않는다(도 22a 내지 도 22c 및 도 23a 내지 도 23c 참조). 따라서, 다음이 발견된다: 반도체 기판이 TMAH 수용액을 사용하여 에칭될 때조차, 기판의 주변부에서의 단차는 제거되지 않거나 또는 장기간에 걸쳐 제거된다.
여기에서, 혼합액 A, 혼합액 B, 혼합액 C, 및 혼합액 D는 각각 플루오르화 수소산, 질산, 및 아세트산을 포함한 3개의 혼합액이다. 각각의 원소의 기능 및 반응은 다음과 같다.
질산은 실리콘을 산화시킨다. 이러한 반응은 식 (1)에 의해 표현된다.
Figure pct00005
플루오르화 수소산은 실리콘 산화물을 용해시킨다. 이러한 반응은 식 (2)에 의해 표현된다.
Figure pct00006
아세트산은 혼합액을 안정화시키고 급속 에칭을 억제시킨다.
상술된 바와 같이, 플루오르화 수소산, 질산, 및 아세트산을 포함한 상기 3개의 혼합액은 식(1)에 도시된 실리콘의 산화 및 상기 식(2)에 도시된 실리콘 산화물의 용해를 반복함으로써 실리콘을 에칭하는 기능을 갖는다. 그러므로, 플루오르화 수소산의 양은 플루오르화 수소산, 질산, 및 아세트산을 포함한 상기 3개의 혼합액에서 큰 경우에, 상기 식(1)에 도시된 질산에 의한 실리콘의 산화는 레이트-제한 인자이다. 질산의 양이 큰 경우에, 상기 식(2)에 도시된 플루오르화 수소산에 의한 실리콘 산화물의 용해는 레이트-제한 인자이다.
따라서, 다음 가정이 이루어질 수 있다: 혼합액 C에 포함된 질산의 양이 작기 때문에, 실리콘의 산화는 웨트 에칭에서 레이트-제한 인자였다. 과산화수소가 실리콘을 산화시키는 혼합액 E에 대해서도 동일하다고 말할 수 있다. 웨트 에칭은 과산화수소의 작은 산화력으로 인해 혼합액 E에서 진행하지 않는다고 가정한다.
혼합액 D에 대해, 다음 가정이 이루어질 수 있다: 플루오르화 수소산 및 질산의 양이 크기 때문에 상기 식(1) 및 상기 식(2)의 반응들이 급속하게 진행되며, 그 결과, 기판의 주변부 및 기판의 중심부 사이의 선택성은 획득될 수 없고 따라서 웨트 에칭은 전체 기판에서 고르게 수행된다.
또한, 플루오르화 수소산의 양은 혼합액 B에서 작기 때문에, 실리콘 산화물의 용해는 레이트-제한 인자이며 웨트 에칭은 진행하지 않는다고 가정된다. 이것은, 플루오르화 수소산의 양이 작을 때, 결정 결함들 또는 마이크로보이드들로 인한 손상된 반도체 영역의 내부로부터의 에칭이 야기될 가능성이 적으며 손상된 반도체 영역의 표면으로부터의 에칭이 우선적으로 진행하기 때문이다.
다른 한편, 혼합액 A는 유리한 균형으로 플루오르화 수소산, 질산, 및 아세트산을 포함하며, 그러므로 상기 식(1) 및 상기 식(2)의 반응들 중 어떤 것도 레이트-제한 인자가 아니다. 게다가, 에칭의 억제의 효과가 아세트산에 의해 획득될 수 있고, 따라서 전체 기판은 고르게 에칭되는 것으로부터 방지된다.
그에 따라 기판의 주변부에서의 단차가 혼합액 A(1:3:10의 체적비로 플루오르화 수소산, 질산, 및 아세트산을 포함한 상기 혼합액)를 사용하여 에칭될 때, 기판의 주변부에서의 단차부는 유지된 기판의 주변부 및 기판의 주변부 사이에서의 선택성을 갖고 단기간에 제거될 수 있다. 결과적으로, 반도체 기판의 재생 처리는 확실하고 효율적으로 수행될 수 있다.
(예 2)
이 예는 플루오르화 수소산, 질산, 및 아세트산의 상기 혼합액을 사용한 웨트 에칭 처리 및 CMP 처리의 결합이 재생 처리로서 이용되는 경우를, 상기 웨트 에칭 처리를 사용하지 않고 CMP 처리가 주로 이용되는 경우와 비교한 결과들을 도시한다. CMP 처리에 대해, 높은 연마 레이트의 처리 후, 낮은 연마 레이트(피니싱 연마)의 처리가 수행되었다. 상기 웨트 에칭 처리가 채용되지 않는 경우에서, CMP 처리를 위한 시간은 상기 웨트 에칭 처리가 채용되는 경우에서의 것과 등가인 상기 재생 처리가 실현되도록 보다 길게 설정된다.
상기 재생 처리가 될 반도체 기판은 상기 예의 것과 유사한 방식으로 제조되었다. 상기 예는 상세하게 나타내어질 수 있다.
상기 웨트 에칭 처리 및 짧은 연마 시간을 갖는 CMP 처리에 의해 처리되는 재생된 반도체 기판(이후, 기판 A로서 불리우는)은 다음 방식으로 제조된다.
먼저, 반도체 기판을 커버하기 위해 형성되는 절연층을 제거하기 위해, 반도체 기판은 플루오르화 수소산, 플루오르화 암모늄, 및 계면활성제를 포함한 혼합액(제품명 ; 스텔라 케미파 코포레이션에 의해 제조된, LAL500)을 사용한 웨트 에칭 처리가 실시된다. 이때, 용해 온도는 실온이며 에칭 시간은 300초이다.
다음으로, 절연층이 제거되는 반도체 기판은 플루오르화 수소산, 질산, 및 아세트산이 1:3:10의 체적비로 혼합되는 혼합액(상기 예에서 혼합액 A에 대응하는)을 사용하여 웨트 에칭 처리된다. 이때, 용해 온도는 실온이며 상기 에칭 시간은 120초이다. 상기 혼합액을 제조할 때, 50 중량%의 농도에서의 플루오르화 수소산(스텔라 케미파 코포레이션에 의해 제조); 70 중량%의 농도에서의 질산(와코 퓨어 케미칼 인더스트리즈, 엘티디에 의해 제조); 및 97.7 중량%의 농도에서의 아세트산(키시다 케미칼 코., 엘티디 제조)이 사용됨을 주의하자.
다음으로, 상기 반도체 기판은 높은 연마 레이트의 CMP 처리된다. 상기 CMP 처리에서, 폴리우레탄 연마 천 및 실리카계 슬러리(니타 하스 인코포레이티드에 의해 제조된 ILD1300, 150nm의 입경, 및 20배 희석)가 사용된다. 슬러리 유량은 200 ml/min이며, 연마 압력은 0.02 MPa이고, 스핀들 회전 속도는 30 rpm이고, 테이블 회전 속도는 30 rpm이며, 처리 시간은 3분이다.
그 후, 낮은 연마 레이트를 갖는 CMP 처리가 상기 반도체 기판상에서 수행된다. 이러한 CMP 처리에 있어서, 스웨이드 연마 천(니타 하스 인코포레이티드에 의해 제조된 Supreme) 및 실리카계 슬러리(니타 하스 인코포레이티드에 의해 제조된 NP8020, 60nm의 입경, 및 20배 희석)가 사용된다. 슬러리 유량은 200 ml/min이고, 연마 압력은 0.01 MPa이고, 스핀들 회전 속도는 30 rpm이고, 테이블 회전 속도는 30 rpm이며, 처리 시간은 3분이다.
한편, 웨트 에칭 처리가 수행되지 않은 재생된 반도체 기판(이후, 기판 B로서 칭하여지는)은 다음 방식으로 제조된다.
먼저, 상기 반도체 기판을 커버하기 위해 형성되는 절연층을 제거하기 위해, 반도체 기판은 플루오르화 수소산, 플루오르화 암모늄, 및 계면활성제를 포함한 혼합액(제품명 : 스텔라 케미파 코포레이션에 의해 제조, LAL500)을 사용하여 웨트 에칭 처리된다. 이때, 용해 온도는 실온이며, 에칭 시간은 300초이다.
다음으로, 반도체 기판은 높은 연마 레이트의 CMP 처리가 실시된다. CMP 처리에서, 폴리우레탄 연마 천 및 실리카계 슬러리(니타 하스 인코포레이티드에 의해 제조, ILD1300, 150nm의 입경, 및 20배 희석)가 사용된다. 슬러리 유량은 200 ml/min이고, 연마 압력은 0.02 MPa이고, 스핀들 회전 속도는 30rpm이고, 테이블 회전 속도는 30rpm이며, 처리 시간은 12분이다.
그 후, 낮은 연마 레이트의 CMP 처리가 반도체 기판상에서 수행된다. 이러한 CMP 처리에서, 스웨이드 연마 천(니타 하스 인코포레이티드에 의해 제조, Supreme) 및 실리카계 슬러리(니타 하스 인코포레이티드에 의해 제조 NP8020, 60nm의 입경, 및 20배 희석)가 사용된다. 슬러리 유량은 200 ml/min이고, 연마 압력은 0.01 MPa이고, 스핀들 회전 속도는 30 rpm이고, 테이블 회전 속도는 30 rpm이며, 처리 시간은 10분이다.
상기 방법들에 의해 제조된 두 종류들의 재생된 반도체 기판들은 광학 현미경을 가진 관찰, 단차 측정 장치를 갖는 단차 측정(Kosaka Laboratory Ltd에 의해 제조된 Surfcoder를 사용), 주사형 프로브 현미경들을 가진 평탄도의 평가(SII Nano Technology Inc에 의해 제조된 SPA-500 및 SPI3800N), 및 상기 재생 처리에서 상기 반도체 기판의 두께에서의 감소량의 측정(Lapmaster SFT Corporation에 의해 제조된 Sorter 1000을 사용)이 실시된다.
도 25a 및 도 25b는 각각 재생 처리 이전의 반도체 기판의 주변부 및 재생 처리 후 반도체 기판(기판 A)의 주변부의 광학 마이크로그래프들이다(50배 배율에서의 노마스키 이미지들). 유사하게는, 단차 측정의 결과들이 도 26a 및 도 26b에 도시된다.
도 25a에 도시된 바와 같이, 상기 재생 처리 전 반도체 기판은 그것의 주변부에 단차(단차부(301))를 갖고, 절연층 및 실리콘은 각각 단차부(301) 및 중심부(302)에서 관찰된다. 도 26a에 따르면, 대략 0.2㎛의 두께를 갖는 단차가 상기 재생 처리 전의 반도체 기판의 주변부에 존재한다는 것을 알 수 있다.
다른 한편, 도 25b에 도시된 반도체 기판에서, 주변부에 한번 존재하는 단차가 관찰되지 않고 실리콘은 전체 표면에서 관찰된다. 도 25b의 좌측 상에서의 수직 화이트 라인은 기판의 에지를 나타냄을 주의해야 한다. 도 26b는 또한 단차가 제거됨을 나타낸다.
다음으로, 주사형 프로브 현미경을 사용한 두 종류들의 재생된 반도체 기판들의 평탄도를 평가한 결과들이 도시된다. 상기 주사형 프로브 현미경을 가진 상기 측정의 조건들은 다음과 같다: 스캔 레이트는 1.0 Hz이고, 측정 영역은 1㎛×1㎛이며, 상기 측정 포인트들은 2이다. 측정은 동적 역학 모드(dynamic force mode; DFM)를 사용하여 수행된다. 여기에서, 상기 동적 역학 모드는 캔틸레버(cantilever)의 진동 진폭이 일정하게 유지되도록 프로브와 상기 샘플 간의 거리가 제어되는 동안 상기 캔틸레버가 공진되는 상태에서 샘플의 표면 형태를 측정하기 위한 모드이다.
재생된 반도체 기판의 평탄도는 평균면 거칠기(Ra) 및 최대 피크-대-밸리 높이(P-V)를 사용하여 평가되다. 여기에서, 상기 평균면 거칠기(Ra)는 Ra가 측정 표면에 적용될 수 있도록 JISB0601:2001(ISO 4287:1997)에 의해 정의되는 중심 라인 평균면 거칠기(Ra)의 3차원 확대에 의해 획득되며, 기준면으로부터 특정 표면까지의 편차들의 절대값들의 평균값이다. 최대 피크-대-밸리 높이(P-V)는 특정 표면에서 가장 낮은 밸리의 높이 및 가장 높은 피크의 높이 간의 차이이다. 피크 및 밸리는 JISB0601:2001(ISO 4287:1997)에 의해 정의된 "피크" 및 "밸리"의 3차원 확대에 의해 획득된 피크 및 밸리를 나타낸다. 피크는 피크들의 가장 높은 포인트를 나타낸다. 밸리는 밸리들의 가장 낮은 포인트를 나타낸다.
상기 주사형 프로브 현미경에 의한 상기 재생된 반도체 기판들의 평탄도 평가의 결과들이 표 3에 도시된다.
[표 3]
Figure pct00007
기판 A 및 기판 B 모두에서, 중심부 및 주변부 사이의 단차는 없으며, 주변부의 평탄도는 중심부의 것과 실질적으로 동일한 레벨에 있다. 기판 A는 기판 B에 비교될 때, 다음이 발견된다: 기판 A의 주변부에서, R는 0.05 nm이고 P-V는 0.393nm이며, 기판 B의 주변부에서, Ra는 0.06nm이고 P-V는 0.47m이다. 따라서, 기판 A의 평탄도는 기판 B의 것보다 양호하다.
다음으로, 상기 재생 처리에서의 반도체 기판의 두께에서의 감소의 양을 측정한 결과들이 도시된다. 여기에서, 기판의 중심부에서의 감소된 양(제거된 반도체의 양)은 재생 처리 프로세스 전 및 후에 그 두께에서의 변화를 측정함으로써 산출된다. 기판 A 및 기판 B를 제조할 때 감소된 양(제거량)은 표 4에 도시된다.
[표 4]
Figure pct00008
기판 A를 제조할 때, 감소된 양은 1.38㎛이다. 한편, 기판 B를 제조할 때, 감소된 양은 6.96㎛이다. 이것은 기판 A를 제조할 때의 감소된 양이 기판 B를 제조할 때의 것의 대략 1/4임을 나타낸다. 특히, 기판 A를 제조할 때 에칭에 의해 감소된 양은 단지 0.41㎛이다.
따라서, 에칭 처리 및 CMP 처리의 조합을 사용한 재생 처리에 의해, 반도체 기판은 재생된 반도체 기판의 평탄도를 유지하면서 재생 처리에 의해 감소되는 것이 방지될 수 있다.
(예 3)
이 예는 열산화막이 제공되고 그 후 수소 이온 조사가 실시되는 반도체 기판의 단면도의 관찰 결과들을 도시한다.
이 예에서, 5 평방 인치들의 사이즈를 갖는 직사각형 단결정 실리콘 기판이 반도체 기판으로서 사용된다. 먼저, 열산화는 상기 기판의 표면상에 100 nm의 두께를 갖는 열 산화막을 형성하기 위해 HCl 분위기 하에서 반도체 기판상에서 수행된다. 열 산화는 산소에 대해 3 vol%의 HCl을 포함한 열 산화 분위기 하에서 950℃의 조건 하에서 4시간 동안 수행된다.
다음으로, 반도체 기판은 이온 도핑 장치를 사용한 열 산화막의 표면을 통해 수소가 조사된다. 이러한 예에서, 이온화된 수소를 조사함으로써, 취화 영역이 상기 반도체 기판에 형성된다. 이온 도핑의 조건은 가속 전압이 50 kV이고 도즈를 2.0×1016 이온/㎠이도록 설정된다. 따라서, 상기 취화 영역은 상기 열산화막의 표면으로부터 대략 250 nm의 깊이로 형성된다.
도 27a는 상기 처리가 실시되는 반도체 기판의 단면 TEM 이미지이다. 도 27b는 베이스 기판(120)에 결합되지 않는 열 처리를 하는 상기 반도체 기판의 단면 TEM 이미지이다. 도 27a 및 도 27b는 각각 열산화막(402)이 실리콘 기판(401)의 표면상에 형성되고 취화 영역(403)이 상기 열산화막(402) 하에 형성된다는 것을 나타낸다. 또한, 도 27b는 취화 영역에 크랙이 존재함을 나타낸다.
도 27a 및 도 27b는 다수의 결정 결함들이 상기 단결정 기판의 표면의 부근에 형성됨을 도시한다. 또한, 도 27b는 반도체 기판이 그 표면으로부터 139 nm의 깊이에 크랙을 가진다는 것을 도시한다(크랙까지 깊이(404)). 반도체 기판이 베이스 기판(120)에 결합되는 경우에, 반도체 기판은 크랙의 위치에서 분리된다.
여기에서, 베이스 기판과 결합할 때의 실패로 인한 단차부가 상기 예들에서 기술된 바와 같이 상기 분리 후 상기 반도체 기판의 주변부에 형성된다. 또한, 단차부에 포함되는 남아있는 반도체층(손상된 반도체 영역)은 결정 결함들, 마이크로보이드들, 또는 블리스터들을 가진다. 그러므로, 플루오르화 수소산, 질산, 및 아세트산을 포함한 혼합액을 사용한 에칭이 상기 예들에 기술된 바와 같이 수행될 때, 분리 후 반도체 기판의 주변부에 형성된 단차부는 선택적으로 제거될 수 있다.
(예 4)
이러한 예는 에천트로서, 플루오르화 수소산, 질산, 및 아세트산이 1:3:10의 체적비로 혼합되는 혼합액(혼합액 A)이 사용되는 경우 및 에천트로서 플루오르화 수소산, 질산, 및 아세트 산이 1:2:10의 체적비로 혼합되는 혼합액(이후, 혼합액 A+로 불리우는)이 사용되는 경우를 검사한 결과들을 도시한다.
이 예에서 사용된 반도체 기판들은 예 1에 사용된 것과 유사하며, 따라서 그 상세들이 생략됨을 주의해야 한다.
반도체 기판들 상에서 수행된 처리가 다음과 같다.
먼저, 반도체 기판들의 각각을 커버하기 위해 형성되는 절연층을 제거하기 위해, 반도체 기판들은 플루오르화 수소산, 플루오르화 암모늄, 및 계면활성제를 포함한 혼합액(제품명 : 스텔라 케미파 코포레이션에 의해 제조된, LAL500)을 사용한 웨트 에칭 처리가 실시된다. 이때, 상기 용해 온도는 실온이며 상기 에칭 시간은 300초이다.
다음으로, 절연층이 제거되는 반도체 기판들은 에천트로서 플루오르화 수소산, 질산, 및 아세트산이 1:3:10의 체적비로 혼합되는 혼합액(혼합액 A) 또는 플루오르화 수소산, 질산, 및 아세트산이 1:2:10의 체적비로 혼합되는 혼합액(혼합액 A+)을 사용한 웨트 에칭이 실시된다. 혼합액 A 및 혼합액 A+은 50 중량%의 농도의 플루오르화 수소산(스텔라 케미파 코포레이션에 의해 제조), 70 가중 %의 농도의 질산(와코 퓨어 케미칼 인더스트리즈, 엘티디에 의해 제조), 및 97.7 중량%의 농도의 아세트산(키시다 케미칼 코., 엘티디에 의해 제조)을 사용하여 제조된다.
도 28a는 상기 혼합액 A+을 사용한 웨트 에칭 후 반도체 기판의 주변부의 광학 마이크로그래프(50배 배율에서의 노마스키 이미지)이다. 도 28b는 500배 배율에서의 광학 마이크로그래프(노마스키 이미지)이다. 혼합액 A+을 사용한 웨트 에칭에서, 잔여물(residue)은 에칭으로 인한 잔여물이 혼합액 A를 사용한 웨트 에칭에서 생성될 수 있는 처리 시간의 경우에서조차 관찰되지 않는다. 이것은 다음 이유로 야기될 수 있다고 간주된다; 1:3(플루오르화 수소산:질산)으로부터 플루오르화 수소산 대 질산의 레이트가 약간 증가함으로써, 형성된 산화막은 빨리 제거되며 잔여물의 생성은 억제된다.
이러한 방식으로, 기판의 주변부에서의 단차가 혼합액 A+(플루오르화 수소산, 질산, 및 아세트산의 체적비가 1:2:10인 혼합액)을 사용하여 에칭될 때, 잔여물의 생성은 혼합액 A(플루오르화 수소산, 질산, 및 아세트산의 체적비가 1:3:10인 혼합액)이 사용되는 경우와 비교하여 억제될 수 있음을 발견하였다. 1.5:3:10의 체적비로 플루오르화 수소산, 질산, 및 아세트산을 포함하는 혼합액이 사용되는 경우에 대해 동일하다고 말할 수 있다. 다른 한편, 플루오르화 수소산 대 질산의 레이트가 1:3:10의 상기 혼합액에서의 것과 비교하여 너무 높ㅇ르 때, 상기 혼합액이 1:1:0의 비를 갖는 경우에서처럼, 표면 거칠기, 상기 단차의 잔유물(remnant) 등이 관찰된다.
이러한 예에 따라, 1:3(플루오르화 수소산:질산)으로부터 플루오르화 수소산 대 질산의 레이트가 약간 증가함으로써, 반도체 기판의 재생 처리는 보다 확실히 그리고 효과적으로 수행될 수 있음을 이해할 수 있다.
본 출원은 그 전체 콘텐트들이 참조로서 본 명세서에 포함되는, 2009년 10월 9일 일본 특허청에 출원된 일본 특허 출원 번호 제2009-234949호에 기초한다.
100 : 반도체 기판 102 : 절연층
104 : 취화 영역 120 : 베이스 기판
121 : 반도체 기판 122 : 절연층
123 : 절연층 124 : 반도체층
125 : 반도체 영역 126 : 단차부
127 : 반도체 영역 128 : 단차부
129 : 반도체 영역 130 : 반도체 기판
132 : 재생된 반도체 기판 133 : 반도체 영역
134 : 블리스터 135 : 영역
251 : 반도체층 252 : 반도체층
254 : 절연층 255 : 게이트 전극
256 : 게이트 전극 257 : 저-농도 불순물 영역
258 : 채널 형성 영역 259 : 고-농도 불순물 영역
260 : 채널 형성 영역 261 : 사이드월 절연층
262 : 사이드월 절연층 267 : 고-농도 불순물 영역
268 : 절연층 269 : 층간 절연층
270 : 배선 280 : 트랜지스터
281 : 트랜지스터 301 : 단차부
302 : 중심부 401 : 실리콘 기판
402 : 열 산화막 403 : 취화 영역
404 : 크랙까지의 깊이

Claims (32)

  1. 반도체 기판을 재생하기 위한 방법에 있어서,
    상기 반도체 기판의 주변부에 단차부를 포함하는 상기 반도체 기판상에 제 1 에칭 처리를 수행하는 단계로서, 상기 단차부는 손상된 반도체 영역 및 상기 손상된 반도체 영역 위의 절연층을 포함하고, 상기 절연층이 제거되도록 하는, 상기 제 1 에칭 처리 수행 단계와;
    상기 반도체 기판상에 제 2 에칭 처리를 수행하는 단계로서, 상기 제 2 에칭 처리는 상기 반도체 기판에 포함된 반도체 재료의 산화를 수행할 수 있는 제 1 물질, 산화된 반도체 재료의 용해를 수행할 수 있는 제 2 물질, 및 상기 반도체 재료의 상기 산화의 속도 및 상기 산화된 반도체 재료의 상기 용해의 속도를 제어할 수 있는 제 3 물질을 포함한 혼합액을 사용하여, 비-손상된 반도체 영역을 남기고 상기 손상된 반도체 영역이 선택적으로 제거되도록 하는, 상기 제 2 에칭 처리 수행 단계와;
    상기 제 2 에칭 처리를 수행한 후 수소를 포함한 분위기 하에서 상기 반도체 기판을 가열하는 단계를 포함하는, 반도체 기판을 재생하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 단차부는 이온들의 조사 및 열 처리 후 반도체 기판의 일부를 분리함으로써 남겨지는, 반도체 기판을 재생하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 비-손상된 반도체 영역에 대한 상기 손상된 반도체 영역의 에칭 선택성(etching selectivity)은 상기 제 2 에칭 처리에서 2 이상인, 반도체 기판을 재생하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 제 2 에칭 처리는, 상기 반도체 기판의 중심부에 대한 상기 반도체 기판의 상기 주변부의 에칭 선택성이 2 이상에서 2 미만으로 감소된 후 중지되는, 반도체 기판을 재생하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 단차부의 접평면(tangent plane)과 상기 반도체 기판의 후면 사이의 각도가 0.5°이하인 적어도 하나의 영역이 상기 제 2 에칭 처리에 의해 제거되는, 반도체 기판을 재생하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 제 1 물질은 질산이고, 상기 제 2 물질은 플루오르화 수소산이며, 상기 제 3 물질은 아세트산인, 반도체 기판을 재생하기 위한 방법.
  7. 제 6 항에 있어서,
    상기 플루오르화 수소산의 농도는 50 중량%이고,
    상기 질산의 농도는 70 중량%이고,
    상기 아세트산의 농도는 97.7 중량%이며,
    상기 플루오르화 수소산, 상기 질산, 및 상기 아세트산을 포함한 상기 혼합액의 체적비는 대략 1:3:10인, 반도체 기판을 재생하기 위한 방법.
  8. 제 6 항에 있어서,
    상기 플루오르화 수소산의 농도는 50 중량%이고,
    상기 질산의 농도는 70 중량%이고,
    상기 아세트산의 농도는 97.7 중량%이며,
    상기 플루오르화 수소산, 상기 질산, 및 상기 아세트산을 포함한 상기 혼합액의 체적비는 대략 1:2:10인, 반도체 기판을 재생하기 위한 방법.
  9. 제 1 항에 따른 방법을 사용함으로써 상기 반도체 기판으로부터 재생된 반도체 기판을 제조하기 위한 방법.
  10. SOI 기판을 제조하기 위한 방법에 있어서,
    재생된 반도체 기판에 취화 영역(embrittlement region)을 형성하기 위해 이온들로 상기 재생된 반도체 기판을 조사하는 단계와;
    상기 재생된 반도체 기판 및 베이스 기판을 그 사이에 절연층을 개재하여 서로에 대해 결합하는 단계와;
    상기 베이스 기판 위에 반도체층을 형성하기 위해 열 처리에 의해 상기 재생된 반도체 기판을 분리하는 단계를 포함하고,
    상기 재생된 반도체 기판은:
    상기 반도체 기판의 주변부에 단차부를 포함하는 반도체 기판상에 제 1 에칭 처리를 수행하는 단계로서, 상기 단차부는 손상된 반도체 영역 및 상기 손상된 반도체 영역 위의 절연층을 포함하고, 상기 손상된 반도체 영역 위의 상기 절연층이 제거되도록 하는, 상기 제 1 에칭 처리 수행 단계와;
    상기 반도체 기판상에 제 2 에칭 처리를 수행하는 단계로서, 상기 제 2 에칭 처리는 상기 반도체 기판에 포함된 반도체 재료의 산화를 수행할 수 있는 제 1 물질, 산화된 반도체 재료의 용해를 수행할 수 있는 제 2 물질, 및 상기 반도체 재료의 상기 산화의 속도 및 상기 산화된 반도체 재료의 상기 용해의 속도를 제어할 수 있는 제 3 물질을 포함한 혼합액을 사용하여, 비-손상된 반도체 영역을 남기고 상기 손상된 반도체 영역이 선택적으로 제거되도록 하는, 상기 제 2 에칭 처리 수행 단계와;
    상기 제 2 에칭 처리를 수행한 후 수소를 포함한 분위기 하에서 상기 반도체 기판을 가열하는 단계를 포함하는 방법에 의해 제조되는, SOI 기판을 제조하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 단차부는 이온들의 조사 및 열 처리 후 반도체 기판의 일부를 분리함으로써 남겨지는, SOI 기판을 제조하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 조사는 질량 분리(mass separation) 없이 수행되는, SOI 기판을 제조하기 위한 방법.
  13. 제 11 항에 있어서,
    상기 이온들은 H3 + 이온을 포함하는, SOI 기판을 제조하기 위한 방법.
  14. 제 10 항에 있어서,
    상기 비-손상된 반도체 영역에 대한 상기 손상된 반도체 영역의 에칭 선택성은 2 이상인, SOI 기판을 제조하기 위한 방법.
  15. 제 10 항에 있어서,
    상기 단차부의 접평면과 상기 반도체 기판의 후면 사이의 각도가 0.5°이하인 적어도 하나의 영역이 상기 제 2 에칭 처리에 의해 제거되는, SOI 기판을 제조하기 위한 방법.
  16. 제 10 항에 있어서,
    상기 제 1 물질은 질산이고, 상기 제 2 물질은 플루오르화 수소산이며, 상기 제 3 물질은 아세트산인, SOI 기판을 제조하기 위한 방법.
  17. 반도체 기판을 재생하기 위한 방법에 있어서,
    손상된 반도체 기판의 중심부에 제 1 손상된 반도체 영역 및 상기 손상된 반도체 기판의 주변부에 단차부를 포함하는 상기 손상된 반도체 기판상에서 제 1 에칭 처리를 수행하는 단계로서, 상기 단차부는 이온들의 조사 및 열 처리 후 반도체 기판의 일부를 분리함으로써 남겨지고, 상기 단차부는 제 2 손상된 반도체 영역 및 상기 제 2 손상된 반도체 영역 위의 절연층을 포함하며, 상기 제 1 손상된 반도체 영역의 두께는 상기 제 2 손상된 반도체 영역의 두께보다 얇고, 상기 절연층이 제거되도록 하는, 상기 제 1 에칭 처리 수행 단계와;
    상기 손상된 반도체 기판상에 제 2 에칭 처리를 수행하는 단계로서, 상기 제 2 에칭 처리는 상기 손상된 반도체 기판에 포함된 반도체 재료의 산화를 수행할 수 있는 제 1 물질, 산화된 반도체 재료의 용해를 수행할 수 있는 제 2 물질, 및 상기 반도체 재료의 상기 산화의 속도 및 상기 산화된 반도체 재료의 상기 용해의 속도를 제어할 수 있는 제 3 물질을 포함한 혼합액을 사용하여, 비-손상된 반도체 영역을 남기고 상기 제 2 손상된 반도체 영역이 선택적으로 제거되도록 하는, 상기 제 2 에칭 처리 수행 단계와;
    상기 제 2 에칭 처리를 수행한 후 수소를 포함한 분위기 하에서 상기 손상된 반도체 기판을 가열하는 단계를 포함하는, 반도체 기판을 재생하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 조사는 질량 분리 없이 수행되는, 반도체 기판을 재생하기 위한 방법.
  19. 제 17 항에 있어서,
    상기 이온들은 H3 + 이온을 포함하는, 반도체 기판을 재생하기 위한 방법.
  20. 제 17 항에 있어서,
    상기 비-손상된 반도체 영역에 대한 상기 제 2 손상된 반도체 영역의 에칭 선택성은 2 이상인, 반도체 기판을 재생하기 위한 방법.
  21. 제 17 항에 있어서,
    상기 제 2 에칭 처리는, 상기 반도체 기판의 상기 중심부에 대한 상기 반도체 기판의 상기 주변부의 에칭 선택성이 2 이상에서 2 미만으로 감소된 후 중지되는, 반도체 기판을 재생하기 위한 방법.
  22. 제 17 항에 있어서,
    상기 단차부의 접평면과 상기 손상된 반도체 기판의 후면 사이의 각도가 0.5˚이하인 적어도 하나의 영역이 상기 제 2 에칭 처리에 의해 제거되는, 반도체 기판을 재생하기 위한 방법.
  23. 제 17 항에 있어서,
    상기 제 1 물질은 질산이고, 제 2 물질은 플루오르화 수소산이며, 상기 제 3 물질은 아세트산인, 반도체 기판을 재생하기 위한 방법.
  24. 제 23 항에 있어서,
    상기 플루오르화 수소산의 농도는 50 중량%이고,
    상기 질산의 농도는 70 중량%이고,
    상기 아세트산의 농도는 97.7 중량%이며,
    상기 플루오르화 수소산, 상기 질산, 및 상기 아세트산을 포함한 상기 혼합액의 체적비는 대략 1:3:10인, 반도체 기판을 재생하기 위한 방법.
  25. 제 23 항에 있어서,
    상기 플루오르화 수소산의 농도는 50 중량%이고,
    상기 질산의 농도는 70 중량%이고,
    상기 아세트산의 농도는 97.7 중량%이며,
    상기 플루오르화 수소산, 상기 질산, 및 상기 아세트산을 포함한 상기 혼합액의 체적비는 대략 1:2:10인, 반도체 기판을 재생하기 위한 방법.
  26. 제 17 항에 따른 방법을 사용함으로써 상기 반도체 기판으로부터 재생된 반도체 기판을 제조하기 위한 방법.
  27. SOI 기판을 제조하기 위한 방법에 있어서,
    재생된 반도체 기판에 취화 영역을 형성하기 위해 제 2 이온들로 상기 재생된 반도체 기판을 조사하는 단계와;
    상기 재생된 반도체 기판 및 베이스 기판을 그 사이에 절연층을 개재하여 서로에 대해 결합하는 단계와;
    상기 베이스 기판 위에 반도체층을 형성하기 위해 열 처리에 의해 상기 재생된 반도체 기판을 분리하는 단계를 포함하고,
    상기 재생된 반도체 기판은:
    손상된 반도체 기판의 중심부에 제 1 손상된 반도체 영역 및 상기 손상된 반도체 기판의 주변부에 단차부를 포함하는 상기 손상된 반도체 기판상에서 제 1 에칭 처리를 수행하는 단계로서, 상기 단차부는 제 1 이온들의 조사 및 열 처리 후 반도체 기판의 일부를 분리함으로써 남겨지고, 상기 단차부는 제 2 손상된 반도체 영역 및 상기 제 2 손상된 반도체 영역 위의 절연층을 포함하고, 상기 제 1 손상된 반도체 영역의 두께는 상기 제 2 손상된 반도체 영역의 두께보다 얇고, 상기 제 2 손상된 반도체 영역 위의 상기 절연층이 제거되도록 하는, 상기 제 1 에칭 처리 수행 단계와;
    상기 손상된 반도체 기판 상에 제 2 에칭 처리를 수행하는 단계로서, 상기 제 2 에칭 처리는 상기 손상된 반도체 기판에 포함된 반도체 재료의 산화를 수행할 수 있는 제 1 물질, 산화된 반도체 재료의 용해를 수행할 수 있는 제 2 물질, 및 상기 반도체 재료의 상기 산화의 속도 및 상기 산화된 반도체 재료의 상기 용해의 속도를 제어할 수 있는 제 3 물질을 포함한 혼합액을 사용하여, 비-손상된 반도체 영역을 남기고 상기 제 2 손상된 반도체 영역이 선택적으로 제거되도록 하는, 상기 제 2 에칭 처리 수행 단계와;
    상기 제 2 에칭 처리를 수행한 후 수소를 포함한 분위기 하에서 상기 손상된 반도체 기판을 가열하는 단계를 포함하는 방법에 의해 제조되는, SOI 기판을 제조하기 위한 방법.
  28. 제 27 항에 있어서,
    상기 조사는 질량 분리 없이 수행되는, SOI 기판을 제조하기 위한 방법.
  29. 제 27 항에 있어서,
    상기 제 1 이온들은 H3 + 이온을 포함하는, SOI 기판을 제조하기 위한 방법.
  30. 제 27 항에 있어서,
    상기 비-손상된 반도체 영역에 대한 상기 제 2 손상된 반도체 영역의 에칭 선택성은 2 이상인, SOI 기판을 제조하기 위한 방법.
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    상기 단차부의 접평면과 상기 손상된 반도체 기판의 후면 사이의 각도가 0.5 이하인 적어도 하나의 영역이 상기 제 2 에칭 처리에 의해 제거되는, SOI 기판을 제조하기 위한 방법.
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