TW201507163A - 時序電路、半導體裝置 - Google Patents
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Abstract
本發明的目的是提供一種可靠性高且能夠實現窄邊框化的半導體裝置。驅動電路包括：具有隔著半導體膜電連接的第一閘極及第二閘極的第一電晶體；以及源極及汲極中的一方與第一電晶體的源極及汲極中的一方電連接的第二電晶體，像素部包括：第三電晶體；液晶元件；以及電容元件，液晶元件包括：與第三電晶體的源極及汲極中的一方電連接的具有透光性的第一導電膜；第二導電膜；以及被施加產生在第一導電膜與第二導電膜之間的電場的液晶層，電容元件包括：第一導電膜；具有透光性的第三導電膜；以及位於第一導電膜與第三導電膜之間的氮化物絕緣膜，並且，氮化物絕緣膜位於第一電晶體的半導體膜與第二閘極之間。
Description
本發明係關於一種半導體裝置。尤其是，本發明係關於一種使用單極電晶體的時序電路以及一種半導體裝置諸如使用上述時序電路的半導體顯示裝置等。
用於可攜式電子裝置等的液晶顯示裝置、EL顯示裝置等半導體顯示裝置被要求減少像素部之外的區域(實現窄邊框化)。為了滿足上述要求，將驅動電路的一部分或全部與像素部一起形成在同一個基板上的系統整合型面板(system-on-panel)是有效的。並且，在系統整合型面板中，與像素部同樣，較佳為使用單極電晶體構成驅動電路，因為可以降低製造面板所需要的成本。以下專利文獻1及專利文獻2公開了使用單極電晶體構成用於半導體顯示裝置的驅動電路的反相器或移位暫存器等各種電路的技術。
[專利文獻1]日本專利申請公開第2001-325798號公
報
[專利文獻2]日本專利申請公開第2010-277652號公報
另外，在半導體裝置之一的透過型液晶顯示裝置中，如果提高像素中的透過光的區域所占的比例，即孔徑比，則可以有效地利用從背光發射的光，由此可以降低耗電量。但是，如果優先孔徑比的提高而決定像素的佈局，則不得不縮小構成像素的電晶體或電容元件等半導體元件的尺寸。電容元件的電容值的下降導致如下問題：在維持驅動頻率的狀態下控制液晶分子的配向變困難、能夠保持影像信號的電位的期間變短等的問題。由此，所顯示的影像品質下降。
另外，半導體顯示裝置被要求進一步的窄邊框化。再者，在具有單極電晶體的半導體顯示裝置的驅動電路中，有時在輸出具有脈衝的信號的時序電路中觀察到電晶體的電特性的劣化諸如臨界電壓的漂移等，由此半導體顯示裝置還被要求確保可靠性。
鑒於上述技術背景，本發明的一個方式的目的之一是提供一種能夠在抑制影像品質的下降的同時降低耗電量的半導體裝置。另外，本發明的一個方式的目的之一是提供一種可靠性高且能夠實現窄邊框化的半導體裝置。
根據本發明的一個方式的半導體裝置在像素中具有電容元件，該電容元件至少包括：具有導電性且使可見光透過的金屬氧化物膜；使可見光透過的像素電極；以及設置在上述金屬氧化物膜與上述像素電極之間的氮化物絕緣膜。在上述結構中，電容元件使可見光透過。因此，可以在確保為了得到高影像品質所需要的電容值的同時提高像素的孔徑比，所以可以降低面板內的光損失而降低半導體裝置的耗電量。
另外，在將上述金屬氧化物膜和像素電極用作電容元件的一對電極的情況下，為了提高電容元件的電容值，在金屬氧化物膜與像素電極之間不設置丙烯酸樹脂等的樹脂膜是較佳的。但是，在不設置樹脂膜的情況下，離閘極電極遠的一側的半導體膜的表面附近的區域(背後通道區)與形成有電晶體的元件基板的表面之間的距離比設置有樹脂膜的情況下的上述距離短。因此，在大氣中的水分等附著在元件基板的表面導致在該表面附近產生固定正電荷時，由於上述固定電荷容易在背後通道區產生負電荷。由此，經驗上可知：在電晶體中，處於閘極電極的電位比源極電極或汲極電極低的狀態下的期間越長，臨界電壓越容易向負方向漂移。另外，還可知：與設置樹脂膜的情況相比，在沒有樹脂膜的情況下，上述臨界電壓的向負方向的漂移更容易變大。
於是，在本發明的一個方式中，驅動電路中的時序電路或緩衝器等所具有的電晶體中的臨界電壓容易
向負方向漂移的電晶體不僅包括通常的閘極電極，而且還包括位於半導體膜的背後通道區一側的閘極電極。並且，位於背後通道區一側的閘極電極與通常的閘極電極電連接。
藉由設置位於背後通道區一側的閘極電極，可以防止在背後通道區中產生負電荷，並且抑制電晶體的臨界電壓向負方向漂移。另外，將位於背後通道區一側的閘極電極與通常的閘極電極電連接，對一對閘極電極施加相同的電位，而不對該位於背後通道區一側的閘極電極施加固定電位，由此可以增大通道形成區而實現汲極電流的增加。因此，可以在抑制通態電流(on-state current)的下降的同時縮小電晶體的尺寸，從而可以縮小驅動電路的面積。
根據本發明的一個方式，可以提供一種在抑制影像品質的下降的同時降低耗電量的半導體裝置。另外，根據本發明的一個方式，可以提供一種可靠性高且實現窄邊框化的半導體裝置。
10‧‧‧時序電路
10_DUM‧‧‧時序電路
10_j‧‧‧時序電路
10_j-1‧‧‧時序電路
10_y‧‧‧時序電路
10_1‧‧‧時序電路
10_8m‧‧‧時序電路
11‧‧‧電路
12‧‧‧電晶體
13‧‧‧電晶體
14‧‧‧電晶體
15‧‧‧電晶體
16‧‧‧電晶體
17‧‧‧電晶體
20‧‧‧電晶體
21‧‧‧導電膜
22‧‧‧絕緣膜
23‧‧‧氧化物半導體膜
23a‧‧‧氧化物半導體膜
23b‧‧‧氧化物半導體膜
23c‧‧‧氧化物半導體膜
24‧‧‧導電膜
25‧‧‧導電膜
26‧‧‧絕緣膜
27‧‧‧絕緣膜
28‧‧‧氮化物絕緣膜
29‧‧‧絕緣膜
30‧‧‧導電膜
31‧‧‧基板
32‧‧‧開口部
32a‧‧‧開口部
32b‧‧‧開口部
34‧‧‧導電膜
40‧‧‧導電膜
41‧‧‧氧化物半導體膜
42‧‧‧金屬氧化物膜
42a‧‧‧氧化物半導體膜
43‧‧‧導電膜
44‧‧‧導電膜
45‧‧‧導電膜
46‧‧‧基板
47‧‧‧遮蔽膜
48‧‧‧著色層
50‧‧‧樹脂膜
51‧‧‧配向膜
52‧‧‧配向膜
53‧‧‧液晶層
55‧‧‧像素
56‧‧‧電晶體
57‧‧‧電容元件
58‧‧‧開口部
59‧‧‧導電膜
60‧‧‧液晶元件
61‧‧‧導電膜
62‧‧‧開口部
70‧‧‧半導體顯示裝置
71‧‧‧像素部
72‧‧‧驅動電路
73‧‧‧驅動電路
80‧‧‧電晶體
81‧‧‧電晶體
82‧‧‧電晶體
83‧‧‧電晶體
84‧‧‧電晶體
85‧‧‧電晶體
86‧‧‧電晶體
90‧‧‧緩衝器
91‧‧‧電晶體
92‧‧‧電晶體
93‧‧‧電晶體
95‧‧‧電晶體
96‧‧‧電晶體
97‧‧‧電容元件
98‧‧‧發光元件
4001‧‧‧基板
4002‧‧‧像素部
4003‧‧‧驅動電路
4004‧‧‧驅動電路
4005‧‧‧密封材料
4006‧‧‧基板
4010‧‧‧電晶體
4018‧‧‧FPC
4020‧‧‧絕緣膜
4021‧‧‧像素電極
4023‧‧‧液晶元件
4028‧‧‧液晶層
4030‧‧‧佈線
4050‧‧‧導電膜
4059‧‧‧樹脂膜
4060‧‧‧共用電極
4061‧‧‧導電粒子
4062‧‧‧樹脂膜
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5201‧‧‧外殼
5202‧‧‧顯示部
5203‧‧‧操作按鈕
5204‧‧‧手錶帶
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
5901‧‧‧外殼
5902‧‧‧顯示部
5903‧‧‧相機
5904‧‧‧揚聲器
5905‧‧‧按鈕
5906‧‧‧外部連接部
5907‧‧‧麥克風
在圖式中：圖1A和圖1B是示出時序電路的結構的圖；圖2A至圖2C是示出電晶體的結構的圖；圖3是時序圖；
圖4是像素的俯視圖；圖5是示出像素的剖面圖；圖6A至圖6C是示出半導體顯示裝置的結構的圖；圖7A和圖7B是示出時序電路的結構的圖；圖8是示出移位暫存器的結構的圖；圖9A至圖9D是示出緩衝器的結構的圖；圖10是示出緩衝器的結構的圖；圖11A和圖11B是示出元件基板的製造方法的圖；圖12A和圖12B是示出元件基板的製造方法的圖；圖13A和圖13B是示出元件基板的製造方法的圖；圖14A和圖14B是示出元件基板的製造方法的圖；圖15是液晶顯示裝置的俯視圖；圖16是液晶顯示裝置的剖面圖；圖17A和圖17B是示出電晶體的電特性的圖；圖18A至圖18F是電子裝置的圖；圖19A至圖19C是示出電晶體的結構的圖；圖20A至圖20C是示出電晶體的結構的圖；圖21A至圖21C是示出電晶體的結構的圖；圖22A、圖22B1、圖22B2、圖22C1和圖22C2是示出電路符號和電晶體的結構的圖；圖23A和圖23B是示出電晶體的剖面結構的圖；圖24A至圖24C是示出電晶體的結構的圖；圖25是電晶體中的氧化物半導體膜的端部的剖面圖；
圖26A至圖26C是根據實施例的電晶體的Vg-Id特性；圖27A至圖27C是根據實施例的電晶體的Vg-Id特性；圖28A至圖28C是根據實施例的電晶體的Vg-Id特性；圖29A至圖29C是說明用於計算的電晶體的結構和藉由計算得到的場效移動率及通態電流的圖；圖30是說明用於計算的電晶體的模型的圖；圖31A和圖31B是說明藉由計算得到的飽和移動率(saturation mobility)的通道長度依賴性的圖；圖32是說明藉由計算得到的通態電流的通道長度依賴性的圖；圖33A至圖33C是說明藉由計算得到的電晶體的Vg-Id特性及氧化物半導體膜中的電流分佈的圖；圖34A至圖34C是示出藉由計算得到的電晶體的Vg-Id特性及矽膜中的電流分佈的圖；圖35A至圖35C是說明用於計算的電子陷阱及藉由計算得到的飽和移動率的通道長度依賴性的圖；圖36A至圖36C是說明電晶體的關閉狀態及導通狀態下的載子的遷移的圖。
下面，參照圖式對本發明的實施方式進行詳
細說明。注意，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
注意，本發明在其範疇內包括包含電晶體的所有半導體裝置諸如積體電路、RF標籤、半導體顯示裝置等。此外，積體電路在其範疇內包括：LSI(Large Scale Integrated Circuit：大型積體電路)，諸如微處理器、影像處理電路、DSP(Digital Signal Processor：數位訊號處理器)或微控制器等；以及可程式邏輯裝置(PLD：Programmable Logic Device)，諸如FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)和CPLD(Complex PLD：複雜可程式邏輯裝置)等。此外，在其驅動電路中設置有包含半導體膜的電路元件的半導體顯示裝置，諸如液晶顯示裝置、在每個像素中具備以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)、FED(Field Emission Display：場致發射顯示器)等包括在半導體顯示裝置的範疇中。
注意，在本說明書中，半導體顯示裝置在其範疇內包括：在各像素中形成有液晶元件或發光元件等顯示元件的面板；以及該面板安裝有包括控制器的IC等的
模組。再者，根據本發明的一個方式的半導體顯示裝置在其範圍內包括相當於製造該半導體顯示裝置的過程中完成顯示元件之前的一個方式的元件基板，在該元件基板中，多個各像素分別具備：電晶體；用於顯示元件的像素電極或共用電極等電極；以及電容元件。
另外，在根據本發明的一個方式的半導體顯示裝置的結構要素中，還可以包括如下位置輸入裝置的觸控面板：可以檢測出手指或觸控筆所指示的位置，並可以生成包括該位置資訊的信號。
注意，在本說明書中，連接是指電連接，並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，連接狀態不一定必須是指直接連接的狀態，而在其範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、電阻器、二極體、電晶體等的電路元件間接地連接的狀態。此外，即使在電路圖上獨立的構成要素連接，實際上也有一個導電膜兼具有多個構成要素的功能的情況，例如佈線的一部分用作電極的情況等。本說明書中的連接的範疇內包括這種一個導電膜兼具有多個構成要素的功能的情況。
另外，電晶體的源極是指用作活性層的半導體膜的一部分的源極區或與上述半導體膜連接的源極電極。同樣地，電晶體的汲極是指上述半導體膜的一部分的汲極區或與上述半導體膜連接的汲極電極。閘極是指閘極電極。
電晶體的源極和汲極的名稱根據電晶體的導電型及施加到各端子的電位的高低而互換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另外，在p通道型電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假定源極和汲極是固定的來描述電晶體的連接關係，但是實際上，源極和汲極的名稱根據上述電位關係而互換。
<時序電路的結構例子1>
圖1A示出根據本發明的一個方式的時序電路的結構的一個例子。圖1A所示的時序電路10包括：電路11；電晶體12；以及電晶體13。電路11具有根據信號LIN及信號RIN的電位控制電晶體12的閘極及電晶體13的閘極的電位的功能。
電晶體12具有控制被施加信號Sig或高位準的電位VDD的佈線與輸出端子OUT之間的電連接的功能。另外，電晶體13具有控制被施加低位準的電位VSS的佈線與輸出端子OUT之間的電連接的功能。明確而言，電晶體12的源極及汲極中的一方與被施加信號Sig或高位準的電位VDD的佈線連接，電晶體13的源極及汲極中的一方與被施加低位準的電位VSS的佈線連接。作為信號Sig，可以使用脈衝寬度對脈衝週期的比例的工作
比為0.5左右的信號諸如時脈信號等。此外，電晶體12的源極及汲極中的另一方與電晶體13的源極及汲極中的另一方與輸出端子OUT連接。
藉由電路11控制電晶體12的閘極的電位及電晶體13的閘極的電位，選擇電晶體12及電晶體13的導通或非導通。並且，在電晶體12處於導通狀態且電晶體13處於非導通狀態的情況下，被施加信號Sig或電位VDD的佈線與輸出端子OUT連接。另外，在電晶體12處於非導通狀態且電晶體13處於導通狀態的情況下，被施加電位VSS的佈線與輸出端子OUT連接。
此外，在將包括時序電路10的輸出端子OUT的電位的輸出信號供應到與多個像素連接的被稱為匯流排線的佈線諸如掃描線等的情況下，上述輸出信號的工作比比時脈信號等顯著小。此時，在不產生脈衝的期間中，電晶體12連續地處於非導通狀態，由此電晶體12處於非導通狀態的期間比電晶體13處於非導通狀態的期間顯著長。並且，因為電晶體12的源極及汲極中的一方被施加信號Sig或電位VDD，與電晶體13相比，電晶體12處於閘極的電位比源極及汲極中的一方低的狀態的期間長，由此可知電晶體12的臨界電壓容易向負方向漂移。
於是，在本發明的一個方式中，電晶體12包括電連接且隔著半導體膜重疊的一對閘極電極。藉由將電連接的一對閘極電極設置在電晶體12中，即使在元件基板的表面附近產生固定正電荷，也可以防止固定電荷導致
在半導體膜的表面附近產生負電荷，由此抑制電晶體12的臨界電壓向負方向漂移。因此，可以提高時序電路10的可靠性，進而還可以提高使用時序電路10的半導體裝置的可靠性。
另外，藉由將一對閘極電極電連接，與只對一對閘極電極的一個電極施加固定電位的情況不同，對一對閘極電極施加相同的電位，由此增大通道形成區，而可以實現電晶體12的汲極電流的增加。因此，可以在抑制通態電流的下降的同時縮小電晶體12的尺寸，從而可以縮小時序電路10的面積，進而還可以縮小使用時序電路10的驅動電路的面積。尤其是，設置在時序電路10的輸出一側的電晶體12被要求比用於電路11的電晶體大的電流供應能力，所以可以說：與使時序電路10中的其他電晶體具有相同的結構的情況相比，藉由使電晶體12具有上述一對閘極電極，可以進一步縮小時序電路或驅動電路的面積。
此外，藉由設置電連接的一對閘極電極，在半導體膜中容易形成空乏層，由此可以改善電晶體12的S值(亞臨界值)。
下面，圖1B示出圖1A所示的時序電路10的更詳細的結構例子。與圖1A所示的時序電路10同樣，圖1B所示的時序電路10包括：電路11；電晶體12；以及電晶體13。並且，圖1B例示出電路11包括電晶體14至電晶體17的情況。
根據信號LIN的電位選擇電晶體14的導通或非導通。在電晶體14處於導通狀態時，被施加電位VDD的佈線與電晶體12的閘極電連接。根據信號RIN的電位選擇電晶體15的導通或非導通。在電晶體15處於導通狀態時，被施加電位VDD的佈線與電晶體13的閘極電連接。根據信號RIN的電位選擇電晶體16的導通或非導通。在電晶體16處於導通狀態時，被施加電位VSS的佈線與電晶體12的閘極電連接。根據信號LIN的電位選擇電晶體17的導通或非導通。在電晶體17處於導通狀態時，被施加電位VSS的佈線與電晶體13的閘極電連接。
作為圖1B所示的時序電路10的工作例子，以電晶體12的源極及汲極中的一方與被施加信號Sig的佈線連接的情況為例進行說明。另外，圖3例示出圖1B所示的時序電路10的時序圖。注意，圖3例示出電晶體12至電晶體17都是n通道型時的時序圖。此外，在圖3中，電晶體12的閘極表示為節點α。
如圖3所示，在期間T1中，信號Sig的電位為低位準，信號LIN的電位為高位準，信號RIN的電位為低位準。因此，在期間T1中，電晶體14及電晶體17成為導通狀態，電晶體15及電晶體16成為非導通狀態。因此，對節點α施加比電位VDD低出電晶體14的臨界電壓的電位。另外，因為對電晶體13的閘極施加電位VSS，所以電晶體13成為非導通狀態。
接著，如圖3所示，在期間T2中，信號Sig
的電位為高位準，信號LIN的電位為低位準，信號RIN的電位為低位準。因此，在期間T2中，電晶體14至電晶體17成為非導通狀態，由此節點α成為浮動狀態。因此，在對節點α的寄生電容比形成在電晶體12的源極與閘極之間的容量顯著小的理想的情況下，節點α的電位上升在從期間T1至期間T2中產生的信號Sig的電位變化的值，即信號Sig的低位準的電位與高位準的電位之間的電位差。並且，在節點α的電位上升時，電晶體12的閘極電壓比其臨界電壓足夠高，由此對輸出端子OUT施加信號Sig的高位準的電位。
另外，節點α的電位的上升幅度根據節點α的寄生電容與形成在電晶體14的源極及閘極之間的容量C之間的容量比而變化。就是說，節點α的寄生電容比容量C越小，節點α的電位的上升幅度越大，並且，節點α的寄生電容比容量C越大，節點α的電位的上升幅度越小。因此，較佳的是，為了以電晶體12的閘極電壓比其臨界電壓足夠高的程度增高節點α的電位，將形成在電晶體14的源極與閘極之間的容量C設定為大於節點α的寄生電容。
接著，如圖3所示，在期間T3中，信號Sig的電位為低位準，信號LIN的電位為低位準，信號RIN的電位為高位準。因此，在期間T3中，電晶體14及電晶體17成為非導通狀態，電晶體15及電晶體16成為導通狀態。因此，對節點α施加電位VSS，由此電晶體12成為非導通狀態。另外，因為對電晶體13的閘極施加電位
VDD，所以電晶體13成為導通狀態。因此，對輸出端子OUT施加電位VSS。
接著，如圖3所示，在期間T4中，信號Sig的電位為高位準，信號LIN的電位為低位準，信號RIN的電位為低位準。因此，在期間T4中，電晶體14至電晶體17成為非導通狀態。因此，電晶體12維持非導通狀態，電晶體13維持導通狀態。由此，對輸出端子OUT施加電位VSS。
藉由上述期間T1至期間T4中的工作，從時序電路10的輸出端子OUT輸出具有脈衝的輸出信號。另外，在將包括時序電路10的輸出端子OUT的電位的輸出信號供應到與多個像素連接的被稱為匯流排線的佈線諸如掃描線等的情況下，與電晶體12同樣，與電晶體13相比，電晶體14至電晶體17處於閘極的電位比源極及汲極中的一方低的狀態的期間長，由此可知臨界電壓容易向負方向漂移。
於是，在本發明的一個方式中，電晶體14至電晶體17中的至少一個也可以包括電連接且隔著半導體膜重疊的一對閘極電極。圖1B例示出電晶體14至電晶體17具有電連接的一對閘極電極的情況。藉由將電連接的一對閘極電極設置在電晶體14至電晶體17中，可以抑制電晶體14至電晶體17的臨界電壓向負方向漂移。因此，可以提高時序電路10的可靠性，進而還可以提高使用時序電路10的半導體裝置的可靠性。
另外，因為可以在抑制通態電流的下降的同時縮小電晶體14至電晶體17的尺寸，所以可以縮小時序電路10的面積，進而還可以縮小使用時序電路10的驅動電路的面積。
此外，藉由設置電連接的一對閘極電極，在半導體膜中容易形成空乏層，由此可以改善電晶體14至電晶體17的S值。
<電晶體的結構例子>
下面，圖2A至圖2C示出能夠用於圖1A和圖1B所示的電晶體12、電晶體14至電晶體17的具有電連接的一對閘極電極的電晶體20的具體的結構例子。圖2A示出電晶體20的俯視圖。另外，在圖2A中，為了明確示出電晶體20的佈局，省略閘極絕緣膜等各種絕緣膜。此外，圖2B示出沿著圖2A所示的俯視圖的虛線A1-A2的剖面圖，圖2C示出沿著虛線A3-A4的剖面圖。
如圖2A至圖2C所示，電晶體20在具有絕緣表面的基板31上包括：用作閘極電極的導電膜21；用作閘極絕緣膜且位於導電膜21上的絕緣膜22；在絕緣膜22上與導電膜21重疊的氧化物半導體膜23；以及與氧化物半導體膜23電連接且用作源極電極或汲極電極的導電膜24及導電膜25。
此外，在圖2A至圖2C中，在氧化物半導體膜23、導電膜24和導電膜25上依次層疊有絕緣膜26及
絕緣膜27。電晶體20也可以包括絕緣膜26及絕緣膜27作為其構成要素。注意，雖然圖2A至圖2C例示出依次層疊的絕緣膜26及絕緣膜27，但是也可以使用單層的絕緣膜或三層以上的絕緣膜的疊層代替絕緣膜26及絕緣膜27。
此外，在絕緣膜26及絕緣膜27上依次層疊有氮化物絕緣膜28和絕緣膜29。不一定必須要設置絕緣膜29。注意，絕緣膜29和氮化物絕緣膜28具有後面說明的像素的電容元件的介電膜的功能。氮化物絕緣膜28具有相對介電常數及內部應力比氧化矽等氧化物絕緣膜大的傾向。因此，在作為電容元件的介電膜只使用氮化物絕緣膜28而不使用絕緣膜29的情況下，在氮化物絕緣膜28的厚度小時，電容元件的電容值過大，由此以低耗電量提高對像素寫入影像信號的速度變困難。與此相反，在氮化物絕緣膜28的厚度大時，內部應力過大，由此產生電晶體的臨界電壓的漂移等的使用半導體膜形成的半導體元件的特性惡化的憂慮。另外，在氮化物絕緣膜28的內部應力過大時，氮化物絕緣膜28容易從基板31剝離，妨礙良率的提高。然而，藉由將使用相對介電常數比氮化物絕緣膜28低的氧化矽等絕緣物的絕緣膜29與氮化物絕緣膜28一起用作像素的電容元件的介電膜，可以將介電膜的介電常數調整為所希望的值，而不增大氮化物絕緣膜28的厚度。
絕緣膜22、絕緣膜26、絕緣膜27、氮化物絕
緣膜28及絕緣膜29具有開口部32。開口部32設置在與形成有氧化物半導體膜23、導電膜24及導電膜25的區域不同且重疊於導電膜21的區域中。
另外，電晶體20在絕緣膜29上具有用作閘極電極的導電膜30，或者，在沒有設置絕緣膜29的情況下，電晶體20在氮化物絕緣膜28上具有導電膜30。導電膜30以與導電膜21及氧化物半導體膜23重疊的方式設置。因此，電晶體20具有電連接且隔著作為半導體膜的氧化物半導體膜23重疊的一對閘極電極。另外，導電膜30在開口部32中與導電膜21電連接。導電膜30使可見光透過。
另外，圖2C例示出如下情況：在絕緣膜26及絕緣膜27中形成開口部之後，形成氮化物絕緣膜28及絕緣膜29，接著，以與該開口部重疊的方式在絕緣膜22、氮化物絕緣膜28及絕緣膜29中形成開口部32的情況。但是，在本發明的一個方式中，也可以藉由使用一個遮罩對絕緣膜22、絕緣膜26、絕緣膜27、氮化物絕緣膜28和絕緣膜29進行蝕刻等來形成有開口部32。注意，在像素中，在絕緣膜29上設置有像素電極，或者，在沒有設置絕緣膜29的情況下，在氮化物絕緣膜28上設置有像素電極，在該像素電極在形成於絕緣膜26、絕緣膜27、氮化物絕緣膜28和絕緣膜29中的開口部中電連接到位於絕緣膜22與絕緣膜26及絕緣膜27之間的導電膜的情況下，在像素電極用的該開口部與開口部32之間，藉由蝕
刻被去除的絕緣膜的厚度不同。因此，在使用一個遮罩形成像素電極用的開口部和開口部32的情況下，有可能產生如下問題：位於絕緣膜22與絕緣膜26及絕緣膜27之間的導電膜在像素電極用的開口部中被部分地過蝕刻，或者，蝕刻不足夠而在開口部32中導電膜21不被露出等的問題。但是，當為了得到如圖2C所示的剖面圖的結構，在絕緣膜26和絕緣膜27中形成開口部之後在絕緣膜22、氮化物絕緣膜28和絕緣膜29中形成開口部32時，即使使用一個遮罩形成上述開口部和開口部32，在上述開口部與開口部32之間，藉由蝕刻被去除的絕緣膜的厚度也不容易具有差異。因此，不容易產生上述問題，而可以提高良率。
另外，圖2A至圖2C所示的電晶體20具有如下結構：氧化物半導體膜23的不與導電膜24及導電膜25重疊的端部，換言之，位於與形成有導電膜24及導電膜25的區域不同的區域中的氧化物半導體膜23的端部重疊於導電膜21及導電膜30的結構。在用來形成氧化物半導體膜23的端部的蝕刻中該端部暴露於電漿時，從蝕刻氣體產生的氯自由基、氟自由基等容易與構成氧化物半導體的金屬元素鍵合。因此，在氧化物半導體膜的端部中，與該金屬元素鍵合的氧容易脫離，容易形成氧缺陷，由此可以認為氧化物半導體膜容易n型化。然而，在圖2A至圖2C所示的電晶體20中，不與導電膜24及導電膜25重疊的氧化物半導體膜23的端部重疊於導電膜21及導電膜
30，由此藉由控制導電膜21及導電膜30的電位，可以控制施加到該端部的電場。因此，可以根據對導電膜21及導電膜30施加的電位控制藉由氧化物半導體膜23的端部流在導電膜24與導電膜25之間的電流。
明確而言，在對導電膜21及導電膜30施加使電晶體20成為非導通狀態的電位時，可以降低藉由該端部流在導電膜24與導電膜25之間的關態電流(off-state current)。因此，在電晶體20中，即使為了得到大通態電流而縮短通道長度，其結果是，氧化物半導體膜23的端部的導電膜24與導電膜25之間的長度變短，也可以降低電晶體20的關態電流。因此，在電晶體20中，藉由縮短通道長度，在處於導通狀態時可以得到大通態電流，在處於非導通狀態時降低關態電流。為了得到大通態電流，通道長度較佳為0.5μm以上且4.5μm以下，更佳為1μm以上且4μm以下，進一步較佳為1μm以上且3.5μm以下，更進一步較佳為1μm以上且2.5μm以下，最較佳為2μm。
圖25示出氧化物半導體膜23的端部的電晶體20的剖面圖的一個例子。另外，圖25例示出在相當於圖2A的虛線A3-A4的通道寬度方向上氧化物半導體膜23的端部與導電膜21重疊的情況。此外，在圖25中，將絕緣膜26、絕緣膜27、氮化物絕緣膜28及絕緣膜29表示為單層的絕緣膜。
如圖25所示，以氧化物半導體膜23的端部
與導電膜30的端部之間的距離為Tov，以導電膜21與導電膜30之間的距離為Tge。在本發明的一個方式中，Tov較佳為Tge的1.0倍以上，因為可以控制藉由氧化物半導體膜23的端部流在導電膜24與導電膜25之間的電流。另外，在Tov為Tge的7.5倍以下時，可以獲得能夠控制上述電流的效果，並且可以進一步縮小電晶體20的尺寸。
另外，明確而言，在對導電膜21及導電膜30施加使電晶體20成為導通狀態的電位時，可以增大藉由該端部流在導電膜24與導電膜25之間的電流。該電流有助於電晶體20的場效移動率和通態電流的增大。並且，藉由氧化物半導體膜23的端部與導電膜21及導電膜30重疊，在氧化物半導體膜23中，不但在絕緣膜22及絕緣膜26與氧化物半導體膜23之間的介面，而且在氧化物半導體膜23中的較廣的範圍內載子遷移，所以增加電晶體20中的載子的移動量。其結果是，電晶體20的通態電流增大且場效移動率增高，典型的是，場效移動率為10cm2/V．s以上，進一步為20cm2/V．s以上。注意，在此的場效移動率是電晶體的飽和區中的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。
另外，圖2A至圖2C所示的電晶體20具有沒有設置在形成導電膜24及導電膜25的蝕刻時用來保護氧化物半導體膜23的表面的絕緣膜(保護絕緣膜)的結構(通道蝕刻結構)，該結構與設置有該保護絕緣膜的結構
(通道保護結構)不同。
在具有通道保護結構的電晶體中，為了達到保護氧化物半導體膜23的表面的目的，導電膜24的端部及導電膜25的端部分別需要位於保護絕緣膜上。因此，在具有通道保護結構的電晶體中，在藉由蝕刻形成導電膜24及導電膜25時使用的遮罩的位置對準被要求比具有通道蝕刻結構的電晶體更高的準確度。因此，在具有通道保護結構的電晶體中，為了使導電膜24的端部及導電膜25的端部更確實地位於保護絕緣膜上，從抑製良率的下降的觀點來看，較佳為縮短通道長度方向上的導電膜24的端部與導電膜25之間的端部的距離。但是，在縮短導電膜24的端部與導電膜25的端部之間的距離時，導電膜24及導電膜25與氧化物半導體膜23重疊的區域變大，由此應該從用作閘極的導電膜30施加到氧化物半導體膜23的電場容易被導電膜24及導電膜25遮蔽。注意，通道長度方向相當於在導電膜24與導電膜25之間載子以最短距離移動的方向。
另一方面，在具有通道蝕刻結構的電晶體20中，在藉由蝕刻形成導電膜24及導電膜25時使用的遮罩的位置對準不被要求比具有通道保護結構的電晶體高的準確度。因此，即使將具有通道蝕刻結構的電晶體20中的導電膜24的端部與導電膜25的端部之間的距離設定為比具有通道保護結構的電晶體長，也可以抑製良率的下降。因此，可以縮小導電膜24及導電膜25與氧化物半導體膜
23重疊的區域的面積，由此應該從導電膜30施加到氧化物半導體膜23的電場不容易被導電膜24及導電膜25遮蔽。因此，與具有通道保護結構的電晶體相比，在具有通道蝕刻結構的電晶體20中容易得到大通態電流，並且，即使縮短通道長度也可以降低流在氧化物半導體膜23的端部的關態電流。
另外，在形成導電膜24及導電膜25時的蝕刻中保護絕緣膜被暴露於電漿，由此可以認為氧容易脫離，而容易形成氧缺陷。因此可以說，保護絕緣膜的如下能力低：將足以降低氧化物半導體膜23中的氧缺陷的氧供應到與保護絕緣膜接觸的氧化物半導體膜23中的能力。另一方面，在具有通道蝕刻結構的電晶體20中，在形成導電膜24及導電膜25時的蝕刻中，氧化物半導體膜23中的不與導電膜24及導電膜25重疊的部分被暴露於電漿。但是，藉由在形成導電膜24及導電膜25之後形成具有將充分的量的氧供應到氧化物半導體膜23中的能力的絕緣膜26及絕緣膜27，可以降低氧化物半導體膜23中的氧缺陷。因此，具有通道蝕刻結構的電晶體20可以得到比具有通道保護結構的電晶體高的可靠性。
尤其是，在具有通道蝕刻結構的電晶體20中將CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜用於氧化物半導體膜23時，與將非晶氧化物半導體膜或微晶氧化物半導體膜用於氧化物半導體膜23的情況相比，藉由形
成導電膜24及導電膜25時的蝕刻，氧化物半導體膜23中的不與導電膜24及導電膜25重疊的區域不容易被去除。因此，在將CAAC-OS膜用於氧化物半導體膜23的電晶體20中，可以得到更高的可靠性。後面說明CAAC-OS膜、非晶氧化物半導體膜及微晶氧化物半導體膜的詳細內容。
另外，包括氧化物半導體膜的電晶體是積累型電晶體。在此，參照圖36A至圖36C所示的示意圖說明包括氧化物半導體膜的電晶體處於關閉狀態及導通狀態時的載子的遷移。此外，圖36A及圖36B是通道長度方向上的剖面圖，圖36C是通道寬度方向上的剖面圖。
在圖36A至圖36C中，包括氧化物半導體膜的電晶體具有：閘極電極GE_1；閘極電極GE_1上的閘極絕緣膜GI_1；閘極絕緣膜GI_1上的氧化物半導體膜OS；氧化物半導體膜OS上的電極S、D；氧化物半導體膜OS及電極S、D上的閘極絕緣膜GI_2；以及閘極絕緣膜GI_2上的閘極電極GE_2。氧化物半導體膜OS包括通道區i以及與電極S、D接觸的低電阻區n+。如圖36C所示，閘極電極GE_1和閘極電極GE_2連接。
如圖36A所示，在電晶體處於關閉狀態的情況下，當對閘極電極GE_1、GE_2施加負電壓時電子從氧化物半導體膜OS的通道區i被排除而通道區i完全空乏化。其結果是，電晶體的關態電流變為極小。
另一方面，如圖36B所示，在電晶體處於導
通狀態的情況下，電子從與電極S接觸的低電阻區n+積累到與電極D接觸的低電阻區n+中，因此如箭頭所示那樣形成電流路徑。如圖36C所示，使閘極電極GE_1及閘極電極GE_2具有相同的電位且使氧化物半導體膜OS的側面與閘極電極GE_2相對，而且在通道寬度方向上閘極電極GE_1及閘極電極GE_2分別隔著閘極絕緣膜GI_1及閘極絕緣膜GI_2圍繞氧化物半導體膜OS，從而如圖36B所示，氧化物半導體膜OS中的載子不僅在閘極絕緣膜GI_1及GI_2與氧化物半導體膜OS之間的介面，而且還在氧化物半導體膜OS中的廣泛的範圍中流過，由此電晶體中的載子移動量增加。其結果是，電晶體的通態電流增大且場效移動率增高，典型的是，場效移動率為10cm2/V．s以上，進一步為20cm2/V．s以上。注意，在此的場效移動率是電晶體的飽和區中的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。另外，藉由將電晶體的通道長度L設定為0.5μm以上且6.5μm以下，較佳為大於1μm且小於6μm，還較佳為大於1μm且4μm以下，更佳為大於1μm且3.5μm以下，進一步較佳為大於1μm且2.5μm以下，顯著地增加場效移動率。此外，藉由將通道長度設定得小，即0.5μm以上且6.5μm以下，可以減小通道寬度。因此，如圖36C所示，即使設置用作閘極電極GE_1及閘極電極GE_2的連接部的區域，也可以縮小電晶體的面積。
下面，圖19A至圖19C示出具有電連接的一
對閘極電極的電晶體20的具體的結構例子。圖19A示出電晶體20的俯視圖。另外，在圖19A中，為了明確示出電晶體20的佈局，省略絕緣膜26及絕緣膜27之外的閘極絕緣膜等各種絕緣膜。此外，圖19B示出沿著圖19A所示的俯視圖的虛線A1-A2的剖面圖，圖19C示出沿著虛線A3-A4的剖面圖。
圖19A至圖19C所示的電晶體20的結構與圖2A至圖2C所示的電晶體20的結構之間的不同之處在於：在電晶體20的周圍，絕緣膜26及絕緣膜27部分地被去除。明確而言，在圖19A至圖19C中，以絕緣膜26及絕緣膜27至少覆蓋氧化物半導體膜23的不與導電膜24及導電膜25重疊的端部的方式，絕緣膜26及絕緣膜27部分地被去除。藉由採用上述結構，在圖19A至圖19C所示的電晶體20中，可以在絕緣膜26及絕緣膜27的端部使用作閘極的導電膜30進一步接近於氧化物半導體膜23的端部。如上所述，氧化物半導體膜23的端部容易n型化，但是藉由使導電膜30進一步接近於氧化物半導體膜23的上述端部，可以進一步增大從導電膜30施加到該端部的電場。因此，可以根據對導電膜30施加的電位更確實地控制藉由氧化物半導體膜23的端部流在導電膜24與導電膜25之間的電流。其結果是，即使縮短電晶體20的通道長度，也可以進一步降低電晶體20的關態電流，並且可以確保更大的通態電流。
另外，雖然在圖2A至圖2C及圖19A至圖
19C所示的電晶體20中，導電膜30的端部以在通道長度方向上與氧化物半導體膜23重疊的方式設置，但是氧化物半導體膜23的端部也可以以在通道長度方向上與導電膜30重疊的方式設置。
另外，圖20A至圖20C示出具有電連接的一對閘極電極的電晶體20的具體的結構例子。圖20A示出電晶體20的俯視圖。此外，在圖20A中，為了明確示出電晶體20的佈局，省略閘極絕緣膜等的各種絕緣膜。另外，圖20B示出沿著圖20A所示的俯視圖的虛線A1-A2的剖面圖，圖20C示出沿著虛線A3-A4的剖面圖。
圖20A至圖20C所示的電晶體20的結構與圖2A至圖2C所示的電晶體20的結構之間的不同之處在於：在設置有氧化物半導體膜23的區域中導電膜30不與導電膜24及導電膜25重疊，換言之，在設置有氧化物半導體膜23的區域中，在與設置有導電膜24及導電膜25的區域不同的區域中設置有導電膜30。
另外，圖21A至圖21C示出具有電連接的一對閘極電極的電晶體20的具體的結構例子。圖21A示出電晶體20的俯視圖。此外，在圖21A中，為了明確示出電晶體20的佈局，省略閘極絕緣膜等的各種絕緣膜。另外，圖21B示出沿著圖21A所示的俯視圖的虛線A1-A2的剖面圖，圖21C示出沿著虛線A3-A4的剖面圖。
圖21A至圖21C所示的電晶體20的結構與圖2A至圖2C所示的電晶體20的結構之間的不同之處在
於：在設置有氧化物半導體膜23的區域中，導電膜30與導電膜24重疊，而不與導電膜25重疊。換言之，圖21A至圖21C所示的電晶體20的結構與圖2A至圖2C所示的電晶體20的結構之間的不同之處在於：在設置有氧化物半導體膜23的區域中，在設置有導電膜24的區域中的一部分設置有導電膜30，並且，在設置有氧化物半導體膜23的區域中，在與設置有導電膜25的區域不同的區域中設置有導電膜30。
此外，圖24A至圖24C示出具有電連接的一對閘極電極的電晶體20的具體的結構例子。圖24A示出電晶體20的俯視圖。另外，在圖24A中，為了明確示出電晶體20的佈局，省略閘極絕緣膜等的各種絕緣膜。此外，圖24B示出沿著圖24A所示的俯視圖的虛線A1-A2的剖面圖，圖24C示出沿著虛線A3-A4的剖面圖。
圖24A至圖24C所示的電晶體20的結構與圖2A至圖2C所示的電晶體20的結構之間的不同之處在於：導電膜21與導電膜30藉由導電膜34電連接。明確而言，導電膜34形成在絕緣膜22上，並在形成於絕緣膜22中的開口部32a中與導電膜21接觸。另外，導電膜30在形成於絕緣膜26至絕緣膜29中的開口部32b中與導電膜34接觸。
與圖19A至圖19C所示的電晶體同樣，在圖20A至圖20C、圖21A至圖21C及圖24A至圖24C所示的電晶體20中，絕緣膜26及絕緣膜27也可以部分地被
去除。
另外，在圖2A至圖2C、圖19A至圖19C、圖20A至圖20C及圖21A至圖21C所示的電晶體20中，氧化物半導體膜23不侷限於由單膜的氧化物半導體膜構成，也可以由多個氧化物半導體膜的疊層構成。圖23A例示出氧化物半導體膜23由三層的氧化物半導體膜的疊層構成的情況。明確而言，在圖23A所示的電晶體20中，作為氧化物半導體膜23，從絕緣膜22一側依次層疊有氧化物半導體膜23a至氧化物半導體膜23c。
並且，氧化物半導體膜23a及氧化物半導體膜23c是如下氧化物膜：包含構成氧化物半導體膜23b的金屬元素中的至少一種作為其構成要素，並且是其導帶底端能量比氧化物半導體膜23b近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物膜。此外，氧化物半導體膜23b至少包含銦是較佳的，因為載子移動率得到提高。
另外，如圖23B所示，氧化物半導體膜23c也可以以在導電膜24及導電膜25上與絕緣膜22重疊的方式設置。
下面，圖22A示出包括以在其間夾著半導體膜的方式重疊的一對閘極電極的電晶體的電路符號。在圖22A所示的電路符號中，由FG、BG表示一對閘極電極，由S表示源極電極，由D表示汲極電極。在圖22A所示
的電路符號中，對用作閘極電極的導電膜30與用作源極電極或汲極電極的導電膜24及導電膜25的位置關係沒有限制。
圖22B1示出用作源極電極或汲極電極的導電膜24及導電膜25在氧化物半導體膜23上與用作閘極電極的導電膜30部分地重疊的電晶體20的電路符號。在圖22B1所示的電路符號中，與圖22A所示的電路符號同樣，由FG、BG表示一對閘極電極，由S表示源極電極，由D表示汲極電極。
圖22B2示出與圖22B1所示的電路符號對應的電晶體20的剖面圖的一個例子。在圖22B2所示的電晶體20中，在通道長度方向上，導電膜24的端部與導電膜25的端部之間的距離Wsd短於導電膜30的端部之間的距離Wbg。而且，在通道長度方向上的剖面圖中，導電膜30的一對端部與導電膜24及導電膜25重疊。
另外，圖22C1示出用作源極電極或汲極電極的導電膜24及導電膜25在氧化物半導體膜23上不與用作閘極電極的導電膜30重疊的電晶體20的電路符號。在圖22C1所示的電路符號中，與圖22A所示的電路符號同樣，由FG、BG表示一對閘極電極，由S表示源極電極，由D表示汲極電極。
圖22C2示出與圖22C1所示的電路符號對應的電晶體20的剖面圖的一個例子。在圖22C2所示的電晶體20中，在通道長度方向上，導電膜24的端部與導電膜
25的端部之間的距離Wsd長於導電膜30的端部之間的距離Wbg。而且，在通道長度方向上的剖面圖中，導電膜30的一對端部不與導電膜24及導電膜25重疊。
在本說明書的圖式中，圖22A所示的電路符號包括具有由圖22B1的電路符號表示的結構的電晶體20以及具有由圖22C1的電路符號表示的結構的電晶體20。
<電晶體的電特性的測量>
下面說明測量對在氧化物半導體膜中具有通道形成區的電晶體照射光時的電晶體的電特性的結果。
首先，對用於測量的電晶體的結構進行說明。在測量中，使用具有一個閘極電極的第一電晶體以及具有隔著半導體膜重疊的一對閘極電極的第二電晶體。
第一電晶體在絕緣表面上包括：使用厚度為200nm的鎢膜的閘極電極；上述閘極電極上的依次層疊有厚度為400nm的氮化矽膜和厚度為50nm的氧氮化矽膜的閘極絕緣膜。第一電晶體還包括在閘極絕緣膜上與閘極電極重疊的厚度為35nm的In-Ga-Zn類氧化物半導體膜。另外，第一電晶體在氧化物半導體膜上包括依次層疊有厚度為50nm的鎢膜、厚度為400nm的鋁膜和厚度為200nm的鈦膜的源極電極及汲極電極。此外，在氧化物半導體膜、源極電極及汲極電極上，依次層疊有厚度為50nm的氧氮化矽膜、厚度為400nm的氧氮化矽膜和厚度為100nm的氮化矽膜。
第二電晶體的結構與第一電晶體的結構之間的不同之處只在於：在氮化矽膜上還包括使用添加有氧化矽的厚度為100nm的銦錫氧化物膜的閘極電極。並且，在第二電晶體中，使用鎢膜的閘極電極與使用添加有氧化矽的銦錫氧化物膜的閘極電極電連接。
另外，在第一電晶體及第二電晶體中，藉由濺射法，使用In、Ga、Zn的組成(原子數比)為1：1：1的靶材形成In-Ga-Zn類氧化物半導體膜。此外，在第一電晶體及第二電晶體中，將流量為20sccm的矽烷及流量為3000sccm的一氧化二氮用作源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為350℃，使用27.12MHz的高頻電源向平行平板電極供應150W(功率密度為2.5×10-2W/cm2)的高頻功率，在上述條件下藉由電漿CVD法形成厚度為50nm的氧氮化矽膜。另外，在第一電晶體及第二電晶體中，將流量為160sccm的矽烷及流量為4000sccm的一氧化二氮用作源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，使用27.12MHz的高頻電源向平行平板電極供應1500W(功率密度為2.5×10-1W/cm2)的高頻功率，在上述條件下藉由電漿CVD法形成厚度為400nm的氧氮化矽膜。此外，在第一電晶體及第二電晶體中，將流量為50sccm的矽烷、流量為5000sccm的氮和流量為100sccm的氨用作源氣體，將處理室的壓力設定為100Pa，將基板溫度設定為350℃，使用27.12MHz的高頻電源向平行平板電極供應1000W
(功率密度為1.6×10-1W/cm2)的高頻功率，在上述條件下藉由電漿CVD法形成厚度為100nm的氮化矽膜。
另外，在第一電晶體及第二電晶體中，通道長度L為6μm，通道寬度W為50μm。
並且，按應力施加製程之前的汲極電流的測量(測量1)、應力施加製程之後的汲極電流的測量(測量2)的順序進行第一電晶體及第二電晶體的電特性的測量。在應力施加製程中，在暗室內的不進行光照射的環境下，保持基板溫度為60℃且閘極電壓Vg為-30V的狀態1小時。明確而言，在測量1及測量2中，在暗室內的不進行光照射的環境下，在基板溫度為60℃的狀態下進行汲極電流的測量。另外，在測量時，在-15V至30V之間的範圍內按0.25V的間隔改變閘極電壓Vg，將源極電極與汲極電極之間的電壓Vds設定為0.1V或10V。
圖17A示出在測量中得到的第一電晶體的閘極電壓Vg與汲極電流Id之間的關係。再者，還示出在電壓Vds為10V的情況下藉由計算得到的場效移動率μFE。另外，圖17B示出在測量中得到的第二電晶體的閘極電壓Vg與汲極電流Id之間的關係。再者，還示出在電壓Vds為10V的情況下藉由計算得到的場效移動率μFE。由圖17A及圖17B可知，第二電晶體的汲極電流Id和場效移動率μFE比第一電晶體大。
並且，下述表1示出在測量中得到的第一電晶體(Single Gate：單閘極)、第二電晶體(Dual Gate：
雙閘極)的臨界電壓(Vth)和漂移值(Shift)。注意，將漂移值定義為汲極電流上升時的閘極電壓的值。明確而言，將漂移值定義為如下電壓：在示出線性刻度的閘極電壓與對數刻度的汲極電流之間的關係的圖表中，汲極電流的傾斜度的變化最陡峭的切線與對應於1e-12[A]的汲極電流的刻度線交叉的點的電壓。作為漂移值，使用電壓Vds為10V時的值。
由表1可知：在第一電晶體中，藉由應力施加製程，臨界電壓漂移-4.48V，並且漂移值漂移-6.80V。此外可知：在第二電晶體中，藉由應力施加製程，臨界電壓漂移0.27V，並且漂移值漂移0.25V。因此可知：與第一電晶體相比，在第二電晶體中，可以抑制臨界電壓及漂移值的向負方向的漂移。
因此，由上述測量可知，藉由設置隔著半導體膜重疊的一對閘極電極，可以抑制電晶體的臨界電壓向負方向漂移。另外，還可知：藉由對一對閘極電極施加相同的電位，可以實現汲極電流的增加。
<雙閘極驅動的通道蝕刻型電晶體及通道保護型電晶
體的比較>
在此，對通道蝕刻型電晶體及通道保護型電晶體的場效移動率及通態電流分別進行比較。注意，在此對夾著氧化物半導體膜相對的閘極電極連接並具有相同的電位的雙閘極驅動的電晶體的場效移動率(μFE)及通態電流(Ion)進行比較。
對通道蝕刻型電晶體及通道保護型電晶體的電特性進行計算。圖29A示出在計算時使用的通道保護型電晶體的結構。注意，使用元件模擬軟體“Atlas”(矽谷科技有限公司製造)進行計算。
在通道保護型電晶體中，在閘極電極GE_1上形成有閘極絕緣膜GI_1，在閘極絕緣膜GI_1上形成有氧化物半導體膜OS，在閘極絕緣膜GI_1及氧化物半導體膜OS上形成有源極電極S及汲極電極D，在源極電極S及汲極電極D的端部和氧化物半導體膜OS之間形成有通道保護膜CS，在氧化物半導體膜OS、源極電極S和汲極電極D以及通道保護膜CS上形成有閘極絕緣膜GI_2，在閘極絕緣膜GI_2上形成有閘極電極GE_2，閘極電極GE_1和閘極電極GE_2藉由形成在閘極絕緣膜GI_1及閘極絕緣膜GI_2的開口部(未圖示)連接。
在通道蝕刻型電晶體中，不設置通道保護膜CS，源極電極S及汲極電極D的端部與氧化物半導體膜OS接觸。
表2示出用於計算的條件。
圖29A示出雙閘極驅動的電晶體，但是作為比較例子，還對不設置閘極電極GE_2的單閘極驅動的電晶體進行與雙閘極驅動的電晶體同樣的計算。
在通道保護型電晶體中，氧化物半導體膜OS和源極電極S或汲極電極D隔著通道保護膜CS重疊的區域的長度為Sov。此外，源極電極S及汲極電極D中的隔著通道保護膜CS與氧化物半導體膜OS重疊的區域為Sov區域。圖29B示出計算Sov和場效移動率之間的關係而得到的結果，圖29C示出計算Sov和通態電流之間的關係而得到的結果。
此外，在通道蝕刻型電晶體中，在Sov為0μm的條件下計算場效移動率及通態電流。另外，圖29B及圖29C分別示出它們的計算結果。
圖29B是汲極電壓Vd為1V時的結果。圖
29C是汲極電壓Vd為1V且閘極電壓Vg為10V時的結果。
如圖29B所示，在通道蝕刻型電晶體(Sov為0μm)中，雙閘極驅動的電晶體的場效移動率為單閘極驅動的電晶體的場效移動率的大約2倍。另一方面，在通道保護型電晶體中，雙閘極驅動的電晶體的場效移動率隨著Sov的長度增大而減少。
此外，如圖29C所示，在通道蝕刻型電晶體(Sov為0μm)中，雙閘極驅動的電晶體的通態電流為單閘極驅動的電晶體的通態電流的大約2倍。另一方面，在通道保護型電晶體中，雙閘極驅動的電晶體的通態電流隨著Sov的長度增大而減少。
在通道保護型電晶體中，源極電極S及汲極電極D中的Sov區域遮罩閘極電極GE_2的電場。因此，在氧化物半導體膜OS中，不能由閘極電極GE_2的電壓控制載子密度的區域擴大。其結果是，可以認為隨著Sov的長度增大而場效移動率及通態電流減少。由此，與通道保護型電晶體相比，通道蝕刻型電晶體的雙閘極驅動的場效移動率的增大效果及電流放大效果較高。
<關於利用雙閘極驅動的電流驅動力的提高>
下面，說明藉由在夾著氧化物半導體膜相對的閘極電極連接且兩個電極具有相同的電位的雙閘極驅動的電晶體中減小通道長度L，提高電流驅動力的情況。
《關於理想模型中的飽和移動率》
首先，利用模擬對不考慮介面能階或介面散射等的影響的理想模型進行檢討。圖30示出用於計算的電晶體的模型。另外，使用元件模擬軟體“Atlas”(矽谷科技有限公司製造)進行計算。
在圖30所示的電晶體中，在閘極電極GE_1上形成有閘極絕緣膜GI_1，在閘極絕緣膜GI_1上形成有氧化物半導體膜OS，在閘極絕緣膜GI_1及氧化物半導體膜OS上形成有源極電極S及汲極電極D，在氧化物半導體膜OS、源極電極S及汲極電極D上形成有閘極絕緣膜GI_2，在閘極絕緣膜GI_2上形成有閘極電極GE_2。此外，閘極電極GE_1及閘極電極GE_2藉由形成在閘極絕緣膜GI_1及閘極絕緣膜GI_2中的開口部(未圖示)連接。
表3示出用於計算的條件。
由於閘極電極GE_1和閘極電極GE_2連接，因此經常具有相同的電位。此外，由於該模型利用二維模擬，因此不考慮通道寬度方向上的效果。另外，藉由將汲極電壓Vd為10V時的Vg-Id特性的值代入算式1中，算出飽和移動率μFE。注意，在此以飽和區的場效移動率為飽和移動率進行說明。藉由計算得到的飽和移動率的最大值是飽和區(閘極電壓Vg<汲極電壓Vd+臨界電壓Vth)中的電流驅動力的指標，而與作為氧化物半導體膜的物性值的移動率的近似值不同。
注意，在算式1中，W是電晶體的通道寬
度，CBottom是閘極電極GE_1和氧化物半導體膜OS之間的每單位面積的電容值。在採用雙閘極驅動的電晶體的情況下，在閘極電極GE_2與氧化物半導體膜OS之間也形成有容量，但是為了作為比較電流驅動力的指標使用飽和移動率，省略雙閘極驅動電晶體中的閘極電極GE_2一側的容量，在雙閘極驅動的電晶體中也使用與單閘極驅動的電晶體同樣的算式1。
圖31A示出雙閘極驅動的電晶體的計算結果，圖31B示出不包括閘極電極GE_2的單閘極驅動的電晶體的計算結果。
由圖31A和圖31B可知，在雙閘極驅動的電晶體和單閘極驅動的電晶體中都可以得到具有尖峰的峰值的飽和移動率。此外，通道長度L越短，飽和移動率的峰值越高。
在此，隨著通道長度L變短而飽和移動率變高。下面說明這情況是否相當於電晶體的電流驅動力的提高。
關於藉由理想模型的模擬得到的結果，圖32示出在閘極電壓為Vg=(Vth+5)V時和閘極電壓為Vg=(Vth+10)V時相對於通道長度標繪出通態電流而得到的圖表。圖32的上段圖表表示通態電流，圖32的下段圖表表示通態電流×通道長度。另外，在圖32中，左邊圖表表示汲極電壓Vd為1V時的計算結果，右邊圖表表示汲極電壓Vd為10V時的計算結果。
圖32所示的通態電流與通道長度L成反比。這是因為通態電流與通道長度L成反比。
此外，在通態電流完全與通道長度成反比時，通態電流×通道長度是一定值而不依賴於通道長度。在圖32中，在汲極電壓Vd為1V的情況下，通態電流×通道長度的值相對於通道長度L成為大致一定值。另一方面，在汲極電壓Vd為10V的情況下，隨著通道長度L變短而通態電流×通道長度的值變大。這意味著，在汲極電壓Vd為10V的情況下，當有效通道長度(將在後面說明)比在圖30中決定的通道長度(源極電極S與汲極電極D之間的距離)短。
《體電流(bulk current)的理論》
下面說明在理想模型的電晶體的飽和移動率中以低閘極電壓產生峰值的原因。
在圖30所示的電晶體中，假定以在氧化物半導體膜OS的厚度方向上一定的值n0(y)表示氧化物半導體膜OS中的電子密度。y表示氧化物半導體膜OS中的通道長度方向上的任意的位置。算式2表示氧化物半導體膜OS的厚度方向上的勢Φ，該勢Φ成為一定。注意，閘極電極GE_1的閘極電壓Vg_1和閘極電極GE_2的閘極電壓Vg_2具有相同的電位，並且將閘極電極GE_1一側和閘極電極GE_2一側的平帶電壓都假定為平帶電壓VFB。
此時，在積累型的包括氧化物半導體膜的電晶體中，汲極電流Id只有由算式3所示的體電流Ibulk近似地表示。
注意，在算式3中，t表示氧化物半導體膜的厚度，μ表示氧化物半導體膜的電子移動率，kB表示波茲曼常數，T表示絕對溫度，Leff表示有效通道長度。另外，在此，通道長度是指源極電極和汲極電極之間的間隔，有效通道長度是指氧化物半導體膜中的在源極電極下擴大的n區域和在汲極電極下擴大的n區域之間的距離。特別是，在通道長度短或汲極電壓高時，有效通道長度短於通道長度。
注意，n0(0)表示以上述有效通道長度決定的區域的源極電極一側的端部的電子密度，可以由算式4表示。此外，n0(Leff)是以上述有效通道長度決定的汲極電極一側的端部的電子密度，可以由算式5表示。另外，在算式4及算式5中，ND表示氧化物半導體膜的通
道區的施體密度，q表示基本電荷。
在滿足Vd>Vg-Vth及Vg>Vth的飽和區中，汲極電壓Vd被置換為Vg-Vth，所以算式3變為算式6。
相對於根據算式6得到的汲極電流Id計算出飽和移動率μFE sat以算式7表示。
在算式7中，當Vg為Vth時分母為0而飽和移動率μFE sat無限大地發散。這種性質是在圖31A和圖31B所示的飽和移動率中，在低閘極電壓Vg處呈現峰值的原因。換言之，流過氧化物半導體膜OS中的體電流越引起汲極電流，呈現像圖31A和圖31B的通道長度為2μm時的飽和移動率那樣的越明顯的峰值。
此外，作為飽和移動率增大的其他原因之一，可以想到有效通道長度Leff短於通道長度L的情況。例如，在氧化物半導體膜OS的接觸於源極電極S及汲極電極D的區域附近中，因n區擴大而有效通道長度Leff短於通道長度L。這種影響也從算式7所示的飽和移動率μFE sat和L/Leff之間的比例關係明顯看出。
《氧化物半導體膜OS中的電流密度》
體電流影響到飽和移動率的現象是積累型裝置的包括氧化物半導體膜的電晶體特有的，而如作為半導體膜包括矽膜的電晶體那樣的反轉型裝置很少受到體電流的影響。
接著，圖33A至圖33C示出標繪出藉由進行元件模擬得到的電流密度分佈的圖表。圖33A示出在汲極電壓為10V時藉由計算得到的Vg-Id特性，圖33B及圖33C示出沿著氧化物半導體膜的A1-A2的剖面方向上的電流密度分佈。圖33B示出飽和區(Vg=0.5V)中的電流密度分佈，圖33C示出線性區域(Vg=15V)中的電流密度分佈。注意，用於計算的電晶體的通道長度L/通道寬度
W為2μm/50μm，並且汲極電壓Vd為10V。
由圖33B可知，在飽和區(閘極電壓Vg低)中，在氧化物半導體膜OS中的電流密度大致均等。另一方面，如圖33C所示，在線性區域(閘極電壓Vg高)中，流過氧化物半導體膜OS的表面附近的電流佔優勢。因為如圖33B所示，在飽和區中，在氧化物半導體膜OS中電流密度大致均勻地分佈，所以可以知道飽和移動率呈現峰值的原因之一是體電流。
另一方面，圖34A至圖34C示出標繪出藉由進行元件模擬得到的反轉型裝置的半導體膜的電流密度分佈的圖表。圖34A至圖34C是在使用包含n-p-n接面的半導體膜(矽)代替圖30所示的電晶體的氧化物半導體膜OS時藉由計算得到的結果。作為半導體膜的通道區，假設具有1×17/cm3的密度的受體型雜質。
圖34A示出當汲極電壓為10V時藉由計算得到的Vg-Id特性，圖34B及圖34C示出沿著圖30所示的半導體膜的A1-A2的剖面方向上的電流密度分佈。圖34B示出飽和區(Vg=0.5V)中的電流密度分佈，圖34C示出線性區域(Vg=15V)中的電流密度分佈。注意，用於計算的電晶體的通道長度L/通道寬度W為2μm/50μm，並且汲極電壓Vd為10V。
如圖34B所示，與積累型裝置的包括氧化物半導體膜的電晶體不同地，在反轉型裝置的包括半導體膜的電晶體中，臨界電壓附近的流過半導體膜表面的電流較
多，因此體電流的影響比積累型裝置小。
由此可知，在積累型裝置的包括氧化物半導體膜的電晶體的理想模型中，因體電流而使飽和移動率呈現尖峰的峰值。
另外，通道長度L越短，因體電流而產生的飽和移動率的峰值越高，這可以認為是因為在氧化物半導體膜OS的與源極電極S及汲極電極D接觸的區域附近中，因n區擴大而有效通道長度Leff短於通道長度L。此外，還可以認為是因為在通道長度L小時，受到源極電極S及汲極電極D的影響而氧化物半導體膜OS的導帶底端能量(Ec)降低且導帶底端能量和費米能量靠近的現象(CBL效果(Conduction band lowering effect：導帶降低效果))使有效通道長度Leff比通道長度L短。如算式7所示，在有效通道長度Leff變小時，飽和移動率與L/Leff成正比地增大。由於通道長度L越小，越明顯地產生這種效果，因此可以認為通道長度L越小，飽和移動率越提高。
《假定淺的電子陷阱能階的模型》
接著，圖35A至圖35C示出為了將理想模型的電晶體近似於實際上的電晶體的飽和移動率，在理想模型的電晶體中，假定在閘極絕緣膜GI_1和氧化物半導體膜OS之間的介面存在當俘獲電子時帶負電的受體型能階，即淺的電子陷阱能階來進行計算而得到的結果。
圖35A示出在閘極絕緣膜GI_1和氧化物半導體膜OS之間的介面假定的電子陷阱能階的DOS(density of state：態密度)。
接著，對雙閘極驅動的電晶體的飽和移動率及單閘極驅動的電晶體的飽和移動率進行計算。圖35B示出雙閘極驅動的電晶體的飽和移動率的計算結果，圖35C示出單閘極驅動的電晶體的飽和移動率的計算結果。
由圖35B及圖35C可知，在雙閘極驅動的電晶體及單閘極驅動的電晶體的飽和移動率中觀察不到在理想模型中得到的尖峰的峰值。此外，由圖35C可知，單閘極驅動的電晶體的飽和移動率不太依賴於通道長度L，飽和移動率的峰值為5cm2/V．sec左右。另一方面，在雙閘極驅動的電晶體中，通道長度L越小，飽和移動率的峰值越高，即為15cm2/V．sec至低於20cm2/V．sec。其結果具有在後面描述的實施例的結果相同的傾向。
由此可知，在雙閘極驅動的電晶體中，通道長度L越降低，飽和移動率越提高。
<半導體顯示裝置的結構例子>
接著，對根據本發明的一個方式的半導體顯示裝置的一個方式的面板的結構例子進行說明。
圖6A所示的半導體顯示裝置70中的像素部71包括：多個像素55；按行選擇像素55的以佈線GL1至佈線GLy(y是自然數)表示的佈線GL；以及對所選
擇的像素55供應影像信號的以佈線SL1至佈線SLx(x是自然數)表示的佈線SL。由驅動電路72控制信號向佈線GL的輸入。由驅動電路73控制影像信號向佈線SL的輸入。多個像素55的每一個與佈線GL中的至少一個及佈線SL中的至少一個連接。
另外，設置在像素部71中的佈線的種類及個數可以根據像素55的結構、個數及配置而決定。明確而言，在圖6A所示的像素部71中例示出x列×y行的像素55被配置為矩陣狀，且佈線SL1至佈線SLx及佈線GL1至佈線GLy設置在像素部71中的情況。
另外，雖然圖6A例示出驅動電路72及驅動電路73與像素部71一起形成在同一個基板上的情況，但是，驅動電路72及驅動電路73也可以形成在與像素部71不同的基板上。
另外，圖6B示出像素55的結構的一個例子。各像素55包括：液晶元件60；控制對該液晶元件60供應影像信號的電晶體56；以及用來保持液晶元件60的像素電極與共用電極之間的電壓的電容元件57。液晶元件60包括：像素電極；共用電極；以及包含被施加像素電極與共用電極之間的電壓的液晶材料的液晶層。
電晶體56控制是否對液晶元件60的像素電極供應佈線SL的電位。規定的電位被施加到液晶元件60的共用電極。
下面，對電晶體56與液晶元件60的具體連
接結構進行說明。在圖6B中，電晶體56的閘極連接到佈線GL1至佈線GLy中的任一個。電晶體56的源極及汲極中的一方連接到佈線SL1至佈線SLx中的任一個，電晶體56的源極及汲極中的另一方連接到液晶元件60的像素電極。
在液晶元件60中，根據被施加到像素電極與共用電極之間的電壓的值，包含在液晶層中的液晶分子的配向變化，且穿透率也變化。因此，在液晶元件60中，根據被施加到像素電極的影像信號的電位控制其穿透率，由此可以顯示灰階。並且，在像素部71所具有的多個像素55的每一個中，根據具有影像資訊的影像信號調整液晶元件60的灰階，由此可以在像素部71中顯示影像。
圖6B示出，在像素55中，作為控制影像信號的向像素55輸入的開關使用一個電晶體56的情況的例子。但是，也可以將用作一個開關的多個電晶體用於像素55。
在本發明的一個方式中，較佳的是，將關態電流顯著小的電晶體56用作控制對像素55輸入像素信號的開關。在電晶體56的關態電流小時，能夠防止電荷藉由電晶體56洩漏。由此，能夠確實地保持供應到液晶元件60及電容元件57的影像信號的電位，從而防止在一個圖框期間內因電荷的洩漏而使液晶元件60的穿透率發生變化，由此，能夠提高所顯示的影像的品質。此外，在電晶體56的關態電流小的情況下，能夠防止電荷藉由電晶
體56洩漏，由此在顯示靜態影像的期間中，也可以停止對驅動電路72及驅動電路73供應電源電位或信號。藉由採用上述結構，可以減少向像素部71寫入影像信號的次數，來減少半導體顯示裝置的功耗。
例如，在半導體膜中包括氧化物半導體的電晶體中，關態電流顯著小，所以將該電晶體用作電晶體56是較佳的。
另外，圖6B例示出電晶體56具有隔著半導體膜重疊的一對閘極電極的情況。該一對閘極電極電連接。在本發明的一個方式中，藉由採用上述結構，可以增大電晶體56的通態電流，並且可以提高電晶體56的可靠性。
接著，圖6C示出像素55的其他的一個例子。像素55包括：控制對像素55輸入影像信號的電晶體95；發光元件98；根據影像信號控制供應到發光元件98的電流值的電晶體96；用來保持影像信號的電位的電容元件97。
發光元件98將LED(Light Emitting Diode：發光二極體)或OLED(Organic Light Emitting Diode：有機發光二極體)等由電流或電壓控制亮度的元件包括在其範疇內。例如，OLED至少包括EL層、陽極及陰極。EL層由設置在陽極與陰極之間的單層或多層構成，這些層中的至少一個層為含有發光物質的發光層。
另外，在EL層中，當陰極與陽極之間的電位
差為發光元件98的臨界電壓以上時，電流被供應到發光元件98，由此可以得到電致發光。電致發光包括從單重激發態回到基態時的發光(螢光)以及從三重激發態回到基態時的發光(磷光)。
發光元件98的陽極和陰極中的一方的電位由輸入到像素55的影像信號控制。以陽極和陰極的根據影像信號被控制其電位的一個電極為像素電極，以另一個電極為共用電極。規定的電位被供應到發光元件98的共用電極，發光元件98的亮度由像素電極與共用電極之間的電位差決定。因此，發光元件98可以藉由根據影像信號的電位被控制其亮度來顯示灰階。並且，藉由根據具有影像資料的影像信號調整像素部所包含的多個像素55的每一個中的發光元件98的灰階，在像素部71中顯示影像。
接著，對像素55所包括的電晶體95、電晶體96、電容元件97、以及發光元件98的連接結構進行說明。
電晶體95的源極及汲極中的一方與佈線SL連接，而源極及汲極中的另一方與電晶體96的閘極連接。電晶體95的閘極與佈線GL連接。電晶體96的源極及汲極中的一方與電源線VL連接，而源極及汲極中的另一方與發光元件98連接。明確而言，電晶體96的源極及汲極中的另一方與發光元件98的陽極和陰極中的一方連接。規定的電位施加到發光元件98的陽極和陰極中的另一方。
圖6C例示出電晶體96具有隔著半導體膜重疊的一對閘極電極的情況。該一對閘極電極電連接。在本發明的一個方式中，藉由採用上述結構，可以增大電晶體96的通態電流，並且可以提高電晶體96的可靠性。
<像素的結構>
下面，對像素55的結構例子進行說明，該像素55包括在作為圖6A所示的半導體顯示裝置70之一個例子的液晶顯示裝置中。圖4示出與圖2A至圖2C所示的電晶體20一起形成在基板31上的像素55的俯視圖的一個例子。另外，在圖4中，為了明確表示像素55的佈局，省略各種絕緣膜。此外，圖5示出使用具有圖4所示的像素55的元件基板形成的液晶顯示裝置的剖面圖。圖5所示的液晶顯示裝置中的包括基板31的元件基板相當於沿著圖4的虛線B1-B2的剖面圖。
圖4及圖5所示的像素55具有電晶體56和電容元件57。再者，圖5所示的像素55具有液晶元件60。
電晶體56在具有絕緣表面的基板31上包括：用作閘極電極的導電膜40；用作閘極絕緣膜且位於導電膜40上的絕緣膜22；在絕緣膜22上與導電膜40重疊的氧化物半導體膜41；以及與氧化物半導體膜41電連接且用作源極電極或汲極電極的導電膜43及導電膜44。導電膜40用作圖6B所示的佈線GL。另外，導電膜43用
作圖6B所示的佈線SL。
此外，像素55在絕緣膜22上具有金屬氧化物膜42。金屬氧化物膜42是使可見光透過的導電膜。並且，在金屬氧化物膜42上設置有與金屬氧化物膜42電連接的導電膜61，該導電膜61具有對金屬氧化物膜42供應規定的電位的佈線的功能。
另外，在圖5中，在氧化物半導體膜41、導電膜43和導電膜44上以及在金屬氧化物膜42和導電膜61上依次層疊有絕緣膜26及絕緣膜27。電晶體56也可以包括絕緣膜26及絕緣膜27作為其構成要素。另外，雖然圖5例示出依次層疊的絕緣膜26及絕緣膜27，但是也可以使用單層的絕緣膜或三層以上的絕緣膜的疊層代替絕緣膜26及絕緣膜27。
並且，絕緣膜26及絕緣膜27具有與金屬氧化物膜42重疊的開口部58。開口部58設置在與形成有氧化物半導體膜41、導電膜43及導電膜44的區域不同且重疊於金屬氧化物膜42的區域中。
另外，在圖5中，在絕緣膜26和絕緣膜27上以及在開口部58中的金屬氧化物膜42上依次層疊有氮化物絕緣膜28和絕緣膜29。
另外，藉由在絕緣膜22上形成氧化物半導體膜，且以與該氧化物半導體膜接觸的方式形成氮化物絕緣膜28，可以提高上述氧化物半導體膜的導電性。並且，可以將導電性得到提高的氧化物半導體膜用作金屬氧化物
膜42。氧化物半導體膜的導電性得到提高可以認為是因為如下緣故：在形成開口部58時，或者，在形成氮化物絕緣膜28時，在氧化物半導體膜中形成氧缺陷，從氮化物絕緣膜28擴散的氫與該氧缺陷鍵合，由此生成施體。明確而言，金屬氧化物膜42的電阻率典型地為1×10-3Ωcm以上且低於1×104Ωcm，較佳為1×10-3Ωcm以上且低於1×10-1Ωcm。
較佳的是，金屬氧化物膜42的氫濃度比氧化物半導體膜41高。在金屬氧化物膜42中，藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的氫濃度為8×1019atoms/cm3以上，較佳為1×1020atoms/cm3以上，更佳為5×1020atoms/cm3以上。在氧化物半導體膜41中，藉由二次離子質譜分析法得到的氫濃度為低於5×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下，更進一步較佳為1×1016atoms/cm3以下。
作為氮化物絕緣膜28，例如可以使用氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。與氧化矽或氧化鋁等氧化物絕緣膜相比，使用上述材料的氮化物絕緣膜28可以防止來自外部的雜質諸如水、鹼金屬、鹼土金屬等擴散到氧化物半導體膜41中。
另外，在氮化物絕緣膜28及絕緣膜29中設置有與導電膜44重疊的開口部62。並且，在氮化物絕緣
膜28及絕緣膜29上設置有使可見光透過且用作像素電極的導電膜45。導電膜45在開口部62中與導電膜44電連接。此外，導電膜45在開口部58中與金屬氧化物膜42重疊。導電膜45隔著氮化物絕緣膜28及絕緣膜29與金屬氧化物膜42重疊的部分用作電容元件57。
在電容元件57中，用作一對電極的金屬氧化物膜42和導電膜45以及用作介電膜的氮化物絕緣膜28和絕緣膜29使可見光透過。因此，電容元件57使可見光透過，與電容元件的對可見光的透光性低的像素相比，可以提高像素55的孔徑比。因此，可以在確保為了得到高影像品質所需要的電容值的同時，降低面板內的光損失而降低半導體裝置的耗電量。
另外，如上所述，不一定必須要設置絕緣膜29，但是藉由將使用相對介電常數比氮化物絕緣膜28低的絕緣物的絕緣膜29與氮化物絕緣膜28一起用作介電膜，可以將電容元件57的介電膜的介電常數設定為所希望的值，而不增大氮化物絕緣膜28的厚度。
在導電膜45上設置有配向膜52。
另外，以與基板31對置的方式設置有基板46。在基板46上設置有具有遮蔽可見光的功能的遮蔽膜47以及透過特定的波長範圍的可見光的著色層48。在遮蔽膜47及著色層48上設置有樹脂膜50，在樹脂膜50上設置有用作共用電極的導電膜59。此外，在導電膜59上設置有配向膜51。
並且，在基板31與基板46之間，以夾在配向膜52與配向膜51之間的方式設置有包含液晶材料的液晶層53。液晶元件60包括導電膜45、導電膜59及液晶層53。
此外，在圖4及圖5中，雖然例示出作為液晶的驅動方法採用TN(Twisted Nematic：扭轉向列)模式的情況，但是也可以採用FFS(Fringe Field Switching)模式、STN(Super Twisted Nematic：超扭曲向列)模式、VA(Vertical Alignment：垂直配向)模式、MVA(Multi-domain Vertical Alignment：多域垂直配向)模式、IPS(In-Plane Switching：平面內切換)模式、OCB(Optically Compensated Birefringence：光學補償雙折射)模式、藍相模式、TBA(Transverse Bend Alignment：橫向彎曲配向)模式、VA-IPS模式、ECB(Electrically Controlled Birefringence：電控雙折射)模式、FLC(Ferroelectric Liquid Crystal：鐵電液晶)模式、AFLC(AntiFerroelectric Liquid Crystal：反鐵電液晶)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散型液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物網路型液晶)模式、賓主模式、ASV(Advanced Super View：高級超視覺)模式等。
另外，在根據本發明的一個方式的液晶顯示裝置中，作為液晶層，例如可以使用被分類為熱致液晶或溶致液晶的液晶材料。或者，作為液晶層，例如可以使用
被分類為向列型液晶、近晶型液晶、膽甾型(cholesteric)液晶或盤狀液晶的液晶材料。或者，作為液晶層，例如可以使用被分類為鐵電液晶、反鐵電液晶的液晶材料。或者，作為液晶層，例如可以使用被分類為主鏈型高分子液晶、側鏈型高分子液晶或複合型高分子液晶等的高分子液晶或者低分子液晶的液晶材料。或者，作為液晶層，例如可以使用被分類為高分子分散液晶(PDLC)的液晶材料。
另外，也可以將不使用配向膜的呈現藍相的液晶用於液晶層。藍相是液晶相的一種，是指當使膽甾型液晶的溫度上升時即將從膽固醇相轉變到均質相之前出現的相。由於藍相只出現在較窄的溫度範圍內，所以添加手性試劑或紫外線硬化性樹脂來改善溫度範圍。由於包含呈現藍相的液晶和手性試劑的液晶組成物的回應速度快，即為1msec以下，並且其具有光學各向同性，所以不需要配向處理且視角依賴性小，因此是較佳的。
另外，雖然在圖5中例示出藉由利用濾色片顯示彩色影像的液晶顯示裝置，但是根據本發明的一個方式的液晶顯示裝置也可以具有藉由依次使發射不同顏色的多個光源點亮來顯示彩色影像的結構。
<時序電路的結構例子2>
下面，對根據本發明的一個方式的時序電路的與圖1A和圖1B不同的結構例子進行說明。
圖7A示出根據本發明的一個方式的時序電路10的結構例子。圖7A所示的時序電路10包括電晶體80至電晶體86。另外，對時序電路10輸入信號RES、信號LIN、信號RIN、信號CK1及信號CK2。此外，對時序電路10供應高位準的電位VDD和低位準的電位VSS。並且，藉由根據上述信號的電位分別選擇電晶體80至電晶體86的導通或非導通，從時序電路10所具有的輸出端子A及輸出端子B輸出包括電位VSS或電位VDD的信號。
明確而言，電晶體80的閘極與被輸入信號LIN的佈線連接。電晶體80的源極及汲極中的一方與輸出端子A連接，另一方與被施加電位VDD的佈線連接。電晶體81的閘極與輸出端子B連接。電晶體81的源極及汲極中的一方與被施加電位VSS的佈線連接，另一方與輸出端子A連接。電晶體82的閘極與被施加信號CK2的佈線連接。電晶體82的源極及汲極中的一方與電晶體83的源極及汲極中的另一方連接，另一方與被施加電位VDD的佈線連接。電晶體83的閘極與被輸入信號CK1的佈線連接。電晶體83的源極及汲極中的一方與輸出端子B連接，另一方與電晶體82的源極及汲極中的一方連接。電晶體84的閘極與被輸入信號RIN的佈線連接。電晶體84的源極及汲極中的一方與輸出端子B連接，另一方與被施加電位VDD的佈線連接。電晶體85的閘極與被輸入信號LIN的佈線連接。電晶體85的源極及汲極中的一方與被施加電位VSS的佈線連接，另一方與輸出端子B
連接。電晶體86的閘極與被輸入信號RES的佈線連接。電晶體86的源極及汲極中的一方與輸出端子B連接，另一方與被施加電位VDD的佈線連接。
另外，圖7A所示的時序電路10所具有的輸出端子A相當於圖1A所示的輸出端子OUT，電晶體80用作圖1A的電晶體12，電晶體81用作圖1A的電晶體13。並且，電晶體82至電晶體86用作圖1A的電路11。
並且，在本發明的一個方式中，電晶體80、電晶體82、電晶體83、電晶體84、電晶體85和電晶體86中的至少任何一個具有電連接且隔著半導體膜重疊的一對閘極電極。圖7A例示出電晶體80、電晶體82、電晶體83、電晶體84、電晶體85和電晶體86都具有上述一對閘極電極的情況。藉由將電連接的一對閘極電極設置在上述多個電晶體中的一個或全部，即使在元件基板的表面附近產生固定正電荷，也可以防止由於固定電荷導致在半導體膜的表面附近產生負電荷，而該電晶體的臨界電壓向負方向漂移。因此，可以提高時序電路10的可靠性，進而還可以提高使用時序電路10的半導體裝置的可靠性。
另外，藉由將一對閘極電極電連接，與只對一對閘極電極的一個電極施加固定電位的情況不同，對一對閘極電極施加相同的電位，由此增大通道形成區，而可以實現上述電晶體的汲極電流的增加。因此，可以在抑制通態電流的下降的同時縮小上述電晶體的尺寸，從而可以縮小時序電路10的面積，進而還可以縮小使用時序電路
10的驅動電路的面積。
此外，藉由設置電連接的一對閘極電極，在半導體膜中容易形成空乏層，由此可以改善上述電晶體的S值(亞臨界值)。
圖8示出藉由將多級的圖7A所示的時序電路10連接來構成的移位暫存器的一個例子。
圖8所示的移位暫存器包括時序電路10_1至時序電路10_y。時序電路10_1至時序電路10_y分別具有與圖7A所示的時序電路10相同的結構。注意，在圖8所示的時序電路10_1至時序電路10_y中，作為信號CK1及信號CK2使用信號CLK1至信號CLK8中的任何兩個。此外，圖8所示的移位暫存器具有以緩衝器BUF_1至緩衝器BUF_y表示的多個緩衝器BUF。對緩衝器BUF_1至緩衝器BUF_y分別輸入來自時序電路10_1至時序電路10_y的輸出信號。再者，圖8所示的移位暫存器具有用作虛擬的時序電路10_DUM及緩衝器BUF_DUM。來自時序電路10_DUM的輸出信號輸入到緩衝器BUF_DUM。
明確而言，在時序電路10_8m+1中，作為信號CK1及信號CK2分別使用信號CLK6及信號CLK7。在時序電路10_8m+2中，作為信號CK1及信號CK2分別使用信號CLK3及信號CLK4。在時序電路10_8m+3中，作為信號CK1及信號CK2分別使用信號CLK8及信號CLK1。在時序電路10_8m+4中，作為信號CK1及信號CK2分別使用信號CLK5及信號CLK6。在時序電路
10_8m+5中，作為信號CK1及信號CK2分別使用信號CLK2及信號CLK3。在時序電路10_8m+6中，作為信號CK1及信號CK2分別使用信號CLK7及信號CLK8。在時序電路10_8m+7中，作為信號CK1及信號CK2分別使用信號CLK4及信號CLK5。在時序電路10_8m中，作為信號CK1及信號CK2分別使用信號CLK1及信號CLK2。注意，8m至8m+7是滿足時序電路10的總數為y的條件的任意的自然數。
另外，在時序電路10_DUM中，作為信號CK1及信號CK2使用的信號根據前級的時序電路10的級數不同。例如，在前級存在有時序電路10_8m+1的情況下，在時序電路10_DUM中，作為信號CK1及信號CK2分別使用信號CLK3及信號CLK4。在前級存在有時序電路10_8m+2的情況下，在時序電路10_DUM中，作為信號CK1及信號CK2分別使用信號CLK8及信號CLK1。在前級存在有時序電路10_8m+3的情況下，在時序電路10_DUM中，作為信號CK1及信號CK2分別使用信號CLK5及信號CLK6。在前級存在有時序電路10_8m+4的情況下，在時序電路10_DUM中，作為信號CK1及信號CK2分別使用信號CLK2及信號CLK3。在前級存在有時序電路10_8m+5的情況下，在時序電路10_DUM中，作為信號CK1及信號CK2分別使用信號CLK7及信號CLK8。在前級存在有時序電路10_8m+6的情況下，在時序電路10_DUM中，作為信號CK1及信號CK2分別使用
信號CLK4及信號CLK5。在前級存在有時序電路10_8m+7的情況下，在時序電路10_DUM中，作為信號CK1及信號CK2分別使用信號CLK1及信號CLK2。在前級存在有時序電路10_8m的情況下，在時序電路10_DUM中，作為信號CK1及信號CK2分別使用信號CLK6及信號CLK7。
此外，圖7B示意性地示出在圖8所示的移位暫存器中與時序電路10_j(j為y以下的自然數)連接的各佈線的位置。由圖8和圖7B可知，在時序電路10_j中，作為信號LIN使用與前級的時序電路10_j-1的輸出端子A及輸出端子B連接的緩衝器BUF所具有的來自輸出端子GOUT5(j-2)+5的輸出信號。注意，在第一級的時序電路10_1中，作為信號LIN使用信號SP。
另外，在時序電路10_j中，作為信號RIN使用來自與後級的時序電路10_j+1的輸出端子A及輸出端子B連接的緩衝器BUF所具有的輸出端子GOUT5j+2的輸出信號。注意，在第y級的時序電路10_y中，使用來自與時序電路10_DUM的輸出端子A及輸出端子B連接的緩衝器BUF_DUM所具有的輸出端子OUT2的輸出信號。
另外，圖9A示意性地示出在圖8所示的移位暫存器中與緩衝器BUF連接的各佈線的位置。如圖9A所示，對緩衝器BUF，除了來自時序電路10的輸出端子A及輸出端子B的輸出信號之外，還輸入信號CK1至信號
CK5。在緩衝器BUF中，作為信號CK1至信號CK5分別使用信號CLK1至信號CLK8中的任何五個。
明確而言，在緩衝器BUF_8m+1中，作為信號CK1至信號CK5分別使用信號CLK1至信號CLK5。在緩衝器BUF_8m+2中，作為信號CK1至信號CK5分別使用信號CLK6至信號CLK8和信號CLK1及信號CLK2。在緩衝器BUF_8m+3中，作為信號CK1至信號CK5分別使用信號CLK3至信號CLK7。在緩衝器BUF_8m+4中，作為信號CK1至信號CK5分別使用信號CLK8和信號CLK1至信號CLK4。在緩衝器BUF_8m+5中，作為信號CK1至信號CK5分別使用信號CLK5至信號CLK8和信號CLK1。在緩衝器BUF_8m+6中，作為信號CK1至信號CK5分別使用信號CLK2至信號CLK6。在緩衝器BUF_8m+7中，作為信號CK1至信號CK5分別使用信號CLK7及信號CLK8和信號CLK1至信號CLK3。在緩衝器BUF_8m中，作為信號CK1至信號CK5分別使用信號CLK4至信號CLK8。
另外，圖9B示意性地示出在圖8所示的移位暫存器中與緩衝器BUF_DUM連接的各佈線的位置。如圖9B所示，對緩衝器BUF_DUM，除了來自時序電路10的輸出端子A及輸出端子B的輸出信號之外，還輸入信號CK1及信號CK2。在緩衝器BUF_DUM中，作為信號CK1及信號CK2，分別使用信號CLK1至信號CLK8中的任何兩個。
在緩衝器BUF_DUM中，作為信號CK1及信號CK2使用的信號根據前級的緩衝器BUF的級數不同。例如，在前級存在有緩衝器BUF_8m+1的情況下，在緩衝器BUF_DUM中，作為信號CK1及信號CK2分別使用信號CLK6及信號CLK7。在前級存在有緩衝器BUF_8m+2的情況下，在緩衝器BUF_DUM中，作為信號CK1及信號CK2分別使用信號CLK3及信號CLK4。在前級存在有緩衝器BUF_8m+3的情況下，在緩衝器BUF_DUM中，作為信號CK1及信號CK2分別使用信號CLK8及信號CLK1。在前級存在有緩衝器BUF_8m+4的情況下，在緩衝器BUF_DUM中，作為信號CK1及信號CK2分別使用信號CLK5及信號CLK6。在前級存在有緩衝器BUF_8m+5的情況下，在緩衝器BUF_DUM中，作為信號CK1及信號CK2分別使用信號CLK2及信號CLK3。在前級存在有緩衝器BUF_8m+6的情況下，在緩衝器BUF_DUM中，作為信號CK1及信號CK2分別使用信號CLK7及信號CLK8。在前級存在有緩衝器BUF_8m+7的情況下，在緩衝器BUF_DUM中，作為信號CK1及信號CK2分別使用信號CLK4及信號CLK5。在前級存在有緩衝器BUF_8m的情況下，在緩衝器BUF_DUM中，作為信號CK1及信號CK2分別使用信號CLK1及信號CLK2。
另外，緩衝器BUF_1至緩衝器BUF_y都具有輸出端子OUT1至輸出端子OUT5。從緩衝器BUF_1至緩衝器BUF_y所具有的所有輸出端子OUT1至輸出端子
OUT5分別輸出輸出信號GOUT1至輸出信號GOUTy。緩衝器BUF_DUM具有輸出端子DUMOUT1及輸出端子DUMOUT2。
圖9C示出緩衝器BUF的更具體的結構的一個例子。圖9C所示的緩衝器BUF具有五個緩衝器90。對各緩衝器90，除了來自時序電路10的輸出端子A及輸出端子B的輸出信號之外，還輸入信號CK1至信號CK5中的任何一個。並且，五個緩衝器90的各輸出端子相當於緩衝器BUF的輸出端子OUT1至輸出端子OUT5的每一個。
此外，雖然在圖8、圖9A及圖9C中例示出緩衝器BUF具有五個緩衝器90的情況，但是緩衝器BUF所具有的緩衝器90的個數既可以為五個之外的多個，又可以為一個。緩衝器BUF所具有的緩衝器90的個數越多，移位暫存器所具有的時序電路10的個數越少，由此可以縮小具有該移位暫存器的驅動電路的面積，而實現半導體顯示裝置的窄邊框化。
另外，圖9D示出緩衝器BUF_DUM的更具體的結構的一個例子。圖9D所示的緩衝器BUF_DUM具有兩個緩衝器90。對各緩衝器90，除了來自時序電路10_DUM的輸出端子A及輸出端子B的輸出信號之外，還輸入信號CK1和信號CK2中的任何一個。並且，兩個緩衝器90的各輸出端子相當於緩衝器BUF_DUM的輸出端子OUT1及輸出端子OUT2的每一個。另外，雖然在圖
8、圖9B及圖9D中，例示出緩衝器BUF_DUM具有兩個緩衝器90的情況，但是緩衝器BUF_DUM所具有的緩衝器90的個數既可以為兩個之外的多個，又可以為一個。
圖10示出緩衝器90的更具體的結構例子。圖10所示的緩衝器90包括電晶體91至電晶體93。在電晶體91中，閘極與被施加電位VDD的佈線連接。在電晶體91中，源極及汲極中的一方與時序電路10_DUM的輸出端子B連接，源極及汲極中的另一方與電晶體92的閘極連接。在電晶體92中，源極及汲極中的一方與緩衝器90的輸出端子OUT1至輸出端子OUT5中的任何一個(在圖10中表示為輸出端子OUT)連接，源極及汲極中的另一方與被輸入信號CK1至信號CK5中的任何一個(在圖10中表示為信號CK)的佈線連接。在電晶體93中，閘極與時序電路10_DUM的輸出端子A連接。在電晶體93中，源極及汲極中的一方與被施加電位VSS的佈線連接，源極及汲極中的另一方與輸出端子OUT1至輸出端子OUT5中的任何一個(在圖10中表示為輸出端子OUT)連接。
並且，在本發明的一個方式中，源極及汲極中的另一方被施加信號CK的電晶體92包括電連接且隔著半導體膜重疊的一對閘極電極。藉由將電連接的一對閘極電極設置在電晶體92中，即使在元件基板的表面附近產生固定正電荷，也可以防止固定電荷導致在半導體膜的表面附近產生負電荷，由此抑制電晶體92的臨界電壓向
負方向漂移。因此，可以提高緩衝器BUF的可靠性，進而還可以提高使用緩衝器BUF的半導體裝置的可靠性。
另外，藉由將一對閘極電極電連接，與只對一對閘極電極的一個電極施加固定電位的情況不同，對一對閘極電極施加相同的電位，由此增大通道形成區，而可以實現電晶體92的汲極電流的增加。因此，可以在抑制通態電流的下降的同時縮小電晶體92的尺寸，從而可以縮小緩衝器BUF的面積，進而還可以縮小使用緩衝器BUF的驅動電路的面積。尤其是，設置在緩衝器BUF的輸出一側的電晶體92被要求比電晶體91大的電流供應能力，所以可以說：與使電晶體91具有相同的結構的情況相比，藉由使電晶體92具有上述一對閘極電極，可以進一步縮小緩衝器BUF或驅動電路的面積。
另外，藉由設置電連接的一對閘極電極，在半導體膜中容易形成空乏層，由此可以改善電晶體92的S值(亞臨界值)。
<關於半導體膜>
因為其中的載子發生源少，所以藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified Oxide Semiconductor)可以是i型(本質半導體)或無限趨近於i型。因此，在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流極小且可靠性高。並且，在該氧化物半導體膜中形
成有通道形成區的電晶體容易具有臨界電壓為正的電特性(也稱為常關閉特性)。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流小。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容元件與電晶體連接且由該電晶體控制流入電容元件或從電容元件流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流顯著小。
另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體，至少包含銦(In)或鋅(Zn)是較佳的。另外，作為降低使用該氧化物半導體膜的電晶體的電特性的不均勻的穩定劑，除了上述元素以外還包含鎵(Ga)是較佳的。此外，作為穩定劑較佳為包含錫
(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn類氧化物、In-Sn-Zn類氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有量產性高等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn類氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，可以對應於基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Ce-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-
Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
注意，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，In-Sn-Zn類氧化物比較容易得到高移動率。但是，使用In-Ga-Zn類氧化物也可以藉由降低塊體內缺陷密度而提高移動率。
下面，對氧化物半導體膜的結構進行說明。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧
化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下，因此也包括角度為85°以上且95°以下的情況。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-
OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具
有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
另外，為了形成CAAC-OS膜，較佳為採用如下條件。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。當平板狀或顆粒狀的濺射粒子到達基板時，藉由增高成膜時的基板加熱溫度使平板狀或顆粒狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
下面，作為靶材的一個例子示出In-Ga-Zn類氧化物靶材。
將InOX粉末、GaOY粉末以及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn類氧化物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：1：3、2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的靶材適當地改變。
另外，因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的鍵合或擠進其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常導通化、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016/cm3以下，更佳為1×1016/cm3以下，進一步較佳為1×1015/cm3以下。同樣地，Li濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。同樣地，K濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。
另外，在使用包含銦的金屬氧化物的情況下，與氧的鍵能比銦大的矽或碳有時切斷銦與氧的鍵合而
形成氧缺陷。由此，在矽或碳混入到氧化物半導體膜時，與鹼金屬或鹼土金屬同樣，容易發生電晶體的電特性的劣化。因此，較佳為降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法的C濃度的測量值或Si濃度的測量值較佳為1×1018/cm3以下。藉由採用上述結構，可以防止電晶體的電特性的劣化而可以提高半導體裝置的可靠性。
另外，根據用於源極電極及汲極電極的導電材料有時源極電極及汲極電極中的金屬從氧化物半導體膜抽出氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而n型化。
因為被n型化的區域用作源極區或汲極區，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。因此，藉由形成n型化的區域，可以增大電晶體的移動率及通態電流，從而可以實現使用電晶體的半導體裝置的高速工作。
另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。
另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成被n型化的區域。作為上述導電材料，例如可以舉出Al、Cr、Cu、Ta、Ti、Mo或W等。
此外，氧化物半導體膜既可以使用一個金屬氧化物膜構成，又可以使用被層疊的多個金屬氧化物膜構成。例如，在依次層疊有第一至第三金屬氧化物膜的半導體膜中，第一金屬氧化物膜及第三金屬氧化物膜是作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一個的氧化物膜，其導帶底端能量比第二金屬氧化物膜近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，較佳的是，第二金屬氧化物膜至少包含銦，以使載子移動率得到提高。
在電晶體包括上述結構的半導體膜的情況下，當對閘極電極施加電壓而電場施加到半導體膜時，通道區形成在半導體膜中的導帶底端能量低的第二金屬氧化物膜中。換言之，藉由在第二金屬氧化物膜與閘極絕緣膜之間設置第三金屬氧化物膜，能夠將通道區形成在與閘極絕緣膜隔離的第二金屬氧化物膜中。
另外，由於第三金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第三金屬氧化物膜之間的介面不容易發生介面散射。因此，在該介面載子的遷移不易被妨礙，因此電晶體的場效移動率得到提高。
另外，當在第二金屬氧化物膜與第一金屬氧化物膜之間的介面形成介面能階時，通道區還形成在介面附近的區域，因此電晶體的臨界電壓會發生變動。然而，
由於第一金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第一金屬氧化物膜之間的介面不容易形成介面能階。由此，藉由採用上述結構，能夠降低電晶體的臨界電壓等電特性的偏差。
此外，較佳的是，以防止因雜質存在於金屬氧化物膜之間而在各膜之間的介面形成妨礙載子的遷移的介面能階的方式層疊多個氧化物半導體膜。這是因為當雜質存在於層疊的金屬氧化物膜之間時，金屬氧化物膜之間的導帶底端能量失去連續性，從而在介面附近載子會被俘獲或因再結合而消失。藉由減少各膜之間的雜質，與只是層疊作為主成分至少包含相同一種金屬的多個金屬氧化物膜的情況相比，更容易形成連續結合(在此尤其是指各膜的導帶底端能量連續變化的U型井(U-shape well)結構的狀態)。
為了形成連續結合，需要使用具備負載鎖定室的多室成膜裝置(濺射裝置)以不暴露於大氣的方式連續地層疊各膜。在濺射裝置中的各室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)來盡可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止氣體從排氣系統倒流到各室內。
為了獲得高純度本質的氧化物半導體，不僅需要對各室進行高真空抽氣，而且濺射氣體的高度純化也
是重要的。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，來使所使用的氣體高度純化，能夠盡可能地防止水分等混入氧化物半導體膜。明確而言，在第二金屬氧化物膜為In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)的情況下，在用於形成第二金屬氧化物膜的靶材中，在將金屬元素的原子數比設定為In：M：Zn=x1：y1：z1時，x1/y1較佳為1/3以上且6以下，更佳為1以上且6以下，z1/y1較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z1/y1設定為1以上且6以下，作為第二金屬氧化物膜容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=3：1：2等。
明確而言，在第一金屬氧化物、第三金屬氧化物膜為In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)的情況下，在用於形成第一金屬氧化物膜、第三金屬氧化物膜的靶材中，在將金屬元素的原子數比設定為In：M：Zn=x2：y2：z2時，滿足x2/y2<x1/y1，z2/y2較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z2/y2設定為1以上且6以下，作為第一金屬氧化物膜、第三金屬氧化物膜容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8等。
此外，將第一金屬氧化物膜及第三金屬氧化物膜的厚度設定為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，第二金屬氧化物膜的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，第一金屬氧化物膜至第三金屬氧化物膜有可能為非晶或晶體。注意，當形成有通道區的第二金屬氧化物膜為晶體時，能夠使電晶體具有穩定的電特性，因此第二金屬氧化物膜為晶體是較佳的。
另外，通道形成區是指電晶體的半導體膜中的重疊於閘極電極且夾在源極電極與汲極電極之間的區域。另外，通道區是指通道形成區中的電流主要流過的區域。
例如，當第一金屬氧化物膜及第三金屬氧化物膜使用利用濺射法形成的In-Ga-Zn類氧化物膜時，第一金屬氧化物膜及第三金屬氧化物膜可以使用In-Ga-Zn類氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材形成。成膜條件例如可以為如下：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體；壓力為0.4Pa；基板溫度為200℃；DC功率為0.5kW。
另外，當第二金屬氧化物膜為CAAC-OS膜時，第二金屬氧化物膜較佳為使用包含多晶的In-Ga-Zn類氧化物(In：Ga：Zn=1：1：1[原子數比])的靶材形
成。成膜條件例如可以為如下：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體；圧力為0.4Pa；基板溫度為300℃；DC功率為0.5kW。
此外，電晶體既可以具有半導體膜的端部傾斜的結構，又可以具有半導體膜的端部為圓形的結構。
此外，當將包括被層疊的多個金屬氧化物膜的半導體膜用於電晶體時也可以使接觸於源極電極及汲極電極的區域n型化。藉由採用上述結構，可以增大電晶體的移動率及通態電流，從而可以實現使用電晶體的半導體裝置的高速工作。再者，當將包括被層疊的多個金屬氧化物膜的半導體膜用於電晶體時，為了增大電晶體的移動率及通態電流以實現半導體裝置的更高速的工作，被n型化的區域更佳地到達用作通道區的第二金屬氧化物膜。
<製造方法>
下面，以液晶顯示裝置為例，參照圖11A至圖14B對根據本發明的一個方式的半導體顯示裝置的製造方法的一個例子進行說明。另外，在圖11A至圖14B中，對如下元件基板的製造方法進行說明，該元件基板包括：圖5所示的像素55所具有的電晶體56；以及圖2A至圖2C所示的驅動電路所具有的電晶體20。
如圖11A所示，在基板31上形成導電膜之後，藉由對上述導電膜蝕刻等進行形狀加工(圖案化)，從而形成導電膜21及導電膜40。
作為基板31，較佳為使用具有能夠承受後面的製程的耐熱性的基板，例如使用玻璃基板、石英基板、陶瓷基板、藍寶石基板等。
作為導電膜21及導電膜40，較佳為使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭以及鎢中的一種以上的導電材料而形成的膜，並以一層或兩層以上的疊層設置。例如，作為導電膜21及導電膜40，可以使用在氮化鎢膜上層疊銅膜的導電膜或單層的鎢膜。在本實施方式中，作為導電膜21及導電膜40，使用厚度為200nm的鎢膜。
接著，如圖11B所示，以覆蓋導電膜21及導電膜40的方式，在形成絕緣膜22之後，在絕緣膜22上形成氧化物半導體膜23、氧化物半導體膜41及氧化物半導體膜42a。另外，氧化物半導體膜23以與導電膜21重疊的方式設置，氧化物半導體膜41以與導電膜40重疊的方式設置。
作為絕緣膜22，選自含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜，並以單層或疊層形成，即可。
注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。
例如，在對絕緣膜22採用兩層結構時，使用
第一層為氮化矽膜而第二層為氧化矽膜的多層膜，即可。第二層的氧化矽膜可以是氧氮化矽膜。此外，第一層的氮化矽膜可以是氮氧化矽膜。在本實施方式中，依次層疊的厚度為400nm的氮化矽膜和厚度為50nm的氧氮化矽膜用作絕緣膜22。
氧化矽膜較佳為使用缺陷密度小的氧化矽膜。明確而言，使用如下氧化矽膜：利用電子自旋共振法(ESR：Electron Spin Resonance)測定的信號中來源於g值為2.001的信號的自旋的自旋密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。較佳為使用包含過剩的氧的氧化矽膜。使用氫及氨的釋放量少的氮化矽膜。氫及氨的釋放量藉由TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)進行測定即可。
作為氧化物半導體膜23、氧化物半導體膜41及氧化物半導體膜42a，可以使用氧化物半導體膜。當用作氧化物半導體膜23和氧化物半導體膜41的氧化物半導體膜含有多量的氫時，該氫與氧化物半導體鍵合而使該氫的一部分成為施體，由此產生作為載子的電子。因此，電晶體20及電晶體56的臨界電壓向負方向漂移。於是，較佳的是，在形成氧化物半導體膜之後，進行脫水化處理(脫氫化處理)從氧化物半導體膜中去除氫或水分以使該氧化物半導體膜儘量不包含雜質。
在本實施方式中，作為氧化物半導體膜23、氧化物半導體膜41及氧化物半導體膜42a，使用利用金
屬元素的原子數比為In：Ga：Zn=3：1：2的金屬氧化物構成的靶材形成的厚度為35nm的In-Ga-Zn類氧化物半導體膜。
氧化物半導體膜23、氧化物半導體膜41及氧化物半導體膜42a的厚度為1nm以上且100nm以下，較佳為1nm以上且50nm以下，更佳為1nm以上且30nm以下，進一步較佳為3nm以上且20nm以下。
另外，因對氧化物半導體膜進行脫水化處理(脫氫化處理)，有時氧化物半導體膜中的氧減少。因此，為了填補因對氧化物半導體膜進行的脫水化處理(脫氫化處理)而增加的氧缺陷，較佳為進行對氧化物半導體膜添加氧的處理。
如上所述，藉由進行脫水化處理(脫氫化處理)以從氧化物半導體膜去除氫或水分，並進行加氧化處理以填補氧缺陷，可以得到被i型(本質)化的氧化物半導體膜或無限趨近於i型而實質上呈i型(本質)的氧化物半導體膜。
接著，在氧化物半導體膜23、氧化物半導體膜41、氧化物半導體膜42a及絕緣膜22上形成導電膜之後，藉由對該導電膜的形狀進行蝕刻等加工，形成接觸於氧化物半導體膜23的導電膜24及導電膜25以及接觸於氧化物半導體膜41的導電膜43及導電膜44(參照圖12A)。導電膜24和導電膜25以及導電膜43和導電膜44可以使用與導電膜21及導電膜40相同的導電材料。
在本實施方式中，依次層疊的厚度為50nm的鎢膜、厚度為400nm的鋁膜和厚度為200nm的鈦膜用作導電膜24和導電膜25以及導電膜43和導電膜44。
接著，以覆蓋基板31的方式形成氧化物膜或絕緣膜。在圖12B中，例示出依次層疊絕緣膜26以及絕緣膜27而形成的情況。
較佳的是，在形成絕緣膜26之後以不暴露於大氣的方式連續地形成絕緣膜27。在形成絕緣膜26之後，在不暴露於大氣的情況下，藉由調節源氣體的流量、壓力、高頻電力及基板溫度中的一個以上而連續地形成絕緣膜27，可以在降低絕緣膜26與絕緣膜27之間的介面的雜質濃度的同時使包含於絕緣膜27中的氧移動至氧化物半導體膜23及氧化物半導體膜41中，由此可以減少氧化物半導體膜23及氧化物半導體膜41的氧缺陷量。
將安裝在電漿CVD設備的進行了真空排氣的處理室內的基板的溫度保持為180℃以上且400℃以下，較佳為200℃以上且370℃以下，將源氣體導入處理室，並將處理室內的壓力設定為30Pa以上且250Pa以下，較佳為40Pa以上且200Pa以下，並對設置在處理室內的電極供應高頻功率，以上述條件形成氧化矽膜或氧氮化矽膜作為絕緣膜26。
作為絕緣膜26的源氣體，較佳為使用包含矽的沉積氣體及氧化性氣體。作為包含矽的沉積氣體的典型例子，可以舉出矽烷、乙矽烷、丙矽烷、氟化矽烷等。作
為氧化性氣體，可以舉出氧、臭氧、一氧化二氮、二氧化氮等。
藉由利用上述條件，可以形成使氧透過的氧化物絕緣膜作為絕緣膜26。此外，藉由設置絕緣膜26，可以在後面形成的絕緣膜27的形成製程中減少對氧化物半導體膜23、氧化物半導體膜41及氧化物半導體膜42a的損傷。
另外，藉由使氧化性氣體量為包含矽的沉積氣體的100倍以上，可以在減少絕緣膜26中的氫含量的同時減少絕緣膜26中的懸空鍵。由於有時從絕緣膜27中移動出來的氧被絕緣膜26中的懸空鍵俘獲，因此可以將絕緣膜27所包含的氧高效率地移動到氧化物半導體膜23及氧化物半導體膜41中，並且填補氧化物半導體膜23及氧化物半導體膜41中的氧缺陷。其結果是，可以在減少混入氧化物半導體膜23及氧化物半導體膜41的氫量的同時，減少氧化物半導體膜23及氧化物半導體膜41中的氧缺陷，因此可以抑制電晶體20及電晶體56的臨界電壓的負向漂移，並且能夠減少電晶體20的及電晶體56的關態電流，從而提高電晶體的電特性。
在本實施方式中，作為絕緣膜26，將流量為20sccm的矽烷及流量為3000sccm的一氧化二氮用作源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為350℃，使用27.12MHz的高頻電源向平行平板電極供應100W的高頻功率，在上述條件下藉由電漿CVD法形成厚
度為50nm的氧氮化矽膜。另外，電漿CVD設備是電極面積為6000cm2的平行平板型電漿CVD設備，而將供應的功率換算為每單位面積的功率(功率密度)的值為1.6×10-2W/cm2。可以在該條件下形成使氧透過的氧氮化矽膜。
作為絕緣膜27，將安裝在電漿CVD設備的進行了真空排氣的處理室內的基板的溫度保持為180℃以上且260℃以下，較佳為180℃以上且230℃以下，將源氣體導入處理室，並將處理室內的壓力設定為100Pa以上且250Pa以下，較佳為100Pa以上且200Pa以下，並對設置在處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，較佳為0.25W/cm2以上且0.35W/cm2以下的高頻功率，以上述條件形成氧化矽膜或氧氮化矽膜。
由於作為絕緣膜27的成膜條件，在上述壓力的處理室中供應具有上述功率密度的高頻功率，因此電漿中的源氣體的分解效率提高，氧自由基增加，且源氣體的氧化進展，所以絕緣膜27中的氧含量多於化學計量組成。然而，當基板溫度是上述溫度時，因為矽與氧的鍵合力較弱，所以由於加熱而氧的一部分脫離。其結果是，可以形成包含多於化學計量組成的氧且因加熱而氧的一部分發生脫離的氧化物絕緣膜。另外，在氧化物半導體膜23、氧化物半導體膜41及氧化物半導體膜42a上設置有絕緣膜26，因此在絕緣膜27的形成製程中，絕緣膜26具有保護氧化物半導體膜23、氧化物半導體膜41及氧化
物半導體膜42a的功能。其結果是，可以減少對氧化物半導體膜23、氧化物半導體膜41及氧化物半導體膜42a的損傷，並且使用功率密度高的高頻電力形成絕緣膜27。
在本實施方式中，作為絕緣膜27，在如下條件下藉由電漿CVD法形成厚度為400nm的氧氮化矽膜：將流量為160sccm的矽烷用作源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，使用27.12MHz的高頻電源對平行平板電極供應1500W的高頻功率。另外，電漿CVD設備是電極面積為6000cm2的平行平板型電漿CVD設備，而將被供應的功率換算為每單位面積的功率(功率密度)的值為2.5×10-1W/cm2。
接著，較佳的是，在至少形成絕緣膜27之後進行加熱處理，使絕緣膜26或絕緣膜27中的氧移動到氧化物半導體膜23及氧化物半導體膜41中，由此填補氧化物半導體膜23及氧化物半導體膜41中的氧缺陷。注意，該加熱處理可以作為氧化物半導體膜23及氧化物半導體膜41的脫氫化或脫水化的加熱處理來進行。明確而言，在本實施方式中，在氮及氧氛圍下以350℃的溫度進行1小時的加熱處理。
藉由上述一系列的製程，形成電晶體20及電晶體56。
接著，如圖13A所示，藉由對絕緣膜26及絕緣膜27部分地進行蝕刻，形成開口部58。在開口部58中，氧化物半導體膜42a的一部分或全部被露出。
接著，在絕緣膜26及絕緣膜27上以覆蓋開口部58的方式依次層疊氮化物絕緣膜28及絕緣膜29。氮化物絕緣膜28在開口部58中與氧化物半導體膜42a接觸。
作為氮化物絕緣膜28，例如可以使用利用CVD法等形成的氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。與氧化矽或氧化鋁等氧化物絕緣膜相比，在使用上述材料的氮化物絕緣膜28中可以防止來自外部的雜質諸如水、鹼金屬、鹼土金屬等擴散到氧化物半導體膜23及氧化物半導體膜41中。另外，藉由在開口部58中以與氧化物半導體膜42a接觸的方式形成氮化物絕緣膜28，可以提高氧化物半導體膜42a的導電性。在圖13B中，導電性得到提高的氧化物半導體膜42a表示為金屬氧化物膜42。
在本實施方式中，作為氮化物絕緣膜28，在如下條件下藉由電漿CVD法，形成厚度為100nm的氮化矽膜：將流量為50sccm的矽烷、流量為5000sccm的氮和流量為100sccm的氨用作源氣體，將處理室的壓力設定為100Pa，將基板溫度設定為350℃，使用27.12MHz的高頻電源向平行平板電極供應1000W(功率密度為1.6×10-1W/cm2)的高頻功率。
作為絕緣膜29，較佳為使用相對介電常數及內部應力比氮化物絕緣膜28小的絕緣膜。明確而言，作為絕緣膜29，例如可以使用氧化矽膜、氧氮化矽膜、氧
化鋁等。
作為絕緣膜29，例如可以使用藉由CVD法使用有機矽烷氣體來形成的氧化矽膜。作為有機矽烷氣體，可以使用正矽酸乙酯(TEOS：化學式為Si(OC2H5)4)、四甲基矽烷(TMS：化學式為Si(CH3)4)、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(SiH(OC2H5)3)、三(二甲胺基)矽烷(SiH(N(CH3)2)3)等。
在本實施方式中，作為絕緣膜29，藉由使用正矽酸乙酯的CVD法形成的厚度為200nm的氧化矽膜。
接著，如圖14A所示，藉由對氮化物絕緣膜28及絕緣膜29部分地進行蝕刻，形成開口部62。在開口部62中，導電膜44的至少一部分被露出。
下面，如圖14B所示，在絕緣膜29上形成透明導電膜，藉由蝕刻等對該透明導電膜的形狀進行加工，由此形成導電膜30及導電膜45。導電膜30隔著氧化物半導體膜23與導電膜21重疊。另外，導電膜45在開口部62中與導電膜44連接。
另外，作為用於形成導電膜21及導電膜45的透明導電膜，可以使用如下導電膜，該導電膜包含：包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦錫氧化物、銦鋅氧化物、氧化鋅、添加有鎵的氧化鋅、添加有氧
化矽的銦錫氧化物等。
在本實施方式中，使用添加有氧化矽的厚度為100nm的包含銦錫氧化物等的導電膜，形成導電膜21及導電膜45。
也可以在形成導電膜21及導電膜45之後進行加熱處理。加熱處理例如可以在氮氛圍下以250℃的溫度進行1小時。
接著，如圖5所示，在導電膜45上形成配向膜52。由此，可以形成元件基板。
配向膜52可以使用聚醯亞胺、聚乙烯醇等有機樹脂形成，且對其表面進行了摩擦(rubbing)等用來使液晶分子向固定方向配列的配向處理。藉由以接觸於配向膜52的方式使纏繞有尼龍等的布的滾筒轉動，沿固定方向擦磨上述配向膜52的表面，可以進行摩擦處理。另外，也可以不進行配向處理而使用氧化矽等無機材料藉由蒸鍍法直接形成具有配向特性的配向膜52。
在形成元件基板和反基板之後，如圖5所示，藉由將液晶層53封入在基板31與基板46之間，可以形成液晶顯示裝置的面板。為了形成液晶層53進行的液晶注入可以使用分配器法(滴落法(dripping method))或浸漬法(泵浦法(pumping method))進行。
<半導體顯示裝置的俯視圖和剖面圖>
下面，以液晶顯示裝置為例，參考圖15來說明根據本發明的一個方式的半導體顯示裝置的外觀。圖15是利用密封材料4005黏合基板4001和基板4006而成的液晶顯示裝置的俯視圖。此外，圖16相當於圖15的虛線C1-C2的剖面圖。
以圍繞設置在基板4001上的像素部4002和一對驅動電路4004的方式設置有密封材料4005。此外，在像素部4002和驅動電路4004上設置有基板4006。因此，像素部4002和驅動電路4004由基板4001、密封材料4005和基板4006密封。
另外，在基板4001上的與由密封材料4005圍繞的區域不同的區域中安裝有驅動電路4003。
此外，設置在基板4001上的像素部4002和驅動電路4004包括多個電晶體。圖16例示出像素部4002所包括的電晶體4010。在電晶體4010上設置有由包括氮化物絕緣膜的各種絕緣膜構成的絕緣膜4020，電晶體4010在設置於絕緣膜4020中的開口部中與絕緣膜4020上的像素電極4021連接。
另外，在基板4006上設置有樹脂膜4059，在樹脂膜4059上設置有共用電極4060。另外，在基板4001與基板4006之間，以夾在像素電極4021與共用電極4060之間的方式設置有液晶層4028。液晶元件4023包括像素電極4021、共用電極4060及液晶層4028。
在液晶元件4023中，包含在液晶層4028中
的液晶分子的配向根據供應到像素電極4021與共用電極4060之間的電壓的值而發生變化，使穿透率發生變化。因此，藉由根據輸入到像素電極4021的影像信號的電位控制液晶元件4023的穿透率，液晶元件4023可以顯示灰階。
如圖16所示，在本發明的一個方式中，絕緣膜4020在面板邊緣被去除。另外，在被去除絕緣膜4020的區域中形成有導電膜4050。可以藉由對一個導電膜進行蝕刻來形成導電膜4050和用作電晶體4010的源極或汲極的導電膜。
並且，在基板4001與基板4006之間設置有分散導電粒子4061的樹脂膜4062。導電膜4050隔著導電粒子4061與共用電極4060電連接。換言之，在面板的邊緣，共用電極4060藉由導電粒子4061與導電膜4050電連接。樹脂膜4062可以使用熱固性樹脂或紫外線硬化性樹脂。另外，導電粒子4061例如可以使用由薄膜狀的金屬諸如Au、Ni、Co等覆蓋的球狀的有機樹脂的粒子。
另外，雖然在圖16中未圖示配向膜，但是在像素電極4021、共用電極4060上設置配向膜的情況下，為了將共用電極4060、導電粒子4061與導電膜4050電連接，可以在與共用電極4060重疊的部分去除配向膜的一部分，在與導電膜4050重疊的部分去除配向膜的一部分。
另外，在根據本發明的一個方式的液晶顯示
裝置中，既可以利用濾色片顯示彩色影像，又可以藉由依次使發出不同色調的光的多個光源點亮來顯示彩色影像。
另外，來自驅動電路4003的影像信號或來自FPC4018的各種控制信號及電位藉由引線4030及引線4031被供應到驅動電路4004或像素部4002。
<使用半導體裝置的電子裝置的結構例子>
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦、具備儲存介質的影像再現裝置(典型地是，能夠再現如DVD(Digital Versatile Disc：數位影音光碟)等儲存介質並具有能夠顯示其影像的顯示器的裝置)。除此之外，作為能夠使用本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、個人數位助理、電子書閱讀器、攝影機、數位相機等相機、護目鏡型顯示器(頭戴顯示裝置)、導航系統、音頻再生裝置(車載音響、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機等。在圖18A至圖18F中示出這些電子裝置的具體例子。
圖18A是一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將根據本發明的一個方式的半導體裝置用於顯示部5003、顯示部5004或其他積體電路。注意，
雖然圖18A所示的可攜式遊戲機包括兩個顯示部5003和顯示部5004，但是可攜式遊戲機所包括的顯示部的個數不限於兩個。
圖18B是個人數位助理，該個人數位助理包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601與第二外殼5602藉由連接部5605連接，第一外殼5601與第二外殼5602之間的角度可以藉由連接部5605改變。第一顯示部5603中的影像也可以根據在連接部5605處的第一外殼5601和第二外殼5602之間的角度切換。可以將根據本發明的一個方式的半導體置用於第一顯示部5603、第二顯示部5604或其他積體電路。
圖18C是筆記本式個人電腦，該筆記本式個人電腦包括外殼5401、顯示部5402、鍵盤5403以及指向裝置5404等。可以將根據本發明的一個方式的半導體裝置用於顯示部5402或其他積體電路。
圖18D是手錶，包括外殼5201、顯示部5202、操作按鈕5203和手錶帶5204等。可以將根據本發明的一個方式的半導體裝置用於顯示部5202或其他積體電路。
圖18E是攝影機，該攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡
5805以及連接部5806等。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801與第二外殼5802藉由連接部5806連接，第一外殼5801與第二外殼5802之間的角度可以藉由連接部5806改變。顯示部5803的影像也可以根據在連接部5806處的第一外殼5801和第二外殼5802之間的角度切換。可以將根據本發明的一個方式的半導體裝置用於顯示部5803或其他積體電路。
圖18F是行動電話，在外殼5901中設置有顯示部5902、麥克風5907、揚聲器5904、相機5903、外部連接部5906以及操作用的按鈕5905。可以將根據本發明的一個方式的半導體裝置用於顯示部5902或其他積體電路。另外，在將根據本發明的一個方式的半導體裝置形成在具有撓性的基板上時，可以將該半導體裝置應用於具有如圖18F所示的具有曲面的顯示部5902中。
實施例
在本實施例中說明製造電晶體並對其Vg-Id特性及可靠性進行評價而得到的結果。
[樣本的製造]
在本實施例中製造本發明的一個方式的樣本1、2以及比較用樣本3。更明確而言，作為本發明的一個方式的樣本1，製造相當於圖2A至圖2C所示的結構的電晶體。
作為本發明的一個方式的樣本2，製造相當於圖19A至圖19C所示的結構的電晶體。作為比較用樣本3，製造相當於圖2A至圖2C所示的結構中的不具有導電膜30的結構的電晶體。
[樣本1]
首先，作為基板使用玻璃基板，並且在基板上形成閘極電極。
利用濺射法形成厚度為200nm的鎢膜，利用光微影製程在該鎢膜上形成遮罩，使用遮罩對鎢膜的一部分進行蝕刻來形成閘極電極。
接著，在閘極電極上形成閘極絕緣膜。
作為閘極絕緣膜，形成厚度為400nm的氮化矽膜和厚度為50nm的氧氮化矽膜的疊層。
注意，氮化矽膜具有第一氮化矽膜、第二氮化矽膜和第三氮化矽膜的三層結構。
在如下條件下以50nm的厚度形成第一氮化矽膜：作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為100sccm的氨氣體，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。在如下條件下以300nm的厚度形成第二氮化矽膜：作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為2000sccm的氨氣體，向電漿
CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。在如下條件下以50nm的厚度形成第三氮化矽膜：作為源氣體使用流量為200sccm的矽烷以及流量為5000sccm的氮，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。另外，將形成第一氮化矽膜、第二氮化矽膜及第三氮化矽膜時的基板溫度設定為350℃。
氧氮化矽膜在如下條件下形成：作為源氣體使用流量為20sccm的矽烷以及流量為3000sccm的一氧化二氮，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為40Pa，使用27.12MHz的高頻電源供應100W的功率。另外，將形成該氧氮化矽膜時的基板溫度設定為350℃。
接著，形成隔著閘極絕緣膜與閘極電極重疊的氧化物半導體膜。
在本實施例中，藉由濺射法在閘極絕緣膜上形成厚度為35nm的氧化物半導體膜。
氧化物半導體膜的形成條件如下：使用In：Ga：Zn=1：1：1(原子數比)的靶材作為濺射靶材，將流量為100sccm的氧作為濺射氣體供應到濺射裝置的處理室中，將處理室內的壓力控制為0.6Pa，並且供應5kW的直流功率。另外，將形成氧化物半導體膜時的基板溫度設
定為170℃。
接著，形成與氧化物半導體膜接觸的源極電極及汲極電極。
首先，在閘極絕緣膜及氧化物半導體膜上形成導電膜。作為該導電膜，在厚度為50nm的鎢膜上形成厚度為400nm的鋁膜，並在該鋁膜上形成厚度為200nm的鈦膜。接著，藉由光微影製程在該導電膜上形成遮罩，使用該遮罩對該導電膜的一部分進行蝕刻，從而形成源極電極及汲極電極。
接著，將基板移動到被減壓後的處理室中，在以350℃加熱之後，使用27.12MHz的高頻電源向設置於處理室中的上部電極供應150W的高頻功率，並將氧化物半導體膜暴露於一氧化二氮氛圍下產生的氧電漿中。
接著，在氧化物半導體膜、源極電極及汲極電極上形成保護膜。在本實施例中，作為保護膜採用第一氧化物絕緣膜、第二氧化物絕緣膜和氮化物絕緣膜的三層結構。
第一氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為20sccm的矽烷及流量為3000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為350℃，並向平行平板電極供應100W的高頻功率。
第二氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為160sccm的矽烷及流量為
4000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，並向平行平板電極供應1500W的高頻功率。根據上述條件可以形成含有多於化學計量組成的氧且藉由加熱使氧的一部分脫離的氧氮化矽膜。
接著，在進行加熱處理以使水、氮、氫等從第一氧化物絕緣膜及第二氧化物絕緣膜中脫離的同時，使第二氧化物絕緣膜中的氧的一部分供應到氧化物半導體膜。在本實施例中，在氮及氧氛圍下以350℃進行1小時的加熱處理。
接著，在第二氧化物絕緣膜上形成厚度為100nm的氮化物絕緣膜。氮化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為50sccm的矽烷、流量為5000sccm的氮以及流量為100sccm的氨氣體作為源氣體，將處理室的壓力設定為100Pa，將基板溫度設定為350℃，並向平行平板電極供應1000W的高頻功率。
接著，在沒有設置氧化物半導體膜、源極電極及汲極電極的區域中，在閘極絕緣膜及保護膜的一部分形成到達閘極電極的開口部。藉由光微影製程在保護膜上形成遮罩並使用該遮罩對閘極絕緣膜及保護膜的一部分進行蝕刻，來形成該開口部。
接著，在保護膜上形成閘極電極。該閘極電極採用藉由設置在閘極絕緣膜及保護膜的一部分的開口部與位於氧化物半導體膜的下層的閘極電極電連接的結構。
另外，以下，將保護膜上的閘極電極稱為背閘極電極。
在本實施例中，作為背閘極電極，藉由濺射法形成包含氧化矽的厚度為100nm的氧化銦-氧化錫化合物(ITO-SiO2)的導電膜。另外，用於該導電膜的靶材的組成為In2O3：SnO2：SiO2=85：10：5[wt%]。之後，在氮氛圍下以250℃進行1小時的加熱處理。
藉由上述步驟獲得本實施例的樣本1。
[樣本2]
樣本2與樣本1之間的不同之處在於保護膜及背閘極電極的結構。明確而言，在電晶體的通道寬度方向上，由背閘極電極覆蓋第一氧化物絕緣膜及第二氧化物絕緣膜的側面。
關於樣本2的製程，在上述樣本1的製程中形成第一氧化物絕緣膜、第二氧化物絕緣膜並進行加熱処理，然後藉由光微影製程在第二氧化物絕緣膜上形成遮罩，接著使用該遮罩對第一氧化物絕緣膜、第二氧化物絕緣膜的一部分進行蝕刻。因為除其之外的製程與上述樣本1的製程同樣，所以可以援用樣本1的記載。
[樣本3]
比較用樣本3與樣本1之間的不同之處在於不包括背閘極電極。
在上述樣本1的製程中省略背閘極電極的形
成製程來製造樣本3。因為除其之外的製程與上述樣本1同樣，所以可以援用樣本1的記載。
注意，在上述樣本1至樣本3中，分別包括通道長度L為2μm、3μm和6μm的三種電晶體。並且，包括在樣本1至樣本3中的所有電晶體的通道寬度(W)為50μm。
[Vg-Id特性]
接著，測量樣本1至樣本3中的電晶體的初期的Vg-Id特性。在本實施例中，在如下條件下測量流過源極與汲極之間的電流(以下，稱為汲極電流或Id)的變化特性，即Vg-Id特性：將基板溫度設定為25℃，將源極與汲極之間的電位差(以下，稱為汲極電壓或Vd)設定為1V、10V，並使源極與背閘極電極之間的電位差(以下，稱為閘極電壓或Vg)在-15V至15V的範圍內變化。
在此，在樣本1及樣本2中採用在閘極電極和背閘極電極電短路的狀態下施加閘極電壓的驅動方法。在雙閘極驅動中，閘極電極和背閘極電極之間的閘極電壓始終相等。
圖26A至圖26C示出樣本3的Vg-Id特性。圖26A、圖26B和圖26C分別是至於通道長度L為2μm、3μm、6μm的電晶體的結果。此外，同樣地，圖27A至圖27C示出樣本1的Vg-Id特性，圖28A至圖28C示出樣本2的Vg-Id特性。
此外，在圖26A至圖26C、圖27A至圖27C、圖28A至圖28C中，橫軸表示閘極電壓Vg，第一縱軸表示汲極電流Id，第二縱軸表示場效移動率。在此，為了示出飽和區中的場效移動率而示出當Vd=10V時算出的場效移動率。
可知，在圖26A至圖26C所示的比較用樣本3中，與通道長度L無關地，場效移動率的值幾乎不產生變化。另外可知，通道長度L越小且汲極電壓Vd越大，臨界電壓越向負方向漂移。
另一方面，可以確認到圖27A至圖27C所示的本發明的一個方式的樣本1中，在所有的通道長度L的條件下與上述樣本3相比進一步提高場效移動率。再者，還可以知道通道長度L越小，場效移動率越提高。此外，還可以知道，即使在通道長度L最小的條件(L=2μm)下，與樣本3相比，相對於汲極電壓Vd的臨界電壓的變化也極小。
可以確認到圖28A至圖28C所示的本發明的一個方式的樣本2中，在所有的通道長度L的條件下與上述樣本3相比進一步提高場效移動率。再者，還可以確認到通道長度L越小，場效移動率越提高。此外，還可以知道，即使在通道長度L最小的條件(L=2μm)下，與樣本3相比，相對於汲極電壓Vd的臨界電壓的變化也極小。
藉由採用雙閘極驅動，與樣本3相比，在樣本1及樣本2中，可以對形成有通道的氧化物半導體更有
效地施加電場，其結果是，即使通道長度L短，也可以減少相對於汲極電壓Vd的臨界電壓的變化。另外，由於同樣的理由，在樣本1及樣本2中，藉由採用雙閘極驅動，不容易受到汲極電壓Vd的影響，也可以提高飽和區中的飽和性。
由以上結果，可以確認到：在根據本發明的一個方式的半導體裝置中，電晶體的通道長度L越短場效移動率越大，並且，即使通道長度L短也可以將臨界電壓設定為良好的值。藉由使用這種電晶體，可以實現半導體顯示裝置的窄邊框化。
21‧‧‧導電膜
23‧‧‧氧化物半導體膜
28‧‧‧氮化物絕緣膜
29‧‧‧絕緣膜
30‧‧‧導電膜
42‧‧‧金屬氧化物膜
44‧‧‧導電膜
45‧‧‧導電膜
57‧‧‧電容元件
62‧‧‧開口部
Claims (24)
- 一種半導體裝置，包括：包含氮的第一絕緣膜；驅動電路，包括：第一電晶體，該第一電晶體包括第一閘極、第二閘極、該第一閘極與該第二閘極之間的半導體膜以及該第二閘極與該半導體膜之間的包含氮的第二絕緣膜；以及包括源極和汲極的第二電晶體，該源極和該汲極中的一方與該第一電晶體的源極和汲極中的一方電連接；以及像素部，包括：第三電晶體；液晶元件，包括：與該第三電晶體電連接的第一透明導電膜；第一導電膜；以及該第一透明導電膜與該第一導電膜之間的液晶層；以及電容元件，包括：該第一透明導電膜；第二透明導電膜；以及該第一透明導電膜與該第二透明導電膜之間的包含氮的第三絕緣膜，其中，該第一絕緣膜的第一部分包括該第二絕緣膜，該第一絕緣膜的第二部分包括該第三絕緣膜， 並且，該第一電晶體的該第一閘極與該第一電晶體的該第二閘極電連接。
- 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體的第一通道形成區、該第二電晶體的第二通道形成區和該第三電晶體的第三通道形成區都包括氧化物半導體膜。
- 根據申請專利範圍第2項之半導體裝置，其中該氧化物半導體膜包含In、Zn和O。
- 根據申請專利範圍第1項之半導體裝置，其中該第一絕緣膜包括該第一絕緣膜的該第一部分與該第一絕緣膜的該第二部分之間的間隙。
- 根據申請專利範圍第1項之半導體裝置，其中該第二透明導電膜包含In、Zn和O。
- 根據申請專利範圍第2項之半導體裝置，其中該第一電晶體的該氧化物半導體膜的端部在通道寬度方向上與該第一電晶體的該第一閘極及該第一電晶體的該第二閘極重疊。
- 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體具有大於或等於0.5μm且小於或等於4.5μm的通道長度。
- 一種半導體裝置，包括：包含氮的第一絕緣膜；驅動電路，包括：第一電晶體，該第一電晶體包括第一閘極、第二 閘極、該第一閘極與該第二閘極之間的半導體膜以及該第二閘極與該半導體膜之間的包含氮的第二絕緣膜；以及第二電晶體；以及像素部，包括：第三電晶體；液晶元件，包括：與該第三電晶體電連接的第一透明導電膜；第一導電膜；以及該第一透明導電膜與該第一導電膜之間的液晶層；以及電容元件，包括：該第一透明導電膜；第二透明導電膜；以及該第一透明導電膜與該第二透明導電膜之間的包含氮的第三絕緣膜，其中，該第一絕緣膜的第一部分包括該第二絕緣膜，該第一絕緣膜的第二部分包括該第三絕緣膜，該第一電晶體的該第一閘極與該第一電晶體的該第二閘極電連接，該第一電晶體的源極和汲極中的一方接受第一電位，該第二電晶體的源極和汲極中的一方接受第二電位，該第二電位低於該第一電位，並且，該第二電晶體的該源極和該汲極中的另一方與該第一電晶體的該源極和該汲極中的另一方電連接。
- 根據申請專利範圍第8項之半導體裝置，其中該第一電晶體的該源極和該汲極中的一方交替接受該第一電位和該第二電位。
- 根據申請專利範圍第8項之半導體裝置，其中該第一電晶體的第一通道形成區、該第二電晶體的第二通道形成區和該第三電晶體的第三通道形成區都包括氧化物半導體膜。
- 根據申請專利範圍第10項之半導體裝置，其中該氧化物半導體膜包含In、Zn和O。
- 根據申請專利範圍第8項之半導體裝置，其中該第一絕緣膜包括該第一絕緣膜的該第一部分與該第一絕緣膜的該第二部分之間的間隙。
- 根據申請專利範圍第8項之半導體裝置，其中該第二透明導電膜包含In、Zn和O。
- 根據申請專利範圍第10項之半導體裝置，其中該第一電晶體的該氧化物半導體膜的端部在通道寬度方向上與該第一電晶體的該第一閘極及該第一電晶體的該第二閘極重疊。
- 根據申請專利範圍第8項之半導體裝置，其中該第一電晶體具有大於或等於0.5μm且小於或等於4.5μm的通道長度。
- 一種半導體裝置，包括：包含氮的第一絕緣膜；驅動電路，包括： 第一電晶體，該第一電晶體包括第一閘極、第二閘極、該第一閘極與該第二閘極之間的半導體膜以及該第二閘極與該半導體膜之間的包含氮的第二絕緣膜；以及第二電晶體；像素部，包括：第三電晶體；液晶元件，包括：與該第三電晶體電連接的第一透明導電膜；第一導電膜；以及該第一透明導電膜與該第一導電膜之間的液晶層；以及電容元件，包括：該第一透明導電膜；第二透明導電膜；以及該第一透明導電膜與該第二透明導電膜之間的包含氮的第三絕緣膜；以及第二導電膜，其中，該第一絕緣膜的第一部分包括該第二絕緣膜，該第一絕緣膜的第二部分包括該第三絕緣膜，該第一電晶體的該第一閘極與該第一電晶體的該第二閘極電連接，該第二導電膜的第一部分包括該第一電晶體的該第二閘極，該第二導電膜的第二部分包括該第一透明導電膜， 該第一電晶體的源極和汲極中的一方接受第一電位，該第二電晶體的源極和汲極中的一方接受第二電位，該第二電位低於該第一電位，並且，該第二電晶體的該源極和該汲極中的另一方與該第一電晶體的該源極和該汲極中的另一方電連接。
- 根據申請專利範圍第16項之半導體裝置，其中該第一電晶體的該源極和該汲極中的一方交替接受該第一電位和該第二電位。
- 根據申請專利範圍第16項之半導體裝置，其中該第一電晶體的第一通道形成區、該第二電晶體的第二通道形成區和該第三電晶體的第三通道形成區都包括氧化物半導體膜。
- 根據申請專利範圍第18項之半導體裝置，其中該氧化物半導體膜包含In、Zn和O。
- 根據申請專利範圍第18項之半導體裝置，其中該第一絕緣膜包括該第一絕緣膜的該第一部分與該第一絕緣膜的該第二部分之間的間隙。
- 根據申請專利範圍第16項之半導體裝置，其中該第二透明導電膜包含In、Zn和O。
- 根據申請專利範圍第18項之半導體裝置，其中該第一電晶體的該氧化物半導體膜的端部在通道寬度方向上與該第一電晶體的該第一閘極及該第一電晶體的該第二閘極重疊。
- 根據申請專利範圍第16項之半導體裝置，其中該 第一電晶體具有大於或等於0.5μm且小於或等於4.5μm的通道長度。
- 根據申請專利範圍第16項之半導體裝置，其中該第二導電膜包括該第二導電膜的該第一部分與該第二導電膜的該第二部分之間的間隙。
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