JP7076601B2 - 表示装置 - Google Patents

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Description

本発明は、半導体装置に関する。特に、本発明は、単極性のトランジスタを用いた順序回
路、上記順序回路を用いた半導体表示装置などの、半導体装置に関する。
携帯型の電子機器などに用いられる液晶表示装置、ＥＬ表示装置などの半導体表示装置は
、画素部以外の領域を狭くする（狭額縁化する）ことが求められている。駆動回路の一部
または全てを画素部と同じ基板上に作製するシステムオンパネルは、上記要求を満たすの
に有効である。そして、システムオンパネルの場合、画素部と同様に、駆動回路が単極性
のトランジスタで構成されている方が、パネルの作製に要するコストを下げられるので望
ましい。以下の特許文献１及び特許文献２では、半導体表示装置の駆動回路に用いられる
、インバータやシフトレジスタなどの各種回路を、単極性のトランジスタで構成する技術
について開示されている。
特開２００１－３２５７９８号公報 特開２０１０－２７７６５２号公報
ところで、半導体装置の一つである液晶表示装置では、透過型の場合、光を透過する領域
の画素に占める割合、所謂開口率を高めると、バックライトから発せられる光を有効的に
利用することができるため、消費電力を低減させることができる。しかし、開口率の向上
を優先させて画素のレイアウトを定めるならば、画素を構成しているトランジスタや容量
素子などの半導体素子のサイズも縮小化せざるを得ない。容量素子の容量値が小さくなる
と、駆動周波数を落とさずに液晶分子の配向を制御することが困難になる、画像信号の電
位を保持できる期間が短くなる、などの不具合が生じるため、表示される画質が低下する
。
また、半導体表示装置には更なる狭額縁化が求められている。その上、単極性のトランジ
スタを有する半導体表示装置の駆動回路では、パルスを有する信号を出力する順序回路に
おいて、トランジスタに閾値電圧のシフトなどの電気的特性の劣化が見られることがあり
、半導体表示装置には信頼性の確保も求められている。
上述したような技術的背景のもと、本発明の一態様は、画質の低下を抑えつつ、消費電力
を低くすることができる半導体装置の提供を、課題の一つとする。或いは、本発明の一態
様は、信頼性が高く、狭額縁化を実現できる半導体装置の提供を、課題の一つとする。
本発明の一態様にかかる半導体装置は、導電性を有し、なおかつ可視光に対して透光性を
有する金属酸化物膜と、可視光に対して透光性を有する画素電極と、上記金属酸化物膜と
上記画素電極の間に設けられた窒化物絶縁膜とを少なくとも有する容量素子を、画素に有
する。上記構成では、容量素子が可視光に対して透光性を有することとなる。そのため、
高い画質を得るために必要な容量値を確保しつつ、画素の開口率を高められるため、パネ
ル内における光の損失を小さく抑えることができ、半導体装置の消費電力を低減させるこ
とができる。
なお、上述したような、金属酸化物膜と画素電極とを一対の電極として容量素子に用いる
場合、容量素子の容量値を高めるために、アクリル等の樹脂膜を金属酸化物膜と画素電極
の間に設けないことが望ましい。しかし、樹脂膜を設けない場合、ゲート電極から遠い側
の、半導体膜の表面近傍の領域（バックチャネル領域）と、トランジスタが形成された素
子基板の表面との距離が、樹脂膜が設けられている場合に比べて近くなる。よって、素子
基板の表面に大気中の水分等が付着することで、当該表面近傍にプラスの固定電荷が発生
すると、上記固定電荷によりバックチャネル領域にマイナスの電荷が生じやすくなる。そ
のため、ソース電極またはドレイン電極に対してゲート電極の電位が低い状態にある期間
が長いトランジスタほど、閾値電圧がマイナス方向へシフトしやすいことが、経験的に見
出されているが、樹脂膜がない場合、樹脂膜を設けた場合に比べて、上記閾値電圧のマイ
ナス方向へのシフトが特に大きくなりやすいことがわかった。
そこで、本発明の一態様では、駆動回路に含まれる順序回路やバッファなどが有するトラ
ンジスタのうち、閾値電圧がマイナス方向へシフトしやすいトランジスタが、通常のゲー
ト電極に加えて、半導体膜のバックチャネル領域側にもゲート電極を有するものとする。
そして、バックチャネル領域側のゲート電極は、通常のゲート電極と電気的に接続されて
いるものとする。
バックチャネル領域側にゲート電極を設けることで、バックチャネル領域にマイナスの電
荷が生じるのを防ぎ、トランジスタの閾値電圧がマイナス方向へシフトするのを抑えるこ
とができる。また、バックチャネル領域側のゲート電極に一定の電位を与えるのではなく
、当該ゲート電極を通常のゲート電極と電気的に接続させ、一対のゲート電極に同じ電位
を与えることで、チャネル形成領域を増加させ、ドレイン電流の増加を実現することがで
きる。よって、オン電流の低下を抑えつつトランジスタのサイズを小さく抑えることがで
き、駆動回路の面積を小さく抑えることができる。
本発明の一態様により、画質の低下を抑えつつ、消費電力を低くすることができる半導体
装置を提供することができる。或いは、本発明の一態様により、信頼性が高く、狭額縁化
された半導体装置を提供することができる。
順序回路の構成を示す図。 トランジスタの構成を示す図。 タイミングチャート。 画素の上面図。 画素の断面図。 半導体表示装置の構成を示す図。 順序回路の構成を示す図。 シフトレジスタの構成を示す図。 バッファの構成を示す図。 バッファの構成を示す図。 素子基板の作製方法を示す図。 素子基板の作製方法を示す図。 素子基板の作製方法を示す図。 素子基板の作製方法を示す図。 液晶表示装置の上面図。 液晶表示装置の断面図。 トランジスタの電気的特性を示す図。 電子機器の図。 トランジスタの構成を示す図。 トランジスタの構成を示す図。 トランジスタの構成を示す図。 回路記号とトランジスタの構成を示す図。 トランジスタの断面構造を示す図。 トランジスタの構成を示す図。 酸化物半導体膜の端部におけるトランジスタの断面図。 実施例に係る、トランジスタのＶｇ－Ｉｄ特性。 実施例に係る、トランジスタのＶｇ－Ｉｄ特性。 実施例に係る、トランジスタのＶｇ－Ｉｄ特性。 計算に用いたトランジスタの構造と、計算により得られた電界効果移動度及びオン電流を説明する図。 計算に用いたトランジスタのモデルを説明する図。 計算によって得られた飽和移動度のチャネル長依存性を説明する図。 計算によって得られたオン電流のチャネル長依存性を説明する図。 計算によって得られたトランジスタのＶｇ－Ｉｄ特性及び酸化物半導体膜中の電流分布を説明する図。 計算によって得られたトランジスタのＶｇ－Ｉｄ特性及びシリコン膜中の電流分布を説明する図。 計算に用いた電子トラップ及び計算によって得られた飽和移動度のチャネル長依存性を説明する図。 トランジスタのオフ状態及びオン状態におけるキャリアの流れを説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあら
ゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処
理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコン
トローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣ
ＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表
示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装
置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）
、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉ
ｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路に有している
半導体表示装置が、その範疇に含まれる。
なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画
素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモ
ジュールとを、その範疇に含む。さらに、本発明の一態様に係る半導体表示装置は、当該
半導体表示装置を作製する過程において、表示素子が完成する前の一形態に相当する素子
基板をその範疇に含み、当該素子基板は、トランジスタと、表示素子に用いられる画素電
極または共通電極などの電極と、容量素子とを、複数の各画素に備える。
また、本発明の一態様に係る半導体表示装置には、指またはスタイラスなどが指し示した
位置を検出し、その位置情報を含む信号を生成することができる位置入力装置であるタッ
チパネルが、構成要素に含まれていても良い。
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要
素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機
能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本
明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っ
ている場合も、その範疇に含める。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられ
る電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。
〈順序回路の構成例１〉
図１（Ａ）に、本発明の一態様にかかる順序回路の構成を一例として示す。図１（Ａ）に
示す順序回路１０は、回路１１と、トランジスタ１２と、トランジスタ１３とを有する。
回路１１は、信号ＬＩＮ及び信号ＲＩＮの電位に従って、トランジスタ１２のゲートとト
ランジスタ１３のゲートの電位を制御する機能を有する。
トランジスタ１２は、信号Ｓｉｇまたはハイレベルの電位ＶＤＤが与えられる配線と、出
力端子ＯＵＴとの電気的な接続を制御する機能を有する。また、トランジスタ１３は、ロ
ーレベルの電位ＶＳＳが与えられる配線と、出力端子ＯＵＴとの電気的な接続を制御する
機能を有する。具体的に、トランジスタ１２のソース及びドレインの一方は、信号Ｓｉｇ
またはハイレベルの電位ＶＤＤが与えられる配線に接続されており、トランジスタ１３の
ソース及びドレインの一方は、ローレベルの電位ＶＳＳが与えられる配線に接続されてい
る。信号Ｓｉｇには、クロック信号などの、パルス周期に対するパルス幅の割合であるデ
ューティ比が０．５程度の信号を用いることができる。また、トランジスタ１２のソース
及びドレインの他方と、トランジスタ１３のソース及びドレインの他方は、出力端子ＯＵ
Ｔに接続されている。
回路１１によりトランジスタ１２のゲートの電位とトランジスタ１３のゲートの電位とが
制御されることで、トランジスタ１２の導通または非導通が選択され、トランジスタ１３
の導通または非導通が選択される。そして、トランジスタ１２が導通状態にあり、トラン
ジスタ１３が非導通状態にあるとき、信号Ｓｉｇまたは電位ＶＤＤが与えられる配線と出
力端子ＯＵＴとが接続される。また、トランジスタ１２が非導通状態にあり、トランジス
タ１３が導通状態にあるとき、電位ＶＳＳが与えられる配線と出力端子ＯＵＴとが接続さ
れる。
なお、順序回路１０の出力端子ＯＵＴの電位を含む出力信号を、複数の画素に接続された
バスラインと呼ばれる配線、例えば走査線などに供給する場合、上記出力信号のデューテ
ィ比は、クロック信号などに比べて著しく小さい。この場合、トランジスタ１２は出力信
号のパルス以外の期間において連続的に非導通状態にあるため、トランジスタ１２が非導
通状態にある期間は、トランジスタ１３が非導通状態にある期間よりも著しく長くなる。
そして、トランジスタ１２のソース及びドレインの一方には、信号Ｓｉｇまたは電位ＶＤ
Ｄが与えられているため、トランジスタ１２は、ソースまたはドレインの一方に対してゲ
ートの電位が低い状態にある期間が、トランジスタ１３に比べて長く、閾値電圧がマイナ
ス方向へシフトしやすいことがわかる。
そこで、本発明の一態様では、トランジスタ１２が、電気的に接続され、なおかつ半導体
膜を間に挟んで重なり合った、一対のゲート電極を有するものとする。電気的に接続され
た一対のゲート電極をトランジスタ１２に設けることで、素子基板の表面近傍にプラスの
固定電荷が発生しても、固定電荷によって半導体膜の表面近傍にマイナスの電荷が生じる
のを防ぎ、トランジスタ１２の閾値電圧がマイナス方向へシフトするのを抑えることがで
きる。よって、順序回路１０、延いては順序回路１０を用いた半導体装置の信頼性を高め
ることができる。
また、一対のゲート電極を電気的に接続させることで、一対のゲート電極の片方にだけ一
定の電位を与える場合とは異なり、一対のゲート電極に同じ電位が与えられるので、チャ
ネル形成領域が増え、トランジスタ１２のドレイン電流の増加を実現することができる。
よって、オン電流の低下を抑えつつトランジスタ１２のサイズを小さく抑えることができ
るので、順序回路１０、延いては順序回路１０を用いた駆動回路の面積を小さく抑えるこ
とができる。特に、順序回路１０の出力側に設けられたトランジスタ１２には、回路１１
に用いられるトランジスタよりも大きな電流供給能力が求められるため、トランジスタ１
２が上述したような一対のゲート電極を有することで、順序回路１０内の他のトランジス
タに同じ構成を適用させた場合に比べて、順序回路または駆動回路の面積を小さく抑える
効果は大きいと言える。
また、電気的に接続された一対のゲート電極を設けることで、半導体膜に空乏層ができや
すくなるため、トランジスタ１２のＳ値（サブスレッショルド値）を改善することができ
る。
次いで、図１（Ｂ）に、図１（Ａ）に示した順序回路１０のより詳細な構成例を示す。図
１（Ｂ）に示す順序回路１０は、図１（Ａ）に示した順序回路１０と同じく、回路１１と
、トランジスタ１２と、トランジスタ１３とを有する。そして、図１（Ｂ）では、回路１
１が、トランジスタ１４乃至トランジスタ１７を有する場合を例示している。
トランジスタ１４は、信号ＬＩＮの電位に従って導通または非導通が選択される。トラン
ジスタ１４が導通状態にあるとき、電位ＶＤＤの与えられる配線と、トランジスタ１２の
ゲートとが電気的に接続される。トランジスタ１５は、信号ＲＩＮの電位に従って導通ま
たは非導通が選択される。トランジスタ１５が導通状態にあるとき、電位ＶＤＤの与えら
れる配線と、トランジスタ１３のゲートとが電気的に接続される。トランジスタ１６は、
信号ＲＩＮの電位に従って導通または非導通が選択される。トランジスタ１６が導通状態
にあるとき、電位ＶＳＳの与えられる配線と、トランジスタ１２のゲートとが電気的に接
続される。トランジスタ１７は、信号ＬＩＮの電位に従って導通または非導通が選択され
る。トランジスタ１７が導通状態にあるとき、電位ＶＳＳの与えられる配線と、トランジ
スタ１３のゲートとが電気的に接続される。
図１（Ｂ）に示す順序回路１０の動作例について、トランジスタ１２のソース及びドレイ
ンの一方が、信号Ｓｉｇが与えられる配線に接続されている場合を例に挙げて説明する。
また、図３に、図１（Ｂ）に示す順序回路１０のタイミングチャートを例示する。ただし
、図３では、トランジスタ１２乃至トランジスタ１７が全てｎチャネル型である場合のタ
イミングチャートを例示している。また、図３では、トランジスタ１２のゲートをノード
αとして示している。
図３に示すように、期間Ｔ１では、信号Ｓｉｇの電位がローレベル、信号ＬＩＮの電位が
ハイレベル、信号ＲＩＮの電位がローレベルである。よって、期間Ｔ１では、トランジス
タ１４及びトランジスタ１７が導通状態になり、トランジスタ１５及びトランジスタ１６
が非導通状態になる。よって、ノードαには、電位ＶＤＤからトランジスタ１４の閾値電
圧分だけ降下した電位が与えられる。また、トランジスタ１３のゲートには電位ＶＳＳが
与えられるため、トランジスタ１３は非導通状態となる。
次いで、図３に示すように、期間Ｔ２では、信号Ｓｉｇの電位がハイレベル、信号ＬＩＮ
の電位がローレベル、信号ＲＩＮの電位がローレベルである。そのため、期間Ｔ２では、
トランジスタ１４乃至トランジスタ１７が非導通状態になるため、ノードαがフローティ
ングの状態となる。よって、ノードαに付加された寄生容量がトランジスタ１２のソース
とゲートの間に形成される容量に比べて著しく小さい理想的な状態の場合、期間Ｔ１から
期間Ｔ２にかけて生じた信号Ｓｉｇの電位の変化分だけ、すなわち信号Ｓｉｇのローレベ
ルの電位とハイレベルの電位の電位差だけ、ノードαの電位が上昇する。そして、ノード
αの電位が上昇すると、トランジスタ１２のゲート電圧がその閾値電圧よりも十分高くな
るため、信号Ｓｉｇのハイレベルの電位が、出力端子ＯＵＴに与えられる。
なお、ノードαの電位の上昇幅は、ノードαに付加された寄生容量とトランジスタ１４の
ソースとゲートの間に形成される容量Ｃとの、容量比によって変化する。すなわち、ノー
ドαに付加された寄生容量が容量Ｃに比べて小さいほど、ノードαの電位の上昇幅は大き
く、ノードαに付加された寄生容量が容量Ｃに比べて大きいほど、ノードαの電位の上昇
幅は小さい。よって、トランジスタ１２のゲート電圧がその閾値電圧よりも十分高くなる
程度に、ノードαの電位が上昇するように、トランジスタ１４のソースとゲートの間に形
成される容量Ｃを、ノードαに付加された寄生容量よりも大きくすることが望ましい。
次いで、図３に示すように、期間Ｔ３では、信号Ｓｉｇの電位がローレベル、信号ＬＩＮ
の電位がローレベル、信号ＲＩＮの電位がハイレベルである。そのため、期間Ｔ３では、
トランジスタ１４及びトランジスタ１７が非導通状態になり、トランジスタ１５及びトラ
ンジスタ１６が導通状態になる。よって、ノードαには、電位ＶＳＳが与えられるため、
トランジスタ１２は非導通状態となる。また、トランジスタ１３のゲートには電位ＶＤＤ
が与えられるため、トランジスタ１３は導通状態となる。そのため、電位ＶＳＳが、出力
端子ＯＵＴに与えられる。
次いで、図３に示すように、期間Ｔ４では、信号Ｓｉｇの電位がハイレベル、信号ＬＩＮ
の電位がローレベル、信号ＲＩＮの電位がローレベルである。そのため、期間Ｔ４では、
トランジスタ１４乃至トランジスタ１７が非導通状態になる。よって、トランジスタ１２
は非導通状態を維持し、トランジスタ１３は導通状態を維持する。そのため、電位ＶＳＳ
が、出力端子ＯＵＴに与えられる。
上記期間Ｔ１乃至期間Ｔ４における動作により、順序回路１０の出力端子ＯＵＴからは、
パルスを有する出力信号が出力される。なお、順序回路１０の出力端子ＯＵＴの電位を含
む出力信号を、複数の画素に接続されたバスラインと呼ばれる配線、例えば走査線などに
供給する場合、トランジスタ１２と同様に、トランジスタ１４乃至トランジスタ１７は、
ソースまたはドレインの一方に対してゲートの電位が低い状態にある期間が、トランジス
タ１３に比べて長く、閾値電圧がマイナス方向へシフトしやすいことがわかる。
そこで、本発明の一態様では、トランジスタ１４乃至トランジスタ１７の少なくとも一つ
が、電気的に接続され、なおかつ半導体膜を間に挟んで重なり合った、一対のゲート電極
を有していてもよい。図１（Ｂ）では、トランジスタ１４乃至トランジスタ１７が、電気
的に接続された一対のゲート電極を有する場合を例示している。電気的に接続された一対
のゲート電極をトランジスタ１４乃至トランジスタ１７に設けることで、トランジスタ１
４乃至トランジスタ１７の閾値電圧がマイナス方向へシフトするのを抑えることができる
。よって、順序回路１０、延いては順序回路１０を用いた半導体装置の信頼性を高めるこ
とができる。
また、オン電流の低下を抑えつつトランジスタ１４乃至トランジスタ１７のサイズを小さ
く抑えることができるので、順序回路１０、延いては順序回路１０を用いた駆動回路の面
積を小さく抑えることができる。
また、電気的に接続された一対のゲート電極を設けることで、半導体膜に空乏層ができや
すくなるため、トランジスタ１４乃至トランジスタ１７のＳ値を改善することができる。
〈トランジスタの構成例〉
次いで、図１に示したトランジスタ１２、トランジスタ１４乃至トランジスタ１７として
用いることができる、電気的に接続された一対のゲート電極を有するトランジスタ２０の
具体的な構成例を、図２に示す。図２（Ａ）には、トランジスタ２０の上面図を示す。な
お、図２（Ａ）では、トランジスタ２０のレイアウトを明確にするために、ゲート絶縁膜
などの各種の絶縁膜を省略している。また、図２（Ａ）に示した上面図の、破線Ａ１－Ａ
２における断面図を図２（Ｂ）に示し、破線Ａ３－Ａ４における断面図を図２（Ｃ）に示
す。
図２に示すように、トランジスタ２０は、絶縁表面を有する基板３１上に、ゲート電極と
しての機能を有する導電膜２１と、ゲート絶縁膜としての機能を有し、なおかつ導電膜２
１上に位置する絶縁膜２２と、絶縁膜２２上において導電膜２１と重なる酸化物半導体膜
２３と、酸化物半導体膜２３に電気的に接続され、ソース電極またはドレイン電極として
の機能を有する導電膜２４及び導電膜２５とを有する。
また、図２では、酸化物半導体膜２３、導電膜２４及び導電膜２５上に、絶縁膜２６及び
絶縁膜２７が、順に積層するように設けられている。トランジスタ２０は、絶縁膜２６及
び絶縁膜２７をその構成要素に含んでいても良い。なお、図２では、順に積層された絶縁
膜２６及び絶縁膜２７を例示しているが、絶縁膜２６及び絶縁膜２７の代わりに、単層の
絶縁膜が用いられていてもよいし、積層された３層以上の絶縁膜が用いられていてもよい
。
また、絶縁膜２６及び絶縁膜２７上には窒化物絶縁膜２８と、絶縁膜２９とが、順に積層
するように設けられている。絶縁膜２９は必ずしも設ける必要はない。ただし、絶縁膜２
９は窒化物絶縁膜２８と共に、後述する画素の容量素子の誘電体膜としての機能を有する
。窒化物絶縁膜２８は、酸化珪素などの酸化物絶縁膜に比べて、比誘電率が高く、内部応
力が大きい傾向を有する。そのため、容量素子の誘電体膜として絶縁膜２９を用いずに窒
化物絶縁膜２８だけを用いる場合、窒化物絶縁膜２８の膜厚が小さいと容量素子の容量値
が大きくなりすぎてしまい、画像信号の画素への書き込みの速度を低消費電力にて高める
ことが難しくなる。逆に、窒化物絶縁膜２８の膜厚が大きいと、内部応力が大きくなりす
ぎて、トランジスタの閾値電圧がシフトするなど、半導体膜を用いて形成される半導体素
子の特性が悪化する恐れが生じる。また、窒化物絶縁膜２８の内部応力が大きくなりすぎ
ると、窒化物絶縁膜２８が基板３１から剥離しやすくなり、歩留りの向上を妨げる。しか
し、窒化物絶縁膜２８よりも比誘電率の低い酸化珪素などの絶縁物を用いた絶縁膜２９を
、窒化物絶縁膜２８と共に、画素の容量素子の誘電体膜として用いることで、誘電体膜の
誘電率を、窒化物絶縁膜２８の膜厚を大きくすることなく所望の値に調整することができ
る。
絶縁膜２２、絶縁膜２６、絶縁膜２７、窒化物絶縁膜２８、及び絶縁膜２９は、開口部３
２を有する。開口部３２は、酸化物半導体膜２３、導電膜２４及び導電膜２５とは異なる
領域であって、なおかつ導電膜２１と重なる領域に設けられている。
また、トランジスタ２０は、ゲート電極としての機能を有する導電膜３０を、絶縁膜２９
上に、或いは絶縁膜２９が設けられていない場合は窒化物絶縁膜２８上に有する。導電膜
３０は、導電膜２１及び酸化物半導体膜２３と重なる位置に設けられている。よって、ト
ランジスタ２０は、電気的に接続されており、なおかつ、半導体膜である酸化物半導体膜
２３を間に挟んで重なり合った一対のゲート電極を有することとなる。また、導電膜３０
は、開口部３２において導電膜２１と電気的に接続されている。導電膜３０は可視光に対
して透光性を有する。
なお、図２（Ｃ）では、絶縁膜２６及び絶縁膜２７に開口部を形成した後、窒化物絶縁膜
２８、及び絶縁膜２９を形成し、次いで、当該開口部と重なるように絶縁膜２２、窒化物
絶縁膜２８、及び絶縁膜２９に開口部３２が形成されている場合を例示している。しかし
、本発明の一態様では、絶縁膜２２、絶縁膜２６、絶縁膜２７、窒化物絶縁膜２８、及び
絶縁膜２９に、一のマスクを用いてエッチング等により開口部３２が形成されていてもよ
い。ただし、画素において、絶縁膜２９上に、或いは絶縁膜２９が設けられていない場合
は窒化物絶縁膜２８上に画素電極が設けられており、当該画素電極が、絶縁膜２２と絶縁
膜２６及び絶縁膜２７との間に位置する導電膜と、絶縁膜２６、絶縁膜２７、窒化物絶縁
膜２８、及び絶縁膜２９に形成された開口部において電気的に接続されている場合、画素
電極用の当該開口部と開口部３２とでは、エッチングにより除去する絶縁膜の膜厚に差を
有することとなる。そのため、一のマスクで画素電極用の開口部と開口部３２とを共に形
成する場合、絶縁膜２２と絶縁膜２６及び絶縁膜２７の間に位置する導電膜が画素電極用
の開口部において部分的にエッチングされ過ぎる、或いはエッチングが足りずに開口部３
２において導電膜２１が露出されないなどの不具合が生じる恐れがある。しかし、図２（
Ｃ）に示す断面図の構造が得られるように、絶縁膜２６及び絶縁膜２７に開口部を形成し
た後、絶縁膜２２、窒化物絶縁膜２８、及び絶縁膜２９に開口部３２を形成する場合、一
のマスクで上記開口部と開口部３２とを共に形成しても、開口部と開口部３２とでエッチ
ングにより除去する絶縁膜の膜厚に差が生じにくい。よって、上述したような不具合が生
じにくく、歩留りを高めることができる。
また、図２に示すトランジスタ２０は、酸化物半導体膜２３の端部のうち、導電膜２４及
び導電膜２５とは重ならない端部、言い換えると、導電膜２４及び導電膜２５が位置する
領域とは異なる領域に位置する端部と、導電膜２１及び導電膜３０とが、重なる構成を有
する。酸化物半導体膜２３の端部は、当該端部を形成するためのエッチングでプラズマに
曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物
半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金
属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化
しやすいと考えられる。しかし、図２に示すトランジスタ２０では、導電膜２４及び導電
膜２５とは重ならない酸化物半導体膜２３の端部と、導電膜２１及び導電膜３０とが重な
るため、導電膜２１及び導電膜３０の電位を制御することにより、当該端部にかかる電界
を制御することができる。よって、酸化物半導体膜２３の端部を介して導電膜２４と導電
膜２５の間に流れる電流を、導電膜２１及び導電膜３０に与える電位によって制御するこ
とができる。
具体的に、トランジスタ２０が非導通状態となるような電位を導電膜２１及び導電膜３０
に与えたときは、当該端部を介して導電膜２４と導電膜２５の間に流れるオフ電流を小さ
く抑えることができる。そのため、トランジスタ２０では、大きなオン電流を得るために
チャネル長を短くし、その結果、酸化物半導体膜２３の端部における導電膜２４と導電膜
２５の間の長さが短くなっても、トランジスタ２０のオフ電流を小さく抑えることができ
る。よって、トランジスタ２０は、チャネル長を短くすることで、導通状態のときには大
きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることがで
きる。大きなオン電流を得るために、チャネル長は、０．５μｍ以上４．５μｍ以下が好
ましく、さらには１μｍ以上４μｍ以下が好ましく、よりさらには１μｍ以上３．５μｍ
以下が好ましく、よりさらには１μｍ以上２．５μｍ以下が好ましく、２μｍとするのが
最も好ましい。
図２５に、酸化物半導体膜２３の端部におけるトランジスタ２０の断面図の一例を示す。
なお、図２５では、図２（Ａ）の破線Ａ３－Ａ４に相当するチャネル幅方向において、酸
化物半導体膜２３の端部が、導電膜２１と重なるように位置する場合を例示している。ま
た、図２５では、絶縁膜２６、絶縁膜２７、窒化物絶縁膜２８、及び絶縁膜２９を、単層
の絶縁膜として示している。
図２５に示すように、酸化物半導体膜２３の端部と導電膜３０の端部との距離をＴｏｖと
し、導電膜２１と導電膜３０の距離をＴｇｅとする。本発明の一態様では、ＴｏｖがＴｇ
ｅの１．０倍以上である方が、酸化物半導体膜２３の端部を介して導電膜２４と導電膜２
５の間に流れる電流を制御することができるので好ましい。また、ＴｏｖがＴｇｅの７．
５倍以下である方が、上記電流を制御できるという効果を得ることができ、なおかつ、ト
ランジスタ２０のサイズをより小さく抑えることができる。
また、具体的に、トランジスタ２０が導通状態となるような電位を導電膜２１及び導電膜
３０に与えたときは、当該端部を介して導電膜２４と導電膜２５の間に流れる電流を大き
くすることができる。当該電流は、トランジスタ２０の電界効果移動度とオン電流の増大
に寄与する。そして、酸化物半導体膜２３の端部と、導電膜２１及び導電膜３０とが重な
ることで、酸化物半導体膜２３においてキャリアが、絶縁膜２２及び絶縁膜２６と酸化物
半導体膜２３との界面のみでなく、酸化物半導体膜２３の広い範囲において流れるため、
トランジスタ２０におけるキャリアの移動量が増加する。この結果、トランジスタ２０の
オン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１
０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効
果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの
飽和領域における電界効果移動度である。
また、図２に示すトランジスタ２０は、導電膜２４及び導電膜２５を形成するためのエッ
チング時において、酸化物半導体膜２３の表面を保護するための絶縁膜（保護絶縁膜）が
設けられている構造（チャネル保護構造）とは異なり、当該保護絶縁膜が設けられていな
い構造（チャネルエッチ構造）を有する。
チャネル保護構造のトランジスタの場合、酸化物半導体膜２３の表面を保護するという目
的を達成するために、導電膜２４の端部及び導電膜２５の端部が、それぞれ保護絶縁膜上
に位置している必要がある。そのため、導電膜２４及び導電膜２５をエッチングにより形
成する際に用いるマスクの位置合わせには、チャネル保護構造のトランジスタの方が、チ
ャネルエッチ構造のトランジスタよりも、より高い精度が求められる。よって、チャネル
保護構造のトランジスタの場合、導電膜２４の端部及び導電膜２５の端部を、より確実に
保護絶縁膜上に位置させるために、チャネル長方向における導電膜２４の端部と導電膜２
５の端部の距離を短くすることが、歩留まりの低下を抑えるために望ましい。しかし、導
電膜２４の端部と導電膜２５の端部の距離を短くすると、導電膜２４及び導電膜２５と酸
化物半導体膜２３とが重なる領域が広くなるため、ゲートとしての機能を有する導電膜３
０から、酸化物半導体膜２３に加えられるはずの電界が、導電膜２４及び導電膜２５によ
り遮蔽されやすくなる。なお、チャネル長方向とは、導電膜２４及び導電膜２５の間を最
短距離でキャリアが移動する方向に相当する。
一方、チャネルエッチ構造のトランジスタ２０の場合、導電膜２４及び導電膜２５をエッ
チングにより形成する際に用いるマスクの位置合わせに、チャネル保護構造のトランジス
タよりも高い精度は求められない。そのため、チャネルエッチ構造のトランジスタ２０は
、チャネル保護構造のトランジスタよりも、導電膜２４の端部と導電膜２５の端部の距離
を長くしても、歩留まりの低下は抑えられる。よって、導電膜２４及び導電膜２５と酸化
物半導体膜２３とが重なる領域を狭くすることができるため、導電膜３０から酸化物半導
体膜２３に加えられるはずの電界が、導電膜２４及び導電膜２５により遮蔽されにくくな
る。したがって、チャネルエッチ構造のトランジスタ２０の方が、チャネル保護構造のト
ランジスタよりも、大きなオン電流が得られやすく、また、チャネル長を短くしても、酸
化物半導体膜２３の端部に流れるオフ電流を小さく抑えることができる。
また、保護絶縁膜は、導電膜２４及び導電膜２５を形成する際のエッチングでプラズマに
曝されるため、酸素が脱離しやすい状態にあり、酸素欠損が形成されやすいと考えられる
。よって、保護絶縁膜は、保護絶縁膜に接する酸化物半導体膜２３に、酸化物半導体膜２
３中の酸素欠損を低減させるのに十分な量の酸素を供給する能力が、乏しいと言える。一
方、チャネルエッチ構造のトランジスタ２０では、酸化物半導体膜２３のうち、導電膜２
４及び導電膜２５とは重ならない部分が、導電膜２４及び導電膜２５を形成する際のエッ
チングでプラズマに曝される。しかし、導電膜２４及び導電膜２５を形成した後に、十分
な量の酸素を酸化物半導体膜２３に供給する能力を有する、絶縁膜２６及び絶縁膜２７を
形成することで、酸化物半導体膜２３中の酸素欠損を低減させることができる。よって、
チャネルエッチ構造のトランジスタ２０の方が、チャネル保護構造のトランジスタよりも
、高い信頼性を得ることができる。
特に、チャネルエッチ構造のトランジスタ２０において、酸化物半導体膜２３にＣＡＡＣ
－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）膜を用いる場合、非晶質酸化物半導体膜、または微結晶酸化物半
導体膜を酸化物半導体膜２３に用いる場合に比べて、導電膜２４及び導電膜２５を形成す
る際のエッチングにより、酸化物半導体膜２３のうち導電膜２４及び導電膜２５とは重な
らない領域が、エッチングにより除去されにくい。よって、酸化物半導体膜２３にＣＡＡ
Ｃ－ＯＳ膜を用いたトランジスタ２０は、より高い信頼性が得られる。ＣＡＡＣ－ＯＳ膜
、非晶質酸化物半導体膜、及び微結晶酸化物半導体膜の詳細について、後述する。
なお、酸化物半導体膜を有するトランジスタは、蓄積型のトランジスタである。ここで、
酸化物半導体膜を有するトランジスタのオフ状態及びオン状態におけるキャリアの流れに
ついて、図３６に示す模式図を用いて説明する。また、図３６（Ａ）及び図３６（Ｂ）は
、チャネル長方向の断面図であり、図３６（Ｃ）は、チャネル幅方向の断面図である。
図３６において、酸化物半導体膜を有するトランジスタは、ゲート電極ＧＥ＿１と、ゲー
ト電極ＧＥ＿１上のゲート絶縁膜ＧＩ＿１と、ゲート絶縁膜ＧＩ＿１上の酸化物半導体膜
ＯＳと、酸化物半導体膜ＯＳ上の電極Ｓ、Ｄと、酸化物半導体膜ＯＳ及び電極Ｓ、Ｄ上の
ゲート絶縁膜ＧＩ＿２と、ゲート絶縁膜ＧＩ＿２上のゲート電極ＧＥ＿２とを有する。酸
化物半導体膜ＯＳは、チャネル領域ｉと、電極Ｓ、Ｄに接する低抵抗領域ｎ＋とを有する
。ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２は、図３６（Ｃ）に示すように、接続され
ている。
トランジスタがオフ状態の場合、図３６（Ａ）に示すように、ゲート電極ＧＥ＿１、ＧＥ
＿２に負の電圧が印加されると、酸化物半導体膜ＯＳのチャネル領域ｉから電子が排斥さ
れ、チャネル領域ｉは完全に空乏化する。この結果、トランジスタのオフ電流が極めて小
さくなる。
一方、オン状態の場合、図３６（Ｂ）に示すように、電極Ｓと接する低抵抗領域ｎ＋から
電極Ｄと接する低抵抗領域ｎ＋へかけて電子が蓄積され、矢印で示すように電流パスが形
成される。図３６（Ｃ）に示すように、ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２を同
電位とし、且つ酸化物半導体膜ＯＳの側面がゲート電極ＧＥ＿２と対向することで、さら
には、チャネル幅方向において、ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２が、ゲート
絶縁膜ＧＩ＿１及びゲート絶縁膜ＧＩ＿２を介して酸化物半導体膜ＯＳを囲むことで、図
３６（Ｂ）に示すように、酸化物半導体膜ＯＳにおいてキャリアが、ゲート絶縁膜ＧＩ＿
１、ＧＩ＿２と酸化物半導体膜ＯＳとの界面のみでなく、酸化物半導体膜ＯＳ中の広い範
囲において流れるため、トランジスタにおけるキャリアの移動量が増加する。この結果、
トランジスタのオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電
界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお
、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく
、トランジスタの飽和領域における電界効果移動度である。なお、トランジスタのチャネ
ル長Ｌを０．５μｍ以上６．５μｍ以下、好ましくは１μｍより大きく６μｍ未満、より
好ましくは１μｍより大きく４μｍ以下、より好ましくは１μｍより大きく３．５μｍ以
下、より好ましくは１μｍより大きく２．５μｍ以下とすることで、電界効果移動度の増
加が顕著である。また、チャネル長が０．５μｍ以上６．５μｍ以下のように小さいこと
で、チャネル幅も小さくすることが可能である。このため、図３６（Ｃ）に示すように、
ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２の接続部となるための領域を設けても、トラ
ンジスタの面積を縮小することが可能である。
次いで、電気的に接続された一対のゲート電極を有するトランジスタ２０の、具体的な構
成例を図１９に示す。図１９（Ａ）には、トランジスタ２０の上面図を示す。なお、図１
９（Ａ）では、トランジスタ２０のレイアウトを明確にするために、絶縁膜２６及び絶縁
膜２７以外の、ゲート絶縁膜などの各種の絶縁膜を省略している。また、図１９（Ａ）に
示した上面図の、破線Ａ１－Ａ２における断面図を図１９（Ｂ）に示し、破線Ａ３－Ａ４
における断面図を図１９（Ｃ）に示す。
図１９に示すトランジスタ２０は、絶縁膜２６及び絶縁膜２７がトランジスタ２０の周辺
において部分的に除去されている点において、図２に示すトランジスタ２０と構造が異な
る。具体的に、図１９では、酸化物半導体膜２３の端部のうち、導電膜２４及び導電膜２
５とは重ならない端部を、絶縁膜２６及び絶縁膜２７が少なくとも覆うように、絶縁膜２
６及び絶縁膜２７が部分的に除去されている。図１９に示すトランジスタ２０では、上記
構成により、ゲートとして機能する導電膜３０を、絶縁膜２６及び絶縁膜２７の端部にお
いて、酸化物半導体膜２３の端部により近づけることができる。上述したように、酸化物
半導体膜２３の端部はｎ型化しやすいが、導電膜３０を酸化物半導体膜２３の上記端部に
より近づけることで、導電膜３０から当該端部にかかる電界をより強くすることができる
。よって、酸化物半導体膜２３の端部を介して導電膜２４と導電膜２５の間に流れる電流
を、導電膜３０に与える電位によって、より確実に制御することができる。その結果、ト
ランジスタ２０のチャネル長を短くしても、トランジスタ２０のオフ電流をより小さく抑
えることができ、なおかつより大きなオン電流を確保することができる。
なお、図２、及び図１９に示すトランジスタ２０では、チャネル長方向において、導電膜
３０の端部が酸化物半導体膜２３と重なる位置に設けられているが、酸化物半導体膜２３
の端部が導電膜３０と重なる位置に設けられていてもよい。
また、電気的に接続された一対のゲート電極を有するトランジスタ２０の、具体的な構成
例を図２０に示す。図２０（Ａ）には、トランジスタ２０の上面図を示す。なお、図２０
（Ａ）では、トランジスタ２０のレイアウトを明確にするために、ゲート絶縁膜などの各
種の絶縁膜を省略している。また、図２０（Ａ）に示した上面図の、破線Ａ１－Ａ２にお
ける断面図を図２０（Ｂ）に示し、破線Ａ３－Ａ４における断面図を図２０（Ｃ）に示す
。
図２０に示すトランジスタ２０は、酸化物半導体膜２３が位置する領域内にて、導電膜３
０が導電膜２４及び導電膜２５と重なっていない点において、言い換えると、酸化物半導
体膜２３が位置する領域内にて、導電膜２４及び導電膜２５が位置する領域とは異なる領
域に、導電膜３０が位置する点において、図２に示すトランジスタ２０と構造が異なる。
また、電気的に接続された一対のゲート電極を有するトランジスタ２０の、具体的な構成
例を図２１に示す。図２１（Ａ）には、トランジスタ２０の上面図を示す。なお、図２１
（Ａ）では、トランジスタ２０のレイアウトを明確にするために、ゲート絶縁膜などの各
種の絶縁膜を省略している。また、図２１（Ａ）に示した上面図の、破線Ａ１－Ａ２にお
ける断面図を図２１（Ｂ）に示し、破線Ａ３－Ａ４における断面図を図２１（Ｃ）に示す
。
図２１に示すトランジスタ２０は、酸化物半導体膜２３が位置する領域内にて、導電膜３
０が、導電膜２４と重なり、導電膜２５と重なっていない点において、図２に示すトラン
ジスタ２０と構造が異なる。言い換えると、酸化物半導体膜２３が位置する領域内にて、
導電膜２４が位置する領域の一部に導電膜３０が位置し、なおかつ、酸化物半導体膜２３
が位置する領域内にて、導電膜２５が位置する領域とは異なる領域に、導電膜３０が位置
する点において、図２に示すトランジスタ２０と構造が異なる。
また、電気的に接続された一対のゲート電極を有するトランジスタ２０の、具体的な構成
例を図２４に示す。図２４（Ａ）には、トランジスタ２０の上面図を示す。なお、図２４
（Ａ）では、トランジスタ２０のレイアウトを明確にするために、ゲート絶縁膜などの各
種の絶縁膜を省略している。また、図２４（Ａ）に示した上面図の、破線Ａ１－Ａ２にお
ける断面図を図２４（Ｂ）に示し、破線Ａ３－Ａ４における断面図を図２４（Ｃ）に示す
。
図２４に示すトランジスタ２０は、導電膜２１と導電膜３０とが、導電膜３４を介して電
気的に接続されている点において、図２に示すトランジスタ２０と構造が異なる。具体的
に、導電膜３４は絶縁膜２２上に形成されており、絶縁膜２２に形成された開口部３２ａ
において導電膜２１と接している。また、導電膜３０は、絶縁膜２６乃至絶縁膜２９に形
成された開口部３２ｂにおいて導電膜３４と接している。
図２０、図２１、及び図２４に示すトランジスタ２０も、図１９に示すトランジスタと同
様に、絶縁膜２６及び絶縁膜２７が部分的に除去されていてもよい。
また、図２、図１９、図２０、及び図２１に示すトランジスタ２０では、酸化物半導体膜
２３は、単膜の酸化物半導体膜で構成されているとは限らず、積層された複数の酸化物半
導体膜で構成されていても良い。図２３（Ａ）では、酸化物半導体膜２３が、３層の積層
された酸化物半導体膜で構成されている場合を、例示している。具体的に、図２３（Ａ）
に示すトランジスタ２０では、酸化物半導体膜２３として、酸化物半導体膜２３ａ乃至酸
化物半導体膜２３ｃが、絶縁膜２２側から順に積層されている。
そして、酸化物半導体膜２３ａ及び酸化物半導体膜２３ｃは、酸化物半導体膜２３ｂを構
成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸
化物半導体膜２３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０
．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真
空準位に近い酸化物膜である。さらに、酸化物半導体膜２３ｂは、少なくともインジウム
を含むと、キャリア移動度が高くなるため好ましい。
なお酸化物半導体膜２３ｃは、図２３（Ｂ）に示すように、導電膜２４及び導電膜２５の
上層で絶縁膜２２と重畳させて設ける構成としてもよい。
次いで、半導体膜を間に挟んで重なり合う一対のゲート電極を有するトランジスタの、回
路記号を図２２（Ａ）に示す。図２２（Ａ）に示す回路記号では、一対のゲート電極をＦ
Ｇ、ＢＧで示し、ソース電極をＳ、ドレイン電極をＤで示している。図２２（Ａ）に示す
回路記号では、ゲート電極として機能する導電膜３０と、ソース電極またはドレイン電極
として機能する導電膜２４及び導電膜２５の位置関係には、限定がない。
図２２（Ｂ１）に、ソース電極またはドレイン電極として機能する導電膜２４及び導電膜
２５が、酸化物半導体膜２３上において、ゲート電極として機能する導電膜３０と部分的
に重なっているトランジスタ２０の、回路記号を示す。図２２（Ｂ１）に示す回路記号で
は、図２２（Ａ）に示す回路記号と同様に、一対のゲート電極をＦＧ、ＢＧで示し、ソー
ス電極をＳ、ドレイン電極をＤで示している。
図２２（Ｂ２）に、図２２（Ｂ１）に示す回路記号に対応した、トランジスタ２０の断面
図を一例として示す。図２２（Ｂ２）に示すトランジスタ２０は、チャネル長方向におい
て、導電膜２４の端部と導電膜２５の端部の距離Ｗｓｄが、導電膜３０の端部間の距離Ｗ
ｂｇに比べて短い。そして、チャネル長方向における断面図では、導電膜３０の一対の端
部が、導電膜２４及び導電膜２５と重なっている。
また、図２２（Ｃ１）に、ソース電極またはドレイン電極として機能する導電膜２４及び
導電膜２５が、酸化物半導体膜２３上において、ゲート電極として機能する導電膜３０と
重なっていないトランジスタ２０の、回路記号を示す。図２２（Ｃ１）に示す回路記号で
は、図２２（Ａ）に示す回路記号と同様に、一対のゲート電極をＦＧ、ＢＧで示し、ソー
ス電極をＳ、ドレイン電極をＤで示している。
図２２（Ｃ２）に、図２２（Ｃ１）に示す回路記号に対応した、トランジスタ２０の断面
図を一例として示す。図２２（Ｃ２）に示すトランジスタ２０は、チャネル長方向におい
て、導電膜２４の端部と導電膜２５の端部の距離Ｗｓｄが、導電膜３０の端部間の距離Ｗ
ｂｇに比べて長い。そして、チャネル長方向における断面図では、導電膜３０の一対の端
部が、導電膜２４及び導電膜２５と重なってない。
本明細書に添付された図面では、図２２（Ａ）に示す回路記号が、図２２（Ｂ１）の回路
記号で表される構造のトランジスタ２０と、図２２（Ｃ１）の回路記号で表される構造の
トランジスタ２０とを、含むものとする。
〈トランジスタの電気的特性の測定〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタに光を照射したときの
、トランジスタの電気的特性を測定した結果について述べる。
まず、測定に用いたトランジスタの構造について説明する。測定には、ゲート電極を一つ
有する第１トランジスタと、半導体膜を間に挟んで重なり合う一対のゲート電極を有する
第２トランジスタとを用いた。
第１トランジスタは、絶縁表面上に、膜厚２００ｎｍのタングステン膜を用いたゲート電
極と、上記ゲート電極上において、膜厚４００ｎｍの窒化珪素膜と膜厚５０ｎｍの酸化窒
化珪素膜とが順に積層されたゲート絶縁膜とを有していた。さらに、第１トランジスタは
、ゲート絶縁膜上においてゲート電極と重なる位置に、膜厚３５ｎｍのＩｎ－Ｇａ－Ｚｎ
系酸化物半導体膜を有していた。また、第１トランジスタは、酸化物半導体膜上に、膜厚
が５０ｎｍのタングステン膜と、膜厚が４００ｎｍのアルミニウム膜と、膜厚が２００ｎ
ｍのチタン膜とが順に積層されたソース電極及びドレイン電極を有していた。また、酸化
物半導体膜及びソース電極及びドレイン電極上には、膜厚が５０ｎｍの酸化窒化珪素膜と
、膜厚が４００ｎｍの酸化窒化珪素膜と、膜厚１００ｎｍの窒化珪素膜が、順に積層され
るように設けられていた。
第２トランジスタは、窒化珪素膜上に、膜厚１００ｎｍの、酸化珪素を添加したインジウ
ム錫酸化物膜を用いたゲート電極をさらに有する点においてのみ、第１トランジスタと構
成が異なっていた。そして、第２トランジスタでは、タングステン膜を用いたゲート電極
と、酸化珪素を添加したインジウム錫酸化物膜を用いたゲート電極とは、電気的に接続さ
れていた。
なお、第１トランジスタ及び第２トランジスタにおいて、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導
体膜は、Ｉｎ、Ｇａ、Ｚｎの組成（原子数比）が１：１：１であるターゲットを用い、ス
パッタリング法により形成された。また、第１トランジスタ及び第２トランジスタにおい
て、膜厚が５０ｎｍの酸化窒化珪素膜は、流量２０ｓｃｃｍのシラン及び流量３０００ｓ
ｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃
とし、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗ（電力密度２．５×１０－２Ｗ／
ｃｍ２）の高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、形成された。
また、第１トランジスタ及び第２トランジスタにおいて、膜厚が４００ｎｍの酸化窒化珪
素膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガ
スとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周
波電源を用いて１５００Ｗ（電力密度２．５×１０－１Ｗ／ｃｍ２）の高周波電力を平行
平板電極に供給したプラズマＣＶＤ法により、形成された。また、第１トランジスタ及び
第２トランジスタにおいて、膜厚１００ｎｍの窒化珪素膜は、流量５０ｓｃｃｍのシラン
と、流量５０００ｓｃｃｍの窒素と、流量１００ｓｃｃｍのアンモニアとを原料ガスとし
、処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源
を用いて１０００Ｗ（電力密度１．６×１０－１Ｗ／ｃｍ２）の高周波電力を平行平板電
極に供給したプラズマＣＶＤ法により、形成された。
また、第１トランジスタ及び第２トランジスタは、チャネル長Ｌが６μｍ、チャネル幅Ｗ
が５０μｍであった。
そして、第１トランジスタ及び第２トランジスタの電気的特性の測定は、ストレス印加工
程前のドレイン電流の測定（測定１）、ストレス印加工程後のドレイン電流の測定（測定
２）の順序で行われた。ストレス印加工程では、暗室内の光の照射が行われない環境下に
おいて、基板温度が６０℃、ゲート電圧Ｖｇが－３０Ｖである状態を１時間保った。具体
的に、測定１及び測定２におけるドレイン電流の測定は、暗室内の光の照射が行われない
環境下において、基板温度６０℃として行った。また、測定時は、ゲート電圧Ｖｇを－１
５Ｖと３０Ｖの間において０．２５Ｖずつ変化させ、ソース電極とドレイン電極間の電圧
Ｖｄｓは０．１Ｖまたは１０Ｖとした。
図１７（Ａ）に、測定によって得られた、第１トランジスタのゲート電圧Ｖｇとドレイン
電流Ｉｄの関係を示す。さらに、電圧Ｖｄｓが１０Ｖの場合において、計算により得られ
た電界効果移動度μＦＥも、併せて示す。また、図１７（Ｂ）に、測定によって得られた
、第２トランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄの関係を示す。さらに、電圧Ｖ
ｄｓが１０Ｖの場合において、計算により得られた電界効果移動度μＦＥも、併せて示す
。図１７（Ａ）及び図１７（Ｂ）から、第２トランジスタの方が第１トランジスタよりも
、ドレイン電流Ｉｄと電界効果移動度μＦＥが大きいことが分かった。
そして、下記の表１に、測定によって得られた第１トランジスタ（Ｓｉｎｇｌｅ Ｇａｔ
ｅ）と、第２トランジスタ（Ｄｕａｌ Ｇａｔｅ）の閾値電圧（Ｖｔｈ）と、シフト値（
Ｓｈｉｆｔ）とを示す。なお、シフト値とは、ドレイン電流が立ち上がるときのゲート電
圧の値と定義する。具体的には、リニアスケールのゲート電圧に対するＬｏｇスケールの
ドレイン電流の関係を示す片対数グラフにおいて、ドレイン電流の傾きの変化が最も急峻
となる接線と、１ｅ－１２［Ａ］のドレイン電流に対応する目盛線と、が交差する点にお
ける電圧と定義している。シフト値は、電圧Ｖｄｓが１０Ｖであるときの値を用いた。
Figure 0007076601000001
表１に示すように、第１トランジスタでは、ストレス印加工程により、閾値電圧が－４．
４８Ｖ、シフト値が－６．８０Ｖシフトしたことが分かった。また、第２トランジスタで
は、ストレス印加工程により、閾値電圧が０．２７Ｖ、シフト値が０．２５Ｖシフトした
ことが分かった。したがって、第２トランジスタの方が第１トランジスタよりも、閾値電
圧及びシフト値のマイナス方向へのシフトが抑えられることが分かった。
従って、上記測定により、半導体膜を間に挟んで位置する一対のゲート電極を設けること
で、トランジスタの閾値電圧がマイナス方向へシフトするのを抑えられることが分かった
。また、一対のゲート電極に同じ電位を与えることで、ドレイン電流の増加を実現できる
ことが分かった。
〈Ｄｕａｌ Ｇａｔｅ駆動におけるチャネルエッチ型のトランジスタ及びチャネル保護型
のトランジスタの比較〉
ここで、チャネルエッチ型のトランジスタ及びチャネル保護型のトランジスタ、それぞれ
の電界効果移動度及びオン電流について比較する。なお、ここでは、酸化物半導体膜を挟
んで対向するゲート電極が接続され、同電位であるＤｕａｌ Ｇａｔｅ駆動のトランジス
タの電界効果移動度（μＦＥ）及びオン電流（Ｉｏｎ）について、比較する。
チャネルエッチ型のトランジスタ及びチャネル保護型のトランジスタの電気的特性につい
て計算した。図２９（Ａ）に、計算で用いたチャネル保護型のトランジスタの構造を示す
。なお、計算にはデバイスシミュレーションソフト Ａｔｌａｓ（Ｓｉｌｖａｃｏ社製）
を用いた。
チャネル保護型のトランジスタは、ゲート電極ＧＥ＿１上にゲート絶縁膜ＧＩ＿１が形成
され、ゲート絶縁膜ＧＩ＿１上に酸化物半導体膜ＯＳが形成される。ゲート絶縁膜ＧＩ＿
１及び酸化物半導体膜ＯＳ上にソース電極Ｓ及びドレイン電極Ｄが形成される。なお、ソ
ース電極Ｓ及びドレイン電極Ｄの端部と酸化物半導体膜ＯＳの間にはチャネル保護膜ＣＳ
が形成される。酸化物半導体膜ＯＳ、ソース電極Ｓ及びドレイン電極Ｄ、並びにチャネル
保護膜ＣＳ上にゲート絶縁膜ＧＩ＿２が形成される。ゲート絶縁膜ＧＩ＿２上にゲート電
極ＧＥ＿２が形成される。また、ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２は、ゲート
絶縁膜ＧＩ＿１及びゲート絶縁膜ＧＩ＿２に形成される開口部（図示しない。）において
、接続する。
チャネルエッチ型のトランジスタは、チャネル保護膜ＣＳが設けられず、ソース電極Ｓ及
びドレイン電極Ｄの端部が、酸化物半導体膜ＯＳに接する構造である。
計算に用いた条件を表２に示す。
Figure 0007076601000002
図２９（Ａ）は、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタを示すが、比較例として、ゲー
ト電極ＧＥ＿２を有さない、Ｓｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタに関しても、Ｄ
ｕａｌ Ｇａｔｅ駆動のトランジスタと同様の計算を行った。
チャネル保護型のトランジスタにおいて、チャネル保護膜ＣＳを介して、酸化物半導体膜
ＯＳとソース電極Ｓまたはドレイン電極Ｄとが重畳する領域の長さをＳｏｖとする。また
、ソース電極Ｓ及びドレイン電極Ｄにおいて、チャネル保護膜ＣＳを介して酸化物半導体
膜ＯＳと重畳する領域をＳｏｖ領域とする。Ｓｏｖと電界効果移動度との関係を計算した
結果を図２９（Ｂ）に示し、Ｓｏｖとオン電流との関係を計算した結果を図２９（Ｃ）に
示す。
また、チャネルエッチ型のトランジスタにおいては、Ｓｏｖを０μｍとして、電界効果移
動度及びオン電流を計算した。また、計算結果をそれぞれ図２９（Ｂ）及び図２９（Ｃ）
に示す。
なお、図２９（Ｂ）は、ドレイン電圧Ｖｄを１Ｖとしたときの結果である。また、図２９
（Ｃ）は、ドレイン電圧Ｖｄを１Ｖ、ゲート電圧Ｖｇを１０Ｖとしたときの結果である。
図２９（Ｂ）に示すように、チャネルエッチ型のトランジスタ（Ｓｏｖが０μｍ）では、
Ｓｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタと比較して、Ｄｕａｌ Ｇａｔｅ駆動のトラ
ンジスタの電界効果移動度は約２倍になっている。一方、チャネル保護型のトランジスタ
では、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタの電界効果移動度は、Ｓｏｖの長さが大き
くなるに従って減少している。
また、図２９（Ｃ）に示すように、チャネルエッチ型のトランジスタ（Ｓｏｖが０μｍ）
では、Ｓｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタと比較して、Ｄｕａｌ Ｇａｔｅ駆動
のトランジスタのオン電流は約２倍になっている。一方、チャネル保護型のトランジスタ
では、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタのオン電流は、Ｓｏｖの長さが大きくなる
に従って減少している。
チャネル保護型のトランジスタでは、ソース電極Ｓ及びドレイン電極ＤにおけるＳｏｖ領
域がゲート電極ＧＥ＿２の電界を遮蔽する。このため、酸化物半導体膜ＯＳにおいて、ゲ
ート電極ＧＥ＿２の電圧によりキャリア密度を制御ができない領域が広がる。この結果、
Ｓｏｖの長さが大きくなるにつれ、電界効果移動度が低減し、オン電流が小さくなると考
えられる。以上のことから、チャネル保護型のトランジスタと比較して、チャネルエッチ
型のトランジスタの方が、Ｄｕａｌ Ｇａｔｅ駆動における電界効果移動度の上昇効果及
び電流増幅効果が有効である。
〈Ｄｕａｌ Ｇａｔｅ駆動による電流駆動力の向上について〉
酸化物半導体膜を挟んで対向するゲート電極が接続し、同電位であるＤｕａｌ Ｇａｔｅ
駆動のトランジスタにおいて、チャネル長Ｌを小さくすることにより、電流駆動力が向上
することについて説明する。
〈〈理想的なモデルにおける飽和移動度について〉〉
はじめに、界面準位や界面散乱などの効果を考慮しない、理想的なモデルについてシミュ
レーションで検討を行った。図３０に、計算で用いたトランジスタのモデルを示す。なお
、計算にはデバイスシミュレーションソフト Ａｔｌａｓ（Ｓｉｌｖａｃｏ社製）を用い
た。
図３０に示すトランジスタは、ゲート電極ＧＥ＿１上にゲート絶縁膜ＧＩ＿１が形成され
、ゲート絶縁膜ＧＩ＿１上に酸化物半導体膜ＯＳが形成される。ゲート絶縁膜ＧＩ＿１及
び酸化物半導体膜ＯＳ上にソース電極Ｓ及びドレイン電極Ｄが形成される。酸化物半導体
膜ＯＳ、ソース電極Ｓ及びドレイン電極Ｄ上にゲート絶縁膜ＧＩ＿２が形成される。ゲー
ト絶縁膜ＧＩ＿２上にゲート電極ＧＥ＿２が形成される。また、ゲート電極ＧＥ＿１及び
ゲート電極ＧＥ＿２は、ゲート絶縁膜ＧＩ＿１及びゲート絶縁膜ＧＩ＿２に形成される開
口部（図示しない。）において、接続する。
計算に用いた条件を表３に示す。
Figure 0007076601000003
ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２は接続されているため、常に等電位である。
また、当該モデルは二次元シミュレーションを用いているため、チャネル幅方向の効果に
ついては考慮されない。また、ドレイン電圧（Ｖｄ）が１０ＶのときのＶｇ－Ｉｄ特性の
値を数式１に代入することよって飽和移動度μＦＥを算出した。なお、ここでは、飽和領
域の電界効果移動度を飽和移動度として説明する。計算によって得られる飽和移動度の最
大値は、飽和領域（ゲート電圧（Ｖｇ）＜ドレイン電圧（Ｖｄ）＋しきい値電圧（Ｖｔｈ
））における電流駆動力の指標であって、酸化物半導体膜の物性値としての移動度の近似
値とは異なる。
Figure 0007076601000004
なお、数式１において、Ｗはトランジスタのチャネル幅であり、ＣＢｏｔｔｏｍは、ゲー
ト電極ＧＥ＿１及び酸化物半導体膜ＯＳの間の単位面積あたりの容量値である。Ｄｕａｌ
Ｇａｔｅ駆動のトランジスタの場合はさらにゲート電極ＧＥ＿２と酸化物半導体膜ＯＳ
との間にも容量が形成されるが、飽和移動度を電流駆動能力を比べる指標として用いるた
めに、Ｄｕａｌ Ｇａｔｅ駆動トランジスタにおけるゲート電極ＧＥ＿２側の容量は省略
し、Ｄｕａｌ Ｇａｔｅ駆動トランジスタもＳｉｎｇｌｅ Ｇａｔｅ駆動トランジスタと
同じ数式１を用いている。
Ｄｕａｌ Ｇａｔｅ駆動のトランジスタの計算結果を図３１（Ａ）に示し、ゲート電極Ｇ
Ｅ＿２を有さないＳｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタの計算結果を図３１（Ｂ）
に示す。
図３１より、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタ、及びＳｉｎｇｌｅ Ｇａｔｅ駆動
のトランジスタそれぞれにおいて、鋭いピークを有する飽和移動度が得られた。また、Ｌ
長が短いほど飽和移動度のピーク値が高くなっている。
ここで、チャネル長Ｌが短くなるにつれ飽和移動度が向上しているが、これがトランジス
タの電流駆動力の向上に相当するかについて、以下に説明する。
理想的なモデルのシミュレーションから得られた結果において、ゲート電圧がＶｇ＝Ｖｔ
ｈ＋５のときとＶｇ＝Ｖｔｈ＋１０のときにおける、オン電流をＬ長に対してプロットし
たグラフを図３２に示す。図３２の上段は、オン電流を示し、図３２の下段は、オン電流
×チャネル長を示す。なお、図３２では、左欄はドレイン電圧（Ｖｄ）が１Ｖのときの計
算結果であり、右欄はドレイン電圧（Ｖｄ）が１０Ｖのときの計算結果を示す。
図３２に示すオン電流は、チャネル長（Ｌ）に反比例している。これは、オン電流はチャ
ネル長（Ｌ）に反比例するためである。
オン電流が完全にチャネル長に反比例するのであれば、オン電流×チャネル長の値は、チ
ャネル長に依存せず一定値となる。図３２において、ドレイン電圧（Ｖｄ）が１Ｖの場合
は、オン電流×チャネル長の値は、チャネル長（Ｌ）に対して一定値となっている。一方
、ドレイン電圧（Ｖｄ）が１０Ｖの場合は、チャネル長（Ｌ）が短くなるにつれ、オン電
流×チャネル長の値が増加している。これは、ドレイン電圧（Ｖｄ）が１０Ｖの場合は、
実効チャネル長（後述において説明する）が、図３０において定められるチャネル長（ソ
ース電極Ｓとドレイン電極Ｄの間の距離）よりも短くなっていることを表している。
〈〈バルク電流の理論〉〉
以下、理想的なモデルのトランジスタの飽和移動度において、低いゲート電圧でピークが
生じる原因について説明する。
図３０に示すトランジスタにおいて、酸化物半導体膜ＯＳに含まれる電子密度は、酸化物
半導体膜ＯＳの膜厚方向に一定の値ｎ０（ｙ）で表されると仮定する。ｙは酸化物半導体
膜ＯＳ内のチャネル長方向の任意の位置を表している。酸化物半導体膜ＯＳの膜厚方向に
おけるポテンシャルφは数式２に示され、一定となる。ただし、ゲート電極ＧＥ＿１のゲ
ート電圧Ｖｇ＿１及びゲート電極ＧＥ＿２のゲート電圧Ｖｇ＿２が同電位であり、ゲート
電極ＧＥ＿１側及びゲート電極ＧＥ＿２側におけるフラットバンド電圧を共に、フラット
バンド電圧ＶＦＢと仮定する。
Figure 0007076601000005
このとき、蓄積型である酸化物半導体膜を有するトランジスタにおいて、ドレイン電流Ｉ
ｄは、数式３に示すようなバルク電流Ｉｂｕｌｋのみで近似的に与えられる。
Figure 0007076601000006
なお、数式３において、ｔは酸化物半導体膜の膜厚、μは酸化物半導体膜の電子移動度、
ｋＢはボルツマン定数、Ｔは絶対温度、Ｌｅｆｆは実効チャネル長である。なお、ここで
は、チャネル長はソース電極及びドレイン電極の間隔のことであり、実効チャネル長とは
、酸化物半導体膜において、ソース電極下から広がるｎ領域と、ドレイン電極下から広が
るｎ領域の間の距離を表す。特に、チャネル長が短い場合あるいはドレイン電圧が高い場
合、実効チャネル長はチャネル長よりも短くなる。
なお、ｎ０（０）は上述の実効チャネル長で定められる領域のソース電極側端部における
電子密度であり、数式４で表させる。また、ｎ０（Ｌｅｆｆ）は、上述の実効チャネル長
で定められる領域のドレイン電極側端部における電子密度であり、数式５で表される。な
お、数式４及び数式５において、ＮＤは酸化物半導体膜のチャネル領域のドナー密度であ
り、ｑは素電荷である。
Figure 0007076601000007
Figure 0007076601000008
Ｖｄ＞Ｖｇ－Ｖｔｈ、且つＶｇ＞Ｖｔｈの飽和領域の場合、ドレイン電圧ＶｄはＶｇ－Ｖ
ｔｈに置き換えられるので、数式３は数式６となる。
Figure 0007076601000009
数式６で得られるドレイン電流Ｉｄに対して、飽和移動度μＦＥ ｓａｔを計算すると数式
７となる。
Figure 0007076601000010
数式７において、ＶｇをＶｔｈとすると、分母が０になり、飽和移動度μＦＥ ｓａｔは無
限大に発散する。この性質が、図３１に示されるような飽和移動度における、低いゲート
電圧Ｖｇでのピークの原因である。すなわち、酸化物半導体膜ＯＳの内部を流れるバルク
電流がドレイン電流の主要因であればあるほど、図３１のチャネル長が２μｍのときの飽
和移動度のように、よりはっきりとしたピークが表れる。
また、飽和移動度が大きくなる他の要因の一つとして、実効チャネル長Ｌｅｆｆがチャネ
ル長Ｌに比べて短くなることが考えられる。例えば、酸化物半導体膜ＯＳにおいて、ソー
ス電極Ｓ及びドレイン電極Ｄと接する領域近傍において、ｎ領域が広がることにより、実
効チャネル長Ｌｅｆｆがチャネル長Ｌより短くなる。この影響は、数式７に示す飽和移動
度μＦＥ ｓａｔのＬ／Ｌｅｆｆに対する比例関係からも明らかである。
〈〈酸化物半導体膜ＯＳ中の電流密度〉〉
バルク電流が飽和移動度に影響することは、蓄積型のデバイスである酸化物半導体膜を有
するトランジスタに特有の現象であり、半導体膜としてシリコン膜を有するトランジスタ
のような、反転型のデバイスではバルク電流の影響が少ない。
次に、デバイスシミュレーションによって得られた、電流密度分布をプロットしたグラフ
を図３３に示す。図３３（Ａ）は、ドレイン電圧を１０Ｖとして計算で得られたＶｇ－Ｉ
ｄ特性を示し、図３３（Ｂ）及び図３３（Ｃ）は、酸化物半導体膜のＡ１－Ａ２の断面方
向の電流密度分布を示す。図３３（Ｂ）は飽和領域（Ｖｇ＝０．５Ｖ）、図３３（Ｃ）は
線形領域（Ｖｇ＝１５Ｖ）における電流密度分布を示す。なお、計算に用いたトランジス
タのチャネル長Ｌ／チャネル幅Ｗは２μｍ／５０μｍであり、ドレイン電圧Ｖｄを１０Ｖ
とした。
図３３（Ｂ）より、飽和領域（低いゲート電圧Ｖｇ）では、酸化物半導体膜ＯＳ中にほぼ
一様に電流密度が分布している。一方で、図３３（Ｃ）に示すように、線形領域（高いゲ
ート電圧Ｖｇ）では、酸化物半導体膜ＯＳの表面付近を流れる電流が支配的になっている
。図３３（Ｂ）に示すように飽和領域では、酸化物半導体膜ＯＳ中において電流密度がほ
ぼ一様に分布していることから、飽和移動度にピークが生じている原因の一つは、バルク
電流であることが分かる。
一方、デバイスシミュレーションによって得られた反転型デバイスの半導体膜の電流密度
分布を図３４に示す。図３４は、図３０に示すトランジスタの酸化物半導体膜ＯＳを、ｎ
－ｐ－ｎ接合を含む半導体膜（シリコン）に置き換えた場合の計算結果である。半導体膜
のチャネル領域には、１×１７／ｃｍ３の密度をもつアクセプタ型不純物を仮定した。
図３４（Ａ）は、ドレイン電圧を１０Ｖとして計算で得られたＶｇ－Ｉｄ特性を示し、図
３４（Ｂ）及び図３４（Ｃ）は、図３０に示す半導体膜のＡ１－Ａ２の断面方向の電流密
度分布を示す。図３４（Ｂ）は飽和領域（Ｖｇ＝０．５Ｖ）、図３４（Ｃ）は線形領域（
Ｖｇ＝１５Ｖ）における電流密度分布である。なお、計算に用いたトランジスタのチャネ
ル長Ｌ／チャネル幅Ｗは２μｍ／５０μｍであり、ドレイン電圧Ｖｄを１０Ｖとした。
蓄積型デバイスである酸化物半導体膜を有するトランジスタと異なり、反転型デバイスで
ある半導体膜を有するトランジスタは、図３４（Ｂ）に示すように、しきい値電圧近傍に
おいても、半導体膜の表面を流れる電流が多くなっており、バルク電流の寄与は蓄積型デ
バイスと比べると小さい。
以上のことから、蓄積型デバイスである酸化物半導体膜を有するトランジスタにおいて、
理想的なモデルでは、バルク電流によって飽和移動度に鋭いピークが生じることが分かる
。
なお、チャネル長Ｌが短くなるほど、バルク電流によって生じた飽和移動度のピーク値が
高くなる原因として、酸化物半導体膜ＯＳにおいて、ソース電極Ｓ及びドレイン電極Ｄと
接する領域近傍において、ｎ領域が広がることにより、実効チャネル長Ｌｅｆｆがチャネ
ル長Ｌより短くなることが考えられる。また、チャネル長Ｌが小さいと、ソース電極Ｓ及
びドレイン電極Ｄの影響で酸化物半導体膜ＯＳの伝導帯下端のエネルギー（Ｅｃ）が低く
なり、伝導帯下端のエネルギーとフェルミエネルギーが近づく現象（ＣＢＬ効果（Ｃｏｎ
ｄｕｃｔｉｏｎ ｂａｎｄ ｌｏｗｅｒｉｎｇ ｅｆｆｅｃｔ））により、実効チャネル
長Ｌｅｆｆがチャネル長Ｌより短くなることが考えられる。飽和移動度は、数式７に示し
たように、実効チャネル長Ｌｅｆｆが小さくなることで、Ｌ／Ｌｅｆｆに比例して大きく
なる。この効果は、チャネル長Ｌが小さいほど顕著に生じるので、チャネル長Ｌが小さい
ほど飽和移動度が向上していると考えられる。
〈〈浅い電子トラップ準位を仮定したモデル〉〉
次に、実際のトランジスタの飽和移動度に近似させるために、理想的なモデルのトランジ
スタにおいて、ゲート絶縁膜ＧＩ＿１及び酸化物半導体膜ＯＳの界面に、電子をトラップ
すると負に帯電するアクセプタ型の準位、即ち浅い電子トラップ準位を仮定して計算した
結果を図３５に示す。
図３５（Ａ）に、ゲート絶縁膜ＧＩ＿１及び酸化物半導体膜ＯＳの界面に仮定した電子ト
ラップ準位のＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）を示す。
次に、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタ及びＳｉｎｇｌｅ Ｇａｔｅ駆動のトラン
ジスタそれぞれの飽和移動度を計算した。Ｄｕａｌ Ｇａｔｅ駆動のトランジスタの計算
結果を図３５（Ｂ）に示し、Ｓｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタの計算結果を図
３５（Ｃ）に示す。
図３５（Ｂ）及び図３５（Ｃ）より、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタ及びＳｉｎ
ｇｌｅ Ｇａｔｅ駆動のトランジスタの飽和移動度において、理想的なモデルで得られた
ような鋭いピークが現れなかった。また、図３５（Ｃ）より、Ｓｉｎｇｌｅ Ｇａｔｅ駆
動のトランジスタでは、チャネル長Ｌにあまり依存せず、飽和移動度のピーク値はおよそ
５前後であった。一方、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタでは、チャネル長Ｌが小
さくなるほど、飽和移動度のピーク値が高くなり、その値は１５乃至２０弱となった。こ
の結果は、後述する実施例の結果と同じ傾向である。
このことから、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタにおいて、チャネル長Ｌを小さく
する程、飽和移動度が上昇することが分かる。
〈半導体表示装置の構成例〉
次いで、本発明の一態様にかかる半導体表示装置の構成例について説明する。
図６（Ａ）に示す半導体表示装置７０には、画素部７１に、複数の画素５５と、画素５５
を行毎に選択するための、配線ＧＬ１乃至配線ＧＬｙ（ｙは自然数）で示される配線ＧＬ
と、選択された画素５５に画像信号を供給するための、配線ＳＬ１乃至配線ＳＬｘ（ｘは
自然数）で示される配線ＳＬとが、設けられている。配線ＧＬへの信号の入力は、駆動回
路７２により制御されている。配線ＳＬへの画像信号の入力は、駆動回路７３により制御
されている。複数の画素５５は、配線ＧＬの少なくとも一つと、配線ＳＬの少なくとも一
つとに、それぞれ接続されている。
なお、画素部７１に設けられる配線の種類及びその数は、画素５５の構成、数及び配置に
よって決めることができる。具体的に、図６（Ａ）に示す画素部７１の場合、ｘ列×ｙ行
の画素５５がマトリクス状に配置されており、配線ＳＬ１乃至配線ＳＬｘ、配線ＧＬ１乃
至配線ＧＬｙが、画素部７１内に配置されている場合を例示している。
なお、図６（Ａ）では、駆動回路７２及び駆動回路７３が、画素部７１とともに一の基板
上に形成されている場合を例示しているが、駆動回路７２及び駆動回路７３は、画素部７
１と異なる基板上に形成されていても良い。
また、図６（Ｂ）に、画素５５の構成を一例として示す。各画素５５は、液晶素子６０と
、当該液晶素子６０への画像信号の供給を制御するトランジスタ５６と、液晶素子６０の
画素電極と共通電極間の電圧を保持するための容量素子５７とを有する。液晶素子６０は
、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含ん
だ液晶層と、を有している。
トランジスタ５６は、液晶素子６０の画素電極に、配線ＳＬの電位を与えるか否かを制御
する。液晶素子６０の共通電極には、所定の電位が与えられている。
以下、トランジスタ５６と液晶素子６０の具体的な接続構成について説明する。図６（Ｂ
）では、トランジスタ５６のゲートが、配線ＧＬ１から配線ＧＬｙのいずれか１つに接続
されている。トランジスタ５６のソース及びドレインの一方は、配線ＳＬ１から配線ＳＬ
ｘのいずれか１つに接続され、トランジスタ５６のソース及びドレインの他方は、液晶素
子６０の画素電極に接続されている。
液晶素子６０では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶層に含
まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子６０は、画素電極
に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示する
ことができる。そして、画素部７１が有する複数の画素５５のそれぞれにおいて、液晶素
子６０の階調が画像情報を有する画像信号に従って調整されることで、画素部７１に画像
が表示される。
図６（Ｂ）では、画素５５において、画像信号の画素５５への入力を制御するスイッチと
して、一のトランジスタ５６を用いる場合を例示している。しかし、一のスイッチとして
機能する、複数のトランジスタを、画素５５に用いていても良い。
本発明の一態様では、オフ電流が著しく小さいトランジスタ５６を、画像信号の画素５５
への入力を制御するスイッチとして用いるのが好ましい。トランジスタ５６のオフ電流が
小さいと、トランジスタ５６を介して電荷がリークするのを防ぐことができる。よって、
液晶素子６０及び容量素子５７に与えられた画像信号の電位をより確実に保持することが
できるので、１フレーム期間内において電荷のリークにより液晶素子６０の透過率が変化
するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、トラン
ジスタ５６のオフ電流が小さい場合、トランジスタ５６を介して電荷がリークするのを防
ぐことができるため、静止画を表示する期間において、駆動回路７２及び駆動回路７３へ
の電源電位または信号の供給を停止しても良い。上記構成により、画素部７１への画像信
号の書き込み回数を少なくし、半導体表示装置の消費電力を低減させることができる。
例えば、酸化物半導体を半導体膜に含むトランジスタはオフ電流が著しく小さいため、当
該をトランジスタ５６として用いるのが適している。
また、図６（Ｂ）では、トランジスタ５６が、半導体膜を間に挟んで重なり合った、一対
のゲート電極を有する場合を例示している。当該一対のゲート電極は電気的に接続されて
いる。本発明の一態様では、上記構成により、トランジスタ５６のオン電流を大きくし、
なおかつトランジスタ５６の信頼性を高めることができる。
次いで、図６（Ｃ）に、画素５５の別の一例を示す。画素５５は、画素５５への画像信号
の入力を制御するトランジスタ９５と、発光素子９８と、画像信号に従って発光素子９８
に供給する電流値を制御するトランジスタ９６と、画像信号の電位を保持するための容量
素子９７と、を有する。
発光素子９８は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏ
ｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧に
よって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、
アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設
けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む
発光層を少なくとも含んでいる。
なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子９８の閾値電圧以上になっ
たときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミ
ネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態
から基底状態に戻る際の発光（リン光）とが含まれる。
発光素子９８のアノードとカソードのいずれか一方は、画素５５に入力される画像信号に
従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が
制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子９８の共通
電極には、所定の電位が与えられており、発光素子９８の輝度は、画素電極と共通電極間
の電位差によって定まる。よって、発光素子９８は、画像信号の電位に従ってその輝度が
制御されることで、階調を表示することができる。そして、画素部が有する複数の画素５
５のそれぞれにおいて、発光素子９８の階調が画像情報を有する画像信号に従って調整さ
れることで、画素部７１に画像が表示される。
次いで、画素５５が有する、トランジスタ９５、トランジスタ９６、容量素子９７、発光
素子９８の接続構成について説明する。
トランジスタ９５は、ソースまたはドレインの一方が配線ＳＬに接続され、ソースまたは
ドレインの他方がトランジスタ９６のゲートに接続されている。トランジスタ９５のゲー
トは、配線ＧＬに接続されている。トランジスタ９６は、ソースまたはドレインの一方が
電源線ＶＬに接続され、ソースまたはドレインの他方が発光素子９８に接続されている。
具体的に、トランジスタ９６のソースまたはドレインの他方は、発光素子９８のアノード
とカソードのいずれか一方に接続されている。発光素子９８のアノードとカソードのいず
れか他方には、所定の電位が与えられる。
図６（Ｃ）では、トランジスタ９６が、半導体膜を間に挟んで重なり合った、一対のゲー
ト電極を有する場合を例示している。当該一対のゲート電極は電気的に接続されている。
本発明の一態様では、上記構成により、トランジスタ９６のオン電流を大きくし、なおか
つトランジスタ９６の信頼性を高めることができる。
〈画素の構成〉
次いで、図６（Ａ）に示した半導体表示装置７０の一つである液晶表示装置を例に挙げて
、画素５５の構成例について説明する。図４に、図２に示したトランジスタ２０と共に基
板３１上に形成された画素５５の上面図を、一例として示す。なお、図４では、画素５５
のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図４に示す画素
５５を有する素子基板を用いて形成された液晶表示装置の断面図を、図５に示す。図５に
示す液晶表示装置のうち、基板３１を含む素子基板は、図４の破線Ｂ１－Ｂ２における断
面図に相当する。
図４及び図５に示す画素５５は、トランジスタ５６と、容量素子５７とを有する。さらに
、図５に示す画素５５は、液晶素子６０を有する。
トランジスタ５６は、絶縁表面を有する基板３１上に、ゲート電極としての機能を有する
導電膜４０と、ゲート絶縁膜としての機能を有し、なおかつ導電膜４０上に位置する絶縁
膜２２と、絶縁膜２２上において導電膜４０と重なる酸化物半導体膜４１と、酸化物半導
体膜４１に電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電
膜４３及び導電膜４４とを有する。導電膜４０は、図６（Ｂ）に示す配線ＧＬとしての機
能を有する。また、導電膜４３は、図６（Ｂ）に示す配線ＳＬとしての機能を有する。
また、画素５５は、絶縁膜２２上に金属酸化物膜４２を有する。金属酸化物膜４２は、可
視光に対して透光性を有する導電膜である。そして、金属酸化物膜４２上には、金属酸化
物膜４２に電気的に接続された導電膜６１が設けられている、導電膜６１は、金属酸化物
膜４２に所定の電位を供給する配線としての機能を有する。
また、図５では、酸化物半導体膜４１、導電膜４３及び導電膜４４上と、金属酸化物膜４
２及び導電膜６１上とに、絶縁膜２６及び絶縁膜２７が、順に積層するように設けられて
いる。トランジスタ５６は、絶縁膜２６及び絶縁膜２７をその構成要素に含んでいても良
い。なお、図５では、順に積層された絶縁膜２６及び絶縁膜２７を例示しているが、絶縁
膜２６及び絶縁膜２７の代わりに、単層の絶縁膜が用いられていてもよいし、積層された
３層以上の絶縁膜が用いられていてもよい。
そして、絶縁膜２６及び絶縁膜２７は、金属酸化物膜４２と重なる位置に開口部５８を有
する。開口部５８は、酸化物半導体膜４１、導電膜４３及び導電膜４４とは異なる領域で
あって、なおかつ金属酸化物膜４２と重なる領域に設けられている。
また、図５では、絶縁膜２６及び絶縁膜２７上と、開口部５８における金属酸化物膜４２
上とに、窒化物絶縁膜２８と、絶縁膜２９とが、順に積層するように設けられている。
なお、絶縁膜２２上に酸化物半導体膜を形成し、当該酸化物半導体膜に接するように窒化
物絶縁膜２８を形成することで、上記酸化物半導体膜の導電性を高めることができる。そ
して、導電性の高まった酸化物半導体膜を、金属酸化物膜４２として用いることができる
。酸化物半導体膜の導電性が高まるのは、開口部５８の形成時、または、窒化物絶縁膜２
８の形成時に酸化物半導体膜中に酸素欠損が形成され、窒化物絶縁膜２８から拡散してき
た水素が当該酸素欠損に結合することでドナーが生成されるからだと考えられる。具体的
に、金属酸化物膜４２の抵抗率は、代表的には１×１０－３Ωｃｍ以上１×１０４Ωｃｍ
未満、さらに好ましくは、抵抗率が１×１０－３Ωｃｍ以上１×１０－１Ωｃｍ未満であ
るとよい。
金属酸化物膜４２は、酸化物半導体膜４１より水素濃度が高いことが好ましい。金属酸化
物膜４２において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍ
ａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０１９ａｔｏｍ
ｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×
１０２０ａｔｏｍｓ／ｃｍ３以上である。酸化物半導体膜４１において、二次イオン質量
分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、
より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａ
ｔｏｍｓ／ｃｍ３以下である。
窒化物絶縁膜２８として、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム
、窒化酸化アルミニウムなどを用いることができる。上述した材料を用いた窒化物絶縁膜
２８は、酸化シリコンや酸化アルミニウムなどの酸化物絶縁膜に比べて、外部からの不純
物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体膜４１に拡散する
のを防ぐことができる。
また、窒化物絶縁膜２８及び絶縁膜２９には、導電膜４４と重なる位置に開口部６２が設
けられている。そして、窒化物絶縁膜２８及び絶縁膜２９上には、可視光に対して透光性
を有し、画素電極としての機能を有する導電膜４５が設けられている。導電膜４５は、開
口部６２において、導電膜４４に電気的に接続されている。また、導電膜４５は、開口部
５８において金属酸化物膜４２と重なっている。導電膜４５と金属酸化物膜４２とが、窒
化物絶縁膜２８及び絶縁膜２９を間に挟んで重なる部分が、容量素子５７として機能する
。
容量素子５７は、一対の電極として機能する金属酸化物膜４２及び導電膜４５と、誘電体
膜として機能する窒化物絶縁膜２８及び絶縁膜２９とが、可視光に対して透光性を有して
いる。よって、容量素子５７は可視光に対して透光性を有することとなり、容量素子の可
視光に対する透光性が低い画素に比べて、画素５５の開口率を高めることができる。その
ため、高い画質を得るために必要な容量値を確保しつつ、パネル内における光の損失を小
さく抑えて、半導体装置の消費電力を低減させることができる。
なお、上述したように、絶縁膜２９は必ずしも設ける必要はないが、窒化物絶縁膜２８よ
りも比誘電率の低い絶縁物を用いた絶縁膜２９を窒化物絶縁膜２８と共に誘電体膜として
用いることで、容量素子５７の誘電体膜の誘電率を、窒化物絶縁膜２８の膜厚を大きくす
ることなく所望の値に調整することができる。
導電膜４５上には、配向膜５２が設けられている。
また、基板３１と対向するように、基板４６が設けられている。基板４６上には、可視光
を遮る機能を有する遮蔽膜４７と、特定の波長範囲の可視光を透過する着色層４８とが、
設けられている。遮蔽膜４７及び着色層４８上には、樹脂膜５０が設けられており、樹脂
膜５０上には共通電極としての機能を有する導電膜５９が設けられている。また、導電膜
５９上には配向膜５１が設けられている。
そして、基板３１と基板４６の間には、配向膜５２と配向膜５１に挟まれるように、液晶
材料を含む液晶層５３が設けられている。液晶素子６０は、導電膜４５、導電膜５９、及
び液晶層５３を有する。
なお、図４及び図５では、液晶の駆動方法としてＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モードを用いる場合を例示したが、液晶の駆動方法としては、ＦＦＳ（Ｆｒｉｎｇｅ
Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅ
ｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（
Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（
Ｉｎ－Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍ
ｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔ
ｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ－ＩＰＳモード、Ｅ
ＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モー
ド、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）
モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）
モードなどを適用することも可能である。
また、本発明の一態様に係る液晶表示装置において、液晶層には、例えば、サーモトロピ
ック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは
、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、また
は、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層に
は、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることが
できる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、
複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いるこ
とができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される
液晶材料を用いることができる。
また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相
の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転
移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラ
ル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤
とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向
処理が不要であり、視野角依存性が小さいため好ましい。
また、図５では、カラーフィルタを用いることでカラーの画像を表示する液晶表示装置を
例示しているが、本発明の一態様にかかる液晶表示装置は、異なる色相の光を発する複数
の光源を順次点灯させることで、カラーの画像を表示する構成を有していてもよい。
〈順序回路の構成例２〉
次いで、本発明の一態様にかかる順序回路の、図１とは異なる構成例について説明する。
図７（Ａ）に、本発明の一態様にかかる順序回路１０の構成例を示す。図７（Ａ）に示す
順序回路１０は、トランジスタ８０乃至トランジスタ８６を有する。また、順序回路１０
には、信号ＲＥＳ、信号ＬＩＮ、信号ＲＩＮ、信号ＣＫ１、及び信号ＣＫ２が入力されて
いる。また、順序回路１０には、ハイレベルの電位ＶＤＤとローレベルの電位ＶＳＳが供
給されている。そして、上記信号の電位に従って、トランジスタ８０乃至トランジスタ８
６の導通または非導通がそれぞれ選択されることで、順序回路１０が有する出力端子Ａ及
び出力端子Ｂから、電位ＶＳＳまたは電位ＶＤＤを含む信号が出力される。
具体的に、トランジスタ８０のゲートは、信号ＬＩＮの入力される配線に接続されている
。トランジスタ８０が有するソース及びドレインは、一方が出力端子Ａに接続されており
、他方が電位ＶＤＤの与えられる配線に接続されている。トランジスタ８１のゲートは、
出力端子Ｂに接続されている。トランジスタ８１が有するソース及びドレインは、一方が
電位ＶＳＳの与えられる配線に接続されており、他方が出力端子Ａに接続されている。ト
ランジスタ８２のゲートは、信号ＣＫ２の入力される配線に接続されている。トランジス
タ８２が有するソース及びドレインは、一方が、トランジスタ８３のソース及びドレイン
の他方に接続されており、他方が、電位ＶＤＤの与えられる配線に接続されている。トラ
ンジスタ８３のゲートは、信号ＣＫ１の入力される配線に接続されている。トランジスタ
８３が有するソース及びドレインは、一方が、出力端子Ｂに接続されており、他方が、ト
ランジスタ８２のソース及びドレインの一方に接続されている。トランジスタ８４のゲー
トは、信号ＲＩＮの入力される配線に接続されている。トランジスタ８４が有するソース
及びドレインは、一方が出力端子Ｂに接続されており、他方が電位ＶＤＤの与えられる配
線に接続されている。トランジスタ８５のゲートは、信号ＬＩＮの入力される配線に接続
されている。トランジスタ８５が有するソース及びドレインは、一方が電位ＶＳＳの与え
られる配線に接続されており、他方が出力端子Ｂに接続されている。トランジスタ８６の
ゲートは、信号ＲＥＳの入力される配線に接続されている。トランジスタ８６が有するソ
ース及びドレインは、一方が出力端子Ｂに接続されており、他方が電位ＶＤＤの与えられ
る配線に接続されている。
なお、図７（Ａ）に示す順序回路１０が有する出力端子Ａは、図１（Ａ）に示す出力端子
ＯＵＴに相当し、トランジスタ８０が図１（Ａ）のトランジスタ１２としての機能を有し
、トランジスタ８１が図１（Ａ）のトランジスタ１３としての機能を有する。そして、ト
ランジスタ８２乃至トランジスタ８６が、図１（Ａ）の回路１１としての機能を有する。
そして、本発明の一態様では、トランジスタ８０、トランジスタ８２、トランジスタ８３
、トランジスタ８４、トランジスタ８５、及びトランジスタ８６の少なくともいずれか一
つが、電気的に接続され、なおかつ半導体膜を間に挟んで重なり合った、一対のゲート電
極を有するものとする。図７（Ａ）では、トランジスタ８０、トランジスタ８２、トラン
ジスタ８３、トランジスタ８４、トランジスタ８５、及びトランジスタ８６の全てが、上
述した一対のゲート電極を有する場合を例示している。電気的に接続された一対のゲート
電極を上記複数のトランジスタの一つまたは全てに設けることで、素子基板の表面近傍に
プラスの固定電荷が発生しても、固定電荷によって半導体膜の表面近傍にマイナスの電荷
が生じるのを防ぎ、当該トランジスタの閾値電圧がマイナス方向へシフトするのを抑える
ことができる。よって、順序回路１０、延いては順序回路１０を用いた半導体装置の信頼
性を高めることができる。
また、一対のゲート電極を電気的に接続させることで、一対のゲート電極の片方にだけ一
定の電位を与える場合とは異なり、一対のゲート電極に同じ電位が与えられるので、チャ
ネル形成領域が増え、上記トランジスタのドレイン電流の増加を実現することができる。
よって、オン電流の低下を抑えつつ上記トランジスタのサイズを小さく抑えることができ
るので、順序回路１０、延いては順序回路１０を用いた駆動回路の面積を小さく抑えるこ
とができる。
また、電気的に接続された一対のゲート電極を設けることで、半導体膜に空乏層ができや
すくなるため、上記トランジスタのＳ値（サブスレッショルド値）を改善することができ
る。
図８に、図７（Ａ）に示した順序回路１０を複数段接続させることで構成されるシフトレ
ジスタを、一例として示す。
図８に示すシフトレジスタは、順序回路１０＿１乃至順序回路１０＿ｙを有する。順序回
路１０＿１乃至順序回路１０＿ｙは、それぞれ、図７（Ａ）に示した順序回路１０と同じ
構成を有する。ただし、図８に示す順序回路１０＿１乃至順序回路１０＿ｙでは、信号Ｃ
Ｋ１及び信号ＣＫ２として、信号ＣＬＫ１乃至信号ＣＬＫ８のいずれか二つが、それぞれ
用いられている。また、図８に示すシフトレジスタは、バッファＢＵＦ＿１乃至バッファ
ＢＵＦ＿ｙで示される複数のバッファＢＵＦを有する。バッファＢＵＦ＿１乃至バッファ
ＢＵＦ＿ｙには、順序回路１０＿１乃至順序回路１０＿ｙからの出力信号が、それぞれ入
力される。さらに、図８に示すシフトレジスタは、ダミーとして用いる順序回路１０＿Ｄ
ＵＭ及びバッファＢＵＦ＿ＤＵＭを有する。順序回路１０＿ＤＵＭからの出力信号が、バ
ッファＢＵＦ＿ＤＵＭに入力される。
具体的に、順序回路１０＿８ｍ＋１では、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ
６及び信号ＣＬＫ７が、それぞれ用いられる。順序回路１０＿８ｍ＋２では、信号ＣＫ１
及び信号ＣＫ２として、信号ＣＬＫ３及び信号ＣＬＫ４が、それぞれ用いられる。順序回
路１０＿８ｍ＋３では、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ８及び信号ＣＬＫ
１が、それぞれ用いられる。順序回路１０＿８ｍ＋４では、信号ＣＫ１及び信号ＣＫ２と
して、信号ＣＬＫ５及び信号ＣＬＫ６が、それぞれ用いられる。順序回路１０＿８ｍ＋５
では、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ２及び信号ＣＬＫ３が、それぞれ用
いられる。順序回路１０＿８ｍ＋６では、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ
７及び信号ＣＬＫ８が、それぞれ用いられる。順序回路１０＿８ｍ＋７では、信号ＣＫ１
及び信号ＣＫ２として、信号ＣＬＫ４及び信号ＣＬＫ５が、それぞれ用いられる。順序回
路１０＿８ｍでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ１及び信号ＣＬＫ２が
、それぞれ用いられる。ただし、８ｍ乃至８ｍ＋７は、順序回路１０の総数がｙであるこ
とを満たす、任意の自然数とする。
また、順序回路１０＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として用いる信号は、前段
の順序回路１０の段数によって異なる。例えば、前段に順序回路１０＿８ｍ＋１が存在す
る場合、順序回路１０＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ３及
び信号ＣＬＫ４がそれぞれ用いられる。前段に順序回路１０＿８ｍ＋２が存在する場合、
順序回路１０＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ８及び信号Ｃ
ＬＫ１がそれぞれ用いられる。前段に順序回路１０＿８ｍ＋３が存在する場合、順序回路
１０＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ５及び信号ＣＬＫ６が
それぞれ用いられる。前段に順序回路１０＿８ｍ＋４が存在する場合、順序回路１０＿Ｄ
ＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ２及び信号ＣＬＫ３がそれぞれ
用いられる。前段に順序回路１０＿８ｍ＋５が存在する場合、順序回路１０＿ＤＵＭでは
、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ７及び信号ＣＬＫ８がそれぞれ用いられ
る。前段に順序回路１０＿８ｍ＋６が存在する場合、順序回路１０＿ＤＵＭでは、信号Ｃ
Ｋ１及び信号ＣＫ２として、信号ＣＬＫ４及び信号ＣＬＫ５がそれぞれ用いられる。前段
に順序回路１０＿８ｍ＋７が存在する場合、順序回路１０＿ＤＵＭでは、信号ＣＫ１及び
信号ＣＫ２として、信号ＣＬＫ１及び信号ＣＬＫ２がそれぞれ用いられる。前段に順序回
路１０＿８ｍが存在する場合、順序回路１０＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２と
して、信号ＣＬＫ６及び信号ＣＬＫ７がそれぞれ用いられる。
また、図８に示したシフトレジスタにおいて、順序回路１０＿ｊ（ｊは、ｙ以下の自然数
）に接続された各配線の位置を、図７（Ｂ）に模式的に示す。図８と図７（Ｂ）から分か
るように、順序回路１０＿ｊでは、信号ＬＩＮとして、前段の順序回路１０＿ｊ－１の出
力端子Ａ及び出力端子Ｂに接続されたバッファＢＵＦが有する、出力端子ＧＯＵＴ５（ｊ
－２）＋５からの出力信号が用いられる。ただし、１段目の順序回路１０＿１では、信号
ＬＩＮとして、信号ＳＰが用いられる。
また、順序回路１０＿ｊでは、信号ＲＩＮとして、後段の順序回路１０＿ｊ＋１の出力端
子Ａ及び出力端子Ｂに接続されたバッファＢＵＦが有する、出力端子ＧＯＵＴ５ｊ＋２か
らの出力信号が用いられる。ただし、ｙ段目の順序回路１０＿ｙでは、順序回路１０＿Ｄ
ＵＭの出力端子Ａ及び出力端子Ｂに接続されたバッファＢＵＦ＿ＤＵＭが有する、出力端
子ＯＵＴ２からの出力信号が用いられる。
また、図８に示したシフトレジスタにおいて、バッファＢＵＦに接続された各配線の位置
を、図９（Ａ）に模式的に示す。図９（Ａ）に示すように、バッファＢＵＦには、順序回
路１０の出力端子Ａ及び出力端子Ｂからの出力信号に加えて、信号ＣＫ１乃至信号ＣＫ５
が入力されている。バッファＢＵＦでは、信号ＣＫ１乃至信号ＣＫ５として、信号ＣＬＫ
１乃至信号ＣＬＫ８のいずれか五つが、それぞれ用いられている。
具体的に、バッファＢＵＦ＿８ｍ＋１では、信号ＣＫ１乃至信号ＣＫ５として、信号ＣＬ
Ｋ１乃至信号ＣＬＫ５が、それぞれ用いられる。バッファＢＵＦ＿８ｍ＋２では、信号Ｃ
Ｋ１乃至信号ＣＫ５として、信号ＣＬＫ６乃至信号ＣＬＫ８と、信号ＣＬＫ１及び信号Ｃ
ＬＫ２とが、それぞれ用いられる。バッファＢＵＦ＿８ｍ＋３では、信号ＣＫ１乃至信号
ＣＫ５として、信号ＣＬＫ３乃至信号ＣＬＫ７が、それぞれ用いられる。バッファＢＵＦ
＿８ｍ＋４では、信号ＣＫ１乃至信号ＣＫ５として、信号ＣＬＫ８と、信号ＣＬＫ１乃至
信号ＣＬＫ４とが、それぞれ用いられる。バッファＢＵＦ＿８ｍ＋５では、信号ＣＫ１乃
至信号ＣＫ５として、信号ＣＬＫ５乃至信号ＣＬＫ８と、信号ＣＬＫ１とが、それぞれ用
いられる。バッファＢＵＦ＿８ｍ＋６では、信号ＣＫ１乃至信号ＣＫ５として、信号ＣＬ
Ｋ２乃至信号ＣＬＫ６が、それぞれ用いられる。バッファＢＵＦ＿８ｍ＋７では、信号Ｃ
Ｋ１乃至信号ＣＫ５として、信号ＣＬＫ７及び信号ＣＬＫ８と、信号ＣＬＫ１乃至信号Ｃ
ＬＫ３が、それぞれ用いられる。バッファＢＵＦ＿８ｍでは、信号ＣＫ１乃至信号ＣＫ５
として、信号ＣＬＫ４乃至信号ＣＬＫ８が、それぞれ用いられる。
また、図８に示したシフトレジスタにおいて、バッファＢＵＦ＿ＤＵＭに接続された各配
線の位置を、図９（Ｂ）に模式的に示す。図９（Ｂ）に示すように、バッファＢＵＦ＿Ｄ
ＵＭには、順序回路１０の出力端子Ａ及び出力端子Ｂからの出力信号に加えて、信号ＣＫ
１及び信号ＣＫ２が入力されている。バッファＢＵＦ＿ＤＵＭでは、信号ＣＫ１及び信号
ＣＫ２として、信号ＣＬＫ１乃至信号ＣＬＫ８のいずれか二つが、それぞれ用いられてい
る。
バッファＢＵＦ＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として用いる信号は、前段のバ
ッファＢＵＦの段数によって異なる。例えば、前段にバッファＢＵＦ＿８ｍ＋１が存在す
る場合、バッファＢＵＦ＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ６
及び信号ＣＬＫ７がそれぞれ用いられる。前段にバッファＢＵＦ＿８ｍ＋２が存在する場
合、バッファＢＵＦ＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ３及び
信号ＣＬＫ４がそれぞれ用いられる。前段にバッファＢＵＦ＿８ｍ＋３が存在する場合、
バッファＢＵＦ＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ８及び信号
ＣＬＫ１がそれぞれ用いられる。前段にバッファＢＵＦ＿８ｍ＋４が存在する場合、バッ
ファＢＵＦ＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ５及び信号ＣＬ
Ｋ６がそれぞれ用いられる。前段にバッファＢＵＦ＿８ｍ＋５が存在する場合、バッファ
ＢＵＦ＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ２及び信号ＣＬＫ３
がそれぞれ用いられる。前段にバッファＢＵＦ＿８ｍ＋６が存在する場合、バッファＢＵ
Ｆ＿ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ７及び信号ＣＬＫ８がそ
れぞれ用いられる。前段にバッファＢＵＦ＿８ｍ＋７が存在する場合、バッファＢＵＦ＿
ＤＵＭでは、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ４及び信号ＣＬＫ５がそれぞ
れ用いられる。前段にバッファＢＵＦ＿８ｍが存在する場合、バッファＢＵＦ＿ＤＵＭで
は、信号ＣＫ１及び信号ＣＫ２として、信号ＣＬＫ１及び信号ＣＬＫ２がそれぞれ用いら
れる。
また、バッファＢＵＦ＿１乃至バッファＢＵＦ＿ｙは、それぞれ出力端子ＯＵＴ１乃至出
力端子ＯＵＴ５を有する。バッファＢＵＦ＿１乃至バッファＢＵＦ＿ｙが有する全ての出
力端子ＯＵＴ１乃至出力端子ＯＵＴ５から、出力信号ＧＯＵＴ１乃至出力信号ＧＯＵＴｙ
がそれぞれ出力される。バッファＢＵＦ＿ＤＵＭは、出力端子ＤＵＭＯＵＴ１及び出力端
子ＤＵＭＯＵＴ２を有する。
図９（Ｃ）に、バッファＢＵＦのより具体的な構成の一例を示す。図９（Ｃ）に示すバッ
ファＢＵＦは、五つのバッファ９０を有する。各バッファ９０には、順序回路１０の出力
端子Ａ及び出力端子Ｂからの出力信号に加えて、信号ＣＫ１乃至信号ＣＫ５のいずれか一
つが、それぞれ入力されている。そして、五つのバッファ９０の各出力端子が、バッファ
ＢＵＦの出力端子ＯＵＴ１乃至出力端子ＯＵＴ５のそれぞれに相当する。
なお、図８、図９（Ａ）及び図９（Ｃ）では、バッファＢＵＦが、五つのバッファ９０を
有する場合を例示しているが、バッファＢＵＦが有するバッファ９０の数は五つ以外の複
数であってもよいし、単数であってもよい。バッファＢＵＦが有するバッファ９０の数が
多いほど、シフトレジスタが有する順序回路１０の数を小さく抑えることができるので、
当該シフトレジスタを有する駆動回路の面積を縮小し、半導体表示装置の狭額縁化を実現
することができる。
また、図９（Ｄ）に、バッファＢＵＦ＿ＤＵＭのより具体的な構成の一例を示す。図９（
Ｄ）に示すバッファＢＵＦ＿ＤＵＭは、二つのバッファ９０を有する。各バッファ９０に
は、順序回路１０＿ＤＵＭの出力端子Ａ及び出力端子Ｂからの出力信号に加えて、信号Ｃ
Ｋ１及び信号ＣＫ２のいずれか一つが、それぞれ入力されている。そして、二つのバッフ
ァ９０の各出力端子が、バッファＢＵＦ＿ＤＵＭの出力端子ＯＵＴ１及び出力端子ＯＵＴ
２のそれぞれに相当する。なお、図８、図９（Ｂ）及び図９（Ｄ）では、バッファＢＵＦ
＿ＤＵＭが、二つのバッファ９０を有する場合を例示しているが、バッファＢＵＦ＿ＤＵ
Ｍが有するバッファ９０の数は二つ以外の複数であってもよいし、単数であってもよい。
図１０に、バッファ９０のより具体的な構成例を示す。図１０に示すバッファ９０は、ト
ランジスタ９１乃至トランジスタ９３を有する。トランジスタ９１は、ゲートが、電位Ｖ
ＤＤの与えられる配線に接続されている。また、トランジスタ９１は、ソース及びドレイ
ンの一方が、順序回路１０＿ＤＵＭの出力端子Ｂに接続されており、ソース及びドレイン
の他方が、トランジスタ９２のゲートに接続されている。トランジスタ９２は、ソース及
びドレインの一方が、バッファ９０の出力端子ＯＵＴ１乃至出力端子ＯＵＴ５のいずれか
一つ（図１０では出力端子ＯＵＴとして示す）に接続されており、ソース及びドレインの
他方が、信号ＣＫ１乃至信号ＣＫ５のいずれか一つ（図１０では信号ＣＫとして示す）が
入力される配線に接続されている。トランジスタ９３は、ゲートが、順序回路１０＿ＤＵ
Ｍの出力端子Ａに接続されている。また、トランジスタ９３は、ソース及びドレインの一
方が、電位ＶＳＳの与えられる配線に接続されており、ソース及びドレインの他方が、出
力端子ＯＵＴ１乃至出力端子ＯＵＴ５のいずれか一つ（図１０では出力端子ＯＵＴとして
示す）に接続されている。
そして、本発明の一態様では、ソース及びドレインの他方に信号ＣＫが与えられるトラン
ジスタ９２が、電気的に接続され、なおかつ半導体膜を間に挟んで重なり合った、一対の
ゲート電極を有するものとする。電気的に接続された一対のゲート電極をトランジスタ９
２に設けることで、素子基板の表面近傍にプラスの固定電荷が発生しても、固定電荷によ
って半導体膜の表面近傍にマイナスの電荷が生じるのを防ぎ、トランジスタ９２の閾値電
圧がマイナス方向へシフトするのを抑えることができる。よって、バッファＢＵＦ、延い
てはバッファＢＵＦを用いた半導体装置の信頼性を高めることができる。
また、一対のゲート電極を電気的に接続させることで、一対のゲート電極の片方にだけ一
定の電位を与える場合とは異なり、一対のゲート電極に同じ電位が与えられるので、チャ
ネル形成領域が増え、トランジスタ９２のドレイン電流の増加を実現することができる。
よって、オン電流の低下を抑えつつトランジスタ９２のサイズを小さく抑えることができ
るので、バッファＢＵＦ、延いてはバッファＢＵＦを用いた駆動回路の面積を小さく抑え
ることができる。特に、バッファＢＵＦの出力側に設けられたトランジスタ９２には、ト
ランジスタ９１よりも大きな電流供給能力が求められるため、トランジスタ９２が上述し
たような一対のゲート電極を有することで、トランジスタ９１に同じ構成を適用させた場
合に比べて、バッファＢＵＦまたは駆動回路の面積を小さく抑える効果は大きいと言える
。
また、電気的に接続された一対のゲート電極を設けることで、半導体膜に空乏層ができや
すくなるため、トランジスタ９２のＳ値（サブスレッショルド値）を改善することができ
る。
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導
体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ－Ｇａ－Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ－Ｚｎ系酸化物、Ｓｎ－Ｚｎ系酸化物、Ａｌ－Ｚｎ系酸化物、Ｚｎ－Ｍｇ系酸化物、Ｓ
ｎ－Ｍｇ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、Ｉｎ－Ｇａ－Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、
Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉ
ｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ
－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－
Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄ
ｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ
－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－
Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化
物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－
Ａｌ－Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ－Ｇａ－Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ－Ｓｎ－Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ－Ｇａ－Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ－ＯＳ膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔ
ｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察する
と、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認
することができない。そのため、ＣＡＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の
低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ－ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
－８０℃以下、好ましくは－１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
ターゲットの一例として、Ｉｎ－Ｇａ－Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ－Ｇａ
－Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：１：
３、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２で
ある。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって
適宜変更すればよい。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカ
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下
、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とす
るとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１
０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以
下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーが
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値
は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及び
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りｎ型化される。
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現するこ
とができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された
複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順
に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２
の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下
端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金
属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との
間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
２の金属酸化物膜に、チャネル領域を形成することができる。
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つ
をその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なく
とも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを
阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させること
が望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間
における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラ
ップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を
低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を
、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で
連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０－７Ｐａ乃至１×１０－４Ｐａ程度まで）することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、－４０℃以下、好ましくは－８０℃以下、より好ましくは－
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、第２の金属酸化物膜がＩｎ－
Ｍ－Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の金属
酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：
Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６
以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好
ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、第２の金属酸化物膜としてＣＡ
ＡＣ－ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては
、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３
：１：２等がある。
具体的に、第１の金属酸化物膜、第３の金属酸化物膜がＩｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｇ
ａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の金属酸化物膜、第３の金属酸化
物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ
＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３
以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６
以下とすることで、第１の金属酸化物膜、第３の金属酸化物膜としてＣＡＡＣ－ＯＳ膜が
形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚ
ｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ
：Ｚｎ＝１：３：８等がある。
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎ
ｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは
３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質ま
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第２の金属酸化物膜は結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、か
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形
成したＩｎ－Ｇａ－Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸
化物膜の成膜には、Ｉｎ－Ｇａ－Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数
比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温
度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、第２の金属酸化物膜をＣＡＡＣ－ＯＳ膜とする場合、第２の金属酸化物膜の成膜に
は、Ｉｎ－Ｇａ－Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、
多結晶のＩｎ－Ｇａ－Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い
、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることがで
きる。
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導
体膜の端部が丸みを帯びる構造を有していても良い。
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合にお
いても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置
の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半
導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金
属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体
装置のさらなる高速動作を実現する上で、より好ましい。
〈作製方法〉
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体表示装置の作製方法
の一例について、図１１乃至図１４を用いて説明する。なお、図１１乃至図１４では、図
５に示す、画素５５が有するトランジスタ５６と、図２に示す、駆動回路が有するトラン
ジスタ２０とを有する、素子基板の作製方法について説明する。
図１１（Ａ）に示すように、基板３１上に導電膜を形成した後、上記導電膜をエッチング
等により形状を加工（パターニング）することで、導電膜２１及び導電膜４０を形成する
。
基板３１としては、後の作製工程において耐えうる程度の耐熱性を有する基板が望ましく
、例えば、ガラス基板、石英基板、セラミック基板、サファイア基板等が用いられる。
導電膜２１及び導電膜４０としては、アルミニウム、チタン、クロム、コバルト、ニッケ
ル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタン
グステンを一種以上含む導電性材料でなる膜を１層または２層以上積層させて用いるとよ
い。例えば、導電膜２１及び導電膜４０として、窒化タングステン膜上に銅膜を積層した
導電膜や、単層のタングステン膜を用いることができる。本実施の形態では、導電膜２１
及び導電膜４０としては、膜厚２００ｎｍのタングステン膜を用いるものとする。
次いで、図１１（Ｂ）に示すように、導電膜２１及び導電膜４０を覆うように、絶縁膜２
２を形成した後、絶縁膜２２上に酸化物半導体膜２３、酸化物半導体膜４１、及び酸化物
半導体膜４２ａを形成する。なお、酸化物半導体膜２３は導電膜２１と重なる位置に形成
され、酸化物半導体膜４１は導電膜４０と重なる位置に形成される。
絶縁膜２２としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、
窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上
含む絶縁膜を、単層で、または積層させて用いればよい。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
例えば、２層構造の絶縁膜２２とする場合、１層目を窒化珪素膜とし、２層目を酸化珪素
膜とした多層膜とすればよい。２層目の酸化珪素膜は酸化窒化珪素膜にすることができる
。また、１層目の窒化珪素膜を窒化酸化珪素膜とすることができる。本実施の形態では、
膜厚４００ｎｍの窒化珪素膜と、膜厚５０ｎｍの酸化窒化珪素膜とを順に積層させて、絶
縁膜２２として用いる。
酸化珪素膜は、欠陥密度の小さい酸化珪素膜を用いると好ましい。具体的には、電子スピ
ン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．０
０１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ま
しくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化珪素膜を用いる。酸化珪素膜は、
過剰に酸素を有する酸化珪素膜を用いると好ましい。窒化珪素膜は水素及びアンモニアの
放出量が少ない窒化珪素膜を用いる。水素、アンモニアの放出量は、ＴＤＳ（Ｔｈｅｒｍ
ａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析に
て測定すればよい。
酸化物半導体膜２３、酸化物半導体膜４１、及び酸化物半導体膜４２ａとして、酸化物半
導体膜を用いることができる。酸化物半導体膜２３、酸化物半導体膜４１として用いる酸
化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の
一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタ２
０及びトランジスタ５６の閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化
物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、
水素、又は水分を除去して不純物が極力含まれないようにすることが好ましい。
本実施の形態では、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の金属酸化物で
構成されるターゲットを用いて形成された、膜厚３５ｎｍのＩｎ－Ｇａ－Ｚｎ系酸化物半
導体膜を、酸化物半導体膜２３、酸化物半導体膜４１、及び酸化物半導体膜４２ａとして
用いる。
酸化物半導体膜２３、酸化物半導体膜４１、及び酸化物半導体膜４２ａの厚さは、１ｎｍ
以上１００ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ以
上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸
素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理
）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うこ
とが好ましい。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が
除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化または
ｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
次いで、酸化物半導体膜２３、酸化物半導体膜４１、及び酸化物半導体膜４２ａ及び絶縁
膜２２上に導電膜を形成した後、当該導電膜の形状をエッチング等により加工することに
より、酸化物半導体膜２３に接する導電膜２４及び導電膜２５と、酸化物半導体膜４１に
接する導電膜４３及び導電膜４４とを形成する（図１２（Ａ）参照）。導電膜２４及び導
電膜２５と、導電膜４３及び導電膜４４とは、導電膜２１及び導電膜４０と同じ導電性材
料を用いることができる。
本実施の形態では、膜厚５０ｎｍのタングステン膜と、膜厚４００ｎｍのアルミニウム膜
と、膜厚２００ｎｍのチタン膜とを順に積層させて、導電膜２４及び導電膜２５と、導電
膜４３及び導電膜４４として用いる。
次いで、基板３１を覆うように、酸化物膜または絶縁膜を形成する。図１２（Ｂ）では、
絶縁膜２６及び絶縁膜２７を順に積層するように形成する場合を例示する。
絶縁膜２７は、絶縁膜２６を形成した後、大気に曝すことなく連続的に形成することが好
ましい。絶縁膜２６を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及
び基板温度の一以上を調整して、絶縁膜２７を連続的に形成することで、絶縁膜２６、及
び絶縁膜２７における界面の不純物濃度を低減することができると共に、絶縁膜２７に含
まれる酸素を酸化物半導体膜２３及び酸化物半導体膜４１に移動させることが可能であり
、酸化物半導体膜２３及び酸化物半導体膜４１の酸素欠損量を低減することができる。
プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃
以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入し
て処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上
２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶
縁膜２６として酸化珪素膜または酸化窒化珪素膜を形成する。
絶縁膜２６の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いること
が好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラ
ン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化
窒素等がある。
上記条件を用いることで、絶縁膜２６として酸素を透過する酸化物絶縁膜を形成すること
ができる。また、絶縁膜２６を設けることで、後に形成する絶縁膜２７の形成工程におい
て、酸化物半導体膜２３、酸化物半導体膜４１、及び酸化物半導体膜４２ａへのダメージ
低減が可能である。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶
縁膜２６における水素の含有量を低減することが可能であると共に、絶縁膜２６に含まれ
るダングリングボンドを低減することができる。絶縁膜２７から移動する酸素は、絶縁膜
２６に含まれるダングリングボンドによって捕獲される場合があるため、絶縁膜２７に含
まれる酸素を効率よく酸化物半導体膜２３及び酸化物半導体膜４１へ移動させ、酸化物半
導体膜２３及び酸化物半導体膜４１に含まれる酸素欠損を補填することが可能である。こ
の結果、酸化物半導体膜２３及び酸化物半導体膜４１に混入する水素量を低減できると共
に酸化物半導体膜２３及び酸化物半導体膜４１に含まれる酸素欠損を低減させることが可
能であるため、トランジスタ２０及びトランジスタ５６の閾値電圧のマイナスシフトを抑
制することができると共に、トランジスタ２０及びトランジスタ５６のオフ電流を低減す
ることが可能であり、トランジスタの電気的特性を向上させることができる。
本実施の形態では、絶縁膜２６として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃ
ｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃と
し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給
したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化珪素膜を形成する。なお、プラズ
マＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり
、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．６×１０－２Ｗ／
ｃｍ２である。当該条件により、酸素を透過する酸化窒化珪素膜を形成することができる
。
絶縁膜２７は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０
℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原
料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好まし
くは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ
２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃ
ｍ２以下の高周波電力を供給する条件により、酸化珪素膜または酸化窒化珪素膜を形成す
る。
絶縁膜２７の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を
供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原
料ガスの酸化が進むため、絶縁膜２７中における酸素含有量が化学量論的組成よりも多く
なる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いた
め、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多
くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる
。また、酸化物半導体膜２３、酸化物半導体膜４１、及び酸化物半導体膜４２ａ上に絶縁
膜２６が設けられているため、絶縁膜２７の形成工程において、絶縁膜２６が酸化物半導
体膜２３、酸化物半導体膜４１、及び酸化物半導体膜４２ａの保護をする機能を有する。
この結果、酸化物半導体膜２３、酸化物半導体膜４１、及び酸化物半導体膜４２ａへのダ
メージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜２７を形成することが
できる。
本実施の形態では、絶縁膜２７として、流量１６０ｓｃｃｍのシランを原料ガスとし、反
応室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用
いて１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ４
００ｎｍの酸化窒化珪素膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００
ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの
電力（電力密度）に換算すると２．５×１０－１Ｗ／ｃｍ２である。
次いで、少なくとも絶縁膜２７を形成した後に加熱処理を行い、絶縁膜２６または絶縁膜
２７に含まれる酸素を酸化物半導体膜２３及び酸化物半導体膜４１に移動させ、酸化物半
導体膜２３及び酸化物半導体膜４１の酸素欠損を補填することが好ましい。なお、該加熱
処理は、酸化物半導体膜２３及び酸化物半導体膜４１の脱水素化または脱水化を行う加熱
処理として行えばよい。具体的に、本実施の形態では、窒素及び酸素雰囲気下において、
３５０℃、１時間の加熱処理を行う。
上記一連の工程により、トランジスタ２０及びトランジスタ５６が形成される。
次いで、図１３（Ａ）に示すように、絶縁膜２６及び絶縁膜２７を部分的にエッチングす
ることで、開口部５８を形成する。開口部５８において、酸化物半導体膜４２ａは、一部
または全てが露出する。
次いで、開口部５８を覆うように、絶縁膜２６及び絶縁膜２７上に、窒化物絶縁膜２８及
び絶縁膜２９を順に積層するように形成する。窒化物絶縁膜２８は、開口部５８において
酸化物半導体膜４２ａと接する。
窒化物絶縁膜２８として、例えば、ＣＶＤ法などを用いて形成された、窒化シリコン、窒
化酸化珪素、窒化アルミニウム、窒化酸化アルミニウムなどを用いることができる。上述
した材料を用いた窒化物絶縁膜２８は、酸化珪素や酸化アルミニウムなどの酸化物絶縁膜
に比べて、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化
物半導体膜２３及び酸化物半導体膜４１に拡散するのを防ぐことができる。また、開口部
５８において酸化物半導体膜４２ａに接するように窒化物絶縁膜２８を形成することで、
酸化物半導体膜４２ａの導電性を高めることができる。導電性が高められた酸化物半導体
膜４２ａを、図１３（Ｂ）では金属酸化物膜４２として示す。
本実施の形態では、窒化物絶縁膜２８として、流量５０ｓｃｃｍのシランと、流量５００
０ｓｃｃｍの窒素と、流量１００ｓｃｃｍのアンモニアとを原料ガスとし、処理室の圧力
を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１００
０Ｗ（電力密度としては１．６×１０－１Ｗ／ｃｍ２）の高周波電力を平行平板電極に供
給したプラズマＣＶＤ法により、厚さ１００ｎｍの窒化シリコン膜を形成する。
絶縁膜２９は、窒化物絶縁膜２８よりも比誘電率が低く、内部応力が小さい絶縁膜を用い
ることが望ましい。具体的に、絶縁膜２９として、例えば、酸化珪素膜、酸化窒化珪素膜
、酸化アルミニウムなどを用いることができる。
例えば、絶縁膜２９として、有機シランガスを用いたＣＶＤ法により形成した酸化珪素膜
を用いることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（
ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメ
チルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（Ｏ
ＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ
２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などを用い
ることができる。
本実施の形態では、絶縁膜２９として、珪酸エチルを用いたＣＶＤ法により形成した膜厚
２００ｎｍの酸化珪素膜を用いる。
次いで、図１４（Ａ）に示すように、窒化物絶縁膜２８及び絶縁膜２９を部分的にエッチ
ングすることで、開口部６２を形成する。開口部６２において、導電膜４４の少なくとも
一部が露出する。
次いで、図１４（Ｂ）に示すように、絶縁膜２９上に透明導電膜を形成し、エッチング等
により当該透明導電膜の形状を加工することで、導電膜３０及び導電膜４５を形成する。
導電膜３０は、酸化物半導体膜２３を間に挟んで導電膜２１と重なる位置に設けられる。
また、導電膜４５は、開口部６２において導電膜４４に接続されている。
なお、導電膜２１及び導電膜４５を形成するのに用いられる透明導電膜としては、酸化タ
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫
酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛、酸化珪素を添
加したインジウム錫酸化物等を含む導電膜を用いることができる。
本実施の形態では、膜厚１００ｎｍの、酸化珪素を添加したインジウム錫酸化物等を含む
導電膜を用いて、導電膜２１及び導電膜４５を形成する。
導電膜２１及び導電膜４５を形成した後、加熱処理を行ってもよい。加熱処理は、例えば
、窒素雰囲気下において、２５０℃、１時間で行えばよい。
次いで、導電膜４５上に図５に示すように配向膜５２を形成することで、素子基板を形成
することができる。
配向膜５２は、ポリイミド、ポリビニルアルコールなどの有機樹脂を用いて形成すること
ができ、その表面には、ラビングなどの、液晶分子を一定方向に配列させるための配向処
理が施されている。ラビングは、配向膜５２に接するように、ナイロンなどの布を巻いた
ローラーを回転させて、上記配向膜５２の表面を一定方向に擦ることで、行うことができ
る。なお、酸化珪素などの無機材料を用い、配向処理を施すことなく、蒸着法で配向特性
を有する配向膜５２を直接形成することも可能である。
素子基板と対向基板を形成した後は、図５に示すように基板３１と基板４６の間に液晶層
５３を封入すれば、液晶表示装置のパネルを形成することができる。液晶層５３を形成す
るために行われる液晶の注入は、ディスペンサ式（滴下式）を用いても良いし、ディップ
式（汲み上げ式）を用いていても良い。
〈半導体表示装置の上面図と断面図〉
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体表示装置の外観につ
いて、図１５を用いて説明する。図１５は、基板４００１と基板４００６とを封止材４０
０５によって接着させた液晶表示装置の上面図である。また、図１６は、図１５の破線Ｃ
１－Ｃ２における断面図に相当する。
基板４００１上に設けられた画素部４００２と、一対の駆動回路４００４とを囲むように
、封止材４００５が設けられている。また、画素部４００２、駆動回路４００４の上に基
板４００６が設けられている。よって、画素部４００２と、駆動回路４００４とは、基板
４００１と封止材４００５と基板４００６とによって封止されている。
また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、駆
動回路４００３が実装されている。
また、基板４００１上に設けられた画素部４００２、駆動回路４００４は、トランジスタ
を複数有している。図１６では、画素部４００２に含まれるトランジスタ４０１０を例示
している。トランジスタ４０１０上には、窒化物絶縁膜を含む各種絶縁膜で構成される絶
縁膜４０２０が設けられており、トランジスタ４０１０は、絶縁膜４０２０に設けられた
開口部において、絶縁膜４０２０上の画素電極４０２１に接続されている。
また、基板４００６上には樹脂膜４０５９が設けられており、樹脂膜４０５９上には共通
電極４０６０が設けられている。そして、基板４００１と基板４００６の間には、画素電
極４０２１と共通電極４０６０の間に挟まれるように、液晶層４０２８が設けられている
。液晶素子４０２３は、画素電極４０２１、共通電極４０６０、及び液晶層４０２８を有
する。
液晶素子４０２３では、画素電極４０２１と共通電極４０６０の間に与えられる電圧の値
に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よっ
て、液晶素子４０２３は、画素電極４０２１に与えられる画像信号の電位によって、その
透過率が制御されることで、階調を表示することができる。
また、図１６に示すように、本発明の一態様では、絶縁膜４０２０は、パネルの端部にお
いて除去されている。そして、絶縁膜４０２０の除去されている領域において、導電膜４
０５０が形成されている。導電膜４０５０と、トランジスタ４０１０のソースまたはドレ
インとして機能する導電膜とは、一の導電膜をエッチングすることで形成することができ
る。
そして、基板４００１と基板４００６の間には、導電性を有する導電性粒子４０６１が分
散された樹脂膜４０６２が設けられている。導電膜４０５０は、共通電極４０６０と、導
電性粒子４０６１を介して電気的に接続されている。すなわち、共通電極４０６０と導電
膜４０５０とは、パネルの端部において、導電性粒子４０６１を介して電気的に接続され
ていることなる。樹脂膜４０６２には、熱硬化性樹脂、または紫外線硬化樹脂を用いるこ
とができる。また、導電性粒子４０６１には、例えば球状の有機樹脂をＡｕやＮｉ、Ｃｏ
等の薄膜状の金属で被覆した粒子を用いることができる。
なお、図１６では配向膜を図示しなかったが、配向膜を画素電極４０２１及び共通電極４
０６０上に設ける場合、共通電極４０６０と、導電性粒子４０６１と、導電膜４０５０と
を電気的に接続するために、共通電極４０６０と重なる部分において配向膜を一部除去し
、導電膜４０５０と重なる部分において配向膜を一部除去すれば良い。
なお、本発明の一態様に係る液晶表示装置では、カラーフィルタを用いることでカラーの
画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、
カラーの画像を表示しても良い。
また、駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及び電位
は、引き回し配線４０３０及び４０３１を介して、駆動回路４００４または画素部４００
２に与えられる。
〈半導体装置を用いた電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示
す。
図１８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。表示部５００３または表示部５００４や、その他の集積回路
に、本発明の一態様に係る半導体装置を用いることができる。なお、図１８（Ａ）に示し
た携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型
ゲーム機が有する表示部の数は、これに限定されない。
図１８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５
６０５における第１筐体５６０１と第２筐体５６０２の間の角度に従って、切り替える構
成としても良い。第１表示部５６０３または第２表示部５６０４や、その他の集積回路に
、本発明の一態様に係る半導体装置を用いることができる。
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２や
、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。
図１８（Ｄ）は腕時計であり、筐体５２０１、表示部５２０２、操作ボタン５２０３、バ
ンド５２０４等を有する。表示部５２０２や、その他の集積回路に、本発明の一態様に係
る半導体装置を用いることができる。
図１８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを
、接続部５８０６における第１筐体５８０１と第２筐体５８０２の間の角度に従って行う
構成としても良い。表示部５８０３や、その他の集積回路に、本発明の一態様に係る半導
体装置を用いることできる。
図１８（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、ス
ピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設
けられている。表示部５９０２や、その他の集積回路に、本発明の一態様に係る半導体装
置を用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板
に形成した場合、図１８（Ｆ）に示すような曲面を有する表示部５９０２に当該半導体装
置を適用することが可能である。
本実施例では、トランジスタを作製し、そのＶｇ－Ｉｄ特性および信頼性の評価を行った
結果について説明する。
［試料の作製］
本実施例では、本発明の一態様である試料１、２と、比較用の試料３をそれぞれ作製した
。より具体的には、本発明の一態様である試料１として、図２に示す構成に相当するトラ
ンジスタを作製した。また本発明の一態様である試料２として、図１９に示す構成に相当
するトランジスタを作製した。また比較用の試料３としては、図２に示す構成のうち、導
電膜３０を有さない構成に相当するトランジスタを作製した。
〔試料１〕
まず、基板としてガラス基板を用い、基板上にゲート電極を形成した。
ゲート電極として、スパッタリング法で厚さ２００ｎｍのタングステン膜を形成し、フォ
トリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該タ
ングステン膜の一部をエッチングして形成した。
次に、ゲート電極上にゲート絶縁膜を形成した。
ゲート絶縁膜として、厚さ４００ｎｍの窒化珪素膜と、厚さ５０ｎｍの酸化窒化珪素膜を
積層して形成した。
なお、窒化珪素膜は、第１の窒化珪素膜、第２の窒化珪素膜、および第３の窒化珪素膜の
３層積層構造とした。
第１の窒化珪素膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素
、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてプラズマＣＶＤ装置の処理
室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用
いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成した。第２の窒化珪
素膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２
０００ｓｃｃｍのアンモニアガスを原料ガスとしてプラズマＣＶＤ装置の処理室に供給し
、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２００
０Ｗの電力を供給して、厚さが３００ｎｍとなるように形成した。第３の窒化珪素膜とし
ては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとして
プラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１
２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるよう
に形成した。なお、第１の窒化珪素膜、第２の窒化珪素膜、及び第３の窒化珪素膜形成時
の基板温度は３５０℃とした。
酸化窒化珪素膜としては、流量２０ｓｃｃｍのシラン、流量３０００ｓｃｃｍの一酸化二
窒素を原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を４０Ｐａ
に制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して、酸化窒化
珪素膜を形成した。なお、酸化窒化珪素膜形成時の基板温度は３５０℃とした。
次に、ゲート絶縁膜を介してゲート電極に重なる酸化物半導体膜を形成した。
本実施例では、ゲート絶縁膜上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で形
成した。
酸化物半導体膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数
比）のターゲットとし、流量１００ｓｃｃｍの酸素をスパッタリングガスとしてスパッタ
リング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、５ｋＷの直流電
力を供給して形成した。なお、酸化物半導体膜を形成する際の基板温度を１７０℃とした
。
次に、酸化物半導体膜に接するソース電極及びドレイン電極を形成した。
まず、ゲート絶縁膜および酸化物半導体膜上に導電膜を形成した。該導電膜として、厚さ
５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、該アルミニウ
ム膜上に厚さ２００ｎｍのチタン膜を形成した。次に、フォトリソグラフィ工程により該
導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、ソース電
極及びドレイン電極を形成した。
次に、減圧された処理室に基板を移動し、３５０℃で加熱した後、処理室に設けられる上
部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して、一酸
化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜を曝した。
次に、酸化物半導体膜、ソース電極及びドレイン電極上に保護膜を形成した。本実施例で
は、保護膜として第１の酸化物絶縁膜、第２の酸化物絶縁膜、および窒化物絶縁膜の３層
構造とした。
第１の酸化物絶縁膜は、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二
窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃とし、１００Ｗの
高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
第２の酸化物絶縁膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化
二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００
Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当該条件に
より、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱
離する酸化窒化珪素膜を形成することができる。
次に、加熱処理を行い、第１の酸化物絶縁膜および第２の酸化物絶縁膜から水、窒素、水
素等を脱離させると共に、第２の酸化物絶縁膜に含まれる酸素の一部を酸化物半導体膜へ
供給した。本実施例では、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った
。
次に、第２の酸化物絶縁膜上に、厚さ１００ｎｍの窒化物絶縁膜を形成した。窒化物絶縁
膜は、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流量１００ｓｃｃ
ｍのアンモニアガスを原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を３５０℃と
し、１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した
。
次に、酸化物半導体膜、ソース電極及びドレイン電極が設けられていない領域において、
ゲート絶縁膜及び保護膜の一部に、ゲート電極に達する開口部を形成した。当該開口部は
、フォトリソグラフィ工程により保護膜上にマスクを形成し、該マスクを用いてゲート絶
縁膜及び保護膜の一部をエッチングすることにより形成した。
次に、保護膜上にゲート電極を形成した。当該ゲート電極は、ゲート絶縁膜及び保護膜の
一部に設けられた開口部を介して、酸化物半導体膜の下層に位置するゲート電極と電気的
に接続する構成とした。なお、以下、保護膜上のゲート電極をバックゲート電極と呼ぶ。
本実施例では、バックゲート電極として、スパッタリング法により厚さ１００ｎｍの酸化
珪素を含む酸化インジウム－酸化スズ化合物（ＩＴＯ－ＳｉＯ２）の導電膜を形成した。
なお該導電膜に用いたターゲットの組成は、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１
０：５［重量％］とした。この後、窒素雰囲気で、２５０℃、１時間の加熱処理を行った
。
以上の工程により、本実施例の試料１を得た。
〔試料２〕
試料２は試料１と比較し、保護膜及びバックゲート電極の構造が異なる。より具体的には
、トランジスタのチャネル幅方向において、第１の酸化物絶縁膜及び第２の酸化物絶縁膜
の側面をバックゲート電極が覆うような構成とした。
試料２の作製は、上述した試料１の作製工程において、第１の酸化物絶縁膜、第２の酸化
物絶縁膜を成膜し、加熱処理を行ったのちに、フォトリソグラフィ工程により第２の酸化
物絶縁膜上にマスクを形成した。続いて該マスクを用いて第１の酸化物絶縁膜、第２の酸
化物絶縁膜の一部をエッチングした。それ以外の工程は、上述した試料１と同様であるた
め、試料１の記載を援用できる。
〔試料３〕
比較のための試料３は、試料１と比較し、バックゲート電極を有さない点で相違する構成
とした。
試料３の作製は、上述した試料１の作製工程において、バックゲート電極の形成工程を省
略することにより作製した。それ以外の工程は、上述した試料１と同様であるため、試料
１の記載を援用できる。
なお、上述した試料１乃至試料３には、チャネル長（Ｌ）が２μｍ、３μｍ、または６μ
ｍである、３種類のトランジスタがそれぞれ含まれていた。そして、試料１乃至試料３に
含まれる全てのトランジスタは、チャネル幅（Ｗ）が５０μｍであった。
［Ｖｇ－Ｉｄ特性］
次に、試料１乃至試料３のトランジスタの初期特性として、Ｖｇ－Ｉｄ特性を測定した。
本実施例では、基板温度を２５℃とし、ソース－ドレイン間の電位差（以下、ドレイン電
圧、Ｖｄともいう）を１Ｖ、１０Ｖとし、ソース－バックゲート電極間の電位差（以下、
ゲート電圧、Ｖｇともいう）を－１５Ｖ乃至１５Ｖまで変化させたときのソース－ドレイ
ン間に流れる電流（以下、ドレイン電流、Ｉｄともいう）の変化特性、すなわちＶｇ－Ｉ
ｄ特性を測定した。
ここで、試料１及び試料２においては、ゲート電極とバックゲート電極とが電気的に短絡
した状態でゲート電圧を加えるような駆動方法を用いた。Ｄｕａｌ Ｇａｔｅ駆動では、
常にゲート電極とバックゲート電極のゲート電圧が等しくなる。
図２６に、試料３のＶｇ－Ｉｄ特性を示す。図２６（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、
チャネル長（Ｌ）が２μｍ、３μｍ、６μｍであるトランジスタについての結果である。
また同様に、図２７には試料１のＶｇ－Ｉｄ特性を、図２８には試料２のＶｇ－Ｉｄ特性
をそれぞれ示している。
また、図２６、図２７、図２８のそれぞれにおいて、横軸はゲート電圧Ｖｇを、第１の縦
軸はドレイン電流Ｉｄを、第２の縦軸は、電界効果移動度をそれぞれ示す。ここで、電界
効果移動度は、飽和領域での値を示すために、Ｖｄ＝１０Ｖで算出した電界効果移動度を
示している。
図２６に示す比較のための試料３では、チャネル長（Ｌ）によらず、電界効果移動度の値
はほとんど変化しないことが分かった。また、チャネル長（Ｌ）が小さいほど、ドレイン
電圧Ｖｄが大きいほどしきい値電圧がマイナス方向にシフトする結果が示された。
一方、図２７に示す、本発明の一態様の試料１では、すべてのチャネル長（Ｌ）の条件で
、上記試料３に比べて電界効果移動度が向上していることが確認できた。さらに、チャネ
ル長（Ｌ）が小さいほど、電界効果移動度が向上することが分かった。また、もっともチ
ャネル長（Ｌ）の小さい条件（Ｌ＝２μｍ）であっても、ドレイン電圧Ｖｄに対するしき
い値電圧の変化は試料３に比べて極めて小さいものであることが分かった。
図２８に示す、本発明の一態様の試料２においても、すべてのチャネル長（Ｌ）の条件で
、上記試料３に比べて電界効果移動度が向上していることが確認できた。さらに、チャネ
ル長（Ｌ）が小さいほど、電界効果移動度が向上することが分かった。また、もっともチ
ャネル長（Ｌ）の小さい条件（Ｌ＝２μｍ）であっても、ドレイン電圧Ｖｄに対するしき
い値電圧の変化は試料３に比べて極めて小さいものであることが分かった。
試料１及び試料２ではＤｕａｌ Ｇａｔｅ駆動により、試料３に比べてチャネルが形成さ
れる酸化物半導体に対してより効果的に電界を加えることが可能となり、その結果チャネ
ル長（Ｌ）が小さい状態であってもドレイン電圧Ｖｄに対するしきい値電圧の変化を小さ
くすることができていることがわかる。また同様の理由により、試料１及び試料２ではＤ
ｕａｌ Ｇａｔｅ駆動によりドレイン電圧Ｖｄの影響を受けにくくなり、飽和領域におけ
る飽和性も向上させることができる。
以上の結果から、本発明の一態様に係る半導体装置では、トランジスタのチャネル長（Ｌ
）が小さいほど電界効果移動度が向上すること、さらには、チャネル長（Ｌ）が小さい場
合であっても、しきい値電圧を良好な値とすることができることが確認できた。このよう
なトランジスタを用いることにより、半導体表示装置の狭額縁化を実現することができる
。
１０ 順序回路
１０＿ＤＵＭ 順序回路
１０＿ｊ 順序回路
１０＿ｊ－１ 順序回路
１０＿ｙ 順序回路
１０＿１ 順序回路
１０＿８ｍ 順序回路
１１ 回路
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ トランジスタ
１７ トランジスタ
２０ トランジスタ
２１ 導電膜
２２ 絶縁膜
２３ 酸化物半導体膜
２３ａ 酸化物半導体膜
２３ｂ 酸化物半導体膜
２３ｃ 酸化物半導体膜
２４ 導電膜
２５ 導電膜
２６ 絶縁膜
２７ 絶縁膜
２８ 窒化物絶縁膜
２９ 絶縁膜
３０ 導電膜
３１ 基板
３２ 開口部
３２ａ 開口部
３２ｂ 開口部
３４ 導電膜
４０ 導電膜
４１ 酸化物半導体膜
４２ 金属酸化物膜
４２ａ 酸化物半導体膜
４３ 導電膜
４４ 導電膜
４５ 導電膜
４６ 基板
４７ 遮蔽膜
４８ 着色層
５０ 樹脂膜
５１ 配向膜
５２ 配向膜
５３ 液晶層
５５ 画素
５６ トランジスタ
５７ 容量素子
５８ 開口部
５９ 導電膜
６０ 液晶素子
６１ 導電膜
６２ 開口部
７０ 半導体表示装置
７１ 画素部
７２ 駆動回路
７３ 駆動回路
８０ トランジスタ
８１ トランジスタ
８２ トランジスタ
８３ トランジスタ
８４ トランジスタ
８５ トランジスタ
８６ トランジスタ
９０ バッファ
９１ トランジスタ
９２ トランジスタ
９３ トランジスタ
９５ トランジスタ
９６ トランジスタ
９７ 容量素子
９８ 発光素子
４００１ 基板
４００２ 画素部
４００３ 駆動回路
４００４ 駆動回路
４００５ 封止材
４００６ 基板
４０１０ トランジスタ
４０１８ ＦＰＣ
４０２０ 絶縁膜
４０２１ 画素電極
４０２３ 液晶素子
４０２８ 液晶層
４０３０ 配線
４０５０ 導電膜
４０５９ 樹脂膜
４０６０ 共通電極
４０６１ 導電性粒子
４０６２ 樹脂膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 操作ボタン
５２０４ バンド
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (5)

  1. 第１の導電膜と、
    前記第１の導電膜上の第１の絶縁膜と、
    前記第１の絶縁膜上の酸化物半導体膜と、
    前記第１の絶縁膜上の金属酸化物膜と、
    前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第２の導電膜と、
    前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第３の導電膜と、
    前記金属酸化物膜上に位置し、かつ、前記金属酸化物膜と電気的に接続された第５の導電膜と、
    前記酸化物半導体膜上に位置し、かつ、第２の絶縁膜を介して前記酸化物半導体膜のチャネル形成領域と重なる領域を有する第４の導電膜と、
    前記第３の導電膜と電気的に接続された画素電極と、を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記金属酸化物膜は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記金属酸化物膜は、前記酸化物半導体膜のチャネル形成領域よりも導電性が高い領域を有し、
    前記画素電極と前記金属酸化物膜との間には、第３の絶縁膜が位置し、
    断面視において、前記画素電極は、前記第３の絶縁膜が有する開口部に沿って凹部を有し、
    平面視において、前記導電性が高い領域は、前記画素電極が有する凹部と重なる領域を有し、
    前記導電性が高い領域のうち前記凹部と重なる領域全体は、前記第１の絶縁膜と接し、
    前記画素電極と前記導電性が高い領域との間には、容量が形成され、
    前記第５の導電膜は、前記金属酸化物膜に電位を供給する配線としての機能を有し、かつ、前記開口部と重なりを有さない、
    表示装置。
  2. 第１の導電膜と、
    前記第１の導電膜上の第１の絶縁膜と、
    前記第１の絶縁膜上の酸化物半導体膜と、
    前記第１の絶縁膜上の金属酸化物膜と、
    前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第２の導電膜と、
    前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第３の導電膜と、
    前記金属酸化物膜上に位置し、かつ、前記金属酸化物膜と電気的に接続された第５の導電膜と、
    前記酸化物半導体膜上に位置し、かつ、第２の絶縁膜を介して前記酸化物半導体膜のチャネル形成領域と重なる領域を有する第４の導電膜と、
    前記第３の導電膜と電気的に接続された画素電極と、を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記金属酸化物膜は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記金属酸化物膜は、前記酸化物半導体膜のチャネル形成領域よりも導電性が高い領域を有し、
    前記画素電極と前記金属酸化物膜との間には、第３の絶縁膜が位置し、
    断面視において、前記画素電極は、前記第３の絶縁膜が有する開口部に沿って凹部を有し、
    平面視において、前記導電性が高い領域は、前記画素電極が有する凹部と重なる領域を有し、
    前記導電性が高い領域のうち前記凹部と重なる領域全体は、前記第１の絶縁膜と接し、
    前記画素電極と前記導電性が高い領域との間には、容量が形成され、
    前記第５の導電膜は、前記金属酸化物膜に電位を供給する機能を有し、かつ、前記開口部と重なりを有さず、
    前記第４の導電膜は、前記第２の導電膜と重なる領域を有さず、
    前記第４の導電膜は、前記第３の導電膜と重なる領域を有さない表示装置。
  3. 第１の導電膜と、
    前記第１の導電膜上の第１の絶縁膜と、
    前記第１の絶縁膜上の酸化物半導体膜と、
    前記第１の絶縁膜上の金属酸化物膜と、
    前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第２の導電膜と、
    前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第３の導電膜と、
    前記金属酸化物膜上に位置し、かつ、前記金属酸化物膜と電気的に接続された第５の導電膜と、
    前記酸化物半導体膜上に位置し、かつ、第２の絶縁膜を介して前記酸化物半導体膜のチャネル形成領域と重なる領域を有する第４の導電膜と、
    前記第３の導電膜と電気的に接続された画素電極と、を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記金属酸化物膜は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記画素電極と前記金属酸化物膜との間には、第３の絶縁膜が位置し、
    断面視において、前記画素電極は、前記第３の絶縁膜が有する開口部に沿って凹部を有し、
    平面視において、前記金属酸化物膜のうち前記開口部と重なる領域は、前記画素電極が有する凹部と重なる領域を有し、
    前記金属酸化物膜のうち前記開口部と重なる領域全体は、前記第１の絶縁膜と接し、
    前記画素電極と、前記金属酸化物膜のうち前記開口部と重なる領域との間には、容量が形成され、
    前記第５の導電膜は、前記金属酸化物膜に電位を供給する機能を有し、かつ、前記開口部と重なりを有さない、
    表示装置。
  4. 第１の導電膜と、
    前記第１の導電膜上の第１の絶縁膜と、
    前記第１の絶縁膜上の酸化物半導体膜と、
    前記第１の絶縁膜上の金属酸化物膜と、
    前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第２の導電膜と、
    前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第３の導電膜と、
    前記金属酸化物膜上に位置し、かつ、前記金属酸化物膜と電気的に接続された第５の導電膜と、
    前記酸化物半導体膜上に位置し、かつ、第２の絶縁膜を介して前記酸化物半導体膜のチャネル形成領域と重なる領域を有する第４の導電膜と、
    前記第３の導電膜と電気的に接続された画素電極と、を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記金属酸化物膜は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記画素電極と前記金属酸化物膜との間には、第３の絶縁膜が位置し、
    断面視において、前記画素電極は、前記第３の絶縁膜が有する開口部に沿って凹部を有し、
    平面視において、前記金属酸化物膜のうち前記開口部と重なる領域は、前記画素電極が有する凹部と重なる領域を有し、
    前記金属酸化物膜のうち前記開口部と重なる領域全体は、前記第１の絶縁膜と接し、
    前記画素電極と、前記金属酸化物膜のうち前記開口部と重なる領域との間には、容量が形成され、
    前記第５の導電膜は、前記金属酸化物膜に電位を供給する機能を有し、かつ、前記開口部と重なりを有さず、
    前記第４の導電膜は、前記第２の導電膜と重なる領域を有さず、
    前記第４の導電膜は、前記第３の導電膜と重なる領域を有さない表示装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記酸化物半導体膜は、結晶部を有し、
    前記結晶部の大きさは１ｎｍ以上１０ｎｍ未満の大きさである表示装置。
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* Cited by examiner, † Cited by third party
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US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102170999B1 (ko) * 2014-07-30 2020-10-29 삼성디스플레이 주식회사 표시장치
US9964799B2 (en) * 2015-03-17 2018-05-08 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
WO2016147074A1 (en) * 2015-03-17 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Touch panel
KR102413938B1 (ko) * 2015-10-30 2022-06-28 삼성디스플레이 주식회사 발광 표시 장치 및 그 제조 방법
US10297331B2 (en) 2015-10-30 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6586358B2 (ja) * 2015-12-04 2019-10-02 株式会社ジャパンディスプレイ 液晶表示装置
CN109121438B (zh) * 2016-02-12 2022-02-18 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10475869B2 (en) 2016-08-23 2019-11-12 Semiconductor Energy Laboratory Co., Ltd. Display device including display element and transistor
US11043186B2 (en) * 2016-11-02 2021-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, display device, and electronic device
CN109964172A (zh) 2016-11-23 2019-07-02 株式会社半导体能源研究所 显示装置、显示模块及电子设备
CN108346402B (zh) * 2017-01-22 2019-12-24 京东方科技集团股份有限公司 一种栅极驱动电路及其驱动方法、显示装置
CN110690228B (zh) * 2019-09-06 2022-03-08 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
US20230125324A1 (en) * 2019-11-29 2023-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
KR20230056710A (ko) * 2020-08-27 2023-04-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 및 전자 기기
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
JP7105970B1 (ja) 2021-06-16 2022-07-25 積水メディカル株式会社 ＳＡＲＳ－ＣｏＶ－２の免疫測定方法及び免疫測定キット

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2010114213A (ja) 2008-11-05 2010-05-20 Sony Corp 薄膜トランジスタ基板および表示装置
JP2011139047A (ja) 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 表示装置
US20120062811A1 (en) 2010-09-15 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
WO2012086513A1 (ja) 2010-12-20 2012-06-28 シャープ株式会社 半導体装置および表示装置

Family Cites Families (204)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2587754B2 (ja) 1992-06-29 1997-03-05 セイコーエプソン株式会社 マトリックスアレー基板
US6323071B1 (en) 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
US5403762A (en) 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JP3241515B2 (ja) 1992-12-04 2001-12-25 株式会社半導体エネルギー研究所 半導体装置の製造方法
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US6413805B1 (en) 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
US6875628B1 (en) 1993-05-26 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method of the same
JPH07104312A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 液晶表示装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6140198A (en) 1998-11-06 2000-10-31 United Microelectronics Corp. Method of fabricating load resistor
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001325798A (ja) 2000-05-16 2001-11-22 Sony Corp 論理回路およびこれを用いた表示装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4439761B2 (ja) 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
TW582005B (en) 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device
SG119161A1 (en) 2001-07-16 2006-02-28 Semiconductor Energy Lab Light emitting device
US6788108B2 (en) 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4831895B2 (ja) 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
US7218349B2 (en) 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4397555B2 (ja) 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4425547B2 (ja) 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4531343B2 (ja) 2003-03-26 2010-08-25 株式会社半導体エネルギー研究所 駆動回路
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) * 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
GB2425401A (en) 2005-04-21 2006-10-25 Stuart Philip Speakman Manufacture of microstructures using peelable mask
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP2007115808A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
US20070115219A1 (en) 2005-11-22 2007-05-24 Matsushita Electric Industrial Co., Ltd. Apparatus for driving plasma display panel and plasma display
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
US20090237000A1 (en) 2005-11-22 2009-09-24 Matsushita Electric Industrial Co., Ltd. Pdp driving apparatus and plasma display
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
US7432737B2 (en) 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
EP1843194A1 (en) 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
TWI514348B (zh) 2006-09-29 2015-12-21 Semiconductor Energy Lab 顯示裝置和電子裝置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TWI427602B (zh) 2006-10-17 2014-02-21 Semiconductor Energy Lab 脈衝輸出電路、移位暫存器及顯示裝置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US8816484B2 (en) 2007-02-09 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI487118B (zh) 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR100873081B1 (ko) 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009099887A (ja) 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101671544B1 (ko) * 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
KR101618913B1 (ko) 2008-11-28 2016-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 포함하는 전자 장치
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
TWI792068B (zh) 2009-01-16 2023-02-11 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
JP2010230744A (ja) 2009-03-26 2010-10-14 Videocon Global Ltd 液晶表示装置及びその製造方法
KR101752640B1 (ko) 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5436049B2 (ja) 2009-05-29 2014-03-05 三菱電機株式会社 シフトレジスタ回路、シフトレジスタ回路の設計方法及び半導体装置
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101904811B1 (ko) 2009-07-24 2018-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI596741B (zh) 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
EP2284891B1 (en) * 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
WO2011027676A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011033909A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device including the driver circuit, and electronic device including the display device
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2011099360A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR20240035927A (ko) 2010-02-23 2024-03-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011108345A1 (en) 2010-03-02 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
KR101817926B1 (ko) 2010-03-02 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
CN102822884A (zh) * 2010-03-26 2012-12-12 夏普株式会社 显示装置和显示装置用阵列基板的制造方法
JP5581263B2 (ja) 2010-05-13 2014-08-27 株式会社半導体エネルギー研究所 バッファ回路
KR101840181B1 (ko) 2010-05-21 2018-03-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 출력 회로, 시프트 레지스터, 및 표시 장치
JP5133468B2 (ja) 2010-05-24 2013-01-30 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
JP5846789B2 (ja) 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
US8766253B2 (en) 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101952570B1 (ko) 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TW202141508A (zh) 2011-05-13 2021-11-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI501226B (zh) 2011-05-20 2015-09-21 Semiconductor Energy Lab 記憶體裝置及驅動記憶體裝置的方法
JP5958055B2 (ja) * 2011-07-29 2016-07-27 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法および電子機器
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP2013130802A (ja) 2011-12-22 2013-07-04 Semiconductor Energy Lab Co Ltd 半導体装置、画像表示装置、記憶装置、及び電子機器
US9036766B2 (en) * 2012-02-29 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8994439B2 (en) 2012-04-19 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, image display device, storage device, and electronic device
US9742378B2 (en) 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102013216824A1 (de) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI657539B (zh) 2012-08-31 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI624936B (zh) 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2010114213A (ja) 2008-11-05 2010-05-20 Sony Corp 薄膜トランジスタ基板および表示装置
JP2011139047A (ja) 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 表示装置
US20120062811A1 (en) 2010-09-15 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2012083738A (ja) 2010-09-15 2012-04-26 Semiconductor Energy Lab Co Ltd 液晶表示装置
WO2012086513A1 (ja) 2010-12-20 2012-06-28 シャープ株式会社 半導体装置および表示装置

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