TW201347156A - 固體攝像裝置及其驅動方法 - Google Patents

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Abstract

固體攝像元件是具有複數的畫素(10)。各畫素(10)是具有：光電變換部(21)，其係被配置於半導體基板(20)的表層部分，將射入的光變換成電荷；電荷保持部(22)，其係蓄積電荷，被配置於前述半導體基板(20)；倍增閘極電極(31)，其係在與該電荷保持部(22)之間電容耦合，隔著絕緣膜(34)來配置於前述半導體基板(20)；及電荷障壁部(26)，其係被配置於前述電荷保持部(22)與前述絕緣膜(34)之間，比前述半導體基板(20)更高雜質濃度。

Description

固體攝像裝置及其驅動方法
本發明是有關具備用以倍增電荷的閘極電極之固體攝像元件及其驅動方法。
圖像感測器(image sensor)有以CCD圖像感測器或CMOS圖像感測器為代表，使用半導體的固體攝像元件為人所知。該等的圖像感測器為了取得更高精細的畫像，而更進一步高畫素化。隨之，擔心每一畫素的受光面積變小造成感度降低。
為了對應於上述的問題，例如像專利文獻1那樣，具備用以在將入射光光電變換的發光二極體部與將電荷變換成電壓的浮動擴散部之間進行雪崩倍增的閘極電極之固體攝像元件被提案。
在專利文獻1記載的固體攝像元件，為了進行電荷的雪崩倍增及被倍增的電子的蓄積，而具有分別對應於倍增及蓄積的複數個量子阱(Quantum Well)構造、進而是具有複數的閘極電極。並且，為了使電荷移動於該等量子阱間，而具有轉送用的閘極電極。亦即，在單位畫素內，為 了電荷的倍增，需要至少3個的閘極電極。因此，畫素大小會變大，有難高畫素化的問題。並且，如此的構成的固體攝像元件，因為在不同的量子阱間(不同的閘極電極間)倍增電荷，所以電荷的移動路徑會變長。因此，有難以使施加於倍增閘極電極的電壓降低的問題，該倍增閘極電極是用以取得可雪崩倍增的電場。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2009-147064號公報
本發明是在具備倍增部的固體攝像元件中，以實現畫素的小型化、及施加於倍增閘極電極的電壓的低電壓化為目的。
在本發明的第一形態中，固體攝像元件係具有複數的畫素。
各畫素係具有：第2導電型的光電變換部，其係被配置於具有第1導電型的半導體基板的一面側的表層部分，將從前述一面側射入的光變換成電荷；第2導電型的電荷保持部，其係蓄積在該光電變換部產生的電荷，被配置於前述半導體基板；倍增閘極電極，其係在與該電荷保持部之間電容耦 合，隔著絕緣膜來配置於前述半導體基板；及電荷障壁部，其係被配置於前述電荷保持部與前述絕緣膜之間，在前述倍增閘極電極與該電荷保持部電容耦合的位置，具有比前述半導體基板更高雜質濃度的第1導電型。
若根據如此的構成，則在絕緣膜與電荷保持部之間的電荷障壁部形成有比半導體基板與絕緣膜的界面及電荷保持部更淺電位的領域。亦即，在絕緣膜、電荷障壁部、電荷保持部的排列方向，電荷保持部相較於電荷障壁部及對於電荷保持部與電荷障壁部相反側的領域，電位會變深。換言之，成為形成有電位阱(potential well)的狀態。因此，在光電變換部產生的電荷是被蓄積於電荷保持部。可是，絕緣膜及電荷障壁部是介於倍增閘極電極與電荷保持部之間。一旦所定的電壓被施加於此倍增閘極電極，則在絕緣膜、電荷障壁部、電荷保持部的排列方向，越絕緣膜側，電位越被深化。因此，存在於電荷保持部的電荷是朝絕緣膜側加速，在電荷障壁部，電荷會藉由雪崩倍增而增加。在本發明之絕緣膜、電荷障壁部、電荷保持部的排列方向的雜質分布中，藉由一面使電荷蓄積於電荷保持部，一面對倍增閘極電極施加所定電壓，可電荷倍增。因此，可不在相異的領域形成別的電荷保持部及倍增閘極電極，來以同一電極進行電荷的蓄積及倍增。並且，進行電荷的加速及倍增之電荷障壁部的厚度，亦即電荷的加速所要的距離，相較於在相異的電極間加速電荷而進行倍增的構 成，可縮小。因此可降低為了確保電荷的雪崩倍增可能的電場之增閘極電極的施加電壓。
在本發明的第二形態中，第一形態所記載的固體攝像元件的驅動方法，係對前述倍增閘極電極施加由High偏壓及Low偏壓所構成的時鐘脈衝，在使電荷蓄積於前述電荷保持部的蓄積期間，對前述倍增閘極電極施加前述Low偏壓，前述蓄積期間之後，在使被蓄積於前述電荷保持部的電荷倍增的倍增期間，對前述倍增閘極電極至少施加前述High偏壓。
若根據此驅動方法，則在蓄積期間，藉由對倍增閘極電極施加Low偏壓，相較於電荷保持部，可使電荷障壁部的電位形成淺。亦即，可不使在光電變換部產生的電荷移動至半導體基板的一面側，來蓄積於倍增閘極電極下的電荷保持部。而且，在倍增期間，藉由對倍增閘極電極施加High偏壓，可一面使絕緣膜側的電位深化，一面使電荷障壁部的電位形成比電荷保持部更深。亦即，可使蓄積於電荷保持部的電荷朝絕緣膜側加速，可藉由雪崩倍增來使電荷增加。
有關本發明的上述目的及其他的目的、特徵或優點是可一邊參照附圖，一邊藉由以下的詳細敘述來更明確。
10‧‧‧單位畫素
10a‧‧‧行轉送線
10b‧‧‧行選擇線
11‧‧‧感測器陣列
12‧‧‧垂直驅動電路
13‧‧‧相關雙採樣(CDS)電路
14‧‧‧水平驅動電路
15‧‧‧A/D變換電路(ADC)
16‧‧‧定時發生器(TG)
20‧‧‧半導體基板
20a‧‧‧一面
21‧‧‧光電變換部
22‧‧‧電荷保持部
23‧‧‧浮動擴散(FD)部
24‧‧‧重置汲極(RD)部
25‧‧‧電洞蓄積層
26‧‧‧電荷障壁部
27‧‧‧源極跟隨器電路
27a~27c‧‧‧接點
28‧‧‧定電壓源
30‧‧‧轉送閘極電極
31‧‧‧倍增閘極電極
32‧‧‧讀出閘極(ROG)電極
33‧‧‧重置閘極(RG)電極
34‧‧‧絕緣膜
35‧‧‧轉送配線
35a、36a、37a‧‧‧接點
36‧‧‧倍增閘極配線
37‧‧‧讀出閘極(ROG)配線
38‧‧‧重置閘極(RG)配線
39‧‧‧遮光膜
40‧‧‧電源電位線
50‧‧‧低濃度領域
100‧‧‧訊號電荷
FD‧‧‧浮動擴散
RD‧‧‧重置汲極
Tr1、Tr2、Tr3‧‧‧電晶體
圖1是表示第1實施形態的固體攝像元件的概略構成圖。
圖2是表示畫素的概略構成，沿著圖3的II-II線的剖面圖。
圖3是表示畫素的佈局之一例的上面圖。
圖4是表示固體攝像元件的驅動時序之一例的時序圖。
圖5是表示與半導體基板的厚度方向正交的方向之畫素的電位形狀的電位的圖。
圖6是表示與半導體基板的厚度方向正交的方向之畫素的電位形狀的電位的圖。
圖7是表示半導體基板的厚度方向之畫素的電位形狀的電位的圖。
圖8是表示半導體基板的厚度方向之畫素的電位形狀的電位的圖。
圖9是表示半導體基板的厚度方向之畫素的電位形狀的電位的圖。
圖10是表示與半導體基板的厚度方向正交的方向之畫素的電位形狀的電位的圖。
圖11是表示與半導體基板的厚度方向正交的方向之畫素的電位形狀的電位的圖。
圖12是表示電荷障壁部的電場強度的最大值之電荷障壁部的雜質濃度依存性的圖。
圖13是擴大沿著圖2的II-II線的剖面的一部分的剖面圖及電位的圖。
圖14是擴大沿著圖2的II-II線的剖面的一部分的剖 面圖及電位的圖。
圖15是表示第1實施形態的變形例的畫素的剖面圖。
圖16是表示第2實施形態的畫素的概略構成的剖面圖。
圖17是表示第3實施形態的畫素的概略構成的剖面圖。
圖18是表示第4實施形態的畫素的概略構成，沿著圖19的XVIII-XVIII線的剖面圖。
圖19是表示畫素的佈局之一例的上面圖。
圖20是表示畫素的概略構成，沿著圖19的XX-XX線的剖面圖。
圖21是表示沿著半導體基板的一面的方向之畫素的電位形狀的電位的圖。
圖22是表示第5實施形態的畫素之半導體基板的厚度方向的電位形狀的電位的圖。
圖23是表示其他的實施形態的畫素的概略構成的剖面圖。
以下，根據圖面來說明有關本發明的實施形態。另外，在以下的各圖中，對於彼此相同或均等的部分附上同一符號。
(第1實施形態)
最初，參照圖1來說明有關本實施形態的固體攝像元件的概略構成。
本實施形態的固體攝像元件是構成CMOS圖像感測器。此固體攝像元件是如圖1所示般，具備：複數的單位畫素(以下也有時簡稱為畫素)10被配置成二次元矩陣狀的感測器陣列11、垂直驅動電路12、相關雙採樣(CDS)電路13、水平驅動電路14、A/D變換電路(ADC)15、及定時發生器(Timing Generator)(TG)16。
單位畫素10是構成要素至少包含：光電變換部，其係將入射光光電變換而蓄積電荷；電荷保持部，其係從該光電變換部接受電荷而暫時性地保持；浮動擴散(FD)部，其係從該電荷保持部接受電荷而變換成電壓；及重置汲極(RD)部，其係重置該FD部的電荷量。
並且，在本實施形態中，畫素10是具有轉送手段，其係使用在從光電變換部往電荷保持部之電荷的轉送、及從電荷保持部往FD部之電荷的轉送。有關此單位畫素10的具體的構成會在往後敘述。
垂直驅動電路12是藉由行轉送線10a及行選擇線10b來與各畫素10連接，以行單位作為讀出行來選擇感測器陣列11的各畫素10。亦即，行轉送線10a是由複數 的訊號線所構成，將用以進行在後述的光電變換部產生的訊號之轉送動作或重置動作的驅動訊號供給至感測器陣列11。然後，行選擇線10b會將作為讀出行選擇用的訊號供給至感測器陣列11。
CDS電路13是被配置於感測器陣列11的每一畫素列或複數畫素列，將從藉由垂直驅動電路12所選擇的行讀出的訊號予以CDS處理。具體而言，從各畫素10接受重置位準與訊號位準，取兩者的差，藉此除去每畫素10的固定模式雜訊。
水平驅動電路14是經由CDS電路13，藉由列訊號線10c來與各畫素10連接。而且，水平驅動電路14是在CDS電路13中被CDS處理之後，依序選擇在每列所被保存的訊號。然後，ADC15會將藉由水平驅動電路14所選擇的列的訊號變換成數位訊號而輸出。
TG16是產生各種的時序訊號，分別驅動垂直驅動電路12、CDS電路13、水平驅動電路14、ADC15。
其次，參照圖2來說明有關本實施形態的單位畫素10的概略構成。
單位畫素10是如圖2所示般，在設為P型(p-)的半導體基板20的一面20a側表層具有：光電變換部21、電荷保持部22、FD部23、及RD部24。在本實施形態中，該等各部21，22，23，24是彼此分離形成，以此順序並設。另外，在本實施形態中，半導體基板20是設為接地電位。
光電變換部21是藉由磷等的雜質摻雜來設為N型(n-)。例如，可將雜質的濃度設為5.0×1016cm-3。射入光電變換部21的光是藉由光電變換來變換成電荷。在本實施形態中，藉由光電變換來產生的電荷是電子。另外，在該光電變換部21與一面20a之間形成有比半導體基板20更高雜質濃度之P型(p+)的電洞蓄積層25。亦即，電洞蓄積層25是露出於一面20a，光電變換部21是在半導體基板20的厚度方向，形成於比電洞蓄積層25更深的位置。
電荷保持部22是藉由磷等的雜質摻雜來設為比光電變換部21更高濃度的N型(n)。例如，可將雜質的濃度設為1.0×1017cm-3。因此，電荷保持部22是電位(potential)形成比包圍電荷保持部22的半導體基板20(P型的領域)更深。另外，在本實施形態中，電荷保持部22是與光電變換部21分離形成。在光電變換部21所產生的電荷是藉由後述的轉送手段來轉送至此電荷保持部22之後，在電荷保持部22暫時性被保持。另外，在該電荷保持部22與一面20a之間，以能夠和電荷保持部22接觸的方式形成有電荷障壁部26。亦即，該電荷障壁部26是露出於一面20a，電荷保持部22是在半導體基板20的厚度方向，形成於比電荷障壁部26更深的位置。另外，在本實施形態中，電荷保持部22與電荷障壁部26的界面是以來自一面20a的距離能夠成為約0.2μm的方式形成。此電荷障壁部26是設為比半導體基板20更高雜質濃度的 P型(p)。此電荷障壁部26的雜質濃度是1.5×1017cm-3以上，3.0×1018cm-3以下為理想，在本實施形態是設為3.0×1017cm-3。電荷障壁部26是本發明的特徵部分，藉由此電荷障壁部26，半導體基板20的厚度方向的電位是設為以電荷保持部22作為底的量子阱狀。有關電荷障壁部26的具體的作用效果會在往後敘述。
FD部23是藉由磷等的雜質摻雜來設為比電荷保持部22更高濃度的N型(n+)。FD部23是與光電變換部21及電荷保持部22分離設置。而且，在FD部23連接源極跟隨器電路27。本實施形態的源極跟隨器電路27是3個的電晶體Tr1、Tr2、Tr3串聯構成。電晶體Tr1的閘極是被連接至FD部23，汲極是被連接至電源電位(圖2中記載為VDD)。電晶體Tr2的閘極是藉由行選擇線10b來連接至垂直驅動電路12，汲極是被連接至電晶體Tr1的源極。另外，在被連接至電晶體Tr2的閘極之行選擇線10b是被輸入有控制電晶體Tr2的ON/OFF的時鐘脈衝(圖2中記載為SEL)。電晶體Tr3的閘極是被連接至定電壓源28，汲極是被連接至電晶體Tr2的源極。另外，電晶體Tr3的源極是被接地。亦即，電晶體Tr3是具有作為定電流源的機能。而且，在電晶體Tr2的源極(電晶體Tr3的汲極)連接列訊號線10c。
FD部23是藉由從電荷保持部22轉送的電荷來變化其電位。在行選擇線10b施加所定的電壓之狀態(設為讀出訊號的對象之狀態)中，電晶體Tr2為開啟(ON)狀 態，對應於FD部23的電位的變化之電流會流至列訊號線10c。另外，在行選擇線10b未施加所定電壓，電晶體Tr2為關閉(OFF)的狀態，是無隨FD部23的電位的變化之流至列訊號線10c的電流的變化。
RD部24是藉由磷等的雜質摻雜來設為與FD部23大致同濃度的N型(n+)。RD部24是與光電變換部21、電荷保持部22及FD部23分離設置，連接至定電壓源(圖2中記載為VRD)，藉此設為所定的電位。另外，本實施形態是構成VRD會從與VDD相同的電源供給。被蓄積於FD部23的電荷是藉由後述的重置動作來掃棄至RD部24，FD部23是設為與RD部24同電位。
並且，單位畫素10是具有複數的閘極電極，複數的閘極電極是藉由垂直驅動電路12，在所定的時序進行ON/OFF動作。具體而言，具有轉送閘極電極30、倍增閘極電極31、讀出閘極(ROG)電極32、及重置閘極(RG)電極33。在本實施形態中，該等各閘極電極30，31，32，33是使用藉由雜質摻雜來成為N型的多晶矽。
轉送閘極電極30是在半導體基板20的一面20a，隔著絕緣膜34來形成於光電變換部21與電荷保持部22之間的領域。而且，轉送閘極電極30是與行轉送線10a之中轉送配線35連接，藉由垂直驅動電路12來施加時鐘脈衝(圖2中記載為Vtr)。
倍增閘極電極31是至少一部分會與電荷保持部22重疊(overlap)，而一面被電容耦合，一面隔著絕緣膜34 來形成於半導體基板20的一面20a。而且，倍增閘極電極31是與行轉送線10a之中倍增閘極配線36連接，藉由垂直驅動電路12來施加時鐘脈衝(圖2中記載為VMG)。
ROG電極32是在半導體基板20的一面20a，隔著絕緣膜34來形成於電荷保持部22與FD部23之間的領域。而且，ROG電極32是與行轉送線10a之中讀出閘極(ROG)配線37連接，藉由垂直驅動電路12來施加時鐘脈衝(圖2中記載為VROG)。
RG電極33是在半導體基板20的一面20a，隔著絕緣膜34來形成於FD部23與RD部24之間的領域。而且，RG電極33是與行轉送線10a之中重置閘極(RG)配線38連接，藉由垂直驅動電路12來施加時鐘脈衝(圖2中記載為VRG)。
並且，在本實施形態中，畫素10是在半導體基板20的一面20a側，藉由射入的光來進行光電變換的光電變換部21以外的領域形成有用以遮蔽光的遮光膜39。此遮光膜39是例如以鋁所形成，一面以能夠覆蓋感測器陣列11的方式形成，一面對應於光電變換部21及電洞蓄積層25的部分開口。
另外，單位畫素10與別的單位畫素10之間是藉由未圖示的元件分離領域來電性分離。元件分離領域是可為絕緣膜(例如藉由LOCOS氧化的氧化膜)或設為比半導體基板20及電荷障壁部26更高濃度的P型之雜質領域。
其次，參照圖3及圖4來說明有關本實施形態的單位畫素10的具體的佈局構成。
如圖3所示般，在單位畫素10內，轉送閘極電極30、倍增閘極電極31、ROG電極32、RG電極33會以此順序來並設。而且，在各閘極電極30，31，32，33形成有用以施加時鐘脈衝(Vtr，VMG，VROG，VRG)的行轉送線10a。具體而言，行轉送線10a之中，轉送配線35是經由接點35a來連接至轉送閘極電極30。又，倍增閘極配線36是經由接點36a來連接至倍增閘極電極31。又，ROG配線37是經由接點37a來連接至ROG電極32。又，RG配線38是經由接點38a來連接至RG電極33。
並且，包含源極跟隨器電路27的周邊電路是被形成於半導體基板20，經由接點27a來連接至FD部23。源極跟隨器電路27是行選擇線10b也經由接點27b來連接。並且，源極跟隨器電路27是列訊號線10c及電源電位線40也分別經由接點27c及接點40a來連接。另外，在本實施形態中，電源電位線40會經由接點40b也連接至RD部24。另外，在圖3中是省略RD部24的圖示。
另外，在本實施形態中，行轉送線10a及行選擇線10b是延伸於各閘極電極30，31，32，33的並設方向來形成，連接至垂直驅動電路12。而且，列訊號線10c及電源電位線40是延伸於與行轉送線10a及行選擇線10b正交的方向，連接至水平驅動電路14。
另外，如圖2所示般，在本實施形態中，倍增閘極電 極31是只與電荷障壁部26的一部分重疊形成。具體而言，在各閘極電極30，31，32，33的並設方向，倍增閘極電極31的寬是比電荷障壁部26的寬更小。而且，在半導體基板20的一面20a中，電荷障壁部26是在倍增閘極電極31與轉送閘極電極30之間的領域及倍增閘極電極31與ROG電極32之間的領域露出。
其次，參照圖4~圖11來說明本實施形態的固體攝像元件的驅動方法。
圖4是表示用以驅動本實施形態的固體攝像元件的時序圖的一例。橫軸是相當於時間，以時間序列來表示施加於各閘極電極的時鐘脈衝(Vtr，VMG，VROG，VRG)、及施加於行選擇線10b來控制電晶體Tr2的ON/OFF的時鐘脈衝(SEL)的狀態。亦即，表示在某時刻，是否對各閘極電極施加High偏壓及Low偏壓的任一方。另外，在本實施形態中，有關電荷的轉送之施加於閘極電極30，32，33的時鐘脈衝Vtr、VROG、VRG是High偏壓設為3.3V程度，Low偏壓設為0V(接地電位)。並且，有關電荷的倍增之施加於倍增閘極電極31的時鐘脈衝的VMG是High偏壓設為5V程度，Low偏壓設為0V。而且，SEL是High偏壓設為源極跟隨器電路27的電晶體Tr2開啟的程度，Low偏壓設為0V。以下，說明在每時刻驅動的情況。
在時刻t0，如圖4所示般，將時鐘脈衝Vtr，VMG，VROG，SEL設為Low偏壓，將VRG設為High偏壓。光 電變換部21、電荷保持部22、FD部23、RD部24的閘極電極的並設方向的電位是成為反映各部位的雜質濃度的差異之形狀。亦即，如圖5所示般，電荷保持部22是電位形成比光電變換部21更深(電位高)。並且，FD部23是電位形成比電荷保持部22更深，RD部24的電位是成為與FD部23大致同等。而且，在時刻t0，轉送閘極電極30及ROG電極32的正下面的領域的電位是大致成為接地電位。因此，光電變換部21與電荷保持部22是被電性分離。另一方面，因為將VRG設為High偏壓，所以RG電極33正下面的電位會深化。因此，FD部23與RD部24是被電性連接而成為同電位。另外，光電變換部21是轉送閘極電極30正下面的領域的電位大致為接地電位，所以形成以光電變換部21為底的量子阱。因此，在光電變換部21蓄積有射入的光被光電變換而產生的訊號電荷100。
在時刻t1~時刻t2，如圖4所示般，將Vtr從Low偏壓設為High偏壓。此狀態是轉送閘極電極30正下面的領域的電位變深(電位變高)。因此，被蓄積於光電變換部21的訊號電荷100是藉由雜散電場漂移及自我誘發漂移來轉送至電荷保持部22。
在時刻t2，將Vtr從High偏壓設為Low偏壓。藉此，如圖6所示般，轉送閘極電極30正下面的電位是大致成為接地電位，光電變換部21及電荷保持部22是成為與其他的各部位電性分離的量子阱。因此，在電荷保持部 22中，從光電變換部21轉送的訊號電荷100會被保持，且在光電變換部21中，射入的光會藉由光電變換來變換成電荷，開始蓄積新的訊號電荷200。亦即，將Vtr設為Low偏壓時起，開始申請專利範圍所記載的蓄積期間。
並且，在電荷保持部22與絕緣膜34之間，以能夠露出於半導體基板20的一面20a之方式，形成有電荷障壁部26。因此，半導體基板20的厚度方向的電位是如圖7所示般，在絕緣膜34及電荷障壁部26中，大致成為接地電位，在電荷保持部22中，形成比電荷障壁部26更深(成為正的電位)，在半導體基板20的厚度方向，離一面20a越遠，越淺(接近接地電位)。亦即，成為以電荷保持部22為底的量子阱狀。因此，訊號電荷100是在半導體基板20的厚度方向也被保持於電荷保持部22。另外，由於本實施形態是使用設為N型的多晶矽作為倍增閘極電極31，因此絕緣膜34與倍增閘極電極31的界面的電位是稍微成為正。
在時刻t3~時刻t4，如圖4所示般，施加複數次High偏壓，作為VMG。參照圖7~圖9來詳細說明此時鐘脈衝之中，從Low偏壓經由High偏壓，再度成為Low偏壓之將一個的脈衝施加於倍增閘極電極31時的驅動情況。
首先，將VMG設為Low偏壓時，如上述般，訊號電荷100是被保持於電荷保持部22(圖7)。
然後，在VMG從Low偏壓遷移至High偏壓的過渡 狀態中，如圖8所示般，一面半導體基板20的一面20a的電位變深(電位上昇)，一面電荷障壁部26的電位可保持比電荷保持部22更淺的狀態。因此，在電荷保持部22保持訊號電荷100不動，比形成於電荷障壁部26的電位障壁更靠一面20a側的領域中，可取得電荷的雪崩倍增可能的電場。
而且，一旦VMG形成High偏壓，則如圖9所示般，電荷障壁部26的電位會形成比電荷保持部22更深，被蓄積於電荷保持部22的訊號電荷100會朝一面20a加速。藉此，進行訊號電荷100的雪崩倍增。
然後，在VMG從High偏壓遷移至Low偏壓的過渡狀態中，半導體基板20的厚度方向的電位是成為與VMG從Low偏壓遷移至High偏壓的過渡狀態(圖8)同樣的形狀。此時，訊號電荷100是比被形成於電荷障壁部26的電位障壁更存在於一面20a側。
然後，一旦VMG形成Low偏壓，則絕緣膜34及電荷障壁部26的電位是大致成為接地電位，像圖7所示那樣，成為以電荷保持部22作為底的量子阱狀。訊號電荷100是藉由雜散電場漂移及自我誘發漂移來從比電荷障壁部26更靠一面20a側的領域往電荷保持部22轉送。
如以上般，藉由使VMG從Low偏壓變化至High偏壓，可使電荷保持部22所蓄積的訊號電荷100雪崩倍增。而且，藉由使VMG從High偏壓變化至Low偏壓，可將被倍增的訊號電荷100再度保持於電荷保持部22。
在時刻t3~時刻t4，藉由施加複數次High偏壓作為VMG，可使藉由光電變換所取得的電荷倍增。此期間(t4-t3)是相當於申請專利範圍的倍增期間。
在時刻t5，將VRG從High偏壓設為Low偏壓。藉此，如圖10所示般，RG電極33正下面的領域的電位變淺，電位大致成為接地電位。在時刻t5，VROG也被設為Low偏壓，因此FD部23是與電荷保持部22及RD部24電性分離。亦即，FD部23是形成量子阱。
在時刻t5~時刻t6，將施加於行選擇線10b的時鐘脈衝的SEL從Low偏壓設為High偏壓。藉此，源極跟隨器電路27的電晶體Tr2會成為開啟(ON)狀態，可隨著被連接至FD部23的電晶體Tr1的閘極電壓的變化來使流至列訊號線10c的電流變化。
在時刻t6~時刻t7，將VROG從Low偏壓設為High偏壓。藉此，如圖11所示般，使ROG電極32的正下面的電位深化，將被蓄積於電荷保持部22的訊號電荷100往FD部23轉送。由於訊號電荷100被蓄積於FD部23，因此被連接至源極跟隨器電路27的電晶體Tr1的閘極電壓會變化。具體而言，FD部23的電位，亦即電晶體Tr1的閘極電壓相較於訊號電荷100被蓄積之前降低。在時刻t6~時刻t7，由於SEL為High偏壓，因此隨著FD部23的電位的降低，流至列訊號線10c的電流會降低。此電流的降低量是依據被轉送至FD部23的訊號電荷100的量。亦即，射入至畫素10的光的量會被變換成列訊號線 10c電流的降低量。
在時刻t7，藉由將VROG設為Low偏壓，再度將FD部23設為量子阱狀。因此，在時刻t7，訊號電荷100是被保持於FD部23。
在時刻t7~時刻t8，將SEL從High偏壓設為Low偏壓，使FD部23的電位的變化不會影響列訊號線10c。
而且，在時刻t8，將RG從Low偏壓設為High偏壓。藉此，被保持於FD部23的訊號電荷100是被掃棄至RD部24，FD部23是成為與RD部同電位(VRD)。時刻t8的半導體基板20內的電位形狀是與時刻t0的電位形狀相同。
藉由重複進行上述時刻t0~時刻t8的動作，可將射入至感測器陣列11的光設為電壓訊號來連續性地輸出。另外，在時刻t2，Vtr從High偏壓成為Low偏壓之後，經過時刻t8，在時刻t1，Vtr從Low偏壓成為High偏壓為止的期間是在光電變換部21中光一面被變換成電荷一面被蓄積的期間。這是相當於申請專利範圍的蓄積期間。
其次，說明本實施形態的固體攝像元件的作用效果。
本實施形態是在半導體基板20的一面20a側表層形成有電荷障壁部26，一邊接觸於此電荷障壁部26，一邊對於一面20a在比電荷障壁部26更深的位置形成有電荷保持部22。因此，當被施加於倍增閘極電極31的時鐘脈衝VMG為Low偏壓時，半導體基板20的厚度方向的電位形狀是以電荷保持部22為底，成為以比電荷障壁部26 及半導體基板20的電荷保持部22還深的領域作為障壁的量子阱狀。因此，可不使被轉送至電荷保持部22的電荷移動至半導體基板20的一面20a側，來使蓄積於電荷保持部22。而且，如前述般，在使VMG從Low偏壓遷移至High偏壓的過渡狀態下，一面將電荷保持於電荷保持部22，一面可在電荷障壁部26形成電荷的雪崩倍增可能的電場。然後，藉由將VMG設為High偏壓，可使電荷加速於半導體基板20的厚度方向而倍增。亦即，可在同一的電極進行電荷的蓄積及倍增。因此，相較於在專利文獻1記載那樣，在與厚度方向正交的方向進行倍增用的電荷的加速時，可減少閘極電極的數量。換言之，可減少半導體基板20的一面20a之中，倍增電荷的動作所必要的領域的面積。因此，可實現單位畫素10的小型化。
並且，在本實施形態是可藉由同相的電極，亦即倍增閘極電極31來進行電荷的蓄積及倍增。因此，相較於像專利文獻1記載那樣，在相異的電極間加速電荷來進行倍增的構成，可縮短電荷的加速所要的距離。亦即，在以相同的電位差來進行電荷的加速時，也可擴大電場。換言之，為了取得雪崩倍增所必要的電場，相較於在相異的電極間加速電荷來進行倍增的構成，可縮小施加於倍增閘極電極31的電壓(VMG的High偏壓)。另外，在本實施形態的構成中，VMG的High偏壓是可設為5V~8V程度，可比專利文獻1記載的構成之倍增閘極電極的電壓(15V以上)更大幅度降減。
另外，如上述般，在本實施形態中，電荷障壁部26的雜質濃度是1.5×1017cm-3以上，3.0×1018cm-3以下為理想。此濃度範圍是發明者實施電腦模擬而取得的結果。具體而言，如圖12所示般，半導體基板20之中，模擬電荷障壁部26的電場強度的雜質濃度依存性的結果。所謂相當於縱軸的電場強度是電荷障壁部26的半導體基板20的厚度方向的電場的最大值，所謂相當於橫軸的雜質濃度是摻雜於電荷障壁部26的硼等的雜質濃度。電場強度是與雜質濃度的增加一起增加。電荷的雪崩倍增所必要的電場是2×105V．cm-1以上。並且，從電荷障壁部26往形成於電荷障壁部26與倍增閘極電極31之間的絕緣膜34的隧道崩潰(tunnel breakdown)不會發生的電場是1×106V．cm-1以下。因此，電荷障壁部26的電場是被設定於上述範圍內為理想，可由此電場範圍來取得1.5×1017cm-3以上，3.0×1018cm-3以下之理想的濃度範圍。另外，此模擬是電荷保持部22與電荷障壁部26的界面為形成於離一面20a約0.2μm的距離之條件下被實施者，但在電荷障壁部26強反轉的狀況，電場的最大值是幾乎不依據來自電荷保持部22與電荷障壁部26的界面的一面20a的距離。因此，理想的濃度範圍(1.5×1017cm-3以上，3.0×1018cm-3以下)並不是被限定在來自電荷保持部22與電荷障壁部26的界面的一面20a的距離為0.2μm時。
並且，在本實施形態中，光電變換部21與電荷保持部22是被分離間形成，半導體基板20的一面20a之中， 在形成有光電變換部21及電荷保持部22的部分之間的領域具有隔著絕緣膜34來形成的轉送閘極電極30。
因此，可藉由施加於轉送閘極電極30的電壓來控制從光電變換部21往電荷保持部22之電荷的轉送。具體而言，只要將施加於轉送閘極電極30的Vtr設為High偏壓，便可從光電變換部21往電荷保持部22轉送電荷，只要將Vtr設為Low偏壓，便可將電荷保持部22與光電變換部21電性分離。加上，只要是對形成於電荷保持部22與FD部23之間的ROG電極32施加Low偏壓的狀態，電荷保持部22及FD部23也會成為電性分離的狀態。如此的構成是使在光電變換部21被光電變換的電荷暫時性地蓄積之後，可以所定的順序，將訊號電荷100設為電壓輸出。亦即，可對複數的畫素10確保曝光的同時性，可實現總體曝光。
並且，本實施形態是電荷障壁部26之中，僅一部分形成與倍增閘極電極31重疊。換言之，電荷障壁部26是在半導體基板20的一面20a中，除了與倍增閘極電極31重疊的部分之部分會被形成露出於一面20a。亦即，如圖13所示般，倍增閘極電極31之中，至少一方的端部31a是比電荷障壁部26與半導體基板20的境界更位於電荷障壁部26側。若根據此，則為了使電荷倍增，在使施加於倍增閘極電極31的時鐘脈衝VMG從Low偏壓遷移至High偏壓的過渡狀態中，可抑制電荷障壁部26與半導體基板20的界面附近之電位下沈(potential dip)的發生。
參照圖13及圖14來說明有關本案效果。另外，在圖13及圖14中，電位圖中的二點虛線A是表示電荷保持部22的電位，一點虛線B是表示VMG為Low偏壓時的電荷障壁部26的電位，實線C是表示VMG至High偏壓為止的過渡狀態的電荷障壁部26的電位。
一旦對倍增閘極電極31施加電壓，則與倍增閘極電極31的絕緣膜34接觸的部分之中，電場會集中於端部31a。因此，例如圖14般，端部31a與電荷障壁部26及半導體基板20的界面成為面一致的構成是在一面20a側表層中，比電荷障壁部26更低雜質濃度的半導體基板20側的電位會形成比電荷障壁部26更深(圖14的實線C)。亦即，在電荷障壁部26與半導體基板20的界面產生電位下沈。因此，在VMG成為High偏壓之前，被蓄積於電荷保持部22的電荷的一部分會移動成在半導體基板20的一面20a側產生的電位下沈。然後，即使VMG成為High偏壓，電位下沈與電荷障壁部26的電位差還是形成比電荷保持部22與電荷障壁部26的電位差更小，因此恐有電荷的倍增效率降低之虞。相對於此，如圖13所示般，倍增閘極電極31的端部31a會被形成比電荷障壁部26與半導體基板20的境界更位於電荷障壁部26側，藉此可抑制電位下沈的發生。
另外，像本實施形態那樣，各閘極電極30，31，32，33以此順序並設的構成中，是在並設方向，倍增閘極電極31的寬比電荷障壁部26的寬更小為理想。亦即， 在半導體基板20的一面20a中，電荷障壁部26露出於倍增閘極電極31與轉送閘極電極30之間的領域及倍增閘極電極31與ROG電極32之間的領域為理想。這是因為倍增閘極電極31與轉送閘極電極30之間的領域相較於前述的元件分離領域，雜質濃度低(或因為不是像絕緣膜那樣絕緣性)，所以容易產生電位下沈所致。因此，像本實施形態那樣，在並設方向，倍增閘極電極31的寬會形成比電荷障壁部26的寬更小，藉此在倍增閘極電極31與轉送閘極電極30之間的領域及倍增閘極電極31與ROG電極32之間的領域中可難以產生電位下沈。因此，可有效地使電荷倍增。
並且，本實施形態是在倍增期間中，對倍增閘極電極31施加2次以上High偏壓作為VMG。因此，相較於VMG的High偏壓的期間為1次時，可有效地進行電荷的倍增。並且，可任意地設定施加High偏壓的次數，設計者可任意地設定電荷的倍增量。
並且，本實施形態的單位畫素10是具有連接源極跟隨器電路27的FD部23、RD部24，具備用以轉送電荷的ROG電極32及RG電極33。而且，本實施形態的固體攝像元件是可設為CMOS圖像感測器，作為此單位畫素10排列成二次元矩陣狀的區域感測器。
(第1實施形態的變形例)
另外，在本實施形態中是顯示半導體基板20之中， 轉送閘極電極30正下面的領域是設為P導電型(p-)的例子，但該領域是如圖15所示般，具有設為比光電變換部21更低雜質濃度的N導電型(n--)的低濃度領域50為理想。藉由如此的構成，可加深轉送閘極電極30正下面的領域的電位，可擴大光電變換部21與電荷保持部22之間的雜散電場。藉此，可降低從光電變換部21往電荷保持部22轉送電荷時的電荷的轉送餘量。
(第2實施形態)
在第1實施形態是顯示光電變換部21及電荷保持部22為彼此分離形成的例子。但，並非限於上述例。例如圖16所示般，可為光電變換部21及電荷保持部22鄰接形成的構成。
如此的構成是在光電變換部21藉由光電變換而產生的電荷會自產生的時間點轉送至電荷保持部22。而且，在經過所定的曝光時間之後，對倍增閘極電極31施加時鐘脈衝VMG，藉此進行電荷的倍增。本實施形態的畫素10是相對於第1實施形態，不具轉送閘極電極30。因此，相較於第1實施形態記載的構成，可減少單位畫素10的閘極電極的數量。因此，可使畫素大小小型化。或，因為不必設置轉送閘極電極30，所以可降低佔單位畫素10之用以配置閘極電極的面積，為了感度提升，可使光電變換部21的面積增大。又，因為不需要控制施加於轉送閘極電極30的時鐘脈衝Vtr，所以可使含TG16的 邏輯電路的構成單純化。
(第3實施形態)
在第1實施形態及第2實施形態是顯示光電變換部21及電荷保持部22為獨立形成的例子。但，並非限於上述例。例如圖17所示般，光電變換部21及電荷保持部22亦可形成於相同的領域。換言之，光電變換部21兼作電荷保持部22使用的構成。此構成是在光電變換部21上形成有絕緣膜34及倍增閘極電極31。
在如此的構成中，電洞蓄積層25是相當於電荷障壁部26。形成有光電變換部21的部分之半導體基板20的厚度方向的電位是與第1實施形態之形成有電荷保持部22的部分的電位大致相同，藉由在倍增閘極電極31施加時鐘脈衝VMG，可使電荷倍增。
在本實施形態中也與第2實施形態同樣，畫素10不具轉送閘極電極30。因此，相較於第1實施形態所記載的構成，可減少單位畫素10的閘極電極的數量。並且，光電變換部21兼作電荷保持部22使用。因此，可使畫素大小相較於第2實施形態，更小型化。或，可降低佔單位畫素10之用以配置閘極電極的面積，為了感度提升，可使光電變換部21的面積增大。又，因為不需要控制施加於轉送閘極電極30的時鐘脈衝Vtr，所以可使含TG16的邏輯電路的構成單純化。
(第4實施形態)
在上述的各實施形態是顯示倍增閘極電極31會在半導體基板20的一面20a上隔著絕緣膜34來形成的例子。相對於此，在本實施形態是如圖18所示般，倍增閘極電極31是在半導體基板中，溝狀形成於半導體基板20的厚度方向。
本實施形態是與第3實施形態同樣，光電變換部21與電荷保持部22是被形成於相同的領域，光電變換部21兼作電荷保持部22使用的構成。亦即，電洞蓄積層25兼作電荷障壁部26使用。本實施形態的倍增閘極電極31是形成一部分會露出於半導體基板20的一面20a，且被電洞蓄積層25包含。而且，絕緣膜34會介於倍增閘極電極31與電洞蓄積層25之間。並且，本實施形態的倍增閘極電極31是如圖19所示般，形成包圍光電變換部21(電荷保持部22)。亦即，如圖20所示般，倍增閘極電極31會與光電變換部21、FD部23、RD部24的排列方向正交，且在沿著一面20a的方向也形成夾著光電變換部21(電荷保持部22)。另外，圖19中的XVIII-XVIII剖面是相當於圖18所示的剖面圖。並且，圖19的XX-XX剖面是相當於圖20所示的剖面圖。
在本實施形態的構成中，如圖18所示般，倍增閘極電極31、絕緣膜34、電洞蓄積層25(電荷障壁部26)、及光電變換部21(電荷保持部22)是以此順序來並設於沿著一面20a的方向。因此，該等的並設方向的電位是如 圖21所示般，成為在光電變換部21(電荷保持部22)形成有電位阱那樣的形狀。這是與上述各實施形態之形成有電荷保持部22的部分之半導體基板20的厚度方向的電位同樣的電位形狀。因此，藉由對倍增閘極電極31施加時鐘脈衝VMG，可使電荷倍增。另外，圖21所示的電位是圖18所示的XXI方向的電位。
並且，藉由將倍增閘極電極31設為溝狀，可防止倍增閘極電極31及絕緣膜34遮蔽入射光。因此，特別是像第3實施形態或本實施形態那樣，光電變換部21兼作電荷保持部22使用之類的構成時，可確保往光電變換部21的入射光量。
另外，本實施形態是如圖19所示般，顯示以倍增閘極電極31能夠包圍光電變換部21(電荷保持部22)的方式形成的例子，但只要是電荷障壁部26及絕緣膜34介於溝狀的倍增閘極電極31與電荷保持部22之間的構成即可。但，像本實施形態那樣，藉由擴大倍增閘極電極31之對向於電荷保持部22的面積，可更有效地進行電荷的倍增。
(第5實施形態)
在上述的各實施形態是顯示將施加於倍增閘極電極31的時鐘脈衝VMG的Low偏壓設為0V的例子。相對於此，本實施形態是將該Low偏壓設為比0V更低的電位。例如，顯示將Low偏壓設為-0.5V的例子。
如第1實施形態記載般，Low偏壓為0V的例子是使用設為N型的多晶矽作為倍增閘極電極31，因此包含電荷障壁部26及電荷保持部22之半導體基板20的厚度方向的電位中，絕緣膜34與倍增閘極電極31的界面的電位是稍微成為正。因此，在電荷保持部22中，使施加於倍增閘極電極31的VMG從High偏壓遷移至Low偏壓時，為了訊號電荷100的倍增，移動至半導體基板20的一面20a側的訊號電荷100的一部分不會被轉送至電荷保持部22，恐有留在一面20a附近之虞。相對的，在本實施形態是將Low偏壓設為負值，例如-0.5V。藉此，如圖22所示般，可使絕緣膜34與倍增閘極電極31的界面的電位接近接地電位。因此，可不使訊號電荷100留在一面20a附近，來轉送至電荷保持部22。
(其他的實施形態)
以上，說明有關本發明的理想的實施形態，但本發明並非限於上述的實施形態，亦可在不脫離本發明的主旨的範圍中實施各種的變形。
在第4實施形態是顯示有關倍增閘極電極31設為溝狀的畫素10，光電變換部21兼作電荷保持部22使用的例子。但，在分別獨立具有光電變換部21及電荷保持部22的形態中亦可將倍增閘極電極31設為溝狀。具體而言，亦可為與光電變換部21、電荷保持部22、FD部23、及RD部24的排列方向正交，且在沿著一面20a的 方向，以能夠夾入電荷保持部22的方式，形成有溝狀的倍增閘極電極31之構成。
並且，倍增閘極電極31的形成位置，如圖23所示般，亦可為埋入半導體基板20的內部那樣的形態。在此形態中，半導體基板20是例如SOI基板，藉由使構成SOI基板的絕緣層介於倍增閘極電極31與電荷保持部22之間，可使具有作為上述各實施形態的絕緣膜34之機能。而且，在電荷保持部22與絕緣膜34之間形成有電荷障壁部26。此形態，因為電荷障壁部26或FD部23、RD部24不會露出於半導體基板20的一面20a，所以可抑制表面準位所引起的雜訊影響。並且，在變形成使光電變換部21與電荷保持部22共用的形態時，可不像第3實施形態那樣在受光面配置倍增閘極電極31來電荷的倍增。並且，可不像第4實施形態那樣設置形成溝的空間來電荷的倍增。因此，相較於第3實施形態及第4實施形態，可使畫素大小更小型化。或，可降低佔單位畫素10之用以配置閘極電極的面積，為了感度提升，可使光電變換部21的面積增大。另外，在圖23中是顯示有關將轉送閘極電極30、ROG電極32、RG電極33埋入半導體基板20內的構成，但亦可為只埋入倍增閘極電極31的電極。
並且，在上述的各實施形態是顯示單位畫素10排列成二次元矩陣狀的區域感測器的例子，但亦可使用單位畫素10被一次元配置的線性感測器。
並且，在上述的各實施形態是顯示CMOS圖像感測器 的例子，其係具備FD部23(包含源極跟隨器電路27)，作為單位畫素10的構成要素，作為被蓄積於電荷保持部22之電荷的轉送目的地，且具備進行FD部23的電荷的重置之RD部24。但，並非限於上述例子。例如，亦可設為具有被蓄積於電荷保持部22的電荷的轉送目的地是以電荷耦合元件(CCD)所構成的垂直寄存器之CCD圖像感測器。
並且，在上述的各實施形態是顯示將半導體基板20設為接地電位的例子，但並非限於上述例。但，施加於轉送閘極電極30、倍增閘極電極31、ROG電極32、RG電極33的時鐘脈衝(Vtr，VMG，VROG，VRG)的Low偏壓是設為半導體基板20的電位以下為理想。
本發明是按照實施例來記述，但本發明並非限於該實施例或構造。本發明亦包含各種的變形例或均等範圍內的變形。此外，各種的組合或形態，甚至該等中只含一要素或以上、以下的其他組合或形態也為本發明的範疇或技術思想範圍者。
10‧‧‧單位畫素
10a‧‧‧行轉送線
10b‧‧‧行選擇線
10c‧‧‧列訊號線
20‧‧‧半導體基板
20a‧‧‧一面
21‧‧‧光電變換部
22‧‧‧電荷保持部
23‧‧‧浮動擴散(FD)部
24‧‧‧重置汲極(RD)部
25‧‧‧電洞蓄積層
26‧‧‧電荷障壁部
27‧‧‧源極跟隨器電路
28‧‧‧定電壓源
30‧‧‧轉送閘極電極
31‧‧‧倍增閘極電極
32‧‧‧讀出閘極(ROG)電極
33‧‧‧重置閘極(RG)電極
34‧‧‧絕緣膜
35‧‧‧轉送配線
36‧‧‧倍增閘極配線
37‧‧‧讀出閘極(ROG)配線
38‧‧‧重置閘極(RG)配線
39‧‧‧遮光膜
Tr1、Tr2、Tr3‧‧‧電晶體

Claims (15)

  1. 一種固體攝像元件，其特徵係具有複數的畫素(10)，各畫素(10)係具有：第2導電型的光電變換部(21)，其係被配置於具有第1導電型的半導體基板(20)的一面側的表層部分，將從前述一面側射入的光變換成電荷；第2導電型的電荷保持部(22)，其係蓄積在該光電變換部(21)產生的電荷，被配置於前述半導體基板(20)；倍增閘極電極(31)，其係在與該電荷保持部(22)之間電容耦合，隔著絕緣膜(34)來配置於前述半導體基板(20)；及電荷障壁部(26)，其係被配置於前述電荷保持部(22)與前述絕緣膜(34)之間，在前述倍增閘極電極(31)與該電荷保持部(22)電容耦合的位置，具有比前述半導體基板(20)更高雜質濃度的第1導電型。
  2. 如申請專利範圍第1項之固體攝像元件，其中，前述倍增閘極電極(31)的至少一部分，係於與前述一面正交的厚度方向，以能夠重疊於前述電荷保持部(22)之上的方式，隔著前述絕緣膜(34)來配置於前述半導體基板(20)的前述一面上，前述電荷障壁部(26)係被配置於前述半導體基板(20)的一面側的表層部分， 前述電荷障壁部(26)的至少一部分，係於與前述一面正交的方向，與前述倍增閘極電極(31)重疊。
  3. 如申請專利範圍第1項之固體攝像元件，其中，前述倍增閘極電極(31)，係被配置於溝內，該溝係被配置於與前述半導體基板(20)的一面正交的厚度方向，前述電荷障壁部(26)的至少一部分，係於與前述一面平行的水平方向，與前述倍增閘極電極(31)重疊。
  4. 如申請專利範圍第2或3項之固體攝像元件，其中，前述光電變換部(21)與前述電荷保持部(22)係分離，各畫素(10)更具有轉送閘極電極(30)，該轉送閘極電極(30)係於前述半導體基板(20)的一面上，在前述光電變換部(21)與前述電荷保持部(22)之間，隔著前述絕緣膜(34)來配置。
  5. 如申請專利範圍第4項之固體攝像元件，其中，各畫素(10)更具有低濃度領域(50)，該低濃度領域(50)係於前述半導體基板(20)之前述光電變換部(21)與前述電荷保持部(22)之間的表層部，具有比前述光電變換部(21)及前述電荷保持部(22)更低濃度的第2導電型。
  6. 如申請專利範圍第2或3項之固體攝像元件，其中，前述光電變換部(21)與前述電荷保持部(22)係鄰接。
  7. 如申請專利範圍第4項之固體攝像元件，其中， 前述電荷保持部(22)係比前述光電變換部(21)更高雜質濃度。
  8. 如申請專利範圍第2或3項之固體攝像元件，其中，前述電荷保持部(22)與前述光電變換部(21)係被一體化，前述光電變換部(21)兼任前述電荷保持部(22)。
  9. 如申請專利範圍第2或3項之固體攝像元件，其中，僅前述電荷障壁部(26)的一部分與前述倍增閘極電極(31)重疊。
  10. 如申請專利範圍第2或3項之固體攝像元件，其中，各畫素(10)更具有：第2導電型的浮動擴散部(23)、第2導電型的重置汲極部(24)、讀出閘極電極(32)、及重置閘極電極(33)，浮動擴散部(23)係被配置於前述半導體基板(20)的前述一面側的表層部分，浮動擴散部(23)係與前述光電變換部(21)、前述電荷保持部(22)、及前述電荷障壁部(26)分離，浮動擴散部(23)係與用以將電荷變換成電壓的源極跟隨器電路(27)連接，重置汲極部(24)係被配置於前述半導體基板(20)的前述一面側的表層部分，重置汲極部(24)係與前述光電變換部(21)、前述電荷保持部(22)、前述電荷障壁部(26)、及前述浮動擴散部(23)分離， 讀出閘極電極(32)係於前述半導體基板(20)的前述一面上，在前述電荷障壁部(26)與前述浮動擴散部(23)之間，隔著前述絕緣膜(34)來配置，重置閘極電極(33)係於前述半導體基板(20)的前述一面上，在前述浮動擴散部(23)與前述重置汲極部(24)之間，隔著前述絕緣膜(34)來配置。
  11. 如申請專利範圍第2或3項之固體攝像元件，其中，前述電荷障壁部(26)的雜質濃度為1.5×1017cm-3以上，3.0×1018cm-3以下。
  12. 如申請專利範圍第2或3項之固體攝像元件，其中，複數的前述畫素(10)係被配置成二次元矩陣狀。
  13. 一種固體攝像元件的驅動方法，係如申請專利範圍第2或3項所記載之固體攝像元件的驅動方法，其特徵為：對前述倍增閘極電極(31)施加由High偏壓及Low偏壓所構成的時鐘脈衝，在使電荷蓄積於前述電荷保持部(22)的蓄積期間，對前述倍增閘極電極(31)施加前述Low偏壓，前述蓄積期間之後，在使被蓄積於前述電荷保持部(22)的電荷倍增的倍增期間，對前述倍增閘極電極(31)至少施加前述High偏壓。
  14. 如申請專利範圍第13項之固體攝像元件的驅動方法，其中，在前述倍增期間，對前述倍增閘極電極(31)施加2次以上前述High偏壓。
  15. 如申請專利範圍第13項之固體攝像元件的驅動方法，其中，前述Low偏壓係比前述半導體基板(20)的電位更低。
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