JP4548425B2 - 固体撮像素子及びその駆動方法 - Google Patents
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まず、図10により画素回路の構成について説明する。
図示の構成は、各画素にフォトダイオード(PD)10と転送、増幅、選択、リセットの4つの画素トランジスタ(Tr)11、12、13、14を設けたものである。
PD10は、光電変換によって生成された電子を蓄積する。転送Tr11は、PD10の電子をフローティングディフュージョン(FD)15に転送する。
増幅Tr12は、ゲートがFD15とつながっており、FD15の電位変動を電気信号に変換する。選択Tr13は信号を読み出す画素を行単位で選択するものであり、この選択Tr13がONしたときには、増幅Tr12と画素の外で垂直信号線16につながっている定電流源17とがソースフォロアを組むので、FD15の電圧に連動する電圧が垂直信号線に出力される。
リセットTr14は、FD15の電位をVddにリセットする。
図示のように、シリコン基板20に形成されたPウェル領域20A内に、PD10、転送Tr11のゲート部11A、及びFD15が設けられ、シリコン基板20上にはゲート酸化膜(ゲート絶縁膜)21が形成され、ゲート酸化膜21の一部にはLOCOSによる素子分離部22が形成されている。
また、ゲート酸化膜21の上には、転送Tr11の転送ゲート電極11Bが形成されている。
このような埋込み型のPDでは、n層10Bの界面がp+層10Aでカバーされているので、n層10Bの界面で発生する暗電流を防止できる。
また、転送Tr11とPD10の設計を適切に行えば、PD10の光電子を全てFD15に転送できるので、上述のような埋込み型のPD10は、CCD型センサで広く使われている構造であり、例えば、いわゆるHAD(Hole Accumulation Diode )構造と呼称されるものが提供されている。
PD10のn層10Bは、転送ゲート電極11Bの形成後、側壁11Cの形成前に、転送ゲート電極11Bを用いた自己整合によってイオン注入され、形成される。
また、PD10のp+層10Aは、その後、側壁11Cを形成してから、側壁11Cを用いたセルフアラインでイオン注入され、形成される。
このようにする理由は、p+層10Aとゲート電極11Bとの距離を微小距離だけ確実に離して、PD10の光電子を転送し易くすることである。
一方、FD15側は通常のトランジスタと同じようにLDD構造をとっている。LDD構造とは、転送ゲート部11Aの側壁11Cの真下には不純物濃度の薄いn層(LDD層)を形成し、転送ゲート部11Aから側壁11Cの分だけ離して不純物濃度の濃いn+層(NSD層)を形成する構造である。
これは、転送ゲート電極11Bを負電圧にバイアスすることにより、転送ゲート部11Aの下の酸化膜21の界面にp型のチャネル11Dが形成され、埋め込みPD10と同様に界面準位からの暗電流を防止するからである。
すなわち、PD10は要求される数の電子を貯められるように、完全空乏化電圧を例えば1.5V以上要求される。そして、このPDの電子を全て読み出すには、転送ゲートをONしたときに、1.5V以上のポテンシャルを有するチャネルを、PDのn層にスムーズにつながるように酸化膜21の界面よりも深いところに作らなければならない。
なお、これらの課題(転送ゲートの低電圧化、同じ電圧で転送できる電子数を増加させること)は、PDが埋め込み型でない場合でも、あるいはPDでなくフォトゲートを採用した場合でも、電圧を入力してポテンシャルを制御する転送手段がある限り同様に存在するものである。
まず、転送ゲートの電圧を蓄積時間中に変化させる場合は、転送ゲートに高い電圧を入れると、光量が大きいときにPDとFDが導通してしまうので動作範囲に制約がある。
また、リセットゲートの電圧を蓄積時間中に変化させる場合は、FDのようなコンタクトをもつノードに光電子を貯めることになるので、埋め込みフォトダイオードに貯める場合と違って暗電流が大きくなる。
本発明の実施の形態例では、PD(光電変換素子)の信号電荷を転送ゲート(信号読み出し部)によってFDに転送する際の低電圧化を図るために、画素の下層に設けられるPウェル領域に対し、電荷転送時に同期して基板バイアス電圧を印加するようにした。これによって読出し電圧を下げることが可能となる。
また、PDの電荷蓄積期間中にPウェル領域に印加している基板バイアス電圧を変化させることにより、ダイナミックレンジの拡大を図るようにした。
なお、これらの原理については、具体的な実施例を用いて後述する。
また、図2は、図1に示す固体撮像素子の1つの画素回路の構成例を示す回路図である。
図1に示すように、本例の固体撮像素子は、半導体素子基板100上に画素部(撮像領域部)110、定電流部120、列信号処理部(カラム部)130、垂直(V)選択駆動手段140、水平(H)選択手段150、水平信号線160、出力処理部170、タイミングジェネレータ(TG)180等を設けたものである。
画素部110は、多数の画素を2次元マトリクス状に配置したものであり、各画素に図2に示すような画素回路が設けられている。この画素部110からの各画素の信号は、各画素列毎に垂直信号線(図1では省略)を通して列信号処理部130に出力される。
定電流部120には各画素にバイアス電流を供給するための定電流源(図1では省略)が各画素列毎に配置されている。
V選択駆動手段140は、画素部110の各画素を1行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
H選択手段150は、列信号処理部130の信号を1つずつ選択し、水平信号線160に導く。
出力処理部170は、水平信号線160からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部130でA/D変換を行う代わりに、出力処理部170で行うようにしてもよい。
タイミングジェネレータ180は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
図示の構成は、各画素にフォトダイオード(PD)110と転送、増幅、選択、リセットの4つの画素トランジスタ(Tr)111、112、113、114を設けたものである。
PD119は、光電変換によって生成された電子を蓄積するものであり、転送Tr111をONすることにより、PD119の電子をフローティングディフュージョン(FD)115に転送する。FD115には寄生容量があるので、ここに光電子が溜められる。
増幅Tr112は、ゲートがFD115とつながっており、FD115の電位変動を電気信号に変換する。選択Tr113は信号を読み出す画素を行単位で選択するものであり、この選択Tr113がONしたときには、増幅Tr112と画素の外で垂直信号線116につながっている定電流源117とがソースフォロアを組むので、FD115の電圧に連動する電圧が垂直信号線に出力される。
リセットTr114は、FD115の電位をVddにリセットする。Vdd配線は全画素共通となっている。
また、各画素のトランジスタはNMOSであり、これらはPウェル領域中に形成されている。そして、このPウェル領域へのコンタクト118を取る配線118Aが横方向(水平=行方向)に延在している。
なお、このPウェル領域へのコンタクト118を取る配線118Aは、設けた方がより有効であるが、高速動作が要求されない場合などには、これが無くとも、Pウェル領域自体の電気伝導度を利用して画素部の周囲でのみコンタクトを取って駆動することもできる(なお、この場合の画素回路は従来例で示した図10と同様になる)。
図3は、上述のような固体撮像素子におけるPD〜転送ゲート〜FD〜リセットゲート〜電源配線(Vdd)にわたる領域のポテンシャルの構造を示す説明図であり、図3(a)は基板バイアスをかけない場合(従来の転送状態)のポテンシャル、図3(b)は基板バイアスをかけた場合(本実施の形態例)のポテンシャルを示している。なお、下方向が電位の正の方向である。
これに対して図3(b)に示す本例では、転送ゲート111をONするとともに、Pウェル領域に負の基板バイアス(絶対値VB)をかけたものである。このとき、PD119は、Pウェル領域との容量結合が支配的であるので、PD119のポテンシャルは基板バイアスVBに近い値だけ負に振れる。
一方、転送ゲート111の下層のチャネルは、転送ゲート111と強く容量結合しているので、Pウェル領域との結合の割合は低く、基板バイアスVBよりも少ししか負に振れない。
リセットゲート114の下層のチャネルは、転送ゲート111の下層のチャネルと同様である。電源電圧Vddのように固定電圧がかかっているノードは、ポテンシャルは動かない。
また、後述する第3実施例のように、Pウェル領域のバイアス電圧を蓄積期間に変化させることにより、光量の大きい部分の感度を落とす手法でダイナミックレンジを拡大することも可能となる。
(第1実施例)
まず、第1実施例として、上述した画素部下のPウェル領域に基板バイアスを印加する具体例について説明する。
図4は、この第1実施例の画素部下のPウェル領域の構成を示す平面図であり、斜線部分がPウェル領域200を示し、このPウェル領域200の内部に介在する空白部分がPウェルの分離領域210を示している。また、Pウェル領域200の正方形で区切った領域が1つの画素110Aを示している。
すなわち、本例では、画素部110の各画素行毎にPウェル領域200を電気的に分離して設けた例である。
まず、このタイミングチャートにおける動作の前提として、V選択駆動手段140が画素信号を出力する行を選択し、その行に図5に示すような各パルスを供給するものとする。
また、2つのタイミングパルスSHP、SHDは、各画素回路ではなく列信号処理部130に入るパルスであり、画素の出力をサンプルホールドするためのパルスである。
なお、非選択行では、転送Tr111、リセットTr114、選択Tr113がOFFし、Pウェル領域200が、0Vで保持されているものとする。
(1)まず、選択ゲート113をONする。これにより、その行の信号が垂直信号線116に出力されるようになる。
(2)次に、リセットゲート114にリセットパルスを入れてFD115をリセットする。
(3)次に、サンプルホールドパルスSHPで、そのときの垂直信号線116の電圧(リセットレベル)を列信号処理部130に取り込む。
(4)次に、Pウェル領域200に負の基板バイアスをかけ、転送ゲート111をONした後、Pウェル領域200の電位を0Vに戻し、転送ゲート111をOFFする。これによってFD115に光電子が移される。
(5)次に、サンプルホールドパルスSHDで、そのときの垂直信号線116の電圧(信号レベル)を列信号処理部130に取り込む。
(6)次に、選択ゲート113をOFFし、その行を垂直信号線116から切り離す。
以上のように本実施例では、上記(4)において、電荷転送時に基板バイアスをかけることにより、低電圧でも確実に転送することができる。
V選択駆動手段140は、列信号処理回路130が水平信号線160に信号を出力し終わってから、次の行を選択し、同様に駆動する。これを繰り返すことで、全画面の信号を出力する。
なお、本実施例において、列信号処理回路130はSHP、SHDのパルスで信号を取り込むものとしたが、同じタイミングで信号を取り込めば、これらのパルスを使わない方式の回路であっても良い。これは以下の各実施例でも同様である。
次に、第2実施例として、上述した画素部下のPウェル領域に行単位でなく画素部全体として基板バイアスを印加する例について説明する。
図6は、この第2実施例の画素部下のPウェル領域の構成を示す平面図であり、斜線部分がPウェル領域220を示している。すなわち、本例では、画素部110の全体に電気的に導通したPウェル領域220を設けた例である。
まず、全行の画素を同時に動作させ、FD115のリセットに次いで電荷の転送を行う。これは、まずリセットパルスを入れてFD115をリセットする。その後、転送パルスを入れて、PD119の光電子をFD115に転送する。
この転送パルスのタイミングでは、上記第1実施例と同様に、Pウェル領域220の電位を負に振って転送を助ける。これにより、全画素のFD115にはリセット時の電圧から光電子分シフトした電圧が保持される。
読出し行では、まず選択ゲート113をONし、その状態での垂直信号線116の電圧(信号レベル)をSHDで列信号処理回路130に取り込む。
次にリセットパルスを入れ、垂直信号線116の電圧(リセットレベル)をSHPで列信号処理回路130に取り込む。それから選択ゲート113をOFFする。
列信号処理回路130では、リセットレベルと信号レベルとの差をとり、適切な処理を行い、選択ゲート113をOFFした後に、水平信号線140を通して順に出力する。
その後、読出し行が次の行に移り、同様の動作を繰り返し実行する。
なお、この動作は先ほどの全行FD同時リセット・転送と同じ動作で良く、やはりその転送時にPウェル領域220に負の電位を入れて転送を助ける。この時点から、PDに新たな光電子が蓄積され始め、最初から同様の動作を行う。
次に、第3実施例として、上述した画素部下のPウェル領域のバイアス電圧を電荷蓄積期間の途中で動かすことによって、ダイナミックレンジを広くする例について説明する。
図8は、Pウェル領域のバイアス電圧を電荷蓄積期間の途中で変化させる場合の動作例を示すタイミングチャートであり、縦軸はPウェル電圧、横軸は時間経過を示している。また、図9は、図8に示す動作に伴うPDの受光光量と蓄積電子数の関係を示す説明図である。
その理由は以下の通りである。すなわち、Pウェル領域が−1Vの時には、PDの飽和が少なくなっており、ある電子数でPDが飽和して、それ以上はFDに流出してしまう。
光量が少ないときには、PDを飽和させること無く全蓄積期間の光電子が収集されるが、光量が大きい時には、Pウェル領域が−1Vの期間に飽和以上の電子が捨てられるので、その分感度が低下することになる。
これにより、図9に示すように、あるところで折れ曲がり点aを持った感度曲線が得られ、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。すなわち、ダイナミックレンジが広くなる。
また、Pウェル電圧を連続的に変化させると、図9のような折れ曲がりでなく、曲線状の感度曲線を得ることができる。
このような方法を用いることにより、上述した特許文献1に開示される転送ゲートの電圧を変化させる場合の動作範囲に制約が有るという問題も、リセットゲートの電圧を変化させる場合の暗電流が大きいという問題も解決することができる。
また、ここでは光電変換素子としてフォトダイオードを用いているが、フォトゲートを用いても基板バイアスで飽和を減らし、同様の効果を得られる。
また、第3実施例ではPDと転送ゲートとFDとを有する画素回路の例としているが、例えば転送ゲートとFDが無く、フォトダイオードから直接増幅ゲートに接続している画素回路においても、転送ゲートではなくリセットゲートがPDの飽和を決め、基板バイアスでPDの飽和が減るので、効果は全く同様である。
また、画素トランジスタの構成としては、上述した例に限定されず、種々採用が可能である。
すなわち、CCD型固体撮像素子は、例えば2次元配列の各画素列毎に複数のCCD垂直転送レジスタを設けるとともに、各CCD垂直転送レジスタの端部にCCD水平転送レジスタを設け、各画素で蓄積した信号電荷を各転送レジスタによって順次転送していき、CCD水平転送レジスタの最終端に設けたフローティングデフュージョンで信号電荷を電気信号に変換して出力するものであり、このようなCCD型固体撮像素子のウェル領域に上述した基板バイアスを印加することにより、各画素のフォトダイオードから読み出しゲートを介してCCD垂直転送レジスタの各電荷蓄積部に読み出す際のゲート電圧を低電圧化することが可能となる。
Claims (6)
- 半導体基板に形成されたウェル領域に、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷を所定の読み出しタイミングで読み出す読み出し部とを設け、
前記光電変換素子は、半導体基板に2次元配列で形成された複数の画素の各画素毎に設けられ、
前記光電変換素子による信号電荷の蓄積期間中に、前記ウェル領域に印加した基板バイアス電圧を変化させる電圧制御手段を有し、
前記ウェル領域は、前記2次元配列の複数の画素の各行毎に電気的に分離されて形成され、各行毎に独立した基板バイアス電圧が印加される
ことを特徴とする固体撮像素子。 - 前記ウェル領域は、p型ウェル領域であり、前記基板バイアス電圧が負電圧であることを特徴とする請求項1記載の固体撮像素子。
- 前記画素毎に前記光電変換素子から読み出された信号電荷を電気信号に変換して信号線に出力する画素トランジスタを設けたCMOS型固体撮像素子であることを特徴とする請求項1記載の固体撮像素子。
- 複数の画素の光電変換素子で生成した信号電荷を取り込んで順次転送する電荷転送部と、前記電荷転送部によって順次転送されてきた信号電荷を電気信号に変換する共通の変換部とを有するCCD型固体撮像素子であることを特徴とする請求項1記載の固体撮像素子。
- 半導体基板に形成されたウェル領域に、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷を所定の読み出しタイミングで読み出す読み出し部とを設けた固体撮像素子の駆動方法であって、
前記光電変換素子は、半導体基板に2次元配列で形成された複数の画素の各画素毎に設けられ、
前記ウェル領域は、前記2次元配列の複数の画素の各行毎に電気的に分離されて形成され、
前記光電変換素子による信号電荷の蓄積期間中に、前記ウェル領域の各行毎に独立して印加した基板バイアス電圧を変化させる、
ことを特徴とする固体撮像素子の駆動方法。 - 前記ウェル領域は、p型ウェル領域であり、前記基板バイアス電圧が負電圧であることを特徴とする請求項5記載の固体撮像素子の駆動方法。
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