JP5045738B2 - 固体撮像素子及びその制御方法 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 64
- 238000000034 method Methods 0.000 title claims description 36
- 239000000758 substrate Substances 0.000 claims description 89
- 238000006243 chemical reaction Methods 0.000 claims description 66
- 238000009825 accumulation Methods 0.000 claims description 40
- 238000000926 separation method Methods 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 29
- 238000009792 diffusion process Methods 0.000 claims description 28
- 108091006146 Channels Proteins 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 20
- 238000003860 storage Methods 0.000 claims description 15
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 6
- 230000035945 sensitivity Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 241000519995 Stachys sylvatica Species 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
本発明は、例えばCMOS型イメージセンサ等の固体撮像素子及びその製造方法に関し、特に光電変換素子によって生成した信号電荷を有効に読み出すことが可能な構成に関するものである。
図11及び図12は、従来のCMOS型イメージセンサにおける画素構造の一例を示す図であり、図11は画素回路の構成例を示す回路図、図12は素子の構造を示す断面図である。
まず、図11により画素回路の構成について説明する。
図示の構成は、各画素にフォトダイオード(PD)10と転送、増幅、選択、リセットの4つの画素トランジスタ(Tr)11、12、13、14を設けたものである。
PD10は、光電変換によって生成された電子を蓄積する。転送Tr11は、PD10の電子をフローティングディフュージョン(FD)15に転送する。
増幅Tr12は、ゲートがFD15とつながっており、FD15の電位変動を電気信号に変換する。選択Tr13は信号を読み出す画素を行単位で選択するものであり、この選択Tr13がONしたときには、増幅Tr12と画素の外で垂直信号線16につながっている定電流源17とがソースフォロアを組むので、FD15の電圧に連動する電圧が垂直信号線に出力される。
リセットTr14は、FD15の電位をVddにリセットする。
まず、図11により画素回路の構成について説明する。
図示の構成は、各画素にフォトダイオード(PD)10と転送、増幅、選択、リセットの4つの画素トランジスタ(Tr)11、12、13、14を設けたものである。
PD10は、光電変換によって生成された電子を蓄積する。転送Tr11は、PD10の電子をフローティングディフュージョン(FD)15に転送する。
増幅Tr12は、ゲートがFD15とつながっており、FD15の電位変動を電気信号に変換する。選択Tr13は信号を読み出す画素を行単位で選択するものであり、この選択Tr13がONしたときには、増幅Tr12と画素の外で垂直信号線16につながっている定電流源17とがソースフォロアを組むので、FD15の電圧に連動する電圧が垂直信号線に出力される。
リセットTr14は、FD15の電位をVddにリセットする。
また、図12はPD10から転送Tr11のゲート部を経てFD15に到る領域の断面構造を示している。
図示のように、シリコン基板20に形成されたPウェル領域20A内に、PD10、転送Tr11のゲート部11A、及びFD15が設けられ、シリコン基板20上にはゲート酸化膜(ゲート絶縁膜)21が形成され、ゲート酸化膜21の一部にはLOCOSによる素子分離部22が形成されている。
また、ゲート酸化膜21の上には、転送Tr11の転送ゲート電極11Bが形成されている。
図示のように、シリコン基板20に形成されたPウェル領域20A内に、PD10、転送Tr11のゲート部11A、及びFD15が設けられ、シリコン基板20上にはゲート酸化膜(ゲート絶縁膜)21が形成され、ゲート酸化膜21の一部にはLOCOSによる素子分離部22が形成されている。
また、ゲート酸化膜21の上には、転送Tr11の転送ゲート電極11Bが形成されている。
ここで、PD10としては、埋込み型のPDが公知である。埋込み型のPDとは、例えばPウェル領域中に形成されるフォトダイオードの場合に、ゲート酸化膜21の界面近傍をp+層(電荷分離領域)10Aとし、その下に光電子を蓄積するn層(電荷蓄積領域)10Bを形成し、基板20の深部に電荷を蓄積する構造のものである。
このような埋込み型のPDでは、n層10Bの界面がp+層10Aでカバーされているので、n層10Bの界面で発生する暗電流を防止できる。
また、転送Tr11とPD10の設計を適切に行えば、PD10の光電子を全てFD15に転送できるので、上述のような埋込み型のPD10は、CCD型センサで広く使われている構造であり、例えば、いわゆるHAD(Hole Accumulation Diode )構造と呼称されるものが提供されている。
このような埋込み型のPDでは、n層10Bの界面がp+層10Aでカバーされているので、n層10Bの界面で発生する暗電流を防止できる。
また、転送Tr11とPD10の設計を適切に行えば、PD10の光電子を全てFD15に転送できるので、上述のような埋込み型のPD10は、CCD型センサで広く使われている構造であり、例えば、いわゆるHAD(Hole Accumulation Diode )構造と呼称されるものが提供されている。
また、トランジスタは通常のCMOSプロセスで作成されるので、転送ゲート電極11Bにはスペーサとしての側壁11Cがシリコン酸化膜等によって形成されている。
PD10のn層10Bは、転送ゲート電極11Bの形成後、側壁11Cの形成前に、転送ゲート電極11Bを用いた自己整合によってイオン注入され、形成される。
また、PD10のp+層10Aは、その後、側壁11Cを形成してから、側壁11Cを用いたセルフアラインでイオン注入され、形成される。
このようにする理由は、p+層10Aとゲート電極11Bとの距離を微小距離だけ確実に離して、PD10の光電子を転送し易くすることである。
一方、FD15側は通常のトランジスタと同じようにLDD構造をとっている。LDD構造とは、転送ゲート部11Aの側壁11Cの真下には不純物濃度の薄いn層(LDD層)を形成し、転送ゲート部11Aから側壁11Cの分だけ離して不純物濃度の濃いn+層(NSD層)を形成する構造である。
PD10のn層10Bは、転送ゲート電極11Bの形成後、側壁11Cの形成前に、転送ゲート電極11Bを用いた自己整合によってイオン注入され、形成される。
また、PD10のp+層10Aは、その後、側壁11Cを形成してから、側壁11Cを用いたセルフアラインでイオン注入され、形成される。
このようにする理由は、p+層10Aとゲート電極11Bとの距離を微小距離だけ確実に離して、PD10の光電子を転送し易くすることである。
一方、FD15側は通常のトランジスタと同じようにLDD構造をとっている。LDD構造とは、転送ゲート部11Aの側壁11Cの真下には不純物濃度の薄いn層(LDD層)を形成し、転送ゲート部11Aから側壁11Cの分だけ離して不純物濃度の濃いn+層(NSD層)を形成する構造である。
また、本件発明者等は、上述のような構造の固体撮像素子において、転送ゲート電極11Bに−1V等の負電圧(ここでは転送バイアス電圧という)を加えることで、転送ゲート部11Aの下の界面からの暗電流(光が入射しなくてもPDに流れ込む電子を成分とする電流)を抑制することを提案している。
これは、転送ゲート電極11Bを負電圧にバイアスすることにより、転送ゲート部11Aの下の酸化膜21の界面にp型のチャネル11Dが形成され、埋め込みPD10と同様に界面準位からの暗電流を防止するからである。
これは、転送ゲート電極11Bを負電圧にバイアスすることにより、転送ゲート部11Aの下の酸化膜21の界面にp型のチャネル11Dが形成され、埋め込みPD10と同様に界面準位からの暗電流を防止するからである。
また、この種の固体撮像素子において、ダイナミックレンジを拡大する手法として、転送ゲートまたはリセットゲートの電圧を蓄積時間中に変化させる方法が知られている(例えば、特許文献1参照)。
ところで、上述のような図11及び図12に示す画素構成において、PD10の光電子を転送するに必要なゲート電圧が一定以上下げられず、CMOSセンサの低電圧化が難しいという問題がある。
すなわち、PD10は要求される数の電子を貯められるように、完全空乏化電圧を例えば1.5V以上要求される。そして、このPDの電子を全て読み出すには、転送ゲートをONしたときに、1.5V以上のポテンシャルを有するチャネルを、PDのn層にスムーズにつながるように酸化膜21の界面よりも深いところに作らなければならない。
すなわち、PD10は要求される数の電子を貯められるように、完全空乏化電圧を例えば1.5V以上要求される。そして、このPDの電子を全て読み出すには、転送ゲートをONしたときに、1.5V以上のポテンシャルを有するチャネルを、PDのn層にスムーズにつながるように酸化膜21の界面よりも深いところに作らなければならない。
これらのことから、完全転送のためには、例えばゲート電圧は2.7V以下にできないという問題があった。これは、同じゲート電圧では深い電圧までPDの光電子を転送することが難しく、飽和電子数が少ない、つまりダイナミックレンジが取れないという問題と表裏一体である。特にCMOSセンサでは、2.5Vあるいは1.8Vといった低電圧化が要請されているが、飽和電子数をいかに多くするかというのが常に課題となっている。
なお、これらの課題(転送ゲートの低電圧化、同じ電圧で転送できる電子数を増加させること)は、PDが埋め込み型でない場合でも、あるいはPDでなくフォトゲートを採用した場合でも、電圧を入力してポテンシャルを制御する転送手段がある限り同様に存在するものである。
なお、これらの課題(転送ゲートの低電圧化、同じ電圧で転送できる電子数を増加させること)は、PDが埋め込み型でない場合でも、あるいはPDでなくフォトゲートを採用した場合でも、電圧を入力してポテンシャルを制御する転送手段がある限り同様に存在するものである。
次に、上述のような埋め込み型のPDを用いる場合、転送ゲート電極11Bに印加した負電圧(転送バイアス電圧)により、PDの暗電流は劇的に改善されるが、1チップのCMOSセンサにある数十万〜数百万という画素の中には、一定の割合で暗電流が多く残るものがあった。
これは、撮影画像上で白点となって見え、画質を著しく悪化させるものである。その原因としては、PD10のp+層10Aと転送ゲート部11Aの下の負電圧によるp型チャネル11Dが側壁11Cの下部領域で必ずしもつながっておらず、側壁11Cの下部のわずかな面積の酸化膜界面が暗電流の発生源となっていた。
これは、撮影画像上で白点となって見え、画質を著しく悪化させるものである。その原因としては、PD10のp+層10Aと転送ゲート部11Aの下の負電圧によるp型チャネル11Dが側壁11Cの下部領域で必ずしもつながっておらず、側壁11Cの下部のわずかな面積の酸化膜界面が暗電流の発生源となっていた。
次に、特許文献1に開示される方法では、以下のような問題がある。
まず、転送ゲートの電圧を蓄積時間中に変化させる場合は、転送ゲートに高い電圧を入れると、光量が大きいときにPDとFDが導通してしまうので動作範囲に制約がある。
また、リセットゲートの電圧を蓄積時間中に変化させる場合は、FDのようなコンタクトをもつノードに光電子を貯めることになるので、埋め込みフォトダイオードに貯める場合と違って暗電流が大きくなる。
まず、転送ゲートの電圧を蓄積時間中に変化させる場合は、転送ゲートに高い電圧を入れると、光量が大きいときにPDとFDが導通してしまうので動作範囲に制約がある。
また、リセットゲートの電圧を蓄積時間中に変化させる場合は、FDのようなコンタクトをもつノードに光電子を貯めることになるので、埋め込みフォトダイオードに貯める場合と違って暗電流が大きくなる。
そこで本発明の目的は、暗電流を抑制しつつ、円滑な信号電荷の読み出しを可能とし、さらにダイナミックレンジの拡大を図ることが可能な固体撮像素子及びその制御方法を提供することにある。
本発明に係る固体撮像素子は、複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画像信号の処理を行う処理回路部とを有する。前記画素は、半導体基板に形成された第1導電型ウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有する。前記光電変換素子は、前記半導体基板の最表面に形成される第1導電型高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成される第2導電型不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成される。前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有するとともに、前記転送電極には前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面に第1導電型チャネル層を形成するための転送バイアス電圧が印加される。さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成される。そして、前記光電変換素子からの電荷転送時に前記第1導電型ウェル領域に、前記転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧が印加され、前記基板バイアス電圧が電荷蓄積中に変化するように構成される。
本発明に係る固体撮像素子は、複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画像信号の処理を行う処理回路部とを有する。前記画素は、半導体基板に形成されたp型ウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有する。前記光電変換素子は、前記半導体基板の最表面に形成されるp型高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成されるn型不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成される。前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有するとともに、前記転送電極には前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面にp型チャネル層を形成するための転送バイアス電圧が印加される。さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成される。そして、前記光電変換素子からの電荷転送時に前記p型ウェル領域に、負電圧の基板バイアス電圧が印加され、前記基板バイアス電圧が電荷蓄積中に変化するように構成される。
本発明の固体撮像素子では、本発明の固体撮像素子では、光電変換素子に埋め込みフォトダイオードを用い、転送電極に転送バイアス電圧を印加して転送ゲート下に第1導電型チャネル層を形成することにより、暗電流を抑制した固体撮像素子で、埋め込みフォトダイオードの第1導電型の電荷分離領域が転送電極のフォトダイオード側の側壁の下部に延在して形成されていることから、フォトダイオードの電荷分離領域から転送ゲート部のチャネル層にわたる領域で、フォトダイオードの第2導電型の電荷蓄積層を第1導電型のチャネル層によってゲート絶縁膜から完全に分離でき、暗電流を極小に抑制することができ、白傷等の画質劣化を有効に防止できる。光電変換素子からの電荷転送時に前記第1導電型ウェル領域に転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧が印加されるので、あるいは、第1導電型ウェル領域がp型ウェル領域であってp型ウェル領域に負電圧の基板バイアスが印加されるので、光電変換素子のポテンシャルが基板バイアスに近い値だけ振れ、円滑に信号電荷を読み出すことができる。さらに、基板バイアス電圧が電荷蓄積中に変化するので、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。
本発明に係る固体撮像素子の制御方法は、複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画 像信号の処理を行う処理回路部とを有し、前記画素は、半導体基板に形成された第1導電型ウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、前記光電変換素子は、半導体基板の最表面に形成される第1導電型高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成される第2導電型不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有し、さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成されている固体撮像素子の制御方法であって、前記転送電極に、前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面に第1導電型チャネル層を形成するための転送バイアス電圧を印加し、前記光電変換素子からの電荷転送時に前記第1導電型ウェル領域に、前記転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧を印加し、前記基板バイアス電圧を電荷蓄積中に変化させる。
本発明に係る固体撮像素子の制御方法は、複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画 像信号の処理を行う処理回路部とを有し、前記画素は、半導体基板に形成されたp型ウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、前記光電変換素子は、半導体基板の最表面に形成されるp型高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成されるn型不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有し、さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成されている固体撮像素子の制御方法であって、前記転送電極に、前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面にp型チャネル層を形成するための転送バイアス電圧を印加し、前記光電変換素子からの電荷転送時に前記p型ウェル領域に、負電圧の基板バイアス電圧を印加し、前記基板バイアス電圧を電荷蓄積中に変化させる。
本発明の固体撮像素子の制御方法では、上述のような埋め込みフォトダイオードを用いた画素構造で、転送電極に、光電変換素子の電荷蓄積期間中に転送ゲート部のゲート絶縁膜の界面に第1導電型チャネル層を形成するための転送バイアス電圧を印加し、光電変換素子からの電荷転送時に第1導電型ウェル領域に基板バイアス電圧を印加することにより、フォトダイオードの電荷分離領域から転送ゲート部のチャネル層にわたる領域で、フォトダイオードの第2導電型の電荷蓄積層を第1導電型のチャネル層によってゲート絶縁膜から完全に分離でき、暗電流を極小に抑制することができ、白傷等の画質劣化を有効に防止できるとともに、フォトダイオードから転送ゲート部への信号電荷の転送動作を低電圧化することができ、信号電荷の読み出し動作を円滑化することが可能となる。光電変換素子からの電荷転送時に、前記第1導電型ウェル領域に転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧を印加するので、あるいは、第1導電型ウェル領域をp型ウェル領域としてp型ウェル領域に負電圧の基板バイアスを印加するので、光電変換素子のポテンシャルが基板バイアスに近い値だけ振れ、円滑に信号電荷を読み出すことができる。さらに、基板バイアス電圧が電荷蓄積中に変化するので、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。
本発明に係る固体撮像素子によれば、光電変換素子に埋め込みフォトダイオードを用い、転送電極に転送バイアス電圧を印加して転送ゲート下に第1導電型チャネル層を形成することにより、暗電流を抑制した固体撮像素子で、埋め込みフォトダイオードの第1導電型の電荷分離領域が転送電極のフォトダイオード側の側壁の下部に延在して形成されていることから、フォトダイオードの電荷分離領域から転送ゲート部のチャネル層にわたる領域で、フォトダイオードの第2導電型の電荷蓄積層を第1導電型のチャネル層によってゲート絶縁膜から完全に分離でき、暗電流を極小に抑制することができ、白傷等の画質劣化を有効に防止できる。光電変換素子からの電荷転送時に、第1導電型ウェル領域に転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧がを印加されるので、あるいは、第1導電型ウェル領域をp型ウェル領域としてp型ウェル領域に負電圧の基板バイアスが印加されるので、光電変換素子からフローティングディフュージョン部へ円滑に信号電荷を読み出すことができる。さらに、基板バイアス電圧が電荷蓄積中に変化するので、暗いところの感度を犠牲にせずに、より大きな光量まで検出でき、ダイナミックレンジを拡大することができる。
本発明に係る固体撮像素子の制御方法によれば、上述のような埋め込みフォトダイオードを用いた画素構造で、転送電極に、光電変換素子の電荷蓄積期間中に転送ゲート部のゲート絶縁膜の界面に第1導電型チャネル層を形成するための転送バイアス電圧を印加し、光電変換素子からの電荷転送時に第1導電型ウェル領域に基板バイアス電圧を印加することにより、フォトダイオードの電荷分離領域から転送ゲート部のチャネル層にわたる領域で、フォトダイオードの第2導電型の電荷蓄積層を第1導電型のチャネル層によってゲート絶縁膜から完全に分離でき、暗電流を極小に抑制することができ、白傷等の画質劣化を有効に防止できるとともに、フォトダイオードから転送ゲート部への信号電荷の転送動作を低電圧化することができ、信号電荷の読み出し動作を円滑化することができる。光電変換素子からの電荷転送時に、第1導電型ウェル領域に転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧を印加することにより、あるいは、第1導電型ウェル領域をp型ウェル領域としてp型ウェル領域に負電圧の基板バイアスを印加することにより、光電変換素子からフローティングディフュージョン部へ円滑に信号電荷を読み出すことができる。さらに、基板バイアス電圧が電荷蓄積中に変化するので、暗いところの感度を犠牲にせずに、より大きな光量まで検出でき、ダイナミックレンジを拡大することができる。
以下、本発明の実施の形態例について説明する。
本発明の実施の形態例では、上述した図11及び図12に示す固体撮像素子において、さらなる暗電流対策を施すため、転送ゲート電極の側壁の直下にPDのp+層を延在させたものである。
具体的な製造工程としては、転送ゲート電極を形成後、その側壁の形成前に、PDのp+イオンをイオン打ち込みする方法により、暗電流を抑制でき、白点が著しく減少した。また、これにより、上述した転送ゲートに負電圧(転送バイアス電圧)を印加する方法と組み合わせた場合に、PDをホールの存在する領域で完全に包囲することができるようになる。
本発明の実施の形態例では、上述した図11及び図12に示す固体撮像素子において、さらなる暗電流対策を施すため、転送ゲート電極の側壁の直下にPDのp+層を延在させたものである。
具体的な製造工程としては、転送ゲート電極を形成後、その側壁の形成前に、PDのp+イオンをイオン打ち込みする方法により、暗電流を抑制でき、白点が著しく減少した。また、これにより、上述した転送ゲートに負電圧(転送バイアス電圧)を印加する方法と組み合わせた場合に、PDをホールの存在する領域で完全に包囲することができるようになる。
また、本実施の形態例では、PDからの電荷転送の低電圧化を図るために、画素の下層に設けられるPウェル領域に対し、電荷転送時に同期して基板バイアス電圧を印加するようにした。これによって読出し電圧を下げることが可能となる。なお、これらの原理については、具体的な実施例を用いて後述する。
図1は、本発明の実施の形態例による固体撮像素子の全体構成例を示すブロック図であり、CMOS型イメージセンサの例を示している。
また、図2は、図1に示す固体撮像素子の1つの画素回路の構成例を示す回路図である。
図1に示すように、本例の固体撮像素子は、半導体素子基板100上に画素部(撮像領域部)110、定電流部120、列信号処理部(カラム部)130、垂直(V)選択駆動手段140、水平(H)選択手段150、水平信号線160、出力処理部170、タイミングジェネレータ(TG)180等を設けたものである。
画素部110は、多数の画素を2次元マトリクス状に配置したものであり、各画素に図2に示すような画素回路が設けられている。この画素部110からの各画素の信号は、各画素列毎に垂直信号線(図1では省略)を通して列信号処理部130に出力される。
定電流部120には各画素にバイアス電流を供給するための定電流源(図1では省略)が各画素列毎に配置されている。
V選択駆動手段140は、画素部110の各画素を1行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
また、図2は、図1に示す固体撮像素子の1つの画素回路の構成例を示す回路図である。
図1に示すように、本例の固体撮像素子は、半導体素子基板100上に画素部(撮像領域部)110、定電流部120、列信号処理部(カラム部)130、垂直(V)選択駆動手段140、水平(H)選択手段150、水平信号線160、出力処理部170、タイミングジェネレータ(TG)180等を設けたものである。
画素部110は、多数の画素を2次元マトリクス状に配置したものであり、各画素に図2に示すような画素回路が設けられている。この画素部110からの各画素の信号は、各画素列毎に垂直信号線(図1では省略)を通して列信号処理部130に出力される。
定電流部120には各画素にバイアス電流を供給するための定電流源(図1では省略)が各画素列毎に配置されている。
V選択駆動手段140は、画素部110の各画素を1行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
列信号処理部130は、垂直信号線を通して得られる各画素の信号を1行分ずつ受け取り、列ごとに所定の信号処理を行い、その信号を一時保持する。例えばCDS(画素トランジスタの閾値のばらつきに起因する固定パターンノイズを除去する)処理、AGC(オートゲインコントロール)処理、A/D変換処理等を適宜行うものとする。
H選択手段150は、列信号処理部130の信号を1つずつ選択し、水平信号線160に導く。
出力処理部170は、水平信号線160からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部130でA/D変換を行う代わりに、出力処理部170で行うようにしてもよい。
タイミングジェネレータ180は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
H選択手段150は、列信号処理部130の信号を1つずつ選択し、水平信号線160に導く。
出力処理部170は、水平信号線160からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部130でA/D変換を行う代わりに、出力処理部170で行うようにしてもよい。
タイミングジェネレータ180は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
次に、図2を用いて本例の画素回路について説明する。
図示の構成は、各画素にフォトダイオード(PD)110と転送、増幅、選択、リセットの4つの画素トランジスタ(Tr)111、112、113、114を設けたものである。
PD119は、光電変換によって生成された電子を蓄積するものであり、転送Tr111をONすることにより、PD119の電子をフローティングディフュージョン(FD)115に転送する。FD115には寄生容量があるので、ここに光電子が溜められる。
増幅Tr112は、ゲートがFD115とつながっており、FD115の電位変動を電気信号に変換する。選択Tr113は信号を読み出す画素を行単位で選択するものであり、この選択Tr113がONしたときには、増幅Tr112と画素の外で垂直信号線116につながっている定電流源117とがソースフォロアを組むので、FD115の電圧に連動する電圧が垂直信号線に出力される。
リセットTr114は、FD115の電位をVddにリセットする。Vdd配線は全画素共通となっている。
図示の構成は、各画素にフォトダイオード(PD)110と転送、増幅、選択、リセットの4つの画素トランジスタ(Tr)111、112、113、114を設けたものである。
PD119は、光電変換によって生成された電子を蓄積するものであり、転送Tr111をONすることにより、PD119の電子をフローティングディフュージョン(FD)115に転送する。FD115には寄生容量があるので、ここに光電子が溜められる。
増幅Tr112は、ゲートがFD115とつながっており、FD115の電位変動を電気信号に変換する。選択Tr113は信号を読み出す画素を行単位で選択するものであり、この選択Tr113がONしたときには、増幅Tr112と画素の外で垂直信号線116につながっている定電流源117とがソースフォロアを組むので、FD115の電圧に連動する電圧が垂直信号線に出力される。
リセットTr114は、FD115の電位をVddにリセットする。Vdd配線は全画素共通となっている。
また、転送Tr111、選択Tr113、リセットTr114の配線111A、113A、114Aは、横方向(水平=行方向)に延在し、同一行に含まれる画素を同時に駆動するようになっている。
また、各画素のトランジスタはNMOSであり、これらはPウェル領域中に形成されている。そして、このPウェル領域へのコンタクト118を取る配線118Aが横方向(水平=行方向)に延在している。
なお、このPウェル領域へのコンタクト118を取る配線118Aは、設けた方がより有効であるが、高速動作が要求されない場合などには、これが無くとも、Pウェル領域自体の電気伝導度を利用して画素部の周囲でのみコンタクトを取って駆動することもできる(なお、この場合の画素回路は従来例で示した図11と同様になる)。
また、各画素のトランジスタはNMOSであり、これらはPウェル領域中に形成されている。そして、このPウェル領域へのコンタクト118を取る配線118Aが横方向(水平=行方向)に延在している。
なお、このPウェル領域へのコンタクト118を取る配線118Aは、設けた方がより有効であるが、高速動作が要求されない場合などには、これが無くとも、Pウェル領域自体の電気伝導度を利用して画素部の周囲でのみコンタクトを取って駆動することもできる(なお、この場合の画素回路は従来例で示した図11と同様になる)。
次に、このような本実施の形態例による固体撮像素子において、画素下のPウェル領域に対し、電荷転送時に同期した基板バイアスを印加することにより、PDからの読み出し電圧を下げることが可能となる原理について説明する。
図3は、上述のような固体撮像素子におけるPD〜転送ゲート〜FD〜リセットゲート〜電源配線(Vdd)にわたる領域のポテンシャルの構造を示す説明図であり、図3(a)は基板バイアスをかけない場合(従来の転送状態)のポテンシャル、図3(b)は基板バイアスをかけた場合(本実施の形態例)のポテンシャルを示している。なお、下方向が電位の正の方向である。
図3は、上述のような固体撮像素子におけるPD〜転送ゲート〜FD〜リセットゲート〜電源配線(Vdd)にわたる領域のポテンシャルの構造を示す説明図であり、図3(a)は基板バイアスをかけない場合(従来の転送状態)のポテンシャル、図3(b)は基板バイアスをかけた場合(本実施の形態例)のポテンシャルを示している。なお、下方向が電位の正の方向である。
図3(a)に示す従来の転送状態では、転送ゲート(転送Tr)111をONしてPD119の光電子をFD115に転送しているが、転送ゲート111の電圧が足りず、PD119に転送残しが生じる。
これに対して図3(b)に示す本例では、転送ゲート111をONするとともに、Pウェル領域に負の基板バイアス(絶対値VB)をかけたものである。このとき、PD119は、Pウェル領域との容量結合が支配的であるので、PD119のポテンシャルは基板バイアスVBに近い値だけ負に振れる。
一方、転送ゲート111の下層のチャネルは、転送ゲート111と強く容量結合しているので、Pウェル領域との結合の割合は低く、基板バイアスVBよりも少ししか負に振れない。
これに対して図3(b)に示す本例では、転送ゲート111をONするとともに、Pウェル領域に負の基板バイアス(絶対値VB)をかけたものである。このとき、PD119は、Pウェル領域との容量結合が支配的であるので、PD119のポテンシャルは基板バイアスVBに近い値だけ負に振れる。
一方、転送ゲート111の下層のチャネルは、転送ゲート111と強く容量結合しているので、Pウェル領域との結合の割合は低く、基板バイアスVBよりも少ししか負に振れない。
また、FD115は、転送ゲート111及びリセットゲート(リセットTr)114との容量結合や、増幅ゲート(増幅Tr)112を介した容量結合もあるので、Pウェル領域との結合の割合は低く、やはり基板バイアスVBよりも少ししか振れない。
リセットゲート114の下層のチャネルは、転送ゲート111の下層のチャネルと同様である。電源電圧Vddのように固定電圧がかかっているノードは、ポテンシャルは動かない。
リセットゲート114の下層のチャネルは、転送ゲート111の下層のチャネルと同様である。電源電圧Vddのように固定電圧がかかっているノードは、ポテンシャルは動かない。
よって、図3(b)のようなポテンシャル関係になり、PD119の光電子がFD115に転送できるようになる。この効果により、転送ゲート111の電圧が低くてもPD119の光電子を確実に転送できるようになる。または、同じ転送ゲート電圧でも、より深いポテンシャルまでPD119の光電子を読み出せるので、取り扱い電荷量が増え、ダイナミックレンジが拡大する。
また、後述する第3実施例のように、Pウェル領域のバイアス電圧を蓄積期間に変化させることにより、光量の大きい部分の感度を落とす手法でダイナミックレンジを拡大することも可能となる。
また、後述する第3実施例のように、Pウェル領域のバイアス電圧を蓄積期間に変化させることにより、光量の大きい部分の感度を落とす手法でダイナミックレンジを拡大することも可能となる。
以下、本実施の形態例をさらに具体化したいくつかの実施例について詳細に説明する。
(第1実施例)
まず、第1実施例として、上述した画素部下のPウェル領域に基板バイアスを印加する具体例について説明する。
図4は、この第1実施例の画素部下のPウェル領域の構成を示す平面図であり、斜線部分がPウェル領域200を示し、このPウェル領域200の内部に介在する空白部分がPウェルの分離領域210を示している。また、Pウェル領域200の中の正方形の区切りが1つの画素110Aである。
すなわち、本例では、画素部110の各画素行毎にPウェル領域200を電気的に分離して設けた例である。
(第1実施例)
まず、第1実施例として、上述した画素部下のPウェル領域に基板バイアスを印加する具体例について説明する。
図4は、この第1実施例の画素部下のPウェル領域の構成を示す平面図であり、斜線部分がPウェル領域200を示し、このPウェル領域200の内部に介在する空白部分がPウェルの分離領域210を示している。また、Pウェル領域200の中の正方形の区切りが1つの画素110Aである。
すなわち、本例では、画素部110の各画素行毎にPウェル領域200を電気的に分離して設けた例である。
図5は、この第1実施例における画素回路の各駆動パルスを示すタイミングチャートである。
まず、このタイミングチャートにおける動作の前提として、V選択駆動手段140が画素信号を出力する行を選択し、その行に図5に示すような各パルスを供給するものとする。
また、2つのタイミングパルスSHP、SHDは、各画素回路ではなく列信号処理部130に入るパルスであり、画素の出力をサンプルホールドするためのパルスである。
なお、非選択行では、転送Tr111、リセットTr114、選択Tr113がOFFし、Pウェル領域200が、0Vで保持されているものとする。
まず、このタイミングチャートにおける動作の前提として、V選択駆動手段140が画素信号を出力する行を選択し、その行に図5に示すような各パルスを供給するものとする。
また、2つのタイミングパルスSHP、SHDは、各画素回路ではなく列信号処理部130に入るパルスであり、画素の出力をサンプルホールドするためのパルスである。
なお、非選択行では、転送Tr111、リセットTr114、選択Tr113がOFFし、Pウェル領域200が、0Vで保持されているものとする。
以下、選択行の動作を図5に沿って説明する。
(1)まず、選択ゲート113をONする。これにより、その行の信号が垂直信号線116に出力されるようになる。
(2)次に、リセットゲート114にリセットパルスを入れてFD115をリセットする。
(3)次に、サンプルホールドパルスSHPで、そのときの垂直信号線116の電圧(リセットレベル)を列信号処理部130に取り込む。
(4)次に、Pウェル領域200に負の基板バイアスをかけ、転送ゲート111をONした後、Pウェル領域200の電位を0Vに戻し、転送ゲート111をOFFする。これによってFD115に光電子が移される。
(5)次に、サンプルホールドパルスSHDで、そのときの垂直信号線116の電圧(信号レベル)を列信号処理部130に取り込む。
(6)次に、選択ゲート113をOFFし、その行を垂直信号線116から切り離す。
(1)まず、選択ゲート113をONする。これにより、その行の信号が垂直信号線116に出力されるようになる。
(2)次に、リセットゲート114にリセットパルスを入れてFD115をリセットする。
(3)次に、サンプルホールドパルスSHPで、そのときの垂直信号線116の電圧(リセットレベル)を列信号処理部130に取り込む。
(4)次に、Pウェル領域200に負の基板バイアスをかけ、転送ゲート111をONした後、Pウェル領域200の電位を0Vに戻し、転送ゲート111をOFFする。これによってFD115に光電子が移される。
(5)次に、サンプルホールドパルスSHDで、そのときの垂直信号線116の電圧(信号レベル)を列信号処理部130に取り込む。
(6)次に、選択ゲート113をOFFし、その行を垂直信号線116から切り離す。
この後、列信号処理部130では、上述したCDS回路によってリセットレベルと信号レベルとの差をとり、その他の適切な処理を行い、水平信号線160を通して順に出力する。
以上のように本実施例では、上記(4)において、電荷転送時に基板バイアスをかけることにより、低電圧でも確実に転送することができる。
V選択駆動手段140は、列信号処理回路130が水平信号線160に信号を出力し終わってから、次の行を選択し、同様に駆動する。これを繰り返すことで、全画面の信号を出力する。
なお、本実施例において、列信号処理回路130はSHP、SHDのパルスで信号を取り込むものとしたが、同じタイミングで信号を取り込めば、これらのパルスを使わない方式の回路であっても良い。これは以下の各実施例でも同様である。
以上のように本実施例では、上記(4)において、電荷転送時に基板バイアスをかけることにより、低電圧でも確実に転送することができる。
V選択駆動手段140は、列信号処理回路130が水平信号線160に信号を出力し終わってから、次の行を選択し、同様に駆動する。これを繰り返すことで、全画面の信号を出力する。
なお、本実施例において、列信号処理回路130はSHP、SHDのパルスで信号を取り込むものとしたが、同じタイミングで信号を取り込めば、これらのパルスを使わない方式の回路であっても良い。これは以下の各実施例でも同様である。
(第2実施例)
次に、第2実施例として、上述した画素部下のPウェル領域に行単位でなく画素部全体として基板バイアスを印加する例について説明する。
図6は、この第2実施例の画素部下のPウェル領域の構成を示す平面図であり、斜線部分がPウェル領域220を示している。すなわち、本例では、画素部110の全体に電気的に導通したPウェル領域220を設けた例である。
次に、第2実施例として、上述した画素部下のPウェル領域に行単位でなく画素部全体として基板バイアスを印加する例について説明する。
図6は、この第2実施例の画素部下のPウェル領域の構成を示す平面図であり、斜線部分がPウェル領域220を示している。すなわち、本例では、画素部110の全体に電気的に導通したPウェル領域220を設けた例である。
図7は、この第2実施例における画素回路の各駆動パルスを示すタイミングチャートである。
まず、全行の画素を同時に動作させ、FD115のリセットに次いで電荷の転送を行う。これは、まずリセットパルスを入れてFD115をリセットする。その後、転送パルスを入れて、PD119の光電子をFD115に転送する。
この転送パルスのタイミングでは、上記第1実施例と同様に、Pウェル領域220の電位を負に振って転送を助ける。これにより、全画素のFD115にはリセット時の電圧から光電子分シフトした電圧が保持される。
まず、全行の画素を同時に動作させ、FD115のリセットに次いで電荷の転送を行う。これは、まずリセットパルスを入れてFD115をリセットする。その後、転送パルスを入れて、PD119の光電子をFD115に転送する。
この転送パルスのタイミングでは、上記第1実施例と同様に、Pウェル領域220の電位を負に振って転送を助ける。これにより、全画素のFD115にはリセット時の電圧から光電子分シフトした電圧が保持される。
次に、各画素の信号を1行ずつ読み出す。ここでは読出し行のみ動作する。
読出し行では、まず選択ゲート113をONし、その状態での垂直信号線116の電圧(信号レベル)をSHDで列信号処理回路130に取り込む。
次にリセットパルスを入れ、垂直信号線116の電圧(リセットレベル)をSHPで列信号処理回路130に取り込む。それから選択ゲート113をOFFする。
列信号処理回路130では、リセットレベルと信号レベルとの差をとり、適切な処理を行い、選択ゲート113をOFFした後に、水平信号線140を通して順に出力する。
その後、読出し行が次の行に移り、同様の動作を繰り返し実行する。
読出し行では、まず選択ゲート113をONし、その状態での垂直信号線116の電圧(信号レベル)をSHDで列信号処理回路130に取り込む。
次にリセットパルスを入れ、垂直信号線116の電圧(リセットレベル)をSHPで列信号処理回路130に取り込む。それから選択ゲート113をOFFする。
列信号処理回路130では、リセットレベルと信号レベルとの差をとり、適切な処理を行い、選択ゲート113をOFFした後に、水平信号線140を通して順に出力する。
その後、読出し行が次の行に移り、同様の動作を繰り返し実行する。
そして、このように1行ずつ全行の信号を読出した後、1フレーム期間の終わりまでダミー信号の期間が続く。この間に感光時間を決めるためのPDのリセット動作を入れる。この動作は、全行の画素が同時に動作する。
なお、この動作は先ほどの全行FD同時リセット・転送と同じ動作で良く、やはりその転送時にPウェル領域220に負の電位を入れて転送を助ける。この時点から、PDに新たな光電子が蓄積され始め、最初から同様の動作を行う。
なお、この動作は先ほどの全行FD同時リセット・転送と同じ動作で良く、やはりその転送時にPウェル領域220に負の電位を入れて転送を助ける。この時点から、PDに新たな光電子が蓄積され始め、最初から同様の動作を行う。
(第3実施例)
次に、第3実施例として、上述した画素部下のPウェル領域のバイアス電圧を電荷蓄積期間の途中で動かすことによって、ダイナミックレンジを広くする例について説明する。
図8は、Pウェル領域のバイアス電圧を電荷蓄積期間の途中で変化させる場合の動作例を示すタイミングチャートであり、縦軸はPウェル電圧、横軸は時間経過を示している。また、図9は、図8に示す動作に伴うPDの受光光量と蓄積電子数の関係を示す説明図である。
次に、第3実施例として、上述した画素部下のPウェル領域のバイアス電圧を電荷蓄積期間の途中で動かすことによって、ダイナミックレンジを広くする例について説明する。
図8は、Pウェル領域のバイアス電圧を電荷蓄積期間の途中で変化させる場合の動作例を示すタイミングチャートであり、縦軸はPウェル電圧、横軸は時間経過を示している。また、図9は、図8に示す動作に伴うPDの受光光量と蓄積電子数の関係を示す説明図である。
図8に示すように、PDに光電子の蓄積を開始したときに、例えば−1Vにしておく。そして、蓄積時間の途中で、これを0Vにすると、図9に示すように、光量の少ないところではPDの蓄積電子数は光量に敏感で、光量の大きいところでは鈍感になる。
その理由は以下の通りである。すなわち、Pウェル領域が−1Vの時には、PDの飽和が少なくなっており、ある電子数でPDが飽和して、それ以上はFDに流出してしまう。
その理由は以下の通りである。すなわち、Pウェル領域が−1Vの時には、PDの飽和が少なくなっており、ある電子数でPDが飽和して、それ以上はFDに流出してしまう。
ここでPウェル領域を0Vにすると、PDの飽和が増えるので、さらに光電子を蓄積することができる。
光量が少ないときには、PDを飽和させること無く全蓄積期間の光電子が収集されるが、光量が大きい時には、Pウェル領域が−1Vの期間に飽和以上の電子が捨てられるので、その分感度が低下することになる。
これにより、図9に示すように、あるところで折れ曲がり点aを持った感度曲線が得られ、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。すなわち、ダイナミックレンジが広くなる。
光量が少ないときには、PDを飽和させること無く全蓄積期間の光電子が収集されるが、光量が大きい時には、Pウェル領域が−1Vの期間に飽和以上の電子が捨てられるので、その分感度が低下することになる。
これにより、図9に示すように、あるところで折れ曲がり点aを持った感度曲線が得られ、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。すなわち、ダイナミックレンジが広くなる。
なお、図8に示す例では、Pウェル電圧を−1Vと0Vの2値で駆動したが、−1V→0.5V→0Vのように細かく刻みながら変化させると、感度曲線の折れ曲がり点を増やすことができ、電圧の変化時間を適当に設定することと合わせて、いろんな感度曲線を実現することができる。
また、Pウェル電圧を連続的に変化させると、図9のような折れ曲がりでなく、曲線状の感度曲線を得ることができる。
このような方法を用いることにより、上述した特許文献1に開示される転送ゲートの電圧を変化させる場合の動作範囲に制約が有るという問題も、リセットゲートの電圧を変化させる場合の暗電流が大きいという問題も解決することができる。
また、Pウェル電圧を連続的に変化させると、図9のような折れ曲がりでなく、曲線状の感度曲線を得ることができる。
このような方法を用いることにより、上述した特許文献1に開示される転送ゲートの電圧を変化させる場合の動作範囲に制約が有るという問題も、リセットゲートの電圧を変化させる場合の暗電流が大きいという問題も解決することができる。
なお、本実施例の方法は、上述した第1、第2実施例とは独立のものである。つまり、転送時に基板バイアスをかけることとは独立のものである。もちろん、第1、第2実施例の構成と共に実施することもできる。
(第4実施例)
次に、第4実施例として本実施の形態例による固体撮像素子の製造工程を説明する。
図10は本実施例における固体撮像素子の製造工程によるPD〜転送ゲート〜FDの構造を示す断面図である。
まず、図10(a)では、通常のCMOS工程で、Pウェル領域300Aを形成したシリコン基板300の上面にゲート酸化膜(ゲート絶縁膜)310及び素子分離領域320を形成し、ゲート酸化膜310の上にポリシリコン膜による転送ゲート電極330を形成する。
次に図10(b)において、FD側には通常のCMOSと同じく、LDDのイオン注入を行い、n層340を形成する。また、PD側には、表面近くに電荷分離領域としてのp+層350のイオン注入を行い、それより深いところに電荷蓄積領域としてのn層360のイオン注入を行う。なお、従来は、この段階でp+層350のイオン注入は行わず、図12に示す従来例のように側壁下にp+層を持たない構造となっていた。
次に、第4実施例として本実施の形態例による固体撮像素子の製造工程を説明する。
図10は本実施例における固体撮像素子の製造工程によるPD〜転送ゲート〜FDの構造を示す断面図である。
まず、図10(a)では、通常のCMOS工程で、Pウェル領域300Aを形成したシリコン基板300の上面にゲート酸化膜(ゲート絶縁膜)310及び素子分離領域320を形成し、ゲート酸化膜310の上にポリシリコン膜による転送ゲート電極330を形成する。
次に図10(b)において、FD側には通常のCMOSと同じく、LDDのイオン注入を行い、n層340を形成する。また、PD側には、表面近くに電荷分離領域としてのp+層350のイオン注入を行い、それより深いところに電荷蓄積領域としてのn層360のイオン注入を行う。なお、従来は、この段階でp+層350のイオン注入は行わず、図12に示す従来例のように側壁下にp+層を持たない構造となっていた。
次に図10(c)において、通常のCMOS工程で、転送ゲート電極330の両側にシリコン酸化膜等による側壁370を形成する。
次に図10(d)において、FD側に、通常のCMOS工程で、n+層380を形成するためのNSDのイオン注入を行う。なお、従来は、この段階でPD側のp+層のイオン注入を行っており、図12に示す従来例のように側壁の外側にp+層を持つ構造となっていた。
以上のようにして、LDD構造を有し、側壁の直下にPDのp+層を有する構造を形成することができる。
その後は、通常のCMOS工程を用いて上層の構造物等を形成するが、説明は省略する。
次に図10(d)において、FD側に、通常のCMOS工程で、n+層380を形成するためのNSDのイオン注入を行う。なお、従来は、この段階でPD側のp+層のイオン注入を行っており、図12に示す従来例のように側壁の外側にp+層を持つ構造となっていた。
以上のようにして、LDD構造を有し、側壁の直下にPDのp+層を有する構造を形成することができる。
その後は、通常のCMOS工程を用いて上層の構造物等を形成するが、説明は省略する。
本実施の形態の固体撮像素子の製造方法によれば、半導体基板のゲート絶縁膜上に転送ゲート部の転送電極を形成した後、側壁の形成前に、光電変換素子の電荷分離領域及び電荷蓄積領域を形成するとともに、フローティングディフュージョン部の低濃度不純物層を形成し、次に、転送電極の側壁を形成した後、側壁のセルフアラインによってフローティングディフュージョン部の高濃度不純物層を形成することから、光電変換素子の電荷分離領域を転送ゲート部の側壁の直下に延在した状態で形成できるとともに、フローティングディフュージョン部でのLDD構造を容易に形成することができる。
本実施例の特徴は、PD側のp+層を側壁の形成前に打ち込み、p+層を側壁の下にも存在させたことである。なお、側壁の形成後にイオンを打って、斜めイオン注入や熱拡散で側壁の下に伸ばす方法も可能であるが、このような方法と違い、p+層を確実に側壁下に存在させることができる。
また、上記従来の技術の項で述べたように、本件発明者等は、埋め込みPDを用い、さらに転送ゲートに負電圧(転送バイアス電圧)を印加することによって、転送ゲート部下の界面にホールを蓄積し、暗電流を低減できることを提案しているが、それでも側壁下の酸化膜界面がホールで覆われない状態で残っており、わずかな面積であるが、残る暗電流成分の大部分を占めており、特に、ある割合で白点を発生させるという課題があった。
そこで、本実施例では、上述のようにPD側のp+層を側壁形成前に打ち込み、この領域で生じる暗電流成分を有効に抑制することができる。
また、上記従来の技術の項で述べたように、本件発明者等は、埋め込みPDを用い、さらに転送ゲートに負電圧(転送バイアス電圧)を印加することによって、転送ゲート部下の界面にホールを蓄積し、暗電流を低減できることを提案しているが、それでも側壁下の酸化膜界面がホールで覆われない状態で残っており、わずかな面積であるが、残る暗電流成分の大部分を占めており、特に、ある割合で白点を発生させるという課題があった。
そこで、本実施例では、上述のようにPD側のp+層を側壁形成前に打ち込み、この領域で生じる暗電流成分を有効に抑制することができる。
つまり、本実施例では、次の3つの構成要件を全て適用することによって、PDのn層が初めて完全にホールの存在する領域で囲まれ、暗電流や白点(暗電流が特に多い画素)を十分に低減することが可能となる。
(1)半導体基板の最表面にp+層を存在させた埋め込みPDを用いる点。
(2)PDの電荷蓄積期間中に転送ゲートに負電圧をかける点。
(3)側壁形成前にPDのp+層のイオンを打ち込み、側壁下に確実にp+層を存在させる。
もちろん、この3つの構成要件は全て独立に効果を有するものであり、特に構成要件(3)は本実施例において新規な構成要件であり、最も顕著な特徴となるものである。
(1)半導体基板の最表面にp+層を存在させた埋め込みPDを用いる点。
(2)PDの電荷蓄積期間中に転送ゲートに負電圧をかける点。
(3)側壁形成前にPDのp+層のイオンを打ち込み、側壁下に確実にp+層を存在させる。
もちろん、この3つの構成要件は全て独立に効果を有するものであり、特に構成要件(3)は本実施例において新規な構成要件であり、最も顕著な特徴となるものである。
ただし、側壁下にp+層が存在すると、転送ゲートでPDのn層の光電子を転送するのが難しくなる。
これに対し、ゲート電圧を上げる、PDの面積を大きくして飽和を稼ぐ、PDの飽和電子が少なくてもいい用途に使う等の対処方法もあるが、それぞれ不利な点を有するものである。
そこで、上述した第1、第2実施例で説明した基板バイアス電圧をPウェル領域にかけて転送を助けるという方法を用いることにより、極めて有効な動作特性を得ることができ、各実施例の組み合わせにより、最も好ましい形態を得ることが可能となる。
これに対し、ゲート電圧を上げる、PDの面積を大きくして飽和を稼ぐ、PDの飽和電子が少なくてもいい用途に使う等の対処方法もあるが、それぞれ不利な点を有するものである。
そこで、上述した第1、第2実施例で説明した基板バイアス電圧をPウェル領域にかけて転送を助けるという方法を用いることにより、極めて有効な動作特性を得ることができ、各実施例の組み合わせにより、最も好ましい形態を得ることが可能となる。
したがって、以上のような実施の形態例では、半導体基板の最表面にp+層を存在させた埋め込みPDを用い、かつ、電荷蓄積中にゲート電圧を負電位に制御する固体撮像素子において、次のような効果を得ることが可能である。
(1)側壁の下にp+層を存在させる(特に製造工程で側壁形成前にp+層をイオン注入する)ことにより、暗電流や白点を低減することができる。特に埋め込みPD、転送ゲートの負電圧印加とともに用いることで、顕著な効果を得ることができる。
(2)上記(1)では電荷の転送は難しくなるが、電荷の転送時に、Pウェル領域に基板バイアスを加えることで、フォトダイオードの光電子を転送しやすくすることができる。これにより、上記(1)の欠点を補い、飽和電子数を増やすことができ、ダイナミックレンジを拡大できる。また、転送に必要なゲート電圧を下げることができ、低電圧化を実現できる。
(3)電荷の蓄積期間に、Pウェル領域の基板バイアスを変化させることにより、明るいところの感度を落とし、ダイナミックレンジを拡大することが可能となる。
(1)側壁の下にp+層を存在させる(特に製造工程で側壁形成前にp+層をイオン注入する)ことにより、暗電流や白点を低減することができる。特に埋め込みPD、転送ゲートの負電圧印加とともに用いることで、顕著な効果を得ることができる。
(2)上記(1)では電荷の転送は難しくなるが、電荷の転送時に、Pウェル領域に基板バイアスを加えることで、フォトダイオードの光電子を転送しやすくすることができる。これにより、上記(1)の欠点を補い、飽和電子数を増やすことができ、ダイナミックレンジを拡大できる。また、転送に必要なゲート電圧を下げることができ、低電圧化を実現できる。
(3)電荷の蓄積期間に、Pウェル領域の基板バイアスを変化させることにより、明るいところの感度を落とし、ダイナミックレンジを拡大することが可能となる。
なお、以上の実施の形態例では、電子をキャリアとし、NMOSの画素トランジスタを基本にしたものであったが、ホールをキャリアとし、PMOSを基本にしたものができることも自明である。また、これに応じて電圧の極性等は適宜に変わることになる。
また、画素トランジスタの構成としては、上述した例に限定されず、種々採用が可能である。
また、画素トランジスタの構成としては、上述した例に限定されず、種々採用が可能である。
100・・半導体素子基板、110・・画素部、111・・転送Tr、112・・増幅Tr、113・・選択Tr、114・・リセットTr、119・・フォトダイオード(PD)、120・・定電流部、130・・列信号処理部、140・・V選択駆動手段、150・・H選択手段、160・・水平信号線、170・・出力処理部、180・・タイミングジェネレータ。
Claims (12)
- 複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画像信号の処理を行う処理回路部とを有し、
前記画素は、半導体基板に形成された第1導電型のウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、
前記光電変換素子は、前記半導体基板の最表面に形成される第1導電型の高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成される第2導電型の不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、
前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有するとともに、前記転送電極には前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面に第1導電型のチャネル層を形成するための転送バイアス電圧が印加され、
さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成され、
前記光電変換素子からの電荷転送時に前記第1導電型のウェル領域に、前記転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧が印加され、
前記基板バイアス電圧が電荷蓄積中に変化する
固体撮像素子。 - 複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画像信号の処理を行う処理回路部とを有し、
前記画素は、半導体基板に形成されたp型のウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、
前記光電変換素子は、前記半導体基板の最表面に形成されるp型の高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成されるn型の不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、
前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有するとともに、前記転送電極には前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面にp型のチャネル層を形成するための転送バイアス電圧が印加され、
さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成され、
前記光電変換素子からの電荷転送時に前記p型のウェル領域に、負電圧の基板バイアス電圧が印加され、
前記基板バイアス電圧が電荷蓄積中に変化する
固体撮像素子。 - 前記基板バイアス電圧が電荷蓄積中に段階的に変化する
請求項1又は2記載の固体撮像素子。 - 前記基板バイアス電圧が電荷蓄積中に連続的に変化する
請求項1又は2記載の固体撮像素子。 - 前記ウェル領域が前記撮像領域部の各画素行に分割して形成され、
選択画素行の前記ウェル領域に前記基板バイアス電圧を印加して電荷を前記フローティングディフュージョン部に読み出し、信号として水平信号線に出力し、他の各選択画素行に対して同じ駆動を繰り返して、全画素の信号を出力する
請求項1乃至4のいずれかに記載の固体撮像素子。 - 前記ウェル領域が前記撮像領域部の全体に電気的に導通して形成され、
前記ウェル領域に前記基板バイアス電圧を印加して全行の画素を同時に前記フローティングディフュージョン部に読み出し、その後、画素の信号を1画素行ずつ水平信号線に出力して、全画素の信号を出力する
請求項1乃至4のいずれかに記載の固体撮像素子。 - 複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画 像信号の処理を行う処理回路部とを有し、
前記画素は、半導体基板に形成された第1導電型のウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、
前記光電変換素子は、半導体基板の最表面に形成される第1導電型の高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成される第2導電型の不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、
前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有し、
さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成されている固体撮像素子の制御方法であって、
前記転送電極に、前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面に第1導電型のチャネル層を形成するための転送バイアス電圧を印加し、
前記光電変換素子からの電荷転送時に前記第1導電型のウェル領域に、前記転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧を印加し、
前記基板バイアス電圧を電荷蓄積中に変化させる
固体撮像素子の制御方法。 - 複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画 像信号の処理を行う処理回路部とを有し、
前記画素は、半導体基板に形成されたp型のウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、
前記光電変換素子は、半導体基板の最表面に形成されるp型の高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成されるn型の不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、
前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有し、
さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成されている固体撮像素子の制御方法であって、
前記転送電極に、前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面にp型のチャネル層を形成するための転送バイアス電圧を印加し、
前記光電変換素子からの電荷転送時に前記p型ウェル領域に、負電圧の基板バイアス電圧を印加し、
前記基板バイアス電圧を電荷蓄積中に変化させる
固体撮像素子の制御方法。 - 前記基板バイアス電圧を電荷蓄積中に段階的に変化させる
請求項7又は8記載の固体撮像素子の制御方法。 - 前記基板バイアス電圧を電荷蓄積中に連続的に変化させる
請求項7又は8記載の固体撮像素子の制御方法。 - 前記ウェル領域が前記撮像領域部の各画素行に分割して形成され、
選択画素行の前記ウェル領域に前記基板バイアス電圧を印加して電荷を前記フローティングディフュージョン部に読み出し、信号として水平信号線に出力し、他の各選択画素行に対して同じ駆動を繰り返して、全画素の信号を出力する
請求項7乃至10のいずれかに記載の固体撮像素子の制御方法。 - 前記ウェル領域が前記撮像領域部の全体に電気的に導通して形成され、
前記ウェル領域に前記基板バイアス電圧を印加して全行の画素を同時に前記フローティングディフュージョン部に読み出し、その後、画素の信号を1画素行ずつ水平信号線に出力して、全画素の信号を出力する
請求項7乃至10のいずれかに記載の固体撮像素子の制御方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2002291961A Division JP4470363B2 (ja) | 2002-10-04 | 2002-10-04 | 固体撮像素子及びその制御方法 |
Publications (2)
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---|---|
JP2010103547A JP2010103547A (ja) | 2010-05-06 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012015400A (ja) * | 2010-07-02 | 2012-01-19 | Canon Inc | 固体撮像装置 |
JP2020013907A (ja) * | 2018-07-18 | 2020-01-23 | ソニーセミコンダクタソリューションズ株式会社 | 受光素子および測距モジュール |
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