JP5045738B2 - 固体撮像素子及びその制御方法 - Google Patents
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Description
本発明は、例えばＣＭＯＳ型イメージセンサ等の固体撮像素子及びその製造方法に関し、特に光電変換素子によって生成した信号電荷を有効に読み出すことが可能な構成に関するものである。
図１１及び図１２は、従来のＣＭＯＳ型イメージセンサにおける画素構造の一例を示す図であり、図１１は画素回路の構成例を示す回路図、図１２は素子の構造を示す断面図である。
まず、図１１により画素回路の構成について説明する。
図示の構成は、各画素にフォトダイオード（ＰＤ）１０と転送、増幅、選択、リセットの４つの画素トランジスタ（Ｔｒ）１１、１２、１３、１４を設けたものである。
ＰＤ１０は、光電変換によって生成された電子を蓄積する。転送Ｔｒ１１は、ＰＤ１０の電子をフローティングディフュージョン（ＦＤ）１５に転送する。
増幅Ｔｒ１２は、ゲートがＦＤ１５とつながっており、ＦＤ１５の電位変動を電気信号に変換する。選択Ｔｒ１３は信号を読み出す画素を行単位で選択するものであり、この選択Ｔｒ１３がＯＮしたときには、増幅Ｔｒ１２と画素の外で垂直信号線１６につながっている定電流源１７とがソースフォロアを組むので、ＦＤ１５の電圧に連動する電圧が垂直信号線に出力される。
リセットＴｒ１４は、ＦＤ１５の電位をＶｄｄにリセットする。
まず、図１１により画素回路の構成について説明する。
図示の構成は、各画素にフォトダイオード（ＰＤ）１０と転送、増幅、選択、リセットの４つの画素トランジスタ（Ｔｒ）１１、１２、１３、１４を設けたものである。
ＰＤ１０は、光電変換によって生成された電子を蓄積する。転送Ｔｒ１１は、ＰＤ１０の電子をフローティングディフュージョン（ＦＤ）１５に転送する。
増幅Ｔｒ１２は、ゲートがＦＤ１５とつながっており、ＦＤ１５の電位変動を電気信号に変換する。選択Ｔｒ１３は信号を読み出す画素を行単位で選択するものであり、この選択Ｔｒ１３がＯＮしたときには、増幅Ｔｒ１２と画素の外で垂直信号線１６につながっている定電流源１７とがソースフォロアを組むので、ＦＤ１５の電圧に連動する電圧が垂直信号線に出力される。
リセットＴｒ１４は、ＦＤ１５の電位をＶｄｄにリセットする。
また、図１２はＰＤ１０から転送Ｔｒ１１のゲート部を経てＦＤ１５に到る領域の断面構造を示している。
図示のように、シリコン基板２０に形成されたＰウェル領域２０Ａ内に、ＰＤ１０、転送Ｔｒ１１のゲート部１１Ａ、及びＦＤ１５が設けられ、シリコン基板２０上にはゲート酸化膜（ゲート絶縁膜）２１が形成され、ゲート酸化膜２１の一部にはＬＯＣＯＳによる素子分離部２２が形成されている。
また、ゲート酸化膜２１の上には、転送Ｔｒ１１の転送ゲート電極１１Ｂが形成されている。
図示のように、シリコン基板２０に形成されたＰウェル領域２０Ａ内に、ＰＤ１０、転送Ｔｒ１１のゲート部１１Ａ、及びＦＤ１５が設けられ、シリコン基板２０上にはゲート酸化膜（ゲート絶縁膜）２１が形成され、ゲート酸化膜２１の一部にはＬＯＣＯＳによる素子分離部２２が形成されている。
また、ゲート酸化膜２１の上には、転送Ｔｒ１１の転送ゲート電極１１Ｂが形成されている。
ここで、ＰＤ１０としては、埋込み型のＰＤが公知である。埋込み型のＰＤとは、例えばＰウェル領域中に形成されるフォトダイオードの場合に、ゲート酸化膜２１の界面近傍をｐ＋層（電荷分離領域）１０Ａとし、その下に光電子を蓄積するｎ層（電荷蓄積領域）１０Ｂを形成し、基板２０の深部に電荷を蓄積する構造のものである。
このような埋込み型のＰＤでは、ｎ層１０Ｂの界面がｐ＋層１０Ａでカバーされているので、ｎ層１０Ｂの界面で発生する暗電流を防止できる。
また、転送Ｔｒ１１とＰＤ１０の設計を適切に行えば、ＰＤ１０の光電子を全てＦＤ１５に転送できるので、上述のような埋込み型のＰＤ１０は、ＣＣＤ型センサで広く使われている構造であり、例えば、いわゆるＨＡＤ（Hole Accumulation Diode ）構造と呼称されるものが提供されている。
このような埋込み型のＰＤでは、ｎ層１０Ｂの界面がｐ＋層１０Ａでカバーされているので、ｎ層１０Ｂの界面で発生する暗電流を防止できる。
また、転送Ｔｒ１１とＰＤ１０の設計を適切に行えば、ＰＤ１０の光電子を全てＦＤ１５に転送できるので、上述のような埋込み型のＰＤ１０は、ＣＣＤ型センサで広く使われている構造であり、例えば、いわゆるＨＡＤ（Hole Accumulation Diode ）構造と呼称されるものが提供されている。
また、トランジスタは通常のＣＭＯＳプロセスで作成されるので、転送ゲート電極１１Ｂにはスペーサとしての側壁１１Ｃがシリコン酸化膜等によって形成されている。
ＰＤ１０のｎ層１０Ｂは、転送ゲート電極１１Ｂの形成後、側壁１１Ｃの形成前に、転送ゲート電極１１Ｂを用いた自己整合によってイオン注入され、形成される。
また、ＰＤ１０のｐ＋層１０Ａは、その後、側壁１１Ｃを形成してから、側壁１１Ｃを用いたセルフアラインでイオン注入され、形成される。
このようにする理由は、ｐ＋層１０Ａとゲート電極１１Ｂとの距離を微小距離だけ確実に離して、ＰＤ１０の光電子を転送し易くすることである。
一方、ＦＤ１５側は通常のトランジスタと同じようにＬＤＤ構造をとっている。ＬＤＤ構造とは、転送ゲート部１１Ａの側壁１１Ｃの真下には不純物濃度の薄いｎ層（ＬＤＤ層）を形成し、転送ゲート部１１Ａから側壁１１Ｃの分だけ離して不純物濃度の濃いｎ＋層（ＮＳＤ層）を形成する構造である。
ＰＤ１０のｎ層１０Ｂは、転送ゲート電極１１Ｂの形成後、側壁１１Ｃの形成前に、転送ゲート電極１１Ｂを用いた自己整合によってイオン注入され、形成される。
また、ＰＤ１０のｐ＋層１０Ａは、その後、側壁１１Ｃを形成してから、側壁１１Ｃを用いたセルフアラインでイオン注入され、形成される。
このようにする理由は、ｐ＋層１０Ａとゲート電極１１Ｂとの距離を微小距離だけ確実に離して、ＰＤ１０の光電子を転送し易くすることである。
一方、ＦＤ１５側は通常のトランジスタと同じようにＬＤＤ構造をとっている。ＬＤＤ構造とは、転送ゲート部１１Ａの側壁１１Ｃの真下には不純物濃度の薄いｎ層（ＬＤＤ層）を形成し、転送ゲート部１１Ａから側壁１１Ｃの分だけ離して不純物濃度の濃いｎ＋層（ＮＳＤ層）を形成する構造である。
また、本件発明者等は、上述のような構造の固体撮像素子において、転送ゲート電極１１Ｂに−１Ｖ等の負電圧（ここでは転送バイアス電圧という）を加えることで、転送ゲート部１１Ａの下の界面からの暗電流（光が入射しなくてもＰＤに流れ込む電子を成分とする電流）を抑制することを提案している。
これは、転送ゲート電極１１Ｂを負電圧にバイアスすることにより、転送ゲート部１１Ａの下の酸化膜２１の界面にｐ型のチャネル１１Ｄが形成され、埋め込みＰＤ１０と同様に界面準位からの暗電流を防止するからである。
これは、転送ゲート電極１１Ｂを負電圧にバイアスすることにより、転送ゲート部１１Ａの下の酸化膜２１の界面にｐ型のチャネル１１Ｄが形成され、埋め込みＰＤ１０と同様に界面準位からの暗電流を防止するからである。
また、この種の固体撮像素子において、ダイナミックレンジを拡大する手法として、転送ゲートまたはリセットゲートの電圧を蓄積時間中に変化させる方法が知られている（例えば、特許文献１参照）。
ところで、上述のような図１１及び図１２に示す画素構成において、ＰＤ１０の光電子を転送するに必要なゲート電圧が一定以上下げられず、ＣＭＯＳセンサの低電圧化が難しいという問題がある。
すなわち、ＰＤ１０は要求される数の電子を貯められるように、完全空乏化電圧を例えば１．５Ｖ以上要求される。そして、このＰＤの電子を全て読み出すには、転送ゲートをＯＮしたときに、１．５Ｖ以上のポテンシャルを有するチャネルを、ＰＤのｎ層にスムーズにつながるように酸化膜２１の界面よりも深いところに作らなければならない。
すなわち、ＰＤ１０は要求される数の電子を貯められるように、完全空乏化電圧を例えば１．５Ｖ以上要求される。そして、このＰＤの電子を全て読み出すには、転送ゲートをＯＮしたときに、１．５Ｖ以上のポテンシャルを有するチャネルを、ＰＤのｎ層にスムーズにつながるように酸化膜２１の界面よりも深いところに作らなければならない。
これらのことから、完全転送のためには、例えばゲート電圧は２．７Ｖ以下にできないという問題があった。これは、同じゲート電圧では深い電圧までＰＤの光電子を転送することが難しく、飽和電子数が少ない、つまりダイナミックレンジが取れないという問題と表裏一体である。特にＣＭＯＳセンサでは、２．５Ｖあるいは１．８Ｖといった低電圧化が要請されているが、飽和電子数をいかに多くするかというのが常に課題となっている。
なお、これらの課題（転送ゲートの低電圧化、同じ電圧で転送できる電子数を増加させること）は、ＰＤが埋め込み型でない場合でも、あるいはＰＤでなくフォトゲートを採用した場合でも、電圧を入力してポテンシャルを制御する転送手段がある限り同様に存在するものである。
なお、これらの課題（転送ゲートの低電圧化、同じ電圧で転送できる電子数を増加させること）は、ＰＤが埋め込み型でない場合でも、あるいはＰＤでなくフォトゲートを採用した場合でも、電圧を入力してポテンシャルを制御する転送手段がある限り同様に存在するものである。
次に、上述のような埋め込み型のＰＤを用いる場合、転送ゲート電極１１Ｂに印加した負電圧（転送バイアス電圧）により、ＰＤの暗電流は劇的に改善されるが、１チップのＣＭＯＳセンサにある数十万〜数百万という画素の中には、一定の割合で暗電流が多く残るものがあった。
これは、撮影画像上で白点となって見え、画質を著しく悪化させるものである。その原因としては、ＰＤ１０のｐ＋層１０Ａと転送ゲート部１１Ａの下の負電圧によるｐ型チャネル１１Ｄが側壁１１Ｃの下部領域で必ずしもつながっておらず、側壁１１Ｃの下部のわずかな面積の酸化膜界面が暗電流の発生源となっていた。
これは、撮影画像上で白点となって見え、画質を著しく悪化させるものである。その原因としては、ＰＤ１０のｐ＋層１０Ａと転送ゲート部１１Ａの下の負電圧によるｐ型チャネル１１Ｄが側壁１１Ｃの下部領域で必ずしもつながっておらず、側壁１１Ｃの下部のわずかな面積の酸化膜界面が暗電流の発生源となっていた。
次に、特許文献１に開示される方法では、以下のような問題がある。
まず、転送ゲートの電圧を蓄積時間中に変化させる場合は、転送ゲートに高い電圧を入れると、光量が大きいときにＰＤとＦＤが導通してしまうので動作範囲に制約がある。
また、リセットゲートの電圧を蓄積時間中に変化させる場合は、ＦＤのようなコンタクトをもつノードに光電子を貯めることになるので、埋め込みフォトダイオードに貯める場合と違って暗電流が大きくなる。
まず、転送ゲートの電圧を蓄積時間中に変化させる場合は、転送ゲートに高い電圧を入れると、光量が大きいときにＰＤとＦＤが導通してしまうので動作範囲に制約がある。
また、リセットゲートの電圧を蓄積時間中に変化させる場合は、ＦＤのようなコンタクトをもつノードに光電子を貯めることになるので、埋め込みフォトダイオードに貯める場合と違って暗電流が大きくなる。
そこで本発明の目的は、暗電流を抑制しつつ、円滑な信号電荷の読み出しを可能とし、さらにダイナミックレンジの拡大を図ることが可能な固体撮像素子及びその制御方法を提供することにある。
本発明に係る固体撮像素子は、複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画像信号の処理を行う処理回路部とを有する。前記画素は、半導体基板に形成された第１導電型ウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有する。前記光電変換素子は、前記半導体基板の最表面に形成される第１導電型高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成される第２導電型不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成される。前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有するとともに、前記転送電極には前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面に第１導電型チャネル層を形成するための転送バイアス電圧が印加される。さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成される。そして、前記光電変換素子からの電荷転送時に前記第１導電型ウェル領域に、前記転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧が印加され、前記基板バイアス電圧が電荷蓄積中に変化するように構成される。
本発明に係る固体撮像素子は、複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画像信号の処理を行う処理回路部とを有する。前記画素は、半導体基板に形成されたｐ型ウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有する。前記光電変換素子は、前記半導体基板の最表面に形成されるｐ型高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成されるｎ型不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成される。前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有するとともに、前記転送電極には前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面にｐ型チャネル層を形成するための転送バイアス電圧が印加される。さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成される。そして、前記光電変換素子からの電荷転送時に前記ｐ型ウェル領域に、負電圧の基板バイアス電圧が印加され、前記基板バイアス電圧が電荷蓄積中に変化するように構成される。
本発明の固体撮像素子では、本発明の固体撮像素子では、光電変換素子に埋め込みフォトダイオードを用い、転送電極に転送バイアス電圧を印加して転送ゲート下に第１導電型チャネル層を形成することにより、暗電流を抑制した固体撮像素子で、埋め込みフォトダイオードの第１導電型の電荷分離領域が転送電極のフォトダイオード側の側壁の下部に延在して形成されていることから、フォトダイオードの電荷分離領域から転送ゲート部のチャネル層にわたる領域で、フォトダイオードの第２導電型の電荷蓄積層を第１導電型のチャネル層によってゲート絶縁膜から完全に分離でき、暗電流を極小に抑制することができ、白傷等の画質劣化を有効に防止できる。光電変換素子からの電荷転送時に前記第１導電型ウェル領域に転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧が印加されるので、あるいは、第１導電型ウェル領域がｐ型ウェル領域であってｐ型ウェル領域に負電圧の基板バイアスが印加されるので、光電変換素子のポテンシャルが基板バイアスに近い値だけ振れ、円滑に信号電荷を読み出すことができる。さらに、基板バイアス電圧が電荷蓄積中に変化するので、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。
本発明に係る固体撮像素子の制御方法は、複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画 像信号の処理を行う処理回路部とを有し、前記画素は、半導体基板に形成された第１導電型ウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、前記光電変換素子は、半導体基板の最表面に形成される第１導電型高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成される第２導電型不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有し、さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成されている固体撮像素子の制御方法であって、前記転送電極に、前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面に第１導電型チャネル層を形成するための転送バイアス電圧を印加し、前記光電変換素子からの電荷転送時に前記第１導電型ウェル領域に、前記転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧を印加し、前記基板バイアス電圧を電荷蓄積中に変化させる。
本発明に係る固体撮像素子の制御方法は、複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画 像信号の処理を行う処理回路部とを有し、前記画素は、半導体基板に形成されたｐ型ウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、前記光電変換素子は、半導体基板の最表面に形成されるｐ型高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成されるｎ型不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有し、さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成されている固体撮像素子の制御方法であって、前記転送電極に、前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面にｐ型チャネル層を形成するための転送バイアス電圧を印加し、前記光電変換素子からの電荷転送時に前記ｐ型ウェル領域に、負電圧の基板バイアス電圧を印加し、前記基板バイアス電圧を電荷蓄積中に変化させる。
本発明の固体撮像素子の制御方法では、上述のような埋め込みフォトダイオードを用いた画素構造で、転送電極に、光電変換素子の電荷蓄積期間中に転送ゲート部のゲート絶縁膜の界面に第１導電型チャネル層を形成するための転送バイアス電圧を印加し、光電変換素子からの電荷転送時に第１導電型ウェル領域に基板バイアス電圧を印加することにより、フォトダイオードの電荷分離領域から転送ゲート部のチャネル層にわたる領域で、フォトダイオードの第２導電型の電荷蓄積層を第１導電型のチャネル層によってゲート絶縁膜から完全に分離でき、暗電流を極小に抑制することができ、白傷等の画質劣化を有効に防止できるとともに、フォトダイオードから転送ゲート部への信号電荷の転送動作を低電圧化することができ、信号電荷の読み出し動作を円滑化することが可能となる。光電変換素子からの電荷転送時に、前記第１導電型ウェル領域に転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧を印加するので、あるいは、第１導電型ウェル領域をｐ型ウェル領域としてｐ型ウェル領域に負電圧の基板バイアスを印加するので、光電変換素子のポテンシャルが基板バイアスに近い値だけ振れ、円滑に信号電荷を読み出すことができる。さらに、基板バイアス電圧が電荷蓄積中に変化するので、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。
本発明に係る固体撮像素子によれば、光電変換素子に埋め込みフォトダイオードを用い、転送電極に転送バイアス電圧を印加して転送ゲート下に第１導電型チャネル層を形成することにより、暗電流を抑制した固体撮像素子で、埋め込みフォトダイオードの第１導電型の電荷分離領域が転送電極のフォトダイオード側の側壁の下部に延在して形成されていることから、フォトダイオードの電荷分離領域から転送ゲート部のチャネル層にわたる領域で、フォトダイオードの第２導電型の電荷蓄積層を第１導電型のチャネル層によってゲート絶縁膜から完全に分離でき、暗電流を極小に抑制することができ、白傷等の画質劣化を有効に防止できる。光電変換素子からの電荷転送時に、第１導電型ウェル領域に転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧がを印加されるので、あるいは、第１導電型ウェル領域をｐ型ウェル領域としてｐ型ウェル領域に負電圧の基板バイアスが印加されるので、光電変換素子からフローティングディフュージョン部へ円滑に信号電荷を読み出すことができる。さらに、基板バイアス電圧が電荷蓄積中に変化するので、暗いところの感度を犠牲にせずに、より大きな光量まで検出でき、ダイナミックレンジを拡大することができる。
本発明に係る固体撮像素子の制御方法によれば、上述のような埋め込みフォトダイオードを用いた画素構造で、転送電極に、光電変換素子の電荷蓄積期間中に転送ゲート部のゲート絶縁膜の界面に第１導電型チャネル層を形成するための転送バイアス電圧を印加し、光電変換素子からの電荷転送時に第１導電型ウェル領域に基板バイアス電圧を印加することにより、フォトダイオードの電荷分離領域から転送ゲート部のチャネル層にわたる領域で、フォトダイオードの第２導電型の電荷蓄積層を第１導電型のチャネル層によってゲート絶縁膜から完全に分離でき、暗電流を極小に抑制することができ、白傷等の画質劣化を有効に防止できるとともに、フォトダイオードから転送ゲート部への信号電荷の転送動作を低電圧化することができ、信号電荷の読み出し動作を円滑化することができる。光電変換素子からの電荷転送時に、第１導電型ウェル領域に転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧を印加することにより、あるいは、第１導電型ウェル領域をｐ型ウェル領域としてｐ型ウェル領域に負電圧の基板バイアスを印加することにより、光電変換素子からフローティングディフュージョン部へ円滑に信号電荷を読み出すことができる。さらに、基板バイアス電圧が電荷蓄積中に変化するので、暗いところの感度を犠牲にせずに、より大きな光量まで検出でき、ダイナミックレンジを拡大することができる。
以下、本発明の実施の形態例について説明する。
本発明の実施の形態例では、上述した図１１及び図１２に示す固体撮像素子において、さらなる暗電流対策を施すため、転送ゲート電極の側壁の直下にＰＤのｐ＋層を延在させたものである。
具体的な製造工程としては、転送ゲート電極を形成後、その側壁の形成前に、ＰＤのｐ＋イオンをイオン打ち込みする方法により、暗電流を抑制でき、白点が著しく減少した。また、これにより、上述した転送ゲートに負電圧（転送バイアス電圧）を印加する方法と組み合わせた場合に、ＰＤをホールの存在する領域で完全に包囲することができるようになる。
本発明の実施の形態例では、上述した図１１及び図１２に示す固体撮像素子において、さらなる暗電流対策を施すため、転送ゲート電極の側壁の直下にＰＤのｐ＋層を延在させたものである。
具体的な製造工程としては、転送ゲート電極を形成後、その側壁の形成前に、ＰＤのｐ＋イオンをイオン打ち込みする方法により、暗電流を抑制でき、白点が著しく減少した。また、これにより、上述した転送ゲートに負電圧（転送バイアス電圧）を印加する方法と組み合わせた場合に、ＰＤをホールの存在する領域で完全に包囲することができるようになる。
また、本実施の形態例では、ＰＤからの電荷転送の低電圧化を図るために、画素の下層に設けられるＰウェル領域に対し、電荷転送時に同期して基板バイアス電圧を印加するようにした。これによって読出し電圧を下げることが可能となる。なお、これらの原理については、具体的な実施例を用いて後述する。
図１は、本発明の実施の形態例による固体撮像素子の全体構成例を示すブロック図であり、ＣＭＯＳ型イメージセンサの例を示している。
また、図２は、図１に示す固体撮像素子の１つの画素回路の構成例を示す回路図である。
図１に示すように、本例の固体撮像素子は、半導体素子基板１００上に画素部（撮像領域部）１１０、定電流部１２０、列信号処理部（カラム部）１３０、垂直（Ｖ）選択駆動手段１４０、水平（Ｈ）選択手段１５０、水平信号線１６０、出力処理部１７０、タイミングジェネレータ（ＴＧ）１８０等を設けたものである。
画素部１１０は、多数の画素を２次元マトリクス状に配置したものであり、各画素に図２に示すような画素回路が設けられている。この画素部１１０からの各画素の信号は、各画素列毎に垂直信号線（図１では省略）を通して列信号処理部１３０に出力される。
定電流部１２０には各画素にバイアス電流を供給するための定電流源（図１では省略）が各画素列毎に配置されている。
Ｖ選択駆動手段１４０は、画素部１１０の各画素を１行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
また、図２は、図１に示す固体撮像素子の１つの画素回路の構成例を示す回路図である。
図１に示すように、本例の固体撮像素子は、半導体素子基板１００上に画素部（撮像領域部）１１０、定電流部１２０、列信号処理部（カラム部）１３０、垂直（Ｖ）選択駆動手段１４０、水平（Ｈ）選択手段１５０、水平信号線１６０、出力処理部１７０、タイミングジェネレータ（ＴＧ）１８０等を設けたものである。
画素部１１０は、多数の画素を２次元マトリクス状に配置したものであり、各画素に図２に示すような画素回路が設けられている。この画素部１１０からの各画素の信号は、各画素列毎に垂直信号線（図１では省略）を通して列信号処理部１３０に出力される。
定電流部１２０には各画素にバイアス電流を供給するための定電流源（図１では省略）が各画素列毎に配置されている。
Ｖ選択駆動手段１４０は、画素部１１０の各画素を１行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
列信号処理部１３０は、垂直信号線を通して得られる各画素の信号を１行分ずつ受け取り、列ごとに所定の信号処理を行い、その信号を一時保持する。例えばＣＤＳ（画素トランジスタの閾値のばらつきに起因する固定パターンノイズを除去する）処理、ＡＧＣ（オートゲインコントロール）処理、Ａ／Ｄ変換処理等を適宜行うものとする。
Ｈ選択手段１５０は、列信号処理部１３０の信号を１つずつ選択し、水平信号線１６０に導く。
出力処理部１７０は、水平信号線１６０からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部１３０でＡ／Ｄ変換を行う代わりに、出力処理部１７０で行うようにしてもよい。
タイミングジェネレータ１８０は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
Ｈ選択手段１５０は、列信号処理部１３０の信号を１つずつ選択し、水平信号線１６０に導く。
出力処理部１７０は、水平信号線１６０からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部１３０でＡ／Ｄ変換を行う代わりに、出力処理部１７０で行うようにしてもよい。
タイミングジェネレータ１８０は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
次に、図２を用いて本例の画素回路について説明する。
図示の構成は、各画素にフォトダイオード（ＰＤ）１１０と転送、増幅、選択、リセットの４つの画素トランジスタ（Ｔｒ）１１１、１１２、１１３、１１４を設けたものである。
ＰＤ１１９は、光電変換によって生成された電子を蓄積するものであり、転送Ｔｒ１１１をＯＮすることにより、ＰＤ１１９の電子をフローティングディフュージョン（ＦＤ）１１５に転送する。ＦＤ１１５には寄生容量があるので、ここに光電子が溜められる。
増幅Ｔｒ１１２は、ゲートがＦＤ１１５とつながっており、ＦＤ１１５の電位変動を電気信号に変換する。選択Ｔｒ１１３は信号を読み出す画素を行単位で選択するものであり、この選択Ｔｒ１１３がＯＮしたときには、増幅Ｔｒ１１２と画素の外で垂直信号線１１６につながっている定電流源１１７とがソースフォロアを組むので、ＦＤ１１５の電圧に連動する電圧が垂直信号線に出力される。
リセットＴｒ１１４は、ＦＤ１１５の電位をＶｄｄにリセットする。Ｖｄｄ配線は全画素共通となっている。
図示の構成は、各画素にフォトダイオード（ＰＤ）１１０と転送、増幅、選択、リセットの４つの画素トランジスタ（Ｔｒ）１１１、１１２、１１３、１１４を設けたものである。
ＰＤ１１９は、光電変換によって生成された電子を蓄積するものであり、転送Ｔｒ１１１をＯＮすることにより、ＰＤ１１９の電子をフローティングディフュージョン（ＦＤ）１１５に転送する。ＦＤ１１５には寄生容量があるので、ここに光電子が溜められる。
増幅Ｔｒ１１２は、ゲートがＦＤ１１５とつながっており、ＦＤ１１５の電位変動を電気信号に変換する。選択Ｔｒ１１３は信号を読み出す画素を行単位で選択するものであり、この選択Ｔｒ１１３がＯＮしたときには、増幅Ｔｒ１１２と画素の外で垂直信号線１１６につながっている定電流源１１７とがソースフォロアを組むので、ＦＤ１１５の電圧に連動する電圧が垂直信号線に出力される。
リセットＴｒ１１４は、ＦＤ１１５の電位をＶｄｄにリセットする。Ｖｄｄ配線は全画素共通となっている。
また、転送Ｔｒ１１１、選択Ｔｒ１１３、リセットＴｒ１１４の配線１１１Ａ、１１３Ａ、１１４Ａは、横方向（水平＝行方向）に延在し、同一行に含まれる画素を同時に駆動するようになっている。
また、各画素のトランジスタはＮＭＯＳであり、これらはＰウェル領域中に形成されている。そして、このＰウェル領域へのコンタクト１１８を取る配線１１８Ａが横方向（水平＝行方向）に延在している。
なお、このＰウェル領域へのコンタクト１１８を取る配線１１８Ａは、設けた方がより有効であるが、高速動作が要求されない場合などには、これが無くとも、Ｐウェル領域自体の電気伝導度を利用して画素部の周囲でのみコンタクトを取って駆動することもできる（なお、この場合の画素回路は従来例で示した図１１と同様になる）。
また、各画素のトランジスタはＮＭＯＳであり、これらはＰウェル領域中に形成されている。そして、このＰウェル領域へのコンタクト１１８を取る配線１１８Ａが横方向（水平＝行方向）に延在している。
なお、このＰウェル領域へのコンタクト１１８を取る配線１１８Ａは、設けた方がより有効であるが、高速動作が要求されない場合などには、これが無くとも、Ｐウェル領域自体の電気伝導度を利用して画素部の周囲でのみコンタクトを取って駆動することもできる（なお、この場合の画素回路は従来例で示した図１１と同様になる）。
次に、このような本実施の形態例による固体撮像素子において、画素下のＰウェル領域に対し、電荷転送時に同期した基板バイアスを印加することにより、ＰＤからの読み出し電圧を下げることが可能となる原理について説明する。
図３は、上述のような固体撮像素子におけるＰＤ〜転送ゲート〜ＦＤ〜リセットゲート〜電源配線（Ｖｄｄ）にわたる領域のポテンシャルの構造を示す説明図であり、図３（ａ）は基板バイアスをかけない場合（従来の転送状態）のポテンシャル、図３（ｂ）は基板バイアスをかけた場合（本実施の形態例）のポテンシャルを示している。なお、下方向が電位の正の方向である。
図３は、上述のような固体撮像素子におけるＰＤ〜転送ゲート〜ＦＤ〜リセットゲート〜電源配線（Ｖｄｄ）にわたる領域のポテンシャルの構造を示す説明図であり、図３（ａ）は基板バイアスをかけない場合（従来の転送状態）のポテンシャル、図３（ｂ）は基板バイアスをかけた場合（本実施の形態例）のポテンシャルを示している。なお、下方向が電位の正の方向である。
図３（ａ）に示す従来の転送状態では、転送ゲート（転送Ｔｒ）１１１をＯＮしてＰＤ１１９の光電子をＦＤ１１５に転送しているが、転送ゲート１１１の電圧が足りず、ＰＤ１１９に転送残しが生じる。
これに対して図３（ｂ）に示す本例では、転送ゲート１１１をＯＮするとともに、Ｐウェル領域に負の基板バイアス（絶対値ＶＢ）をかけたものである。このとき、ＰＤ１１９は、Ｐウェル領域との容量結合が支配的であるので、ＰＤ１１９のポテンシャルは基板バイアスＶＢに近い値だけ負に振れる。
一方、転送ゲート１１１の下層のチャネルは、転送ゲート１１１と強く容量結合しているので、Ｐウェル領域との結合の割合は低く、基板バイアスＶＢよりも少ししか負に振れない。
これに対して図３（ｂ）に示す本例では、転送ゲート１１１をＯＮするとともに、Ｐウェル領域に負の基板バイアス（絶対値ＶＢ）をかけたものである。このとき、ＰＤ１１９は、Ｐウェル領域との容量結合が支配的であるので、ＰＤ１１９のポテンシャルは基板バイアスＶＢに近い値だけ負に振れる。
一方、転送ゲート１１１の下層のチャネルは、転送ゲート１１１と強く容量結合しているので、Ｐウェル領域との結合の割合は低く、基板バイアスＶＢよりも少ししか負に振れない。
また、ＦＤ１１５は、転送ゲート１１１及びリセットゲート（リセットＴｒ）１１４との容量結合や、増幅ゲート（増幅Ｔｒ）１１２を介した容量結合もあるので、Ｐウェル領域との結合の割合は低く、やはり基板バイアスＶＢよりも少ししか振れない。
リセットゲート１１４の下層のチャネルは、転送ゲート１１１の下層のチャネルと同様である。電源電圧Ｖｄｄのように固定電圧がかかっているノードは、ポテンシャルは動かない。
リセットゲート１１４の下層のチャネルは、転送ゲート１１１の下層のチャネルと同様である。電源電圧Ｖｄｄのように固定電圧がかかっているノードは、ポテンシャルは動かない。
よって、図３（ｂ）のようなポテンシャル関係になり、ＰＤ１１９の光電子がＦＤ１１５に転送できるようになる。この効果により、転送ゲート１１１の電圧が低くてもＰＤ１１９の光電子を確実に転送できるようになる。または、同じ転送ゲート電圧でも、より深いポテンシャルまでＰＤ１１９の光電子を読み出せるので、取り扱い電荷量が増え、ダイナミックレンジが拡大する。
また、後述する第３実施例のように、Ｐウェル領域のバイアス電圧を蓄積期間に変化させることにより、光量の大きい部分の感度を落とす手法でダイナミックレンジを拡大することも可能となる。
また、後述する第３実施例のように、Ｐウェル領域のバイアス電圧を蓄積期間に変化させることにより、光量の大きい部分の感度を落とす手法でダイナミックレンジを拡大することも可能となる。
以下、本実施の形態例をさらに具体化したいくつかの実施例について詳細に説明する。
（第１実施例）
まず、第１実施例として、上述した画素部下のＰウェル領域に基板バイアスを印加する具体例について説明する。
図４は、この第１実施例の画素部下のＰウェル領域の構成を示す平面図であり、斜線部分がＰウェル領域２００を示し、このＰウェル領域２００の内部に介在する空白部分がＰウェルの分離領域２１０を示している。また、Ｐウェル領域２００の中の正方形の区切りが１つの画素１１０Ａである。
すなわち、本例では、画素部１１０の各画素行毎にＰウェル領域２００を電気的に分離して設けた例である。
（第１実施例）
まず、第１実施例として、上述した画素部下のＰウェル領域に基板バイアスを印加する具体例について説明する。
図４は、この第１実施例の画素部下のＰウェル領域の構成を示す平面図であり、斜線部分がＰウェル領域２００を示し、このＰウェル領域２００の内部に介在する空白部分がＰウェルの分離領域２１０を示している。また、Ｐウェル領域２００の中の正方形の区切りが１つの画素１１０Ａである。
すなわち、本例では、画素部１１０の各画素行毎にＰウェル領域２００を電気的に分離して設けた例である。
図５は、この第１実施例における画素回路の各駆動パルスを示すタイミングチャートである。
まず、このタイミングチャートにおける動作の前提として、Ｖ選択駆動手段１４０が画素信号を出力する行を選択し、その行に図５に示すような各パルスを供給するものとする。
また、２つのタイミングパルスＳＨＰ、ＳＨＤは、各画素回路ではなく列信号処理部１３０に入るパルスであり、画素の出力をサンプルホールドするためのパルスである。
なお、非選択行では、転送Ｔｒ１１１、リセットＴｒ１１４、選択Ｔｒ１１３がＯＦＦし、Ｐウェル領域２００が、０Ｖで保持されているものとする。
まず、このタイミングチャートにおける動作の前提として、Ｖ選択駆動手段１４０が画素信号を出力する行を選択し、その行に図５に示すような各パルスを供給するものとする。
また、２つのタイミングパルスＳＨＰ、ＳＨＤは、各画素回路ではなく列信号処理部１３０に入るパルスであり、画素の出力をサンプルホールドするためのパルスである。
なお、非選択行では、転送Ｔｒ１１１、リセットＴｒ１１４、選択Ｔｒ１１３がＯＦＦし、Ｐウェル領域２００が、０Ｖで保持されているものとする。
以下、選択行の動作を図５に沿って説明する。
（１）まず、選択ゲート１１３をＯＮする。これにより、その行の信号が垂直信号線１１６に出力されるようになる。
（２）次に、リセットゲート１１４にリセットパルスを入れてＦＤ１１５をリセットする。
（３）次に、サンプルホールドパルスＳＨＰで、そのときの垂直信号線１１６の電圧（リセットレベル）を列信号処理部１３０に取り込む。
（４）次に、Ｐウェル領域２００に負の基板バイアスをかけ、転送ゲート１１１をＯＮした後、Ｐウェル領域２００の電位を０Ｖに戻し、転送ゲート１１１をＯＦＦする。これによってＦＤ１１５に光電子が移される。
（５）次に、サンプルホールドパルスＳＨＤで、そのときの垂直信号線１１６の電圧（信号レベル）を列信号処理部１３０に取り込む。
（６）次に、選択ゲート１１３をＯＦＦし、その行を垂直信号線１１６から切り離す。
（１）まず、選択ゲート１１３をＯＮする。これにより、その行の信号が垂直信号線１１６に出力されるようになる。
（２）次に、リセットゲート１１４にリセットパルスを入れてＦＤ１１５をリセットする。
（３）次に、サンプルホールドパルスＳＨＰで、そのときの垂直信号線１１６の電圧（リセットレベル）を列信号処理部１３０に取り込む。
（４）次に、Ｐウェル領域２００に負の基板バイアスをかけ、転送ゲート１１１をＯＮした後、Ｐウェル領域２００の電位を０Ｖに戻し、転送ゲート１１１をＯＦＦする。これによってＦＤ１１５に光電子が移される。
（５）次に、サンプルホールドパルスＳＨＤで、そのときの垂直信号線１１６の電圧（信号レベル）を列信号処理部１３０に取り込む。
（６）次に、選択ゲート１１３をＯＦＦし、その行を垂直信号線１１６から切り離す。
この後、列信号処理部１３０では、上述したＣＤＳ回路によってリセットレベルと信号レベルとの差をとり、その他の適切な処理を行い、水平信号線１６０を通して順に出力する。
以上のように本実施例では、上記（４）において、電荷転送時に基板バイアスをかけることにより、低電圧でも確実に転送することができる。
Ｖ選択駆動手段１４０は、列信号処理回路１３０が水平信号線１６０に信号を出力し終わってから、次の行を選択し、同様に駆動する。これを繰り返すことで、全画面の信号を出力する。
なお、本実施例において、列信号処理回路１３０はＳＨＰ、ＳＨＤのパルスで信号を取り込むものとしたが、同じタイミングで信号を取り込めば、これらのパルスを使わない方式の回路であっても良い。これは以下の各実施例でも同様である。
以上のように本実施例では、上記（４）において、電荷転送時に基板バイアスをかけることにより、低電圧でも確実に転送することができる。
Ｖ選択駆動手段１４０は、列信号処理回路１３０が水平信号線１６０に信号を出力し終わってから、次の行を選択し、同様に駆動する。これを繰り返すことで、全画面の信号を出力する。
なお、本実施例において、列信号処理回路１３０はＳＨＰ、ＳＨＤのパルスで信号を取り込むものとしたが、同じタイミングで信号を取り込めば、これらのパルスを使わない方式の回路であっても良い。これは以下の各実施例でも同様である。
（第２実施例）
次に、第２実施例として、上述した画素部下のＰウェル領域に行単位でなく画素部全体として基板バイアスを印加する例について説明する。
図６は、この第２実施例の画素部下のＰウェル領域の構成を示す平面図であり、斜線部分がＰウェル領域２２０を示している。すなわち、本例では、画素部１１０の全体に電気的に導通したＰウェル領域２２０を設けた例である。
次に、第２実施例として、上述した画素部下のＰウェル領域に行単位でなく画素部全体として基板バイアスを印加する例について説明する。
図６は、この第２実施例の画素部下のＰウェル領域の構成を示す平面図であり、斜線部分がＰウェル領域２２０を示している。すなわち、本例では、画素部１１０の全体に電気的に導通したＰウェル領域２２０を設けた例である。
図７は、この第２実施例における画素回路の各駆動パルスを示すタイミングチャートである。
まず、全行の画素を同時に動作させ、ＦＤ１１５のリセットに次いで電荷の転送を行う。これは、まずリセットパルスを入れてＦＤ１１５をリセットする。その後、転送パルスを入れて、ＰＤ１１９の光電子をＦＤ１１５に転送する。
この転送パルスのタイミングでは、上記第１実施例と同様に、Ｐウェル領域２２０の電位を負に振って転送を助ける。これにより、全画素のＦＤ１１５にはリセット時の電圧から光電子分シフトした電圧が保持される。
まず、全行の画素を同時に動作させ、ＦＤ１１５のリセットに次いで電荷の転送を行う。これは、まずリセットパルスを入れてＦＤ１１５をリセットする。その後、転送パルスを入れて、ＰＤ１１９の光電子をＦＤ１１５に転送する。
この転送パルスのタイミングでは、上記第１実施例と同様に、Ｐウェル領域２２０の電位を負に振って転送を助ける。これにより、全画素のＦＤ１１５にはリセット時の電圧から光電子分シフトした電圧が保持される。
次に、各画素の信号を１行ずつ読み出す。ここでは読出し行のみ動作する。
読出し行では、まず選択ゲート１１３をＯＮし、その状態での垂直信号線１１６の電圧（信号レベル）をＳＨＤで列信号処理回路１３０に取り込む。
次にリセットパルスを入れ、垂直信号線１１６の電圧（リセットレベル）をＳＨＰで列信号処理回路１３０に取り込む。それから選択ゲート１１３をＯＦＦする。
列信号処理回路１３０では、リセットレベルと信号レベルとの差をとり、適切な処理を行い、選択ゲート１１３をＯＦＦした後に、水平信号線１４０を通して順に出力する。
その後、読出し行が次の行に移り、同様の動作を繰り返し実行する。
読出し行では、まず選択ゲート１１３をＯＮし、その状態での垂直信号線１１６の電圧（信号レベル）をＳＨＤで列信号処理回路１３０に取り込む。
次にリセットパルスを入れ、垂直信号線１１６の電圧（リセットレベル）をＳＨＰで列信号処理回路１３０に取り込む。それから選択ゲート１１３をＯＦＦする。
列信号処理回路１３０では、リセットレベルと信号レベルとの差をとり、適切な処理を行い、選択ゲート１１３をＯＦＦした後に、水平信号線１４０を通して順に出力する。
その後、読出し行が次の行に移り、同様の動作を繰り返し実行する。
そして、このように１行ずつ全行の信号を読出した後、１フレーム期間の終わりまでダミー信号の期間が続く。この間に感光時間を決めるためのＰＤのリセット動作を入れる。この動作は、全行の画素が同時に動作する。
なお、この動作は先ほどの全行ＦＤ同時リセット・転送と同じ動作で良く、やはりその転送時にＰウェル領域２２０に負の電位を入れて転送を助ける。この時点から、ＰＤに新たな光電子が蓄積され始め、最初から同様の動作を行う。
なお、この動作は先ほどの全行ＦＤ同時リセット・転送と同じ動作で良く、やはりその転送時にＰウェル領域２２０に負の電位を入れて転送を助ける。この時点から、ＰＤに新たな光電子が蓄積され始め、最初から同様の動作を行う。
（第３実施例）
次に、第３実施例として、上述した画素部下のＰウェル領域のバイアス電圧を電荷蓄積期間の途中で動かすことによって、ダイナミックレンジを広くする例について説明する。
図８は、Ｐウェル領域のバイアス電圧を電荷蓄積期間の途中で変化させる場合の動作例を示すタイミングチャートであり、縦軸はＰウェル電圧、横軸は時間経過を示している。また、図９は、図８に示す動作に伴うＰＤの受光光量と蓄積電子数の関係を示す説明図である。
次に、第３実施例として、上述した画素部下のＰウェル領域のバイアス電圧を電荷蓄積期間の途中で動かすことによって、ダイナミックレンジを広くする例について説明する。
図８は、Ｐウェル領域のバイアス電圧を電荷蓄積期間の途中で変化させる場合の動作例を示すタイミングチャートであり、縦軸はＰウェル電圧、横軸は時間経過を示している。また、図９は、図８に示す動作に伴うＰＤの受光光量と蓄積電子数の関係を示す説明図である。
図８に示すように、ＰＤに光電子の蓄積を開始したときに、例えば−１Ｖにしておく。そして、蓄積時間の途中で、これを０Ｖにすると、図９に示すように、光量の少ないところではＰＤの蓄積電子数は光量に敏感で、光量の大きいところでは鈍感になる。
その理由は以下の通りである。すなわち、Ｐウェル領域が−１Ｖの時には、ＰＤの飽和が少なくなっており、ある電子数でＰＤが飽和して、それ以上はＦＤに流出してしまう。
その理由は以下の通りである。すなわち、Ｐウェル領域が−１Ｖの時には、ＰＤの飽和が少なくなっており、ある電子数でＰＤが飽和して、それ以上はＦＤに流出してしまう。
ここでＰウェル領域を０Ｖにすると、ＰＤの飽和が増えるので、さらに光電子を蓄積することができる。
光量が少ないときには、ＰＤを飽和させること無く全蓄積期間の光電子が収集されるが、光量が大きい時には、Ｐウェル領域が−１Ｖの期間に飽和以上の電子が捨てられるので、その分感度が低下することになる。
これにより、図９に示すように、あるところで折れ曲がり点ａを持った感度曲線が得られ、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。すなわち、ダイナミックレンジが広くなる。
光量が少ないときには、ＰＤを飽和させること無く全蓄積期間の光電子が収集されるが、光量が大きい時には、Ｐウェル領域が−１Ｖの期間に飽和以上の電子が捨てられるので、その分感度が低下することになる。
これにより、図９に示すように、あるところで折れ曲がり点ａを持った感度曲線が得られ、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。すなわち、ダイナミックレンジが広くなる。
なお、図８に示す例では、Ｐウェル電圧を−１Ｖと０Ｖの２値で駆動したが、−１Ｖ→０.５Ｖ→０Ｖのように細かく刻みながら変化させると、感度曲線の折れ曲がり点を増やすことができ、電圧の変化時間を適当に設定することと合わせて、いろんな感度曲線を実現することができる。
また、Ｐウェル電圧を連続的に変化させると、図９のような折れ曲がりでなく、曲線状の感度曲線を得ることができる。
このような方法を用いることにより、上述した特許文献１に開示される転送ゲートの電圧を変化させる場合の動作範囲に制約が有るという問題も、リセットゲートの電圧を変化させる場合の暗電流が大きいという問題も解決することができる。
また、Ｐウェル電圧を連続的に変化させると、図９のような折れ曲がりでなく、曲線状の感度曲線を得ることができる。
このような方法を用いることにより、上述した特許文献１に開示される転送ゲートの電圧を変化させる場合の動作範囲に制約が有るという問題も、リセットゲートの電圧を変化させる場合の暗電流が大きいという問題も解決することができる。
なお、本実施例の方法は、上述した第１、第２実施例とは独立のものである。つまり、転送時に基板バイアスをかけることとは独立のものである。もちろん、第１、第２実施例の構成と共に実施することもできる。
（第４実施例）
次に、第４実施例として本実施の形態例による固体撮像素子の製造工程を説明する。
図１０は本実施例における固体撮像素子の製造工程によるＰＤ〜転送ゲート〜ＦＤの構造を示す断面図である。
まず、図１０（ａ）では、通常のＣＭＯＳ工程で、Ｐウェル領域３００Ａを形成したシリコン基板３００の上面にゲート酸化膜（ゲート絶縁膜）３１０及び素子分離領域３２０を形成し、ゲート酸化膜３１０の上にポリシリコン膜による転送ゲート電極３３０を形成する。
次に図１０（ｂ）において、ＦＤ側には通常のＣＭＯＳと同じく、ＬＤＤのイオン注入を行い、ｎ層３４０を形成する。また、ＰＤ側には、表面近くに電荷分離領域としてのｐ＋層３５０のイオン注入を行い、それより深いところに電荷蓄積領域としてのｎ層３６０のイオン注入を行う。なお、従来は、この段階でｐ＋層３５０のイオン注入は行わず、図１２に示す従来例のように側壁下にｐ＋層を持たない構造となっていた。
次に、第４実施例として本実施の形態例による固体撮像素子の製造工程を説明する。
図１０は本実施例における固体撮像素子の製造工程によるＰＤ〜転送ゲート〜ＦＤの構造を示す断面図である。
まず、図１０（ａ）では、通常のＣＭＯＳ工程で、Ｐウェル領域３００Ａを形成したシリコン基板３００の上面にゲート酸化膜（ゲート絶縁膜）３１０及び素子分離領域３２０を形成し、ゲート酸化膜３１０の上にポリシリコン膜による転送ゲート電極３３０を形成する。
次に図１０（ｂ）において、ＦＤ側には通常のＣＭＯＳと同じく、ＬＤＤのイオン注入を行い、ｎ層３４０を形成する。また、ＰＤ側には、表面近くに電荷分離領域としてのｐ＋層３５０のイオン注入を行い、それより深いところに電荷蓄積領域としてのｎ層３６０のイオン注入を行う。なお、従来は、この段階でｐ＋層３５０のイオン注入は行わず、図１２に示す従来例のように側壁下にｐ＋層を持たない構造となっていた。
次に図１０（ｃ）において、通常のＣＭＯＳ工程で、転送ゲート電極３３０の両側にシリコン酸化膜等による側壁３７０を形成する。
次に図１０（ｄ）において、ＦＤ側に、通常のＣＭＯＳ工程で、ｎ＋層３８０を形成するためのＮＳＤのイオン注入を行う。なお、従来は、この段階でＰＤ側のｐ＋層のイオン注入を行っており、図１２に示す従来例のように側壁の外側にｐ＋層を持つ構造となっていた。
以上のようにして、ＬＤＤ構造を有し、側壁の直下にＰＤのｐ＋層を有する構造を形成することができる。
その後は、通常のＣＭＯＳ工程を用いて上層の構造物等を形成するが、説明は省略する。
次に図１０（ｄ）において、ＦＤ側に、通常のＣＭＯＳ工程で、ｎ＋層３８０を形成するためのＮＳＤのイオン注入を行う。なお、従来は、この段階でＰＤ側のｐ＋層のイオン注入を行っており、図１２に示す従来例のように側壁の外側にｐ＋層を持つ構造となっていた。
以上のようにして、ＬＤＤ構造を有し、側壁の直下にＰＤのｐ＋層を有する構造を形成することができる。
その後は、通常のＣＭＯＳ工程を用いて上層の構造物等を形成するが、説明は省略する。
本実施の形態の固体撮像素子の製造方法によれば、半導体基板のゲート絶縁膜上に転送ゲート部の転送電極を形成した後、側壁の形成前に、光電変換素子の電荷分離領域及び電荷蓄積領域を形成するとともに、フローティングディフュージョン部の低濃度不純物層を形成し、次に、転送電極の側壁を形成した後、側壁のセルフアラインによってフローティングディフュージョン部の高濃度不純物層を形成することから、光電変換素子の電荷分離領域を転送ゲート部の側壁の直下に延在した状態で形成できるとともに、フローティングディフュージョン部でのＬＤＤ構造を容易に形成することができる。
本実施例の特徴は、ＰＤ側のｐ＋層を側壁の形成前に打ち込み、ｐ＋層を側壁の下にも存在させたことである。なお、側壁の形成後にイオンを打って、斜めイオン注入や熱拡散で側壁の下に伸ばす方法も可能であるが、このような方法と違い、ｐ＋層を確実に側壁下に存在させることができる。
また、上記従来の技術の項で述べたように、本件発明者等は、埋め込みＰＤを用い、さらに転送ゲートに負電圧（転送バイアス電圧）を印加することによって、転送ゲート部下の界面にホールを蓄積し、暗電流を低減できることを提案しているが、それでも側壁下の酸化膜界面がホールで覆われない状態で残っており、わずかな面積であるが、残る暗電流成分の大部分を占めており、特に、ある割合で白点を発生させるという課題があった。
そこで、本実施例では、上述のようにＰＤ側のｐ＋層を側壁形成前に打ち込み、この領域で生じる暗電流成分を有効に抑制することができる。
また、上記従来の技術の項で述べたように、本件発明者等は、埋め込みＰＤを用い、さらに転送ゲートに負電圧（転送バイアス電圧）を印加することによって、転送ゲート部下の界面にホールを蓄積し、暗電流を低減できることを提案しているが、それでも側壁下の酸化膜界面がホールで覆われない状態で残っており、わずかな面積であるが、残る暗電流成分の大部分を占めており、特に、ある割合で白点を発生させるという課題があった。
そこで、本実施例では、上述のようにＰＤ側のｐ＋層を側壁形成前に打ち込み、この領域で生じる暗電流成分を有効に抑制することができる。
つまり、本実施例では、次の３つの構成要件を全て適用することによって、ＰＤのｎ層が初めて完全にホールの存在する領域で囲まれ、暗電流や白点（暗電流が特に多い画素）を十分に低減することが可能となる。
（１）半導体基板の最表面にｐ＋層を存在させた埋め込みＰＤを用いる点。
（２）ＰＤの電荷蓄積期間中に転送ゲートに負電圧をかける点。
（３）側壁形成前にＰＤのｐ＋層のイオンを打ち込み、側壁下に確実にｐ＋層を存在させる。
もちろん、この３つの構成要件は全て独立に効果を有するものであり、特に構成要件（３）は本実施例において新規な構成要件であり、最も顕著な特徴となるものである。
（１）半導体基板の最表面にｐ＋層を存在させた埋め込みＰＤを用いる点。
（２）ＰＤの電荷蓄積期間中に転送ゲートに負電圧をかける点。
（３）側壁形成前にＰＤのｐ＋層のイオンを打ち込み、側壁下に確実にｐ＋層を存在させる。
もちろん、この３つの構成要件は全て独立に効果を有するものであり、特に構成要件（３）は本実施例において新規な構成要件であり、最も顕著な特徴となるものである。
ただし、側壁下にｐ＋層が存在すると、転送ゲートでＰＤのｎ層の光電子を転送するのが難しくなる。
これに対し、ゲート電圧を上げる、ＰＤの面積を大きくして飽和を稼ぐ、ＰＤの飽和電子が少なくてもいい用途に使う等の対処方法もあるが、それぞれ不利な点を有するものである。
そこで、上述した第１、第２実施例で説明した基板バイアス電圧をＰウェル領域にかけて転送を助けるという方法を用いることにより、極めて有効な動作特性を得ることができ、各実施例の組み合わせにより、最も好ましい形態を得ることが可能となる。
これに対し、ゲート電圧を上げる、ＰＤの面積を大きくして飽和を稼ぐ、ＰＤの飽和電子が少なくてもいい用途に使う等の対処方法もあるが、それぞれ不利な点を有するものである。
そこで、上述した第１、第２実施例で説明した基板バイアス電圧をＰウェル領域にかけて転送を助けるという方法を用いることにより、極めて有効な動作特性を得ることができ、各実施例の組み合わせにより、最も好ましい形態を得ることが可能となる。
したがって、以上のような実施の形態例では、半導体基板の最表面にｐ＋層を存在させた埋め込みＰＤを用い、かつ、電荷蓄積中にゲート電圧を負電位に制御する固体撮像素子において、次のような効果を得ることが可能である。
（１）側壁の下にｐ＋層を存在させる（特に製造工程で側壁形成前にｐ＋層をイオン注入する）ことにより、暗電流や白点を低減することができる。特に埋め込みＰＤ、転送ゲートの負電圧印加とともに用いることで、顕著な効果を得ることができる。
（２）上記（１）では電荷の転送は難しくなるが、電荷の転送時に、Ｐウェル領域に基板バイアスを加えることで、フォトダイオードの光電子を転送しやすくすることができる。これにより、上記（１）の欠点を補い、飽和電子数を増やすことができ、ダイナミックレンジを拡大できる。また、転送に必要なゲート電圧を下げることができ、低電圧化を実現できる。
（３）電荷の蓄積期間に、Ｐウェル領域の基板バイアスを変化させることにより、明るいところの感度を落とし、ダイナミックレンジを拡大することが可能となる。
（１）側壁の下にｐ＋層を存在させる（特に製造工程で側壁形成前にｐ＋層をイオン注入する）ことにより、暗電流や白点を低減することができる。特に埋め込みＰＤ、転送ゲートの負電圧印加とともに用いることで、顕著な効果を得ることができる。
（２）上記（１）では電荷の転送は難しくなるが、電荷の転送時に、Ｐウェル領域に基板バイアスを加えることで、フォトダイオードの光電子を転送しやすくすることができる。これにより、上記（１）の欠点を補い、飽和電子数を増やすことができ、ダイナミックレンジを拡大できる。また、転送に必要なゲート電圧を下げることができ、低電圧化を実現できる。
（３）電荷の蓄積期間に、Ｐウェル領域の基板バイアスを変化させることにより、明るいところの感度を落とし、ダイナミックレンジを拡大することが可能となる。
なお、以上の実施の形態例では、電子をキャリアとし、ＮＭＯＳの画素トランジスタを基本にしたものであったが、ホールをキャリアとし、ＰＭＯＳを基本にしたものができることも自明である。また、これに応じて電圧の極性等は適宜に変わることになる。
また、画素トランジスタの構成としては、上述した例に限定されず、種々採用が可能である。
また、画素トランジスタの構成としては、上述した例に限定されず、種々採用が可能である。
１００・・半導体素子基板、１１０・・画素部、１１１・・転送Ｔｒ、１１２・・増幅Ｔｒ、１１３・・選択Ｔｒ、１１４・・リセットＴｒ、１１９・・フォトダイオード（ＰＤ）、１２０・・定電流部、１３０・・列信号処理部、１４０・・Ｖ選択駆動手段、１５０・・Ｈ選択手段、１６０・・水平信号線、１７０・・出力処理部、１８０・・タイミングジェネレータ。
Claims (12)
- 複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画像信号の処理を行う処理回路部とを有し、
前記画素は、半導体基板に形成された第１導電型のウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、
前記光電変換素子は、前記半導体基板の最表面に形成される第１導電型の高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成される第２導電型の不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、
前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有するとともに、前記転送電極には前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面に第１導電型のチャネル層を形成するための転送バイアス電圧が印加され、
さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成され、
前記光電変換素子からの電荷転送時に前記第１導電型のウェル領域に、前記転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧が印加され、
前記基板バイアス電圧が電荷蓄積中に変化する
固体撮像素子。 - 複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画像信号の処理を行う処理回路部とを有し、
前記画素は、半導体基板に形成されたｐ型のウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、
前記光電変換素子は、前記半導体基板の最表面に形成されるｐ型の高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成されるｎ型の不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、
前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有するとともに、前記転送電極には前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面にｐ型のチャネル層を形成するための転送バイアス電圧が印加され、
さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成され、
前記光電変換素子からの電荷転送時に前記ｐ型のウェル領域に、負電圧の基板バイアス電圧が印加され、
前記基板バイアス電圧が電荷蓄積中に変化する
固体撮像素子。 - 前記基板バイアス電圧が電荷蓄積中に段階的に変化する
請求項１又は２記載の固体撮像素子。 - 前記基板バイアス電圧が電荷蓄積中に連続的に変化する
請求項１又は２記載の固体撮像素子。 - 前記ウェル領域が前記撮像領域部の各画素行に分割して形成され、
選択画素行の前記ウェル領域に前記基板バイアス電圧を印加して電荷を前記フローティングディフュージョン部に読み出し、信号として水平信号線に出力し、他の各選択画素行に対して同じ駆動を繰り返して、全画素の信号を出力する
請求項１乃至４のいずれかに記載の固体撮像素子。 - 前記ウェル領域が前記撮像領域部の全体に電気的に導通して形成され、
前記ウェル領域に前記基板バイアス電圧を印加して全行の画素を同時に前記フローティングディフュージョン部に読み出し、その後、画素の信号を１画素行ずつ水平信号線に出力して、全画素の信号を出力する
請求項１乃至４のいずれかに記載の固体撮像素子。 - 複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画 像信号の処理を行う処理回路部とを有し、
前記画素は、半導体基板に形成された第１導電型のウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、
前記光電変換素子は、半導体基板の最表面に形成される第１導電型の高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成される第２導電型の不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、
前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有し、
さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成されている固体撮像素子の制御方法であって、
前記転送電極に、前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面に第１導電型のチャネル層を形成するための転送バイアス電圧を印加し、
前記光電変換素子からの電荷転送時に前記第１導電型のウェル領域に、前記転送電極に印加される転送バイアス電圧と同一極性であって転送パルスと逆極性の基板バイアス電圧を印加し、
前記基板バイアス電圧を電荷蓄積中に変化させる
固体撮像素子の制御方法。 - 複数の画素を設けた撮像領域部と、前記撮像領域部から出力される画 像信号の処理を行う処理回路部とを有し、
前記画素は、半導体基板に形成されたｐ型のウェル領域に形成され、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷量を検出するフローティングディフュージョン部と、前記光電変換素子によって生成された信号電荷を前記フローティングディフュージョン部に転送する転送ゲート部を有し、
前記光電変換素子は、半導体基板の最表面に形成されるｐ型の高濃度不純物層よりなる電荷分離領域と、前記電荷分離領域の下層に形成されるｎ型の不純物層よりなる電荷蓄積領域とを有する埋め込みフォトダイオードより形成され、
前記転送ゲート部は、前記半導体基板上にゲート絶縁膜を介して配置され、両側部に側壁を有して形成される転送電極を有し、
さらに前記埋め込みフォトダイオードの電荷分離領域は、前記転送電極のフォトダイオード側の側壁の下部に延在して形成されている固体撮像素子の制御方法であって、
前記転送電極に、前記光電変換素子における電荷蓄積期間中に前記転送ゲート部のゲート絶縁膜の界面にｐ型のチャネル層を形成するための転送バイアス電圧を印加し、
前記光電変換素子からの電荷転送時に前記ｐ型ウェル領域に、負電圧の基板バイアス電圧を印加し、
前記基板バイアス電圧を電荷蓄積中に変化させる
固体撮像素子の制御方法。 - 前記基板バイアス電圧を電荷蓄積中に段階的に変化させる
請求項７又は８記載の固体撮像素子の制御方法。 - 前記基板バイアス電圧を電荷蓄積中に連続的に変化させる
請求項７又は８記載の固体撮像素子の制御方法。 - 前記ウェル領域が前記撮像領域部の各画素行に分割して形成され、
選択画素行の前記ウェル領域に前記基板バイアス電圧を印加して電荷を前記フローティングディフュージョン部に読み出し、信号として水平信号線に出力し、他の各選択画素行に対して同じ駆動を繰り返して、全画素の信号を出力する
請求項７乃至１０のいずれかに記載の固体撮像素子の制御方法。 - 前記ウェル領域が前記撮像領域部の全体に電気的に導通して形成され、
前記ウェル領域に前記基板バイアス電圧を印加して全行の画素を同時に前記フローティングディフュージョン部に読み出し、その後、画素の信号を１画素行ずつ水平信号線に出力して、全画素の信号を出力する
請求項７乃至１０のいずれかに記載の固体撮像素子の制御方法。
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