JP2008192648A - 撮像装置 - Google Patents

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Abstract

【課題】各画素の第１電極に供給される電圧および第２電極に供給される電圧にばらつきが発生するのを抑制することが可能な撮像装置を提供する。
【解決手段】このＣＭＯＳイメージセンサ（撮像装置）１００は、フォトダイオード部４と、電子を衝突電離により増倍させるための電子増倍部３ｂと、電子増倍部３ｂと隣接する領域を所定の電位に調整する電界を発生させるための転送ゲート電極１３と、転送ゲート電極１３と隣接するように設けられ、電子増倍部３ｂにおいて電子が衝突電離する電界を発生させるための増倍ゲート電極１４と、第１層目配線により形成されるとともに、転送ゲート電極１３にクロック信号φ３を供給するための配線１９ｂと、第１層目配線とは異なる第４層目配線により形成されるとともに、増倍ゲート電極１４にクロック信号φ４を供給するための配線２２ａとを備えている。
【選択図】図３

Description

本発明は、撮像装置に関し、特に、電荷を増加するための電荷増加部を備えた撮像装置に関する。
従来、電子（電荷）を増倍（増加）するための増倍部（電荷増加部）を備えたＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサ（撮像装置）が知られている（たとえば、特許文献１参照）。
図２５は、上記特許文献１に開示された従来の増倍型ＣＣＤイメージセンサの構造を示した断面図である。まず、図２５を参照して、上記特許文献１に開示された従来の増倍型ＣＣＤイメージセンサの構造について説明する。
上記特許文献１に開示された従来の増倍型ＣＣＤイメージセンサでは、図２５に示すように、シリコン基板５０１の表面上にゲート酸化物５０２が形成されている。また、ゲート酸化物５０２の上面上の所定領域には、所定の間隔を隔てて４つのゲート電極５０３〜５０６が形成されている。このゲート電極５０３〜５０６には、それぞれ、４相のクロック信号φ１１〜φ１４が供給されるように構成されている。
また、ゲート電極５０３〜５０６下の転送チャネル５０７には、それぞれ、画素分離障壁、一時的蓄積井戸、電荷転送障壁および電荷集積井戸が形成されている。この画素分離障壁は、一時的蓄積井戸と隣接する画素の電荷集積井戸とを区分するとともに、隣接する電荷集積井戸の電子を一時的蓄積井戸に転送する機能を有している。また、一時的蓄積井戸は、電子が転送される際に、電子を一時的に蓄積する機能を有している。また、電荷転送障壁は、一時的蓄積井戸と電荷集積井戸とを区分するとともに、一時的蓄積井戸に蓄積された電子を電荷集積井戸に転送する機能を有している。
また、電荷集積井戸は、一時的蓄積井戸から転送された電子を蓄積する機能を有するとともに、電界による衝突電離により電子を増倍するための増倍部としての機能も有している。すなわち、電荷転送障壁と電荷集積井戸との界面には、高い電位に調整された高電界領域５０８が形成されていることによって、高電界領域５０８に転送された電子が高電界領域５０８からエネルギを得る。そして、そのエネルギを得た電子が、高電界領域５０８を移動中にシリコン基板５０１の原子と衝突することにより、電子および正孔が生成される。そして、その生成された電子および正孔のうち、高電界領域５０８中の電界によって電子のみが電荷集積井戸に集められる。これにより、電子の増倍が行われる。なお、この電子の増倍は、受光領域のフォトダイオードにより生成された電子を転送する過程において行われている。
次に、図２５を参照して、従来の増倍型ＣＣＤイメージセンサの増倍動作について説明する。
まず、ゲート電極５０３にＨレベルのクロック信号φ１１を供給してゲート電極５０３をオン状態にした後、隣接する画素のゲート電極５０６をオフ状態にする。これにより、隣接する画素の電荷集積井戸に蓄積された電子が画素分離障壁に転送される。
そして、ゲート電極５０４にＨレベルのクロック信号φ１２を供給してゲート電極５０４をオン状態にした後、ゲート電極５０３にＬレベルのクロック信号φ１１を供給してゲート電極５０３をオフ状態にする。これにより、画素分離障壁に転送された電子が一時的蓄積井戸に転送される。
次に、ゲート電極５０６にＨレベルのクロック信号φ１４を供給してゲート電極５０６をオン状態にする。これにより、ゲート電極５０６に高電圧が印加されて、電荷転送障壁と電荷集積井戸との界面に高電界領域５０８が形成される。その後、ゲート電極５０６をオン状態にしたまま、ゲート電極５０４にＬレベルのクロック信号φ１２を供給してゲート電極５０４をオフ状態にすることによって、一時的蓄積井戸に蓄積された電子が電荷転送障壁を越えて電荷集積井戸に転送される。これにより、転送された電子が高電界による衝突電離によって増倍されるとともに、増倍された電子が電荷集積井戸に蓄積される。なお、ゲート電極５０５には、一定の電圧のクロック信号φ１３が供給されており、電荷転送障壁は、所定の電位に調整され、一定である。
図２６は、図２５に示した従来の増倍型ＣＣＤイメージセンサの構造をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（撮像装置）に適用した場合に考えられる仮想上の構造を示した断面図である。図２６を参照して、従来の増倍型ＣＣＤイメージセンサの構造を適用した場合に考えられる仮想上のＣＭＯＳイメージセンサの構造について説明する。
このＣＭＯＳイメージセンサでは、図２６に示すように、シリコン基板６０１の表面の所定領域にｎ型不純物領域６０１ａが形成されるとともに、シリコン基板６０１の表面上のｎ型不純物領域６０１ａに対応する領域にゲート酸化物６０２が形成されている。また、ゲート酸化物６０２の上面上の所定領域には、従来の増倍型ＣＣＤイメージセンサと同様の機能を有する４つのゲート電極６０３〜６０６に加えて、さらに、フローティングディフュージョン領域６０８に電子を転送してデータを読み出すためのゲート電極６０７が設けられている。また、このＣＭＯＳイメージセンサは、フォトダイオード６０９により生成された電子を従来の増倍型ＣＣＤイメージセンサと同様に電荷集積井戸に増幅させて蓄積するとともに、電荷集積井戸に蓄積された電子をゲート電極６０６をオフ状態にすることにより、フローティングディフュージョン領域６０８に転送するように構成されている。また、ゲート電極６０３〜６０７には、それぞれ、同一層からなるとともに、隣接するように配置された配線が接続されており、各配線を介してクロック信号が供給されている。
特許第３４８３２６１号公報
しかしながら、図２５に示した従来の増倍型ＣＣＤイメージセンサの構造を適用した場合に考えられる仮想上のＣＭＯＳイメージセンサでは、ゲート電極６０３〜６０７にクロック信号を供給するための各配線が同一層からなるとともに、隣接するように配置されているので、各配線間の配線容量により、各画素のゲート電極６０３〜６０７にそれぞれ供給される電圧にばらつきが発生するという不都合がある。そして、各画素のゲート電極（第１電極）６０５に供給される電圧およびゲート電極（第２電極）６０６に供給される電圧にばらつきが発生する場合には、各画素における電子の増倍率にばらつきが発生するという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、各画素の第１電極に供給される電圧および第２電極に供給される電圧にばらつきが発生するのを抑制することが可能な撮像装置を提供することである。
課題を解決するための手段および発明の効果
上記目的を達成するために、この発明の一の局面における撮像装置は、電荷を増加させるための電荷増加部と、電荷増加部と隣接する領域を所定の電位に調整する電圧を印加するための第１電極と、第１電極と隣接するように設けられ、電荷増加部において電荷を増加させる電圧を印加するための第２電極と、所定の層に形成されるとともに、第１電極に信号を供給するための第１配線と、所定の層とは異なる層に形成されるとともに、第２電極に信号を供給するための第２配線とを備えている。なお、本発明の電荷は、電子または正孔を意味する。
この発明の一の局面による撮像装置では、上記のように、所定の層に、第１電極に信号を供給するための第１配線を形成するとともに、所定の層とは異なる層に、第２電極に信号を供給するための第２配線を形成することによって、第１配線および第２配線が同一層により隣接して形成されている場合に比べて、第１配線および第２配線間の距離が大きくなるので、第１配線および第２配線間の容量を小さくすることができる。これにより、各画素の第１電極に供給される信号の電圧および第２電極に供給される信号の電圧にばらつきが発生するのを抑制することができる。その結果、各画素において、第１電極下の領域と第２電極下の領域との電位差にばらつきが発生するのを抑制することができるので、各画素における電荷の増加率にばらつきが発生するのを抑制することができる。
また、所定の層に第１配線を形成するとともに、所定の層とは異なる層に第２配線を形成することによって、第１配線および第２配線が同一層により隣接して形成されている場合に比べて、第１配線および第２配線を配置する領域の自由度を向上させることができるので、撮像装置の開口率を向上させることができる。
上記一の局面による撮像装置において、好ましくは、第１配線は、第２配線と交差するように形成されている。このように構成すれば、第１配線および第２配線の互いに対向する部分の面積を小さくすることができるので、第１配線および第２配線間の容量をより小さくすることができる。これにより、各画素の第１電極に供給される信号の電圧および第２電極に供給される信号の電圧にばらつきが発生するのをより抑制することができる。
上記一の局面による撮像装置において、好ましくは、電荷増加部に転送される電荷を一時的に蓄積するとともに、蓄積された電荷を転送するための蓄積部と、蓄積部が形成される領域の上方に設けられ、蓄積部に電荷を蓄積するために必要な電界を発生させる電圧を印加するための第３電極とをさらに備える。このように構成すれば、蓄積部から電荷増加部への電荷の転送による増加と、電荷増加部から蓄積部への電荷の転送とを交互に繰り返し行い、電荷を増加させる場合に、電荷の増加効率を向上させることができる。
上記一の局面による撮像装置において、好ましくは、電荷を信号として出力するために、電荷を保持する保持部と、電荷を保持部に転送する電界を発生させる電圧を印加するための第４電極とをさらに備え、少なくとも保持部を複数の画素で共有する。このように、少なくとも保持部を複数の画素で共有することにより、各画素に保持部を設ける場合に比べて、撮像装置における光電変換部（受光領域）の受光面積を大きくすることができる。これにより、撮像装置の感度を向上させることができる。
この場合において、好ましくは、保持部に加えて電荷増加部、第２電極および第４電極を複数の画素で共有する。このように、保持部に加えて電荷増加部、第２電極および第４電極を複数の画素で共有することにより、撮像装置における光電変換部（受光領域）の受光面積をより大きくすることができる。
上記一の局面による撮像装置において、好ましくは、電荷を信号として出力するために、電荷を保持する保持部と、電荷を保持部に転送する電界を発生させる電圧を印加するための第４電極と、第２配線が形成される層とは異なる層に形成されるとともに、第４電極に信号を供給するための第３配線とをさらに備える。このように構成すれば、第２配線および第３配線が同一層により隣接して形成されている場合に比べて、第２配線および第３配線間の距離が大きくなるので、第２配線および第３配線間の容量を小さくすることができる。これにより、データの読み出しの際に、電荷が衝突電離する電界を発生させるための第２電極に第２配線を介して供給された高電圧の信号が、低電圧の信号に変化することに起因して、第３配線を介して第４電極に供給される信号が変動するのを抑制することができる。その結果、データの読み出しを正確に行うことができる。
この場合において、好ましくは、第３配線は、第２配線と交差するように形成されている。このように構成すれば、第２配線および第３配線の互いに対向する部分の面積を小さくすることができるので、第２配線および第３配線間の容量をより小さくすることができる。これにより、データの読み出しの際に、電荷が衝突電離する電界を発生させるための第２電極に第２配線を介して供給された高電圧の信号が、低電圧の信号に変化することに起因して、第３配線を介して第４電極に供給される信号が変動するのをより抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態では、撮像装置の一例であるＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図であり、図２〜図７は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの構造を示した図である。図８は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの構成を示した回路図である。まず、図１〜図８を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００の構造について説明する。
第１実施形態によるＣＭＯＳイメージセンサ１００は、図１に示すように、マトリクス状（行列状）に配置された複数の画素５０を含む撮像部５１と、行選択レジスタ５２と、列選択レジスタ５３とを備えている。
第１実施形態によるＣＭＯＳイメージセンサ１００の画素５０の構造としては、図２および図３に示すように、ｐ型シリコン基板１の表面に、各画素５０をそれぞれ分離するため素子分離領域２が形成されている。また、素子分離領域２によって囲まれる各画素５０のｐ型シリコン基板１の表面には、ｎ−型不純物領域からなる転送チャネル３（図３参照）を挟むように所定の間隔を隔てて、フォトダイオード部（ＰＤ）４およびｎ＋型不純物領域からなるフローティングディフュージョン領域（ＦＤ）５が形成されている。転送チャネル３は、Ｘ方向に延びるように形成されている。なお、フローティングディフュージョン領域５は、本発明の「保持部」の一例である。
また、素子分離領域２によって囲まれる各画素５０のｐ型シリコン基板１の表面には、図２および図４に示すように、転送チャネル６（図４参照）を挟むように所定の間隔を隔てて、リセットドレイン部（ＲＤ）７および出力部８が形成されている。また、フローティングディフュージョン領域５とリセットドレイン部７との間には、転送チャネル９（図４参照）が形成されている。
フォトダイオード部４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有する。また、フォトダイオード部４は、図２および図３に示すように、素子分離領域２および転送チャネル３（図３参照）に囲まれるように形成されている。フローティングディフュージョン領域５は、転送チャネル３の不純物濃度（ｎ−）よりも高い不純物濃度（ｎ＋）を有する。また、フローティングディフュージョン領域５は、転送された電子による電荷信号を保持することにより、この電荷信号を電圧に変換するために設けられている。また、フローティングディフュージョン領域５は、素子分離領域２、転送チャネル３（図３参照）および転送チャネル９（図４参照）に囲まれるように形成されている。
転送チャネル３の上面上には、図３に示すように、ゲート絶縁膜１０ａが形成されている。また、ゲート絶縁膜１０ａの上面上の所定領域には、所定の間隔を隔てて、転送ゲート電極１１〜１３と、増倍ゲート電極１４と、読出ゲート電極１５とが、フォトダイオード部４側からフローティングディフュージョン領域５側に向かってこの順番に形成されている。すなわち、転送ゲート電極１１は、フォトダイオード部４と隣接するように形成されている。また、読出ゲート電極１５は、フローティングディフュージョン領域５と隣接するように形成されている。なお、転送ゲート電極１２および１３は、それぞれ、本発明の「第３電極」および「第１電極」の一例である。また、増倍ゲート電極１４は、本発明の「第２電極」の一例であり、読出ゲート電極１５は、本発明の「第４電極」の一例である。
転送チャネル６の上面上には、図４に示すように、ゲート絶縁膜１０ｂが形成されている。また、ゲート絶縁膜１０ｂの上面上の所定領域には、増幅ゲート電極１６および行選択ゲート電極１７が形成されている。増幅ゲート電極１６は、リセットドレイン部７と隣接するように形成されているとともに、行選択ゲート電極１７は、出力部８と隣接するように形成されている。また、転送チャネル９の上面上には、ゲート絶縁膜１０ｃが形成されている。また、ゲート絶縁膜１０ｃの上面上には、リセットゲート電極１８が形成されている。リセットゲート電極１８は、フローティングディフュージョン領域５と隣接するとともに、リセットドレイン部７と隣接するように形成されている。
ここで、第１実施形態では、ｐ型シリコン基板１の上面上には、図示しない層間絶縁膜を介して第１層目配線が形成されている。図３〜図５に示すように、配線１９ａ、１９ｂおよび１９ｃは、第１層目配線からなる。なお、配線１９ｂは、本発明の「第１配線」の一例である。配線１９ａは、図５に示すように、コンタクト部１１ａを介して転送ゲート電極１１に接続されているとともに、フォトダイオード部４と対応する領域を迂回しながらＹ方向に延びるように形成されている。また、配線１９ｂは、コンタクト部１３ａを介して転送ゲート電極１３に接続されているとともに、フォトダイオード部４と対応する領域を迂回しながらＹ方向に延びるように形成されている。また、配線１９ｃは、コンタクト部５ａを介してフローティングディフュージョン領域５に接続されているとともに、コンタクト部１６ａを介して増幅ゲート電極１６に接続されている。なお、配線１９ａおよび１９ｂは、各列毎に設けられている。すなわち、各配線１９ａには、列方向（Ｙ方向）に隣接する複数の画素５０の転送ゲート電極１１が接続されているとともに、各配線１９ｂには、列方向（Ｙ方向）に隣接する複数の画素５０の転送ゲート電極１３が接続されている。また、配線１９ｃは、各画素５０毎に設けられている。
また、第１実施形態では、第１層目配線の上面上には、図示しない層間絶縁膜を介して第２層目配線が形成されている。図３、図４および図６に示すように、読出ゲート線２０ａ、リセットゲート線２０ｂおよび行選択線２０ｃは、第２層目配線からなる。なお、読出ゲート線２０ａは、本発明の「第３配線」の一例である。読出ゲート線２０ａ、リセットゲート線２０ｂおよび行選択線２０ｃは、図６に示すように、Ｘ方向に延びるように形成されている。また、読出ゲート線２０ａは、コンタクト部１５ａを介して読出ゲート電極１５に接続されている。また、リセットゲート線２０ｂは、コンタクト部１８ａを介してリセットゲート電極１８に接続されているとともに、コンタクト部１５ａと対応する領域を迂回するように形成されている。また、行選択線２０ｃは、コンタクト部１７ａを介して行選択ゲート電極１７に接続されている。なお、読出ゲート線２０ａ、リセットゲート線２０ｂおよび行選択線２０ｃは、各行毎に設けられている。すなわち、各読出ゲート線２０ａには、行方向（Ｘ方向）に隣接する複数の画素５０の読出ゲート電極１５が接続されているとともに、各リセットゲート線２０ｂには、行方向（Ｘ方向）に隣接する複数の画素５０のリセットゲート電極１８が接続されている。また、各行選択線２０ｃには、行方向（Ｘ方向）に隣接する複数の画素５０の行選択ゲート電極１７が接続されている。
また、第１実施形態では、第２層目配線の上面上には、図示しない層間絶縁膜を介して第３層目配線が形成されている。図４および図７示すように、ＶＤＤ線２１ａおよび信号線２１ｂは、第３層目配線からなる。ＶＤＤ線２１ａおよび信号線２１ｂは、図７に示すように、Ｙ方向に延びるように形成されている。ＶＤＤ線２１ａは、コンタクト部７ａを介してリセットドレイン部７に接続されている。また、信号線２１ｂは、コンタクト部８ａを介して出力部８に接続されている。なお、ＶＤＤ線２１ａおよび信号線２１ｂは、各列毎に設けられている。すなわち、各ＶＤＤ線２１ａには、列方向（Ｙ方向）に隣接する複数の画素５０のリセットドレイン部５が接続されているとともに、各信号線２１ｂには、列方向（Ｙ方向）に隣接する複数の画素５０の出力部８が接続されている。
また、第１実施形態では、第３層目配線の上面上には、図示しない層間絶縁膜を介して第４層目配線が形成されている。図２および図３に示すように、配線２２ａおよび２２ｂは、第４層目配線からなる。なお、配線２２ａは、本発明の「第２配線」の一例である。配線２２ａおよび２２ｂは、図２に示すように、Ｘ方向に延びるように形成されている。また、配線２２ａは、コンタクト部１４ａを介して増倍ゲート電極１４に接続されている。また、第４層目配線からなる配線２２ａは、平面的に見て第１層目配線からなる配線１９ｂと交差するように形成されている。また、第４層目配線からなる配線２２ｂは、フォトダイオード部４と対応する領域を迂回しながらコンタクト部１２ａを介して転送ゲート電極１２に接続されている。なお、第４層目配線からなる配線２２ａおよび２２ｂは、各行毎に設けられている。すなわち、各配線２２ａには、行方向（Ｘ方向）に隣接する複数の画素５０の増倍ゲート電極１４が接続されているとともに、各配線２２ｂには、行方向（Ｘ方向）に隣接する複数の画素５０の転送ゲート電極１２が接続されている。
また、図８に示すように、配線１９ａ、２２ｂ、１９ｂおよび２２ａは、それぞれ、コンタクト部１１ａ、１２ａ、１３ａおよび１４ａを介して、転送ゲート電極１１、１２、１３および増倍ゲート電極１４に電圧制御のためのクロック信号φ１、φ２、φ３およびφ４を供給するために設けられている。
また、図３に示すように、配線１９ａ、２２ｂおよび１９ｂにより、転送ゲート電極１１、１２および１３に、それぞれ、クロック信号φ１、φ２およびφ３のオン信号（Ｈレベルの信号）が供給されている場合には、転送ゲート電極１１、１２および１３に約２．９Ｖの電圧が印加されるように構成されている。これにより、転送ゲート電極１１、１２および１３にクロック信号φ１、φ２およびφ３のオン信号（Ｈレベルの信号）が供給されている場合には、転送ゲート電極１１、１２および１３下の転送チャネル３が約４Ｖの電位に調整された状態になるように構成されている。なお、転送ゲート電極１１、１２および１３にクロック信号φ１、φ２およびφ３のオフ信号（Ｌレベルの信号）が供給されている場合には、転送ゲート電極１１、１２および１３下の転送チャネル３が約１Ｖの電位に調整された状態となるように構成されている。
また、第４層目配線からなる配線２２ａにより、増倍ゲート電極１４にクロック信号φ４のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極１４に約２４Ｖの電圧が印加されるように構成されている。これにより、増倍ゲート電極１４にクロック信号φ４のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極１４下の転送チャネル３が約２５Ｖの高い電位に調整された状態になるように構成されている。なお、増倍ゲート電極１４にクロック信号φ４のオフ信号（Ｌレベルの信号）が供給されている場合には、増倍ゲート電極１４下の転送チャネル３が約１Ｖの電位に調整された状態となるように構成されている。
また、第２層目配線からなる読出ゲート線２０ａにより、読出ゲート電極１５にオン信号（Ｈレベルの信号）が供給されている場合には、読出ゲート電極１５に約２．９Ｖの電圧が印加されるように構成されている。これにより、読出ゲート電極１５にオン信号（Ｈレベルの信号）が供給されている場合には、読出ゲート電極１５下の転送チャネル３が約４Ｖの電位に調整された状態になるように構成されている。なお、読出ゲート電極１５にオフ信号（Ｌレベルの信号）が供給されている場合には、読出ゲート電極１５下の転送チャネル３が約１Ｖの電位に調整された状態となるように構成されている。また、フォトダイオード部４およびフローティングディフュージョン領域５は、それぞれ、約３Ｖおよび約５Ｖの電位に調整された状態となるように構成されている。
これにより、転送ゲート電極１２下の転送チャネル３（電子蓄積部３ａ）は、転送ゲート電極１２にオン信号（Ｈレベルの信号）が供給されている場合に、転送ゲート電極１２下の転送チャネル３（電子蓄積部（一時的蓄積井戸）３ａ）に電子を一時的に蓄積する電界が形成されるように構成されている。なお、電子蓄積部３ａは、本発明の「蓄積部」の一例である。
また、増倍ゲート電極１４下の転送チャネル３（電子増倍部３ｂ）は、増倍ゲート電極１４にオン信号（Ｈレベルの信号）が供給されている場合に、約２５Ｖの電位に調整されることによって、増倍ゲート電極１４下の転送チャネル３（電子増倍部（電荷集積井戸）３ｂ）に電子を衝突電離させて増倍（増加）する高電界が形成されるように構成されている。また、電子の衝突電離は、増倍ゲート電極１４下の転送チャネル３（電子増倍部３ｂ）と転送ゲート電極９下の転送チャネル３との境界部で発生するように構成されている。なお、電子増倍部３ｂは、本発明の「電荷増加部」の一例である。
また、転送ゲート電極１１下の転送チャネル３は、転送ゲート電極１１にオン信号（Ｈレベルの信号）が供給されている場合に、フォトダイオード部４に蓄積された電子を電子蓄積部３ａに転送する機能を有するとともに、転送ゲート電極１１にオフ信号（Ｌレベルの信号）が供給されている場合に、フォトダイオード部４と電子蓄積部３ａとを区分するフォトダイオード分離障壁として機能する。
また、転送ゲート電極１３下の転送チャネル３は、転送ゲート電極１３にオン信号（Ｈレベルの信号）が供給されている場合に、電子蓄積部３ａに蓄積された電子を電子増倍部３ｂに転送するとともに、電子増倍部３ｂに蓄積された電子を電子蓄積部３ａに転送する機能を有する。また、転送ゲート電極１３下の転送チャネル３は、転送ゲート電極１３にオフ信号（Ｌレベルの信号）が供給されている場合に、電子蓄積部３ａと電子増倍部３ｂとを区分する電荷転送障壁として機能する。すなわち、転送ゲート電極１３は、オン信号（Ｈレベルの信号）が供給されることにより、電子蓄積部３ａに蓄積された電子を電子増倍部３ｂに転送するとともに、電子増倍部３ｂに蓄積された電子を電子蓄積部３ａに転送することが可能なように構成されている。
また、読出ゲート電極１５下の転送チャネル３は、読出ゲート電極１５にオン信号（Ｈレベルの信号）が供給されている場合に、電子増倍部３ｂに蓄積された電子をフローティングディフュージョン領域５に転送する機能を有するとともに、読出ゲート電極１５にオフ信号（Ｌレベルの信号）が供給されている場合に、電子増倍部３ｂとフローティングディフュージョン領域５とを区分する機能を有する。すなわち、読出ゲート電極１５は、オン信号（Ｈレベルの信号）が供給されることにより、電子増倍部３ｂに蓄積された電子をフローティングディフュージョン領域５に転送することが可能なように構成されている。
また、図８に示すように、第２層目配線からなるリセットゲート線２０ｂには、リセット信号が供給されているとともに、行選択線２０ｃは、行選択レジスタ５２（図１参照）に接続されている。また、第３層目配線からなる信号線２１ｂは、列選択レジスタ５３（図１参照）に接続されているとともに、ＶＤＤ線２１ａには、電源電圧ＶＤＤ（たとえば、約５Ｖ）が供給されている。
図９は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するための信号波形図である。図１０は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するためのポテンシャル図である。次に、図９および図１０を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００における電子の増倍動作について説明する。
まず、図９の期間Ａにおいて、図１０に示すように、転送ゲート電極１１をオン状態にすることにより、転送ゲート電極１１下の転送チャネル３が約４Ｖの電位に調整された状態になる。このとき、フォトダイオード部４が約３Ｖの電位に調整されているので、フォトダイオード部４により生成されるとともに、蓄積された電子がフォトダイオード部４から転送ゲート電極１１下の転送チャネル３に転送される。その後、転送ゲート電極１２をオン状態にすることにより、転送ゲート電極１２下の転送チャネル３が約４Ｖの電位に調整された状態になる。
次に、図９の期間Ｂにおいて、図１０に示すように、転送ゲート電極１１をオフ状態にすることにより、転送ゲート電極１１下の転送チャネル３が約１Ｖの電位に調整された状態になる。このとき、転送ゲート電極１２下の転送チャネル３が約４Ｖの電位に調整されているので、転送ゲート電極１１下の転送チャネル３に位置する電子が転送ゲート電極１２下の転送チャネル３（電子蓄積部３ａ）に転送される。その後、増倍ゲート電極１４をオン状態にすることにより、増倍ゲート電極１４下の転送チャネル３（電子増倍部３ｂ）が約２５Ｖの電位に調整された状態になる。
次に、図９の期間Ｃにおいて、図１０に示すように、転送ゲート電極１３をオン状態にすることにより、転送ゲート電極１３下の転送チャネル３が約４Ｖの電位に調整された状態になる。このとき、転送ゲート電極１２下の転送チャネル３（電子蓄積部３ａ）に蓄積された電子は、転送ゲート電極１２および１３下の転送チャネル３の電位（約４Ｖ）よりも高い電位（約２５Ｖ）に調整されている増倍ゲート電極１４下の転送チャネル３（電子増倍部３ｂ）へと転送される。そして、増倍ゲート電極１４下の転送チャネル３（電子増倍部３ｂ）に転送された電子が増倍ゲート電極１４下の転送チャネル３と転送ゲート電極１３下の転送チャネル３との境界部を移動中に高電界からエネルギを得る。そして、高いエネルギを有する電子は、シリコン原子と衝突して電子と正孔とを生成する。その後、衝突電離により生成された電子は、電界により増倍ゲート電極１４下の転送チャネル３（電子増倍部３ｂ）に蓄積される。
次に、図９の期間Ｄにおいて、図１０に示すように、増倍ゲート電極１４をオフ状態にすることにより、増倍ゲート電極１４下の転送チャネル３が約１Ｖの電位に調整された状態になる。このとき、増倍ゲート電極１４下の転送チャネル３に蓄積された電子は、増倍ゲート電極１４下の転送チャネル３の電位（約１Ｖ）よりも高い電位（約４Ｖ）に調整されている転送ゲート電極１２および１３下の転送チャネル３へと転送される。その後、転送ゲート電極１３をオフ状態にすることにより、転送ゲート電極１３下の転送チャネル３が約１Ｖの電位に調整された状態になる。このとき、転送ゲート電極１３下の転送チャネル３に位置する電子は、転送ゲート電極１３下の転送チャネルの電位（約１Ｖ）よりも高い電位（約４Ｖ）に調整されている転送ゲート電極１２下の転送チャネル３（電子蓄積部３ａ）へと転送される。
その後、上記した期間Ｂ〜Ｄの増倍動動作を複数回（たとえば、約４００回）繰り返し行うことにより、フォトダイオード部４から転送された電子が約２０００倍に増倍される。
図１１は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の読出動作を説明するための信号波形図である。図１２は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の読出動作を説明するためのポテンシャル図である。次に、図８および図１０〜図１２を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００における電子の読出動作について説明する。
まず、電子の読出動作は、図１０の期間Ｃの増倍動作の後、図１１の期間Ｅにおいて、図１２に示すように、増倍ゲート電極１４下の転送チャネル３（電子増倍部３ｂ）に電子が蓄積された状態で、転送ゲート電極１２および１３をオフ状態にすることにより、転送ゲート電極１２および１３下の転送チャネル３が約１Ｖの電位に調整された状態になる。その後、読出ゲート電極１５をオン状態にすることにより、読出ゲート電極１５下の転送チャネル３が約４Ｖの電位に調整された状態となる。
次に、図１１の期間Ｆにおいて、図１２に示すように、増倍ゲート電極１４をオフ状態にすることにより、増倍ゲート電極１４下の転送チャネル３が約１Ｖの電位に調整された状態になる。このとき、増倍ゲート電極１４下の転送チャネル３（電子増倍部３ｂ）に蓄積された電子は、約４Ｖの電位に調整された読出ゲート電極１５下の転送チャネル３を介して、増倍ゲート電極１４下の転送チャネル３の電位（約１Ｖ）よりも高い電位（約５Ｖ）に調整されているフローティングディフュージョン領域５へと転送される。
このとき、図８に示すように、各画素５０の増幅ゲート電極１６は、配線１９ｃを介してフローティングディフュージョン領域５と接続されていることにより、フローティングディフュージョン領域５が保持する電子に応じたオン状態になる。なお、この状態では、行選択ゲート電極１７がオフ状態であるため、信号線２１ｂには電流は流れない。
次に、行選択線２０ｃに順次Ｈレベルの信号を供給することによって、行選択ゲート電極１７を順次オン状態にする。これにより、信号線２１ｂには、増幅ゲート電極１６のオン状態に応じて順次電流が流れる。したがって、フローティングディフュージョン領域５に供給された電子による電荷信号が電圧信号として出力される。そして、全ての出力が終了した後、リセットゲート線２０ｂにＨレベルのリセット信号を供給することにより、リセットゲート電極１８をオン状態にすることによって、全画素５０のフローティングディフュージョン領域５の電位を約５Ｖにリセットする。
第１実施形態では、上記のように、転送ゲート電極１３にクロック信号φ３を供給するための配線１９ｂを第１層目配線により形成するとともに、増倍ゲート電極１４にクロック信号φ４を供給するための配線２２ａを第１層目配線とは異なる第４層目配線により形成することによって、配線１９ｂおよび配線２２ａが同一層により隣接して形成されている場合に比べて、第１層目配線からなる配線１９ｂと、第４層目配線からなる配線２２ａとの間の距離が大きくなるので、第１層目配線からなる配線１９ｂと、第４層目配線からなる配線２２ａとの間の容量を小さくすることができる。これにより、各画素５０の転送ゲート電極１３に供給されるクロック信号φ３の電圧および増倍ゲート電極１４に供給されるクロック信号φ４の電圧にばらつきが発生するのを抑制することができる。その結果、各画素５０において、転送ゲート電極１３下の転送チャネル３と増倍ゲート電極１４下の転送チャネル３との電位差にばらつきが発生するのを抑制することができるので、各画素５０における電子の増倍率にばらつきが発生するのを抑制することができる。
また、第１実施形態では、第１層目配線からなる配線１９ｂを、第４層目配線からなる配線２２ａと交差するように形成することによって、第１層目配線からなる配線１９ｂおよび第４層目配線からなる配線２２ａの互いに対向する部分の面積を小さくすることができるので、第１層目配線からなる配線１９ｂと、第４層目配線からなる配線２２ａとの間の容量をより小さくすることができる。これにより、各画素５０の転送ゲート電極１３に供給されるクロック信号φ３の電圧および増倍ゲート電極１４に供給されるクロック信号φ４の電圧にばらつきが発生するのをより抑制することができる。
また、第１実施形態では、第１層目配線とは異なる第４層目配線により配線２２ａを形成することによって、配線１９ｂおよび配線２２ａが同一層により隣接して形成されている場合に比べて、第１層目配線からなる配線１９ｂをフォトダイオード部４と対応する領域を迂回するように配置することができるので、ＣＭＯＳイメージセンサ１００の開口率の向上を図ることができる。
また、第１実施形態では、電子を蓄積するとともに、転送するための電子蓄積部３ａを形成することによって、電子蓄積部３ａから電子増倍部３ｂへの電子の転送による増倍と、電子増倍部３ｂから電子蓄積部３ａへの電子の転送とを交互に繰り返し行うことにより、電子の増倍率を向上させることができる。
また、第１実施形態では、増倍ゲート電極１４にクロック信号φ４を供給するための配線２２ａを第４層目配線により形成するとともに、読出ゲート電極１５に信号を供給するための読出ゲート線２０ａを第４層目配線とは異なる第２層目配線により形成することによって、配線２２ａおよび読出ゲート線２０ａが同一層により隣接して形成されている場合に比べて、配線２２ａおよび読出ゲート線２０ａ間の距離が大きくなるので、配線２２ａおよび読出ゲート線２０ａ間の容量を小さくすることができる。これにより、データの読み出しの際に、電子が衝突電離する電界を発生させるための増倍ゲート電極１４に配線２２ａを介して供給されたオン信号が、オフ信号に変化することに起因して、読出ゲート線２０ａを介して読出ゲート電極１５に供給される信号が変動するのを抑制することができる。その結果、データの読み出しを正確に行うことができる。
（第２実施形態）
図１３〜図１６は、本発明の第２実施形態によるＣＭＯＳイメージセンサの構造を示した平面図である。この第２実施形態では、上記第１実施形態と異なり、Ｘ方向において隣接する２つの画素１５０ａおよび１５０ｂがフローティングディフュージョン領域１０５を共有するＣＭＯＳイメージセンサ２００の構造について説明する。
この第２実施形態によるフローティングディフュージョン領域１０５は、図１３に示すように、画素１５０ａの読出ゲート電極１５と、画素１５０ｂの読出ゲート電極１５と、リセットゲート電極１１８と隣接するように設けられている。なお、フローティングディフュージョン領域１０５は、本発明の「保持部」の一例である。
また、第２実施形態では、画素１５０ａおよび１５０ｂの境界領域には、画素１５０ａおよび１５０ｂが共有するリセットゲート電極１１８、リセットドレイン部１０７、増幅ゲート電極１１６、行選択ゲート電極１１７および出力部１０８が設けられている。
なお、フローティングディフュージョン領域１０５、リセットゲート電極１１８、リセットドレイン部１０７、増幅ゲート電極１１６、行選択ゲート電極１１７および出力部１０８のその他の構成は、それぞれ、上記第１実施形態のフローティングディフュージョン領域５、リセットゲート電極１８、リセットドレイン部７、増幅ゲート電極１６、行選択ゲート電極１７および出力部８と同様である。
また、第２実施形態では、ｐ型シリコン基板１０１の上面上には、図示しない層間絶縁膜を介して第１層目配線が形成されている。図１４に示すように、配線１９ａ、１９ｂ、１１９ｃおよび読出ゲート線１１９ｄは、第１層目配線からなる。なお、読出ゲート線１１９ｄは、本発明の「第３配線」の一例である。配線１１９ｃは、画素１５０ａおよび１５０ｂに共有されている。また、配線１１９ｃは、コンタクト部１１６ａを介して増幅ゲート電極１１６に接続されているとともに、コンタクト部１０５ａを介してフローティングディフュージョン領域１０５に接続されている。また、読出ゲート配線１１９ｄは、各列毎にＹ方向に延びるように形成されている。また、読出ゲート配線１１９ｄは、列方向（Ｙ方向）に隣接する複数の画素１５０ａ（１５０ｂ）の読出ゲート電極１５が接続されている。なお、配線１１９ｃおよび読出ゲート線１１９ｄのその他の構成は、それぞれ、上記第１実施形態の配線１９ｃおよび読出ゲート線２０ａと同様である。
また、第２実施形態では、第１層目配線の上面上には、図示しない層間絶縁膜を介して第２層目配線が形成されている。図１５に示すように、リセットゲート線１２０ｂおよび行選択線１２０ｃは、第２層目配線からなる。リセットゲート線１２０ｂは、コンタクト部１１８ａを介してリセットゲート電極１１８に接続されている。また、行選択線１２０ｃは、コンタクト部１１７ａを介して行選択ゲート電極１１７に接続されている。なお、リセットゲート線１２０ｂおよび行選択線１２０ｃのその他の構成は、それぞれ、上記第１実施形態のリセットゲート線２０ｂおよび行選択線２０ｃと同様である。
また、第２実施形態では、第２層目配線の上面上には、図示しない層間絶縁膜を介して第３層目配線が形成されている。図１６示すように、ＶＤＤ線１２１ａおよび信号線１２１ｂは、第３層目配線からなる。ＶＤＤ線１２１ａは、コンタクト部１０７ａを介してリセットドレイン部１０７に接続されている。また、信号線１２１ｂは、コンタクト部１０８ａを介して出力部１０８に接続されている。なお、ＶＤＤ線１２１ａおよび信号線１２１ｂのその他の構成は、それぞれ、上記第１実施形態のＶＤＤ線２１ａおよび信号線２１ｂと同様である。
また、第２実施形態では、第３層目配線の上面上には、図示しない層間絶縁膜を介して第４層目配線が形成されている。図１３に示すように、配線２２ａおよび２２ｂは、第４層目配線からなる。
なお、第２実施形態のその他の構成は上記第１実施形態と同様である。
第２実施形態では、上記のように、Ｘ方向において隣接する２つの画素１５０ａおよび１５０ｂがフローティングディフュージョン領域１０５を共有するように構成することによって、各画素にフローティングディフュージョン領域を設ける場合に比べて、ＣＭＯＳイメージセンサ２００におけるフォトダイオード部４の受光面積を大きくすることができる。これにより、ＣＭＯＳイメージセンサ２００の感度を向上させることができる。
また、第２実施形態では、第１層目配線からなる読出ゲート線１１９ｄを、第４層目配線からなる配線２２ａと交差するように形成することによって、第１層目配線からなる読出ゲート線１１９ｄおよび第４層目配線からなる配線２２ａの互いに対向する部分の面積を小さくすることができるので、第１層目配線からなる読出ゲート線１１９ｄと、第４層目配線からなる配線２２ａとの間の容量をより小さくすることができる。これにより、データの読み出しの際に、電子が衝突電離する電界を発生させるための増倍ゲート電極１４に配線２２ａを介して供給されたオン信号が、オフ信号に変化することに起因して、読出ゲート線１１９ｄを介して読出ゲート電極１５に供給される信号が変動するのをより抑制することができる。
なお、第２実施形態のその他の効果は上記第１実施形態と同様である。
（第３実施形態）
図１７〜図２０は、本発明の第３実施形態によるＣＭＯＳイメージセンサの構造を示した平面図である。この第３実施形態では、上記第２実施形態と異なり、Ｘ方向において隣接する２つの画素２５０ａおよび２５０ｂがフローティングディフュージョン領域１０５に加えて増倍ゲート電極２１４および読出ゲート電極２１５を共有するＣＭＯＳイメージセンサ３００の構造について説明する。
この第３実施形態による増倍ゲート電極２１４は、図１７に示すように、画素２５０ａの転送ゲート電極１３と、画素２５０ｂの転送ゲート電極１３と、読出ゲート電極２１５と隣接するように設けられている。また、読出ゲート電極２１５は、フローティングディフュージョン領域１０５と隣接するように設けられている。なお、増倍ゲート電極２１４および読出ゲート電極２１５のその他の構成は、それぞれ、上記第１実施形態の増倍ゲート電極１４および読出ゲート電極１５と同様である。また、増倍ゲート電極２１４および読出ゲート電極２１５は、それぞれ、本発明の「第２電極」および「第４電極」の一例である。
また、第３実施形態では、ｐ型シリコン基板２０１の上面上には、図示しない層間絶縁膜を介して第１層目配線が形成されている。図１８に示すように、配線１９ａ、１９ｂおよび１１９ｃは、第１層目配線からなる。
また、第３実施形態では、第１層目配線の上面上には、図示しない層間絶縁膜を介して第２層目配線が形成されている。図１９に示すように、読出ゲート線２２０ａ、リセットゲート線１２０ｂおよび行選択線１２０ｃは、第２層目配線からなる。なお、読出ゲート線２２０ａは、本発明の「第３配線」の一例である。読出ゲート線２２０ａは、コンタクト部２１５ａを介して読出ゲート電極２１５に接続されている。なお、読出ゲート線２２０ａのその他の構成は、上記第１実施形態の読出ゲート線２０ａと同様である。
また、第３実施形態では、第２層目配線の上面上には、図示しない層間絶縁膜を介して第３層目配線が形成されている。図２０示すように、ＶＤＤ線１２１ａおよび信号線１２１ｂは、第３層目配線からなる。
また、第３実施形態では、第３層目配線の上面上には、図示しない層間絶縁膜を介して第４層目配線が形成されている。図１７に示すように、配線２２２ａおよび２２ｂは、第４層目配線からなる。なお、配線２２２ａは、本発明の「第２配線」の一例である。配線２２２ａは、コンタクト部２１４ａを介して増倍ゲート電極２１４に接続されている。なお、配線２２２ａおよび２２ｂのその他の構成は、上記第１実施形態の配線２２ａおよび２２ｂと同様である。
なお、第３実施形態のその他の構成は上記第２実施形態と同様である。
第３実施形態では、上記のように、Ｘ方向において隣接する２つの画素２５０ａおよび２５０ｂがフローティングディフュージョン領域１０５に加えて増倍ゲート電極２１４および読出ゲート電極２１５を共有するように構成することによって、ＣＭＯＳイメージセンサ３００におけるフォトダイオード部４の受光面積をより大きくすることができる。
なお、第３実施形態のその他の効果は上記第２実施形態と同様である。
（第４実施形態）
図２１〜図２４は、本発明の第４実施形態によるＣＭＯＳイメージセンサの構造を示した平面図である。この第４実施形態では、上記第１実施形態と異なり、フォトダイオード部４と増倍ゲート電極１４との間に１つの転送ゲート電極３１３のみを形成した画素３５０を含むＣＭＯＳイメージセンサ４００の構造について説明する。なお、転送ゲート電極３１３は、本発明の「第１電極」の一例である。
この第４実施形態によるフォトダイオード部４は、一時的蓄積井戸の機能も有する。
また、第４実施形態では、ｐ型シリコン基板３０１の上面上には、図示しない層間絶縁膜を介して第１層目配線が形成されている。図２２に示すように、読出ゲート線３１９ｄ、配線１９ｃおよび３１９ｅは、第１層目配線からなる。なお、読出ゲート線３１９ｄおよび配線３１９ｅは、それぞれ、本発明の「第３配線」および「第１配線」の一例である。読出ゲート配線３１９ｄは、各列毎にＹ方向に延びるように形成されている。また、配線３１９ｅは、コンタクト部３１３ａを介して転送ゲート電極３１３に接続されている。なお、読出ゲート線３１９ｄおよび配線３１９ｅのその他の構成は、それぞれ、上記第１実施形態の読出ゲート線２０ａおよび配線１９ｂと同様である。
また、第４実施形態では、第１層目配線の上面上には、図示しない層間絶縁膜を介して第２層目配線が形成されている。図２３に示すように、リセットゲート線２０ｂおよび行選択線２０ｃは、第２層目配線からなる。また、第２層目配線の上面上には、図示しない層間絶縁膜を介して第３層目配線が形成されている。図２４示すように、ＶＤＤ線２１ａおよび信号線２１ｂは、第３層目配線からなる。また、第３層目配線の上面上には、図示しない層間絶縁膜を介して第４層目配線が形成されている。図２１に示すように、配線２２ａは、第４層目配線からなる。
なお、第４実施形態のその他の構成は上記第１実施形態と同様である。
第４実施形態では、上記のように、フォトダイオード部４と増倍ゲート電極１４との間に１つの転送ゲート電極３１３のみを形成することによって、ＣＭＯＳイメージセンサ４００の小型化を図ることができるととも、ＣＭＯＳイメージセンサ４００におけるフォトダイオード部４の面積を大きくすることができる。
なお、第４実施形態のその他の効果は上記第１および第２実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第１〜第４実施形態では、フォトダイオード部４を形成する例を示したが、本発明はこれに限らず、フォトダイオード部の上面上に、フォトダイオード部に蓄積された電子を転送するための転送ゲート電極を形成してもよい。
また、上記第１および第２実施形態では、転送ゲート電極１１、１２、１３および増倍ゲート電極１４をこの順に形成することにより、フォトダイオード部４、フォトダイオード分離障壁、一時的蓄積井戸、電荷転送障壁および電荷集積井戸をこの順に配置する例を示したが、本発明はこれに限らず、転送ゲート電極１１、増倍ゲート電極１４、転送ゲート電極１３および１２をこの順に形成することにより、フォトダイオード部、フォトダイオード分離障壁、電荷集積井戸、電荷転送障壁および一時的蓄積井戸をこの順に配置するようにしてもよい。
また、上記第１〜第３実施形態では、転送ゲート電極１３にＨレベルまたはＬレベルのクロック信号φ３を供給することにより、転送ゲート電極１３下の転送チャネル３を約４Ｖまたは約１Ｖの電位に調整する例を示したが、本発明はこれに限らず、転送ゲート電極１３に所定の電圧の信号を供給することにより、転送ゲート電極１３下の転送チャネル３を一定の電位（たとえば、約２Ｖ）に調整してもよい。
また、上記第１〜第３実施形態では、転送ゲート電極１２に接続される配線２２ｂと、増倍ゲート電極１４（２１４）に接続される配線２２ａ（２２２ａ）とを第４層目配線により形成する例を示したが、本発明はこれに限らず、たとえば、転送ゲート電極１２に接続される配線２２ｂを第４層目配線以外の所定の層目の配線により形成することにより、第４層目配線により増倍ゲート電極１４（２１４）に接続される配線２２ａ（２２２ａ）のみを形成してもよい。
また、上記第１〜第４実施形態では、画素毎に１つのリセットゲート電極を形成する例を示したが、本発明はこれに限らず、行または列毎にリセットゲート電極を形成するようにしてもよい。
また、上記第１および第２実施形態では、転送ゲート電極１１、１２、１３および読出ゲート電極１５がオン状態の場合に、転送ゲート電極１１、１２、１３および読出ゲート電極１５下の転送チャネル３が約４Ｖの電位に調整された状態になる例を示したが、本発明はこれに限らず、転送ゲート電極１１、１２、１３および読出ゲート電極１５がオン状態の場合に、転送ゲート電極１１、１２、１３および読出ゲート電極１５下の転送チャネル３がそれぞれ異なる電位に調整された状態になるようにしてもよい。
また、上記第１〜第４実施形態では、ｐ型シリコン基板の表面に転送チャネル、フォトダイオード部、フローティングディフュージョン領域、リセットドレイン部および出力部を形成する例を示したが、本発明はこれに限らず、ｎ型シリコン基板の表面にｐ型ウェル領域を形成するとともに、そのｐ型ウェル領域の表面に転送チャネル、フォトダイオード部、フローティングディフュージョン領域、リセットドレイン部および出力部を形成するようにしてもよい。
また、上記第１〜第４実施形態では、電荷として電子を用いた例を示したが、本発明はこれに限らず、基板不純物の電導型および印加する電圧の極性を全て反対にすることにより、電荷として正孔を用いるようにしてもよい。
本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの構造を示した平面図である。 図２の７００−７００線に沿った断面図である。 図２の７１０−７１０線に沿った断面図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの第１層目配線を示した平面図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの第１および第２層目配線を示した平面図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの第１、第２および第３層目配線を示した平面図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの構成を示した回路図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するための信号波形図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するためのポテンシャル図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の読出動作を説明するための信号波形図である。 図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の読出動作を説明するためのポテンシャル図である。 本発明の第２実施形態によるＣＭＯＳイメージセンサの構造を示した平面図である。 図１３に示した第２実施形態によるＣＭＯＳイメージセンサの第１層目配線を示した平面図である。 図１３に示した第２実施形態によるＣＭＯＳイメージセンサの第１および第２層目配線を示した平面図である。 図１３に示した第２実施形態によるＣＭＯＳイメージセンサの第１、第２および第３層目配線を示した平面図である。 本発明の第３実施形態によるＣＭＯＳイメージセンサの構造を示した平面図である。 図１７に示した第３実施形態によるＣＭＯＳイメージセンサの第１層目配線を示した平面図である。 図１７に示した第３実施形態によるＣＭＯＳイメージセンサの第１および第２層目配線を示した平面図である。 図１７に示した第３実施形態によるＣＭＯＳイメージセンサの第１、第２および第３層目配線を示した平面図である。 本発明の第３実施形態によるＣＭＯＳイメージセンサの構造を示した平面図である。 図２１に示した第３実施形態によるＣＭＯＳイメージセンサの第１層目配線を示した平面図である。 図２２に示した第３実施形態によるＣＭＯＳイメージセンサの第１および第２層目配線を示した平面図である。 図２３に示した第３実施形態によるＣＭＯＳイメージセンサの第１、第２および第３層目配線を示した平面図である。 従来の増倍型ＣＣＤイメージセンサの構造を示した断面図である。 図２５に示した従来の増倍型ＣＣＤイメージセンサの構造をＣＭＯＳイメージセンサに適用した場合に考えられる仮想上の構造を示した断面図である。
符号の説明
３ａ 電子蓄積部（蓄積部）
３ｂ 電子増倍部（電荷増加部）
５、１０５ フローティングディフュージョン領域（保持部）
１２ 転送ゲート電極（第３電極）
１３、３１３ 転送ゲート電極（第１電極）
１４、２１４ 増倍ゲート電極（第２電極）
１５、２１５ 読出ゲート電極（第４電極）
１９ｂ、３１９ｅ 配線（第１配線）
２０ａ、１１９ｄ、２２０ａ、３１９ｄ 読出ゲート線（第３配線）
２２ａ、２２２ａ 配線（第２配線）
５０、１５０ａ、１５０ｂ、２５０ａ、２５０ｂ、３５０ 画素
１００、２００、３００、４００ ＣＭＯＳイメージセンサ（撮像装置）

Claims (7)

  1. 電荷を増加させるための電荷増加部と、
    前記電荷増加部と隣接する領域を所定の電位に調整する電圧を印加するための第１電極と、
    前記第１電極と隣接するように設けられ、前記電荷増加部において電荷を増加させる電圧を印加するための第２電極と、
    所定の層に形成されるとともに、前記第１電極に信号を供給するための第１配線と、
    前記所定の層とは異なる層に形成されるとともに、前記第２電極に信号を供給するための第２配線とを備えた、撮像装置。
  2. 前記第１配線は、前記第２配線と交差するように形成されている、請求項１に記載の撮像装置。
  3. 前記電荷増加部に転送される電荷を一時的に蓄積するとともに、前記蓄積された電荷を転送するための蓄積部と、
    前記蓄積部が形成される領域の上方に設けられ、前記蓄積部に電荷を蓄積するために必要な電界を発生させる電圧を印加するための第３電極とをさらに備える、請求項１または２に記載の撮像装置。
  4. 電荷を信号として出力するために、電荷を保持する保持部と、
    電荷を前記保持部に転送する電界を発生させる電圧を印加するための第４電極とをさらに備え、
    少なくとも前記保持部を複数の画素で共有する、請求項１〜３のいずれか１項に記載の撮像装置。
  5. 前記保持部に加えて前記電荷増加部、前記第２電極および前記第４電極を複数の前記画素で共有する、請求項４に記載の撮像装置。
  6. 電荷を信号として出力するために、電荷を保持する保持部と、
    電荷を前記保持部に転送する電界を発生させる電圧を印加するための第４電極と、
    前記第２配線が形成される層とは異なる層に形成されるとともに、前記第４電極に信号を供給するための第３配線とをさらに備える、請求項１〜３のいずれか１項に記載の撮像装置。
  7. 前記第３配線は、前記第２配線と交差するように形成されている、請求項６に記載の撮像装置。
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