CN104115271B - 固态成像装置及其驱动方法 - Google Patents

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Abstract

一种固态成像装置包括：多个像素。将每一像素布置在半导体基板的表层部分处，并且每一像素包括：将入射光转换成电荷的光电转换部；存储电荷并且布置在半导体基板中的电荷保持部；与电荷保持部电容耦合并且经由绝缘膜布置在半导体基板上的倍增栅电极；以及电荷阻挡部，所述电荷阻挡部布置在电荷保持部和绝缘膜之间并且杂质浓度高于半导体基板。

Description

固态成像装置及其驱动方法
相关申请的交叉引用
本申请是以2012年2月9日提交的日本专利申请No.2012-26446以及2013年1月23日提交的日本专利申请No.2013-10518为基础的，通过引用将其公开内容并入本文。
技术领域
本公开涉及一种具有用以对电荷放大的栅电极的固态成像装置及其驱动方法。
背景技术
采用半导体的固态成象装置被称为图像传感器，例如，CCD图像传感器和CMOS图像传感器。图像传感器增大像素的数量以产生更精细的图像。因此，减小每个像素的光接收面积可能会降低灵敏度。
为了解决这一问题，例如，专利文献1提出了一种固态成像装置，其具有用于光电二极管部分和浮置扩散部之间的雪崩倍增的栅电极，所述光电二极管部分用于对入射光进行光电转换，所述浮置扩散部用于将电荷转换成电压。
专利文献1中描述的固态成像装置对电荷执行雪崩倍增并存储经倍增的电子。因此，固态成像装置包括对应于倍增和存储的多量子阱结构和栅电极。固态成像装置还包括用于在量子阱之间移动电荷的转移的栅电极。在单位像素内需要至少三个栅电极对电荷进行倍增。这带来了增大像素尺寸以及难以采用大量像素的问题。根据这种配置的固态成像装置对不同量子阱(不同栅电极)之间的电荷倍增，并因此增大了电荷行进的路径的长度。这使得施加至倍增栅电极的用以获得实现雪崩倍增的电场的电压难以降低。
[现有技术文献]
[专利文献]
[专利文献1]
JP-A-2009-147064
发明内容
本公开的目的在于使具有倍增部分的固态成像装置中的像素最小化，以及降低施加至倍增栅电极的电压。
根据本公开的第一方面，一种固态成像装置包括：多个像素。每一像素包括：具有第二导电类型的光电转换部，其布置在具有第一导电类型的半导体基板的表面的表层部分中并将入射在表面上的光转换成电荷；具有第二导电类型的电荷保持部，其存储在光电转换部中产生的电荷并且布置在半导体基板中；倍增栅电极，其与电荷保持部电容耦合且经由绝缘膜布置在半导体基板上；以及电荷阻挡部，其在倍增栅电极和电荷保持部电容耦合的位置处布置在电荷保持部和绝缘膜之间，并且该电荷阻挡部具有第一导电类型并且电荷阻挡部的杂质浓度高于半导体基板的浓度。
上述构造使绝缘膜和电荷保持部之间的电荷阻挡部形成了电位小于半导体基板与绝缘膜和电荷保持部之间的界面的区域。电荷保持部表现出比电荷阻挡部以及相对于电荷保持部在绝缘膜、电荷阻挡部和电荷保持部的布置方向上与电荷阻挡部相对的区域更高的电位。换言之，形成了势阱。出于这一原因，电荷保持部存储由光电转换部产生的电荷。将绝缘膜和电荷阻挡部设置在倍增栅电极和电荷保持部之间。如果向倍增栅电极施加预定电压，那么电位在绝缘膜、电荷阻挡部和电荷保持部的布置方向上朝向绝缘膜增大。存在于电荷保持部中的电荷朝向绝缘膜加速，并在电荷阻挡部中由于雪崩倍增而增加。能够在将电荷存储在电荷保持部中并且根据本发明的沿绝缘膜、电荷阻挡部和电荷保持部的布置方向的杂质分布图向倍增栅电极施加预定电压的同时使电荷倍增。同一电极可以在无需在不同的区域中形成另一电荷保持部和倍增栅电极的情况下，对电荷进行存储和倍增。能够减小电荷阻挡部的用以对电荷加速和倍增的厚度，即，与在不同的电极之间对电荷加速和倍增的构造相比，减小了用于电荷加速所需的距离。相应地，可以降低施加至倍增栅电极的用以确保能够使电荷雪崩倍增的电场的电压。
根据本公开的第二方面，一种驱动根据第一方面的固态成像装置的方法包括：向倍增栅电极施加具有高偏压和低偏压的时钟脉冲；在存储时段期间向倍增栅电极施加低偏压，以将电荷存储在电荷保持部中；以及在倍增时段期间向倍增栅电极至少施加高偏压，以使存储在电荷保持部中的电荷倍增。
这一驱动方法在存储时段期间向倍增栅电极施加低偏压，并由此能够使电荷阻挡部中的电位与电荷保持部相比降低。也就是说，处于倍增栅电极下面的电荷保持部能够存储光电转换部中产生的电荷而不使电荷朝向半导体基板的表面移动。该方法在倍增时段期间向倍增栅电极施加高偏压电压，并由此在使电位朝向绝缘膜增大的同时能够使电荷阻挡部的电位大于电荷保持部。也就是说，能够使电荷保持部中存储的电荷朝向绝缘膜加速。可采用雪崩倍增来增加电荷。
附图说明
根据参考附图做出的以下详细描述，本公开的以上和其它目的、特征和优点将变得更加明显。在附图中：
[图1]图1示意性示出了根据第一实施例的固态成像装置的构造；
[图2]图2是沿图3的II-II线截取的像素的截面图，并示意性示出了像素的构造；
[图3]图3是对像素布局举例说明的顶视图；
[图4]图4是对驱动固态成像装置的时刻举例说明的时序图；
[图5]图5是沿垂直于半导体基板的厚度方向的方向而示出了像素的电位形状的电位图；
[图6]图6是沿垂直于半导体基板的厚度方向的方向而示出了像素的电位形状的电位图；
[图7]图7是沿半导体基板的厚度方向示出了像素的电位形状的电位图；
[图8]图8是沿半导体基板的厚度方向示出了像素的电位形状的电位图；
[图9]图9是沿半导体基板的厚度方向示出了像素的电位形状的电位图；
[图10]图10是沿垂直于半导体基板的厚度方向的方向示出了像素的电位形状的电位图；
[图11]图11是沿垂直于半导体基板的厚度方向的方向示出了像素的电位形状的电位图；
[图12]图12示出了电荷阻挡部中的最大电场强度与电荷阻挡部中的杂质浓度的依存关系；
[图13]图13是沿图2的II-II线的局部放大截面图，并示出了电位图；
[图14]图14是沿图2的II-II线的局部放大截面图，并示出了电位图；
[图15]图15是作为第一实施例的变形的像素的截面图；
[图16]图16是示出了根据第二实施例的像素的示意性构造的截面图；
[图17]图17是示出了根据第三实施例的像素的示意性构造的截面图；
[图18]图18是沿图19的XVIII-XVIII线截取的根据第四实施例的像素的截面图，并示意性示出了像素的构造；
[图19]图19是示出了示例性像素布局的顶视图；
[图20]图20是沿图19的XX-XX线截取的像素的截面图，并示意性示出了像素的构造；
[图21]图21是示出了在沿半导体基板的一个表面的方向上像素的电位形状的电位图；
[图22]图22是在半导体基板的厚度方向上示出了根据第五实施例的像素的电位形状的电位图；以及
[图23]图23是根据另一实施例的像素的截面图。
具体实施方式
将参考附图描述本公开的实施例。在下文中，将通过相同的附图标记表示附图中相互对应的部分。
(第一实施例)
参考图1，下文将描述根据实施例的固态成像装置的示意性构造。
根据实施例的固态成像装置配置了CMOS图像传感器。如图1所示，固态成像装置包括传感器阵列11、垂直驱动电路12、相关双重抽样(CDS)电路13、水平驱动电路14、A/D转换电路(ADC)15和定时发生器(TG)16。传感器阵列11包括按照二维矩阵布置的多个单位像素(下文简称为像素)。
单位像素10至少包括这样的构成元件，例如，光电转换部、电荷保持部、浮置扩散(FD)部和复位漏极(RD)部。光电转换部对入射光进行光电转换，以存储电荷。电荷保持部接收来自光电转换部的电荷，并暂时保持电荷。FD部接收来自电荷保持部的电荷，并将电荷转换成电压。RD部使FD部中的电荷量复位。根据实施例，像素10还包括将电荷从光电转换部转移到电荷保持部以及将电荷从电荷保持部转移到FD部的转移手段。下文将描述单位像素10的具体构造。
行传输线10a和行选择线10b使垂直驱动电路12与每一像素10连接。垂直驱动电路12以行为单位选择传感器阵列11中的每一像素10，作为读取行。行传输线10a包括多条信号线，并向传感器阵列11提供驱动信号，该驱动信号对从所要描述的光电转换部产生的信号进行传输或复位。行选择线10b向传感器阵列11提供将要被选作读取行的信号。
CDS电路13被布置用于传感器阵列11中的一个或多个像素行，并对从由垂直驱动电路12选择的行中读取的信号执行CDS处理。具体而言，CDS电路13接收来自每一像素10的复位电平和信号电平，并找到两电平之间的差，从而去除每一像素10的固定模式噪声。
将水平驱动电路14经由CDS电路13通过列信号线10c连接至每一像素10。水平驱动电路14依次选择在CDS电路13中受CDS处理并以列为基础进行存储的信号。在水平驱动电路14选择了针对各个列的信号之后，ADC 15将信号转换成数字信号并将其输出。
TG 16产生各种定时信号，以驱动垂直驱动电路12、CDS电路13、水平驱动电路14和ADC 15。
参考图2，下文将描述根据实施例的单位像素10的示意性构造。
如图2所示，单位像素10包括处于P型(p-)半导体基板20的表面20a上的光电转换部21、电荷保持部22、FD部23和RD部24。根据实施例，这些部分21、22、23和24彼此分离开形成，并且按照该顺序相邻布置。实施例为半导体基板20提供地电位。
可采用借助诸如磷的杂质进行了N型(n-)掺杂的光电转换部21。例如，可以将杂质浓度设定为5.0×1016cm-3。入射到光电转换部21上的光由于光电转换被转换成了电荷。根据实施例，通过光电转换产生的电荷表示为电子。将空穴累积层25形成在光电转换部21和表面20a之间。可采用P型(p+)空穴累积层25，其杂质浓度高于半导体基板20。也就是说，空穴累积层25从表面20a露出。将光电转换部21形成到在半导体基板20的厚度方向上比空穴累积层25深的地方。
在采用诸如磷的杂质进行掺杂的情况下，可获得N型(n)电荷保持部22，其浓度高于光电转换部21。例如，可以将杂质浓度指定为1.0×1017cm-3。因此，电荷保持部22表现出比围绕电荷保持部22的半导体基板20(P型区域)大的电位。根据实施例，电荷保持部22与光电转换部21分离开形成。下文将描述的转移手段将光电转换部21中产生的电荷转移至电荷保持部22。之后，电荷保持部22暂时保持电荷。在电荷保持部22和表面20a之间形成与电荷保持部22邻接的电荷阻挡部26。电荷阻挡部26从表面20a露出。将电荷保持部22形成到在半导体基板20的厚度方向上比电荷阻挡部26深的地方。根据实施例，将电荷保持部22和电荷阻挡部26之间的界面形成为距离表面20a大约0.2μm。可采用P型(p)电荷阻挡部26，其杂质浓度高于半导体基板20。有利地，将电荷阻挡部26的杂质浓度指定为高于或等于1.5×1017cm-3且小于或等于3.0×1018cm-3。根据实施例，将杂质浓度指定为3.0×1017cm-3。电荷阻挡部26是本公开所特有的。电荷阻挡部26使得在半导体基板20的厚度方向上的电位被整形成量子阱，该量子阱的基底对应于电荷保持部22。下文将描述电荷阻挡部26的具体工作效果。
在采用诸如磷的杂质进行掺杂的情况下，可获得N型(n+)FD部23，其浓度高于电荷保持部22。将FD部23与光电转换部21和电荷保持部22分离开设置。将源跟随器电路27连接至FD部23。根据实施例的源跟随器电路27包括串联连接的三个晶体管Tr1、Tr2和Tr3。将晶体管Tr1的栅极连接至FD部23。将漏极连接至电源电位(图2中的VDD)。行选择线10b将晶体管Tr2的栅极连接至垂直驱动电路12。漏极被连接至晶体管Tr1的源极。向连接至晶体管Tr2的栅极的行选择线10b提供时钟脉冲(图2中的SEL)，该时钟脉冲控制晶体管Tr2的导通/截止状态。将晶体管Tr3的栅极连接至恒定电压源28。漏极被连接至晶体管Tr2的源极。将晶体管Tr3的源极接地。也就是说，晶体管Tr3起着恒定电流源的作用。将列信号线10c连接至晶体管Tr2的源极，即晶体管Tr3的漏极。
从电荷保持部22传送的电荷改变了FD部23的电位。如果向行选择线10b(被锁定为读取信号的目标)施加指定电压，则晶体管Tr2导通。对应于FD部23的电位变化的电流流经列信号线10c。如果不向行选择线10b施加指定电压，那么晶体管Tr2截止。在这一状态下，由于FD部23的电位变化而流经列信号线10c的电流不存在变化。
在采用诸如磷的杂质进行掺杂的情况下可获得N型(n+)RD部24，其浓度与FD部23基本相等。将RD部24与光电转换部21、电荷保持部22和FD部23分离开设置。将RD部24连接至恒定电压源(图2中的VRD)，以提供指定电位。根据实施例，VRD和VDD是从同一电源提供的。下文将描述的复位操作将FD部23中存储的电荷清除至RD部24。FD部23保持与RD部24相同的电位。
单位像素10包括多个栅电极，从而使垂直驱动电路12在指定时刻执行导通/关断操作。具体而言，单位像素10包括传输栅电极30、倍增栅电极31、读取栅(ROG)电极32和复位栅(RG)电极33。根据实施例，栅电极30、31、32和33采用掺杂了杂质的N型多晶硅。
在半导体基板20的表面20a上处于光电转换部21和电荷保持部22之间的区域之上经由绝缘膜34形成传输栅电极30。传输栅电极30与包括在行传输线10a中的传输配线35连接，并从垂直驱动电路12向传输栅电极30提供时钟脉冲(图2中的Vtr)。
将倍增栅电极31电容耦合，以便至少部分地与电荷保持部22重叠，并且经由绝缘膜34形成在半导体基板20的表面20a之上。倍增栅电极31与包括在行传输线10a中的倍增栅配线36连接，并从垂直驱动电路12向倍增栅电极31提供时钟脉冲(图2中的VMG)。
在半导体基板20的表面20a上的处于电荷保持部22和FD部23之间的区域之上经由绝缘膜34形成ROG电极32。ROG电极32与包括在行传输线10a中的读取栅(ROG)配线37连接，并从垂直驱动电路12向ROG电极32提供时钟脉冲(图2中的VROG)。
在半导体基板20的表面20a上的处于FD部23和RD部24之间的区域之上经由绝缘膜34形成RG电极33。RG电极33与包括在行传输线10a中的复位栅(RG)配线38连接，并从垂直驱动电路12向RG电极33提供时钟脉冲(图2中的VRG)。
根据实施例，像素10包括遮蔽光的遮光膜39。在半导体基板20的表面20a上的除了采用入射光进行光电转换的光电转换部21之外的区域之上形成遮光膜39。例如，遮光膜39由铝构成。遮光膜39被形成为覆盖传感器阵列11，并且该遮光膜39具有对应于光电转换部21和空穴累积层25的孔。
单位像素10经由元件隔离区域(未示出)与另一单位像素10电隔离。可以采用绝缘膜(例如，由于LOCOS氧化而产生的氧化物膜)或者浓度高于半导体基板20和电荷阻挡部26的P型杂质区域作为元件隔离区。
参考图3和图4，下文将描述根据实施例的单位像素10的具体布局构造。
如图3所示，单位像素10包括传输栅电极30、倍增栅电极31、ROG电极32和RG电极33，这些电极按照该顺序相邻布置。将行传输线10a形成为向栅电极30、31、32和33提供同步脉冲(Vtr、VMG、VROG和VRG)。具体而言，在行传输线10a中，将传输配线35经由触点35a连接至传输栅电极30。将倍增栅配线36经由触点36a连接至倍增栅电极31。将ROG配线37经由触点37a连接至ROG电极32。将RG配线38经由触点38a连接至RG电极33。
包括源跟随器电路27的外围电路形成在半导体基板20之上，并经由触点27a连接至FD部23。还将源跟随器电路27经由触点27b连接至行选择线10b。还将源跟随器电路27分别经由触点27c和触点40a连接至列信号线10c和电源电位线40。根据实施例，还将电源电位线40经由触点40b连接至RG部24。在图3中省略了RD部24。
根据实施例，将行传输线10a和行选择线10b形成为在栅电极30、31、32和33的相邻布置方向上延伸，并且与垂直驱动电路12连接。列信号线10c和电源电位线40沿垂直于行传输线10a和行选择线10b的方向延伸，并且与水平驱动电路14连接。
根据实施例，如图2所示，将倍增栅电极31形成为仅与电荷阻挡部26的部分相重叠。具体而言，倍增栅电极31在栅电极30、31、32和33的相邻布置方向上比电荷阻挡部26窄。使电荷阻挡部26暴露至半导体基板20的表面20a之上的倍增栅电极31和传输栅电极30之间的区域以及倍增栅电极31和ROG电极32之间的区域。
参考图4到图11，下文将描述驱动根据实施例的固态成像装置的方法。
图4示出了驱动根据实施例的固态成像装置的示例性时序图。横轴对应于时间。时序图按照时间顺序示出了时钟脉冲(Vtr，VMG，VROG和VRG)的状态，以及示出了施加至行选择线10b以控制晶体管Tr2的导通/截止操作的时钟脉冲(SEL)。也就是说，时序图示出了在给定时刻施加至每一栅电极的高偏压或低偏压。根据实施例，时钟脉冲Vtr、VROG和VRG被施加至栅电极30、32和33以进行电荷转移，并假设处于大约3.3V的高偏压与0V的低偏压(地电位)之间的范围内。时钟脉冲VMG被施加至倍增栅电极31以进行电荷倍增，并假设处于大约5V的高偏压与0V的低偏压之间的范围中。假设时钟脉冲SEL处于足够导通源跟随器电路27的晶体管Tr2的高偏压与0V的低偏压之间的范围内。下文将描述如何在给定时刻驱动固态成像装置。
在时刻t0，如图4所示，将时钟脉冲Vtr、VMG、VROG和SEL设定至低偏压，并将时钟脉冲VRG设定至高偏压。光电转换部21、电荷保持部22、FD部23和RD部24使相应电位在相邻布置栅电极的方向上受到整形，以反映各部分的杂质浓度的差异。如图5所示，电荷保持部22提供了比光电转换部21大的电位(较高电位)。FD部23提供了比电荷保持部22大的电位。RD部24提供了近似等于RD部23的电位。在时刻t0，处于传输栅电极30和ROG电极32正下方的区域引起了近似等于地电位的电位。相应地，光电转换部21和电荷保持部22被电隔离。另一方面，处于RG电极33正下方的电位是大的，这是因为VRG被设定为高偏压。相应地，FD部23和RD部24被电连接，从而使电位相同。处于传输栅电极30正下方的区域的电位近似为地电位，从而形成了基底与光电转换部21对应的量子阱。相应地，光电转换部21存储由入射光的光电转换产生的信号电荷100。
如图4所示，Vtr在t1和t2之间的时刻从低偏压转为高偏压。在这一状态下，处于传输栅电极30正下方的区域产生了大电位(高电位)。由于边缘电场漂移和自感漂移的原因，存储在光电转换部21中的信号电荷100被转移至电荷保持部22。
在时刻t2，Vtr从高偏压转为低偏压。如图6所示，这使处于传输栅电极30正下方的电位近似等于地电位。光电转换部21和电荷保持部22形成了与其它部分电隔离的量子阱。电荷保持部22保持从光电转换部21转移的信号电荷100。由于入射光被光电转换成电荷，因而光电转换部21开始存储新的信号电荷200。也就是说，在权利要求的范围内描述的存储周期在Vtr转低时开始。
在电荷保持部22与绝缘膜34之间的电荷阻挡部26从半导体基板20的表面20a露出。如图7所示，在半导体基板20的厚度方向上的电位近似等于与绝缘膜34和电荷阻挡部26相对应的地电位。对应于电荷保持部22的电位(正电位)大于电荷阻挡部26。电位在半导体基板20的厚度方向上随着与表面20a的距离而降低(接近地电位)。也就是说，电位被整形为基底对应于电荷保持部22的量子阱。电荷保持部22也在半导体基板20的厚度方向上保持信号电荷100。实施例将N型多晶硅用于倍增栅电极31。绝缘膜34和倍增栅电极31之间的界面产生了略微为正的电位。
如图4所示，施加时钟脉冲VMG，以便在时刻t3和t4之间包含多个高偏压。时钟脉冲包括偏压从低到高再到低的单个脉冲。参考图7到图9，下文将详细描述在将脉冲施加至倍增栅电极31时如何驱动固态成像装置。
在VMG为低时，电荷保持部22如上文所述保持信号电荷100(图7)。
当VMG之后从低偏压变换至高偏压时，半导体基板20的表面20a将加深电位(以增大电位)，如图8所示。电荷阻挡部26能够保持低于电荷保持部22的电位的电位。在朝向表面20a的区域中而不是朝向形成在电荷阻挡部26中的电位阻挡，可获得能够使电荷雪崩倍增的电场。
如图9所示，在VMG转至高偏压时，电荷阻挡部26允许电位大于电荷保持部22。存储在电荷保持部22中的信号电荷100朝向表面20a加速。这能够实现针对信号电荷100的雪崩倍增。
当VMG之后从高偏压变换至低偏压时，半导体基板20的电位在厚度方向上受到与VMG从低偏压变换至高偏压的变换状态(图8)类似的整形。此时，朝向表面20a而非朝向形成在电荷阻挡部26中的电位阻挡，存在信号电荷100。
当VMG之后转至低偏压时，绝缘膜34和电荷阻挡部26中的电位近似于地电位，并且被整形为基底对应于电荷保持部22的量子阱，如图7所示。由于边缘电场漂移和自感漂移的原因，信号电荷100从朝向表面20a而非电荷阻挡部26的区域转移至电荷保持部22。
如上所述，VMG从低偏压改变为高偏压能够实现对存储在电荷保持部22中的信号电荷100的雪崩倍增。VMG从高偏压改变为低偏压允许电荷保持部22再次保持倍增的信号电荷100。
在时刻t3和t4之间施加多个作为VMG的高偏压能够使由光电转换导致的电荷倍增。这一周期(t4-t3)对应于在权利要求的范围中描述的倍增周期。
在时刻t5，VRG从高偏压转至低偏压。如图10所示，这降低了处于RG电极33正下方的区域中的电位，并且允许电位近似于地电位。在时刻t5，VROG也转低。FD部23与电荷保持部22和RD部24电隔离。也就是说，FD部23形成了量子阱。
将时钟脉冲SEL施加至行选择线10b，并在时刻t5和t6之间，时钟脉冲SEL从低偏压转至高偏压。这导通了源跟随器电路27的晶体管Tr2，并且能够根据连接至FD部23的晶体管Tr1的栅极电压的变化使流经列信号线10c的电流发生变化。
在时刻t6和t7之间，VROG从低偏压转至高偏压。如图11所示，这提高了处于ROG电极32正下方的电位，并且将存储在电荷保持部22中的信号电荷100转移至FD部23。FD部23存储信号电荷100，以改变连接至源跟随器电路27的晶体管Tr1的栅极电压。具体而言，与存储信号电荷100之前相比，FD部23的电位，即，晶体管Tr1的栅极电压下降了。在时刻t6和t7之间，SEL保持高偏压。降低FD部23的电位将降低流经列信号线10c的电流。电流量的降低取决于转移至FD部23的信号电荷100的量。这意味着，入射到像素10上的光的量被转换成了流经列信号线10c的电流量的降低。
在时刻t7，VROG转低。由此，再次将FD部23整形为量子阱。在时刻t7，FD部23保持信号电荷100。
在时刻t7和t8之间，SEL从高偏压转至低偏压。这防止FD部23的电位的变化影响列信号线10c。
在时刻t8，RG从低偏压转至高偏压。这将保持在FD部23中的信号电荷100清除至RD部24。FD部23保持与RD部相同的电位(VRD)。在时刻t8处半导体基板20中的电位形状与时刻t0处的电位形状等同。
重复从时刻t0到t8的操作能够依次输出对应于入射到传感器阵列11上的光的电压信号。光电转换部21将光转换成电荷，并在Vtr在时刻t2从高偏压转至低偏压，经过时刻t8，并在时刻t1从低偏压转至高偏压的时段期间存储该电荷。该时段对应于在权利要求的范围中描述的存储时段。
下文描述了根据实施例的固态成像装置的工作效果。
根据实施例，在半导体基板20的表面20a上形成电荷阻挡部26。将电荷保持部22形成为与电荷阻挡部26邻接，并且从表面20a来看深于电荷阻挡部26。在将被设定至低偏压的时钟脉冲施加至倍增栅电极31时，在半导体基板20的厚度方向上的电位被整形为量子阱。量子阱的基底对应于电荷保持部22。其阻挡对应于电荷阻挡部26以及半导体基板20中比电荷保持部22深的区域。在将电荷转移至电荷保持部22时，电荷保持部22能够存储电荷，而不使其朝向半导体基板20的表面20a移动。如上文所述，在VMG从低偏压变换至高偏压时，电荷阻挡部26能够在电荷保持部22保持电荷的同时形成能够对电荷进行雪崩倍增的电场。将VMG设定至高偏压能够在半导体基板20的厚度方向上对电荷进行加速和倍增。也就是说，同一电极能够对电荷进行存储和倍增。与专利文献1中描述的在垂直于厚度方向的方向上对电荷加速以进行倍增的技术相比，这能够降低栅电极的数量。换言之，半导体基板20的表面20a能够消除电荷倍增操作所需的区域的面积。因此，能够使单位像素10最小化。
根据实施例，相同的电极，即倍增栅电极31能够对电荷进行存储和倍增。与专利文献1中描述的在不同电极之间对电荷加速和倍增的构造相比，实施例能够缩短电荷加速所需的距离。即使采用相同的电位差对电荷进行加速，实施例也能够提高电场。换言之，与在不同的电极之间对电荷进行加速和倍增的构造相比，能够降低施加至倍增栅电极31的用以获得雪崩倍增所需的电场的电压(VMG的高偏压)。根据实施例的构造能够将VMG的高偏压电压设定至大约5V到8V。实施例能够极大地降低专利文献1中描述的倍增栅电极的电压(15V或更多)。
根据实施例，如上所述，将电荷阻挡部26的杂质浓度有利地指定为大于或等于1.5×1017cm-3并且小于或等于3.0×1018cm-3。本发明人采用计算机模拟发现了浓度范围。具体而言，如图12所示，我们模拟了半导体基板20的电荷阻挡部26的电场强度与杂质浓度的依存性。对应于纵轴的电场强度表示在包括电荷阻挡部26的半导体基板20的厚度方向上的最大电场。对应于横轴的杂质浓度表示掺杂到电荷阻挡部26中的硼的杂质浓度。电场强度随着杂质浓度的增大而增大。对电荷进行雪崩倍增所需的电场为2×105V·cm-1或更大。1×106V·cm-1或更低的电场防止了从电荷阻挡部26到形成在电荷阻挡部26和倍增栅电极31之间的绝缘膜34的隧道哗。将电荷阻挡部26的电场有利地设定至上文提到的范围。这一电场范围提供了大于或等于1.5×1017cm-3且小于或等于3.0×1018cm-3的有利浓度范围。我们在电荷保持部22和电荷阻挡部26之间的界面形成在距离表面20a大约0.2μm处的条件下进行了模拟。如果电荷阻挡部26强烈反转，那么最大电场几乎不依赖于电荷保持部22和电荷阻挡部26之间的界面与表面20a的距离。该有利浓度范围(大于或等于1.5×1017cm-3并且小于或等于3.0×1018cm-3)不限于电荷保持部22和电荷阻挡部26之间的界面距离表面29a的0.2μm处。
根据实施例，光电转换部21和电荷保持部22被形成为相互分离。经由形成在半导体基板20的表面20a上的与光电转换部21和电荷保持部22之间的区域相对应的绝缘膜34形成传输栅电极30。
施加至传输栅电极30的电压能够控制电荷从光电转换部21向电荷保持部22的转移。具体而言，在将Vtr施加至传输栅电极30时，将Vtr设定至高偏压能够将电荷从光电转换部21转移至电荷保持部22。将Vtr设定至低偏压能够使电荷保持部22与光电转换部21电隔离。如果向形成在电荷保持部22和FD部23之间的ROG电极32施加低偏置电压，那么电荷保持部22与FD部23也被电隔离。这一构造能够按照预定顺序暂时存储由光电转换部21光电转换的电荷，并随后输出信号电荷100作为电压。能够使多个像素10同时曝光，以实现全局曝光。
根据实施例，将电荷阻挡部26形成为与倍增栅电极31仅部分重叠。换言之，除了电荷阻挡部26的与倍增栅电极31重叠的部分之外，使电荷阻挡部26从半导体基板20的表面20a露出。也就是说，如图13所示，将倍增栅电极31的至少一个边缘31a定位至电荷阻挡部26的一侧，而不到电荷阻挡部26和半导体基板20之间的边界。这一构造能够避免在施加至倍增栅电极31的时钟脉冲VMG从低偏压变换至高偏压以便使电荷倍增的状态期间在电荷阻挡部26和半导体基板20之间的界面附近出现电位下降(dip)。
将参考图13和14描述效果。在图13和14中，为了说明电位，采用双点划线A表示电荷保持部22的电位。点划线B表示在将VMG设定至低偏压时电荷阻挡部26的电位。实线C表示在VMG转至高偏压的变换状态期间电荷阻挡部26的电位。
在向倍增栅电极31施加电压时，电场集中在与绝缘膜34接触的倍增栅电极31的边缘31a上。如图14所示，例如，使边缘31a与电荷阻挡部26和半导体基板20之间的界面平齐。在表面20a上，半导体基板20的电位深于电荷阻挡部26(图14中的实线C)，而半导体基板20的杂质浓度则低于电荷阻挡部26的杂质浓度。这一构造将在电荷阻挡部26和半导体基板20之间的界面处产生电位下降。存储在电荷保持部22中的电荷在VMG转向高偏压之前部分移向在半导体基板20的表面20a处产生的电位下降。即使VMG之后转至高偏压，电位下降和电荷阻挡部26之间的电位差仍然小于电荷保持部22和电荷阻挡部26之间的电位差。电荷倍增效率可能降低。如图13所示，另一方面，将倍增栅电极31形成为，使得将其边缘31a定位朝向电荷阻挡部26，但又远离电荷阻挡部26和半导体基板20之间的边界。这一构造能够防止电位下降的发生。
该实施例以栅电极30、31、32和33的顺序来布置栅电极30、31、32和33。根据这种构造，倍增栅电极31在布置方向上有利地窄于电荷阻挡部26。也就是说，使电荷阻挡部26在半导体基板20的表面20a上有利地从倍增栅电极31和传输栅电极30之间的区域以及倍增栅电极31和ROG电极32之间的区域露出。这是因为，倍增栅电极31和传输栅电极30之间的区域表现出了低于上文提到的元件隔离区的杂质浓度(或者不确保像绝缘膜那样的绝缘性能)，从而易于引起电位下降。根据实施例，倍增栅电极31在布置方向上窄于电荷阻挡部26。这能够阻碍在倍增栅电极31和传输栅电极30之间的区域中以及倍增栅电极31和ROG电极32之间的区域中出现电位下降。因此，能够有效地使电荷倍增。
根据实施例，在倍增时段期间向倍增栅电极31施加两次或更多次高偏置电压作为VMG。与一次高偏压循环作为VMG相比，这能够有效地使电荷倍增。可对施加高偏置电压的次数进行配置。设计者能够配置任何的电荷倍增量。
根据实施例的单位像素10包括FD部23和与源跟随器电路27连接的RD部24。单位像素10还包括用于转移电荷的ROG电极32和RG电极33。根据实施例的固态成像装置能够提供作为面积传感器的包括按照二维矩阵布置的单位像素10的CMOS图像传感器。
(第一实施例的变形)
根据实施例，半导体基板20包括处于传输栅电极30正下方的被配置为具有导电类型P(p-)的区域。如图15所示，该区域有利地包括被配置为导电类型N(n--)的低浓度区域50，其杂质浓度低于光电转换部21。这一构造能够加深处于传输栅电极30正下方的区域的电位，并提高光电转换部21和电荷保持部22之间的边缘电场。能够降低要从光电转换部21转移至电荷保持部22的剩余电荷的量。
(第二实施例)
第一实施例提供了彼此分离地形成光电转换部21和电荷保持部22的示例。然而，本公开不限于此。例如，如图16所示，可以将光电转换部21和电荷保持部22形成为彼此邻接。
这样的构造从光电转换部21根据光电转换产生电荷的时间开始向电荷保持部22转移电荷。在经过了预定的曝光时间之后，向倍增栅电极31施加时钟脉冲VMG来使电荷倍增。根据第二实施例的像素10不包括与第一实施例不同的传输栅电极30。与根据第一实施例的构造相比，第二实施例能够降低单位像素10中栅电极的数量。可以使像素尺寸最小化。由于不必提供传输栅电极30，因而可以从单位像素10中降低提供栅电极的面积，并增大光电转换部21的面积，以提高灵敏度。由于不需要对施加至传输栅电极30的时钟脉冲Vtr加以控制，因而能够简化包括TG 16的逻辑电路的构造。
(第三实施例)
第一和第二实施例提供了独立地形成光电转换部21和电荷保持部22的示例。然而，本公开不限于此。例如，如图17所示，可以将光电转换部21和电荷保持部22形成在同一区域中。换言之，还将光电转换部21用作电荷保持部22。这一构造将绝缘膜34和倍增栅电极31形成在光电转换部21之上。
在这样的构造中，空穴累积层25对应于电荷阻挡部26。沿半导体基板20的厚度方向在位置上对应于光电转换部21的电位近似等于根据第一实施例的在位置上对应于电荷保持部22的电位。向倍增栅电极31施加时钟脉冲VMG能够使电荷倍增。
与第二实施例类似，根据第三实施例的像素10不包括传输栅电极30。与根据第一实施例的构造相比，第三实施例能够降低单位像素10中的栅电极的数量。光电转换部21也被用作电荷保持部22。与第二实施例相比，能够进一步降低像素尺寸。可以从单位像素10中降低提供栅电极的面积，并增大光电转换部21的面积，以提高灵敏度。由于不需要对施加至传输栅电极30的时钟脉冲Vtr加以控制，因而能够简化包括TG 16的逻辑电路的构造。
(第四实施例)
上文提到的实施例提供了在半导体基板20的表面20a上经由绝缘膜34形成倍增栅电极31的示例。根据第四实施例，如图18所示，半导体基板包括在半导体基板20的厚度方向上被整形成沟槽的倍增栅电极31。
根据与第三实施例类似的第四实施例，将光电转换部21和电荷保持部22形成在同一区域中。光电转换部21也被用作电荷保持部22。也就是说，空穴累积层25也被用作电荷阻挡部26。将根据实施例的倍增栅电极31形成为使其从半导体基板20的表面20a部分露出，并且包含在空穴累积层25中。将绝缘膜34置于倍增栅电极31和空穴累积层25之间。如图19所示，将根据实施例的倍增栅电极31形成为围绕光电转换部21(电荷保持部22)。也就是说，如图20所示，倍增栅电极31垂直于光电转换部21、FD部23和RD部24的布置方向。倍增栅电极31在沿表面20a的方向上夹入光电转换部21(电荷保持部22)。图18是沿图19的XVIII-XVIII线截取的截面图。图20是沿图19的XX-XX线截取的截面图。
如图18所示，根据实施例的构造在沿表面20a的方向上按以下列举的顺序布置倍增栅电极31、绝缘膜34、空穴累积层25(电荷阻挡部26)和光电转换部21(电荷保持部22)。如图21所示，将沿该布置方向的电位整形为在光电转换部21(电荷保持部22)中形成势阱。将电位整形成类似于根据上文提到的实施例的沿半导体基板20的厚度方向在位置上对应于电荷保持部22的电位。向倍增栅电极31施加时钟脉冲VMG能够使电荷倍增。图21所示的电位对应于图18中沿XXI方向的电位。
倍增栅电极31的沟槽形状能够防止倍增栅电极31和绝缘膜34干扰入射光。在根据第三和第四实施例光电转换部21也被用作电荷保持部22时，这能够确保入射在光电转换部21上的光的量。
实施例提供了将倍增栅电极31形成为使其围绕光电转换部21(电荷保持部22)的示例，如图19所示。可以只需将电荷阻挡部26和绝缘膜34置于沟槽化倍增栅电极31和电荷保持部22之间。然而，如实施例中所述，提高倍增栅电极31的面对电荷保持部22的面积能够更有效地使电荷倍增。
(第五实施例)
上文提到的实施例为施加至倍增栅电极31的时钟脉冲VMG采用0V的低偏压。第五实施例采用低于0V的低偏压。下文将描述将低偏压设定为-0.5V的示例。
如第一实施例中所述，将低偏压设定至0V的示例将N型多晶硅用于倍增栅电极31。绝缘膜34和倍增栅电极31之间的界面在半导体基板20的厚度方向上在包括电荷阻挡部26和电荷保持部22的电位中表现出略微为正的电位。设想施加至倍增栅电极31的VMG在电荷保持部22中从高偏压变换至低偏压的情况。信号电荷100移向半导体基板20的表面20a侧，从而使信号电荷100倍增。在这种情况下，信号电荷100可能未被局部转移至电荷保持部22，并可能停留在表面20a的附近。另一方面，实施例将低偏压设定到诸如-0.5V的负值。如图22所示，实施例能够使绝缘膜34和倍增栅电极31之间的界面的电位近似于地电位。因此，实施例能够在不使信号电荷100留在表面20a附近的情况下将信号电荷100转移至电荷保持部22。
(其它实施例)
尽管已经描述了本公开的具体优选实施例，但是应当清楚地理解，本公开不限于此，在本公开的精神和范围内可以通过各种其它方式对其予以实施。
第四实施例描述了像素10包括沟槽化的倍增栅电极31并且光电转换部21也被用作电荷保持部22的示例。然而，即使独立地提供光电转换部21和电荷保持部22，也可以使倍增栅电极31沟槽化。具体而言，可以形成沟槽化的倍增栅电极31，使其在垂直于光电转换部21、电荷保持部22、FD部23和RD部24的布置方向的方向上以及在沿表面20a的方向上夹入电荷保持部22中。
可替换地，如图23所示，可以将倍增栅电极31嵌入在半导体基板20内。根据该实施例，例如，可采用SOI基板作为半导体基板20。如果包括在SOI基板中的绝缘层设置在倍增栅电极31和电荷保持部22之间，那么该绝缘层能够起到上述实施例所述的绝缘膜34的作用。在电荷保持部22和绝缘膜34之间形成电荷阻挡部26。实施例能够防止由于表面电平导致的噪声影响，这是因为电荷阻挡部26、FD部23或RD部24未从半导体基板20的表面露出。即使光电转换部21也被用作电荷保持部22，也可以在无需如第三实施例所要求的那样向光接收表面提供倍增栅电极31的情况下使电荷倍增。也可以在无需像第四实施例所要求的那样提供形成沟槽的空间的情况下使电荷倍增。与第三和第四实施例相比，能够进一步降低像素尺寸。单位像素10能够减小布置栅电极的面积，并增大光电转换部21的面积，以提高灵敏度。图23示出了将传输栅电极30、ROG电极32和RG电极33嵌入到半导体基板20中的构造。可以仅嵌入倍增栅电极31。
上述实施例描述了按照二维矩阵布置单位像素10以用作面积传感器的示例。也能够以一维方式提供单位像素10，以用作线性传感器。
上述实施例描述了采用包括FD部23和RD部24的单位像素10的CMOS图像传感器的示例。将电荷保持部22中存储的电荷转移至FD部23(包括源跟随器电路27)。RD部24使FD部23的电荷复位。然而，本公开不限于此。例如，可以采用电荷耦合器件(CCD)将电荷保持部22中存储的电荷转移至包括垂直寄存器的CCD图像传感器。
上述实施例描述了被设定至地电位的半导体基板20的示例。然而，本公开不限于此。应当指出，时钟脉冲(Vtr、VMG、VROG和VRG)被施加至传输栅电极30、倍增栅电极31、ROG电极32和RG电极33，并且该时钟脉冲有利地采用小于等于半导体基板20的电位的低偏置电压。
尽管已经参考本公开的实施例描述了本公开，但要理解本公开不限于实施例和构造。本公开意在覆盖各种修改和等价布置。此外，除却所述的各种组合和配置之外，其它包括更多、更少的元件或者只包括单个元件的组合和配置也落在本公开的精神和范围内。

Claims (15)

1.一种固态成像装置，包括：
多个像素，
其中，每一像素包括：
具有第二导电类型的光电转换部，其布置在具有第一导电类型的半导体基板的表面的表层部分中，并且将入射在所述表面上的光转换为电荷；
具有第二导电类型的电荷保持部，其存储所述光电转换部中产生的电荷，并被布置在所述半导体基板中；
倍增栅电极，其与所述电荷保持部电容耦合，并经由绝缘膜布置在所述半导体基板上；以及
电荷阻挡部，其被布置在所述电荷保持部和所述绝缘膜之间的在所述倍增栅电极和所述电荷保持部电容耦合的位置处，所述电荷阻挡部具有第一导电类型，并且所述电荷阻挡部的杂质浓度高于所述半导体基板的杂质浓度，所述电荷阻挡部使所述电荷保持部保持所述电荷，直到在将电压施加在所述倍增栅电极时所述半导体基板的厚度方向上的电场形成能够进行雪崩倍增的电场，并且在预定电压施加在所述倍增栅电极时所述电荷阻挡部在所述半导体基板的厚度方向上对所述电荷进行雪崩倍增。
2.根据权利要求1所述的固态成像装置，
其中，所述倍增栅电极的至少一部分经由所述绝缘膜布置在所述半导体基板的表面之上，以便在垂直于所述表面的厚度方向上与所述电荷保持部重叠；
其中，所述电荷阻挡部被布置在所述半导体基板的表面的表层部分中；并且
其中，所述电荷阻挡部的至少一部分在垂直于所述表面的方向上与所述倍增栅电极重叠。
3.根据权利要求1所述的固态成像装置，
其中，所述倍增栅电极被布置在沿垂直于所述表面的厚度方向设置在所述半导体基板的表面上的沟槽中；并且
其中，所述电荷阻挡部的至少一部分在平行于所述表面的水平方向与所述倍增栅电极重叠。
4.根据权利要求2所述的固态成像装置，
其中，所述光电转换部和所述电荷保持部相互分离开；并且
其中，每一像素还包括传输栅电极，所述传输栅电极在所述光电转换部和所述电荷保持部之间经由所述绝缘膜布置在所述半导体基板的表面之上。
5.根据权利要求4所述的固态成像装置，
其中，每一像素还包括低浓度区域，所述低浓度区域具有第二导电类型并且浓度低于所述光电转换部和所述电荷保持部的浓度，并且所述低浓度区域被布置在所述半导体基板的所述光电转换部和所述电荷保持部之间的表层部分处。
6.根据权利要求2所述的固态成像装置，
其中，所述光电转换部和所述电荷保持部相互邻接。
7.根据权利要求4所述的固态成像装置，
其中，所述电荷保持部的杂质浓度高于所述光电转换部的杂质浓度。
8.根据权利要求2所述的固态成像装置，
其中，所述电荷保持部和所述光电转换部被一体化；并且
其中，所述光电转换部与所述电荷保持部合并。
9.根据权利要求1所述的固态成像装置，
其中，所述电荷阻挡部中的仅一部分与所述倍增栅电极重叠。
10.根据权利要求1所述的固态成像装置，
其中，每一像素还包括具有第二导电类型的浮置扩散部、具有第二导电类型的复位漏极部、读取栅电极和复位栅电极；
其中，所述浮置扩散部被布置在所述半导体基板的表面的表层部分处；
其中，所述浮置扩散部与所述光电转换部、所述电荷保持部和所述电荷阻挡部分离开；
其中，所述浮置扩散部连接至将电荷转换成电压的源跟随器电路；
其中，所述复位漏极部被布置在所述半导体基板的表面的表层部分处；
其中，所述复位漏极部与所述光电转换部、所述电荷保持部、所述电荷阻挡部和所述浮置扩散部分离开；
其中，所述读取栅电极在所述电荷阻挡部和所述浮置扩散部之间经由所述绝缘膜布置在所述半导体基板的表面之上；并且
其中，所述复位栅电极在所述浮置扩散部和所述复位漏极部之间经由所述绝缘膜布置在所述半导体基板的表面之上。
11.根据权利要求1所述的固态成像装置，
其中，所述电荷阻挡部的杂质浓度大于或等于1.5×1017cm-3且小于或等于3.0×1018cm-3。
12.根据权利要求1所述的固态成像装置，
其中，所述多个像素被布置成二维矩阵。
13.一种驱动根据权利要求1到12中的任一项所述的固态成像装置的方法，包括：
向所述倍增栅电极施加具有高偏压和低偏压的时钟脉冲；
在存储时段期间向所述倍增栅电极施加所述低偏压，以将电荷存储在所述电荷保持部中；以及
在倍增时段期间向所述倍增栅电极施加至少所述高偏压，以使存储在所述电荷保持部中的电荷倍增。
14.根据权利要求13所述的驱动固态成像装置的方法，还包括：在所述倍增时段期间向所述倍增栅电极施加至少两次所述高偏压。
15.根据权利要求13所述的驱动固态成像装置的方法，
其中，所述低偏压低于所述半导体基板的电位。
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