DE112013000911T5

DE112013000911T5 - Festkörperbildgebungsvorrichtung und Verfahren zu deren Ansteuerung

Info

Publication number: DE112013000911T5
Application number: DE112013000911.0T
Authority: DE
Inventors: c/o DENSO CORPORATION Yamashiro Takahisa; c/o DENSO CORPORATION Yogo Yukiaki; c/o DENSO CORPORATION Tachino Yoshihide
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-02-09
Filing date: 2013-02-06
Publication date: 2014-10-23
Also published as: CN104115271B; JP5573978B2; JP2013179275A; TW201347156A; WO2013118492A1; CN104115271A; US9653514B2; TWI493702B; US20140299747A1

Abstract

Eine Festkörperbildgebungsvorrichtung weist mehrere Pixel (10) auf. Jedes Pixel (10) ist in einem Oberflächenschichtabschnitt eines Halbleitersubstrats (20) angeordnet und weist auf: einen photoelektrischen Wandlungsabschnitt (21), der einfallendes Licht in eine elektrische Ladung wandelt; einen Ladungshalteabschnitt (22), der die elektrische Ladung speichert und im Halbleitersubstrat (20) angeordnet ist; eine Vervielfachungsgateelektrode (31), die kapazitiv mit dem Ladungshalteabschnitt (22) gekoppelt und über einen Isolierfilm (34) oberhalb des Halbleitersubstrats (20) angeordnet ist; und einen Ladungssperrabschnitt (26), der zwischen dem Ladungshalteabschnitt (22) und dem Isolierfilm (34) angeordnet ist und eine höhere Störstellenkonzentration als das Halbleitersubstrat (20) aufweist.

Description

[Querverweis auf verwandte Anmeldungen]
Diese Anmeldung basiert auf der am 09. Februar 2012 eingereichten japanischen Patentanmeldung Nr. 2012-26446 und der am 23. Januar 2013 eingereichten japanischen Patentanmeldung Nr. 2013-10518 , auf deren Offenbarungen hiermit vollinhaltlich Bezug genommen wird.
[Technisches Gebiet]
Die vorliegende Erfindung betrifft eine Festkörperbildgebungsvorrichtung, die eine Gate-Elektrode aufweist, um eine elektrische Ladung zu verstärken, und ein Verfahren zu deren Ansteuerung.
[Bisheriger Stand der Technik]
Festkörperbildgebungsvorrichtungen, die Halbleiter verwenden, sind als Bildsensoren, wie beispielsweise CCD-Bildsensoren und CMOS-Bildsensoren, bekannt. Die Bildsensoren erhöhen die Anzahl von Pixeln, um Bilder höherer Auflösung zu erzeugen. Dies führt dazu, dass eine Verringerung eines Lichtempfangsbereichs pro Pixel die Empfindlichkeit verringern kann.
Um dieses Problem zu lösen, wird beispielsweise im Patentdokument 1 eine Festkörperbildgebungsvorrichtung vorgeschlagen, die eine Gate-Elektrode zur Avalanche-Vervielfachung zwischen einem Photodiodenabschnitt zur photoelektrischen Wandlung des einfallenden Lichts und einen Schwebediffusionsabschnitt zur Wandlung einer elektrischen Ladung in einer Spannung aufweist.
Die im Patentdokument 1 beschriebene Festkörperbildgebungsvorrichtung führt eine Avalanche-Vervielfachung an einer elektrischen Ladung aus und speichert die vervielfachten Elektronen. Die Festkörperbildgebungsvorrichtung weist folglich mehrere Quantentopfstrukturen und Gate-Elektroden entsprechend der Vervielfachung und der Speicherung auf. Die Festkörperbildgebungsvorrichtung weist ferner eine Gate-Elektrode zur Übertragung auf, um Ladungen zwischen den Quantentöpfen zu bewegen. Es sind wenigstens drei Gate-Elektroden innerhalb eines Einheitspixels erforderlich, um elektrische Ladungen zu vervielfachen. Dies ruft dahingehend ein Problem hervor, dass die Pixelgröße erhöht wird und nur schwer eine hohe Anzahl von Pixeln verwendet werden kann. Die Festkörperbildgebungsvorrichtung gemäß dieser Konfiguration vervielfacht eine elektrische Ladung zwischen verschiedenen Quantentöpfen (verschiedenen Gate-Elektroden) und erhöht somit die Länge eines Pfades für die elektrische Ladung. Dies macht es schwierig, eine Spannung zu verringern, die an eine Vervielfachungsgateelektrode gelegt wird, um ein elektrisches Feld zu erfassen, das die Avalanche-Vervielfachung ermöglicht.
[Dokumente aus dem Stand der Technik]
[Patentliteratur]
[Patentdokument 1]

JP 2009-147064 A

[Zusammenfassung der Erfindung]
Es ist Aufgabe der vorliegenden Erfindung, ein Pixel in einer Festkörperbildgebungsvorrichtung mit einem Vervielfachungsabschnitt zu verkleinern und eine an eine Vervielfachungsgateelektrode gelegte Spannung zu verringern.
Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Festkörperbildgebungsvorrichtung mehrere Pixel auf. Jedes Pixel weist auf: einen photoelektrischen Wandlungsabschnitt eines zweiten Leitfähigkeitstyps, der in einem Oberflächenschichtabschnitt einer Oberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps angeordnet ist und auf die Oberfläche fallendes Licht in eine elektrische Ladung wandelt; einen Ladungshalteabschnitt eines zweiten Leitfähigkeitstyps, der die im photoelektrischen Wandlungsabschnitt erzeugte elektrische Ladung speichert und im Halbleitersubstrat angeordnet ist; eine Vervielfachungsgateelektrode, die kapazitiv mit dem Ladungshalteabschnitt gekoppelt und über einen Isolierfilm auf dem Halbleitersubstrat angeordnet ist; und einen Ladungssperrabschnitt, der zwischen dem Ladungshalteabschnitt und dem Isolierfilm an einer Position angeordnet ist, an der die Vervielfachungsgateelektrode und der Ladungshalteabschnitt kapazitiv gekoppelt sind, und einen ersten Leitfähigkeitstyp mit einer höheren Störstellenkonzentration als das Halbleitersubstrat aufweist.
Die obige Konfiguration bewirkt, dass der Ladungssperrabschnitt zwischen dem Isolierfilm und dem Ladungshalteabschnitt einen Bereich mit einem Potential bildet, das niedriger als dasjenige der Grenzfläche zwischen dem Halbleitersubstrat und dem Isolierfilm und dem Ladungshalteabschnitt ist. Der Ladungshalteabschnitt bringt ein höheres Potential als der Ladungshalteabschnitt und ein Bereich gegenüberliegend dem Ladungssperrabschnitt bezüglich des Ladungshalteabschnitts in der Richtung der Anordnung des Isolierfilms, des Ladungssperrabschnitts und des Ladungshalteabschnitts hervor. Genauer gesagt, es wird ein Quantentopf gebildet. Aus diesem Grund speichert der Ladungshalteabschnitt eine vom photoelektrischen Wandlungsabschnitt erzeugte elektrische Ladung. Der Isolierfilm und der Ladungssperrabschnitt sind zwischen der Vervielfachungsgateelektrode und dem Ladungshalteabschnitt vorgesehen. Wenn eine vorbestimmte Spannung an die Vervielfachungsgateelektrode gelegt wird, nimmt das Potential in Richtung des Isolierfilms in der Richtung der Anordnung des Isolierfilms, des Ladungssperrabschnitts und des Ladungshalteabschnitts zu. Eine elektrische Ladung, die im Ladungshalteabschnitt vorhanden ist, beschleunigt in Richtung des Isolierfilms und nimmt im Ladungssperrabschnitt aufgrund der Avalanche-Vervielfachung zu. Es ist möglich, eine elektrische Ladung zu vervielfachen, während die elektrische Ladung im Ladungshalteabschnitt gespeichert und eine vorbestimmte Spannung an die Vervielfachungsgateelektrode gelegt wird, bezüglich eines erfindungsgemäßen Störstellenprofils in der Richtung der Anordnung des Isolierfilms, des Ladungssperrabschnitts und des Ladungshalteabschnitt. Die gleiche Elektrode kann elektrische Ladungen speichern und vervielfachen, ohne dass ein anderer Ladungshalteabschnitt und eine andere Vervielfachungsgateelektrode in anderen Bereichen gebildet werden. Die Dicke des Ladungssperrabschnitts, um eine elektrische Ladung zu beschleunigen und zu vervielfachen, d. h. die Distanz, die zur Beschleunigung der elektrischen Ladung erforderlich ist, kann, verglichen mit einer Konfiguration zur Beschleunigung und Vervielfachung elektrischer Ladungen zwischen verschiedenen Elektroden, verringert werden. Dementsprechend kann eine Spannung verringert werden, die an die Vervielfachungsgateelektrode gelegt wird, um ein elektrisches Feld zu gewährleisten, das für eine Avalanche-Vervielfachung von elektrischen Ladungen geeignet ist.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Ansteuerung der Festkörperbildgebungsvorrichtung gemäß dem ersten Aspekt die folgenden Schritte auf: Anlegen eines Taktimpulses mit einer hohen Vorspannung und einer niedrigen Vorspannung an die Vervielfachungsgateelektrode; Anlegen der niedrigen Vorspannung an die Vervielfachungsgateelektrode während einer Speicherperiode, um eine elektrische Ladung im Ladungshalteabschnitt zu speichern; und Anlegen wenigstens der hohen Vorspannung an die Vervielfachungsgateelektrode während einer Vervielfachungsperiode, um die im Ladungshalteabschnitt gespeicherte elektrische Ladung zu vervielfachen.
Dieses Ansteuerverfahren legt während der Speicherperiode eine niedrige Vorspannung an die Vervielfachungsgateelektrode und ermöglicht es somit, dass sich das Potential im Ladungssperrabschnitt, verglichen mit dem Ladungshalteabschnitt, verringert. D. h., der Ladungshalteabschnitt unterhalb der Vervielfachungsgateelektrode kann eine im photoelektrischen Wandlungsabschnitt erzeugte elektrische Ladung speichern, ohne die elektrische Ladung in Richtung der Oberfläche des Halbleitersubstrats zu bewegen. Das Verfahren legt während der Vervielfachungsperiode eine hohe Vorspannung an die Vervielfachungsgateelektrode und ermöglicht es so, dass das Potential für den Ladungssperrabschnitt höher als dasjenige des Ladungshalteabschnitts sein kann, während das Potential in Richtung des Isolierfilms erhöht wird. D. h., die im Ladungshalteabschnitt gespeicherte elektrische Ladung kann in Richtung des Isolierfilms beschleunigt werden. Die Avalanche-Vervielfachung kann angewandt werden, um die elektrische Ladung zu erhöhen.
[Kurze Beschreibung der Zeichnungen]
Die obige und weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung sind aus der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen näher ersichtlich. In den Zeichnungen zeigt:
1 schematisch eine Konfiguration einer Festkörperbildgebungsvorrichtung gemäß einer ersten Ausführungsform;
2 eine Querschnittsansicht eines Pixels entlang der Linie II-II in der 3 und schematisch eine Konfiguration des Pixels;
3 eine Draufsicht zur Veranschaulichung eines Pixellayouts;
4 ein Zeitdiagramm zur Veranschaulichung von Zeitpunkten zur Ansteuerung der Festkörperbildgebungsvorrichtung;
5 ein Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel in einer Richtung senkrecht zu einer Dickenrichtung eines Halbleitersubstrats;
6 ein Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel in der Richtung senkrecht zu einer Dickenrichtung eines Halbleitersubstrats;
7 ein Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel in einer Dickenrichtung eines Halbleitersubstrats;
8 ein Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel in einer Dickenrichtung eines Halbleitersubstrats;
9 ein Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel in einer Dickenrichtung eines Halbleitersubstrats;
10 ein Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel in einer Richtung senkrecht zu einer Dickenrichtung eines Halbleitersubstrats;
11 ein Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel in einer Richtung senkrecht zu einer Dickenrichtung eines Halbleitersubstrats;
12 die Abhängigkeit der maximalen elektrischen Feldstärke in einem Ladungssperrabschnitt von einer Störstellenkonzentration im Ladungssperrabschnitt;
13 eine teilweise vergrößerte Querschnittsansicht entlang der Linie II-II in der 2 und ein Potentialdiagramm;
14 eine teilweise vergrößerte Querschnittsansicht entlang der Linie II-II in der 2 und ein Potentialdiagramm;
15 eine Querschnittsansicht eines Pixel gemäß einer Modifikation der ersten Ausführungsform;
16 eine Querschnittsansicht zur Veranschaulichung einer schematischen Konfiguration eines Pixel gemäß einer zweiten Ausführungsform;
17 eine Querschnittsansicht zur Veranschaulichung einer schematischen Konfiguration gemäß einer dritten Ausführungsform;
18 eine Querschnittsansicht eines Pixel gemäß einer vierten Ausführungsform entlang der Linie XVIII-XVIII in der 19 und schematisch eine Konfiguration des Pixels;
19 eine Draufsicht zur Veranschaulichung eines beispielhaften Pixellayouts;
20 eine Querschnittsansicht eines Pixels entlang der Linie XX-XX in der 19 und schematisch eine Konfiguration des Pixels;
21 einen Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel in einer Richtung entlang einer Oberfläche eines Halbleitersubstrats;
22 einen Potentialdiagramm zur Veranschaulichung von elektrischen Potentialverläufen für das Pixel gemäß einer fünften Ausführungsform in einer Dickenrichtung eines Halbleitersubstrats; und
23 eine Querschnittsansicht eines Pixel gemäß einer weiteren Ausführungsform;
[Ausführungsformen zum Ausführen der Erfindung]
Nachstehend sind Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei sich jeweils entsprechend Teile in den Zeichnungen mit den gleichen Bezugszeichen versehen sind.
(Erste Ausführungsform)
Nachstehend ist eine schematische Konfiguration der Festkörperbildgebungsvorrichtung der Ausführungsform unter Bezugnahme auf die 1 beschrieben.
Die Festkörperbildgebungsvorrichtung der Ausführungsform bildet einen CMOS-Bildsensor. Die Festkörperbildgebungsvorrichtung weist, wie in 1 gezeigt, ein Sensorarray 11, eine vertikale Ansteuerschaltung 12, eine CDS-(korrelierte Doppelabtastung)-Schaltung 13, eine horizontale Ansteuerschaltung 14, eine A/D-Wandlungsschaltung (ADC) 15 und einen Timinggenerator (TG) 16 auf. Das Sensorarray 11 weist mehrere Einheitspixel (nachstehend einfach als Pixel bezeichnet) auf, die in einer zweidimensionalen Matrix angeordnet sind.
Das Einheitspixel 10 weist wenigstens solche Bestandteile wie beispielsweise einen photoelektrischen Wandlungsabschnitt, einen Ladungshalteabschnitt, einen Schwebediffusionsabschnitt (FD-Abschnitt) und einen Rücksetzdrainabschnitt (RD-Abschnitt) auf. Der photoelektrische Wandlungsabschnitt wandelt das einfallende Licht photoelektrisch, um eine elektrische Ladung zu speichern. Der Ladungshalteabschnitt empfängt die elektrische Ladung vom photoelektrischen Wandlungsabschnitt und hält die elektrische Ladung temporär. Der FD-Abschnitt empfängt die elektrische Ladung vom Ladungshalteabschnitt und wandelt die elektrische Ladung in eine Spannung. Der RD-Abschnitt setzt die elektrische Ladungsmenge im FC-Abschnitt zurück. Gemäß der Ausführungsform weist das Pixel 10 ebenso eine Übertragungseinrichtung auf, die eine elektrische Ladung vom photoelektrischen Wandlungsabschnitt zum Ladungshalteabschnitt und vom Ladungshalteabschnitt zum FD-Abschnitt überträgt. Eine bestimmte Konfiguration des Einheitspixels 10 ist nachstehend noch beschrieben.
Eine Reihenübertragungsleitung 10a und eine Reihenwählleitung 10b verbinden die vertikale Ansteuerschaltung 12 mit jedem Pixel. Die vertikale Ansteuerschaltung 12 wählt jedes Pixel 10 im Sensorarray 11 in Einheiten von Reihen als Lesereihen. Die Reihenübertragungsleitung 10a weist mehrere Signalleitungen auf und versorgt das Sensorarray 11 mit einem Ansteuersignal, das ein Signal, das vom photoelektrischen Wandlungsabschnitt erzeugt wird, der nachstehend noch beschrieben ist, überträgt oder zurücksetzt. Die Reihenwählleitung 10b versorgt das Sensorarray 11 mit einem Signal zum Wählen als eine Lesereihe.
Die CDS-Schaltung 13 ist für eine oder mehrere Pixelreihen im Sensorarray 11 angeordnet und führt eine CDS-Verarbeitung an einem Signal aus, das aus der Reihe gelesen wird, die von der vertikalen Ansteuerschaltung 12 gewählt wird. Insbesondere empfängt die CDS-Schaltung 13 ein Rücksetzpegel und einen Signalpegel von jedem Pixel 10 und ermittelt eine Differenz zwischen beiden Pegeln, um ein festes Störmuster für jedes Pixel 10 zu entfernen.
Die horizontale Ansteuerschaltung 14 ist über die CDS-Schaltung 13 durch eine Säulensignalleitung 10c mit jedem Pixel 10 verbunden. Die horizontale Ansteuerschaltung 14 wählt sequentiell Signale, die in der CDS-Schaltung 13 einer CDS-Verarbeitung unterzogen und spaltenweise gespeichert werden. Nachdem die horizontale Ansteuerschaltung 14 Signale für die Spalten gewählt hat, wandelt der ADC 15 die Signale in digitale Signale und gibt sie aus.
Der TG 16 erzeugt verschiedene Timingsignale, um die vertikale Ansteuerschaltung 12, die CDS-Schaltung 13, die horizontale Ansteuerschaltung 14 und den ADC 15 anzusteuern.
Nachstehend ist eine schematische Konfiguration des Einheitspixels 10 der Ausführungsform unter Bezugnahme auf die 2 beschrieben.
Das Einheitspixel 10 weist, wie in 2 gezeigt, einen photoelektrischen Wandlungsabschnitt 21, einen Ladungshalteabschnitt 22, einen FD-Abschnitt 23 und einen RD-Abschnitt 24 auf einer Oberfläche 20a eines p-leitenden (p–) Halbleitersubstrats 20 auf. Gemäß der Ausführungsform sind die Abschnitte 21, 22, 23 und 24 getrennt voneinander und benachbart zueinander in dieser Reihenfolge gebildet. Die Ausführungsform versorgt das Halbleitersubstrat 20 mit einem Massepotential.
Der photoelektrische Wandlungsabschnitt 21 ist als n-leitend (n–) mit Störstellen, wie beispielsweise Phosphor, dotiert, verfügbar. Die Störstellenkonzentration kann beispielsweise auf 5,0 × 10¹⁶ cm^–3 gesetzt werden. Das auf den photoelektrischen Wandlungsabschnitt 21 fallende Licht wird per photoelektrischer Wandlung in eine elektrische Ladung gewandelt. Gemäß der Ausführungsform beschreibt eine per photoelektrischer Wandlung erzeugte elektrische Ladung ein Elektron. Eine Lochanreicherungsschicht 25 ist zwischen dem photoelektrischen Wandlungsabschnitt 21 und der Oberfläche 20a gebildet. Die Lochanreicherungsschicht 25 ist als p-leitend (p+) verfügbar, mit einer höheren Störstellenkonzentration als das Halbleitersubstrat 20. D. h., die Lochanreicherungsschicht 25 ist von der Oberfläche 20a freiliegend. Der photoelektrische Wandlungsabschnitt 21 ist in der Dickenrichtung des Halbleitersubstrats 20 tiefer als die Lochanreicherungsschicht 25 gebildet.
Der Ladungshalteabschnitt 22 ist, mit Störstellen, wie beispielsweise Phosphor, dotiert, als n-leitend (n) verfügbar, mit einer höheren Konzentration als der photoelektrische Wandlungsabschnitt 21. Die Störstellenkonzentration kann beispielsweise auf 1,0 × 10¹⁷ cm^–3 gesetzt sein. Folglich bringt der Ladungshalteabschnitt 22 ein höheres Potential als das Halbleitersubstrat 20 (p-leitender Bereich) hervor, das den Ladungshalteabschnitt 22 umgibt. Gemäß der Ausführungsform ist der Ladungshalteabschnitt 22 getrennt vom photoelektrischen Wandlungsabschnitt 21 gebildet. Eine Übertragungseinrichtung, die nachstehend noch beschrieben ist, überträgt eine im photoelektrischen Wandlungsabschnitt 21 erzeugte elektrische Ladung zum Ladungshalteabschnitt 22. Anschließend hält der Ladungshalteabschnitt 22 die elektrische Ladung temporär. Ein Ladungssperrabschnitt 26 ist zwischen dem Ladungshalteabschnitt 22 und der Oberfläche 20a benachbart zum Ladungshalteabschnitt 22 gebildet. Der Ladungssperrabschnitt 26 ist von der Oberfläche 20a freiliegend. Der Ladungshalteabschnitt 22 ist in der Dickenrichtung des Halbleitersubstrats 20 tiefer als der Ladungssperrabschnitt 26 gebildet. Gemäß der Ausführungsform ist eine Grenzfläche zwischen dem Ladungshalteabschnitt 22 und dem Ladungssperrabschnitt 26 gebildet, derart, dass sie ungefähr 0,2 μm von der Oberfläche 20a entfernt liegt. Der Ladungssperrabschnitt 26 ist als p-leitend (p) verfügbar, mit einer höheren Störstellenkonzentration als das Halbleitersubstrat 20. Die Störstellenkonzentration des Ladungssperrabschnitts 26 ist vorzugsweise auf einen Wert von größer oder gleich 1,5 × 10¹⁷ cm^–3 und kleiner oder gleich 3,0 × 10¹⁸ cm^–3 gesetzt. Gemäß der Ausführungsform ist die Störstellenkonzentration auf 3,0 × 10¹⁷ cm^–3 gesetzt. Der Ladungssperrabschnitt 26 ist für die vorliegende Erfindung kennzeichnend. Der Ladungssperrabschnitt 26 bewirkt, dass ein Potential in der Dickenrichtung des Halbleitersubstrats 20 zu einem Quantentopf geformt wird, dessen Basis dem Ladungshalteabschnitt 22 entspricht. Bestimmte Arbeitseffekte des Ladungssperrabschnitts 26 sind nachstehend noch beschrieben.
Der FD-Abschnitt 23 ist, mit Störstellen, wie beispielsweise Phosphor, dotiert, als n-leitend (n+) verfügbar, mit einer höheren Konzentration als der Ladungshalteabschnitt 22. Der FD-Abschnitt 23 ist getrennt von dem photoelektrischen Wandlungsabschnitt 21 und dem Ladungshalteabschnitt 22 vorgesehen. Eine Sourcefolgeschaltung 27 ist mit dem FD-Abschnitt 23 verbunden. Die Sourcefolgeschaltung 27 gemäß der Ausführungsform weist drei Transistoren Tr1, Tr2 und Tr3 auf, die in Reihe geschaltet sind. Das Gate des Transistors Tr1 ist mit dem FD-Abschnitt 23 verbunden. Der Drain ist mir einem Energieversorgungspotential (VDD in der 2) verbunden. Die Reihenwählleitung 10b verbindet das Gate des Transistors Tr2 mit der vertikalen Ansteuerschaltung 12. Der Drain ist mit der Source des Transistors Tr1 verbunden. Die Reihenwählleitung 10b, die mit dem Gate des Transistors Tr2 verbunden ist, wird mit einem Taktimpuls (SEL in der 2) versorgt, der einen Ein/Aus-Zustand des Transistors Tr2 steuert. Das Gate des Transistors Tr3 ist mit einer Konstantspannungsquelle 28 verbunden. Der Drain ist mit der Source des Transistors Tr2 verbunden. Die Source des Transistors Tr3 ist auf Masse gelegt. D. h., der Transistor Tr3 dient als eine Konstantstromquelle. Die Säulensignalleitung 10c ist mit der Source des Transistors Tr2, d. h. dem Drain des Transistors Tr3 verbunden.
Eine elektrische Ladung, die vom Ladungshalteabschnitt 22 übertragen wird, ändert das elektrische Potential des FD-Abschnitts 23. Der Transistor Tr2 schaltet ein bzw. wird leitend geschaltet, wenn eine bestimmte Spannung an die Reihenwählleitung 10b gelegt wird (zum Lesen von Signalen). Ein elektrischer Strom entsprechend einer Änderung im elektrischen Potential des FD-Abschnitts 23 fließt durch die Säulensignalleitung 10c. Der Transistor Tr2 schaltet aus bzw. sperrt, wenn keine bestimmte Spannung an die Reihenwählleitung 10b gelegt wird. In diesem Zustand gibt es keine Änderung in dem Strom, der durch die Säulensignalleitung 10c fließt, bedingt durch eine Änderung im elektrischen Potential des FD-Abschnitts 23.
Der RD-Abschnitt 24, mit Störstellen, wie beispielsweise Phosphor, dotiert, als n-leitend (n+) verfügbar, mit einer Konzentration annähernd gleich dem FD-Abschnitt 23. Der RD-Abschnitt 24 ist getrennt von dem photoelektrischen Wandlungsabschnitt 21, dem Ladungshalteabschnitt 22 und dem FD-Abschnitt 23 vorgesehen. Der RD-Abschnitt 24 ist mit der Konstantspannungsquelle (VRD in der 2) verbunden, um ein bestimmtes elektrisches Potential bereitzustellen. Gemäß der Ausführungsform wird VRD von der gleichen Energieversorgungsquelle wie VDD bereitgestellt. Eine Rücksetzoperation, die nachstehend noch beschrieben ist, schwemmt eine im FD-Abschnitt 23 gespeicherte elektrische Ladung weg zum RD-Abschnitt 24. Der FD-Abschnitt 23 hält das gleiche elektrische Potential wie der RD-Abschnitt 24.
Der Einheitspixel 10 weist derart mehrere Gate-Elektroden, dass die vertikale Ansteuerschaltung 12 einen Ein/Aus-Betrieb an bestimmten Zeitpunkten ausführt. Insbesondere weist das Einheitspixel 10 eine Übertragungsgateelektrode 30, eine Vervielfachungsgateelektrode 31, eine Lesegateelektrode (ROG-Elektrode) 32 und eine Rücksetzgateelektrode (RG-Elektrode) 33 auf. Gemäß der Ausführungsform verwenden die Gate-Elektroden 30, 31, 32 und 33 n-leitendes polykristallines Silizium, das mit Störstellen dotiert ist.
Die Übertragungsgateelektrode 30 ist über einen Isolierfilm 34 oberhalb eines Bereichs zwischen dem photoelektrischen Wandlungsabschnitt 21 und dem Ladungshalteabschnitt 22 auf der Oberfläche 20a des Halbleitersubstrats 20 gebildet. Die Übertragungsgateelektrode 30 stellt eine Verbindung mit einer Übertragungsleitung 35 her, die in der Reihenübertragungsleitung 10a enthalten, und wird mit einem Taktimpuls (Vtr in der 2) von der vertikalen Ansteuerschaltung 12 versorgt.
Die Vervielfachungsgateelektrode 31 ist kapazitiv gekoppelt, um sich wenigstens teilweise mit dem Ladungshalteabschnitt 22 zu überlappen, und ist über den Isolierfilm 34 oberhalb der Oberfläche 20a des Halbleitersubstrats 20 gebildet. Die Vervielfachungsgateelektrode 31 stellt eine Verbindung zu einer Vervielfachungsgateleitung 36 her, die in der Reihenübertragungsleitung 10a enthalten ist, und wird mit einem Taktimpuls (VMG in der 2) von der vertikalen Ansteuerschaltung 12 versorgt.
Die ROG-Elektrode 32 ist über den Isolierfilm 34 oberhalb eines Bereichs zwischen dem Ladungshalteabschnitt 22 und dem FD-Abschnitt 23 auf der Oberfläche 20a des Halbleitersubstrats 20 gebildet. Die ROG-Elektrode 32 stellt eine Verbindung zu einer Lesegateleitung (ROG-Leitung) 37 her, die in der Reihenübertragungsleitung 10a enthalten ist, und wird mit einem Taktimpuls (VROG in der 2) von der vertikalen Ansteuerschaltung 12 versorgt.
Die RG-Elektrode 33 ist über den Isolierfilm 34 oberhalb eines Bereichs zwischen dem FD-Abschnitt 23 und dem RD-Abschnitt 24 auf der Oberfläche 20a des Halbleitersubstrats 20 gebildet. Die RG-Elektrode 33 stellt eine Verbindung zu einer Rücksetzgateleitung (RG-Leitung) 38 her, die in der Reihenübertragungsleitung 10a enthalten ist, und wird mit einem Taktimpuls (VRG in der 2) von der vertikalen Ansteuerschaltung 12 versorgt.
Gemäß der Ausführungsform weist das Pixel 10 einen Lichtabschirmungsfilm 39 auf, um das Licht zu blockieren. Der Lichtabschirmungsfilm 39 ist oberhalb eines Bereichs mit Ausnahme des photoelektrischen Wandlungsabschnitts 21 zur photoelektrischen Wandlung unter Verwendung des auf die Oberfläche 20a des Halbleitersubstrats 20 fallenden Lichts gebildet. Der Lichtabschirmungsfilm 39 ist beispielsweise aus Aluminium aufgebaut. Der Lichtabschirmungsfilm 39 ist gebildet, um das Sensorarray 11 zu bedecken, und weist ein Loch entsprechend dem photoelektrischen Wandlungsabschnitt 21 und der Lochanreicherungsschicht 25 auf.
Das Einheitspixel 10 ist über einen Elementisolierbereich (nicht gezeigt) elektrisch von einem anderen Einheitspixel 10 getrennt. Der Elementisolierbereich kann als ein Isolierfilm (wie beispielsweise ein Oxidfilm aufgrund einer LOCOS-Oxidation) oder als ein p-leitender Störstellenbereich, mit einer höheren Konzentration als das Halbleitersubstrat 20 und der Ladungssperrabschnitt 26, verfügbar sein.
Nachstehend ist eine bestimmte Layoutkonfiguration des Einheitspixels 10 der Ausführungsform unter Bezugnahme auf die 3 und 4 beschrieben.
Das Einheitspixel 10 weist, wie in 3 gezeigt, die Übertragungsgateelektrode 30, die Vervielfachungsgateelektrode 31, die ROG-Elektrode 32 und die RG-Elektrode 33 auf, die in dieser Reihenfolge benachbart zueinander angeordnet sind. Die Reihenübertragungsleitung 10a ist gebildet, um die Gate-Elektroden 30, 31, 32 und 33 mit den Taktimpulsen (Vtr, VMG, VROG und VRG) zu versorgen. Insbesondere ist, in der Reihenübertragungsleitung 10a, die Übertragungsleitung 35 über einen Kontakt 35a mit der Übertragungsgateelektrode 30 verbunden. Die Vervielfachungsgateleitung 36 ist über einen Kontakt 36a mit der Vervielfachungsgateelektrode 31 verbunden. Die ROG-Leitung 37 ist über einen Kontakt 37a mit der ROG-Elektrode 32 verbunden. Die RG-Leitung 38 ist über einen Kontakt 38a mit der RG-Elektrode 33 verbunden.
Eine Peripherieschaltung mit der Sourcefolgeschaltung 27 ist oberhalb des Halbleitersubstrats 20 gebildet und über einen Kontakt 27a mit dem FD-Abschnitt 23 verbunden. Die Sourcefolgeschaltung 27 ist ferner über einen Kontakt 27b mit der Reihenwählleitung 10b verbunden. Die Sourcefolgeschaltung 27 ist ebenso über einen Kontakt 27c bzw. einen Kontakt 40a mit der Säulensignalleitung 10c und einer Energieversorgungspotentialleitung 40 verbunden. Gemäß der Ausführungsform ist die Energieversorgungspotentialleitung 40 über einen Kontakt 40b ebenso mit dem RD-Abschnitt 24 verbunden. Der RD-Abschnitt 24 ist in der 3 ausgelassen.
Gemäß der Ausführungsform sind die Reihenübertragungsleitung 10a und die Reihenwählleitung 10b derart gebildet, das sie sich in der Richtung der benachbarten Anordnung der Gate-Elektroden 30, 31, 32 und 33 erstrecken und eine Verbindung zur vertikalen Ansteuerschaltung 12 herstellen. Die Säulensignalleitung 10c und die Energieversorgungspotentialleitung 40 erstrecken sich in der Richtung senkrecht zu der Reihenübertragungsleitung 10a und der Reihenwählleitung 10b und stellen eine Verbindung zur horizontalen Ansteuerschaltung 14 her.
Gemäß der Ausführungsform ist die Vervielfachungsgateelektrode 31, wie in 2 gezeigt, gebildet, um einzig einen Teil des Ladungssperrabschnitts 26 zu überlappen. Insbesondere ist die Vervielfachungsgateelektrode 31 in der Richtung der benachbarten Anordnung der Gate-Elektroden 30, 31, 32 und 33 schmaler als der Ladungssperrabschnitt 26. Der Ladungssperrabschnitt 26 ist zu dem Bereich zwischen der Vervielfachungsgateelektrode 31 und der Übertragungsgateelektrode 30 und dem Bereich zwischen der Vervielfachungsgateelektrode 31 und der ROG-Elektrode 32 oberhalb der Oberfläche 20a des Halbleitersubstrats 20 freiliegend.
Nachstehend ist ein Verfahren zur Ansteuerung der Festkörperbildgebungsvorrichtung gemäß der Ausführungsform unter Bezugnahme auf die 4 bis 11 beschrieben.
4 zeigt ein beispielhaftes Zeitdiagramm zur Ansteuerung der Festkörperbildgebungsvorrichtung der Ausführungsform. Die horizontale Achse entspricht der Zeit. Das Zeitdiagramm zeigt in chronologischer Reihenfolge Zustände von Taktimpulsen (Vtr, VMG, VROG und VRG) und eines Taktimpulses (SEL), der an die Reihenwählleitung 10b gelegt wird, um einen Ein/Aus-Betrieb des Transistors Tr2 zu steuern. D. h., das Zeitdiagramm zeigt, dass eine hohe Vorspannung oder eine niedrige Vorspannung an einem bestimmten Zeitpunkt an jede Gate-Elektrode gelegt wird. Gemäß der Ausführungsform werden Taktimpulse Vtr, VROG und VRG an die Gate-Elektroden 30, 32 und 33 zur Übertragung elektrischer Ladungen gelegt, wobei angenommen wird, dass sie sich zwischen einer hohen Vorspannung von annähernd 3,3 V und einer niedrigen Vorspannung von 0 V (elektrisches Massepotential) bewegen. Ein Taktimpuls VMG wird an die Vervielfachungsgateelektrode 31 zur Vervielfachung elektrischer Ladung gelegt, wobei angenommen wird, dass er sich zwischen einer hohen Vorspannung von annähernd 5 V und einer niedrige Vorspannung von 0 V bewegt. Es wird angenommen, dass sich ein Taktimpuls SEL zwischen einer hohen Vorspannung, die ausreicht, um den Transistor Tr2 der Sourcefolgeschaltung 27 einzuschalten, und einer niedrigen Vorspannung von 0 V bewegt. Nachstehend ist beschrieben, wie die Festkörperbildgebungsvorrichtung an jedem Zeitpunkt angesteuert wird.
Am Zeitpunkt t0 werden, wie in 4 gezeigt, Taktimpulse Vtr, VMG, VROG und SEL auf die niedrige Vorspannung (nachstehend als Low Bias bezeichnet) gesetzt und wird der Taktimpuls VRG auf die hohe Vorspannung (nachstehend als High Bias bezeichnet) gesetzt. Der photoelektrische Wandlungsabschnitt 21, der Ladungshalteabschnitt 22, der FD-Abschnitt 23 und der RD-Abschnitt 24 bewirken, dass die jeweiligen Potentiale in der Richtung der benachbarten Anordnung der Gate-Elektroden derart geformt werden, dass sie Unterschiede in den Störstellenkonzentrationen der Abschnitte widerspiegeln. Der Ladungshalteabschnitt 22 stellt, wie in 5 gezeigt, ein höheres Potential (höheres elektrisches Potential). als der photoelektrische Wandlungsabschnitt 21 bereit. Der FD-Abschnitt 23 stellt ein höheres Potential als der Ladungshalteabschnitt 22 bereit. Der RD-Abschnitt 24 stellt ein Potential annähernd gleich dem FD-Abschnitt 23 bereit. Am Zeitpunkt t0 bewirkt der Bereich unmittelbar unterhalb der Übertragungsgateelektrode 30 und der ROG-Elektrode 32 ein Potential annähernd gleich dem elektrischen Massepotential. Folglich werden der photoelektrische Wandlungsabschnitt 21 und der Ladungshalteabschnitt 22 elektrisch getrennt. Demgegenüber ist ein Potential unmittelbar unterhalb der RG-Elektrode 33 hoch, da VRG auf High Bias gesetzt ist. Dementsprechend werden der FD-Abschnitt 23 und der RD-Abschnitt 24 elektrisch verbunden, um das gleiche elektrische Potential hervorzurufen. Ein elektrisches Potential für den Bereich unmittelbar unterhalb der Übertragungsgateelektrode 30 nähert sich dem elektrischen Massepotential an, wobei es einen Quantentopf bildet, dessen Basis dem photoelektrischen Wandlungsabschnitt 21 entspricht. Folglich speichert der photoelektrische Wandlungsabschnitt 21 eine Signalladung 100, die aus einer photoelektrischen Wandlung des einfallenden Lichts erzeugt wird.
Vtr wechselt, wie in 4 gezeigt, zwischen t1 bis t2 von Low Bias auf High Bias. In diesem Zustand bewirkt der Bereich unmittelbar unterhalb der Übertragungsgateelektrode 30 ein hohes Potential (hohes elektrisches Potential). Die im photoelektrischen Wandlungsabschnitt 21 gespeicherte Signalladung 100 wird aufgrund eines Rand-E-Feld-Drifts und eines Eigeninduktionsdrifts zum Ladungshalteabschnitt 22 übertragen.
Am Zeitpunkt t2 wechselt Vtr von High Bias zu Low Bias. Dies bewirkt, wie in 6 gezeigt, dass das Potential unmittelbar unterhalb der Übertragungsgateelektrode 30 annähernd das elektrische Massepotential annimmt. Der photoelektrische Wandlungsabschnitt 21 und der Ladungshalteabschnitt 22 bilden Quantentöpfe, die elektrisch von den anderen Abschnitten getrennt sind. Der Ladungshalteabschnitt 22 hält die vom photoelektrischen Wandlungsabschnitt 21 übertragene Signalladung 100. Der photoelektrische Wandlungsabschnitt 21 beginnt die Speicherung einer neuen Signalladung 200 aufgrund einer photoelektrischen Wandlung des einfallenden Lichts in eine elektrische Ladung. D. h., eine Speicherperiode, die im Schutzumfang der Ansprüche beschrieben ist, beginnt, wenn Vtr auf Low wechselt.
Der Ladungssperrabschnitt 26 ist von der Oberfläche 20a des Halbleitersubstrats 20 zwischen dem Ladungshalteabschnitt 22 und dem Isolierfilm 34 freiliegend. Das Potential in der Dickenrichtung des Halbleitersubstrats 20 ist, wie in 7 gezeigt, annähernd gleich dem elektrischen Massepotential entsprechend dem Isolierfilm 34 und dem Ladungssperrabschnitt 26. Das Potential entsprechend dem Ladungshalteabschnitt 22 ist höher (positives elektrisches Potential) als dasjenige des Ladungssperrabschnitts 26. Das Potential nimmt mit zunehmendem Abstand von der Oberfläche 20a in der Dickenrichtung des Halbleitersubstrats 20 ab (nähert sich dem elektrischen Massepotential an). D. h., das Potential wird zu einem Quantentopf geformt, dessen Basis dem Ladungshalteabschnitt 22 entspricht. Der Ladungshalteabschnitt 22 hält ebenso die Signalladung 100 in der Dickenrichtung des Halbleitersubstrats 20. Die Ausführungsform verwendet n-leitendes polykristallines Silizium für die Vervielfachungsgateelektrode 31. Eine Grenzfläche zwischen dem Isolierfilm 34 und der Vervielfachungsgateelektrode 31 bewirkt ein leicht positives elektrisches Potential.
Ein Taktimpuls VMG wird, wie in 4 gezeigt, zwischen den Zeitpunkten t3 und t4 angelegt, um mehrere hohe Vorspannungen zu enthalten. Der Taktimpuls weist einen Einzelimpuls auf, der zu einer Vorspannung (Bias) von Low-High-Low wechselt. Nachstehend ist unter Bezugnahme auf die 7 bis 9 näher beschrieben, wie die Festkörperbildgebungsvorrichtung angesteuert wird, wenn dieser Impuls an die Vervielfachungsgateelektrode 31 gelegt wird.
Wenn VMG niedrig ist, hält der Ladungshalteabschnitt 22, wie vorstehend beschrieben, die Signalladung 100 (7).
Wenn VMG anschließend von Low Bias auf High Bias wechselt, vertieft die Oberfläche 20a des Halbleitersubstrats 20, wie in 8 gezeigt, das Potential (um das elektrische Potential zu erhöhen). Der Ladungssperrabschnitt 26 kann das Potential halten, das niedriger als dasjenige des Ladungshalteabschnitts 22 ist. Ein elektrisches Feld, das für eine Avalanche-Vervielfachung von elektrischen Ladungen geeignet ist, ist eher in einem Bereich in Richtung der Oberfläche 20a verfügbar als eine im Ladungssperrabschnitt 26 gebildete Potentialsperre.
Wenn VMG, wie in 9 gezeigt, auf High Bias wechselt, ermöglicht der Ladungssperrabschnitt 26 es dem Potential, höher als dasjenige des Ladungshalteabschnitts 22 zu sein. Die im Ladungshalteabschnitt 22 gespeicherte Signalladung 100 beschleunigt in Richtung der Oberfläche 20a. Dies ermöglicht eine Avalanche-Vervielfachung an der Signalladung 100.
Wenn VMG anschließend von High Bias auf Low Bias wechselt, wird das Potential des Halbleitersubstrats 20 in der Dickenrichtung ähnlich dem Übergangszustand ( 8) geformt, in dem VMG von Low Bias auf High Bias wechselt. Zu dieser Zeit ist die Signalladung 100 eher in Richtung der Oberfläche 20a vorhanden als die im Ladungssperrabschnitt 26 gebildete Potentialsperre.
Wenn VMG anschließend auf Low Bias wechselt, nähert sich das elektrische Potential in dem Isolierfilm 34 und dem Ladungssperrabschnitt 26 dem elektrischen Massepotential an und wird zu einer Quantentopf geformt, dessen Basis dem Ladungshalteabschnitt 22 entspricht, so wie es in der 7 gezeigt ist. Die Signalladung 100 wird aus dem Bereich näher zur Oberfläche 20a als der Ladungssperrabschnitt 26 zum Ladungsträgerhalteabschnitt 22 übertragen, bedingt durch den Rand-E-Feld-Drift und den Eigeninduktionsdrift.
Ein Wechsel von VMG von Low Bias zu High Bias ermöglicht, wie vorstehend beschrieben, eine Avalanche-Vervielfachung an der im Ladungshalteabschnitt 22 gespeicherten Signalladung 100. Ein Wechsel von VMG von High Bias zu Low Bias ermöglicht es dem Ladungshalteabschnitt 22, die vervielfachte Signalladung 100 wiederum zu halten.
Zwischen den Zeitpunkten t3 und t4 kann das Anlegen mehrerer hoher Vorspannungen als VMG eine elektrische Ladung vervielfachen, die aus der photoelektrischen Wandlung resultiert. Diese Periode (t4 – t3) entspricht einer Vervielfachungsperiode, die im Schutzumfang der Ansprüche beschrieben ist.
Am Zeitpunkt t5 wechselt VRG von High Bias zu Low Bias. Dies verringert, wie in 10 gezeigt, das Potential im Bereich unmittelbar unterhalb der RG-Elektrode 33 und ermöglicht dem elektrischen Potential, sich dem elektrischen Massepotential anzunähern. Am Zeitpunkt t5 wechselt VROG ebenso auf Low. Der FD-Abschnitt 23 wird elektrisch von dem Ladungshalteabschnitt 22 und dem RD-Abschnitt 24 getrennt. D. h., der FD-Abschnitt 23 bildet einen Quantentopf.
Ein Taktimpuls SEL wird an die Reihenwählleitung 10b gelegt und wechselt zwischen den Zeitpunkten t5 und t6 von Low Bias auf High Bias. Dies schaltet den Transistor Tr2 der Sourcefolgeschaltung 27 ein und ermöglicht es, dass einen Strom zu ändern, der durch die Säulensignalleitung 10c fließt, und zwar in Übereinstimmung mit einer Änderung in der Gate-Spannung für den mit dem FD-Abschnitt 23 verbundenen Transistor Tr1.
Zwischen den Zeitpunkten t6 und t7 wechselt VROG von Low Bias auf High Bias. Dies erhöht, wie in 11 gezeigt, dass Potential unmittelbar unterhalb der ROG-Elektrode 32 und überträgt die im Ladungshalteabschnitt 22 gespeicherte Signalladung 100 zum FD-Abschnitt 23. Der FD-Abschnitt 23 speichert die Signalladung 100, um die Gate-Spannung für den Transistor Tr1 zu ändern, der mit der Sourcefolgeschaltung 27 verbunden ist. Insbesondere verringert sich das elektrische Potential für den FD-Abschnitt 23, d. h. die Gate-Spannung für den Transistor Tr1, verglichen mit derjenigen, bevor die Signalladung 100 gespeichert wird. Zwischen den Zeitpunkten t6 und t7 verbleibt SEL bei High Bias. Eine Minderung des elektrischen Potentials für den FD-Abschnitt 23 verringert den durch die Säulensignalleitung 10c fließenden Strom. Eine Minderung des Strombetrags hängt von dem Betrag der Signalladung 100 ab, die zum FD-Abschnitt 23 übertragen wird. Dies zeigt, dass der Betrag an Licht, das auf das Pixel 10 fällt, bis zu einer Abnahme im Betrag des durch die Säulensignalleitung 10c fließenden Stroms gewandelt wird.
Am Zeitpunkt t7 wechselt VROG auf Low. Der FD-Abschnitt 23 wird folglich erneut zu einem Quantentopf geformt. Am Zeitpunkt t7 hält der FD-Abschnitt 23 die Signalladung 100.
Zwischen den Zeitpunkten t7 und t8 wechselt SEL von High Bias auf Low Bias. Dies verhindert, dass eine Änderung im elektrischen Potential des FD-Abschnitts 23 die Säulensignalleitung 10c beeinträchtigt.
Am Zeitpunkt t8 wechselt RG von Low Bias auf High Bias. Dies treibt die im FD-Abschnitt 23 gehaltene Signalladung 100 weg zum RD-Abschnitt 24. Der FD-Abschnitt 23 hält das gleiche elektrische Potential (VRD) wie der RD-Abschnitt. Die Potentialform im Halbleitersubstrat 20 am Zeitpunkt t8 ist gleich derjenigen am Zeitpunkt t0.
Eine Wiederholung des Betriebs von t0 bis t8 kann nacheinander ein Spannungssignal entsprechend dem auf das Sensorarray 11 fallenden Lichts ausgeben. Der photoelektrische Wandlungsabschnitt 21 wandelt das Licht in eine elektrische Ladung und speichert es während einer Periode, in der Vtr am Zeitpunkt t2 von High Bias auf Low Bias wechselt, den Zeitpunkt t8 passiert und am Zeitpunkt t8 von Low Bias auf High Bias wechselt. Die Periode entspricht einer Speicherperiode, die im Schutzumfang der Ansprüche beschrieben ist.
Nachstehend sind Arbeitseffekte der Festkörperbildgebungsvorrichtung gemäß der Ausführungsform beschrieben.
Gemäß der Ausführungsform ist der Ladungssperrabschnitt 26 auf der Oberfläche 20a des Halbleitersubstrats 20 gebildet. Der Ladungshalteabschnitt 22 ist benachbart zu und tiefer als der Ladungssperrabschnitt 26 von der Oberfläche 20a gebildet. Das Potential in der Dickenrichtung des Halbleitersubstrats 20 wird zu einem Quantentopf geformt, wenn der Taktimpuls VMG, der auf Low Bias gesetzt ist, an die Vervielfachungsgateelektrode 31 gelegt wird. Die Basis des Quantentopfs entspricht dem Ladungshalteabschnitt 22. Die Sperre hiervon entspricht dem Ladungssperrabschnitt 26 und einem Bereich des Halbleitersubstrats 20 tiefer als der Ladungshalteabschnitt 22. Wenn eine elektrische Ladung zum Ladungshalteabschnitt 22 übertragen wird, kann der Ladungshalteabschnitt 22 die elektrische Ladung speichern, ohne sie in Richtung der Oberfläche 20a des Halbleitersubstrats 20 zu bewegen. Wenn VMG, wie vorstehend beschrieben, von Low Bias auf High Bias wechselt, kann der Ladungssperrabschnitt 26 ein elektrisches Feld bilden, das für eine Avalanche-Vervielfachung an der elektrischen Ladung geeignet ist, während der Ladungshalteabschnitt 22 die elektrische Ladung hält. Das Setzen von VMG auf High Bias kann die elektrische Ladung in der Dickenrichtung des Halbleitersubstrats 20 beschleunigen und vervielfachen. D. h., die gleiche Elektrode kann mehrere elektrische Ladungen speichern und vervielfachen. Dies kann die Anzahl von Gate-Elektroden verglichen mit der Technologie verringern, die im Patentdokument 1 beschrieben ist, die eine elektrische Ladung zur Vervielfachung in einer Richtung senkrecht zur Dickenrichtung beschleunigt. Genauer gesagt, die Oberfläche 20 des Halbleitersubstrats 20 kann eine Fläche für Bereiche eliminieren, die für einen Betrieb zur Vervielfachung von elektrischen Ladungen benötigt werden. Dies führt dazu, dass das Einheitspixel 10 verkleinert werden kann.
Gemäß der Ausführungsform kann die gleiche Elektrode, d. h. die Vervielfachungsgateelektrode 31 eine elektrische Ladung speichern und vervielfachen. Die Ausführungsform kann die Distanz, die zur Beschleunigung der elektrischen Ladung erforderlich ist, verglichen mit der im Patentdokument 1 beschriebenen Konfiguration, die eine elektrische Ladung zwischen verschiedenen Elektroden beschleunigt und vervielfacht, verkürzen. Die Ausführungsform kann ein elektrisches Feld auch dann erhöhen, wenn die elektrische Ladung unter Verwendung der gleichen elektrischen Potentialdifferenz beschleunigt wird. Genauer gesagt, es ist möglich, eine Spannung (High Bias für VMG), die an die Vervielfachungsgateelektrode 31 gelegt wird, um ein elektrisches Feld zu erfassen, das für die Avalanche-Vervielfachung benötigt wird, verglichen mit der Konfiguration, die eine elektrische Ladung zwischen verschiedenen Elektroden beschleunigt und vervielfacht, zu verringern. Die Konfiguration der Ausführungsform kann eine hohe Vorspannung für VMG auf annähernd 5 bis 8 V einstellen. Die Ausführungsform kann eine Spannung (15V oder höher) für die Vervielfachungsgateelektrode, so wie sie im Patentdokument 1 beschrieben ist, deutlich verringern.
Gemäß der Ausführungsform ist die Störstellenkonzentration des Ladungssperrabschnitts 26, wie vorstehend beschrieben, vorzugsweise derart bestimmt, dass sie größer oder gleich 1,5 × 10¹⁷ cm^–3 und kleiner oder gleich 3,0 × 10¹⁸ cm^–3 ist. Die Erfinder haben den Konzentrationsbereich unter Verwendung einer Computersimulation ermittelt. Insbesondere haben die Erfinder, wie in 12 gezeigt, eine Abhängigkeit der E-Feld-(elektrisches Feld)-Intensität für den Ladungssperrabschnitt 26 des Halbleitersubstrats 20 von der Störstellenkonzentration simuliert. Die E-Feld-Intensität entsprechend der vertikalen Achse beschreibt ein maximales elektrisches Feld in der Dickenrichtung des Halbleitersubstrats 20 einschließlich des Ladungssperrabschnitts 26. Die Störstellenkonzentration entsprechend der horizontalen Achse beschreibt die Störstellenkonzentration von Bor, mit dem der Ladungssperrabschnitt 26 dotiert ist. Die E-Feld-Intensität nimmt mit zunehmender Störstellenkonzentration zu. Ein elektrisches Feld, das für die Avalanche-Vervielfachung an elektrischen Ladungen benötigt wird, ist größer oder gleich 2 × 10⁵ V·cm^–1. Ein elektrisches Feld von kleiner oder gleich 1 × 10⁶ V·cm^–1 verhindert einen Tunneldurchbruch von dem Ladungssperrabschnitt 26 zu dem Isolierfilm 34, der zwischen dem Ladungssperrabschnitt 26 und der Vervielfachungsgateelektrode 31 gebildet ist. Das elektrische Feld für den Ladungssperrabschnitt 26 ist vorzugsweise auf den vorstehend erwähnten Bereich gesetzt. Dieser E-Feld-Bereich stellt einen bevorzugten Konzentrationsbereich von größer oder gleich 1,5 × 10¹⁷ cm^–3 und kleiner oder gleich 3,0 × 10¹⁸ cm^–3 bereit. Die Erfinder haben die Simulation unter der Bedingung ausgeführt, dass eine Grenzfläche zwischen dem Ladungshalteabschnitt 22 und dem Ladungssperrabschnitt 26 in einer Entfernung von annähernd 0,2 μm von der Oberfläche 20a gebildet wird. Wenn der Ladungssperrabschnitt 26 stark invertiert, ist das maximale elektrische Feld vom Abstand der Grenzfläche zwischen dem Ladungshalteabschnitt 22 und dem Ladungssperrabschnitt 26 von der Oberfläche 20a nahezu unabhängig. Der bevorzugte Konzentrationsbereich (größer oder gleich 1,5 × 10¹⁷ cm^–3 und kleiner oder gleich 3,0 × 10¹⁸ cm^–3) ist nicht auf 0,2 μm Abstand der Grenzfläche zwischen dem Ladungshalteabschnitt 22 und dem Ladungssperrabschnitt 26 von der Oberfläche 20a beschränkt.
Gemäß der Ausführungsform sind der photoelektrische Wandlungsabschnitt 21 und der Ladungshalteabschnitt 22 getrennt voneinander gebildet. Die Übertragungsgateelektrode 30 ist über den Isolierfilm 34 entsprechend einem Bereich zwischen dem photoelektrischen Wandlungsabschnitt 21 und dem Ladungshalteabschnitt 22, der auf der Oberfläche 20a des Halbleitersubstrats 20 gebildet ist, gebildet.
Eine an die Übertragungsgateelektrode 30 gelegte Spannung kann eine Übertragung einer elektrischen Ladung vom photoelektrischen Wandlungsabschnitt 21 zum Ladungshalteabschnitt 22 steuern. Insbesondere kann dann, wenn Vtr an die Übertragungsgateelektrode 30 gelegt wird, das Setzen von Vtr auf High Bias eine elektrische Ladung aus dem photoelektrischen Wandlungsabschnitt 21 zum Ladungshalteabschnitt 22 übertragen. Das Setzen von Vtr auf Low Bias kann den Ladungshalteabschnitt 22 elektrisch vom photoelektrischen Wandlungsabschnitt 21 trennen. Der Ladungshalteabschnitt 22 und der FD-Abschnitt 23 werden ebenso elektrisch getrennt, wenn eine niedrige Vorspannung an die ROG-Elektrode 32 gelegt wird, die zwischen dem Ladungshalteabschnitt 22 und dem FD-Abschnitt 23 gebildet ist. Diese Konfiguration kann eine elektrische Ladung, die vom photoelektrischen Wandlungsabschnitt 21 photoelektrisch gewandelt wird, temporär speichern und die Signalladung 100 anschließend als eine Spannung in einer vorbestimmten Sequenz ausgeben. Die mehreren Pixel 10 können gleichzeitig belichtet werden, um eine umfassende Belichtung zu ermöglichen.
Gemäß der Ausführungsform ist der Ladungssperrabschnitt 26 derart gebildet, dass er sich nur teilweise mit der Vervielfachungsgateelektrode 31 überlappt. Genauer gesagt, der Ladungssperrabschnitt 26 ist von der Oberfläche 20a des Halbleitersubstrats 20, mit Ausnahme des Teils des Ladungssperrabschnitts 26, der sich mit der Vervielfachungsgateelektrode 31 überlappt, freigelegt. D. h., wenigstens eine Kante 31a der Vervielfachungsgateelektrode 31 ist, wie in 13 gezeigt, eher an der Seite des Ladungssperrabschnitts 26 als der Grenze zwischen dem Ladungssperrabschnitt 26 und dem Halbleitersubstrat 20 positioniert. Diese Konfiguration kann das Auftreten einer Potentialsenke nahe der Grenzfläche zwischen dem Ladungssperrabschnitt 26 und dem Halbleitersubstrat 20 während eines Zustands eines Übergangs von Low Bias zu High Bias für den Taktimpuls VMG, der an die Vervielfachungsgateelektrode 31 gelegt wird, um eine elektrische Ladung zu vervielfachen, verhindern.
Der Effekt ist nachstehend unter Bezugnahme auf die 13 und 14 beschrieben. In den 13 und 14 beschreibt, um Potentiale zu zeigen, eine Strichdoppeltpunktlinie A ein Potential für den Ladungshalteabschnitt 22. Eine Strichpunktlinie B beschreibt ein Potential für den Ladungssperrabschnitt 26, wenn VMG auf Low Bias gesetzt wird. Eine durchgezogene Linie C beschreibt ein Potential für den Ladungssperrabschnitt 26 während eines Übergangszustands, in dem VMG auf High Bias wechselt.
Wenn eine Spannung an die Vervielfachungsgateelektrode 31 gelegt wird, konzentriert sich ein elektrisches Feld an der Kante 31a der Vervielfachungsgateelektrode 31 in Kontakt mit dem Isolierfilm 34. Die Kante 31a ist beispielsweise, wie in 14 gezeigt, bündig mit der Grenzfläche zwischen dem Ladungssperrabschnitt 26 und dem Halbleitersubstrat 20. Auf der Oberfläche 20a ist das Potential für das Halbleitersubstrat 20 tiefer als der Ladungssperrabschnitt 26 (durchgezogene Linie C in der 14), während die Störstellenkonzentration des Halbleitersubstrats 20 geringer als diejenige des Ladungssperrabschnitts 26 ist. Diese Konfiguration erzeugt eine Potentialsenke an der Grenzfläche zwischen dem Ladungssperrabschnitt 26 und dem Halbleitersubstrat 20. Die im Ladungshalteabschnitt 22 gespeicherte elektrische Ladung bewegt sich teilweise zu der Potentialsenke, die an der Oberfläche 20a des Halbleitersubstrats 20 erzeugt wird, bevor VMG zu High Bias wechselt. Auch wenn VMG anschließend auf High Bias wechselt, ist eine Potentialdifferenz zwischen der Potentialsenke und dem Ladungssperrabschnitt 26 geringer als eine Potentialdifferenz zwischen dem Ladungshalteabschnitt 22 und dem Ladungssperrabschnitt 26. Die Effizienz der Vervielfachung der elektrischen Ladung kann abnehmen. Demgegenüber ist die Vervielfachungsgateelektrode 31, wie in 13 gezeigt, derart gebildet, dass ihre Kante 31a in Richtung des Ladungssperrabschnitts 26 weg von der Grenzfläche zwischen dem Ladungssperrabschnitt 26 und dem Halbleitersubstrat 20 positioniert ist. Diese Konfiguration kann verhindern, dass eine Potentialsenke auftritt.
Die Ausführungsform ordnet die Gate-Elektroden 30, 31, 32 und 33 in dieser Reihenfolge an. Gemäß dieser Konfiguration ist die Vervielfachungsgateelektrode 31 in der Anordnungsrichtung vorzugsweise schmaler als der Ladungssperrabschnitt 26. D. h., der Ladungssperrabschnitt 26 ist vorzugsweise von einem Bereich zwischen der Vervielfachungsgateelektrode 31 und der Übertragungsgateelektrode 30 und von einem Bereich zwischen der Vervielfachungsgateelektrode 31 und der ROG-Elektrode 32 auf der Oberfläche 20a des Halbleitersubstrats 20 exponiert. Dies liegt daran, dass der Bereich zwischen der Vervielfachungsgateelektrode 31 und der Übertragungsgateelektrode 30 eine geringere Störstellenkonzentration als der vorstehend beschriebenen Elementisolierbereich aufweist (oder keine Isoliereigenschaften gleich einem Isolierfilm gewährleistet), so dass auf einfache Weise eine Potentialsenke hervorgerufen wird. Gemäß der Ausführungsform ist die Vervielfachungsgateelektrode 31 in der Anordnungsrichtung schmaler als der Ladungssperrabschnitt 26. Dies kann das Auftreten einer Potentialsenke im Bereich zwischen der Vervielfachungsgateelektrode 31 und der Übertragungsgateelektrode 30 und dem Bereich zwischen der Vervielfachungsgateelektrode 31 und der ROG-Elektrode 32 verhindern. Folglich kann eine elektrische Ladung effektiv vervielfacht werden.
Gemäß der Ausführungsform wird während der Vervielfachungsperiode eine hohe Vorspannung als VMG zweimal oder öfters an die Vervielfachungsgateelektrode 31 gelegt. Dies kann eine elektrische Ladung verglichen mit einem Zyklus von High Bias als VMG effektiv vervielfachen. Die Anzahl von Malen des Anlegens einer hohen Vorspannung kann festgelegt (konfiguriert) werden. Entwickler können jeden beliebigen Betrag an Vervielfachung von elektrischer Ladung festlegen (konfigurieren).
Das Einheitspixel 10 gemäß der Ausführungsform weist den FD-Abschnitt 23 und den RD-Abschnitt 24 auf, die mit der Sourcefolgeschaltung 27 verbunden sind. Das Einheitspixel 10 weist ferner die ROG-Elektrode 32 und die RG-Elektrode 33 auf, um elektrische Ladungen zu übertragen. Die Festkörperbildgebungsvorrichtung gemäß der Ausführungsform kann einen CMOS-Bildsensor als einen Flächensensor mit den Einheitspixeln 10, die in einer zweidimensionalen Matrix angeordnet sind, bilden.
(Modifikation der ersten Ausführungsform)
Gemäß der Ausführungsform weist das Halbleitersubstrat 20 den Bereich, der als Leitfähigkeitstyp p (p–) konfiguriert ist, unmittelbar unterhalb der Übertragungsgateelektrode 30 auf. Der Bereich weist, wie in 15 gezeigt, vorzugsweise einen Bereich 50 niedriger Konzentration auf, der als Leitfähigkeitstyp N (n–) konfiguriert ist, mit einer geringeren Störstellenkonzentration als der photoelektrische Wandlungsabschnitt 21. Diese Konfiguration kann das Potential für den Bereich unmittelbar unterhalb der Übertragungsgateelektrode 30 vertiefen und ein Rand-E-Feld zwischen dem photoelektrischen Wandlungsabschnitt 21 und dem Ladungshalteabschnitt 22 erhöhen. Der Betrag der verbleibenden elektrischen Ladung, die aus dem photoelektrischen Wandlungsabschnitt 21 zum Ladungshalteabschnitt 22 zu übertragen ist, kann verringert werden.
(Zweite Ausführungsform)
Die erste Ausführungsform stellt das Beispiel zum Bilden des photoelektrischen Wandlungsabschnitts 21 und des Ladungshalteabschnitts 22 getrennt voneinander bereit. Die vorliegende Erfindung ist jedoch nicht hierauf beschränkt. Der photoelektrische Wandlungsabschnitt 21 und der Ladungshalteabschnitt 22 können beispielsweise, wie in 16 gezeigt, benachbart zueinander gebildet sein.
Solch eine Konfiguration überträgt eine elektrische Ladung von dem Zeitpunkt, an dem der photoelektrische Wandlungsabschnitt 21 die elektrische Ladung in Übereinstimmung mit der photoelektrischen Wandlung erzeugt, zum Ladungshalteabschnitt 22. Nach Verstreichen einer vorbestimmten Belichtungszeit vervielfacht das Anlegen des Taktimpulses VMG an die Vervielfachungsgateelektrode 31 die elektrische Ladung. Das Pixel 10 gemäß der zweiten Ausführungsform weist die Übertragungsgateelektrode 30, ungleich der ersten Ausführungsform, nicht auf. Die zweite Ausführungsform kann die Anzahl von Gate-Elektroden im Einheitspixel 10 verglichen mit der Konfiguration der ersten Ausführungsform verringern. Die Pixelgröße kann verringert werden. Da die Übertragungsgateelektrode 30 nicht vorgesehen sein muss, kann eine Fläche zum Bereitstellen Gate-Elektrode von dem Einheitspixel 10 verkleinert werden und eine Fläche für den photoelektrischen Wandlungsabschnitt 21 vergrößert werden, um die Empfindlichkeit zu verbessern. Die Konfiguration einer logischen Schaltung einschließlich des TG 16 kann vereinfacht werden, da es nicht erforderlich ist, den Taktimpuls Vtr zu steuern, der an die Übertragungsgateelektrode 30 gelegt wird.
(Dritte Ausführungsform)
Die erste und die zweite Ausführungsform stellen Beispiele für ein unabhängiges Bilden des photoelektrischen Wandlungsabschnitts 21 und des Ladungshalteabschnitts 22 bereit. Die vorliegende Erfindung ist jedoch nicht hierauf beschränkt. Der photoelektrische Wandlungsabschnitt 21 und der Ladungshalteabschnitt 22 können beispielsweise, wie in 17 gezeigt, in demselben Bereich gebildet sein. Genauer gesagt, der photoelektrische Wandlungsabschnitt 21 wird ebenso als der Ladungshalteabschnitt 22 verwendet. Diese Konfiguration bildet den Isolierfilm 34 und die Vervielfachungsgateelektrode 31 oberhalb des photoelektrischen Wandlungsabschnitts 21.
Bei solch einer Konfiguration entspricht die Lochanreicherungsschicht 25 dem Ladungssperrabschnitt 26. Das Potential, das die Lage betreffend dem photoelektrischen Wandlungsabschnitt 21 entspricht, und zwar in der Dickenrichtung des Halbleitersubstrats 20, ist annähernd gleich dem Potential, das die Lage betreffend dem Ladungshalteabschnitt 22 der ersten Ausführungsform entspricht. Das Anlegen des Taktimpulses VMG an die Vervielfachungsgateelektrode 31 kann eine elektrische Ladung vervielfachen.
Ähnlich der zweiten Ausführungsform weist das Pixel 10 gemäß der dritten Ausführungsform die Übertragungsgateelektrode 30 nicht auf. Die dritte Ausführungsform kann die Anzahl von Gate-Elektroden im Einheitspixel 10 verglichen mit der Konfiguration der ersten Ausführungsform verringern. Der photoelektrische Wandlungsabschnitt 21 wird ebenso als der Ladungshalteabschnitt 22 verwendet. Die Pixelgröße kann verglichen mit der zweiten Ausführungsform weiter verringert werden. Eine Fläche zum Bereitstellen der Gate-Elektrode von dem Einheitspixel 10 kann verkleinert werden, und eine Fläche für den photoelektrischen Wandlungsabschnitt 21 kann vergrößert werden, um die Empfindlichkeit zu verbessern. Die Konfiguration einer logischen Schaltung einschließlich des TG 16 kann vereinfacht werden, da es nicht erforderlich ist, den an die Übertragungsgateelektrode 30 gelegten Taktimpuls Vtr zu steuern.
(Vierte Ausführungsform)
Die vorstehend beschriebenen Ausführungsformen stellen Beispiele zum Bilden der Vervielfachungsgateelektrode 31 auf der Oberfläche 20a des Halbleitersubstrats 20 über den Isolierfilm 34 bereit. Gemäß der vierten Ausführungsform weist das Halbleitersubstrat, wie in 18 gezeigt, die Vervielfachungsgateelektrode 31 auf, die in der Dickenrichtung des Halbleitersubstrats 20 zu einem Graben geformt ist.
Gemäß der vierten Ausführungsform sind der photoelektrische Wandlungsabschnitt 21 und der Ladungshalteabschnitt 22, ähnlich der dritten Ausführungsform, in demselben Bereich gebildet. Der photoelektrische Wandlungsabschnitt 21 wird ebenso als der Ladungshalteabschnitt 22 verwendet. D. h., die Lochanreicherungsschicht 25 wird ebenso als der Ladungssperrabschnitt 26 verwendet. Die Vervielfachungsgateelektrode 31 der Ausführungsform ist derart gebildet, dass sie teilweise von der Oberfläche 20a des Halbleitersubstrats 20 freiliegt und in der Lochanreicherungsschicht 25 enthalten ist. Der Isolierfilm 34 ist zwischen der Vervielfachungsgateelektrode 31 und der Lochanreicherungsschicht 25 angeordnet. Die Vervielfachungsgateelektrode 31 der Ausführungsform ist, wie in 19 gezeigt, gebildet, um den photoelektrischen Wandlungsabschnitt 21 (Ladungshalteabschnitt 22) zu umschließen. D. h., die Vervielfachungsgateelektrode 31 verläuft, wie in 20 gezeigt, senkrecht zur Richtung der Anordnung des photoelektrischen Wandlungsabschnitts 21, des FD-Abschnitts 23 und des RD-Abschnitts 24. Die Vervielfachungsgateelektrode 31 ordnet den photoelektrischen Wandlungsabschnitt 21 (Ladungshalteabschnitt 22) in der Richtung entlang der Oberfläche 20a zwischen sich an. 18 zeigt eine Querschnittsansicht entlang der Linie XVIII-XVIII in der 19. 20 zeigt eine Querschnittsansicht entlang der Linie XX-XX in der 19.
Die Konfiguration der Ausführungsform ordnet, wie in 18 gezeigt, die Vervielfachungsgateelektrode 31, den Isolierfilm 34, die Lochanreicherungsschicht 25 (Ladungssperrabschnitt 26) und den photoelektrischen Wandlungsabschnitt 21 (Ladungshalteabschnitt 22) in dieser Reihenfolge in der Richtung entlang der Oberfläche 20a an. Das Potential in dieser Anordnungsrichtung ist, wie in 21 gezeigt, derart geformt, dass es einen Potentialtopf im photoelektrischen Wandlungsabschnitt 21 (Ladungshalteabschnitt 22) bildet. Das Potential ist ähnlich dem Potential geformt, das die Lage betreffend dem Ladungshalteabschnitt 22 entspricht, in der Dickenrichtung des Halbleitersubstrats 20 der vorstehend beschriebenen Ausführungsformen. Das Anlegen des Taktimpulses VMG an die Vervielfachungsgateelektrode 31 kann eine elektrische Ladung vervielfachen. Das in der 21 gezeigte Potential entspricht demjenigen in der XXI-Richtung in der 18.
Die Grabenform der Vervielfachungsgateelektrode 31 kann verhindern, dass die Vervielfachungsgateelektrode 31 und der Isolierfilm 34 das einfallende Licht stören. Dies kann die Menge an Licht gewährleisten, die auf den photoelektrischen Wandlungsabschnitt 21 fällt, wenn der photoelektrische Wandlungsabschnitt 21 ebenso als der Ladungshalteabschnitt 22 gemäß der dritten und der vierten Ausführungsform verwendet wird.
Die Ausführungsform stellt das Beispiel zum Bilden der Vervielfachungsgateelektrode 31 derart bereit, dass diese, wie in 19 gezeigt, den photoelektrischen Wandlungsabschnitt 21 (den Ladungshalteabschnitt 22) umgibt. Der Ladungssperrabschnitt 26 und der Isolierfilm 34 können auch lediglich zwischen der grabenförmigen Vervielfachungsgateelektrode 31 und dem Ladungshalteabschnitt 22 angeordnet sein. Eine Vergrößerung der Fläche der Vervielfachungsgateelektrode 31, die dem Ladungshalteabschnitt 22 gegenüberliegt, kann jedoch, wie in der Ausführungsform beschrieben, elektrische Ladungen noch effektiver vervielfachen.
(Fünfte Ausführungsform)
Die vorstehend beschriebenen Ausführungsformen verwenden Low Bias von 0 V für den an die Vervielfachungsgateelektrode 31 gelegten Taktimpuls VMG. Die fünfte Ausführungsform verwendet den Low Bias, der unter 0 V liegt. Nachstehend ist ein Beispiel zum Setzen des Low Bias auf –0,5 V beschrieben.
Das Beispiel zum Setzen des Low Bias auf 0 V verwendet, wie in der ersten Ausführungsform beschrieben, n-leitendes polykristallines Silizium für die Vervielfachungsgateelektrode 31. Die Grenzfläche zwischen dem Isolierfilm 34 und der Vervielfachungsgateelektrode 31 bringt ein leicht positives elektrisches Potential in dem Potential einschließlich des Ladungssperrabschnitts 26 und des Ladungshalteabschnitts 22 in der Dickenrichtung des Halbleitersubstrats 20 hervor. Es soll angenommen werden, dass VMG, der an die Vervielfachungsgateelektrode 31 gelegt wird, im Ladungshalteabschnitt 22 von High Bias zu Low Bias wechselt. Die Signalladung 100 bewegt sich derart zu der Seite der Oberfläche 20a des Halbleitersubstrats 20, dass die Signalladung 100 vervielfacht wird. In diesem Fall kann die Signalladung 100 gegebenenfalls nicht teilweise zum Ladungshalteabschnitt 22 übertragen werden und nahe der Oberfläche 20a verbleiben. Demgegenüber setzt die Ausführungsform Low Bias auf einen negativen Wert, wie beispielsweise –0,5 V. Die Ausführungsform kann, wie in 22 gezeigt, ein elektrisches Potential für die Grenzfläche zwischen dem Isolierfilm 34 und der Vervielfachungsgateelektrode 31 an das elektrische Massepotential annähern. Folglich kann die Ausführungsform die Signalladung 100 an den Ladungshalteabschnitt 22 übertragen, ohne die Signalladung 100 nahe der Oberfläche 20a zu lassen.
(Weitere Ausführungsformen)
Obgleich die vorliegende Erfindung vorstehend in Verbindung mit ihren bevorzugten Ausführungsformen beschrieben ist, sollte wahrgenommen werden, dass sie nicht auf diese beschränkt ist, sondern auf verschiedene Weise innerhalb ihres Schutzumfangs modifiziert werden kann.
Die vierte Ausführungsform zeigt ein Beispiel auf, bei dem das Pixel 10 die grabenförmige Vervielfachungsgateelektrode 31 aufweist und der photoelektrische Wandlungsabschnitt 21 ebenso als der Ladungshalteabschnitt 22 verwendet wird. Die Vervielfachungsgateelektrode 31 kann jedoch auch dann grabenförmig ausgebildet sein, wenn der photoelektrische Wandlungsabschnitt 21 und der Ladungshalteabschnitt 22 unabhängig vorgesehen sind. Insbesondere kann die grabenförmige Vervielfachungsgateelektrode 31 gebildet sein, um den Ladungshalteabschnitt 22 in der Richtung senkrecht zur Richtung der Anordnung des photoelektrischen Wandlungsabschnitts 21, des Ladungshalteabschnitts 22, des FD-Abschnitts 23 und des RD-Abschnitts 24 und in der Richtung entlang der Oberfläche 20a zwischen sich anzuordnen.
Alternativ kann die Vervielfachungsgateelektrode 31, wie in 23 gezeigt, im Halbleitersubstrat 20 eingebettet sein. Gemäß dieser Ausführungsform ist das Halbleitersubstrat 20 beispielsweise als ein SOI-Substrat verfügbar. Eine Isolierschicht, die im SOI-Substrat enthalten ist, kann als der Isolierfilm 34 dienen, der in den vorstehend beschriebenen Ausführungsformen beschrieben ist, wenn die Isolierschicht zwischen der Vervielfachungsgateelektrode 31 und dem Ladungshalteabschnitt 22 vorgesehen ist. Der Ladungssperrabschnitt 26 ist zwischen dem Ladungshalteabschnitt 22 und dem Isolierfilm 34 gebildet. Die Ausführungsform kann einen Effekt von Rauschen durch das Oberflächenniveau verhindern, da der Ladungssperrabschnitt 26, der FD-Abschnitt 23 oder der RD-Abschnitt 24 nicht von der Oberfläche 20a des Halbleitersubstrats 20 freiliegen. Eine elektrische Ladung kann vervielfacht werden, ohne dass die Lichtempfangsoberfläche mit der Vervielfachungsgateelektrode 31 versehen sein muss, so wie es in der dritten Ausführungsform erforderlich ist, auch wenn der photoelektrische Wandlungsabschnitt 21 ebenso als der Ladungshalteabschnitt 22 verwendet wird. Eine elektrische Ladung kann vervielfacht werden, ohne dass ein Raum zum Bilden eines Grabens vorgesehen sein muss, so wie es in der vierten Ausführungsform erforderlich ist. Die Pixelgröße kann verglichen mit der dritten und der vierten Ausführungsform weiter verringert werden. Das Einheitspixel 10 kann die Fläche zum Anordnen der Gate-Elektroden verkleinern und die Fläche für den photoelektrischen Wandlungsabschnitt 21 vergrößern, um die Empfindlichkeit zu verbessern. 23 zeigt die Konfiguration, um die Übertragungsgateelektrode 30, die ROG-Elektrode 32 und die RG-Elektrode 33 im Halbleitersubstrat 20 einzubetten. Es kann jedoch auch nur die Vervielfachungsgateelektrode 31 eingebettet sein.
Die vorstehend beschriebenen Ausführungsformen zeigen die Beispiele zur Anordnung von Einheitspixeln 10 in einer zweidimensionalen Matrix, die als ein Flächensensor zu verwenden sind, auf. Es ist ferner möglich, die Einheitspixel 10 eindimensional vorzusehen, um diese als einen Liniensensor zu verwenden.
Die vorstehend beschriebenen Ausführungsformen zeigen die Beispiele eines CMOS-Bildsensors auf, der das Einheitspixel 10 verwendet, das den FD-Abschnitt 23 und den RD-Abschnitt 24 aufweist. Eine elektrische Ladung, die im Ladungshalteabschnitt 22 gespeichert wird, wird zum FD-Abschnitt 23 (der die Sourcefolgeschaltung 27 aufweist) übertragen. Der RD-Abschnitt 24 setzt eine elektrische Ladung für den FD-Abschnitt 23 zurück. Die vorliegende Erfindung ist jedoch nicht hierauf beschränkt. So kann beispielsweise eine elektrische Ladung, die im Ladungshalteabschnitt 22 gespeichert wird, zu einem CCD-Bildsensor übertragen werden, der ein vertikales Register aufweist, das eine ladungsgekoppelte Vorrichtung (CCD) aufweist.
Die vorstehend beschriebenen Ausführungsformen zeigen Beispiele des Halbleitersubstrats 20 auf, das auf das elektrische Massepotential gelegt wird. Die vorliegende Erfindung ist jedoch nicht hierauf beschränkt. Es sollte beachtet werden, dass die Taktimpulse (Vtr, VMG, VROG und VRG) an die Übertragungsgateelektrode 30, die Vervielfachungsgateelektrode 31, die ROG-Elektrode 32 und die RG-Elektrode 33 gelegt werden und vorzugsweise niedrige Vorspannungen von kleiner oder gleich dem elektrischen Potential für das Halbleitersubstrat 20 verwenden.
Obgleich die vorliegende Erfindung vorstehend in Verbindung mit ihren Ausführungsformen beschrieben ist, sollte wahrgenommen werden, dass sie nicht auf die Ausführungsformen und Konfigurationen beschränkt ist, sondern verschiedene Modifikationen und äquivalente Anordnungen mit umfasst. Obgleich verschiedene Kombinationen und Konfigurationen beschrieben sind, sollen anderen Kombinationen und Konfigurationen, die mehr, weniger oder nur ein einziges Element umfassen, als mit im Schutzumfang der vorliegenden Erfindung beinhaltet verstanden werden.

Claims

Festkörperbildgebungsvorrichtung mit: – mehreren Pixeln (10), wobei jedes Pixel (10) aufweist: – einen photoelektrischen Wandlungsabschnitt (21) eines zweiten Leitfähigkeitstyps, der in einem Oberflächenschichtabschnitt einer Oberfläche eines Halbleitersubstrats (20) eines ersten Leitfähigkeitstyps angeordnet ist und auf die Oberfläche fallendes Licht in eine elektrische Ladung wandelt; – einen Ladungshalteabschnitt (22) eines zweiten Leitfähigkeitstyps, der die im photoelektrischen Wandlungsabschnitt (21) erzeugte elektrische Ladung speichert und im Halbleitersubstrat (20) angeordnet ist; – eine Vervielfachungsgateelektrode (31), die kapazitiv mit dem Ladungshalteabschnitt (22) gekoppelt und über einen Isolierfilm (34) auf dem Halbleitersubstrat (20) angeordnet ist; und – einen Ladungssperrabschnitt (26), der zwischen dem Ladungshalteabschnitt (22) und dem Isolierfilm (34) an einer Position angeordnet ist, an der die Vervielfachungsgateelektrode (31) und der Ladungshalteabschnitt (22) kapazitiv gekoppelt sind, und einen ersten Leitfähigkeitstyp mit einer höheren Störstellenkonzentration als das Halbleitersubstrat (20) aufweist.
Festkörperbildgebungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass – wenigstens ein Teil der Vervielfachungsgateelektrode (31) über den Isolierfilm (34) oberhalb der Oberfläche des Halbleitersubstrats (20) angeordnet ist, um sich in einer Dickenrichtung senkrecht zur Oberfläche mit dem Ladungshalteabschnitt (22) zu überlappen; und – der Ladungssperrabschnitt (26) in einem Oberflächenschichtabschnitt der Oberfläche des Halbleitersubstrats (20) angeordnet ist; und – sich wenigstens ein Teil des Ladungssperrabschnitts (26) in einer Richtung senkrecht zur Oberfläche mit der Vervielfachungsgateelektrode (31) überlappt.
Festkörperbildgebungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass – die Vervielfachungsgateelektrode (31) in einem Graben angeordnet ist, der auf der Oberfläche des Halbleitersubstrats (20) angeordnet ist, in einer Dickenrichtung senkrecht zur Oberfläche; und – sich wenigstens ein Teil des Ladungssperrabschnitts (26) in einer horizontalen Richtung parallel zur Oberfläche mit der Vervielfachungsgateelektrode (31) überlappt.
Festkörperbildgebungsvorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass – der photoelektrische Wandlungsabschnitt (21) und der Ladungshalteabschnitt (22) voneinander getrennt sind; und – jedes Pixel (10) ferner eine Übertragungsgateelektrode (30) aufweist, die über den Isolierfilm (34) zwischen dem photoelektrischen Wandlungsabschnitt (21) und dem Ladungshalteabschnitt (22) oberhalb der Oberfläche des Halbleitersubstrats (20) angeordnet ist.
Festkörperbildgebungsvorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass – jedes Pixel (10) ferner einen Bereich (50) niedriger Konzentration eines zweiten Leitfähigkeitstyps aufweist, der eine Konzentration niedriger als der photoelektrische Wandlungsabschnitt (21) und der Ladungshalteabschnitt (22) aufweist und an einem Oberflächenschichtabschnitt des Halbleitersubstrats (20) zwischen dem photoelektrischen Wandlungsabschnitt (21) und dem Ladungshalteabschnitt (22) angeordnet ist.
Festkörperbildgebungsvorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der photoelektrische Wandlungsabschnitt (21) und der Ladungshalteabschnitt (22) benachbart zueinander angeordnet sind.
Festkörperbildgebungsvorrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass der Ladungshalteabschnitt (22) eine höhere Störstellenkonzentration als der photoelektrische Wandlungsabschnitt (21) aufweist.
Festkörperbildgebungsvorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass – der Ladungshalteabschnitt (22) und der photoelektrische Wandlungsabschnitt (21) integriert sind; und – der photoelektrische Wandlungsabschnitt (21) einteilig mit dem Ladungshalteabschnitt (22) ausgebildet ist.
Festkörperbildgebungsvorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass sich nur ein Teil des Ladungssperrabschnitts (26) mit der Vervielfachungsgateelektrode (31) überlappt.
Festkörperbildgebungsvorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass – jedes Pixel (10) ferner einen Schwebediffusionsabschnitt (23) des zweiten Leitfähigkeitstyps, einen Rücksetzdrainabschnitt (24) des zweiten Leitfähigkeitstyps, einen Lesegateabschnitt (32) und eine Rücksetzgateelektrode (33) aufweist; – der Schwebediffusionsabschnitt (23) in einem Oberflächenschichtabschnitt der Oberfläche des Halbleitersubstrats (20) angeordnet ist; – der Schwebediffusionsabschnitt (23) von dem photoelektrischen Wandlungsabschnitt (21), dem Ladungshalteabschnitt (22) und dem Ladungssperrabschnitt (26) getrennt ist; – der Schwebediffusionsabschnitt (23) mit einer Sourcefolgeschaltung (27) verbunden ist, die eine elektrische Ladung in eine Spannung wandelt; – der Rücksetzdrainabschnitt (24) in einem Oberflächenschichtabschnitt der Oberfläche des Halbleitersubstrats (20) angeordnet ist; – der Rücksetzdrainabschnitt (24) von dem photoelektrischen Wandlungsabschnitt (21), dem Ladungshalteabschnitt (22), dem Ladungssperrabschnitt (26) und dem Schwebediffusionsabschnitt (23) getrennt ist; – der Lesegateabschnitt (32) über den Isolierfilm (34) zwischen dem Ladungssperrabschnitt (26) und dem Schwebediffusionsabschnitt (23) oberhalb der Oberfläche des Halbleitersubstrats (20) angeordnet ist; und – die Rücksetzgateelektrode (33) über den Isolierfilm (34) zwischen dem Schwebediffusionsabschnitt (23) und dem Rücksetzdrainabschnitt (24) oberhalb der Oberfläche des Halbleitersubstrats (20) angeordnet ist.
Festkörperbildgebungsvorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der Ladungssperrabschnitt (26) eine Störstellenkonzentration von größer oder gleich 1,5 × 10¹⁷ cm^–3 und kleiner oder gleich 3,0 × 10¹⁸ cm^–3 aufweist.
Festkörperbildgebungsvorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die mehreren Pixel (10) in einer zweidimensionalen Matrix angeordnet sind.
Verfahren zur Ansteuerung der Festkörperbildgebungsvorrichtung nach einem der Ansprüche 1 bis 12, die Schritte aufweisend: – Anlegen eines Taktimpulses mit einer hohen Vorspannung und einer niedrigen Vorspannung an die Vervielfachungsgateelektrode (31); – Anlegen der niedrigen Vorspannung an die Vervielfachungsgateelektrode (31) während einer Speicherperiode, um eine elektrische Ladung im Ladungshalteabschnitt (22) zu speichern; und – Anlegen wenigstens der hohen Vorspannung an die Vervielfachungsgateelektrode (31) während einer Vervielfachungsperiode, um die im Ladungshalteabschnitt (22) gespeicherte elektrische Ladung zu vervielfachen.
Verfahren zur Ansteuerung der Festkörperbildgebungsvorrichtung nach Anspruch 13, ferner den Schritt aufweisend: – Anlegen der hohen Vorspannung wenigstens zweimal an die Vervielfachungsgateelektrode (31) während der Vervielfachungsperiode.
Verfahren zur Ansteuerung der Festkörperbildgebungsvorrichtung nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die niedrige Vorspannung niedriger als ein elektrisches Potential des Halbleitersubstrats (20) ist.