TW201330231A - 半導體記憶體裝置 - Google Patents

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Abstract

本發明提供一種半導體記憶體裝置，能降低在半導體記憶體裝置中產生故障的可能性。在疊層配置的記憶單元陣列(例如，包括使用氧化物半導體材料構成的電晶體的記憶單元陣列)和週邊電路(例如，包括使用半導體基板構成的電晶體的週邊電路)之間配置遮蔽層。由此，可以遮蔽在該記憶單元陣列和該週邊電路之間產生的輻射雜訊。因此，可以降低在半導體記憶體裝置中產生故障的可能性。

Description

半導體記憶體裝置
本發明係關於一種半導體記憶體裝置。
近年來，呈現半導體特性的金屬氧化物(以下，也稱為氧化物半導體材料)作為電晶體的活性層的材料而引人注目。作為活性層的材料應用氧化物半導體材料的電晶體可以藉由與作為活性層的材料應用非晶矽的電晶體相同的製程製造，並且作為活性層的材料應用氧化物半導體材料的電晶體的遷移度比作為活性層的材料應用非晶矽的電晶體高。因此，作為活性層的材料應用氧化物半導體材料的電晶體作為取代或超過作為活性層的材料應用非晶矽的電晶體的電晶體而備受期待。例如，期待將作為活性層的材料應用氧化物半導體材料的電晶體用作設置在有源矩陣型顯示裝置的各像素中的電晶體。
再者，活性層由氧化物半導體材料構成的電晶體具有截止電流值低的特性。由此，能夠在很長期間保存當該電晶體成為截止狀態時成為浮動狀態的節點的電位(保存在該節點中的電荷量)。因此，期待有效地利用該電晶體構成半導體記憶體裝置。例如，專利文獻1公開了一種應用於Dynamic Random Access Memory(DRAM：動態隨機存取記憶體)的該電晶體，以作為構成DRAN的記憶單元的電晶體。
另外，活性層由氧化物半導體材料構成的電晶體藉由對各種薄膜的成膜及加工進行組合而形成。因此，該電晶體可以形成在與其他半導體元件存在的區域重疊的區域中。例如，專利文獻2公開了一種半導體裝置，該半導體裝置具有疊層配置的兩種電晶體(活性層由半導體基板構成的電晶體(下部電晶體)以及活性層由氧化物半導體材料構成的電晶體(上部電晶體))。
[專利文獻1]日本專利申請公開第2011-109084號公報
[專利文獻2]日本專利申請公開第2011-119672號公報
DRAM具有：配置有分別保存對應於資料的電荷量的多個記憶單元的記憶單元陣列；以及對記憶單元進行資料的寫入、讀取及更新等的週邊電路。
明確地說，記憶單元具有電晶體及電容器。並且，當該電晶體成為截止狀態時，與電容器的一個電極電連接的節點的電位成為浮動狀態。由此，在該節點(電容器的一個電極)中保存所希望的資料(電荷量)。
另外，週邊電路對由該電晶體控制與該電容器的一個電極的電連接的信號線(位元線)的電位進行控制。並且，藉由使該電晶體成為導通狀態來對該記憶單元寫入所希望的資料。另外，週邊電路在將該位元線的電位的值預先設定為規定的值之後使該電晶體成為導通狀態。由此，該位元線的電位根據該資料產生變動。並且，藉由檢測出該位元線的電位，讀取保存在該記憶單元中的資料。此外，週邊電路以所希望的更新速率對該記憶單元補充電荷(更新)。
在此，在作為構成該記憶單元的電晶體應用活性層由氧化物半導體材料構成的電晶體的情況下，可以謀求更新速率的降低。再者，藉由層疊配置記憶單元陣列和週邊電路，可以謀求DRAM的高集體化。明確地說，用單晶矽基板構成週邊電路，並且用在單晶矽基板上成膜的氧化物半導體材料構成記憶單元陣列。因此，和記憶單元陣列與週邊電路配置在同一平面上的情況相比，可以謀求DRAM的高集體化。
但是，在層疊配置記憶單元陣列和週邊電路的情況下，在記憶單元陣列和週邊電路之間產生輻射雜訊的可能性增高。由此，當在DRAM中進行讀取資料的工作時因輻射雜訊而產生故障的可能性增高。如上述那樣，這是因為該工作藉由檢測出位元線的電位變動而進行。
鑒於上述問題，本發明的一個方式的目的之一是在半導體記憶體裝置中降低產生故障的可能性。
上述目的可以藉由在記憶單元陣列和週邊電路之間配置遮蔽層來實現。
例如，本發明的一個方式是一種半導體記憶體裝置，該半導體記憶體裝置具有：包括多個記憶單元的記憶單元陣列；包括對在記憶單元中保持的資料進行辨別的讀取電路的週邊電路；以及配置在記憶單元陣列和週邊電路之間且電位保持為恆定的遮蔽層，其中記憶單元保持對應於資 料的電荷量，並且讀取電路藉由檢測出根據保持在記憶單元中的電荷量而產生變動的信號線的電位來辨別資料。
另外，本發明的一個方式也包括如下的半導體記憶體裝置，該半導體記憶體裝置具有：包括使用半導體基板構成的半導體元件的週邊電路；配置在週邊電路上並使用導電性材料構成的遮蔽層；以及配置在遮蔽層上並包括使用氧化物半導體材料構成的半導體元件的記憶單元陣列，其中記憶單元陣列包括保持對應於資料的電荷量的記憶單元，並且週邊電路包括藉由檢測出根據保持在記憶單元中的電荷量而產生變動的信號線的電位來辨別資料的讀取電路。
本發明的一個方式的半導體記憶體裝置在記憶單元陣列和週邊電路之間具有遮蔽層。由此，可以遮蔽在該記憶單元陣列和該週邊電路之間產生的輻射雜訊。因此，在半導體記憶體裝置中可以降低產生故障的可能性。
下面，對本發明的一個方式進行詳細說明。但是，本發明不侷限於以下說明，在不脫離本發明的宗旨及其範圍的條件下，其方式可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的記載內容中。
〈半導體記憶體裝置的結構例子〉
圖1是示出本發明的一個方式的半導體記憶體裝置的結構例子的圖。圖1所示的半導體記憶體裝置包括：包括 使用半導體基板10構成的半導體元件的週邊電路100；配置在週邊電路100上並使用導電材料構成的遮蔽層20；以及配置在遮蔽層20上並包括使用氧化物半導體材料構成的半導體元件的記憶單元陣列30。並且，圖1所示的記憶單元陣列30具有分別保持對應於資料的電荷的多個記憶單元300。明確地說，記憶單元300包括：活性層由氧化物半導體材料構成的電晶體301；以及一個電極與當電晶體301成為截止狀態時成為浮動狀態的節點電連接的電容器302。另外，電容器302中的另一個電極與保持恆定的電位的佈線電連接。在此，作為該恆定的電位，可以應用接地電位或0V等。
另外，為了遮蔽在週邊電路100和記憶單元陣列30之間產生的輻射雜訊而設置遮蔽層20。由此，較佳的是，配置有遮蔽層20的區域與配置有週邊電路100的區域和配置有記憶單元陣列30的區域中的至少一方重疊。這是因為如果在週邊電路100和記憶單元陣列30之間存在沒有配置遮蔽層20的區域，就在該區域中不能遮蔽輻射雜訊。
〈週邊電路100的結構例子〉
圖2A是示出圖1所示的半導體記憶體裝置的週邊電路100的結構的方塊圖。圖2A所示的週邊電路100包括控制電路110、字線驅動電路120及位元線驅動電路130。另外，字線驅動電路120是控制分別配置在記憶單元陣 列30中的多個字線320的電位的電路。並且，字線320與多個電晶體301的閘極電連接。就是說，字線驅動電路120是控制配置在記憶單元陣列30中的電晶體301的開關的電路。此外，位元線驅動電路130是控制並檢測分別配置在記憶單元陣列30中的多個位元線330的電位的電路。並且，位元線330與多個電晶體301的源極和汲極中的一方電連接。就是說，位元線驅動電路130是對配置在記憶單元陣列30中的記憶單元300進行資料的寫入及讀取的電路。此外，控制電路110是控制字線驅動電路120及位元線驅動電路130的工作的電路。
另外，字線驅動電路120具有解碼器1201、電位轉移器1202及緩衝器1203等。此外，位元線驅動電路130具有解碼器1301、電位轉移器1302、選擇器1303、寫入電路131及讀取電路132等。另外，在週邊電路100與記憶單元陣列30之間配置有被供應接地電位的遮蔽層20。另外，向遮蔽層20提供的電位不限於接地電位。也可以採用將與接地電位不同的固定值的電位提供到遮蔽層20的結構。
下面，對圖2A所示的週邊電路100的工作例子進行說明。
當對週邊電路100輸入位址信號(AD)及讀使能信號(RE)或寫使能信號(WE)時，控制電路110控制字線驅動電路120及位元線驅動電路130。並且，在該記憶單元300中進行資料的寫入或讀取。
例如，當對所希望的記憶單元300進行資料的寫入時，在字線驅動電路120中生成使解碼器1201對多個字線320中的任一個進行選擇的信號。在由電位轉移器1202調整電位且由緩衝器1203處理波形之後，向被選擇了的字線320提供該信號。由此，閘極與該字線320電連接的電晶體301成為導通狀態。並且，在位元線驅動電路130中生成使解碼器1301對多個位元線330中的任一個進行選擇的信號。在由電位轉移器1302調整電位之後該信號被輸入到選擇器1303。選擇器1303根據被輸入的信號對資料信號(DATA)進行採樣。向由寫入電路131選擇的位元線330提供該被採樣的資料。由此，對被選擇了的記憶單元300可以寫入所希望的資料。
另外，當從所希望的記憶單元300讀取資料時，位元線驅動電路130對與作為讀取目標的記憶單元300電連接的位元線330供應所希望的電位。於是，使該位元線330成為浮動狀態。然後，字線驅動電路120與進行寫入時同樣地工作。就是說，使該記憶單元300所具有的電晶體301成為導通狀態。由此，該位元線330的電位根據保持在該記憶單元300中的資料產生變動。並且，在位元線驅動電路130所具有的讀取電路132中檢測出該位元線330的變動。由此，可以辨別保持在該記憶單元300中的資料。
〈週邊電路100與記憶單元陣列30的連接的一個方式〉
圖2B是示出圖1所示的半導體記憶體裝置的週邊電 路100與記憶單元陣列30的連接的一個方式的示意圖。圖2B所示的半導體記憶體裝置具有：圖1所示的結構；與該結構鄰近地設置的連接佈線部40。在此，連接佈線部40包括：從記憶單元陣列30延伸設置的多個佈線41A的各一部分；多個佈線41B；以及從週邊電路100延伸設置的多個佈線41C的各一部分。另外，佈線41B設為與層疊有週邊電路100、遮蔽層20及記憶單元陣列30的方向平行或大致平行地延伸。
並且，在圖2B所示的連接佈線部40中，佈線41A與佈線41B與佈線41C連接。就是說，在圖2B所示的半導體記憶體裝置中，使週邊電路100與記憶單元陣列30電連接的佈線(例如，圖2A所示的字線320、位元線330)分別構成為包括佈線41A、佈線41B及佈線41C。
在具有連接佈線部40的半導體記憶體裝置中，不需要在遮蔽層20中設置用來使週邊電路100與記憶單元陣列30電連接的開口。由此，在週邊電路100與記憶單元陣列30之間可以配置由不存在開口的單一物構成的遮蔽層20。從而，在該半導體記憶體裝置中，可以提高對週邊電路100與記憶單元陣列30之間產生的輻射雜訊的遮蔽效果。
〈半導體記憶體裝置的結構例子〉
圖3至圖7是用來說明本說明書所公開的半導體記憶體裝置的結構例子及其製程的剖面示意圖。明確地說，圖 3至圖7中的A-B剖面是剖面示意圖，該剖面示意圖用於說明圖1所示的週邊電路100所包括的電晶體(使用半導體基板構成的電晶體)、圖1所示的遮蔽層20、以及圖1所示的記憶單元陣列30所包括的電晶體(使用氧化物半導體材料構成的電晶體)的結構例子及其製程。圖3至圖7中的C-D剖面是剖面示意圖，該剖面示意圖用於說明使圖1所示的週邊電路100與記憶單元陣列30電連接的佈線(圖2B所示的連接佈線部40)的結構例子及其製程。
首先，如圖3A所示，在p型半導體基板201中形成元件分離區203。
作為p型半導體基板201，可以使用具有p型導電型的單晶矽基板(矽晶片)、化合物半導體基板(SiC基板、藍寶石基板、GaN基板等)。
另外，可以使用SOI(Silicon On Insulator；絕緣體上矽)基板代替p型半導體基板201，作為SOI基板，可以使用：藉由在對鏡面拋光晶片注入氧離子之後進行高溫加熱，離表面有一定深度地形成氧化層，並消除產生在表面層中的缺陷而形成的所謂的SIMOX(Separation by IMplanted OXygen；注氧隔離)基板；或者利用藉由注入氫離子而形成的微小空隙經過熱處理生長而使半導體基板劈開的智慧剝離法或ELTRAN法(Epitaxial Layer Transfer；外延層轉移(日本佳能公司的註冊商標))等形成的SOI基板。
元件分離區203可以利用LOCOS(Local Oxidation of Silicon；矽的局部氧化)法或STI(Shallow Trench Isolation ；淺溝槽隔離)法等形成。
另外，當在同一基板上形成p通道型電晶體時，可以在p型半導體基板201的一部分中形成n井區。藉由添加磷、砷等賦予n型的雜質元素形成n井區。
另外，雖然這裏使用p型半導體基板，但是也可以使用n型半導體基板形成p通道型電晶體。此時，可以在n型半導體基板中形成添加有賦予p型的硼等雜質元素的p井區，並在同一基板上形成n型電晶體。
接著，如圖3B所示的那樣，在半導體基板201上形成閘極絕緣膜207a、絕緣膜207b、閘極電極209a及佈線209b。
例如，進行熱處理使半導體基板201的表面氧化或在該氧化後進行氮化處理。由此，形成氧化矽膜或包括氧化矽膜和具有氧及氮的矽膜(氧氮化矽膜)的疊層。接著，對氧化矽膜或氧氮化矽膜的一部分選擇性地進行蝕刻形成閘極絕緣膜207a及絕緣膜207b。或者，也可以在利用CVD法、濺射法等形成厚度為5nm至50nm的氧化矽、氧氮化矽、作為高介電常數物質(也稱為high-k材料)的鉭氧化物、氧化鉿、氧化鉿矽酸鹽、氧化鋯、氧化鋁、氧化鈦等金屬氧化物或氧化鑭等稀土氧化物等之後，對其一部分選擇性地進行蝕刻來形成閘極絕緣膜207a及絕緣膜207b。
較佳的是，閘極電極209a及佈線209b使用選自鉭、鎢、鈦、鉬、鉻、鈮等中的金屬或以這些金屬為主要成分的合金材料或化合物材料。另外，也可以使用添加有磷等 雜質的多晶矽。另外，也可以以金屬氮化物膜與上述金屬膜的疊層結構形成閘極電極209a及佈線209b。作為金屬氮化物，可以使用氮化鎢、氮化鉬、氮化鈦。藉由設置金屬氮化物膜，可以提高金屬膜的緊密性，從而能夠防止剝離。
閘極電極209a及佈線209b是在利用濺射法、CVD法等形成導電膜之後對該導電膜的一部分選擇性地進行蝕刻而形成的。
另外，為了實現高集體化，在閘極電極209a的側面沒有側壁絕緣層較佳。另一方面，在注重電晶體的特性的情況下，也可以在閘極電極209a的側面設置側壁絕緣層。
接著，如圖3C所示，對半導體基板201添加賦予n型的雜質元素形成n型雜質區211a、n型雜質區211b。另外，在同一基板上形成n井區的情況下，在該區域形成添加有賦予p型的雜質元素形成p型雜質區。n型雜質區211a、n型雜質區211b及p型雜質區中的賦予n型的雜質元素及賦予p型的雜質元素的濃度為1×1019/cm3以上且1×1021/cm3以下。適當地使用離子摻雜法、離子植入法等對半導體基板201及n井區添加賦予n型的雜質元素及賦予p型的雜質元素。
另外，在閘極電極209a的側面設置側壁絕緣層的情況下，可以在與該側壁絕緣層重疊的區域中形成雜質濃度與n型雜質區211a、n型雜質區211b及p型雜質區不同的雜質區。
接著，如圖3D所示，利用濺射法、CVD法等在半導體基板201、元件分離區203、閘極絕緣膜207a、絕緣膜207b、閘極電極209a及佈線209b上形成絕緣膜215及絕緣膜217。
絕緣膜215及絕緣膜217可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等的疊層或單層形成。另外，藉由利用CVD法形成絕緣膜215，可以提高絕緣膜215中的氫含量。藉由使用這種絕緣膜215進行熱處理，可以使半導體基板氫化，利用氫來對懸空鍵進行終結，由此可以減少該半導體基板中的缺陷。
另外，通過使用BPSG(Boron Phosphorus Silicate Glass；硼磷矽玻璃)等無機材料或聚醯亞胺、丙烯等有機材料形成絕緣膜217，可以提高絕緣膜217的平坦性。
在形成絕緣膜215或絕緣膜217之後，進行使添加到n型雜質區211a、n型雜質區211b及p型雜質區中的雜質元素活化的熱處理。
藉由上述製程，可以如圖3D所示地製造n通道型電晶體200A。
接著，對絕緣膜215及絕緣膜217的一部分選擇性地進行蝕刻形成開口部。然後，在開口部中形成接觸插頭219a、接觸插頭219b及接觸插頭219c。典型的是，在利用濺射法、CVD法等形成導電膜之後，利用CMP(Chemical Mechanical Polishing；化學機械拋光)法、蝕刻 等進行平坦化處理去除導電膜的不需要的部分，而形成接觸插頭219a、接觸插頭219b及接觸插頭219c(參照圖4A)。
利用CVD法使用WF6氣體和SiH4氣體來形成矽化鎢，並將導電膜嵌入開口部，而形成成為接觸插頭219a、接觸插頭219b及接觸插頭219c的導電膜。
接著，利用濺射法、CVD法等在絕緣膜217和接觸插頭219a、接觸插頭219b及接觸插頭219c上形成絕緣膜，然後對該絕緣膜的一部分選擇性地進行蝕刻，從而形成具有槽部的絕緣膜221。接著，利用濺射法、CVD法等形成導電膜，然後利用CMP法、蝕刻等進行平坦化處理，去除該導電膜的不需要的部分，從而形成佈線223a、佈線223b及佈線223c(參照圖4A)。
在此，佈線223a及佈線223b分別用作電晶體的源極電極或汲極電極。
絕緣膜221可以使用與絕緣膜215相同的材料形成。
作為佈線223a、佈線223b及佈線223c，可以使用由鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢構成的單體金屬或以這些元素為主要成分的合金的單層結構或疊層結構。例如，可以採用如下結構：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；在鎢膜上層疊鈦膜的兩層結構；在銅-鎂-鋁合金膜上層疊銅膜的兩層結構；鈦膜、在該鈦膜上層疊鋁膜、在其上形成鈦膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
接著，利用濺射法、CVD法等在絕緣膜221、佈線223a、佈線223b及佈線223c上形成絕緣膜225(參照圖4B)。作為絕緣膜225，可以形成氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁的單層或疊層。
接著，對絕緣膜225的一部分選擇性地進行蝕刻形成開口部。然後，在開口部中形成接觸插頭227。另外，作為接觸插頭227的製造方法及材料，可以適當地使用與接觸插頭219a、接觸插頭219b相同的製造方法及材料(參照圖4C)。
接著，藉由濺射法、CVD法等在絕緣膜225及接觸插頭227上形成絕緣膜，然後對該絕緣膜的一部分選擇性地進行蝕刻，而形成絕緣膜231。接著，藉由濺射法、CVD法等形成導電膜，然後藉由CMP法或蝕刻等進行平坦化處理而去除該導電膜的不需要的部分，而形成導電膜229a及佈線229b(參照圖4C)。
另外，導電膜229a是成為圖1至圖2所示的半導體記憶體裝置中的遮蔽層20的導電膜。
另外，導電膜229a及佈線229b可以使用與佈線223a、佈線223b及佈線223c相同的材料形成，而絕緣膜231可以使用與絕緣膜215、絕緣膜221相同的材料形成。
接著，藉由濺射法、CVD法等在導電膜229a、佈線229b及絕緣膜231上形成絕緣膜233。絕緣膜233可以使用與絕緣膜225相同的材料形成。另外，較佳的是，絕緣 膜233使用藉由加熱使氧的一部分脫離的氧化絕緣膜形成。作為藉由加熱使氧的一部分脫離的氧化絕緣膜，使用含有多於滿足化學計量比的氧的氧化絕緣膜。由於藉由加熱使氧的一部分脫離的氧化絕緣膜藉由加熱使氧脫離，所以可以藉由之後的製程中進行的加熱使氧擴散到氧化物半導體膜中(參照圖5A)。
另外，較佳的是，對絕緣膜233進行CMP處理等使其平坦化。絕緣膜233的表面的平均表面粗糙度(Ra)為1nm以下，較佳地為0.3nm以下，更佳地為0.1nm以下。
CMP處理可以進行一次或多次。在分多次進行CMP處理的情況下，較佳的是，在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。像這樣，藉由對拋光率不同的拋光進行組合，可以進一步提高絕緣膜233表面的平坦性。
另外，還可以使用電漿處理作為絕緣膜233的平坦化處理。在真空的處理室中引入惰性氣體，例如氬氣體等稀有氣體，並施加將被處理面設定為陰極的電場來進行電漿處理。作為其原理，與電漿乾蝕刻法相同，但是使用惰性氣體進行處理。也就是說，該電漿處理是對被處理面照射惰性氣體的離子並利用濺射效應使表面的微細的凹凸平坦化的處理。因此，有時也將該電漿處理稱為“反濺射處理”。
當進行該電漿處理時，在電漿中存在電子和氬的陽離子且在陰極方向上氬的陽離子被加速。被加速的氬的陽離子對被處理面進行濺射。此時，優先地從被處理面的凸部 濺射。從被處理面濺射的粒子附著到被處理面的其他部分。此時，優先地附著到該被處理面的凹部。像這樣，藉由削掉凸部填平凹部，可以提高被處理面的平坦性。另外，藉由同時進行電漿處理和CMP處理，可以進一步實現絕緣膜233的平坦化。
另外，藉由該電漿處理，也可以利用濺射效果去除附著在絕緣膜233表面的氧、水分、有機物等雜質。
另外，較佳的是，在形成氧化物半導體之前對沉積室進行加熱及排氣而去除沉積室中的氫、水、羥基、氫化物等雜質。尤其重要的是去除吸著在沉積室的內壁的這些雜質。在此，熱處理例如可以在100℃以上且450℃以下進行。另外，較佳的是，適當地組合乾燥泵等粗真空泵和濺射離子泵、渦輪分子泵及低溫泵等高真空泵進行處理室的排氣。渦輪分子泵在大分子的排氣方面優秀，但是對氫和水的排氣能力低。再者，組合對水的排氣能力高的低溫泵或對氫的排氣能力高的濺射離子泵來使用是有效的。此時，藉由一邊導入惰性氣體一邊去除雜質，可以進一步提高僅靠排氣而不容易脫離的水等的脫離速度。藉由在形成氧化物半導體膜之前藉由該處理去除沉積室中的雜質，可以降低混入到氧化物半導體的氫、水、羥基、氫化物等。
此外，也可以在使用濺射裝置形成氧化物半導體膜之前，將偽基板放入到濺射裝置中，在偽基板上形成氧化物半導體膜，並進行去除附著到靶材表面或防附著板的氫、水分的製程。
接著，利用濺射法、塗布法、印刷法、蒸鍍法、PCVD法、PLD法、ALD法或MBE法等在絕緣膜233上形成氧化物半導體膜235(參照圖5A)。這裏，作為氧化物半導體膜235，利用濺射法形成1nm以上且50nm以下，較佳地為3nm以上且20nm以下厚的氧化物半導體膜。藉由將氧化物半導體膜235的厚度設定為上述厚度，可以抑制由於電晶體的微細化而可能引起的短通道效應。
較佳的是，用於氧化物半導體膜235的氧化物半導體至少包含銦(In)或鋅(Zn)。尤其是包含In及Zn較佳。此外，作為用來降低使用該氧化物半導體而成的電晶體的電特性的偏差的穩定劑，除了上述元素以外還包含鎵(Ga)較佳。此外，作為穩定劑包含錫(Sn)較佳。另外，作為穩定劑包含鉿(Hf)較佳。此外，作為穩定劑包含鋁(Al)較佳。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類 氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。此外，也可以使上述氧化物半導體包含氧化矽。在此，例如，“In-Ga-Zn氧化物”是指以銦(In)、鎵(Ga)、鋅(Zn)為主要成分的氧化物，對原子比沒有限制。另外，也可以含有In、Ga、Zn以外的金屬元素。此時，在上述氧化物半導體中，含有多於化學計量比的氧較佳。藉由使氧化物半導體包含過剩的氧，可以抑制氧化物半導體膜的氧缺陷所導致的載子的生成。
另外，作為氧化物半導體，也可以使用表示為InMO3(ZnO)m(m>0且m不是整數)的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種或多種金屬元素。此外，作為氧化物半導體，也可以使用表示為In2SnO5(ZnO)n(n>0且n是整數)的材料。
另外，較佳的是，在氧化物半導體膜235中，鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，更佳地為2×1016atoms/cm3以下。這是因為如下緣故：鹼金屬及鹼土金屬當與氧化物半導體接合時，有時生成載子，而成為 電晶體的截止電流值上升的原因。
此外，氧化物半導體膜235也可以含有5×1018 atoms/cm3以下的氮。
另外，作為可以用於氧化物半導體膜235的氧化物半導體，使用能隙比矽半導體的能隙寬且本質載子密度比矽低的寬能隙半導體。像這樣，藉由使用能隙寬的氧化物半導體，可以降低電晶體的截止電流值。
氧化物半導體膜235可以為單晶結構或非單晶結構。當其為非單晶結構時，可以為非晶結構或多晶結構。另外，可以為在非晶體中含有具有結晶性的部分的結構或非非晶結構。
非晶狀態的氧化物半導體由於可以比較容易地得到平坦的表面，所以可以減少在使用該氧化物半導體製造電晶體時的介面散亂，可以比較容易得到較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳的是，在平坦的表面上形成氧化物半導體，如上所述使絕緣膜233表面的平均面粗糙度(Ra)為1nm以下，較佳地為0.3nm以下，更佳地為0.1 nm以下，並在其上形成氧化物半導體膜235較佳。
這裏利用濺射法形成氧化物半導體膜235。
作為用於濺射法的靶材，例如可以使用：氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn 類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
當作為氧化物半導體使用In-Ga-Zn-O類材料時，所使用的靶材中的金屬元素的原子數比例如可以為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4等。可以將上述原子數比的In-Ga-Zn類氧化物、接近該組成的氧化物用作靶材。另外，藉由以上述方式設定靶材的原子數比，易於形成多晶膜或後面所述的CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
此外，當作為氧化物半導體使用In-Sn-Zn-O類材料時，作為所使用的靶材中的金屬元素的原子數比，例如可以為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45 ：35等。可以將上述原子數比的In-Sn-Zn類氧化物、接近該組成的氧化物用作靶材。另外，藉由以上述方式設定靶材的原子數比，易於形成多晶膜或後面所述的CAAC-OS膜。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材中的金屬元素的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳地為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳地為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，Z>1.5X+Y。可以將上述原子數比的In-Zn-O類氧化物、接近該組成的氧化物用作靶材。
但是，所公開的發明不侷限於此，可以根據所需要的半導體特性(遷移率、閾值、偏差等)而使用適當的組成的氧化物。另外，較佳的是，採用適當的載子密度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間距離、密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度來提高遷移率。
另外，濺射氣體適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍或稀有氣體和氧的混合氣體。此外，在採用稀 有氣體和氧的混合氣體的情況下，提高氧氣體對稀有氣體的比例較佳。另外，較佳的是，作為濺射氣體，為了防止氫、水、羥基、氫化物等混入到氧化物半導體膜中，採用使用充分地去除氫、水、羥基、氫化物等的雜質的高純度氣體的氛圍。
在濺射法中，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
另外，較佳的是，將形成氧化物半導體膜的處理室的洩漏率設定為1×10-10Pa．m3/秒以下，由此當利用濺射法形成氧化物半導體膜時，可以減少混入到膜中的雜質。像這樣，在氧化物半導體膜的成膜製程中，更佳的是，在氧化絕緣膜的成膜製程中，藉由控制處理室的壓力、處理室的洩漏率等儘量抑制雜質的混入，能夠減少包含於氧化物半導體膜中的含有氫的雜質混入。此外，可以降低氫等的雜質從氧化物絕緣膜擴散到氧化物半導體膜。
此外，作為氧化物半導體膜235，也可以使用CAAC-OS膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，一般該結晶部分能夠存在於一邊小於100nm的三維領域內。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包含於CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，在CAAC-OS膜中利用TEM觀察不到晶界 (grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
在包含於CAAC-OS膜中的結晶部中，c軸在與CAAC-OS膜的被形成面的法線向量或表面的法線向量平行的方向上一致，並且在從垂直於ab面的方向看時具有三角形或六角形的原子排列。不同結晶部之間的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，當從氧化物半導體膜的表面一側進行結晶生長時，有時在表面的附近與被形成面的附近相比結晶部所占的比例更高。
包含於CAAC-OS膜中的結晶部的c軸在與CAAC-OS膜的被形成面的法線向量或表面的法線向量平行的方向上一致，所以根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)，結晶部的c軸方向有時朝向互不相同的方向。另外，結晶部的c軸的方向為與形成有CAAC-OS膜時的被形成面的法線向量或表面的法線向量平行的方向。結晶部是藉由成膜或藉由在成膜之後進行加熱處理等晶化處理而形成的。
使用CAAC-OS膜的電晶體能夠降低可見光或紫外光的照射所引起的電特性變動。因此，該電晶體的可靠性高。尤其是，如上述那樣，較佳的是，將絕緣膜233表面的 平均面粗糙度(Ra)設定為1nm以下，較佳地設定為0.3nm以下，更佳地設定為0.1nm以下，並且在其上形成CAAC-OS膜。由此，可以提高CAAC-OS膜的結晶性，從而可以提高使用該CAAC-OS膜的電晶體的遷移率。
CAAC-OS膜例如使用多晶的氧化物半導體濺射用靶材，並利用濺射法成膜。當離子碰撞到該濺射用靶材時，有時包括在濺射用靶材中的結晶區域沿a-b面劈開，即具有與a-b面平行的面的平板狀或拖台狀的濺射粒子剝離。這種情況下，藉由該平板狀的濺射粒子在保持結晶狀態的狀態下到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，採用如下條件較佳。
藉由降低成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破壞。例如，可以降低存在於沉積室內的雜質的濃度(氫、水、二氧化碳及氮等)。另外，可以降低成膜氣體中的雜質的濃度。明確而言，使用露點為-80℃以下，較佳地為-100℃以下的成膜氣體。
另外，藉由提高成膜時的基板加熱溫度，在濺射粒子附著到基板之後產生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳地設定為200℃以上且500℃以下的狀態下進行成膜。藉由提高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上產生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由提高成膜氣體中的氧比例並將電力最優化來減輕成膜時的電漿損傷。將成膜氣體中的氧 比例設定為30vol%以上，較佳地設定為100vol%。
以下，作為濺射用靶材的一個例子示出In-Ga-Zn-O化合物靶材。
將InOx粉末、GaOY粉末和ZnOZ粉末以規定的莫耳數比混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末和ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，可以根據所製造的濺射用靶材適當地改變粉末的種類及其混合莫耳數比。
在氧化物半導體膜235為CAAC-OS膜的情況下，當形成氧化物半導體膜235時，以基板溫度成為超過200℃且為700℃以下，較佳地為超過300℃且為500℃以下，更佳地為400℃以上且450℃以下的溫度的方式對基板進行加熱。像這樣，藉由邊加熱基板邊形成氧化物半導體膜235，可以將氧化物半導體膜235形成為CAAC-OS膜。
另外，還可以邊在上述溫度範圍內進行加熱邊形成一個原子層以上且10nm以下，較佳地為2nm以上且5nm以下的膜厚很薄的第一氧化物半導體膜，然後利用同樣的方法，邊進行加熱邊進一步形成厚度更厚的第二氧化物半導體膜，層疊第一氧化物半導體膜和第二氧化物半導體膜。從而形成CAAC-OS膜即氧化物半導體膜235。
另外，在氧化物半導體膜235採用非晶結構的情況下 ，當形成氧化物半導體膜235時，不進行基板的加熱或將基板溫度設定為低於200℃，更佳地設定為低於180℃進行基板的加熱。藉由像這樣形成氧化物半導體膜235，可以使氧化物半導體膜235具有非晶結構。
另外，也可以在藉由上述方法形成非晶結構的氧化物半導體膜之後，以250℃以上且700℃以下，較佳地為400℃以上，更佳地為500℃以上，進一步佳地為550℃以上的溫度進行熱處理使該非晶結構的氧化物半導體膜的至少一部分晶化，由此形成CAAC-OS膜即氧化物半導體膜235。另外，該加熱處理可以在惰性氣體氛圍下進行。另外，較佳的是，作為惰性氣體氛圍，應用以氮或稀有氣體(氦、氖、氬等)為主要成分且不包含水、氫等的氛圍。例如，將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳地設定為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳地為0.1ppm以下)。另外，該加熱處理也可以兼用作後面所述的脫水化、脫氫化的加熱處理等。
在上述方法中，成膜時的基板加熱溫度越高，所形成的氧化物半導體膜235的雜質濃度越低。另外，氧化物半導體膜235中的原子排列有序且高密度化，因此易於形成多晶膜或CAAC-OS膜。另外，由於在氧氣氛圍下進行成膜不會使其包含稀有氣體等不需要的原子，因此易於形成多晶膜或CAAC-OS膜。但是，也可以採用氧氣和稀有氣體的混合氛圍，該情況下將氧氣體的比例設定為30vol% 以上，較佳地設定為50vol%以上，更佳地設定為80vol%以上。
還可以在形成氧化物半導體膜235之後對氧化物半導體膜235進行加熱處理。藉由進行熱處理，可以進一步去除包含於氧化物半導體膜235中的包含氫原子的物質。該熱處理在惰性氣體氛圍下進行，並且熱處理的溫度為300℃以上且700℃以下，較佳地為450℃以上且600℃以下或者在基板具有應變點時熱處理的溫度低於基板的應變點。另外，較佳的是，作為惰性氣體氛圍，採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氛圍。例如，將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳地設定為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳地為0.1ppm以下)。
例如可以將半導體基板201引入到使用電阻發熱體等的電爐中，在氮氣氛圍下以450℃以1小時為條件進行該熱處理。
另外，熱處理裝置不侷限於電爐，也可以使用利用來自被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用如LRTA(Lamp Rapid Thermal Anneal，燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal，氣體快速熱退火)裝置等RTA(Rapid Thermal Anneal，快速熱退火)裝置。LRTA裝置是一種利用鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或者高壓 汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是一種利用高溫氣體進行熱處理的裝置。作為氣體，使用即使進行熱處理也不與被處理物起反應的惰性氣體，如氬等的稀有氣體或氮等。另外，在作為加熱處理裝置使用GRTA裝置的情況下，其熱處理時間很短，所以也可以在加熱到650℃至700℃的高溫的惰性氣體中加熱基板。
此外，較佳的是，在藉由上述熱處理加熱氧化物半導體膜235之後，對相同的爐中引入高純度的氧氣氣體、高純度的N2O氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點儀來測定時的水分量為20ppm(露點換算為-55℃)以下，較佳地為1ppm以下，更佳地為10ppb以下的空氣)。尤其是，上述氣體不包含水、氫等較佳。另外，較佳的是，將引入到相同爐中的氧氣體或N2O氣體的純度設定為6N以上，較佳地設定為7N以上(即，雜質濃度為1ppm以下，較佳地為0.1ppm以下)。藉由利用氧氣氣體或N2O氣體的作用可以供應氧，該氧是在脫水化或脫氫化的雜質排除製程的同時減少了的構成氧化物半導體的主要成分材料之一。
此外，由於上述熱處理具有去除氫或水等的效果，所以可以將該熱處理也稱為脫水化處理、脫氫化處理等。該熱處理例如可以在將氧化物半導體層加工為島狀之前或在形成閘極絕緣膜之後等時機進行。另外，這樣的脫水化處理、脫氫化處理不侷限於進行一次，而也可以進行多次。
接著，對氧化物半導體膜235的一部分選擇性地進行蝕刻形成島狀的氧化物半導體膜237。然後，利用濺射法、CVD法等在氧化物半導體膜237上形成絕緣膜239。然後，在絕緣膜239上形成閘極電極241(參照圖5B)。
絕緣膜239例如使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn-O類金屬氧化物膜等，即可，並且以疊層或單層設置絕緣膜239。此外，作為絕緣膜239，與絕緣膜233同樣也可以使用藉由加熱使氧脫離的氧化絕緣膜。藉由對絕緣膜239使用藉由加熱使氧脫離的膜，可以修復由於之後的加熱處理氧化物半導體膜237中產生的氧缺陷，由此可以抑制電晶體的電特性的劣化。
此外，藉由作為絕緣膜239使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料，即使將閘極絕緣膜的厚度形成得較薄也可以降低閘極漏。
可以將絕緣膜239的厚度設定為10nm以上且300nm以下，較佳地為5nm以上且50nm以下，更佳地為10nm以上且30nm以下。
閘極電極241可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等而形成。也可以使用選自錳、鋯中的一個或多個的金屬元素。此外，閘極電極241可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含 矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜上層疊鎢膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的元素的膜、組合鋁和上述元素中的多種的合金膜或氮化膜。
另外，閘極電極241也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等有透光性的導電材料。另外，也可以採用有上述透光性的導電材料和上述金屬元素的疊層結構。
閘極電極241藉由印刷法或噴墨法形成。或者，藉由在利用濺射法、CVD法、蒸鍍法等形成導電膜之後對該導電膜的一部分進行選擇性地蝕刻來形成閘極電極241。
此外，較佳的是，在閘極電極241與絕緣膜239之間，作為接觸於絕緣膜239的材料層，設置包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜及金屬氮化膜(InN、ZnN等)。這些膜具有5eV，較佳地為5.5eV以上的功函數，可以使電晶體的電特性的臨界電壓成為正值，即實現所謂的常關閉的切換元件。例如，當使用包含氮的In-Ga-Zn-O膜時，至少使用具有高於氧化物半導體膜237的氮濃度，明確地說使用包含7atoms%以上的氮的 In-Ga-Zn-O膜。
另外，也可以在形成絕緣膜239之後，在惰性氣體氛圍下或在氧氣氛圍下進行熱處理(第二熱處理)。較佳的是，熱處理的溫度為200℃以上且450℃以下，更佳地為250℃以上且350℃以下。藉由進行該熱處理，可以減少電晶體的電特性的偏差。此外，當與氧化物半導體膜237接觸的絕緣膜233或絕緣膜239含有氧時，可以向氧化物半導體膜237供應氧來對該氧化物半導體膜237的氧缺陷填補氧。如此，由於上述熱處理具有供應氧的效果，因此也可以將該熱處理稱為加氧化等。
另外，雖然這裏在形成絕緣膜239之後進行加氧化的熱處理，但是加氧化的熱處理的時機不侷限於此。
像上述那樣，藉由應用脫水化或脫氫化的熱處理和加氧化的熱處理減少氧化物半導體膜237中的雜質並填補氧缺陷，可以使氧化物半導體膜237儘量地不包含其主要成分以外的雜質而高度純化。
接著，也可以以閘極電極241為掩模進行對氧化物半導體膜237添加摻雜劑的處理。由此，如圖6A所示地形成被閘極電極241覆蓋的沒有添加摻雜劑的第一區域243a、含有摻雜劑的一對第二區域243b、第二區域243c。由於以閘極電極241為掩模添加摻雜劑，所以可以自對準地形成沒有添加摻雜劑的第一區域243a及含有摻雜劑的一對第二區域243b、第二區域243c。另外，與閘極電極241重疊的第一區域243a用作通道區。另外，含有摻雜劑的 一對第二區域243b、第二區域243c用作電場緩和區。另外，將具有第一區域243a及含有摻雜劑的一對第二區域243b、第二區域243c的氧化物半導體膜稱為氧化物半導體膜243。
較佳的是，在氧化物半導體膜243的第一區域243a中，將氫濃度設定為低於5×1018atoms/cm3，較佳地設定為1×1018atoms/cm3以下，更佳地設定為5×1017atoms/cm3以下，進一步佳地設定為1×1016atoms/cm3以下。因氧化物半導體和氫接合而一部分的氫成為施體，因此產生作為載子的電子。由於這個原因，藉由降低氧化物半導體膜243的第一區域243a中的氫濃度，能夠抑制臨界電壓向負側漂移。
含有摻雜劑的一對第二區域243b及第二區域243c中含有的摻雜劑的濃度為5×1018atoms/cm3以上且1×1022atoms/cm3以下，較佳地為5×1018atoms/cm3以上且低於5×1019atoms/cm3。
因為包含摻雜劑的一對第二區域243b、第二區域243c包含摻雜劑，所以可以增加載子密度或缺陷。因此，與不包含摻雜劑的第一區域243a相比可以提高導電性。另外，如果使摻雜劑濃度增加得太多，則摻雜劑阻礙載子的遷移，因此導致包含摻雜劑的一對第二區域243b、第二區域243c的導電性減弱。
包含摻雜劑的一對第二區域243b、第二區域243c的導電率為0.1S/cm以上且1000S/cm以下，較佳地為10S/cm以上且1000S/cm以下。
在氧化物半導體膜243中，藉由存在有包含摻雜劑的 一對第二區域243b、第二區域243c，可以緩和施加到用作通道區的第一區域243a的端部的電場。因此，可以抑制電晶體的短通道效應。
作為對氧化物半導體膜237添加摻雜劑的方法，可以使用離子摻雜法或離子植入法。此外，作為所添加的摻雜劑，使用硼、氮、磷和砷中的至少一種以上。或者，作為摻雜劑，使用氦、氖、氬、氪和氙中的至少一種以上。另外，作為摻雜劑使用氫。另外，作為摻雜劑，也可以適當地組合硼、氮、磷和砷中的一種以上和氦、氖、氬、氪和氙中的一種以上及氫。
此外，在圖6A中，雖然示出了藉由夾著絕緣膜239對氧化物半導體膜237添加摻雜劑形成氧化物半導體膜243的製程，但是藉由對沒有絕緣膜239的狀態下(在氧化物半導體膜237露出的狀態下)的氧化物半導體膜237添加摻雜劑也可以為形成氧化物半導體膜243的製程。
再者，也可以採用離子摻雜法或離子植入法等注入之外的方法進行上述摻雜劑的添加。例如，藉由在包含添加的元素的氣體氛圍下產生電漿，並對被添加物進行電漿處理，可以添加摻雜劑。作為產生上述電漿的裝置，可以使用乾蝕刻裝置、CVD設備或高密度CVD設備等。
然後，也可以進行熱處理。作為該熱處理的溫度，典型的是150℃以上且450℃以下，較佳的是250℃以上且325℃以下。或者，也可以一邊使溫度從250℃到325℃逐漸地上升，一邊進行加熱。
藉由進行該加熱處理，可以降低包含摻雜劑的一對第二區域243b、第二區域243c的電阻值。另外，在該加熱處理中，包含摻雜劑的一對第二區域243b、第二區域243c可以為結晶狀態或非晶狀態。
接著，如圖6B所示地在閘極電極241的側面形成側壁絕緣膜245及閘極絕緣膜247，並形成電極249a、電極249b。
側壁絕緣膜245可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等的疊層或單層而形成。另外，作為側壁絕緣膜245，也可以與絕緣膜233同樣使用藉由加熱使氧的一部分脫離的氧化絕緣膜來形成。
在此，對側壁絕緣膜245的形成方法進行說明。
首先，在絕緣膜239及閘極電極241上形成在之後成為側壁絕緣膜245的絕緣膜。藉由濺射法、CVD法等形成絕緣膜。另外，對該絕緣膜的厚度沒有特別的限制，考慮對應於閘極電極241的形狀的覆蓋性適當地進行選擇即可。
接著，藉由對絕緣膜進行蝕刻來形成側壁絕緣膜245。該蝕刻為各向異性高的蝕刻，藉由對絕緣膜進行各向異性高的蝕刻可以自對準地形成側壁絕緣膜245。
另外，由於在含有摻雜劑的一對第二區域243b、第二區域243c中用作電場緩和區的寬度對應於側壁絕緣膜245的寬度，且側壁絕緣膜245的寬度也對應於閘極電極241的厚度，所以以電場緩和區的範圍成為所希望的範圍的方 式來決定閘極電極241的厚度即可。
另外，可以藉由與側壁絕緣膜245的形成製程一起利用各向異性高的蝕刻對絕緣膜239進行蝕刻，使氧化物半導體膜243露出，而形成閘極絕緣膜247。
一對電極249a、電極249b可以適當地使用與佈線223a、佈線223b及佈線223c、導電膜229a及佈線229b同樣的材料形成。另外，一對電極249a、電極249b也可以用作佈線。
一對電極249a、電極249b使用印刷法或噴墨法形成。或者，也可以在利用濺射法、CVD法、蒸鍍法等形成導電膜之後，對該導電膜的一部分選擇性地進行蝕刻，來形成一對電極249a、電極249b。
較佳的是，以與側壁絕緣膜245及閘極絕緣膜247的側面接觸的方式形成一對電極249a、電極249b。也就是說，較佳的是，電晶體的一對電極249a、電極249b的端部位於側壁絕緣膜245的上方並且對氧化物半導體膜243中的包含摻雜劑的一對第二區域243b、第二區域243c的露出部分全部進行覆蓋。由此，包含摻雜劑的一對第二區域243b、第二區域243c與一對電極249a、電極249b接觸的區域用作源極區及汲極區，而與側壁絕緣膜245及閘極絕緣膜247重疊的區域用作電場緩和區。另外，由於可以藉由側壁絕緣膜245的長度控制電場緩和區的寬度，所以對用來形成一對電極249a、電極249b的掩模對準精度的要求不是很嚴格。因此可以減少多個電晶體中的偏差。
另外，雖然這裏以接觸於閘極電極241的側面的方式設置側壁絕緣膜245，但是本發明不侷限於此，也可以構成為不設置側壁絕緣膜245。另外，雖然這裏在形成一對第二區域243b、第二區域243c之後設置側壁絕緣膜245，但是本發明不侷限於此，也可以在設置側壁絕緣膜245之後，形成一對第二區域243b、第二區域243c。藉由採用該結構，可以將第一區域243a擴展到與側壁絕緣膜245重疊的區域。
接著，如圖7A所示，利用濺射法、CVD法、塗布法、印刷法等形成絕緣膜251及絕緣膜253。
絕緣膜251、絕緣膜253可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等的疊層或單層而形成。另外，藉由採用防止氧向外部擴散的絕緣膜作為絕緣膜253，可以將從絕緣膜251脫離的氧供應到氧化物半導體膜。作為防止氧向外部擴散的絕緣膜的典型的例子，可以舉出氧化鋁、氧氮化鋁等。另外，藉由採用防止來自外部的氫擴散的絕緣膜作為絕緣膜253，可以降低從外部向氧化物半導體膜的氫擴散，由此可以減少氧化物半導體膜的缺陷。作為防止來自外部的氫擴散的絕緣膜的典型的例子，可以舉出氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。另外，藉由作為絕緣膜251採用藉由加熱使氧的一部分脫離的氧化絕緣膜、防止氧向外部擴散的絕緣膜及氧化絕緣膜的三層結構，可以在有效地對氧化物半導體膜擴散氧的同時，抑制氧向外部脫離，即使 在溫度及濕度較高的情況下，也可以降低電晶體特性的變動。
藉由上述製程，可以如圖7A所示地製造包括氧化物半導體的電晶體200B。此外，由於上述電晶體200B具有i型(本質半導體)或無限接近於i型的包括第一區域243a的氧化物半導體膜243，因此具有極好的特性。
另外，雖然這裏電晶體200B採用頂閘極結構，但是本發明不侷限於此，例如，也可以採用底閘極結構。另外，雖然這裏電晶體200B採用一對電極249a及電極249b與一對第二區域243b及第二區域243c的頂面的至少一部分接觸的結構，但是本發明不侷限於此，例如，也可以採用一對第二區域243b及第二區域243c與一對電極249a及電極249b的至少一部分接觸的結構。另外，也可以在氧化物半導體膜237中不設置雜質區。
接著，對絕緣膜233、絕緣膜251、絕緣膜253的各一部分選擇性地進行蝕刻形成開口部，而使佈線223c、電極249a及電極249b的各一部分露出。然後形成接觸插頭255a、接觸插頭255b及接觸插頭255c。另外，作為接觸插頭255a、接觸插頭255b及接觸插頭255c的製造方法及材料，可以適當地使用與接觸插頭219a、接觸插頭219b、接觸插頭219c及接觸插頭227相同的製造方法及材料。
接著，藉由濺射法、CVD法等在絕緣膜253、接觸插頭255a、接觸插頭255b及接觸插頭255c上形成導電膜，然後藉由蝕刻去除該導電膜的不需要的部分，而形成佈線 257a、佈線257b及佈線257c(參照圖7B)。
另外，佈線257a、佈線257b及佈線257c可以使用與佈線223a、佈線223b、佈線223c、導電膜229a及佈線229b相同的材料形成。
藉由上述製程，可以製造：圖1所示的週邊電路100所包括的電晶體200A(使用半導體基板構成的電晶體)；用作圖1所示的遮蔽層20的導電膜229a；圖1所示的記憶單元陣列30所包含的電晶體200B(使用氧化物半導體材料構成的電晶體)；以及使圖1所示的週邊電路100與記憶單元陣列30電連接的佈線(佈線209b、接觸插頭219c、佈線223c、接觸插頭227、佈線229b、接觸插頭255c及佈線257c)。
〈本說明書所公開的半導體記憶體裝置〉
在本說明書所公開的半導體記憶體裝置中，藉由層疊配置記憶單元陣列30和週邊電路100，可以謀求高集體化。另外，本說明書所公開的半導體記憶體裝置在記憶單元陣列30和週邊電路100之間具有遮蔽層20。由此，可以遮蔽在記憶單元陣列30和週邊電路100之間產生的輻射雜訊。從而，可以降低在半導體記憶體裝置中產生故障的可能性。另外，當本說明書所公開的半導體記憶體裝置為DRAM時，特別佳的是，採用在記憶單元陣列30和週邊電路100之間具有遮蔽層20的結構。這是因為：如上述那樣，在層疊配置有記憶單元陣列和週邊電路的DRAM中 ，在讀取資料時，因輻射雜訊而導致故障的可能性高。
〈變形例子〉
上述半導體記憶體裝置是本發明的一個方式，本發明還包括具有與上述半導體記憶體裝置不同的結構的半導體記憶體裝置。
例如，雖然在圖1中例示由一個層構成的記憶單元陣列30，但是記憶單元陣列30也可以包括多個分塊記憶單元陣列(divided memory cell array)。明確地說，如圖8所示，記憶單元陣列30可以採用如下結構：在各層中配置有多個記憶單元且具有層疊的分塊記憶單元陣列層30a、分塊記憶單元陣列層30b及分塊記憶單元陣列30c。由此，可以謀求半導體記憶體裝置的進一步的高集體化。
另外，在圖8所示的半導體記憶體裝置中，也可以在多個分塊記憶單元陣列層之間分別配置遮蔽層。明確地說，如圖9所示，也可以採用如下結構：在週邊電路100與分塊記憶單元陣列層30a之間配置遮蔽層20a；分塊記憶單元陣列層30a與分塊記憶單元陣列層30b之間配置遮蔽層20b；分塊記憶單元陣列層30b與分塊記憶單元陣列層30c之間配置遮蔽層20c。由此，可以謀求半導體記憶體裝置的高集體化並抑制故障的發生。
另外，在本說明書所公開的半導體記憶體裝置中，使週邊電路100與記憶單元陣列30電連接的佈線的結構不限於圖3至圖7所示的結構。
例如，如圖10A所示，也可以設置穿過在佈線209b和佈線257c之間存在的所有絕緣膜的接觸插頭259來使週邊電路100與記憶單元陣列30電連接。
另外，如圖10B所示，也可以設置穿過在佈線223c和佈線257c之間存在的所有絕緣膜的接觸插頭261來使週邊電路100與記憶單元陣列30電連接，上述佈線223c與使用半導體基板構成的電晶體的源極及汲極在同一層。
如此，可以以多種方式連接週邊電路100與記憶單元陣列30，所以可以根據設計條件或製造條件等適當地選擇週邊電路100與記憶單元陣列30的連接方式。另外，如圖3至圖7所示，較佳的是，構成為，與用作遮蔽層20的導電膜229a在同一層的佈線229b構成使週邊使電路100與記憶單元陣列30電連接的佈線的一部分。這是因為如下緣故：即使在製程中因掩模沒對準等導致製程圖案錯開的情況下，該結構與圖10A、圖10B所示的結構相比也可以降低產生接觸故障的可能性。
另外，在本說明書所公開的半導體記憶體裝置中，在週邊電路100與遮蔽層20之間或在遮蔽層20與記憶單元陣列30之間存在的絕緣膜的結構不限於圖3至圖7所示的結構。
例如，如圖11A所示，如下絕緣膜也可以為單一的絕緣膜：在用作遮蔽層20的導電膜229a和用作使週邊電路100與記憶單元陣列30電連接的佈線的一部分的佈線229b之間存在的絕緣膜；以及在導電膜229a和記憶單元 陣列30之間存在的絕緣膜。明確地說，藉由濺射法、CVD法等在絕緣膜225及接觸插頭227上形成導電膜，然後對該導電膜的一部分選擇性地進行蝕刻，來形成導電膜229a及佈線229b。接著，藉由濺射法、CVD法等在導電膜229a、佈線229b及絕緣膜225上形成絕緣膜263。
另外，如圖11B所示，如下絕緣膜也可以為單一的絕緣膜265：在週邊電路100和導電膜229a之間存在的絕緣膜；在構成週邊使電路100的佈線(佈線223a、佈線223b)之間的絕緣膜；以及在構成週邊電路100的佈線和用作使週邊電路100與記憶單元陣列30電連接的佈線的一部分的佈線223c之間存在的絕緣膜。
另外，也可以採用如下結構(未圖示)：在週邊電路100與遮蔽層20之間存在絕緣膜265，並且在遮蔽層20與記憶單元陣列30之間存在絕緣膜263。
另外，在本說明書所公開的半導體記憶體裝置中，還可以採用如下結構：遮蔽層20具有遮蔽在週邊電路100與記憶單元陣列30之間產生的輻射雜訊的功能以外的功能。例如，在記憶單元陣列30具有圖1所示的記憶單元300的情況下，也可以採用如下結構：遮蔽層20的一部分用作構成電容器302的一對電極中的一個(被供應恆定的電位的電極)。
明確地說，如圖12A所示，也可以使用用作電晶體的源極或汲極的電極249a、絕緣膜233、用作遮蔽層20的導電膜229a構成電容器302。再者，較佳的是，形成電容 器302的區域中的絕緣膜233的厚度比其他區域的厚度薄。就是說，較佳的是，構成為使電極249a與導電膜229a之間的距離比在記憶單元陣列30中存在的其他電極或佈線(例如，閘極電極241、電極249b等)與佈線229b之間的距離短。例如，如圖12B所示，也可以在絕緣膜233中形成凹部，在該凹部中形成電容器302。由此，可以提高電容器302的每單位面積的儲存電容並使記憶單元陣列30高集體化。
另外，如圖13所示，電容器302也可以為溝槽電容器(trench capacitor)。明確地說，在具有凹部或開口部的絕緣膜269中，也可以使用電極249a、絕緣膜267、導電膜229a構成電容器302。在圖13所示的結構中，可以提高電容器302的每單位面積的儲存電容並使記憶單元陣列30高集體化。另外，絕緣膜267可以與絕緣膜231同樣地形成。此外，當製造圖13所示的半導體記憶體裝置時，需要在形成導電膜229a之前預先形成具有凹部或開口部的絕緣膜269並在形成電極249a之前預先在絕緣膜233中形成開口部等。另外，絕緣膜269可以使用與絕緣膜225相同的材料形成。
另外，也可以將作為變形例子所說明的多個結構應用於參照圖1至圖7所說明的半導體記憶體裝置。
10‧‧‧半導體基板
20‧‧‧遮蔽層
20a‧‧‧遮蔽層
20b‧‧‧遮蔽層
20c‧‧‧遮蔽層
30‧‧‧記憶單元陣列
30a‧‧‧分塊記憶單元陣列層
30b‧‧‧分塊記憶單元陣列層
30c‧‧‧分塊記憶單元陣列層
40‧‧‧連接佈線部
41A‧‧‧佈線
41B‧‧‧佈線
41C‧‧‧佈線
100‧‧‧週邊電路
110‧‧‧控制電路
120‧‧‧字線驅動電路
130‧‧‧位元線驅動電路
131‧‧‧寫入電路
132‧‧‧讀取電路
200A‧‧‧電晶體
200B‧‧‧電晶體
201‧‧‧半導體基板
203‧‧‧元件分離區
207a‧‧‧閘極絕緣膜
207b‧‧‧絕緣膜
209a‧‧‧閘極電極
209b‧‧‧佈線
211a‧‧‧雜質區
211b‧‧‧雜質區
215‧‧‧絕緣膜
217‧‧‧絕緣膜
219a‧‧‧接觸插頭
219b‧‧‧接觸插頭
219c‧‧‧接觸插頭
221‧‧‧絕緣膜
223a‧‧‧佈線
223b‧‧‧佈線
223c‧‧‧佈線
225‧‧‧絕緣膜
227‧‧‧接觸插頭
229a‧‧‧導電膜
229b‧‧‧佈線
231‧‧‧絕緣膜
233‧‧‧絕緣膜
235‧‧‧氧化物半導體膜
237‧‧‧氧化物半導體膜
239‧‧‧絕緣膜
241‧‧‧閘極電極
243‧‧‧氧化物半導體膜
243a‧‧‧第一區域
243b‧‧‧第二區域
243c‧‧‧第二區域
245‧‧‧側壁絕緣膜
247‧‧‧閘極絕緣膜
249a‧‧‧電極
249b‧‧‧電極
251‧‧‧絕緣膜
253‧‧‧絕緣膜
255a‧‧‧接觸插頭
255b‧‧‧接觸插頭
255c‧‧‧接觸插頭
257a‧‧‧佈線
257b‧‧‧佈線
257c‧‧‧佈線
259‧‧‧接觸插頭
261‧‧‧接觸插頭
263‧‧‧絕緣膜
265‧‧‧絕緣膜
267‧‧‧絕緣膜
269‧‧‧絕緣膜
300‧‧‧記憶單元
301‧‧‧電晶體
302‧‧‧電容器
320‧‧‧字線
330‧‧‧位元線
1201‧‧‧解碼器
1202‧‧‧電位轉移器
1203‧‧‧緩衝器
1301‧‧‧解碼器
1302‧‧‧電位轉移器
1303‧‧‧選擇器
在圖式中： 圖1是示出半導體記憶體裝置的結構例子的圖；圖2A是示出週邊電路的結構例子的圖；圖2B是示出週邊電路與記憶單元陣列的連接的一個方式的示意圖；圖3A至圖3D是用來說明半導體記憶體裝置的結構例子及其製程的剖面示意圖；圖4A至圖4C是用來說明半導體記憶體裝置的結構例子及其製程的剖面示意圖；圖5A和圖5B是用來說明半導體記憶體裝置的結構例子及其製程的剖面示意圖；圖6A和圖6B是用來說明半導體記憶體裝置的結構例子及其製程的剖面示意圖；圖7A和圖7B是用來說明半導體記憶體裝置的結構例子及其製程的剖面示意圖；圖8是示出半導體記憶體裝置的結構例子的圖；圖9是示出半導體記憶體裝置的結構例子的圖；圖10A和圖10B是用來說明半導體記憶體裝置的結構例子的剖面示意圖；圖11A和圖11B是用來說明半導體記憶體裝置的結構例子的剖面示意圖；圖12A和圖12B是用來說明半導體記憶體裝置的結構例子的剖面示意圖；圖13是用來說明半導體記憶體裝置的結構例子的剖面示意圖。
10‧‧‧半導體基板
20‧‧‧遮蔽層
30‧‧‧記憶單元陣列
100‧‧‧週邊電路
300‧‧‧記憶單元
301‧‧‧電晶體
302‧‧‧電容器

Claims (21)

  1. 一種半導體記憶體裝置，包括：驅動電路；該驅動電路上的導電層；以及該導電層上的記憶單元陣列，其中，該記憶單元陣列包括具有電晶體的記憶單元，並且，整個該記憶單元陣列與該導電層重疊。
  2. 根據申請專利範圍第1項之半導體記憶體裝置，其中該電晶體的活性層包含氧化物半導體材料。
  3. 根據申請專利範圍第1項之半導體記憶體裝置，其中該驅動電路使用半導體基板形成。
  4. 根據申請專利範圍第1項之半導體記憶體裝置，還包括該記憶單元陣列上的第二導電層及該第二導電層上的第二記憶單元陣列。
  5. 根據申請專利範圍第1項之半導體記憶體裝置，其中對該導電層供應接地電位。
  6. 根據申請專利範圍第5項之半導體記憶體裝置，其中該驅動電路藉由接觸插頭電連接到該記憶單元陣列，該接觸插頭包括與該導電層相同的層。
  7. 一種半導體記憶體裝置，包括：驅動電路；該驅動電路上的遮蔽層；以及該遮蔽層上的記憶單元陣列，其中，該記憶單元陣列包括具有電晶體的記憶單元， 並且，該遮蔽層為該驅動電路及該記憶單元陣列遮蔽在該驅動電路與該記憶單元陣列之間產生的輻射雜訊。
  8. 根據申請專利範圍第7項之半導體記憶體裝置，其中該電晶體的活性層包括氧化物半導體材料。
  9. 根據申請專利範圍第7項之半導體記憶體裝置，其中該驅動電路使用半導體基板形成。
  10. 根據申請專利範圍第7項之半導體記憶體裝置，還包括該記憶單元陣列上的第二遮蔽層及該第二遮蔽層上的第二記憶單元陣列。
  11. 根據申請專利範圍第7項之半導體記憶體裝置，其中整個該記憶單元陣列與該遮蔽層重疊。
  12. 根據申請專利範圍第11項之半導體記憶體裝置，其中對該遮蔽層供應接地電位。
  13. 根據申請專利範圍第12項之半導體記憶體裝置，其中該驅動電路藉由接觸插頭電連接到該記憶單元陣列，該接觸插頭包括與該遮蔽層相同的層。
  14. 一種半導體記憶體裝置，包括：驅動電路；該驅動電路上的第一絕緣膜；該第一絕緣膜上的導電層；該導電層上的第二絕緣膜；以及該第二絕緣膜上的記憶單元陣列，其中，該記憶單元陣列包括具有與電極電連接的電晶體的記憶單元， 電容器使用用作第一電極的該導電層的區域、該導電層的區域上的該第二絕緣膜的區域及該第二絕緣膜的區域上的用作第二電極的該電極的區域形成，並且，整個該記憶單元陣列與該導電層重疊。
  15. 根據申請專利範圍第14項之半導體記憶體裝置，其中該電晶體的活性層包括氧化物半導體材料。
  16. 根據申請專利範圍第14項之半導體記憶體裝置，其中該驅動電路使用半導體基板形成。
  17. 根據申請專利範圍第14項之半導體記憶體裝置，還包括該記憶單元陣列上的第二導電層及該第二導電層上的第二記憶單元陣列。
  18. 根據申請專利範圍第14項之半導體記憶體裝置，其中對該導電層供應接地電位。
  19. 根據申請專利範圍第18項之半導體記憶體裝置，其中該驅動電路藉由接觸插頭電連接到該記憶單元陣列，該接觸插頭包括與該導電層相同的層。
  20. 根據申請專利範圍第14項之半導體記憶體裝置，其中該電極的區域與該導電層的區域之間的距離比該電晶體的源極和汲極中的至少一個與該導電層之間的距離短。
  21. 根據申請專利範圍第14項之半導體記憶體裝置，其中該電容器是形成在凹部或開口部中的溝槽電容器，該凹部或開口部設置在該第一絕緣膜中。
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