KR20130031794A - 반도체 기억 장치 - Google Patents

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KR20130031794A
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memory cell
film
insulating film
cell array
oxide
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KR1020120103720A
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도모아키 아츠미
다카시 오쿠다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 반도체 기억 장치에서 오작동이 생길 가능성을 저감하는 것을 과제로 한다.
적층 배치되는 메모리 셀 어레이(예를 들어, 산화물 반도체 재료를 사용하여 구성되는 트랜지스터를 포함하는 메모리 셀 어레이)와 주변 회로(예를 들어, 반도체 기판을 사용하여 구성되는 트랜지스터를 포함하는 주변 회로) 사이에 차폐층을 배치한다. 이로써 상기 메모리 셀 어레이와 상기 주변 회로 사이에 생기는 방사 노이즈를 차폐할 수 있다. 따라서 반도체 기억 장치에서 오작동이 생길 가능성을 저감할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 반도체 기억 장치에 관한 것이다.
근년에 들어 트랜지스터의 활성층의 재료로서 반도체 특성을 나타내는 금속 산화물(이하 산화물 반도체 재료라고도 함)이 주목을 모으고 있다. 활성층의 재료로서 산화물 반도체 재료를 사용한 트랜지스터는 활성층의 재료로서 비정질 실리콘을 사용한 트랜지스터와 같은 과정을 거쳐 제조할 수 있고, 또 비정질 실리콘을 사용한 트랜지스터보다 이동도가 높다. 그러므로 활성층의 재료로서 산화물 반도체 재료를 사용한 트랜지스터는 활성층의 재료로서 비정질 실리콘을 사용한 트랜지스터와 대체할 수 있거나, 또는 활성층의 재료로서 비정질 실리콘을 사용한 트랜지스터보다 초월할 수 있는 트랜지스터로서 기대되고 있다. 예를 들어, 액티브 매트릭스형의 표시 장치의 각 화소에 배설되는 트랜지스터로서 사용하는 것이 기대되고 있다.
더구나 산화물 반도체 재료에 의하여 활성층이 구성되는 트랜지스터는 오프 전류 값이 낮다는 특성이 있다. 이로써 상기 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드의 전위(상기 노드에 유지되는 전하량)를 오랫동안 유지할 수 있다. 그러므로 상기 트랜지스터를 활용하여 반도체 기억 장치를 구성하는 것이 기대되고 있다. 예를 들어, 특허 문헌 1에서는 Dynamic Random Access Memory(DRAM)의 메모리 셀을 구성하는 트랜지스터로서 상기 트랜지스터를 사용한 DRAM이 기재된다.
또한 산화물 반도체 재료에 의하여 활성층이 구성되는 트랜지스터는 각종 박막의 형성 및 가공을 조합하고 수행함으로써 형성된다. 따라서 상기 트랜지스터는 다른 반도체 소자가 존재하는 영역과 중첩되는 영역에 형성할 수 있다. 예를 들어, 특허 문헌 2에서는 적층으로 배치되는 2 종의 트랜지스터(반도체 기판에 의하여 활성층이 구성되는 트랜지스터(하부의 트랜지스터)와 산화물 반도체 재료에 의하여 활성층이 구성되는 트랜지스터(상부의 트랜지스터))를 갖는 반도체 장치가 기재된다.
일본국 특개2011-109084호 공보 일본국 특개2011-119672호 공보
DRAM은 데이터에 따라 전하량을 각각 유지하는 복수의 메모리 셀이 배설되는 메모리 셀 어레이와, 메모리 셀에 대한 데이터의 기록, 판독, 및 리프레시 등을 수행하는 주변 회로를 갖는다.
구체적으로는 메모리 셀은 트랜지스터와 커패시터를 갖는다. 그리고 상기 트랜지스터가 오프 상태가 됨으로써 커패시터의 한쪽의 전극이 전기적으로 접속되는 노드의 전위를 부유 상태로 한다. 이로써 상기 노드(커패시터의 한쪽의 전극)에서 원하는 데이터(전하량)를 유지한다.
또한 주변 회로는 상기 트랜지스터에 의하여 상기 커패시터의 한쪽의 전극과의 전기적인 접속이 제어되는 신호선(비트 라인)의 전위를 제어한다. 그리고 상기 트랜지스터를 온 상태로 함으로써 상기 메모리 셀에 원하는 데이터를 기록한다. 또한 주변 회로는 상기 비트 라인의 전위 값을 미리 정해진 값으로 한 후 상기 트랜지스터를 온 상태로 한다. 이로써 상기 비트 라인의 전위가 상기 데이터에 따라 변동한다. 그리고 상기 비트 라인의 전위를 검출함으로써 상기 메모리 셀에 유지된 데이터를 판독한다. 또한 주변 회로는 원하는 리프레시 레이트로 상기 메모리 셀에 전하를 보충한다(리프레시).
여기서 상기 메모리 셀을 구성하는 트랜지스터로서 산화물 반도체 재료에 의하여 활성층이 구성되는 트랜지스터를 사용하는 경우에는 리프레시 레이트의 저감을 도모할 수 있다. 더구나 메모리 셀 어레이와 주변 회로를 적층으로 배치함으로써 DRAM의 고집적화를 도모할 수 있다. 구체적으로는 단결정 실리콘 기판을 사용하여 주변 회로를 구성하고, 더구나 상기 단결정 실리콘 기판 위에 막이 형성되는 산화물 반도체 재료를 사용하여 메모리 셀 어레이를 구성한다. 이로써 메모리 셀 어레이와 주변 회로가 같은 평면 위에 배치되는 경우와 비교하여 DRAM의 고집적화를 도모할 수 있다.
다만 메모리 셀 어레이와 주변 회로를 적층으로 배치하는 경우 메모리 셀 어레이와 주변 회로 사이에 방사 노이즈가 생길 가능성이 높다. 이로써 DRAM에서 데이터를 판독할 때 방사 노이즈로 인한 오작동이 일어날 가능성이 높다. 상술한 바와 같이 상기 동작은 비트 라인의 전위의 변동을 검출함으로써 행해지기 때문이다.
상술한 점에 비추어 보아, 본 발명의 일 형태는 반도체 기억 장치에서 오작동이 생길 가능성을 저감하는 것을 목적 중 하나로 한다.
상술한 목적은 메모리 셀 어레이와 주변 회로 사이에 차폐층을 배치함으로써 달성할 수 있다.
예를 들어, 본 발명의 일 형태는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀에 유지되는 데이터의 판별을 수행하는 판독 회로를 포함하는 주변 회로와, 메모리 셀 어레이와 주변 회로 사이에 배치되고, 또 전위가 일정하게 유지되는 차폐층을 갖고, 메모리 셀은 데이터에 따른 전하량을 유지하고 판독 회로는 메모리 셀에 유지되는 전하량에 따라 전위가 변동하는 신호선의 전위를 검출함으로써 데이터를 판별하는 반도체 기억 장치다.
또한 반도체 기판을 사용하여 구성되는 반도체 소자를 포함하는 주변 회로와, 주변 회로 위에 배치되고, 또 도전성 재료를 사용하여 구성되는 차폐층과, 차폐층 위에 배치되고, 또 산화물 반도체 재료를 사용하여 구성되는 반도체 소자를 포함하는 메모리 셀 어레이를 갖고, 메모리 셀 어레이는 데이터에 따른 전하량을 유지하는 메모리 셀을 갖고 주변 회로는 메모리 셀에 유지되는 전하량에 따라 전위가 변동하는 신호선의 전위를 검출함으로써 데이터를 판별하는 판독 회로를 갖는 반도체 기억 장치도 본 발명의 일 형태다.
본 발명의 일 형태인 반도체 기억 장치는 메모리 셀 어레이와 주변 회로 사이에 차폐층을 갖는다. 이로써 상기 메모리 셀 어레이와 상기 주변 회로 사이에 일어나는 방사 노이즈를 차폐할 수 있다. 따라서 반도체 기억 장치에서 오작동이 생길 가능성을 저감할 수 있다.
도 1은 반도체 기억 장치의 구성예를 도시한 도면.
도 2a는 주변 회로의 구성예를 도시한 도면이고, 도 2b는 주변 회로와 메모리 셀 어레이의 접속의 일 형태를 도시한 모식도.
도 3a 내지 도 3d는 반도체 기억 장치의 구조예 및 그 제작 공정을 설명하기 위한 단면 모식도.
도 4a 내지 도 4c는 반도체 기억 장치의 구조예 및 그 제작 공정을 설명하기 위한 단면 모식도.
도 5a 및 도 5b는 반도체 기억 장치의 구조예 및 그 제작 공정을 설명하기 위한 단면 모식도.
도 6a 및 도 6b는 반도체 기억 장치의 구조예 및 그 제작 공정을 설명하기 위한 단면 모식도.
도 7a 및 도 7b는 반도체 기억 장치의 구조예 및 그 제작 공정을 설명하기 위한 단면 모식도.
도 8은 반도체 기억 장치의 구성예를 도시한 도면.
도 9는 반도체 기억 장치의 구성예를 도시한 도면.
도 10a 및 도 10b는 반도체 기억 장치의 구조예를 설명하기 위한 단면 모식도.
도 11a 및 도 11b는 반도체 기억 장치의 구조예를 설명하기 위한 단면 모식도.
도 12a 및 도 12b는 반도체 기억 장치의 구조예를 설명하기 위한 단면 모식도.
도 13은 반도체 기억 장치의 구조예를 설명하기 위한 단면 모식도.
이하에서는 본 발명의 일 형태에 대하여 상세하게 설명한다. 다만 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태를 다양하게 바꿀 수 있다. 따라서 본 발명은 이하에 나타내는 기재 내용에 한정적으로 해석되는 것이 아니다.
<반도체 기억 장치의 구성예>
도 1은 본 발명의 일 형태인 반도체 기억 장치의 구성예를 도시한 도면이다. 도 1에 도시된 반도체 기억 장치는 반도체 기판(10)을 사용하여 구성되는 반도체 소자를 포함하는 주변 회로(100)와, 주변 회로(100) 위에 배치되고 도전성 재료를 사용하여 구성되는 차폐층(20)과, 차폐층(20) 위에 배치되고 산화물 반도체 재료를 사용하여 구성되는 반도체 소자를 포함하는 메모리 셀 어레이(30)를 갖는다. 그리고 도 1에 도시된 메모리 셀 어레이(30)는 데이터에 따른 전하를 각각 유지하는 복수의 메모리 셀(300)을 갖는다. 구체적으로는 메모리 셀(300)은 활성층이 산화물 반도체 재료에 의하여 구성되는 트랜지스터(301)와 한쪽의 전극이 트랜지스터(301)가 오프 상태가 됨으로써 부유 상태가 되는 노드에 전기적으로 접속되는 커패시터(302)를 갖는다. 또한 커패시터(302)의 다른 쪽의 전극은 일정한 전위를 유지하는 배선에 전기적으로 접속된다. 여기서 상기 전위로서는 접지 전위 또는 0V 등을 적용할 수 있다.
또한 차폐층(20)은 주변 회로(100)와 메모리 셀 어레이(30) 사이에 생기는 방사 노이즈를 차폐하는 것을 목적으로 하여 설치된다. 따라서 차폐층(20)이 배치되는 영역이 주변 회로(100)가 배치되는 영역 및 메모리 셀 어레이(30)가 배치되는 영역 중 적어도 한쪽과 중첩되는 구성으로 하는 것이 바람직하다. 주변 회로(100)와 메모리 셀 어레이(30) 사이에 차폐층(20)이 배치되지 않은 영역이 있는 경우에는 상기 영역에서 방사 노이즈를 차폐할 수 없기 때문이다.
<주변 회로(100)의 구성예>
도 2a는 도 1에 도시된 반도체 기억 장치의 주변 회로(100)의 구성을 도시한 블록도다. 도 2a에 도시된 주변 회로(100)는 제어 회로(110)와 워드 라인 구동 회로(120)와 비트 라인 구동 회로(130)를 갖는다. 또한 워드 라인 구동 회로(120)는 각각 메모리 셀 어레이(30)에 배설되는 복수의 워드 라인(320)의 전위를 제어하는 회로다. 그리고 워드 라인(320)은 복수의 트랜지스터(301)의 게이트와 전기적으로 접속된다. 즉, 워드 라인 구동 회로(120)는 메모리 셀 어레이(30)에 배설되는 트랜지스터(301)의 스위칭을 제어하는 회로다. 또한 비트 라인 구동 회로(130)는 각각 메모리 셀 어레이(30)에 배설되는 복수의 비트 라인(330)의 전위를 제어, 검출하는 회로다. 그리고 비트 라인(330)은 복수의 트랜지스터(301)의 소스 및 드레인 중 하나와 전기적으로 접속된다. 즉, 비트 라인 구동 회로(130)는 메모리 셀 어레이(30)에 배설되는 메모리 셀(300)에 대한 데이터의 기록 및 판독을 수행하는 회로다. 또한 제어 회로(110)는 워드 라인 구동 회로(120) 및 비트 라인 구동 회로(130)의 동작을 제어하는 회로다.
또한 워드 라인 구동 회로(120)는 디코더(1201), 레벨 시프터(1202), 및 버퍼(1203) 등을 갖는다. 또한 비트 라인 구동 회로(130)는 디코더(1301), 레벨 시프터(1302), 셀렉터(1303), 기록 회로(131) 및 판독 회로(132) 등을 갖는다. 또한 주변 회로(100)와 메모리 셀 어레이(30) 사이에는 접지 전위가 공급되는 차폐층(20)이 배치된다. 또한 차폐층(20)에 공급되는 전위는 접지 전위에 한정되지 않는다. 차폐층(20)에 접지 전위와 상이한 일정 값의 전위가 공급되는 구성으로 할 수도 있다.
도 2a에 도시된 주변 회로(100)의 동작예에 대하여 이하에 설명한다.
주변 회로(100)에 어드레스 신호(AD)와 리드 이네이블 신호(RE) 또는 라이트 이네이블 신호(WE) 중 어느 한쪽이 입력되면 제어 회로(110)가 워드 라인 구동 회로(120) 및 비트 라인 구동 회로(130)를 제어한다. 그리고 상기 메모리 셀(300)에서 데이터의 기록 또는 판독이 행해진다.
예를 들어, 원하는 메모리 셀(300)에 대한 데이터의 기록이 행해지는 경우에는 워드 라인 구동 회로(120)에서 디코더(1201)에 복수의 워드 라인(320) 중의 어느 하나를 선택시키는 신호가 생성된다. 상기 신호는 레벨 시프터(1202)에 의한 전위 조절 및 버퍼(1203)에 의한 파형 처리를 한 후에 선택된 워드 라인(320)으로 공급된다. 이로써 상기 워드 라인(320)에 게이트가 전기적으로 접속되는 트랜지스터(301)가 온 상태가 된다. 그리고 비트 라인 구동 회로(130)에서 디코더(1301)에 의한 복수의 비트 라인(330) 중 어느 하나를 선택시키는 신호가 생성된다. 상기 신호는 레벨 시프터(1302)에 의하여 상기 신호의 전위를 조절한 후에 셀렉터(1303)에 입력된다. 셀렉터(1303)는 입력된 신호에 따라 데이터 신호(DATA)를 샘플링한다. 상기 샘플링된 데이터는 기록 회로(131)에 의하여 선택된 비트 라인(330)에 공급된다. 이로써 선택된 메모리 셀(300)에 대하여 원하는 데이터를 기록할 수 있다.
또한 원하는 메모리 셀(300)로부터 데이터의 판독이 행해지는 경우에는 비트 라인 구동 회로(130)가 판독할 대상이 되는 메모리 셀(300)에 전기적으로 접속되어 있는 비트 라인(330)에 원하는 전위를 가한다. 이 결과, 상기 비트 라인(330)을 부유 상태로 한다. 그 후 워드 라인 구동 회로(120)가 기록을 할 때와 마찬가지로 동작한다. 즉, 상기 메모리 셀(300)이 갖는 트랜지스터(301)를 온 상태로 한다. 이로써 상기 비트 라인(330)의 전위가 상기 메모리 셀(300)에 유지된 데이터에 따라 변동한다. 그리고 비트 라인 구동 회로(130)가 갖는 판독 회로(132)에서 상기 비트 라인(330)의 전위 변동을 검출시킨다. 이로써 상기 메모리 셀(300)에 유지된 데이터를 판별할 수 있다.
<주변 회로(100)와 메모리 셀 어레이(30)의 접속의 일 형태>
도 2b는 도 1에 도시된 반도체 기억 장치의 주변 회로(100)와 메모리 셀 어레이(30)의 접속의 일 형태를 도시한 모식도다. 도 2b에 도시된 반도체 기억 장치는 도 1에 도시된 구성과 상기 구성에 근접하여 설치되는 접속 배선부(40)를 갖는다. 여기서 접속 배선부(40)는 메모리 셀 어레이(30)로부터 연장하여 설치되는 복수의 배선(41A)의 각각 일부와 복수의 배선(41B)과 주변 회로(100)로부터 연장하여 설치되는 복수의 배선(41C)의 각각 일부를 포함한다. 또한 배선(41B)은 주변 회로(100), 차폐층(20), 및 메모리 셀 어레이(30)가 적층되는 방향과 평행 또는 대략 평행으로 연장하여 설치된다.
그리고 도 2b에 도시된 접속 배선부(40)에서 배선(41A), 배선(41B), 및 배선(41C)이 접속된다. 즉, 도 2b에 도시된 반도체 기억 장치에서는 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 배선(예를 들어, 도 2a에 도시된 워드 라인(320), 비트 라인(330))의 각각이 배선(41A), 배선(41B), 및 배선(41C)을 포함하여 구성된다.
접속 배선부(40)를 갖는 반도체 기억 장치에서는 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키기 위하여 차폐층(20)에 개구를 형성할 필요가 없다. 이로써 주변 회로(100)와 메모리 셀 어레이(30) 사이에 개구가 형성되지 않은 단일물에 의하여 구성되는 차폐층(20)을 배치할 수 있다. 따라서 상기 반도체 기억 장치에서는 주변 회로(100)와 메모리 셀 어레이(30) 사이에 생기는 방사 노이즈를 차폐하는 효과를 높게 할 수 있다.
<반도체 기억 장치의 구조예>
도 3a 내지 도 7b는 본 명세서에서 기재된 반도체 기억 장치의 구조예 및 그 제작 공정을 설명하기 위한 단면 모식도다. 구체적으로는 도 3a 내지 도 7b에서의 A-B단면은 도 1에 도시된 주변 회로(100)에 포함되는 트랜지스터(반도체 기판을 사용하여 구성되는 트랜지스터), 도 1에 도시된 차폐층(20), 및 도 1에 도시된 메모리 셀 어레이(30)에 포함되는 트랜지스터(산화물 반도체 재료를 사용하여 구성되는 트랜지스터)의 구조예 및 그 제작 공정을 설명하기 위한 단면 모식도이고, 도 3a 내지 도 7b에서의 C-D단면은 도 1에 도시된 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 배선(도 2b에 도시된 접속 배선부(40))의 구조예 및 그 제작 공정을 설명하기 위한 단면 모식도다.
먼저 도 3a에 도시된 바와 같이 p형 반도체 기판(201)에 소자 분리 영역(203)을 형성한다.
p형 반도체 기판(201)으로서는 p형 도전형을 갖는 단결정 실리콘 기판(실리콘 웨이퍼), 화합물 반도체 기판(SiC기판, 사파이어기판, GaN기판 등)을 사용할 수 있다.
또한 p형 반도체 기판(201)을 대신하여 SOI(Silicon On Insulator)기판으로서 경면(鏡面) 연마 웨이퍼에 산소 이온을 주입한 후 고온으로 가열함으로써 표면으로부터 일정한 깊이에 산화층을 형성시킴과 함께 표면층에 생긴 결함을 소멸(消滅)시켜 형성된 이른바, SIMOX(Separation by IMplanted OXygen)기판이나 수소 이온을 주입함으로써 형성된 미소 보이드의 열 처리에 의한 성장을 이용하여 반도체 기판을 쪼개는 스마트 컷 법이나 ELTRAN법(Epitaxial Layer Transfer: 캐논사의 등록 상표) 등을 사용하여 형성한 SOI기판을 사용하여도 좋다.
소자 분리 영역(203)은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성한다.
또한 같은 기판 위에 p채널형 트랜지스터를 형성하는 경우에는 p형 반도체 기판(201)의 일부에 n웰 영역을 형성하여도 좋다. n웰 영역은 인, 비소 등의 n형을 부여하는 불순물 원소를 첨가하여 형성된다.
또한 여기서는 p형 반도체 기판을 사용하지만 n형 반도체 기판을 사용하여 p채널형 트랜지스터를 형성하여도 좋다. 이 경우에는 n형 반도체 기판에 p형을 부여하는 붕소 등의 불순물 원소가 첨가된 p웰 영역을 형성하여 같은 기판 위에 n채널형 트랜지스터를 형성하여도 좋다.
다음에 도 3b에 도시된 바와 같이 반도체 기판(201) 위에 게이트 절연막(207a) 및 절연막(207b), 그리고 게이트 전극(209a) 및 배선(209b)을 형성한다.
예를 들어, 열 처리를 하여 반도체 기판(201)의 표면을 산화하거나, 또는 상기 산화 후에 질화 처리를 한다. 이로써 산화 실리콘막 또는 산화 실리콘막과， 산소와 질소를 갖는 실리콘막(산화 질화 실리콘막)을 적층으로 형성한다. 다음에 산화 실리콘막 또는 산화 질화 실리콘막의 일부를 선택적으로 에칭하여 게이트 절연막(207a) 및 절연막(207b)을 형성한다. 또한 두께 5nm 내지 50nm의 산화 실리콘, 산화 질화 실리콘, 고유전율 물질(high-k 재료라고도 함)인 탄탈 산화물, 산화 하프늄, 산화 하프늄 실리케이트, 산화 지르코늄, 산화 알루미늄, 산화 티타늄 등의 금속 산화물 또는 산화 란탄 등의 희(稀)토류 산화물 등을 CVD법, 스퍼터링법 등을 사용하여 형성한 후, 선택적으로 일부를 에칭하여 게이트 절연막(207a) 및 절연막(207b)을 형성하여도 좋다.
게이트 전극(209a) 및 배선(209b)은, 탄탈, 텅스텐, 티타늄, 몰리브덴, 크롬, 니오븀 등 중에서 선택된 금속 또는 이들의 금속을 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하는 것이 바람직하다. 또한 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 또한 금속 질화물막과 상기 금속막의 적층 구조로 게이트 전극(209a) 및 배선(209b)을 형성하여도 좋다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브덴, 질화 티타늄을 사용할 수 있다. 금속 질화물막을 형성함으로써 금속막의 밀착성을 향상시킬 수 있으며, 박리를 방지할 수 있다.
게이트 전극(209a) 및 배선(209b)은, 도전막을 스퍼터링법, CVD법 등에 의하여 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여 형성된다.
또한 고집적화를 실현하기 위하여는 게이트 전극(209a)의 측면에 사이드 월 절연층을 갖지 않은 구성으로 하는 것이 바람직하다. 한편으로 트랜지스터의 특성을 중시하는 경우에는 게이트 전극(209a)의 측면에 사이드 월 절연층을 형성할 수도 있다.
다음에 도 3c에 도시된 바와 같이， 반도체 기판(201)에 n형을 부여하는 불순물 원소를 첨가하여 n형의 불순물 영역(211a), n형의 불순물 영역(211b)을 형성한다. 또한 같은 기판 위에 n웰 영역을 형성하는 경우에는 상기 영역에 p형을 부여하는 불순물 원소를 첨가하여, p형의 불순물 영역을 형성한다. n형의 불순물 영역(211a), n형의 불순물 영역(211b), 및 p형의 불순물 영역에서의 n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소의 농도는 1×1019/cm3 이상 1×1021/cm3 이하다. n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소는 이온 도핑법, 이온 주입법 등을 적절히 사용하여 반도체 기판(201) 및 n웰 영역에 첨가된다.
또한 게이트 전극(209a)의 측면에 사이드 월 절연층을 형성하는 경우 상기 사이드 월 절연층과 중첩되는 영역에 n형의 불순물 영역(211a), n형의 불순물 영역(211b), 및 p형의 불순물 영역과는 상이한 불순물 농도의 불순물 영역을 형성할 수 있다.
다음에 도 3d에 도시된 바와 같이, 반도체 기판(201), 소자 분리 영역(203), 게이트 절연막(207a), 절연막(207b), 게이트 전극(209a)， 및 배선(209b) 위에 스퍼터링법, CVD법 등에 의하여 절연막(215) 및 절연막(217)을 형성한다.
절연막(215) 및 절연막(217)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한 절연막(215)을 CVD법에 의하여 형성함으로써, 절연막(215)의 수소 함유량이 높아진다. 이와 같은 절연막(215)을 사용하여 열 처리를 함으로써 반도체 기판을 수소화하고, 수소에 의하여 댕글링 본드를 종단시켜 상기 반도체 기판 중의 결함을 저감할 수 있다.
또한 절연막(217)으로서 BPSG(Boron Phosphorus Silicate Glass) 등의 무기 재료 또는 폴리이미드, 아크릴 등의 유기 재료를 사용하여 형성함으로써 절연막(217)의 평탄성을 높게 할 수 있다.
절연막(215) 또는 절연막(217)을 형성한 후, n형의 불순물 영역(211a), n형의 불순물 영역(211b) 및 p형의 불순물 영역에 첨가된 불순물 원소를 활성화하기 위한 열 처리를 한다.
상술한 공정을 거쳐, 도 3d에 도시된 바와 같이， n채널형 트랜지스터(200Ａ)를 제작할 수 있다.
다음에 절연막(215) 및 절연막(217)의 일부를 선택적으로 에칭하여 개구부를 형성한다. 이어서, 개구부에 콘택트 플러그(219a), 콘택트 플러그(219b), 및 콘택트 플러그(219c)를 형성한다. 대표적으로는 스퍼터링법, CVD법 등에 의하여 도전막을 형성한 후, CMP(Chemical Mechanical Polishing)법이나 에칭 등에 의하여 평탄화 처리를 하고, 도전막의 불필요한 부분을 제거하여 콘택트 플러그(219a), 콘택트 플러그(219b), 및 콘택트 플러그(219c)를 형성한다(도 4a 참조).
콘택트 플러그(219a), 콘택트 플러그(219b), 및 콘택트 플러그(219c)가 되는 도전막은 WF6 가스와 SiH4 가스로부터 CVD법에 의하여 텅스텐 실리사이드를 형성하고 개구부에 도전막을 메움으로써 형성된다.
다음에 절연막(217), 콘택트 플러그(219a), 콘택트 플러그(219b), 및 콘택트 플러그(219c) 위에 스퍼터링법, CVD법 등에 의하여 절연막을 형성한 후, 상기 절연막의 일부를 선택적으로 에칭하여 홈부를 갖는 절연막(221)을 형성한다. 이어서, 스퍼터링법, CVD법 등에 의하여 도전막을 형성한 후, CMP법이나 에칭 등에 의하여 평탄화 처리를 하고, 상기 도전막의 불필요한 부분을 제거하여 배선(223a), 배선(223b), 및 배선(223c)을 형성한다(도 4a참조).
여기서 배선(223a) 및 배선(223b)은 각각 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다.
절연막(221)은, 절연막(215)과 같은 재료를 사용하여 형성할 수 있다.
배선(223a), 배선(223b), 및 배선(223c)으로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 또는 텅스텐으로 이루어지는 단체 금속 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 중첩되어 알루미늄막을 적층하고, 그 위에 더 티타늄막을 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
다음에 절연막(221), 배선(223a), 배선(223b), 및 배선(223c) 위에 스퍼터링법, CVD법 등에 의하여 절연막(225)을 형성한다(도 4b 참조). 절연막(225)으로서는, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄을 단층 또는 적층으로 형성한다.
다음에 절연막(225)의 일부를 선택적으로 에칭하여 개구부를 형성한다. 이어서， 개구부에 콘택트 플러그(227)를 형성한다. 또한 콘택트 플러그(227)의 제작 방법 및 재료로서 콘택트 플러그(219a) 및 콘택트 플러그(219b)와 같은 제작 방법 및 재료를 적절히 사용할 수 있다(도 4c 참조).
다음에 절연막(225) 및 콘택트 플러그(227) 위에 스퍼터링법, CVD법 등에 의하여 절연막을 형성한 후, 상기 절연막의 일부를 선택적으로 에칭하여 절연막(231)을 형성한다. 이어서, 스퍼터링법, CVD법 등에 의하여 도전막을 형성한 후 CMP법이나 에칭 등에 의하여 평탄화 처리를 하여 상기 도전막의 불필요한 부분을 제거하여 도전막(229a) 및 배선(229b)을 형성한다(도 4c 참조).
또한 도전막(229a)은 도 1 내지 도 2b에 도시된 반도체 기억 장치에서의 차폐층(20)이 되는 도전막이다.
또한 도전막(229a) 및 배선(229b)은 배선(223a), 배선(223b), 및 배선(223c)과 같은 재료를 사용함으로써 형성할 수 있고, 절연막(231)은 절연막(215) 및 절연막(221)과 같은 재료를 사용함으로써 형성할 수 있다.
다음에 도전막(229a), 배선(229b)， 및 절연막(231) 위에 스퍼터링법, CVD법 등에 의하여 절연막(233)을 형성한다. 절연막(233)은 절연막(225)과 같은 재료를 사용함으로써 형성할 수 있다. 또한 절연막(233)으로서 가열에 의하여 산소의 일부가 이탈되는 산화 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의하여 산소의 일부가 이탈되는 산화 절연막으로서는 화학양론비를 만족시키는 산소보다 더 많은 산소를 포함하는 산화 절연막을 사용한다. 가열에 의하여 산소의 일부가 이탈되는 산화 절연막은 가열에 의하여 산소가 이탈되기 때문에 후의 공정에서 수행하는 가열에 의하여 산화물 반도체막에 산소를 확산시킬 수 있다(도 5a 참조).
또한 절연막(233)은 CMP 처리 등을 하여 평탄화를 도모하는 것이 바람직하다. 절연막(233) 표면의 평균 면 거칠기(Ra)는 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 한다.
CMP 처리는 한번 하여도 좋고, 복수 회 하여도 좋다. 복수 회로 나누어서 CMP 처리를 하는 경우에는 높은 연마 레이트의 1차 연마를 한 후, 낮은 연마 레이트의 마무리 연마를 하는 것이 바람직하다. 이와 같이 연마 레이트가 상이한 연마를 조합함으로써 절연막(233)의 표면의 평탄성을 더욱 향상시킬 수 있다.
또한 절연막(233)을 평탄화시키는 처리로서는, 플라즈마 처리를 사용할 수도 있다. 플라즈마 처리는 진공의 챔버에 불활성 가스 예를 들어, 아르곤 가스 등의 희가스를 도입하고, 피처리면을 음극으로 하는 전계를 가하여 수행한다. 그 원리로서는 플라즈마 드라이 에칭법과 같지만, 불활성 가스를 사용하여 수행한다. 즉, 이 플라즈마 처리는 피처리면에 불활성 가스의 이온을 조사하여 스퍼터링 효과에 의하여 표면에 있는 미세한 요철을 평탄화하는 처리다. 이 때문에 상기 플라즈마 처리를 “역 스퍼터링 처리”라고 말할 수도 있다.
이 플라즈마 처리를 할 때 플라즈마 중에는 전자와 아르곤의 양 이온이 존재하고 음극 방향으로 아르곤의 양 이온이 가속된다. 가속된 아르곤의 양 이온은 피처리면을 스퍼터링한다. 이 때 상기 피처리면의 볼록부로부터 우선적으로 스퍼터링된다. 피처리면으로부터 스퍼터링된 입자는 피처리면의 다른 장소에 부착된다. 이 때 상기 피처리면의 오목부에 우선적으로 부착된다. 이와 같이 볼록부를 깎고, 오목부를 메움으로써 피처리면의 평탄성이 향상된다. 또한 플라즈마 처리와 CMP 처리를 병용함으로써 절연막(233)을 더욱 평탄화하는 것을 도모할 수 있다.
또한 상기 플라즈마 처리에 의하여 절연막(233) 표면에 부착된 산소, 수분, 유기물 등의 불순물을 스퍼터링의 효과에 의하여 제거할 수도 있다.
또한 산화물 반도체의 막을 형성하기 전에, 성막실의 가열 및 배기를 하여 성막실 중의 수소, 물, 수산기, 수소화물 등의 불순물을 제거해 두는 것이 바람직하다. 특히 성막실의 내벽에 흡착되어 존재하는 이들 불순물을 제거하는 것이 중요하다. 여기서 열 처리는 예를 들어, 100℃ 이상 450℃ 이하로 하면 좋다. 또한 처리실의 배기는 드라이 펌프 등의 러프 진공 펌프와, 스퍼터링 이온 펌프, 터보 분자 펌프，및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 수행하면 좋다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 뛰어난 한편, 수소나 물의 배기 능력이 낮다. 더구나 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터링 이온 펌프를 조합하는 것이 유효하다고 생각한다. 또한 이 때, 불활성 가스를 도입하면서 불순물의 제거를 하면 배기하는 것만으로는 이탈되기 어려운 물 등의 이탈 속도를 더욱 빠르게 할 수 있다. 이와 같은 처리를 하여 산화물 반도체의 막을 형성하기 전에 성막실의 불순물을 제거함으로써, 산화물 반도체로의 수소, 물, 수산기, 수소화물 등의 혼입을 저감시킬 수 있다.
또한 산화물 반도체막을 스퍼터링 장치로 형성하기 전에 스퍼터링 장치에 더미(dummy) 기판을 반입하고 더미 기판 위에 산화물 반도체막을 형성하고 타깃 표면 또는 방착판에 부착된 수소, 수분을 제거하는 공정을 하여도 좋다.
다음에 절연막(233) 위에 스퍼터링법, 도포법, 인쇄법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 산화물 반도체막(235)을 형성한다(도 5a 참조). 여기서는 산화물 반도체막(235)으로서, 스퍼터링법에 의하여 1nm 이상 50nm 이하, 바람직하게는 3nm 이상 20nm 이하의 두께로 산화물 반도체막을 형성한다. 산화물 반도체막(235)의 두께를 상기 두께로 함으로써, 트랜지스터의 미세화에 따라 발생할 우려가 있는 단채널 효과를 억제할 수 있다.
산화물 반도체막(235)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스테빌라이저로서 이들에 가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한 이 외의 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한 상기 산화물 반도체에 산화 실리콘을 포함하여도 좋다. 여기에서 예를 들어, In-Ga-Zn계 산화물이란 인듐(In), 갈륨(Ga), 아연(Zn)을 주성분으로서 갖는 산화물이란 뜻이며, 그 원자수비는 불문한다. 또한 In과 Ga과 Zn 외의 금속 원소가 들어가도 좋다. 이 때 상기 산화물 반도체에서는 화학양론비에 비하여 산소를 과잉으로 하는 것이 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체막의 산소 결손으로 인한 캐리어의 생성을 억제할 수 있다.
또한 산화물 반도체로서 InMO3(ZnO)m(m>0 또 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한 M은 Ga, Fe, Mn, 및 Co 중으로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한 산화물 반도체로서 In2SnO5(ZnO)n(n>0 또 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
또한 산화물 반도체막(235)에서 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있고 트랜지스터의 오프 전류 값의 상승 원인이 되기 때문이다.
또한 산화물 반도체막(235)에는 5×1018atoms/cm3 이하의 질소가 포함되어도 좋다.
또한 산화물 반도체막(235)에 사용할 수 있는 산화물 반도체는 실리콘 반도체보다도 밴드 갭이 넓고 진성 캐리어 밀도가 실리콘보다도 낮은 와이드 밴드 갭 반도체로 한다. 이와 같이 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류 값을 저감시킬 수 있다.
산화물 반도체막(235)은 단결정 구조이어도 좋고 비단결정 구조이어도 좋다. 후자인 경우 비정질 구조이어도 다결정 구조이어도 좋다. 또한 비정질 중에 결정성을 갖는 부분을 포함하는 구조이어도 비(非)비정질 구조이어도 좋다.
비정질 상태의 산화물 반도체는 비교적 쉽게 평탄한 표면을 얻을 수 있기 때문에 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 쉽게, 비교적 높은 이동도를 얻을 수 있다.
또한 결정성을 갖는 산화물 반도체에서는 더 벌크 내 결함을 저감시킬 수 있고 표면의 평탄성을 높게 하면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높게 하기 위하여는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고 상술한 바와 같이 절연막(233)의 표면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 하고 그 위에 산화물 반도체막(235)을 형성하는 것이 바람직하다.
여기서는 산화물 반도체막(235)을 스퍼터링법에 의하여 형성한다.
스퍼터링법에 사용하는 타깃으로서는 예를 들어, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
산화물 반도체로서 In-Ga-Zn-O계의 재료를 사용하는 경우 사용하는 타깃 중의 금속 원소의 원자수비는 예를 들어, In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4 등으로 하면 좋다. 이와 같은 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 타깃으로서 사용할 수 있다. 또한 타깃의 원자수비를 상기와 같은 것으로 함으로써 다결정막 또는 후에 기재하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이 형성되기 쉬워진다.
또한 산화물 반도체로서 In-Sn-Zn-O계의 재료를 사용하는 경우 사용하는 타깃 중의 금속 원소의 원자수비는 예를 들어, In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35 등으로 하면 좋다. 이와 같은 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 타깃으로서 사용할 수 있다. 또한 타깃의 원자수비를 상기와 같은 것으로 함으로써 다결정막 또는 후에 기재하는 CAAC-OS막이 형성되기 쉬워진다.
산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우 사용하는 타깃 중의 금속 원소의 원자수비는 In:Zn=50:1 내지 1:2(mol수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(mol수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=15:1 내지 1.5:1(mol수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은 원자수비가 In:Zn:O=X:Y:Z인 경우, Z>1.5X+Y로 한다. 이와 같은 원자수비의 In-Zn-O계 산화물이나 그 조성 근방의 산화물을 타깃으로서 사용할 수 있다.
그러나 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계 값, 편차 등)에 따라 적절한 조성인 것을 사용하면 좋다. 또한 필요로 하는 반도체 특성을 얻기 위하여 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 쉽게 높은 이동도를 얻을 수 있다. 그러나 In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한 스퍼터링 가스는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스와 산소의 혼합 가스를 적절히 사용한다. 또한 희가스 및 산소의 혼합 가스인 경우 희가스에 비하여 산소의 가스비를 높게 하는 것이 바람직하다. 또한 스퍼터링 가스는 산화물 반도체막으로의 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위하여 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
스퍼터링법에서 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
또한 산화물 반도체막을 형성하는 처리실은 리크 레이트(leakage rate)를 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 그것에 의하여 스퍼터링법으로 막을 형성할 때 막 중으로의 불순물의 혼입을 저감시킬 수 있다. 이와 같이 산화물 반도체막의 형성 공정에서, 더 바람직하게는 산화 절연막의 형성 공정에서, 처리실의 압력, 처리실의 리크 레이트 등에서, 불순물의 혼입을 최대한 억제함으로써 산화물 반도체막에 포함되는 수소를 함유하는 불순물의 혼입을 저감시킬 수 있다. 또한 산화 절연막으로부터 산화물 반도체막으로의 수소 등의 불순물의 확산을 저감시킬 수 있다.
또한 산화물 반도체막(235)으로서 CAAC-OS막을 사용하여도 좋다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한 상기 결정부는 1변이 100nm 미만인 3차원 영역 내에 존재하는 경우가 많다. 또한 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한 TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리(grain boundary)라고도 함)는 확인할 수 없다. 그러므로 CAAC-OS막은 입계로 인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고 또한 ab면에 수직인 방향으로부터 보면 삼각 형상 또는 육각 형상의 원자 배열을 갖는다. 또한 상이한 결정부간에서 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서에서 단순히 수직이라고 기재하는 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한 단순히 평행이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한 CAAC-OS막에서 결정부가 균일하게 분포하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우 피형성면의 근방에 비하여 표면의 근방에서는 결정부가 차지하는 비율이 높게 되는 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 막을 형성함으로써, 또는 막을 형성한 후에 열 처리 등의 결정화 처리를 함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동을 저감시킬 수 있다. 따라서 상기 트랜지스터는 신뢰성이 높다. 특히 상술한 바와 같이, 절연막(233)의 표면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 하고, 그 위에 CAAC-OS막을 형성하는 것이 바람직하다. 이로써 CAAC-OS막의 결정성을 향상시켜 상기 CAAC-OS막을 사용한 트랜지스터의 이동도의 향상을 도모할 수 있다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하고 스퍼터링법에 의하여 막을 형성한다. 상기 스퍼터링용 타깃에 이온이 부딪치면 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 쪼개고 a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리하는 경우가 있다. 이와 같은 경우에는 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지하면서 기판에 도달함으로써 CAAC-OS막을 형성할 수 있다.
또한 CAAC-OS막을 형성하기 위하여 이하에 기재하는 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 불순물 혼입을 저감함으로써 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감하면 좋다. 또한 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 노점이 -80℃이하, 바람직하게는 -100℃이하인 성막 가스를 사용한다.
또한 막을 형성할 때의 기판 가열 온도를 높게 함으로써 기판 부착 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 가열 온도를 높게 함으로써 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고 평탄한 면이 기판에 부착된다.
또한 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 막을 형성할 때의 플라즈마 대미지를 경감하는 것이 바람직하다. 성막 가스 중의 산소 비율은 30volume% 이상, 바람직하게는 100volume%로 한다.
스퍼터링용 타깃의 일례로서 In-Ga-Zn-O 화합물 타깃에 대하여 이하에 기재한다.
InOX분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수비로 혼합하고 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 열 처리를 함으로써 다결정인 In-Ga-Zn-O화합물 타깃으로 한다. 또한 X, Y, 및 Z는 임의(任意)의 양수이다. 여기서 소정의 mol수비는 예를 들어, InOX분말, GaOY분말, 및 ZnOZ분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다. 또한 분말 종류 및 그들을 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 바꾸면 좋다.
산화물 반도체막(235)을 CAAC-OS막으로 하는 경우에는 산화물 반도체막(235)을 형성할 때, 기판 온도가 200℃를 넘어서 700℃ 이하, 바람직하게는 300℃를 넘어서 500℃ 이하, 더 바람직하게는 400℃ 이상 450℃ 이하가 되도록 기판을 가열한다. 이와 같이 기판을 가열하면서 산화물 반도체막(235)을 형성함으로써 산화물 반도체막(235)을 CAAC-OS막으로 할 수 있다.
또한 상술한 온도 범위에 의하여 가열하면서 1 원자층 이상 10nm 이하, 바람직하게는 2nm 이상 5nm 이하의 얇은 막 두께의 제 1 산화물 반도체막을 형성한 후, 같은 방법으로 가열하면서 제 1 산화물 반도체막보다 더 두꺼운 막 두께의 제 2 산화물 반도체막을 형성하고 제 1 산화물 반도체막과 제 2 산화물 반도체막을 적층하여 CAAC-OS막의 산화물 반도체막(235)을 형성하여도 좋다.
또한 산화물 반도체막(235)을 비정질 구조로 하는 경우에는 산화물 반도체막(235)을 형성할 때 기판의 가열을 하지 않거나 또는 기판 온도를 200℃ 미만, 더 바람직하게는 180℃ 미만으로 하여 기판을 가열한다. 이와 같이 산화물 반도체막(235)을 형성함으로써 산화물 반도체막(235)을 비정질 구조로 할 수 있다.
또한 상술한 방법으로 산화물 반도체막을 비정질 구조로서 형성한 후, 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 더 바람직하게는 500℃, 더욱 바람직하게는 550℃ 이상의 온도로 열 처리를 하여 상기 비정질 구조의 산화물 반도체막 중 적어도 일부를 결정화하여 CAAC-OS막인 산화물 반도체막(235)을 형성하여도 좋다. 또한 상기 열 처리는 불활성 가스 분위기하에서 수행할 수 있다. 불활성 가스 분위기로서는 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이고, 물, 수소 등이 포함되지 않은 분위기를 적용하는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 또한 후에 기재하는 탈수화 또는 탈수소화의 열 처리 등이 상기 열 처리를 겸할 수도 있다.
상술한 방법에서 막을 형성할 때의 기판 가열 온도가 높을수록 얻을 수 있는 산화물 반도체막(235)의 불순물 농도는 낮게 된다. 또한 산화물 반도체막(235) 중의 원자 배열이 정렬되고, 또 고밀도화되고 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다. 더구나 산소 가스 분위기에서 막을 형성하는 것도 희가스 등의 불필요한 원자가 포함되지 않기 때문에 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다. 다만 산소 가스와 희가스의 혼합 분위기로 하는 것도 좋고, 그 경우에는 산소 가스 비율이 30volume% 이상, 바람직하게는 50volume% 이상， 더 바람직하게는 80volume% 이상으로 한다.
산화물 반도체막(235)을 형성한 후 산화물 반도체막(235)에 대하여 열 처리를 하여도 좋다. 열 처리를 함으로써 산화물 반도체막(235) 중에 포함되는 수소 원자를 포함하는 물질을 더욱 제거할 수 있다. 상기 열 처리는 불활성 가스 분위기하에서 수행하고, 열 처리의 온도는 300℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또 기판이 변형점을 갖는 경우에는 기판의 변형점 미만으로 한다. 불활성 가스 분위기로서는 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이고, 물, 수소 등이 포함되지 않은 분위기를 적용하는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
상기 열 처리는 예를 들어, 저항 발열체 등을 이용한 전기로(電氣爐)에 반도체 기판(201)을 도입하고 질소 분위기하 450℃, 1 시간의 조건으로 할 수 있다.
또한 열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하는 장치다. 가스로서는 아르곤 등의 희가스 또는 질소와 같은 열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한 열 처리 장치로서 GRTA 장치를 사용하는 경우에는 그 열 처리 시간이 짧기 때문에 650℃ 내지 700℃의 고온으로 가열한 불 활성 가스 중에서 기판을 가열하여도 좋다.
또한 상기 열 처리에 의하여 산화물 반도체막(235)을 가열한 후 같은 노(爐)에 고순도 산소 가스, 고순도 N2O가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(Cavity Ring Down laser Spectroscopy)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)로 하는 것이 바람직하다. 특히 이와 같은 가스에는 물, 수소 등이 함유되지 않는 것이 바람직하다. 또한 같은 노에 도입하는 산소 가스 또는 N2O가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 N2O가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정 중에 저감된, 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를 공급할 수 있다.
또한 상술한 열 처리는 수소나 물 등을 제거하는 효과가 있기 때문에 상기 열 처리를 탈수화 또는 탈수소화 등이라고 말할 수도 있다. 상기 열 처리는 예를 들어, 산화물 반도체층을 섬 형상으로 가공하기 전에 게이트 절연막을 형성한 후 등의 타이밍에서 수행할 수도 있다. 또한 이와 같은 탈수화 또는 탈수소화의 열 처리는 한번으로 한정되지 않고 복수 회 하여도 좋다.
다음에 산화물 반도체막(235)의 일부를 선택적으로 에칭하여, 섬 형상의 산화물 반도체막(237)을 형성한다. 그 후 산화물 반도체막(237) 위에 스퍼터링 법, CVD법 등에 의하여 절연막(239)을 형성한다. 그리고 절연막(239) 위에 게이트 전극(241)을 형성한다(도 5b 참조).
절연막(239)은 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn-O계 금속 산화물막 등을 사용하면 좋고, 적층 또는 단층으로 형성된다. 또한 절연막(239)은 절연막(233)과 마찬가지로 가열에 의하여 산소가 이탈되는 산화 절연막을 사용하여도 좋다. 절연막(239)에 가열에 의하여 산소가 이탈되는 막을 사용함으로써 후의 열 처리에 의하여 산화물 반도체막(237)에 생기는 산소 결손을 수복(修復)할 수 있고, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한 절연막(239)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 게이트 절연막의 두께를 얇게 하여도 게이트 리크를 저감할 수 있다.
절연막(239)의 두께는 10nm 이상 300nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 10nm 이상 30nm 이하로 하면 좋다.
게이트 전극(241)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 사용하여도 좋다. 또한 게이트 전극(241)은 단층 구조이어도, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과 그 티타늄막 위에 알루미늄막을 적층하고, 그 위에 티타늄막을 더 형성하는 3층 구조 등이 있다. 또한 알루미늄에 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 원소의 막, 또는 복수 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한 게이트 전극(241)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
게이트 전극(241)은 인쇄법 또는 잉크젯법에 의하여 형성된다. 또는 스퍼터링법, CVD법, 증착법 등에 의하여 도전막을 형성한 후 상기 도전막의 일부를 선택적으로 에칭하여 형성된다.
또한 게이트 전극(241)과 절연막(239) 사이에 절연막(239)에 접하는 재료층으로서 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 형성하는 것이 바람직하다. 이들의 막은 5eV, 바람직하게는 5.5eV 이상의 일함수를 갖고, 트랜지스터의 전기 특성의 임계 값 전압을 플러스로 할 수 있고, 이른바 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우 적어도 산화물 반도체막(237)보다 높은 질소 농도, 구체적으로는 7atoms% 이상의 질소를 포함하는 In-Ga-Zn-O막을 사용한다.
또한 절연막(239)을 형성한 후 불활성 가스 분위기하 또는 산소 분위기하에서 열 처리(제 2 열 처리)를 수행하여도 좋다. 열 처리의 온도는 200℃ 이상 450℃ 이하로 하는 것이 바람직하고, 250℃ 이상 350℃ 이하로 하는 것이 더 바람직하다. 이와 같은 열 처리를 수행함으로써 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한 산화물 반도체막(237)과 접하는 절연막(233) 또는 절연막(239)이 산소를 포함하는 경우에는 산화물 반도체막(237)에 산소를 공급하여, 상기 산화물 반도체막(237)의 산소 결손을 보전할 수도 있다. 이와 같이 상술한 열 처리는 산소를 공급하는 효과가 있기 때문에 상기 열 처리를 가산화(가산소화) 등이라고도 말할 수도 있다.
또한 여기서는 절연막(239)을 형성한 후에 가산화의 열 처리를 수행하지만 가산화의 열 처리를 수행하는 타이밍은 이것에 한정되지 않는다.
상술한 바와 같이 탈수화 또는 탈수소화의 열 처리와 가산화의 열 처리를 적용하여 산화물 반도체막(237) 중의 불순물을 저감하고, 산소 결손을 보전함으로써 산화물 반도체막(237)을 그 주성분 외의 불순물이 최대한 포함되지 않도록 고순도화할 수 있다.
다음에 게이트 전극(241)을 마스크로서 사용하여 산화물 반도체막(237)에 도펀트를 첨가하는 처리를 하여도 좋다. 이 처리를 수행한 결과, 도 6a에 도시된 바와 같이 게이트 전극(241)에 덮여 도펀트가 첨가되지 않은 제 1 영역(243a)과, 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)을 형성한다. 게이트 전극(241)을 마스크로서 사용하여 도펀트를 첨가하므로, 셀프 얼라인으로써 도펀트가 첨가되지 않은 제 1 영역(243a) 및 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)을 형성할 수 있다. 또한 게이트 전극(241)과 중첩되는 제 1 영역(243a)은 채널 영역으로서 기능한다. 또한 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)은, 전계 완화 영역으로서 기능한다. 또한 제 1 영역(243a) 및 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)을 갖는 산화물 반도체막을 산화물 반도체막(243)이라고 말하는 것으로 한다.
산화물 반도체막(243)의 제 1 영역(243a)은 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 산화물 반도체 및 수소의 결합에 의하여 수소의 일부가 도너가 되고, 캐리어인 전자가 생긴다. 그러므로 산화물 반도체막(243)의 제 1 영역(243a) 중의 수소 농도를 저감시킴으로써, 임계 값 전압의 마이너스 시프트를 억제할 수 있다.
도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1019atoms/cm3 미만으로 한다.
도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)은 도펀트를 포함하기 때문에, 캐리어 밀도 또는 결함을 증가시킬 수 있다. 이로써 도펀트를 포함하지 않은 제 1 영역(243a)과 비교하여 도전성을 높일 수 있다. 또한 도펀트 농도를 너무 증가시키면, 도펀트가 캐리어의 이동을 저해하게 되고 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)의 도전성을 저하시키게 된다.
도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)은 도전율을 0.1S/cm 이상 1000S/cm 이하, 바람직하게는 10S/cm 이상 1000S/cm 이하로 하는 것이 바람직하다.
산화물 반도체막(243)에서 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)이 존재함으로써, 채널 영역으로서 기능하는 제 1 영역(243a)의 단부에 가해지는 전계를 완화시킬 수 있다. 이로써 트랜지스터의 단채널 효과를 억제할 수 있다.
산화물 반도체막(237)에 도펀트를 첨가하는 방법으로서 이온 도핑법 또는 이온 주입법을 사용할 수 있다. 또한 첨가하는 도펀트로서는, 붕소, 질소, 인， 비소 중 적어도 하나 이상이 있다. 또한 도펀트로서는 헬륨, 네온, 아르곤, 크립톤， 및 크세논 중 적어도 하나 이상이 있다. 또한 도펀트로서는 수소가 있다. 또한 도펀트로서 붕소, 질소, 인， 및 비소 중 하나 이상과, 헬륨, 네온, 아르곤, 크립톤， 및 크세논 중 하나 이상과, 수소를 적절히 조합하여도 좋다.
또한 도 6a에서는 절연막(239)을 개재(介在)하고 산화물 반도체막(237)에 도펀트를 첨가함으로써 산화물 반도체막(243)을 형성하는 공정에 대하여 도시하였지만 절연막(239)이 없는 상태(산화물 반도체막(237)이 노출되어 있는 상태)의 산화물 반도체막(237)에 도펀트를 첨가함으로써 산화물 반도체막(243)을 형성하는 공정으로 하여도 좋다.
더구나 상기 도펀트의 첨가는 이온 도핑법 또는 이온 주입법 등에 의한 주입 외의 방법에 의하여도 수행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜, 피첨가물에 대하여 플라즈마 처리를 수행함으로써 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 드라이 에칭 장치나 CVD 장치, 고밀도 CVD 장치 등을 사용할 수 있다.
이 후, 열 처리를 하여도 좋다. 상기 열 처리의 온도는 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는， 250℃로부터 325℃까지 서서히 온도를 상승시키면서 가열하여도 좋다.
상기 열 처리에 의하여 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)의 저항 값을 저감시킬 수 있다. 또한, 상기 열 처리에서, 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)은 결정 상태이어도 비정질 상태이어도 좋다.
다음에 도 6b에 도시된 바와 같이, 게이트 전극(241)의 측면에 사이드 월 절연막(245) 및 게이트 절연막(247), 및 전극(249a), 전극(249b)을 형성한다.
사이드 월 절연막(245)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한 사이드 월 절연막(245)으로서 절연막(233)과 마찬가지로 가열에 의하여 산소의 일부가 이탈되는 산화 절연막을 사용하여 형성하여도 좋다.
여기서 사이드 월 절연막(245)의 형성 방법에 대하여 설명한다.
먼저 절연막(239) 및 게이트 전극(241) 위에, 나중에 사이드 월 절연막(245)이 되는 절연막을 형성한다. 절연막은 스퍼터링법, CVD법 등에 의하여 형성한다. 또한 상기 절연막의 두께는 특별히 한정되지 않지만, 게이트 전극(241)의 형상에 대한 피복성을 고려하여 적절히 선택하면 좋다.
다음에 절연막을 에칭함으로써 사이드 월 절연막(245)을 형성한다. 상기 에칭은 이방성이 높은 에칭이며, 사이드 월 절연막(245)은 절연막에 이방성이 높은 에칭 공정을 수행함으로써 셀프 얼라인으로 형성할 수 있다.
또한 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)에서, 전계 완화 영역으로서 기능하는 폭은 사이드 월 절연막(245)의 폭에 대응하고, 또한 사이드 월 절연막(245)의 폭은 게이트 전극(241)의 두께에도 대응하기 때문에, 전계 완화 영역의 범위가 원하는 범위가 되도록 게이트 전극(241)의 두께를 정하면 좋다.
또한 사이드 월 절연막(245)의 형성 공정과 함께, 이방성이 높은 에칭을 사용하여 절연막(239)을 에칭하여, 산화물 반도체막(243)을 노출시킴으로써 게이트 절연막(247)을 형성할 수 있다.
한 쌍의 전극(249a), 전극(249b)은 배선(223a), 배선(223b), 배선(223c), 도전막(229a), 및 배선(229b)과 같은 재료를 적절히 사용하여 형성할 수 있다. 또한 한 쌍의 전극(249a), 전극(249b)은 배선으로서 기능시켜도 좋다.
한 쌍의 전극(249a), 전극(249b)은, 인쇄법 또는 잉크젯법을 사용하여 형성된다. 또한 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여 한 쌍의 전극(249a), 전극(249b)을 형성하여도 좋다.
한 쌍의 전극(249a), 전극(249b)은, 사이드 월 절연막(245) 및 게이트 절연막(247)의 측면과 접하도록 형성되는 것이 바람직하다. 즉, 트랜지스터의 한 쌍의 전극(249a), 전극(249b)의 단부가 사이드 월 절연막(245) 위에 위치하고, 산화물 반도체막(243)에서 도펀트를 포함하는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)의 노출부를 모두 덮고 있는 것이 바람직하다. 이 결과, 도펀트가 포함되는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)에서, 한 쌍의 전극(249a), 전극(249b)과 접하는 영역이 소스 영역 및 드레인 영역으로서 기능함과 함께, 사이드 월 절연막(245) 및 게이트 절연막(247)과 중첩되는 영역이 전계 완화 영역으로서 기능한다. 또한 사이드 월 절연막(245)의 길이에 따라 전계 완화 영역의 폭을 제어할 수 있기 때문에 한 쌍의 전극(249a), 전극(249b)을 형성하기 위한 마스크 맞춤의 정도에 대한 요구를 완화할 수 있다. 따라서, 복수의 트랜지스터에서의 편차를 저감시킬 수 있다.
또한 여기서는 게이트 전극(241)의 측면에 접하며 사이드 월 절연막(245)을 형성하지만, 본 발명은 이것에 한정되지 않고, 사이드 월 절연막(245)을 형성하지 않는 구성으로 할 수도 있다. 또한 여기서는 한 쌍의 제 2 영역(243b), 제 2 영역(243c)을 형성한 후에 사이드 월 절연막(245)을 형성하지만, 본 발명은 이것에 한정되지 않고, 사이드 월 절연막(245)을 설치한 후에 한 쌍의 제 2 영역(243b), 제 2 영역(243c)을 형성하여도 좋다. 이와 같은 구성으로 함으로써, 제 1 영역(243a)을 사이드 월 절연막(245)과 중첩되는 영역까지 확장시킬 수 있다.
다음에 도 7a에 도시된 바와 같이, 스퍼터링법, CVD법, 도포법, 인쇄법 등으로 절연막(251) 및 절연막(253)을 형성한다.
절연막(251), 절연막(253)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한 절연막(253)으로서 외부로의 산소의 확산을 방지하는 절연막을 사용함으로써 절연막(251)으로부터 이탈되는 산소를 산화물 반도체막에 공급할 수 있다. 외부로의 산소의 확산을 방지하는 절연막의 대표예로서는, 산화 알루미늄, 산화 질화 알루미늄 등이 있다. 또한 절연막(253)으로서, 외부로부터의 수소의 확산을 방지하는 절연막을 사용함으로써 외부로부터 산화물 반도체막으로의 수소의 확산을 저감시킬 수 있고, 산화물 반도체막의 결손을 저감시킬 수 있다. 외부로부터의 수소의 확산을 방지하는 절연막의 대표예로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한 절연막(251)을 가열에 의하여 산소의 일부가 이탈되는 산화 절연막, 외부로의 산소의 확산을 방지하는 절연막과, 산화 절연막과의 3층 구조로 함으로써, 효율적으로 산화물 반도체막에 산소를 확산시킴과 함께 외부로의 산소의 이탈을 억제할 수 있고, 온도 및 습도가 높은 상태에서도 트랜지스터의 특성의 변동을 저감시킬 수 있다.
상술한 공정에 의하여 도 7a에 도시된 바와 같이，산화물 반도체를 포함하여 구성되는 트랜지스터(200B)를 제작할 수 있다. 또한 상기 트랜지스터(200B)는 i형(진성 반도체) 또는 i형에 한없이 가까운 제 1 영역(243a)을 포함하는 산화물 반도체막(243)을 갖기 때문에 매우 뛰어난 특성을 나타낸다.
또한 여기서는 트랜지스터(200B)를 톱 게이트 구조로 하지만, 본 발명은 이것에 한정되지 않고, 예를 들어, 보텀 게이트 구조로 하여도 좋다. 또한 여기서는 트랜지스터(200B)는 한 쌍의 전극(249a) 및 전극(249b)이 한 쌍의 제 2 영역(243b) 및 제 2 영역(243c)의 상면의 적어도 일부와 접하는 구성으로 하지만, 본 발명은 이것에 한정되지 않고, 예를 들어, 한 쌍의 제 2 영역(243b) 및 제 2 영역(243c)이 한 쌍의 전극(249a) 및 전극(249b)의 적어도 일부와 접하는 구성으로 하여도 좋다. 또한 산화물 반도체막(237)에 불순물 영역을 형성하지 않아도 좋다.
다음에 절연막(233), 절연막(251), 절연막(253)의 각각 일부를 선택적으로 에칭하여 개구부를 형성하고, 배선(223c), 전극(249a), 및 전극(249b)의 각각 일부를 노출시킨다. 이어서, 콘택트 플러그(255a), 콘택트 플러그(255b), 및 콘택트 플러그(255c)를 형성한다. 또한 콘택트 플러그(255a), 콘택트 플러그(255b), 및 콘택트 플러그(255c)의 제작 방법 및 재료로서 콘택트 플러그(219a), 콘택트 플러그(219b), 콘택트 플러그(219c), 및 콘택트 플러그(227)와 같은 제작 방법 및 재료를 적절히 사용할 수 있다.
다음에 절연막(253), 콘택트 플러그(255a), 콘택트 플러그(255b), 및 콘택트 플러그(255c) 위에 스퍼터링법, CVD법 등으로 도전막을 형성한 후 에칭에 의하여 상기 도전막의 불필요한 부분을 제거하여 배선(257a), 배선(257b), 및 배선(257c)을 형성한다(도 7b 참조).
또한 배선(257a), 배선(257b), 및 배선(257c)은 배선(223a), 배선(223b), 배선(223c), 도전막(229a), 및 배선(229b)과 같은 재료를 사용하여 형성할 수 있다.
상술한 공정에 의하여 도 1에 도시된 주변 회로(100)에 포함되는 트랜지스터(200A)(반도체 기판을 사용하여 구성되어 있는 트랜지스터), 도 1에 도시된 차폐층(20)으로서 기능하는 도전막(229a), 및 도 1에 도시된 메모리 셀 어레이(30)에 포함되는 트랜지스터(200B)(산화물 반도체 재료를 사용하여 구성되어 있는 트랜지스터) 및 도 1에 도시된 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 배선(배선(209b), 콘택트 플러그(219c), 배선(223c), 콘택트 플러그(227), 배선(229b), 콘택트 플러그(255c), 및 배선(257c))을 제작할 수 있다.
<본 명세서에 기재된 반도체 기억 장치에 대하여>
본 명세서에 기재된 반도체 기억 장치에서는 메모리 셀 어레이(30)와 주변 회로(100)를 적층으로 배치함으로써 고집적화를 도모할 수 있다. 또한 본 명세서에 기재된 반도체 기억 장치는 메모리 셀 어레이(30)와 주변 회로(100) 사이에 차폐층(20)을 갖는다. 이로써 메모리 셀 어레이(30)와 주변 회로(100) 사이에 생기는 방사 노이즈를 차폐하는 것이 가능하게 된다. 따라서 반도체 기억 장치에서 오작동이 생길 가능성을 저감할 수 있다. 또한 본 명세서에 기재된 반도체 기억 장치가 DRAM인 경우 메모리 셀 어레이(30)와 주변 회로(100) 사이에 차폐층(20)을 갖는 구성은 특히 바람직하다. 상술한 바와 같이 메모리 셀 어레이와 주변 회로가 적층으로 배치되는 DRAM에서는 데이터를 판독할 때 방사 노이즈에 의하여 오작동이 일어날 가능성이 높게 되기 때문이다.
<변형예>
상술한 반도체 기억 장치는 본 발명의 일 형태이고, 본 발명에는 상술한 반도체 기억 장치와 상이한 구성을 갖는 반도체 기억 장치도 포함된다.
예를 들어, 도 1에서는 1층으로 이루어지는 메모리 셀 어레이(30)에 대하여 예시하였지만 메모리 셀 어레이(30)가 복수의 분할 메모리 셀 어레이로 이루어지는 구성으로 하는 것도 가능하다. 구체적으로는 도 8에 도시된 바와 같이 메모리 셀 어레이(30)가 각층에 복수의 메모리 셀이 배치되고 또 적층되는 분할 메모리 셀 어레이층(30a), 분할 메모리 셀 어레이층(30b), 및 분할 메모리 셀 어레이층(30c)을 갖는 구성으로 하는 것이 가능하다. 이로써 반도체 기억 장치를 더욱 고집적화할 수 있다.
또한 도 8에 도시된 반도체 기억 장치에서 복수의 분할 메모리 셀 어레이층 사이의 각각에 차폐층을 배치하는 구성으로 하는 것도 가능하다. 구체적으로는 도 9에 도시된 바와 같이 주변 회로(100)와 분할 메모리 셀 어레이층(30a) 사이에 차폐층(20a)을, 분할 메모리 셀 어레이층(30a)과 분할 메모리 셀 어레이층(30b) 사이에 차폐층(20b)을, 분할 메모리 셀 어레이층(30b)과 분할 메모리 셀 어레이층(30c) 사이에 차폐층(20c)을 배치하는 구성으로 하는 것도 가능하다. 이로써 반도체 기억 장치의 고집적화와 함께 오작동을 억제할 수 있다.
또한 본 명세서에 기재된 반도체 기억 장치에서 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 배선의 구성은 도 3a 내지 도 7b에 도시된 구성에 한정되지 않는다.
예를 들어, 도 10a에 도시된 바와 같이 배선(209b)과 배선(257c) 사이에 형성되는 절연막의 모두를 뚫는 콘택트 플러그(259)를 설치하고, 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 것도 가능하다.
또한 도 10b에 도시된 바와 같이 반도체 기판을 사용하여 구성되는 트랜지스터의 소스 전극 및 드레인 전극과 같은 층에 형성되는 배선(223c)과 배선(257c) 사이에 형성되는 절연막의 모두를 뚫는 콘택트 플러그(261)를 설치하고, 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 것도 가능하다.
이와 같이 주변 회로(100)와 메모리 셀 어레이(30)의 접속 형태가 많이 존재하므로 설계 조건 또는 제조 조건 등에 따라 적절히 선택할 수 있다. 또한 도 3a 내지 도 7b에 도시된 바와 같이 차폐층(20)으로서 기능하는 도전막(229a)과 같은 층에 형성되는 배선(229b)이 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 배선의 일부를 이루는 구성은 바람직한 구성이다. 만약에 제조 공정 중에서 마스크 어긋남 등으로 인하여 프로세스 패턴이 어긋나는 경우에는 상기 구성은 도 10a 및 도 10b에 도시된 구성과 비교하여 콘택트 불량이 발생할 가능성을 저감할 수 있기 때문이다.
또한 본 명세서에 기재된 반도체 기억 장치에서 주변 회로(100)와 차폐층(20) 사이 또는 차폐층(20)과 메모리 셀 어레이(30) 사이에 형성되는 절연막의 구성은 도 3a 내지 도 7b에 도시된 구성에 한정되지 않는다.
예를 들어, 도 11a에 도시된 바와 같이 차폐층(20)으로서 기능하는 도전막(229a)과, 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 배선의 일부로서 기능하는 배선(229b)과의 사이, 및 도전막(229a)과 메모리 셀 어레이(30) 사이에 형성되는 절연막을 단일한 절연막으로 하는 것도 가능하다. 구체적으로는 절연막(225) 및 콘택트 플러그(227) 위에 스퍼터링법, CVD법 등으로 도전막을 형성한 후 상기 도전막의 일부를 선택적으로 에칭하여 도전막(229a) 및 배선(229b)을 형성한다. 다음에 도전막(229a), 배선(229b), 및 절연막(225) 위에 스퍼터링법, CVD법 등으로 절연막(263)을 형성한다.
또한 도 11b에 도시된 바와 같이 주변 회로(100)와 도전막(229a) 사이, 주변 회로(100)를 구성하는 배선(배선223a, 배선223b) 사이, 및 주변 회로(100)를 구성하는 배선과, 주변 회로(100)와 메모리 셀 어레이(30)를 전기적으로 접속시키는 배선의 일부로서 기능하는 배선(223c)과의 사이에 형성되는 절연막을 단일한 절연막(265)으로 하는 것도 가능하다.
또한 주변 회로(100)와 차폐층(20) 사이에 절연막(265)이 형성되고 차폐층(20)과 메모리 셀 어레이(30) 사이에 절연막(263)이 형성되는 구성(도시하지 않았음)으로 하는 것도 가능하다.
또한 본 명세서에서 기재된 반도체 기억 장치에서 차폐층(20)이 주변 회로(100)와 메모리 셀 어레이(30) 사이에 생기는 방사 노이즈를 차폐하는 기능 외의 기능을 갖는 구성으로 할 수도 있다. 예를 들어, 메모리 셀 어레이(30)가 도 1에 도시된 메모리 셀(300)을 갖는 경우에는 차폐층(20)의 일부가 커패시터(302)를 구성하는 한 쌍의 전극의 한쪽(일정 전위가 공급되는 전극)으로서 기능하는 구성으로 할 수도 있다.
구체적으로는 도 12a에 도시된 바와 같이 트랜지스터의 소스 또는 드레인으로서 기능하는 전극(249a)과, 절연막(233)과, 차폐층(20)으로서 기능하는 도전막(229a)에 의하여 커패시터(302)를 구성하는 것도 가능하다. 더구나 커패시터(302)가 형성되는 영역의 절연막(233)은 그 외의 영역보다도 막 두께가 얇은 것이 바람직하다. 즉, 전극(249a)과 도전막(229a) 사이의 거리가 메모리 셀 어레이(30)에 형성되는 다른 전극 또는 배선(예를 들어, 게이트 전극(241), 전극(249b) 등)과 배선(229b) 사이의 거리보다도 짧게 되도록 구성하는 것이 바람직하다. 예를 들어, 도 12b에 도시된 바와 같이 절연막(233)에 오목부를 형성하고 상기 오목부에서 커패시터(302)를 형성하면 좋다. 이로써 커패시터(302)의 단위 면적 당의 유지 용량을 높게 할 수 있고, 또 메모리 셀 어레이(30)를 고집적화할 수 있다.
또한 도 13에 도시된 바와 같이 커패시터(302)를 트렌치형 커패시터로 하는 것도 가능하다. 구체적으로는 오목부 또는 개구부가 형성되는 절연막(269)에서 커패시터(302)를 전극(249a)과 절연막(267)과 도전막(229a)에 의하여 구성할 수도 있다. 도 13에 도시된 구성에서는 커패시터(302)의 단위 면적 당의 유지 용량을 높게 할 수 있고, 또 메모리 셀 어레이(30)를 고집적화할 수 있다. 또한 절연막(267)은 절연막(231)과 마찬가지로 형성할 수 있다. 또한 도 13에 도시된 반도체 기억 장치의 제작에 대하여는 도전막(229a)을 형성하기 전에 오목부 또는 개구부가 형성된 절연막(269)을 형성해 두는 것, 및 전극(249a)을 형성하기 전에 절연막(233)에 개구부를 형성해 두는 것 등이 필요하다. 또한 절연막(269)은 절연막(225)과 같은 재료를 사용하여 형성할 수 있다.
또한 변형예로서 설명한 구성의 복수를 도 1 내지 도 7b를 참조하여 설명한 반도체 기억 장치에 대하여 적용할 수도 있다.
10: 반도체 기판 20: 차폐층
20a: 차폐층 20b: 차폐층
20c: 차폐층 30: 메모리 셀 어레이
30a: 분할 메모리 셀 어레이층 30b: 분할 메모리 셀 어레이층
30c: 분할 메모리 셀 어레이층 40: 접속 배선부
41A: 배선 41B: 배선
41C: 배선 100: 주변 회로
110: 제어 회로 120: 워드 라인 구동 회로
130: 비트 라인 구동 회로 131: 기록 회로
132: 판독 회로 200A: 트랜지스터
200B: 트랜지스터 201: 반도체 기판
203: 소자 분리 영역 207a: 게이트 절연막
207b: 절연막 209a: 게이트 전극
209b: 배선 211a: 불순물 영역
211b: 불순물 영역 215: 절연막
217: 절연막 219a: 콘택트 플러그
219b: 콘택트 플러그 219c: 콘택트 플러그
221: 절연막 223a: 배선
223b: 배선 223c: 배선
225: 절연막 227: 콘택트 플러그
229a: 도전막 229b: 배선
231: 절연막 233: 절연막
235: 산화물 반도체막 237: 산화물 반도체막
239: 절연막 241: 게이트 전극
243: 산화물 반도체막 243a: 제 1 영역
243b: 제 2 영역 243c: 제 2 영역
245: 사이드 월 절연막 247: 게이트 절연막
249a: 전극 249b: 전극
251: 절연막 253: 절연막
255a: 콘택트 플러그 255b: 콘택트 플러그
255c: 콘택트 플러그 257a: 배선
257b: 배선 257c: 배선
259: 콘택트 플러그 261: 콘택트 플러그
263: 절연막 265: 절연막
267: 절연막 269: 절연막
300: 메모리 셀 301: 트랜지스터
302: 커패시터 320: 워드 라인
330: 비트 라인 1201: 디코더
1202: 레벨 시프터 1203: 버퍼
1301: 디코더 1302: 레벨 시프터
1303: 셀렉터

Claims (21)

  1. 반도체 기억 장치에 있어서,
    구동 회로와;
    상기 구동 회로 위의 도전층과;
    상기 도전층 위의 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는 트랜지스터를 포함하는 메모리 셀을 포함하고,
    상기 메모리 셀 어레이 모두가 상기 도전층과 중첩되는, 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 트랜지스터의 활성층은 산화물 반도체 재료를 포함하는, 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 구동 회로는 반도체 기판을 사용하여 형성되는, 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀 어레이 위의 제 2 도전층과 상기 제 2 도전층 위의 제 2 메모리 셀 어레이를 더 포함하는, 반도체 기억 장치.
  5. 제 1 항에 있어서,
    상기 도전층은 접지 전위가 공급되는, 반도체 기억 장치.
  6. 제 5 항에 있어서,
    상기 구동 회로는 상기 도전층과 같은 층을 포함하는 콘택트 플러그를 개재하여 상기 메모리 셀 어레이와 전기적으로 접속되는, 반도체 기억 장치.
  7. 반도체 기억 장치에 있어서,
    구동 회로와;
    상기 구동 회로 위의 차폐층과;
    상기 차폐층 위의 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는 트랜지스터를 포함하는 메모리 셀을 포함하고,
    상기 차폐층은 상기 구동 회로와 상기 메모리 셀 어레이 사이에 생기는 방사 노이즈로부터 상기 구동 회로와 상기 메모리 셀 어레이를 차폐하는, 반도체 기억 장치.
  8. 제 7 항에 있어서,
    상기 트랜지스터의 활성층은 산화물 반도체 재료를 포함하는, 반도체 기억 장치.
  9. 제 7 항에 있어서,
    상기 구동 회로는 반도체 기판을 사용하여 형성되는, 반도체 기억 장치.
  10. 제 7 항에 있어서,
    상기 메모리 셀 어레이 위의 제 2 차폐층과 상기 제 2 차폐층 위의 제 2 메모리 셀 어레이를 더 포함하는, 반도체 기억 장치.
  11. 제 7 항에 있어서,
    상기 메모리 셀 어레이 모두가 상기 차폐층과 중첩되는, 반도체 기억 장치.
  12. 제 11 항에 있어서,
    상기 차폐층은 접지 전위가 공급되는, 반도체 기억 장치.
  13. 제 12 항에 있어서,
    상기 구동 회로는 상기 차폐층과 같은 층을 포함하는 콘택트 플러그를 개재하여 상기 메모리 셀 어레이와 전기적으로 접속되는, 반도체 기억 장치.
  14. 반도체 기억 장치에 있어서,
    구동 회로와;
    상기 구동 회로 위의 제 1 절연막과;
    상기 제 1 절연막 위의 도전층과;
    상기 도전층 위의 제 2 절연막과;
    상기 제 2 절연막 위의 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는 전극과 전기적으로 접속되는 트랜지스터를 포함하는 메모리 셀을 포함하고,
    커패시터는 제 1 전극으로서 상기 도전층의 영역, 상기 도전층의 영역 위의 상기 제 2 절연막의 영역, 및 제 2 전극으로서 상기 제 2 절연막의 영역 위의 상기 전극의 영역을 이용함으로써 형성되고,
    상기 메모리 셀 어레이 모두가 상기 도전층과 중첩되는, 반도체 기억 장치.
  15. 제 14 항에 있어서,
    상기 트랜지스터의 활성층은 산화물 반도체 재료를 포함하는, 반도체 기억 장치.
  16. 제 14 항에 있어서,
    상기 구동 회로는 반도체 기판을 사용하여 형성되는, 반도체 기억 장치.
  17. 제 14 항에 있어서,
    상기 메모리 셀 어레이 위의 제 2 도전층과 상기 제 2 도전층 위의 제 2 메모리 셀 어레이를 더 포함하는, 반도체 기억 장치.
  18. 제 14 항에 있어서,
    상기 도전층은 접지 전위가 공급되는, 반도체 기억 장치.
  19. 제 18 항에 있어서,
    상기 구동 회로는 상기 도전층과 같은 층을 포함하는 콘택트 플러그를 개재하여 상기 메모리 셀 어레이와 전기적으로 접속되는, 반도체 기억 장치.
  20. 제 14 항에 있어서,
    상기 전극의 영역과 상기 도전층의 영역 사이의 거리는 상기 트랜지스터의 소스와 드레인 중 적어도 하나와 상기 도전층 사이의 거리보다 짧은, 반도체 기억 장치.
  21. 제 14 항에 있어서,
    상기 커패시터는 상기 제 1 절연막 중의 개구부 또는 오목부에 형성된 트렌치형 커패시터인, 반도체 기억 장치.
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