TW201244096A - Semiconductor device and manufacturing method thereof - Google Patents

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Atsuo Isobe
Toshihiko Saito
Takehisa Hatano
Hideomi Suzawa
Shinya Sasagawa
Junichi Koezuka
Yuichi Sato
Shinji Ohno
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Description

201244096 六、發明說明： 【發明所屬之技術領域】 本發明關於半導體裝置，其包括包括諸如電晶體之半 導體元件之電路，及半導體裝置之製造方法。例如，本發 明關於電子裝置，其組件包括安裝於電源電路上之電力裝 置；包括記憶體、閘流體、轉換器、影像感測器等之半導 體積體電路；以液晶顯示面板爲代表之電光裝置；包括發 光元件之發光顯示裝置等。 請注意，在本說明書中，半導體裝置表示可利用半導 體特性而作動之任何裝置。電光裝置、發光顯示裝置、半 導體電路及電子裝置均爲半導體裝置。 【先前技術】 形成於玻璃基板等上之電晶體係使用非結晶矽、多晶 矽等製造，典型地見於液晶顯示裝置。儘管包括非結晶矽 之電晶體具有低場效移動性，其可形成於較大玻璃基板之 上。另一方面，儘管包括多晶矽之電晶體具有高場效移動 性，其難以形成於較大玻璃基板之上。 鑒於上述，注意已被吸引至使用氧化物半導體製造電 晶體之技術，且該等電晶體應用於電子裝置或光學裝置。 例如，專利文獻1及專利文獻2揭露一種技術，其中使用 氧化鋅或In-Ga-Ζη-Ο基氧化物作爲氧化物半導體而製造 電晶體，且該等電晶體用作顯示裝置之像素的切換元件等 -5- 201244096 同時，已指出氫爲供應載子之來源，尤其在氧化物半 導體中。因此，需採取若干措施以避免氫於沉積氧化物半 導體時進入氧化物半導體。此外，藉由減少不僅氧化物半 導體亦且接觸氧化物半導體之閘極絕緣膜中所包含之氫量 ，而減少閾値電壓之變化（詳專利文獻3)。 [參考文獻] [專利文獻] [專利文獻1]日本公開專利申請案No. 2007- 1 2386 1 [專利文獻2]日本公開專利申請案No. 2007-096055 [專利文獻3]日本公開專利申請案No. 2009-224479 【發明內容】 然而，在使用氧化物半導體形成之電晶體中，一旦製 造程序中氧化物半導體膜之表面或側面暴露於減壓之氣體 ’氧化物半導體膜中之氧釋放及形成氧缺陷（亦稱爲缺氧 )。載子易於在氧化物半導體膜中形成氧缺陷之區域中流 動，此造成電晶體中源極與汲極之間大洩漏電流之問題。 此外，當載子易於因在氧化物半導體膜中形成之氧缺陷而 流動時，電晶體之閩値電壓沿負方向偏移。 如以上說明，電晶體之電特性因氧化物半導體膜中所 形成之氧缺陷而降低。 鑒於上述，本發明之實施例之目標爲提供包括使用氧 化物半導體形成而具有利電特性之電晶體及其製造方法。 -6- 201244096 根據本發明之實施例·，在包括氧化物半導體膜之電晶 體的製造程序中，配置包含氧之絕緣膜接觸氧化物半導體 膜以避免氧從氧化物半導體膜釋放。以下，提供具體說明 〇 本發明之實施例爲半導體裝置。在半導體裝置中，氧 化物半導體膜及絕緣膜係形成於基板之上。氧化物半導體 膜之側面接觸絕緣膜。氧化物半導體膜包括通道形成區域 ’及包含摻質且通道形成區域夾於其間之區域。閘極絕緣 膜係形成於氧化物半導體膜上並與其接觸。閘極電極係形 成於閘極絕緣膜之上，並具有側壁絕緣膜。源極電極及汲 極電極經形成而接觸氧化物半導體膜及.絕緣膜。 本發明之實施例爲半導體裝置。在半導體裝置中，氧 化物半導體膜及絕緣膜係形成於基板之上。氧化物半導體 膜之側面接觸絕緣膜。氧化物半導體膜包括通道形成區域 、包含摻質且通道形成區域夾於其間之第一區域、及包含 摻質且包含摻質之第一區域夾於其間之第二區域。閘極絕 緣膜係形成於氧化物半導體膜上並與其接觸。閘極電極係 形成於閘極絕緣膜之上，並具有側壁絕緣膜。源極電極及 汲極電極經形成而接觸氧化物半導體膜及絕緣膜。在氧化 物半導體膜中，包含摻質並與側壁絕緣膜重疊之第一區域 的摻質濃度與包含摻質且包含摻質之第一區域夾於其間之 第二區域不同。 此外，較佳的是包含摻質之第一區域的摻質濃度低於 包含摻質之第二區域的摻質濃度。 -7- 201244096 此外，本發明之實施例爲半導體裝置。在半導體裝置 中，氧化物半導體膜及絕緣膜係形成於基板之上》氧化物 半導體膜之側面接觸絕緣膜。氧化物半導體膜包括通道形 成區域，及包含摻質且通道形成區域夾於其間之區域。閘 極絕緣膜係形成於氧化物半導體膜上並與其接觸。閘極電 極係形成於閘極絕緣膜之上，並具有側壁絕緣膜。源極電 極及汲極電極經形成而接觸側壁絕緣膜、氧化物半導體膜 、及絕緣膜。 本發明之實施例爲半導體裝置。在半導體裝置中，氧 化物半導體膜及絕緣膜係形成於基板之上。氧化物半導體 膜之側面接觸絕緣膜》氧化物半導體膜包括通道形成區域 、包含摻質且通道形成區域夾於其間之箄一區域、及包含 摻質且包含摻質之第一區域夾於其間之第二區域。閘極絕 緣膜係形成於氧化物半導體膜上並與其接觸。閘極電極係 形成於閘極絕緣膜之上，並具有側壁絕緣膜。源極電極及 汲極電極經形成而接觸側壁絕緣膜、氧化物半導體膜、及 絕緣膜。在氧化物半導體膜中，包含摻質並與側壁絕緣膜 重疊之第一區域的摻質濃度與包含摻質並接觸源極電極及 汲極電極之第二區域不同》 此外，較佳的是包含摻質之第一區域的摻質濃度低於 包含摻質之第二區域的摻質濃度。 此外，較佳的是源極電極及汲極電極各包括第一導電 膜及第二導電膜，且第一導電膜接觸側壁絕緣膜。此外， 較佳的是第一導電膜薄於第二導電膜。
-8- 201244096 較佳的是絕緣膜爲藉由熱處理而釋放氧之絕 含氧比例超過the化學計量比例之絕緣膜較佳地 熱處理而釋放氧之絕緣膜。當配置該等絕緣膜接 半導體膜時，氧於熱處理中可從絕緣膜釋放擴散 物半導體膜。因而，氧化物半導體膜中氧缺陷可; 藉由熱處理而釋放氧之絕緣膜範例包括氧化 化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、 氧化釔等膜。 氧化物半導體較佳地包含選自In、Ga、Sn、 一或更多元素。 此處，對氧化物半導體而言，CAAC-OS. ( c 晶氧化物半導體）膜較佳。 根據本發明之實施例結構，氧化物半導體膜 之氧缺陷可減少。結果，可避免電晶體之閾値電 向偏移。此外，電晶體之源極與汲極之間之洩漏 化物半導體膜側面洩漏電流可減少。所以，電晶 性可改進。 【實施方式】 將參照附圖詳細說明本發明之實施例。然而 不侷限於以下說明，且熟悉本技藝之人士將理解 式及細節之各種修改而未偏離本發明之精神及範 ’本發明不應解譯爲侷限於下列實施例中說明。 在以下所說明之本發明的結構中，不同圖式中具 緣膜。包 用作藉由 觸氧化物 進入氧化 或少。 砍、氧氮 氧化給、 及Zn之 軸校準結 中所包含 壓沿負方 電流、氧 體之電特 ，本發明 可進行模 圍。因此 請注意， 有相同功 -9- 201244096 能之相同部分係標示相同代號，且將省略其重複說明。 請注意，在本說明書中所說明之每一圖式中，爲求清 晰有時每一組件之尺寸、膜厚度、或區域被誇張。因此， 本發明之實施例不侷限於該等比例尺。 請注意，在本說明書中使用諸如「第一」、「第二」 、及「第三」用詞，以避免於組件之中混淆，及用詞並未 偈限組件數量。因此，例如用詞「第一」可適當以用詞「 4qfr .—-- Γ — Ay*r dtt /li 第—」、1第二」等朁代。
Nly 11 例 施 實 中實 例之 施明 實發 本本 在據 根 明 至 A 2 圖 及。 C構 1結 至置 A 裝 1 體 圖導 照半 參之 將例 說 圖1A至1C爲電晶體200之俯視圖及截面圖。圖ΙΑ 爲電晶體之俯視圖。圖1Β爲沿圖1Α中線Α1-Α2之截面 圖。圖1 C爲沿圖1 Α中線Β 1 - Β 2之截面圖。請注意，在 圖1A中，電晶體200之若干組件（例如，閘極絕緣膜 1 14a、絕緣膜1 18a、側壁絕緣膜124a及124b、絕緣膜 130、絕緣膜132等）爲求清晰而予省略。 圖1 A至1C中所描繪之電晶體200包括基板100上之 絕緣膜l〇2a;絕緣膜i〇2a上之氧化物半導體膜l〇6a;接 觸氧化物半導體膜106a之閘極絕緣膜1 14a ;閘極電極 116a’且側壁絕緣膜124a及124b形成於閘極絕緣膜114a 之上；及經形成而接觸氧化物半導體膜l〇6a之導電膜 128a及128b。請注意，導電膜128a及128b充當源極電 -10- 201244096 極及汲極電極。此外，絕緣膜1 1 8 a係配置於閘極 1 16a之上。此外，絕緣膜130及絕緣膜132經配置以 電晶體2 0 0。 在圖1A至1C中所描繪之電晶體200中，絕 l〇2a、絕緣膜ll〇a、及閘極絕緣膜114a經形成而接 化物半導體膜106a。絕緣膜112a經配置而接觸絕 ll〇a。藉由熱處理而釋放氧之絕緣膜較佳地用作接觸 物半導體膜106a之絕緣膜。 請注意，在本說明書中等，「藉由熱處理而釋放 氧」表示在熱脫附譜（TDS )中，被轉換爲氧原子之 之氧量爲大於或等於1.0 X 1〇18原子/cm3，較佳地爲 或等於3.0 X 102Q原子/cm3。 此處，以下將說明使用TDS分析藉由轉換爲氧原 測量釋放之氧量的方法。 TDS分析中釋放之氣體量與譜之整數値成比例。 ，可從絕緣膜之譜的整數値與標準樣本之參考値之間 例來計算釋放之氣體量。標準樣本之參考値係指樣本 包含之預定原子之密度相對於譜之整數値的比例。 例如，基於包含預定密度之氫之矽晶圓的TDS分 果，此係標準樣本，及絕緣膜之TDS分析結果，可根 程式1發現來自絕緣膜之氧分子（1<。2 )的釋放量。 ，藉由TDS分析獲得之所有具有質量數32之光譜均 源自氧分子。可提供甲醇（CH3OH )作爲具有質量| 之氣體，但不考慮不可能呈現之假設。此外’亦未考 電極 覆蓋 緣膜 觸氧 緣膜 氧化 部分 釋放 大於 子而 因此 的比 中所 析結 據方 此處 假定 Ϊ 32 慮包 -11 - 201244096 括具有17或18質量數之氧原子的氧分子，其爲氧原子之 同位素，因爲該等分子的比例在自然界極微。 Να: NH2/Sh2 X S〇2 X α (方程式 1) ΝΗ2爲藉由將從標準樣本釋放之氫分子數轉換爲密度 所獲得之値。SH2爲當標準樣本歷經TDS分析時，譜之整 數値。此處，標準樣本之參考値設定爲NH2/SH2。爲當 絕緣膜歷經TDS分析時，譜之整數値。α爲影響TDS分 析中譜之強度的係數。對於方程式1之細節而言，參照日 本公開專利申請案No. Η6-27 5697。請注意，來自以上絕 緣膜之釋放之氧量係以ESCO Ltd生產之熱脫附譜設備 EMD-WA1 000S/W，使用包含1 x 1 0 1 6原子/cm3氫原子之 矽晶圓作爲標準樣本而予測量。 此外，在TDS分析中，部分氧被檢測爲氧原子。氧分 子與氧原子之間之比例可從氧分子之電離率予以計算。請 注意，由於以上α包括氧分子之電離率，亦可經由釋放之 氧分子數的評估而估計釋放之氧原子數。 請注意，Nu爲釋放之氧分子數。對絕緣膜而言，當 轉換爲氧原子時釋放之氧量爲釋放之氧分子數的兩倍。 在以上結構中，藉由熱處理而釋放氧之絕緣膜可爲超 氧氧化矽（SiOx(X>2))。在超氧氧化矽（SiOx(X> 2))中，每單元量氧原子數超過每單元量矽原子數兩倍 。每單元量矽原子數及氧原子數係藉由盧瑟福背散射光譜 測量》 通常，當氧化物半導體膜中形成氧缺陷時，有時若干 -12- 201244096 氧缺陷變成供體並產生爲載子之電子。結果’電晶體之閾 値電壓沿負方向偏移。此外，當氧缺陷形成於氧化物半導 體膜之側面中時，側面中電阻減少，且經由氧化物半導體 膜之側面，源極電極與汲極電極之間可能產生洩漏電流。 因此，在本發明之實施例中，藉由熱處理而釋放氧之 絕緣膜經配置而接觸氧化物半導體膜1 〇6a之側面。因而 ，氧於熱處理中從絕緣膜釋放而擴散（或供應）至氧化物 半導體膜l〇6a，使得可補償氧化物半導體膜106a中缺氧 。因此，可避免氧化物半導體膜1 06a側面中電阻減少。 因而，可抑制源極電極與汲極電極之間之洩漏電流。 藉由熱處理而釋放氧之絕緣膜的範例包括氧化矽、·氧 氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧化給 、氧化釔等膜。 氧不易於滲透氧化鋁。因此，氧化鋁膜係配置於氧化 物半導體膜l〇6a附近。結果，避免藉由熱處理而從經配 置而接觸氧化物半導體膜106a之絕緣膜釋放之氧擴散。 例如，有關絕緣膜110a，可使用藉由熱處理而釋放氧 之絕緣膜，典型爲氧化矽膜。有關絕緣膜112a，可使用氧 不易滲透之膜，典型爲氧化鋁膜。如以上說明，藉由熱處 理而釋放氧之絕緣膜用作接觸氧化物半導體膜1 06a之絕 緣膜Π 〇a，藉此氧可擴散（或供應）至氧化物半導體膜 106a。氧不易滲透之膜用作接觸絕緣膜1 i〇a之絕緣膜 112a’藉此氧避免從絕緣膜ii〇a及氧化物半導體膜i〇6a 釋放至外部。 -13- 201244096 此外，絕緣膜110a係配置於氧化物半導體膜l〇6a之 側面，使得源極電極及汲極電極未接觸氧化物半導體膜 106a之側面。因此，可進一步避免經由氧化物半導體膜 106a側面而於源極電極與汲極電極之間產生洩漏電流。 有關閘極絕緣膜114a，可使用藉由熱處理而釋放氧之 絕緣膜，典型爲氧化矽膜。因而，氧擴散（或供應）至氧 化物半導體膜l〇6a以補償氧化物半導體膜i〇6a中氧缺陷 。因此，可減少閘極絕緣膜114a與氧化物半導體膜i〇6a 之間之介面狀態，並可避免因電晶體等作業產生之電荷藉 由閘極絕緣膜114a與氧化物半導體膜l〇6a之間之介面設 陷等。因而，可避免閩値電壓沿負方向偏移，並可避免電 晶體之電特性降低。‘ 包含選自In' Ga、Sn、及Zn之至少一元素之金屬氧 化物用於氧化物半導體膜106a。典型地，可使用四成分金 屬氧化物，諸如In-Sn-Ga-Zn-Ο基金屬氧化物；三成分金 屬氧化物，諸如In-Ga-Zn-Ο基金屬氧化物、in-Sn-Zn-0 基金屬氧化物、In-Al-Zn-Ο基金屬氧化物、Sn-Ga-Zn-0 基金屬氧化物、Al-Ga-Ζη-Ο基金屬氧化物、或Sn-Al-Zn_ 〇基金屬氧化物；二成分金屬氧化物，諸如Ιη-Ζη-0基金 屬氧化物或Sn-Zn-Ο基金屬氧化物；或ZnO、SnO、或
InO。再者’氧化矽可包括於以上所說明之金屬氧化物中 〇 此處，例如In-Ga-Zn-Ο基材料表示包括銦（in)、鎵 (Ga )、及鋅（Zn )之氧化物’且對於組成比例並無特別 -14- 201244096 限制。亦可包括非銦、鎵、及鋅之元素。此時，氧化物半 導體膜中氧量較佳地爲超出化學計量比例。當氧量超出化 學計量比例時，可抑制源自氧化物半導體膜中氧缺陷之載 子的產生。 請注意，用作氧化物半導體膜1 06a之金屬氧化物具 有2 eV或更多之能隙，較佳地爲2.5 eV或更多，進一步 較佳地爲3 eV或更多。以此方式，藉由將具有寬能隙之 金屬氧化物用於氧化物半導體膜1 06a，可減少電晶體之關 閉狀態電流。 氧化物半導體膜1 〇6a爲單晶狀態、多晶狀態、非結 晶狀態等。 氧化物半導體膜l〇6a較佳地爲CAAC-OS(c軸對齊 結晶氧化物半導體）膜。 CAAC-OS膜並非完全單晶或完全非結晶。CAAC-OS 膜爲具結晶-非結晶混合相位結構之氧化物半導體膜，其 中結晶部係包括於非結晶相位中。請注意，在大部分狀況 下，結晶部適於其一側小於1 〇〇 nm之管內。從以傳輸電 子顯微鏡（TEM)獲得之觀察影像，CAAC-OS膜中非結晶 部與結晶部之間之邊界不清晰。此外，基於TEM，未發現 CAAC-OS膜中晶粒邊界。因而，在CAAC-OS膜中，抑制 因晶粒邊界之電子移動性減少。 在CAAC-OS膜中所包括之每一結晶部中，c軸係沿 平行於形成CAAC-OS膜之表面之法線向量或CAAC-OS膜 之表面之法線向量的方向校準，從垂直於a-b平面形成之 -15- 201244096 方向觀看爲三角形或六角形原子配置，當從垂直於 方向觀看時，金屬原子係以分層方式配置，或金屬 氧原子係以分層方式配置。請注意，在結晶部之中 晶部之a軸及b軸方向可與另一結晶部不同。在本 中，簡單用詞「垂直」包括85°至95°範圍。此外 用詞「平行」包括-5°至5°範圍。 在CAAC-OS膜中，結晶部之分佈不一定均勻 ，在CAAC-OS膜的形成程序中，若從氧化物半導 表面側發生結晶生長，氧化物半導體膜表面附近結 比例高於氧化物半導體膜有時形成之表面附近。此 雜質添加至CAAC-OS膜時，添加雜質之區域中結 時變成非結晶。 由於CAAC-OS膜中所包括之結晶部的c軸係 於CAAC-OS膜形成之表面之法線向量或CAAC-OS 面之法線向量的方向校準，c軸之方向可彼此不同 於CAAC-OS膜之形狀（形成CAAC-OS膜之表面的 狀或CAAC-OS膜之表面的截面形狀）。請注意， CAAC-OS膜時，結晶部之c軸方向爲平行於形成 OS膜之表面之法線向量或CAAC-OS膜之表面之法 的方向。結晶部係藉由膜形成或藉由於膜形成後執 熱處理之結晶化處理而予形成。 使用電晶體中CAAC-OS膜，可減少因可見光 光輻照之電晶體的電特性改變。因而，電晶體具有 性。 c軸之 原子及 ，一結 說明書 ，簡單 。例如 體膜之 晶部的 外，當 晶部有 沿平行 膜之表 ，取決 截面形 當形成 C AAC- 線向量 行諸如 或紫外 高可靠 -16- 201244096 氧化物半導體膜106a可包含低於或等於5 x 1018原 子/ cm3濃度之氮。 氧化物半導體膜106a中鹼金屬或鹼土金屬之濃度較 佳地爲低於或等於1 X 1 0 18原子/cm3，更佳地爲低於或等 於2 X 1016原子/cm3。當鹼金屬或鹼土金屬鍵結至氧化物 半導體時，有時產生載子，造成電晶體之關閉狀態電流增 加。 此外，氧化物半導體膜1 06a中氫的濃度較佳地爲低 於5 X 1018原子/cm3，更佳地爲低於或等於1 X 1018原子 /cm3，仍更佳地爲低於或等於5 X 1017原子/cm3，進一步 更佳地爲低於或等於1 X 1016原子/cm3。藉由氧化物半導 體及氫之結合，部分包含之氫充當供體以產生電子作爲載 子。因此，較佳地減少氧化物半導體膜中氫之濃度。減少 氧化物半導體膜中氫之濃度，藉此可避免電晶體之閾値電 壓沿負方向偏移。 氧化物半導體膜106a包括通道形成區域122，及包含 摻質且通道形成區域122夾於其間之區域120a及120b。 包含摻質之區域120a及120b充當源極區域及汲極區域。 包含摻質之區域12〇a及120b包含氫、氦、氖、氬、氪、 氙、諸如氮、磷、或砷之15族元素、及諸如硼或鋁之Π 族元素之至少一項’作爲摻質。 在氧化物半導體膜106a中，包含摻質之區域120a及 120b中摻質濃度爲高於或等於5 X 1018原子/cm3及低於或 等於1 X 1〇22原子/cm3，較佳地爲高於或等於5 X 10ι8原 -17- 201244096 子/cm3及低於5 x 1019原子/cm3。 此外，在氧化物半導體膜l〇6a中，區域120a及 包含摻質，使得載子密度或缺陷增加。因此，包含摻 區域120a及120b之導電性可高於未包含摻質之區域 ，通道形成區域1 22 )。請注意，摻質濃度過度增加 藉由摻質而禁止載子移動，此導致包含摻質之區域 及120b的較低導電性。 包含摻質之區域120a及120b之導電性較佳地爲 或等於1 X 106歐姆/平方及低於或等於1 X 108歐 平方。 氧化物半導體膜l〇6a中包含摻質之區域120a及 的存在可鬆弛施加於通道形成區域122之端部的電場 此，可抑制電晶體之短通道效應。 在圖1A至1C中所描繪之電晶體200中，絕 ll〇a經配置而接觸氧化物半導體膜106a之側面。基 等結構，源極電極及汲極電極未接觸氧化物半導體膜 之側面，使得可抑制源極電極與汲極電極之間因氧化 導體膜1 〇6a側面之電阻減少而產生洩漏電流。此外 極電極及汲極電極未與閘極電極116a重疊，使得可 源極電極與閘極電極116a之間及汲極電極與閘極 116a之間產生寄生電容。因而，可達成電晶體之高速 。此外，氧化物半導體膜l〇6a中通道形成區域之氫 可減少，藉此電晶體之關閉狀態電流可極小。例如，
(25 °C)下關閉狀態電流可小於或等於10 ZA ( 1 zA 120b 質之 (即 造成 120a 高於 姆/ 120b 。因 緣膜 於該 106a 物半 ，源 減少 電極 作業 濃度 室溫 (介 -18- 201244096 安）爲1 χ 1(Γ21 A)。因而，電晶體200之電特性可改進 〇 儘管圖1A至1C中導電膜128a及128b未分別接觸側 壁絕緣膜124 a及124b，導電膜128a及128b可分別接觸 側壁絕緣膜124a及124b。 其次，將參照圖2A至2C說明電晶體210，其具有與 圖1 A至1C中所描繪之電晶體200局部不同結構。 圖2A至2C爲電晶體210之俯視圖及截面圖。圖2A 爲電晶體210之俯視圖。圖2B爲沿圖2A中線A1-A2之 截面圖。圖2C爲沿圖2A中線B1-B2之截面圖。請注意 ，在圖2A中，電晶體210之若千組件（例如，閘極絕緣 膜1 14a、絕緣膜1 18a、側壁絕緣膜124a及124b、絕緣膜 130、絕緣膜132等）爲求簡化而予省略。 圖2A至2C中所描繪之電晶體210包括基板1〇〇上之 絕緣膜l〇2a;絕緣膜102a上之氧化物半導體膜l〇6a;接 觸氧化物半導體膜l〇6a之閘極絕緣膜114a;閘極電極 116a，且側壁絕緣膜124a及124b形成於閘極絕緣膜114a 之上；及導電膜126a及126b，其接觸側壁絕緣膜124a及 124b及氧化物半導體膜106a。此外，導電膜128a係形成 於導電膜126a之上，及導電膜128b係形成於導電膜126b 之上。請注意’導電膜126a及126b可充當源極電極及汲 極電極；另一方面，導電膜126a及128a及導電膜126b 及128b可充當源極電極及汲極電極。此外，絕緣膜ii8a 係配置於閘極電極1 1 6 a之上。此外，絕緣膜1 3 0及絕緣 -19- 201244096 膜1 3 2經配置以覆蓋電晶體2 1 0。 在圖2Α至2C中所描繪之電晶體210中，絕緣膜 l〇2a、絕緣膜110a、及閘極絕緣膜114a經形成而接觸氧 化物半導體膜l〇6a。絕緣膜112a經配置而接觸絕緣膜 110a。藉由熱處理而釋放氧之絕緣膜較佳地用作絕緣膜而 接觸氧化物半導體膜l〇6a。 圖2A至2C中所描繪之電晶體210包括導電膜126a 及126b，其經配置而接觸側壁絕緣膜124a及124b及氧化 物半導體膜l〇6a，其與圖1A至1C中所描繪之電晶體200 不同。較佳的是導電膜126a及126b薄於導電膜128a及 1 28b ° 若充當源極電極及汲極電極之導電膜126a及126b經 配置而接觸側壁絕緣膜124a及124b，甚至當遮罩於電晶 體之製造程序中發生未對齊時，氧化物半導體膜106a之 表面可確定由導電膜126a及126b覆蓋。此外，可抑制因 遮罩未對齊之電晶體的電特性變化。此外，氧化物半導體 膜l〇6a於源極電極及汲極電極形成中未暴露於蝕刻氣體 ，此係較佳的。 在本實施例中，說明電晶體，其中在俯視圖中源極電 極與汲極電極之間之區域具有矩形形狀；然而，於俯視圖 中，源極電極及汲極電極之一可適當具有U形、C形等。 具有該等形狀之電晶體的通道寬度可增加，導致開啓狀態 電流增加。 -20- 201244096 (實施例2) 在本實施例中，將參照圖3A至3E、圖4A至4D、圖 5A至5C、圖6A至6C、及圖7A至7D說明圖1A至1C 及圖2A至2C中所描繪之電晶體之製造方法。 首先，以下將參照圖3A至3E、圖4A至4D、圖5A 至5C、及圖6A至6C說明圖1A至1C中所描繪之電晶體 200之製造方法。 首先，絕緣膜1 02係形成於基板1 〇〇之上，接著氧化 物半導體膜104係形成於絕緣膜102之上（詳圖3A)。 對於基板1 00之材料等並無特別限制，只要材料具有 足以耐受至少之後執行之熱處理的耐熱性即可。例如，玻 璃基板、陶瓷基板、石英基板、藍寶石基板等可用作基板 1〇〇。另一方面，由矽、碳化矽等製成之單晶半導體基板 或多晶半導體基板、由矽鍺等製成之化合物半導體基板、 SOI基板等可用作基板100。仍另一方面，進一步配置半 導體元件之任何該些基板可用作基板1 〇〇。 彈性基板亦可用作基板1 〇〇。分離層可配置於基板 100與絕緣膜102之間。當形成於分離層上之部分或整體 半導體裝置與基板1〇〇分離並轉移至另一基板上時可使用 分離層。在該等狀況下，半導體裝置可轉移至具有低耐熱 性之基板或彈性基板。 絕緣膜102係藉由濺鍍法、CVD法等予以形成。絕緣 膜102較佳地爲藉由熱處理而釋放氧之絕緣膜。藉由熱處 理而釋放氧之絕緣膜較佳地爲包含氧比例超過化學計量比 -21 - 201244096 例之絕緣膜。藉由熱處理而釋放氧之絕緣膜經歷熱處理， 而釋放氧且釋放之氧可擴散（或供應）至之後將形成之氧 化物半導體膜。例如，氧化矽、氧氮化矽、氮氧化矽、氧 化鋁、氧氮化鋁、氧化鎵、氧化給、氧化釔等可用於絕緣 膜102。藉由濺鍍法形成之絕緣膜102可易於藉由熱處理 而釋放氧，此係較佳的。 絕緣膜102之厚度爲大於或等於50 nm及小於或等於 800 run，較佳地爲大於或等於200 nm及小於或等於500 nm。使用厚絕緣膜102，從絕緣膜102釋放之氧量可增加 ，且之後形成之絕緣膜102與氧化物半導體膜之間介面之 介面狀態可減少。 絕緣膜102可具有單層結構或堆疊層結構。例如，絕 緣膜102可爲氧化矽膜之單層或氧化矽膜及氧化鋁膜及氮 氧化矽膜之一之堆疊層。氧化鋁膜及氮氧化矽膜可各充當 阻擋膜。因此，可藉由氧化鋁膜及氮氧化矽膜阻擋基板 1〇〇中所包含之雜質，使得可避免雜質進入之後將形成之 氧化物半導體膜。在本實施例中，說明氧化矽膜用作絕緣 膜102之狀況。 若藉由濺鍍法形成絕緣膜102，氧氣、氧及稀有氣體 之混合氣體等可用作沉積氣體。此外，當沉積氣體中氧量 大時，絕緣膜1 02中所包含之氧量可增加，此係較佳的。 典型地，沉積氣體之氧濃度較佳地爲高於或等於6 %及低 於或等於1 〇 〇 %。 若形成氧化矽膜做爲絕緣膜1 02，於下列狀況下較佳 -22- 201244096 地使用RF職鍍法：石英（較佳地爲合成石英）用作祀材 ;基板溫度爲闻於或等於30 °C及低於或等於450 (較 佳地爲高於或等於70 °C及低於或等於2〇〇。^ ;基板與 靶材之間之距離（τ-s距離）爲大於或等於2〇 mm及小於 或等於400 mm (較佳地爲大於或等於4〇 mm及小於或等 於200 mm);壓力爲高於或等於〇1 pa及低於或等於4 Pa (較佳地爲高於或等於〇_2 Pa及低於或等於1 2 ρ〇 ; 问頻電力爲筒於或#於0.5 kW及低於或等於12 kW (較 佳地爲高於或等於1 kW及低於或等於5 kW):及沉積氣 體（〇2/(〇2 + Ar))中氧之比例爲高於或等於1 %及低 於或等於1 〇 〇 % (較佳地爲高於或等於6 %及低於或等於 100%)。請注意，矽靶材可用作靶材取代石英（較佳地 爲合成石英）靶材。此外’氧可單獨用作沉積氣體。 氧化物半導體膜1 04可藉由濺鍍法、塗佈法' 印刷法 、脈衝雷射沉積法等形成。此處，氧化物半導體膜104係 藉由濺鑛法形成爲大於或等於1 nm及小於或等於50 n m 厚度，較佳地爲大於或等於3 nm及小於或等於30 nm。 其次，詳細說明用於形成氧化物半導體膜1 04之濺鍍 設備。 用於形成氧化物半導體膜104之沉積室的洩漏率較佳 地爲低於或等於1 X 1(Γ1β Pa· m3/秒。因而，可減少雜質 進入藉由濺鍍法形成之膜。 爲減少洩漏率，內部洩漏以及外部洩漏需減少。外部 洩漏爲因氣體從真空系統外部經由微小孔洞、密封缺陷等 -23- 201244096 流入。內部洩漏爲因經由真空系統中諸如閥之隔板的洩漏 ’或因從內部構件釋放之氣體。需從外部洩漏及內部洩漏 二方面採取措施，使得洩漏率低於或等於1 X 10·10 Pa· m3 / 秒。 爲減少外部洩漏，沉積室之開啓/關閉部分較佳地以 金屬墊片密封。對金屬墊片而言，較佳地使用以氟化鐵、 氧化鋁、或氧化鉻覆蓋之金屬材料。金屬墊片體現較〇環 更高黏合’並可減少外部洩漏。此外，藉由使用被動金屬 諸如以氟化鐵覆蓋之鐵 '以氧化鋁覆蓋之鋁、或以氧化鉻 覆蓋之鉻，可抑制從金屬墊片產生之包含氫之釋放氣體， 使得內部洩漏亦可減少。 有關用於形成沉積室內壁之構件，使用鋁、鉻、鈦、 鉻、鎳、或釩，由此釋放之包含氫的氣體量小。可使用以 上述材料覆蓋之包含鐵、鉻、鎳等合金材料。包含鐵、鉻 、鎳等合金材料具有硬度並耐熱及適於處理。此處，當構 件之表面不平坦藉由拋光等減少以減少表面面積時，可減 少釋放之氣體。另一方面，可使用被動金屬諸如以氟化鐵 覆蓋之鐵、以氧化鋁覆蓋之鋁、或以氧化鉻覆蓋之鉻形成 沉積設備之上述構件。 此外，較佳地在沉積室前方提供用於濺鍍氣體之氣體 淨化器。此時，氣體淨化器與沉積室之間管線之長度爲小 於或等於5 m，較佳地爲小於或等於1 m。當管線之長度 爲小於或等於5 m或小於或等於1 m時，從管線釋放之氣 體的影#可因此減少。 -24- 201244096 沉積室之疏散較佳地以諸如乾泵之粗略真空栗，及諸 如濺射離子泵、渦輪分子泵、或低溫泵之高真空泵，適當 組合執行。渦輪分子泵在疏散大型分子方面具有突出能力 ，反之，在疏散氫或水方面具有低能力。因此，具有疏散 水方面高能力之低溫泵及具有疏散氫方面高能力之濺射離 子泵的組合是有效的。 呈現於沉積室內壁上之吸附物不影響沉積室中壓力， 因爲其係吸附在內壁上，但吸附物於沉積室疏散時導致氣 體釋放》因此，儘管洩漏率及疏散率不具有相互關係，重 要的是預先使用具有高疏散能力之栗執行呈現於沉積室中 吸附物的盡可能脫附及疏散。請注意，沉積室可實施烘烤 以促進吸附物之脫附。藉由烘烤，吸附物之脫附率可增加 約十倍。可以高於或等於1〇〇 °c及低於或等於450 °C之 溫度執行烘烤。此時，當吸附物移除同時惰性氣體導入時 ，難以僅藉由疏散而脫附之水等的脫附率，可進一步增加 〇 如以上說明，在用於形成氧化物半導體膜1 04之程序 中，及較佳地在用於形成絕緣膜1 02之程序中，經由控制 沉積室之壓力、沉積室之洩漏率等，盡可能抑制包括氫之 雜質進入，藉此可減少包括氫之雜質進入氧化物半導體膜 104。此外，可減少包括氫之雜質從絕緣膜102擴散至氧 化物半導體膜104。 氧化物半導體膜中所包含之氫與鍵結至金屬原子之氧 反應而生產水，此外，於釋放氧之晶格（或移除氧之部分 -25- 201244096 )中形成缺陷。爲避免上述，重要的是藉由盡可能於氧化 物半導體膜之沉積步驟中減少包括氫之雜質，以減少氧化 物半導體膜中缺點。藉由因而以盡可能移除包括氫之雜質 而純化之氧化物半導體膜形成通道形成區域，可增加電晶 體之可靠性。 在濺鍍法中，RF電源裝置、AC電源裝置、DC電源 裝置等可適當地用作用於產生電漿之電源裝置。 氧化物半導體膜104包括選自In、Ga、Sn、及Zn之 至少一元素。該等氧化物半導體膜可使用下列靶材形成： 四成分金屬氧化物，諸如In-Sn-Ga-Zn-Ο基金屬氧化物； 三成分金屬氧化物，諸如In-Ga-Zn-Ο基金屬氧化物、In-Sn-Zn-Ο基金屬氧化物、In-Al-Ζη-Ο基金屬氧化物、Sn-Ga-Ζη-Ο基金屬氧化物、Al-Ga-Ζη-Ο基金屬氧化物、或 Sn-Al-Zn-Ο基金屬氧化物；二成分金屬氧化物，諸如In-Ζη-0基金屬氧化物或Sn-Zn-Ο基金屬氧化物；Zn-Ο基金 屬氧化物或Sn-Ο基金屬氧化物等。此外，氧化物半導體 膜104可包含非ln、Ga、Sn、及Zn之元素，例如Si02 » 例如’ In-Ga-Zn-Ο基氧化物半導體表示包含銦（In) '鎵（Ga) '及鋅（Zn)之氧化物半導體，且對於其成分 比並無限制。 此外’有關氧化物半導體膜，可使用藉由化學式 InM03(Zn0)m ( m > 0 )代表之材料的薄膜。此處，Μ代表 選自Zn、Ga、Α1、Μη、及C 〇之一或更多金屬元素。例 如’ Μ可爲Ga、Ga及Al、Ga及Mn、Ga及Co等。 -26- 201244096 若In-Ga-Zn-0基材料用作氧化物半導體，靶材之範 例爲具有In2〇3:Ga203:ZnO = 1:1:1 [摩爾比]之金屬氧化物 耙材。另一方面，可使用具有In2〇3:Ga2〇3:ZnO = 1:1:2 [ 摩爾比]之組成比的靶材、具有In203:Ga203:Zn0 = 1:1:4 [ 摩爾比]之組成比的靶材、或具有In203:Ga203:Zn0 = 2 : 1 : 8 [摩爾比]之組成比的靶材。 若Ιη-Ζη-0基材料用作氧化物半導體，因此靶材具有 In. :Zn = 50:1 至 1:2 原子比之成分比（Ιιΐ2〇3: ZnO = 25:1 至1:4摩爾比），較佳地爲In:Zn = 20:1至1:1原子比（ In2〇3: ZnO = 10:1至1:2摩爾比），進一步較佳地爲
In:Zn = 15:1 至 1.5:1 原子比（In2〇3: ZnO = 15:2 至 3:4 摩 爾比）。例如，在用於形成Ιη-Ζη-0基氧化物半導體之靶 材中，其具有In:Zn:0 = X:Y:Z之原子比，滿足Z>1.5X + Y 之關係。 有關濺鍍氣體，適當地使用稀有氣體（典型爲氬）、 氧氣、或稀有氣體及氧之混合氣體。較佳的是包括氫之雜 質移除之高純度氣體用作濺鍍氣體。 請注意，較佳的是接連地形成絕緣膜1 02及氧化物半 導體膜104。當在絕緣膜102形成之後，形成氧化物半導 體膜104而未暴露於空氣時，可減少絕緣膜102與氧化物 半導體膜104之間之介面的氫附著。另一方面，在具加熱 設備之多室濺鍍設備中，可形成絕緣膜102，並可藉由加 熱設備加熱絕緣膜1 02以釋放氫，接著於絕緣膜1 02之上 形成氧化物半導體膜104。 -27- 201244096 其次，基板1 〇〇經歷熱處理，使得從氧化物半導體膜 104釋放氫，且絕緣膜102中所包含之氧擴散至氧化物半 導體膜104及絕緣膜102與氧化物半導體膜104之間之介 面附近。結果，如圖3 B中所描繪，可形成氫濃度及氧缺 陷減少之氧化物半導體膜1 06。 熱處理之溫度較佳地爲氫從氧化物半導體膜104釋放 且絕緣膜102中所包含之氧釋放並擴散進入氧化物半導體 膜104之溫度。該溫度爲高於或等於150 °C及低於基板 之應變點，較佳地爲高於或等於25 0。(：及低於或等於450 °C，更佳地爲高於或等於300 °C及低於或等於450。(：。 快速熱退火（RTA )設備可用於熱處理。基於使用 RTA設備，若加熱時間短，可以高於或等於基板1〇〇之應 變點的溫度執行熱處理。因而，從氧化物半導體膜104釋 放氫之時間，及氧從絕緣膜102擴散至氧化物半導體膜 104之時間可縮短。 可於惰性氣體中執行熱處理；例如，較佳地於稀有氣 體（諸如氣、氣、氬、氤、或氣）或氮氣中執行熱處理。 另一方面，可於氧氣或減壓之氣體中執行熱處理。處理時 間爲三分鐘至24小時。 氧化物半導體膜中氧缺陷充當供體以產生作爲載子之 電子。當執行熱處理同時氧化物半導體膜104覆蓋絕緣膜 1〇2 ’絕緣膜1〇2中所包含之氧擴散至氧化物半導體膜1〇4 ’使得氧化物半導體膜1 06中氧缺陷可減少。此外，氧化 物半導體膜104覆蓋絕緣膜102且絕緣膜102之表面未暴 -28- 201244096 露，使得從絕緣膜1 02釋放之氧可有效率地_散至氧化物 半導體膜104。因此，可減少氧化物半導體膜之氧缺陷， 及絕緣膜1 02與氧化物半導體膜1 06之間之介面狀態。 此外，在用於形成氧化物半導體膜104之沉積步驟中 ，經由控制沉積室之壓力、沉積室之洩漏率等，盡可能抑 制包括氫之雜質之進入，藉此可避免包括之氫之雜質進入 絕緣膜102及氧化物半導體膜104。此外，可避免包括氫 之雜質從絕緣膜102擴散至氧化物半導體膜104。再者， 藉由熱處理可減少氧化物半導體膜104中氫濃度。藉由結 合氧化物半導體中之氫，部分氫充當供體以產生爲載子之 電子。因此，盡可能於氧化物半導體膜104之沉積步驟及 後續熱處理中減少典型爲氫之雜質，藉此可減少氧化物半 導體膜中缺陷。 其次，於氧化物半導體膜106之上形成遮罩之後，使 用遮罩而選擇性蝕刻氧化物半導體膜1 04，以形成島形氧 化物半導體膜106a及絕緣膜102a (詳圖3C)。 可藉由光刻程序、噴墨法、印刷法等適當形成氧化物 半導體膜106及絕緣膜102之蝕刻中使用之遮罩。濕式鈾 刻或乾式蝕刻可用於氧化物半導體膜1 06之蝕刻，且濕式 蝕刻及乾式蝕刻可組合使用。此時，較佳地執行蝕刻使得 氧化物半導體膜1 06a之端部具有錐形。在使用光刻程序 之狀況下，可藉由蝕刻而獲得錐形同時移除抗蝕罩。 有關用於濕式蝕刻之蝕刻劑，可使用磷酸、乙酸、及 硝酸等混合溶液》 -29- 201244096 有關用於乾式蝕刻之蝕刻氣體，較佳地使用包含氯之 氣體（氯基氣體，諸如氯（C12)、氯化硼（bci3 )、氯 化矽（SiCl4)或四氯化碳（CC14))。另一方面，可使用 包含氟之氣體（氟基氣體，諸如四氟化碳（cf4)、氟化 硫（SF6 )、三氟化氮（NF3 )或三氟甲烷（CHF3 ));溴 化氫（HBr );甲烷（CH4 );氧（02 );任一該些氣體 添加諸如氦（He)或氬（Ar)之稀有氣體等。 有關乾式蝕刻法，可使用平行板反應離子蝕刻（RIE )法、電感耦合電漿（ICP )蝕刻法等。爲將膜蝕刻爲所 需形狀，便適當調整蝕刻狀況（施加於線圈狀電極之電量 、施加於基板·側電極之電量、基板側電極之溫度等）。 例如，乾式蝕刻係在下列狀況下執行：ICP爲45 W ; 偏壓爲100 W;壓力爲1.9 Pa;蝕刻氣體爲BC13及Cl2之 混合氣體；BC13之流率爲 60 seem及Cl2之流率爲20 seem。當在該等狀況下執行乾式蝕刻時，可於氧化物半導 體膜1 06形成爲島形之後，選擇性移除絕緣膜1 02以形成 絕緣膜l〇2a。較佳的是蝕刻中未包括包括氫之雜質》 儘管移除絕緣膜102之深度取決於絕緣膜102之厚度 ，例如若絕緣膜102之厚度爲450 nm，較佳地以〗00 nm 深度移除絕緣膜102。 之後，移除遮罩。請注意，當反萃液用於移除遮罩時 ，有時可從氧化物半導體膜l〇6a之側面釋放氧。因此， 灰化法可替代地用於移除遮罩。 當選擇性蝕刻氧化物半導體膜時，例如當氧化物半導 -30- 201244096 體膜之側面於乾式蝕刻中暴露於包括氯自由基、氟自由基 等之電漿時，暴露於氧化物半導體膜側面之金屬原子便與 氯自由基、氟自由基等結合。此時，金屬原子及氯原子或 氟原子之結合釋放，所以已與氧化物半導體膜中金屬原子 結合之氧原子成爲活動。活動氧原子易於反應及吸附。因 而，極可能於氧化物半導體膜側面產生氧缺陷。 當暴露之氧化物半導體膜的側面於蝕刻程序爲活動時 ，便於減壓氣體或減少氣體中，或在減壓氣體之熱處理中 提取氧，並於氧化物半導體膜側面產生氧缺陷。部分氧缺 陷變成供體並產生爲載子之電子，使得氧化物半導體膜側 面具有η型導電性。 電晶體之源極電極及汲極電極接觸具有η型導電性之 氧化物半導體膜側面，使得經由氧化物半導體膜側面，源 極電極與汲極電極之間產生洩漏電流。洩漏電流增加電晶 體之關閉狀態電流。此外，電流流經氧化物半導體膜側面 之可能性造成形成一電晶體其中氧化物半導體膜側面爲通 道區域。 因此，其次，於絕緣膜l〇2a及氧化物半導體膜106a 之上形成絕緣膜1 1 〇及絕緣膜1 1 2 (詳圖3D )。如同在絕 緣膜102中，每一絕緣膜110及絕緣膜112較佳地使用藉 由熱處理而釋放氧之絕緣膜予以形成。此外，絕緣膜1 1 〇 及絕緣膜1 1 2可適當藉由類似於絕緣膜1 02之沉積方法的 沉積方法予以形成。較佳的是絕緣膜11 〇及絕緣膜112係 於盡可能低之溫度形成，較佳地於室溫，以減少當絕緣膜 -31 - 201244096 1 10及絕緣膜1 12形成時，從氧化物半導體膜106a側 放之氧量。 例如，氧化矽可用於絕緣膜1 1 0，及氧化鋁可用 緣膜112。另一方面，氧化鋁可用於絕緣膜110，及 矽可用於絕緣膜1 1 2。請注意，本實施例中說明包括 膜1 1 〇及絕緣膜1 1 2之堆疊層結構；然而，本發明之 例不侷限於此，並可採用絕緣膜1 1 〇或絕緣膜1 1 2之 結構。 當配置藉由加熱而釋放氧之絕緣膜110接觸氧化 導體膜106a側面時，甚至當氧化物半導體膜106a側 能產生氧缺陷時，氧可供應至氧化物半導體膜106a 面，其與絕緣膜110接觸，且氧化物半導體膜l〇6a 藉由熱處理而釋放絕緣膜Π0中所包含之氧。因而， 絕緣膜之氧化物半導體膜l〇6a之表面，典型地爲氧 半導體膜1 〇6a側面之氧缺陷可減少。 其次，絕緣膜Π 2經歷平面化處理以形成絕緣膜 (詳圖3E)。平面化處理可藉由諸如化學機械拋光（ )法之拋光處理、諸如乾式蝕刻或濕式蝕刻之蝕刻處 或拋光處理及蝕刻處理之組合予以執行。此處’說明 膜112經歷CMP處理作爲平面化處理之狀況。於絕 1 1 2上執行平面化處理’直至絕緣膜1 1 〇暴露或絕 112之表面與絕緣膜11〇之表面等高爲止。由於氧化 導體膜l〇6a薄至數奈米至數十奈米’較佳的是氧化 導體膜l〇6a未被藉由平面化處理移除。 面釋 於絕 氧化 絕緣 實施 單層 物半 面可 之表 附近 接觸 化物 112a CMP 理、 絕緣 緣膜 緣膜 物半 物半 -32- 201244096 例如，絕緣膜1 1 2在下列狀況下經歷CMP處理：使 用聚氨酯拋光布；矽膠漿（60 rim晶粒尺寸）用作供應作 爲漿料之化學溶液；紫料流率爲大於或等於100 ml/min及 小於或等於 5 00 ml/min;拋光壓力爲高於或等於0.005 MPa及低於或等於0.08 MPa;主軸旋轉速度爲大於或等於 20 rpm及小於或等於50 rpm;台旋轉速度爲大於或等於 2〇 rpm及小於或等於50 rpm ;及處理時間爲0.2分鐘。 其次，移除絕緣膜110之暴露部分，使得氧化物半導 體膜106a之表面暴露。因而，形成絕緣膜110a (詳圖4A )。藉由蝕刻處理移除絕緣膜110。請注意，需採用關於 氧化物半導·體膜106a之絕緣膜110的選擇比高之蝕刻狀 況。在絕緣膜110之暴露部分移除之後，氧化物半導體膜 1 〇6a之表面平面化，使得可改進電晶體之電特性。 在下列狀況下執行乾式蝕刻：ICP爲5 00 W ;偏壓爲 5〇 W ;壓力爲1.5 Pa ;蝕刻氣體爲CF4及02之混合氣體 :及CF4之流率爲70 seem及02之流率爲30 seem。當在 該等狀況下執行乾式蝕刻時，可選擇性移除絕緣膜1 1 0以 形成絕緣膜ll〇a。此外，可避免氧化物半導體膜106a被 移除。較佳的是蝕刻中未包括包括氫之雜質。 此處，可執行熱處理。經由熱處理，可移除氧化物半 導體膜l〇6a中包括氫之雜質。此外，絕緣膜l〇2a、110a 、及1 1 2a中所包含之氧被釋放，藉此氧可供應至氧化物 半導體膜l〇6a之表面，其接觸絕緣膜l〇2a及1 10a ;因而 ，接觸絕緣膜之氧化物半導體膜1 06a表面中氧缺陷可減 -33- 201244096 少。 其次’絕緣膜114係形成於氧化物半導體膜i〇6a及 絕緣膜1 12a之上（詳圖4B )。如同絕緣膜102，絕緣膜 114較佳地使用藉由熱處理而釋放氧之絕緣膜形成。另一 方面，使用高k材料形成絕緣膜114，諸如矽酸鈴（ HfSiOx )、添加氮之矽酸鈴（HfSixOyNz )、添加氮之鋁 酸鈴（HfAlxOyNz )、氧化給、或氧化釔，使得可減少閘 極拽漏電流。 絕緣膜114可適當藉由類似於絕緣膜1〇2之沉積方法 的沉積方法予以形成。絕緣膜114之厚度較佳地爲大於或 等於1 nm及小於或等於300 nm，更佳地爲大於或等於5 nm及小於或等於5 0 nm。較佳的是以盡可能低之溫度形成 絕緣膜1 1 4，較佳地爲室溫，以便當形成絕緣膜丨丨4時， 減少從氧化物半導體膜106a表面釋放之氧量。 其次，於導電膜116形成之後，形成絕緣膜118(詳 圖4C)。導電膜1 16係藉由濺鍍法、CVD法、蒸發法等 予以形成。導電膜116可使用選自鋁、鉻、銅、鉬、鈦、 鉬、及鎢之金屬元素、包含任何該些金屬元素作爲成分之 合金、包含任何該些金屬元素組合之合金等，予以形成。 此外，可使用選自錳或锆之一或更多金屬元素。 此外，導電膜116可具有單層結構或二或更多層之堆 疊層結構。例如，可提供包含矽之鋁膜的單層結構；鈦膜 堆疊於鋁膜之上的二層結構；鈦膜堆疊於氮化鈦膜之上的 二層結構；鎢膜堆疊於氮化鈦膜之上的二層結構；鎢膜堆 -34- 201244096 疊於氮化鉬膜之上的二層結構；鈦膜、鋁膜、及鈦膜依序 堆疊的三層結構等。另一方面，可使用包含鋁及選自鈦、 鉬、鎢、鉬、鉻、鈸、及钪之一或多個元素之膜、合金膜 '或氮化物膜。 另一方面，有關導電膜116，可使用透光導電材料， 諸如氧化銦錫、包含氧化鎢之氧化銦、包含氧化鎢之氧化 銦鋅、包含氧化鈦之氧化銦、包含氧化鈦之氧化銦錫、氧 化銦鋅、或添加氧化矽之氧化銦錫。其亦可具有使用以上 透光導電材料及以上金屬元素形成之堆疊層結構。 有關材料膜接觸閘極絕緣膜114，包含氮之In-Ga-Zn-〇膜、包含氮之In-Sn-Ο膜、包含氮之In-Ga-Ο膜、包含 氮之Ιη-Ζη-0膜、包含氮之Sn-Ο膜、包含氮之In-Ο膜、 或金屬氮化物（諸如InN或ΖηΝ )膜較佳地配置於絕緣膜 114與絕緣膜116之間。該些膜各具有5 eV或更高之功函 數，較佳地爲5.5 eV或更高；因而，電晶體之電特性的閾 値電壓可爲正。因此，可獲得所謂正常關切換元件。例如 ，若使用包含氮之In-Ga-Ζη-Ο膜，具體地，使用具有高 於至少氧化物半導體膜106a之氮濃度之In-Ga-Zn-0膜， 具有7原子％或更高氮濃度之In-Ga-Ζη-Ο膜。 絕緣膜118可使用類似於絕緣膜102之材料及沉積方 法予以形成。絕緣膜118之厚度爲大於或等於10 nm及小 於或等於1 50 nm。在本實施例中，形成氧氮化矽膜做爲絕 緣膜1 1 8。 其次，遮罩係形成於絕緣膜1 1 8之上，並蝕刻導電膜 -35- 201244096 116及絕緣膜118以形成閘極電極116a及絕緣膜118a ( 詳圖4D )。形成於絕緣膜Π 8上之遮罩可適當地藉由印 刷法、噴墨法，或光刻法形成。於閘極電極1 1 6a及絕緣 膜118a形成之後移除遮罩。基於絕緣膜118a，可避免之 後將形成之閘極電極Π 6a與源極及汲極電極之間之短電 路。 濕式蝕刻或乾式蝕刻可用於導電膜1 1 6及絕緣膜1 1 8 之蝕刻，且濕式蝕刻及乾式蝕刻可組合使用。根據材料而 適當設定蝕刻狀況（例如，蝕刻氣體或蝕刻劑、蝕刻時間 、及溫度），使得導電膜1 1 6及絕緣膜1 1 8可經蝕刻而具 有所欲形狀。請注意，爲微細處理電晶體之通道長度（L )，乾式蝕刻較佳。 有關用於絕緣膜1 1 8之乾式蝕刻之蝕刻氣體，可使用 包含氟之氣體，諸如氟化硫（SF6)、三氟化氮（NF3)、 或三氟甲烷（CHF3 )、四氟化碳（CF4 )及氫之混合氣體 等。稀有氣體（氦（He)、氬（Ar)、或氙（Xe ))、一 氧化碳、二氧化碳等可添加至用於乾式蝕刻之蝕刻氣體。 有關導電膜116之蝕刻氣體，可適當使用氯氣，諸如氯、 氯化硼、氯化矽、或四氯化碳；氟氣，諸如四氟化碳、氟 化硫、三氟化氮、氧等》 其次，於氧化物半導體膜l〇6a上執行添加摻質之處 理，使得形成包含摻質之區域l2〇a及120b (詳圖5A)。 使用閘極電極1 1 6a及絕緣膜1 1 8a作爲遮罩而添加摻質， 藉此可以自校準方式形成包含摻質之區域120a及120b及 -36- 201244096 未添加摻質之區域（通道形成區域122)。 摻質可藉由離子摻雜法、離子注入法、電漿沉浸離子 注入法等而添加至氧化物半導體膜l〇6a。有關將添加之摻 質，使用選自氫、氮、氖、氬、氪、氙、諸如氮 '磷、或 砷之15族元素、及諸如硼或鋁之13族元素之至少一元素 。此處，由於閘極電極116a及絕緣膜118a充當遮罩，添 加摻質之區域120a及120b及通道形成區域122係以自校 準方式形成。 另一方面，可藉由非離子摻雜法、離子注入法、及電 漿沉浸離子注入法之方法添加摻質。例如，可以下列方式 添加摻質：電漿係於包含將添加元素之氣體中產生，並於 添加摻質之膜上執行電漿處理。乾式蝕刻設備、電漿CVD 設備、高密度電漿CVD設備等可用以產生電漿。 有關添加摻質之狀況，例如，若摻質爲氮，加速電壓 設定爲20 kV。若摻質爲磷，加速電壓設定爲40 kV。若 氮或磷之劑量小於或等於1 X 1015離子/cm2，熱處理較佳 地以低於45 0 °C之溫度執行，儘管其取決於之後步驟中 將形成之閘極絕緣膜114a之厚度、材料等。因而，包含 摻質之區域120a及120b的薄層電阻可爲低於或等於1 X 1〇7歐姆/平方。若劑量大於或等於5 X 1〇14離子/cm2及 小於5 X 1 015離子/cm2 ’較佳地以高於或等於450。(：及低 於或等於600 °C之溫度執行熱處理。因而，包含摻質之 區域120a及120b的薄層電阻可低於或等於1 X 1〇5歐姆 /平方。若劑量大於或等於5 X 1〇15離子/cm2，較佳地以 -37- 201244096 域方 區平 之 \ 質姆 摻歐 含05 包 1 高於600 °C之溫度執行熱處理。因而 120a及120b的薄層電阻可低於或等於！ 包含摻質之區域120a及120b的薄層電阻減少，藉此 電晶體之開啓狀態電流及場效移動性可增加。 其次’絕緣膜124經形成以覆蓋絕緣膜112a及112b 、氧化物半導體膜1 0 6 a、絕緣膜1 1 8 a等（詳圖5 B )。絕 緣膜124可使用類似於絕緣膜1〇2之材料及沉積方法予以 形成。例如，可採用氧化矽膜堆疊於氮化矽膜上之結構。 在本實施例中，絕緣膜1 24具有氧化矽膜之單層結構。 其次，可執行熱處理。典型地·以高於或等於150 °C 及低於或等於450 °C，較佳地爲高於或等於25 0。(：及低 於或等於3 2 5。(：之溫度執行熱處理。另一方面，可執行 熱處理同時溫度逐漸地從250。(：至325。(：增加。 當執行熱處理時，氧從接觸氧化物半導體膜106 a之 絕緣膜擴散至氧化物半導體膜106a，使得接觸絕緣膜之氧 化物半導體膜l〇6a表面及其附近的氧缺陷可減少。此外 ’包含摻質之區域120a及120b的電阻可減少。請注意， 包含摻質之區域120a及120b於熱處理之後可處於結晶狀 態或非結晶狀態。 其次，絕緣膜1 24經歷高度各向異性蝕刻以形成側壁 絕緣膜124a及124b (詳圖5C)。 其次，形成導電膜128 (詳圖6A )。諸如鋁、鈦、鉻 '鎳、銅、釔、锆、鉬、銀、鉅、及鎢之任何金屬，或包 -38- 201244096 含任何該些金屬作爲其主要成分之合金用於導電膜128» 導電膜128可具有單層結構或堆疊層結構。例如，可提供 包含矽之鋁膜的單層結構；鈦膜堆疊於鋁膜之上的二層結 構；鈦膜堆疊於鎢膜之上的二層結構；銅膜形成於銅-鎂-鋁合金膜之上的二層結構；及鈦膜、鋁膜、及鈦膜依序堆 疊的三層結構。此外，如同在導電膜116中，可使用包含 氧化銦、氧化錫、或氧化鋅之透明導電材料。本實施例中 說明鈦用於導電膜128之狀況。 其次，遮罩係形成於導電膜128之上，且導電膜128 經蝕刻以形成導電膜128a及128b (詳圖6B )。對於導電 膜1 28之蝕刻而言，可使用濕式蝕刻或乾式蝕刻，或濕式 蝕刻及乾式蝕刻可組合使用。根據材料而適當設定蝕刻狀 況（例如，蝕刻氣體或蝕刻劑、蝕刻時間、及溫度），使 得導電膜1 2 8可經蝕刻而具有所欲形狀。請注意，乾式蝕 刻較佳地用於電晶體之微細加工。 有關用於導電膜1 2 8之乾式蝕刻之蝕刻氣體，例如可 使用包含氟之氣體，諸如氟化硫（SF6 )、三氟化氮（NF3 )、或三氟甲烷（CHF3 )、四氟化碳（CF4 )及氫之混合 氣體等。稀有氣體（氦（He)、氬（Ar)、或氙（Xe)) 、一氧化碳、二氧化碳等可添加至用於乾式蝕刻之蝕刻氣 體。 若鈦用導電膜1 28，蝕刻係在下列狀況下執行，例如 :ICP爲450 W;偏壓爲100 W;壓力爲1.9 Pa;蝕刻氣 體爲BC13及Cl2之混合氣體；BC13之流率爲60 seem及 -39- 201244096
Cl2之流率爲20 seem。基於該等狀況，可形成導電膜 1 28a 及 128b。 其次，絕緣膜130係形成於導電膜128a及128b及絕 緣膜1 18a之上，及絕緣膜132係形成於絕緣膜130之上 (詳圖6C)。絕緣膜130及絕緣膜132可各使用包含無 機絕緣材料之材料形成，諸如氧化矽、氮氧化矽、氮化矽 、氧化給、氧化鋁、或氧化鉬。再者，絕緣膜1 3 0及絕緣 膜132可各使用有機絕緣材料形成，諸如聚醯亞胺或丙烯 酸。此處’採用絕緣膜130及絕緣膜132之二層結構；然 而’覆蓋電晶體之絕緣膜的結構不侷限於此。在絕緣膜 132形成之後，其表面可藉由CMP、蝕刻處理等平面化。 經由以上步驟，可製造本發明之實施例之電晶體200 (詳圖6C )。 在根據本發明之實施例之製造方法中，氧化物半導體 膜中包括氫之雜質可減少。因此，氧化物半導體膜中通道 形成區域可製成i型（本質）半導體或極接近i型半導體 之半導體。因而，電晶體之關閉狀態電流可極小。 此外，在根據本發明之實施例之製造方法中，於氧化 物半導體膜形成於藉由熱處理而釋放氧之絕緣膜上之後執 行熱處理，藉此氧化物半導體膜中氧缺陷極絕緣膜與氧化 物半導體膜之間介面之介面狀態可減少。在選擇性蝕刻氧 化物半導體膜之後，藉由熱處理而釋放氧之絕緣膜經形成 而接觸蝕刻之氧化物半導體膜的側面。因而，蝕刻之氧化 物半導體膜的側面未暴露於減壓氣體及蝕刻劑，藉此可減
S -40- 201244096 少氧化物半導體膜側面產生氧缺陷。此外，藉由閘極絕緣 膜形成之後之加熱步驟，氧從藉由熱處理而釋放氧之.絕緣 膜擴散至氧化物半導體膜；因此，甚至當氧化物半導體膜 側面產生氧缺陷時，氧缺陷可予以補償。結果，可避免電 晶體之閾値電壓沿負方向偏移，並可減少電晶體之源極與 汲極之間之洩漏電流，導致電晶體之電特性改進。 其次，以下將參照圖3 A至3E、圖4A至4D、圖5A 至5C、及圖7A至7D說明圖2A至2C中所描繪之電晶體 210之製造方法。 圖2A至2C中所描繪之電晶體210包括導電膜126a 及126b，其經配置而接觸側壁絕·緣膜124a及124b及氧化 物半導體膜l〇6a，其與圖1A至1C中所描繪之電晶體200 不同。因此，導電膜126a及126b形成前步驟之詳細說明 省略。 首先，根據圖3A至3E、圖4A至4D、及圖5A至5C 中所描繪之步驟，形成基板1〇〇上之絕緣膜102a、氧化物 半導體膜l〇6a、接觸氧化物半導體膜106a側面之絕緣膜 ll〇a、絕緣膜110a上之絕緣膜112a、絕緣膜114、絕緣 膜114上之閘極電極116a、及閘極電極116a上之絕緣膜 1 18a。此外，於氧化物半導體膜106a中形成通道形成區 域122及包含摻質且通道形成區域122夾於其間之區域 120a及120b，並形成側壁絕緣膜124a及124b及閘極絕 緣膜1 14a。 其次，形成導電膜126，並於導電膜126之上形成導 -41 - 201244096 電膜128 (詳圖7A)。諸如鋁、鈦、鉻、鎳、銅、釔、鉻 、鉬、銀、鉅、及鎢之任何金屬，或包含任何該些金屬作 爲其主要成分之合金，用於導電膜126及導電膜128。導 電膜126及導電膜128可各具有單層結構或堆疊層結構。 例如，可提供包含矽之鋁膜的單層結構；鈦膜堆疊於鋁膜 之上的二層結構；鈦膜堆疊於鎢膜之上的二層結構；銅膜 形成於銅-鎂-鋁合金膜之上的二層結構；鈦膜、鋁膜、及 鈦膜依序堆疊的三層結構等。此外，如同在導電膜116中 ，可使用包含氧化銦、氧化錫、或氧化鋅之透明導電材料 。本實施例中說明鎢用於導電膜126及鈦用於導電膜128 之狀況。導電膜126較佳地薄於導電膜128。·例如，導電 膜126之厚度爲大於或等於10 nm及小於或等於50 rim， 及導電膜128之厚度爲大於或等於50 nm及小於或等於 5 00 nm。當導電膜126形成爲薄時，可輕易地執行之後步 驟中處理。具體地，若導電膜126爲厚，導電膜126之蝕 刻率變化在之後蝕刻步驟中變成大，且在蝕刻率大之部分 ，導電膜126a及126b可能未接觸側壁絕緣膜124a及 124b。然而，當導電膜126爲薄時，導電膜126之蝕刻率 變化可爲小，且導電膜126a及126b可輕易地處理而接觸 側壁絕緣膜124a及124b。 其次，遮罩係形成於導電膜128之上，並蝕刻導電膜 128以形成導電膜128a及128b (詳圖7B) »對於導電膜 1 28之蝕刻而言，可使用濕式蝕刻或乾式蝕刻，或濕式蝕 刻及乾式蝕刻可組合使用。根據材料而適當設定蝕刻狀況 -42- 201244096 (例如，蝕刻氣體或蝕刻劑、蝕刻時間、及溫度） 導電膜1 2 8可經蝕刻而具有所欲形狀。請注意，乾 較佳地用於微細加工電晶體》 有關用於導電膜1 28之乾式蝕刻之蝕刻氣體， 使用包含氟之氣體，諸如氟化硫（SF6 )、三氟化| )、或三氟甲烷（CHF3)、四氟化碳（CF4)及氫 氣體等。稀有氣體（氦（He)、氬（Ar)、或氙（ 、一氧化碳、二氧化碳等可添加至用於乾式蝕刻之 體。 若鎢用導電膜126及鈦用於導電膜128，蝕刻 列狀況下執行，例如：ICP爲450 W 偏壓爲100 力爲1.9 Pa ;蝕刻氣體爲BC13及Cl2之混合氣體； 流率爲60 seem及Cl2之流率爲20 seem。基於該等 可移除導電膜128同時未移除導電膜126。此外， 除部分導電膜128，可形成導電膜128a及128b。 其次，遮罩係形成於導電膜128a及128b及 126之上，並蝕刻包括與閘極電極116a重疊部分之 電膜126;因而，形成充當源極電極及汲極電極之 126a及126b (詳圖7C)。當導電膜126a及126b 而接觸側壁絕緣膜124a及124b時，甚至當遮罩發 齊時，可確定以導電膜126a及12 6b覆蓋氧化物半 1 0 6a之表面。此外，可抑制因遮罩未對齊之電晶體 性變化。此外，氧化物半導體膜106a於源極電極 電極形成中未暴露於蝕刻氣體，此係較佳的。再者 ，使得 式蝕刻 例如可 R ( nf3 之混合 Xe)) 触刻氣 係在下 W ;壓 BC13 之 狀況， 藉由移 導電膜 部分導 導電膜 經配置 生未對 導體膜 的電特 及汲極 ，由於 -43- 201244096 絕緣膜1 1 8 a係形成於閘極電極Π 6 a之上，可避免閘極電 極1 16a與導電膜126a及126b之間之短電路》 若鎢用導電膜1 26，蝕刻係在下列狀況下執行，例如 :ICP爲5 00 W ;偏壓爲10 W ;壓力爲1.5 Pa ;蝕刻氣體 爲CF4、Cl2及〇2之混合氣體；CF4之流率爲25 seem、 Cl2之流率爲25 seem、及02之流率爲10 seem»基於該等 狀況，可僅移除部分導電膜126，同時絕緣膜118a及側壁 絕緣膜124a及124b未移除。此外，移除部分導電膜126 ，使得可形成導電膜126a及126b。 其次，絕緣膜130係形成於導電膜126a及126b、導 電膜128a及128b、及絕緣膜118a之上，且絕緣膜132係 形成於絕緣膜130之上（詳圖7D)。絕緣膜130及絕緣 膜1 3 2可各使用包含無機絕緣材料予以形成，諸如氧化矽 、氮氧化矽、氮化矽、氧化鈴、氧化鋁、或氧化鉅。再者 ，絕緣膜1 3 0及絕緣膜1 3 2可各使用有機絕緣材料予以形 成，諸如聚醯亞胺或丙烯酸。此處，採用絕緣膜1 3 0及絕 緣膜132之二層結構；然而，覆蓋電晶體之絕緣膜結構不 侷限於此。在絕緣膜1 32形成之後，其表面可藉由CMP、 蝕刻處理等予以平面化。 經由以上步驟，可製造本發明之實施例之電晶體2 1 0 (詳圖7 D )。 在根據本發明之實施例之製造方法中，可減少氧化物 半導體膜中包括氫之雜質。因此，氧化物半導體膜中通道 形成區域可製成i型（本質）半導體或極接近i型半導體 -44- 201244096 之半導體。因而，電晶體之關閉狀態電流可爲極小。 此外，在根據本發明之實施例之製造方法中，於氧化 物半導體膜形成於藉由熱處理而釋放氧之絕緣膜上之後執 行熱處理，藉此氧化物半導體膜中氧缺陷極絕緣膜與氧化 物半導體膜之間介面之介面狀態可減少。在選擇性蝕刻氧 化物半導體膜之後，藉由熱處理而釋放氧之絕緣膜經形成 而接觸蝕刻之氧化物半導體膜的側面。因而，蝕刻之氧化 物半導體膜的側面未暴露於減壓氣體及蝕刻劑，藉此可減 少氧化物半導體膜側面產生氧缺陷。此外，藉由閘極絕緣 膜形成之後之加熱步驟，氧從藉由熱處理而釋放氧之絕緣 膜擴散至氧化物半導體膜；因此，甚至當氧化物半導體膜 側面產生氧缺陷時，氧缺陷可予以補償。結果，可避免電 晶體之閩値電壓沿負方向偏移，並可減少電晶體之源極與 汲極之間之洩漏電流，導致電晶體之電特性改進。 當充當源極電極及汲極電極之導電膜126a及126b經 配置而接觸側壁絕緣膜124a及124b時，甚至遮罩發生未 對齊時，可確定導電膜126a及126b覆蓋氧化物半導體膜 106a之表面。此外，可抑制因遮罩未對齊之電晶體的電特 性變化。·此外，氧化物半導體膜1 〇6a於源極電極及汲極 電極形成中未暴露於蝕刻氣體，此係較佳的。再者，由於 絕緣膜1 1 8a係形成於閘極電極1 1.6a之上，可避免閘極電 極116a與導電膜126a及126b之間之短電路。 (實施例3 ) -45- 201244096 圖 9 A 1 A 流 5C 體 所 體 質 繪 膜 絕 上 此 含 〇 〇 得 圖 壁 體 在本實施例中，將參照圖3A至3E、圖4A至4D、 5A至5C、圖6A至6C、圖7A至7D、圖8A及8B、圖 及9B、圖10A及10B、及圖11A及11B，說明具較圖 至1 C及圖2A至2C中所描繪之電晶體更大開啓狀態電 之電晶體之製造方法範例。 首先，將參照圖3A至3E、圖4A至4D、圖5A至 、及圖8A及8B說明具較圖1A至1C中所描繪之電晶 更大開啓狀態電流之電晶體之製造方法範例。圖8B中 描繪之電晶體220之結構與圖1 A至1C中所描繪之電晶 200之結構間之差異，爲氧化物半導體膜106a中包含摻 之區域的結構。 首先，如同在圖1 A至1C中所描繪之電晶體200中 經由圖3A至3E、圖4A至4D、及圖5A至5C中所描 之步驟，配置基板100上之絕緣膜102a、氧化物半導體 106a、接觸氧化物半導體膜l〇6a側面之絕緣膜110a、 緣膜ll〇a上之絕緣膜112a、絕緣膜114、絕緣膜114 之閘極電極116a、及閘極電極116a上之絕緣膜118a。 外，形成氧化物半導體膜106a、通道形成區域122及包 摻質且通道形成區域122夾於其間之區域120a及120b 此外，形成側壁絕緣膜124a及124b及閘極絕緣膜114a 其次，摻質進一步添加至氧化物半導體膜106a，使 形成包含摻質之區域140a、140b、142a、及142b (詳 8A) »此處，使用閘極電極116a、絕緣膜118a、及側 絕緣膜124a及124b作爲遮罩，摻質添加至氧化物半導 -46- 201244096 膜106a，使得以自校準方式形成添加摻質之區域140a、 140b' 142a、及142b，及未添加摻質之區域（通道形成區 域 1 2 2 )。 例如，包含摻質之區域140a及140b中摻質之濃度較 佳地與圖5A中所描繪之包含摻質之區域120a及120b中 實質上相同。此外，包含摻質之區域142a及142b中摻質 之濃度較佳地高於包含摻質之區域140a及140b中。 具體地，包含摻質之區域 140a、140b、142a、及 142b中摻質之濃度高於或等於5 x 10"原子/cm3及低於或 等於1 X 1 022原子/cm3，較佳地高於或等於5 X 1018原子 /cm3及低於5 X 102Q原子/cm3。 在包含摻質之區域140a、140b、142a、及142b形成 之後，可執行熱處理，使得進一步減少包含摻質之區域 140a、140b、142a、及 142b 之薄層電阻。 結果，導電膜128a與包含摻質之區域142a之間導電 膜128b與包含摻質之區域142b之間之接觸電阻可減少， 且施加於通道形成區域122之每一端部之電場可鬆弛。因 此’可增加電晶體之開啓狀態電流，並可抑制短通道效應 〇 之後，形成導電膜128a及128b。其次，絕緣膜130 係形成於導電膜128a及128b及絕緣膜1 18a之上，且絕 緣膜1 3 2係形成於絕緣膜1 3 0之上。 經由以上步驟，可製造根據本發明之實施例之電晶體 220 (詳圖8B )。在氧化物半導體膜中，本實施例中所說 -47- 201244096 明之電晶體包括充當通道區域之通道形成區域1 22 '包含 摻質且通道形成區域122夾於其間之區域140a及140b、 及包含摻質、區域140a及140b夾於其間、並接觸充當源 極電極及汲極電極之導電膜128a及128b之區域142a及 1 42b。因而，電晶體之開啓狀態電流可增加，並可抑制短 通道效應。此外，可避免閾値電壓從負方向偏移，且電晶 體之源極與汲極之間之洩漏電流可減少：因而，可改進電 晶體之電特性。 其次，參照圖3A至3E、圖4A至4D、圖5A至5C、 及圖9A及9B說明具較圖1 A至1C中所描繪之電晶體200 更大開啓狀態電流之電晶體之製造方法的另一範例。圖 9B中所描繪之電晶體23 0的結構與圖1A至1C中所描繪 之電晶體及圖8B中所描繪之電晶體的結構之間之差異， 在於氧化物半導體膜l〇6a中包含摻質之區域的結構。 首先，如同圖1A至1C中所描繪之電晶體200，經由 圖3A至3E、圖4A至4D、及圖5A至5C中所描繪之步 驟，配置基板1〇〇上之絕緣膜l〇2a、氧化物半導體膜 l〇6a、接觸氧化物半導體膜106a側面之絕緣膜110a、絕 緣膜 UOa上之絕緣膜112a、閘極絕緣膜114a、絕緣膜 114a上之閘極電極116a、及閘極電極116a上之絕緣膜 1 18a。此外，形成氧化物半導體膜106a、通道形成區域 122及包含摻質且通道形成區域122夾於其間之區域120a 及120b。此外，形成側壁絕緣膜124a及124b。 其次，於導電膜形成之後，選擇性蝕刻導電膜以形成 -48- 201244096 導電膜128a及128b (詳圖9A)。 其次，摻質進一步添加至氧化物半導體膜106a，使得 形成包含摻質之區域150a、150b、152a、152b、154a、及 154b (詳圖9A)。此處，使用閘極電極116a、絕緣膜 118a、側壁絕緣膜124a及124b、及導電膜128a及128b 作爲遮罩而添加摻質至氧化物半導體膜106a，使得以自校 準方式形成添加摻質之區域150a、150b、152a、152b、 154a、及15 4b及未添加摻質之區域（通道形成區域122 ) 〇 例如，包含摻質之區域150a及150b中摻質之濃度較 佳地與圖5A中所描繪之包含摻質之區域120a及120b實 質上相同。此外，包含摻質之區域152a及152b中摻質之 濃度較佳地高於包含摻質之區域150a及150b。 包含摻質之區域 150a、150b、152a、152b、154a、及 154b中摻質之濃度爲高於或等於5 x 1018原子/cm3及低於 或等於1 X 1 02 2原子/cm3，較佳地爲高於或等於5 X 1018 原子/cm3及低於5 X 102()原子/cm3。摻質添加至氧化物半 導體膜l〇6a之暴露區域，使得形成包含摻質之區域152a 及152b。另一方面，摻質未添加至氧化物半導體膜l〇6a 之區域，其與側壁絕緣膜124a及124b及導電膜128a及 128b重疊，因爲側壁絕緣膜124a及124b及導電膜128a 及128b充當遮罩；結果，包含摻質之區域150a、150b、 154a、及154b中摻質之濃度實質上相同。因此，包含摻 質之區域152a及152b中摻質之濃度高於包含摻質之區域 -49- 201244096 150a、150b、154a、及154b中摻質之濃度》 在包含摻質之區域 150a、150b、152a、152b、154a、 及154b形成之後，可執行熱處理，使得包含摻質之區域 150a、 150b、 152a、 152b、 154a、及 154b 之薄層電阻進 一步減少。 結果’導電膜128a與包含摻質之區域154a之間及導 電膜128b與包含摻質之區域154b之間的接觸電阻可減少 ，且施加於通道形成區域122之每一端部的電場可鬆驰。 因此，之後將完成之電晶體的開啓狀態電流可增加，並可 抑制短通道效應。 之後，絕緣膜130係形成於導電膜128a及128b及絕 緣膜1 18a之上，且絕緣膜132係形成於絕緣膜130之上 〇 經由以上步驟，可製造根據本發明之實施例之電晶體 23 0 (詳圖9B)。本實施例中所說明之電晶體於氧化物半 導體膜中包括充當通道區域之通道形成區域122、包含摻 質且通道形成區域122夾於其間之區域150a及150b、及 包含摻質、區域150a及150b夾於其間、並接觸充當源極 電極及汲極電極之導電膜128a及128b之區域154a及 1 5 4b。因而，可增加電晶體之開啓狀態電流並可抑制短通 道效應。此外，可避免閩値電壓沿負方向偏移，並可減少 電晶體之源極與汲極之間之洩漏電流；因而，可改進電晶 體之電特性。 其次，參照圖3A至3E'圖4A至4D、圖5A至5C、 -50- 201244096 及圖10A及10B說明具較圖2A至2C中所描繪之電晶體 210更大開啓狀態電流之電晶體之製造方法範例。圖10B 中所描繪之電晶體240的結構與圖2A至2C中所描繪之電 晶體210的結構之間之差異’在於氧化物半導體膜106a 中包含摻質之區域的結構。 首先，如同圖2A至2C中所描繪之電晶體210中，經 由圖3A至3E、圖4A至4D、及圖5A至5C中所描繪之 步驟，配置基板1〇〇上之絕緣膜l〇2a、氧化物半導體膜 1 〇 6 a、接觸氧化物半導體膜1 〇 6 a側面之絕緣膜1 1 〇 a、絕 緣膜ll〇a上之絕緣膜112a、閘極絕緣膜114a、絕緣膜 114a上之閘極電極116a、及閘極電極116a上之絕緣膜 1 18a。此外，在氧化物半導體膜l〇6a中，形成通道形成 區域122及包含摻質且通道形成區域122夾於其間之區域 120a及120b。此外，形成側壁絕緣膜124a及124b。 其次，摻質進一步添加至氧化物半導體膜l〇6a，使得 形成包含摻質之區域140a、140b、142a、及142b (詳圖 10A)。此處，使用閘極電極1 16a、絕緣膜1 18a、及側壁 絕緣膜124a及124b作爲遮罩，而添加摻質至氧化物半導 體膜l〇6a，使得以自校準方式形成添加摻質之區域140a 、140b、142a、及142b及未添加摻質之區域（通道形成 區域122 ) » 例如，包含摻質之區域140a及140b中摻質之濃度較 佳地與圖5A中所描繪之包含摻質之區域120a及120b實 質上相同。此外，包含摻質之區域142a及142b中摻質之 -51 - 201244096 濃度較佳地高於包含摻質之區域140a及140b。 具體地，包含摻質之區域 140a、140b、142a、及 142b中摻質之濃度高於或等於5 x 1018原子/cm3及低於或 等於1 X 1 0 2 2原子/cm3，較佳地高於或等於5 X 1018原子 /cm3及低於5 X 102Q原子/cm3 » 在包含摻質之區域140a、140b、142a、及142b形成 之後，可執行熱處理，使得進一步減少包含摻質之區域 140a、140b、142a、及 142b 之薄層電阻。 結果，導電膜126a與包含摻質之區域142a之間及導 電膜126b與包含摻質之區域142b之間之接觸電阻可減少 ，並可鬆弛施加於通道形成區域122之每一端部之電場。 因此，之後將完成之電晶體之開啓狀態電流可增加，並可 抑制短通道效應。 之後，形成導電膜126a及126b及導電膜128a及 128b。當配置導電膜126a及126b而接觸側壁絕緣膜124a 及124b時，甚至當遮罩發生未對齊時，可確定導電膜覆 蓋氧化物半導體膜106a之表面。此外，可抑制因遮罩未 對齊之電晶體之電特性變化。此外，氧化物半導體膜1 06a 於源極電極及汲極電極形成中未暴露於蝕刻氣體，此係較 佳的。 其次，絕緣膜130係形成於導電膜126 a及12 6b、導 電膜〗28a及128b、及絕緣膜118a之上，且絕緣膜132係 形成於絕緣膜1 3 0之上。 經由以上步驟，可製造根據本發明之實施例之電晶體 -52- 201244096 240 (詳圖10B)。本實施例中所說明之電晶體於氧化物 半導體膜中包括充當通道區域之通道形成區域122、包含 摻質且通道形成區域122夾於其間之區域140a及140b、 及包含摻質、區域140a及140b夾於其間、並接觸充當源 極電極及汲極電極之導電膜126a及126b之區域142a及 1 42b。因而，電晶體之開啓狀態電流可增加，並可抑制短 通道效應。此外，可避免閾値電壓沿負方向偏移，並可減 少電晶體之源極與汲極之間之洩漏電流；因而，可改進電 晶體之電特性。 其次，參照圖3A至3E、圖4A至4D、圖5A至5C、 圖7A至7C、及圖11A及11B說明具較圖2A至2C中所 描繪之電晶體更大開啓狀態電流之電晶體之製造方法的另 一範例。圖11B中所描繪之電晶體250之結構與圖2A至 2C中所描繪之電晶體及圖1 0B中所描繪之電晶體之結構 之間之差異，在於氧化物半導體膜l〇6a中包含摻質之區 域的結構。 如同圖2A至2C中所描繪之電晶體中，經由圖3A至 3E、圖4A至4D、及圖5A至5C中所描繪之步驟，配置 基板100上之絕緣膜102a、氧化物半導體膜106a、接觸 氧化物半導體膜l〇6a側面之絕緣膜1 10a、絕緣膜1 1〇a上 之絕緣膜1 12a、閘極絕緣膜1 14a、閘極絕緣膜1 14a上之 鬧極電極116a、及聞極電極116a上之絕緣膜118a。此外 ，形成側壁絕緣膜124a及124b。 其次，在二導電膜形成之後，導電膜經選擇性蝕刻而 -53- 201244096 形成導電膜 126a、126b、128a、及 128b (詳圖 11A)。 其次，摻質添加至氧化物半導體膜l〇6a，使得形成包 含摻質之區域 150a、 150b、 152a、 152b、 154a、及 154b (詳圖11A)。此處，使用閘極電極116a、絕緣膜118a 、側壁絕緣膜124a及124b '及導電膜128a及128b作爲 遮罩，而添加摻質至氧化物半導體膜l〇6a，使得以自校準 方式形成添加摻質之區域150a、150b、152a、152b、154a 、及154b，及未添加摻質之區域（通道形成區域122 )。 例如，包含摻質之區域15 0a及15 0b中摻質之濃度較 佳地與圖5A中所描繪之包含摻質之區域120a及120b中 摻質之濃度實質上相同。此外，包含摻質之區域1 5 2a及 152b中摻質之濃度較佳地高於包含摻質之區域150a及 150b» 包含摻質之區域 150a、150b、152a、152b、154a、及 15 4b中摻質之濃度高於或等於5 x 1018原子/cm3及低於或 等於1 X 1 0 2 2原子/cm3，較佳地高於或等於5 X 1018原子 /cm3及低於5 X 102()原子/cm3。通過導電膜126a及126b 之摻質添加至氧化物半導體膜106a，使得形成包含摻質之 區域152a及152b。另一方面，摻質未添加至氧化物半導 體膜l〇6a之區域，其與側壁絕緣膜124a及124b及導電 膜128a及128b重疊，因爲側壁絕緣膜124a及124b及導 電膜128a及128b充當遮罩；結果，包含摻質之區域150a 、I5 Ob、15 4a、及154b中摻質之濃度實質上相同。因此 ，包含摻質之區域152a及152b中摻質之濃度高於包含摻
-54- 201244096 質之區域150a、150b、154a、及154b中摻質之濃度。 在包含摻質之區域 150a、150b、152a、152b、154a、 及154b形成之後，可執行熱處理，使得包含摻質之區域 150a、 150b、 152a、 152b、 154a、及 154b 之薄層電阻進 一步減少。 結果，導電膜126a與包含摻質之區域152a之間，及 導電膜126b與包含摻質之區域152b之間之接觸電阻可減 少，並可鬆弛施加於通道形成區域122之每一端部之電場 。因此，之後將完成之電晶體的開啓狀態電流可增加，並 可抑制短通道效應。 之後，絕緣膜130係形成於導電膜126a及126b、導 電膜128a及128b、及絕緣膜118a之上，且絕緣膜132係 形成於絕緣膜1 3 0之上》 經由以上步驟，可製造根據本發明之實施例之電晶體 25 0 (詳圖11B)。本實施例中所說明之電晶體於氧化物 半導體膜中包括充當通道區域之通道形成區域122、包含 摻質且通道形成區域122夾於其間之區域150a及150b、 及包含摻質、且區域150a及150b夾於其間、並接觸充當 源極電極及汲極電極之導電膜126a及126b之區域152a 及1 52b。因而，電晶體之開啓狀態電流可增加，並可抑制 短通道效應。此外，可避免閾値電壓沿負方向偏移，並可 減少電晶體之源極與汲極間之洩漏電流；因而，可改進電 晶體之電特性。 此外，摻質經由導電膜126a及126b而添加至氧化物 -55- 201244096 半導體膜，藉此氧化物半導體膜可免於受摻質損害，此係 較佳的。 (實施例4) 在本實施例中，將參照圖12A至12C說明具與圖1A 至1C及圖2A至2C中所描繪之半導體裝置部分不同結構 之半導體裝置。 圖12A描繪具與圖1A至1C中所描繪之電晶體部分 不同結構之電晶體260。如圖3E中所描繪，在圖1A至 1C中所描繪之電晶體200中，移除絕緣膜1 10直至絕緣 膜112經歷平面化處理之後氧化物半導體膜106a暴露爲 止；因此，絕緣膜Π 〇a與絕緣膜1 1 2a之間產生一步階。 相對地，在圖12A中所描繪之半導體裝置中，絕緣膜112 及絕緣膜110經歷平面化處理，使得絕緣膜ll〇a與絕緣 膜112a之間並無步階。因而，以導電膜128a及128b之 覆蓋可爲有利。 如參照圖3Α之說明，基板100上之絕緣膜配置可具 有堆疊層結構。圖12Α描繪採用一狀況，其中包括絕緣膜 l〇2b及絕緣膜102a之二層結構，其中氧化鋁膜用作絕緣 膜l〇2b及氧化矽膜用作絕緣膜102a。 圖12B描繪電晶體270，其具與圖2A至2C及圖12A 中所描繪之電晶體部分不同之結構。如圖3E中所描繪， 在圖2A至2C中所描繪之電晶體210中，移除絕緣膜1 10 直至絕緣膜112經歷平面化處理之後氧化物半導體膜106a -56- 201244096 暴露爲止；因此，絕緣膜1 l〇a與絕緣膜1 12a之間產生一 步階》相對地，在圖12B中所描繪之半導體裝置中，絕緣 膜112及絕緣膜110經歷平面化處理，使得絕緣膜ll〇a 與絕緣膜112a之間並無步階。因而，以導電膜126a及 12 6b及導電膜128a及128b之覆蓋可爲有利。 如參照圖3A之說明，基板100上之絕緣膜配置可具 有堆疊層結構。圖12B描繪採用一狀況，其中包括絕緣膜 l〇2b及絕緣膜102a之二層結構，其中氧化鋁膜用作絕緣 膜102b及氧化矽膜用作絕緣膜102a。 圖12C描繪電晶體280，其具與圖2A至2C及圖12A 及12B中所描繪之電晶體部分不同之結構。在圖2A至2C 中所描繪之電晶體210中，較導電膜126a厚之導電膜 128a形成於導電膜126a之上，且較導電膜126b厚之導電 膜128b形成於導電膜126b之上。相對地，在圖12C中所 描繪之電晶體280中，導電膜126a及126b分別形成於較 導電膜126a及126b厚之導電膜128a及128b之上，且導 電膜126a及126b分別接觸側壁絕緣膜124a及124b。 圖12A至12C中所描繪之每一半導體裝置可與圖1A 至1C、圖2A至2C、圖8A及8B、圖9A及9B、圖10A 及10B、及圖11A及11B中所描繪之任何半導體裝置自由 組合。 (實施例5 ) 在本實施例中，將參照圖1 3 A及1 3 B、圖1 4、及圖 -57- 201244096 15A及15B說明使用任何以上實施例中所說明之電 半導體裝置之電路組態及其作業之範例。請注意， 電路圖中，有時電晶體旁寫入「OS」以便指示電晶 氧化物半導體。 <半導體裝置之截面結構> 首先，將參照圖13A說明半導體裝置之截面結 。圖13A中所描繪之半導體裝置包括電晶體160, 下部之第一半導體材料及電容器164:以及電晶體 其包括上部之第二半導體材料。一記憶格包括電晶 、電晶體300、及電容器164。 圖13A之電晶體160於基板100之上包括：包 體材料（例如，矽）之通道形成區域1 1 7a ;通道形 1 17a夾於其間之雜質區域1 19a及1 19b ;通道形 117a上之閘極絕緣層108;及閘極絕緣層108上之 極109 »請注意，圖13A描繪一元件，其中未配置 極及汲極電極；爲求方便，該等元件亦稱爲電晶體 ，在該等狀況下，在說明電晶體之連接中，有時源 及源極電極統稱爲「源極電極」，及汲極區域及汲 統稱爲「汲極電極」》即，在本說明書中，「源極 可包括源極區域。 雜質區域119a充當電晶體160之源極電極及 極之一。雜質區域119b充當電晶體160之源極電 極電極之另一者。在圖13A中，雜質區域119b經 晶體之 在每一 體包括 構範例 其包括 300， 體 160 括半導 成區域 成區域 閘極電 明顯源 。此外 極區域 極電極 電極」 汲極電 極及汲 由雜質 -58- 201244096 區域121、佈線107、及氧化物半導體層中包含摻質 域120b而連接至導電膜12 8b»換言之，電晶體160 極電極及汲極電極之另一者電連接至電晶體300之源 極及汲極電極之一。 請注意，本發明之實施例不侷限於此結構。記憶 電晶體、及電容器之中之電連接可適當改變。例如， 區域119b可經由雜質區域121及雜質區域119c而電 至另一記憶格中雜質區域1 1 9 a。在此狀況下，開口不 成於閘極絕緣層1 〇 8中。此外，不一定形成佈線1 0 7 言之，若電晶體160之源極電極及汲極電極之另一者 接至另一記憶格中電晶體160之源極電極及汲極電極 ，電晶體160之源極電極及汲極電極之另一者不一定 接至電晶體3 00之源極電極及汲極電極之一。 可使用類似於閘極電極109之材料及步驟形成 107。基於佈線107，可避免CMP處理中造成之凹陷 絕緣膜l〇2a、閘極電極109、及佈線107之頂面可進 平面化。 儘管圖13A中閘極電極109及佈線107各具有一 構，並無此限制。閘極電極109及佈線107可各具有 結構。例如，可採用鎢層堆疊於氮化鉬層上之結構。 氮化钽具有高功函數，相較於僅使用鎢之狀況，電 1 60之閾値電壓的絕對値可更大，並可釋放壓力。此 相較於使用氮化钽之狀況，閘極電極1 09之電阻可減i 請注意，爲體現更高整合，電晶體1 60較佳地具 之區 之源 極電 格、 雜質 連接 需形 。換 電連 之一 電連 佈線 ，且 一步 層結 二層 由於 晶體 外， 丨/。 有一 -59- 201244096 結構，並無圖1 3 A中所描繪之側壁絕緣層。另一方面，若 強調電晶體1 6 0之特性，側壁絕緣層可配置於閘極電極 109側面，且雜質區域1 19a及1 19b可包括具有與雜質區 域119a及119b不同雜質濃度之雜質區域，其係配置·於與 側壁絕緣層重疊之區域中。 根據本發明之實施例之電晶體用作圖1 3 A中電晶體 3〇〇。電晶體300包括通道形成區域122a、閘極電極116a 、包含摻質之區域120a及120b、側壁絕緣膜124a及 124b、閘極絕緣膜1 14a、絕緣膜1 18a、及導電膜128b » 圖13A中電容器164包括絕緣層114b、電極116b、 未添加摻質之氧化物半導體層中區域122b、及閘極電極 109。換言之，閘極電極116b充當電容器164之一電極， 及閘極電極109充當電容器164之另一電極。 絕緣膜130經配置以覆蓋電晶體300及電容器164， 且絕緣膜132係配置於絕緣膜130之上。佈線134經由絕 緣膜130及絕緣膜132中所形成之開口而連接至導電膜 12 8b。圖13A中，儘管包含摻質之區域120b經由導電膜 128b而連接至佈線134，所揭露之本發明不侷限於此。例 如，佈線134可直接接觸包含摻質之區域120b。 儘管此處所有電晶體爲η通道電晶體，不用說可使用 Ρ通道電晶體。由於所揭露之本發明之技術性質爲於電晶 體3 00中使用關閉狀態電流可充分減少之半導體材料，諸 如氧化物半導體，使得可儲存資料，其不一定將半導體裝 置之具體結構，諸如半導體裝置之材料或半導體裝置之結 -60- 201244096 構，侷限於此處所說明之結構。 <基本電路> 其次，將參照圖1 3B說明圖1 3 A中所描繪之半導體裝 置的基本電路結構及其作業。在圖13B之半導體裝置中， 第一佈線（第一線）電連接至電晶體1 60之源極電極或汲 極電極，及第二佈線（第二線）電連接至電晶體1 60之汲 極電極或源極電極。此外，第三佈線（第三線）電連接至 電晶體300之源極電極或汲極電極，及第四佈線（第四線 )電連接至電晶體3 00之閘極電極。電晶體1 60之閘極電 極及電晶體300之汲極電極或源極電極電連接至電容器 164之一電極，及第五佈線（第五線）電連接至電容器 1 64之另一電極。請注意，第一佈線（第一線）可電連接 至第三佈線（第三線）。 此處，根據本發明之實施例之電晶體用作電晶體300 。根據本發明之實施例之電晶體特徵在於極小關閉狀態電 流。爲此原因，藉由關閉電晶體3 00電晶體1 60之閘極電 極之電位可保持極長時間。提供電容器164有助於保持提 供至電晶體1 60之閘極電極之電荷及讀取保持之資料。 請注意，對於電晶體1 60並無特別限制。在增加讀取 資料速度方面，較佳地使用例如具高切換率之電晶體，諸 如使用單晶矽形成之電晶體。 如以下所說明，利用可保持電晶體1 60之閘極電極之 電位的特性，圖13B中半導體裝置可寫入、保持、及讀取 -61 - 201244096 資料。 首先，將說明資料之寫入及保持。第四佈線之電位設 定爲電晶體3 0 0開啓之電位，藉此電晶體3 0 0開啓。因此 ，第三佈線之電位供應至電晶體1 60及電容器1 64之閘極 電極。即，預定電荷施加於電晶體1 60之閘極電極（資料 之寫入）。此處，應用相應於二不同電位位準（以下應用 低電位VL之電荷稱爲電荷Ql及應用高電位Vh之電荷稱 爲電荷Qh)之電荷之一。請注意，可採用應用三或更多 不同電位位準之電荷以改進儲存容量。之後，第四佈線之 電位設定爲電晶體3 00關閉之電位，藉此電晶體3 00關閉 。因而，施加於電晶體160之閘極電極之電荷保持（資料 之保持）。 由於電晶體3 00之關閉狀態電流極小，電晶體1 60之 閘極電極中電荷長時期保持。 其次，將說明資料之讀取。當預定電位（固定電位） 施加於第一佈線時，適當電位（讀出電位）施加於第五佈 線，藉此第二佈線之電位依據電晶體1 60之閘極電極中保 持之電荷量而改變。這是因爲通常，當電晶體160爲η通 道電晶體時，Qh提供至電晶體1 60之閘極電極的顯著閩 値電壓Vth H低於Ql提供至電晶體160之閘極電極的顯著 間値電壓Vth_L。此處，顯著閩値電壓係指需用於開啓電 晶體1 60之第五佈線之電位。因而，藉由設定第五佈線之 電位爲電位VQ，其介於Vth_H及Vth_L之間（例如，V〇 = 接地電位GND )，可決定提供至電晶體1 60之閘極電極之 -62- 201244096 電荷。例如，若寫入中提供Qh ’當第五佈線之電 爲V〇 ( > Vth_H)時，電晶體160開啓。若寫入中j ，甚至當第五佈線之電位設定爲VG(< VthL )時 體160保持關閉。因而，保持之資料可藉由測量第 之電位而予讀取。 請注意，若記億格爲陣列，需僅從所欲記憶格 料。因而，若讀取預定記憶格之資料，且未讀取其 格之資料，用於讀取並非目標之記憶格中第五佈線 應電晶體1 60關閉之電位，與閘極電極之狀態無關 低於V t h _ Η之電位（例如，V 1 )。 接著，將說明資料之重寫。資料之重寫係以類 料之寫入及保持的方式執行。即，第四佈線之電位 電晶體3 00開啓之電位，藉此電晶體3 00開啓。因 三佈線之電位（新資料之電位）施加於電晶體1 60 電極及電容器164。之後，第四佈線之電位設定爲 3 00關閉之電位，藉此電晶體3 00關閉。因而，用 料之電荷施加於電晶體1 60之閘極電極。 在根據本發明之實施例之半導體裝置中，如以 ，可藉由資料之另一寫入而直接重寫資料》因此， 快閃記憶體等中需要之使用高電壓而從浮動閘極提 ，因而可抑制藉由抹除作業造成之作業速度減少。 ，可體現半導體裝置之高速作業。 請注意，電晶體3 00之汲極電極（或源極電極 接至電晶體1 60之閘極電極，藉此具有類似於用作 位設定 是供Ql *電晶 二佈線 讀出資 他記憶 可被供 ，即， 似於資 設定爲 此，第 之閘極 電晶體 於新資 上說明 不需要 取電荷 .rr-r. _t . 換S之 )電連 非揮發 -63- 201244096 性記憶體元件之浮動閘極電晶體之浮動閘極的效應。在下 列說明中，電晶體3 00之汲極電極（或源極電極）及電晶 體160之閘極電極彼此電連接之部分有時稱爲節點FG。 當電晶體300關閉時，節點FG可視爲嵌入絕緣體中，且 電荷保持於節點FG中。包括氧化物半導體之電晶體300 之關閉狀態電流小於或等於包括矽半導體之電晶體的關閉 狀態電流之十萬分之一；因而，因電晶體300之洩漏電流 造成節點FG中累積之電荷損失可忽略不計。即，基於包 括氧化物半導體之電晶體300，可體現可無電源而保持資 料之非揮發性記憶體裝置。
例如，當電晶體3 00之關閉狀態電流於室溫（25 °C )爲小於或等於10 zA(l zA (介安）爲1 X 10_21 A)及 電容器164之電容値爲約10 fF，資料可保持106秒或更 長。應理解的是保持時間依據電晶體特性及電容値而改變 〇 在根據本發明之實施例之半導體記憶體裝置中，不存 在發生於習知浮動閘極電晶體中之閘極絕緣膜（隧道絕緣 膜）的惡化問題。即，可解決曾被視爲問題之因電子注入 浮動閘極之閘極絕緣膜惡化。此表示原則上寫入次數並無 限制。此外，不需要習知浮動閘極電晶體中寫入或抹除資 料所需之高電壓。 在根據本發明之實施例之半導體裝置中，節點FG具 有類似於快閃記憶體等中浮動閘極電晶體之浮動閘極的效 應，但本實施例之節點FG具有本質上與快閃記憶體等中 -64- 201244096 浮動閘極不同之特徵。 在快閃記憶體中，由於施加於控制閘極 保持格間適當距離以避免電位影響鄰近格之 爲抑制半導體裝置之高整合的因素之一。該 閃記憶體之基本原理，其中藉由應用高電場 流。 相對地，根據本實施例之半導體裝置係 氧化物半導體之電晶體而作業，且未使用藉 電荷注入的以上原理。即，不同於快閃記憶 荷注入之高電場。因此，不需考量用於控制 的高電場效應，因而有利於高整合。 此外，超越快閃記憶體有利的是不需高 週邊電路（諸如升壓器電路）。例如，根據 於記憶格之最高電壓（相同時間施加於記憶 高電位與最低電位之間之差異）可爲5 V或 資料之二位準（一位元），在每一記憶格中 或更低。 請注意，除了整合程度增加以外，可採 以增加半導體裝置之儲存容量。例如，資料 準寫入一記憶格，藉此相較於二位準（一位 之狀況，可增加儲存容量。除了電荷Ql及賃 藉由例如提供電荷Q，其不同於用於施加 QL及用於施加高電位之電荷Qh，至第一電 極，可達成多位準技術。在此狀況下，甚至 之電位局’需 浮動閘極。此 因素歸因於快 而產生隧道電 藉由切換包括 由隧道電流之 體，不需要電 鄰近格之閘極 電場及不需大 本實施例施加 格之端子的最 更低，若寫入 較佳地爲3 V 用多位準技術 之三或更多位 元）資料寫入 i荷qh以外， 低電位之電荷 晶體之閘極電 在具相當大比 -65- 201244096 例尺之電路結構中，可確保充分儲存容量（例如，1 5 F2 至50 F2 ; F爲最小特徵尺寸）。 其次，將參照圖14說明具有與圖13A及13B中所描 繪之半導體裝置部分不同結構之半導體裝置。圖14中所 描繪之半導體裝置與圖13A及13B中所描繪之半導體裝置 不同，其包括導電膜126a，其經配置而接觸側壁絕緣膜 124a及124c及氧化物半導體膜l〇6a;及導電膜126b，其 經配置而接觸側壁絕緣膜124b及氧化物半導體膜106a。 一記憶格包括電晶體160、電晶體310、及電容器164。由 於圖14中所描繪之半導體裝置之基本電路結構及其作業 類似於圖13B中所描繪之半導體裝置，詳細說明未重複。 當充當源極電極及汲極電極之導電膜126a及126b經 配置而接觸側壁絕緣膜124a及124b時，甚至當遮罩發生 未對齊，可確定以導電膜覆蓋氧化物半導體膜106a之表 面。此外，可抑制因遮罩未對齊之電晶體的電特性變化。 此外，氧化物半導體膜10 6a於源極電極及汲極電極形成 中未暴露於蝕刻氣體，此係較佳的。 圖15A及15B各爲包括（m X η)記億格190之半導 體裝置的電路圖範例。圖15A及15B中記億格190之結構 類似於圖13A及13B中記憶格。換言之，圖13A及13B 中第一佈線及第三佈線彼此電連接，其相應於圖1 5 A及 1SB中位元線BL;圖13A及13B中第二佈線相應於圖 1 5 A及1 5 B中源極線S L ;圖1 3 A及1 3 B中第四佈線相應 於圖15A及15B中寫入字線WWL ;及圖13A及13B中第 -66 - 201244096 五佈線相應於圖15A及15B中讀取字線RWL (詳圖15A 及 15B )。 圖15A中半導體裝置包括m(m爲大於或等於2之整 數）寫入字線WWL、m讀取字線RWL、η ( η爲大於或等 於2之整數）位元線B L、具有以m (列）（垂直方向）X η (行）（水平方向）矩陣配置之記憶格190之記憶格陣 列、連接至η位元線B L之第一驅動器電路1 91、及連接 至m寫入字線WWL及m讀取字線RWL之第二驅動器電 路1 9 2。請注意，圖1 5 A中記憶格陣列爲Ν Ο R記憶格陣 列，其中記憶格爲並聯連接。 圖15B中半導體裝置包括m(m爲大於或等於2之整 數）寫入字線WWL、m讀取字線RWL、η ( η爲大於或等 於2之整數）位元線BL、η信號線S、具有以m (列）（ 垂直方向）X η (行）（水平方向）矩陣配置之記憶格190 之記億格陣列、連接至η位元線BL及η信號線S之第一 驅動器電路191、及連接至m寫入字線WWL及m讀取字 線RWL之第二驅動器電路192。請注意，圖15B中記憶 格陣列爲NAND記憶格陣列，其中記憶格爲串聯連接。 除了電晶體3 00及電晶體3 1 0以外，以上實施例中所 說明之任何電晶體（電晶體200、210、220、230、240、 及250)可用作圖15A及15B中以OS代表之電晶體。圖 15A及15B中描繪使用電晶體3〇〇之狀況。 在圖15A及15B中，位址選擇信號線A連接至第二 驅動器電路1 92。位址選擇信號線A爲一種線，其傳輸用 -67- 201244096 於選擇記憶格之列位址的信號。 其次，將說明圖15A中所描繪之半導體裝置中資料之 寫入、保持、及讀取。 在圖15A中所描繪之半導體裝置中，資料之寫入、保 持、及讀取基本上類似於圖13A及13B之狀況。以下說明 特定寫入作業。請注意，作爲一範例，說明電位V Η (此 處，Vh低於電源電位VDD，gp Vh < VDD )或電位Vl供 應至節點FG之狀況；然而，供應至節點FG之電位之中 關係不侷限於此範例。當電位VH供應至節點FG時保持 之資料稱爲資料「1」，及當電位VL供應至節點FG時保 持之資料稱爲資料〃 〇」。 首先，藉由設定讀取字線RWL及寫入字線WWL之電 位而選擇寫入目標之記億格1 90，其分別將記憶格1 90連 接至Vo及VDD。 若資料「〇」寫入記憶格1 90，VL便供應至位元線BL 。若資料「1」寫入記憶格1 90，考量電晶體3 00中電位減 少達其閾値電壓，VH或高於VH達電晶體3 00之閾値電壓 之電位便供應至位元線BL。 藉由將讀取字線RWL之電位及寫入字線WWL之電位 設定爲Vi而保持資料（此處，V!低於V〇。換言之，V! < V〇，例如，V,低於V〇達VDD )。 當讀取字線RWL之電位從V〇減少至V!時，節點FG 中電位因與電容器164電容耦合而減少達VQ - V!。因此 ，電晶體160關閉，與寫入資料「1」或資料「0」無關。
-68- 201244096 由於乂！供應至寫入字線WWL，電晶體300處於關閉 狀態。電晶體300之關閉狀態電流極小；因而，節點FG 中電荷長時間保持。 藉由將讀取字線RWL之電位設定爲VQ及寫入字線 WWL之電位設定爲V!而讀取資料。 當讀取字線RWL之電位從V,增加至VQ時，節點FG 中電位因與電容器164電容耦合而增加達V。· V!。因此 ，若資料「1」供應至節點FG，節點FG中電位爲VH，反 之，若資料「0」供應至節點FG，節點FG中電位爲VL。 藉由以上讀取作業，若資料「1」寫入記憶格1 90，電 晶體1 60開啓及位元線BL之電位減少。若資料「0」寫入 ，電晶體1 60關閉及位元線BL之電位維持在讀取開始時 位準或增加。 根據本發明之實施例之半導體裝置用作電晶體3 00。 根據本發明之實施例之半導體裝置包括通道形成區域中氧 化物半導體，使得電晶體之關閉狀態電流小。因此，若該 等電晶體用於圖15A及15B中所描繪之半導體裝置，甚至 當未供應電力時，儲存之資料可長時間保持，並可獲得寫 入次數無限制之記憶體裝置。 (實施例6) 在本實施例中，參照圖16A至16C及圖17說明使用 任何以上實施例中所說明之電晶體之半導體裝置之電路結 構及其作業範例。請注意，在每一電路圖中，有時電晶體 -69- 201244096 旁寫入「os」以指示電晶體包括氧化物半導體。 <半導體裝置之截面結構> 在本實施例中，參照圖16A說明其結構相應於所謂動 態隨機存取記憶體（DRAM )之半導體裝置範例。圖16A 中半導體裝置包括電晶體320及電容器168。 根據本發明之實施例之電晶體用作圖1 6 A中電晶體 320»電晶體320包括通道形成區域122a、閘極電極116a 、包含摻質之區域120a及120b、導電膜128a及128b、 側壁絕緣膜124a及124b、閘極絕緣膜1 14a、及絕緣膜 1 1 8a ° 圖16A中電容器168包括包含摻質之區域120a、絕 緣膜130、及導電膜128a。換言之，導電膜128a充當電 容器168之一電極，及包含摻質之區域120a充當電容器 1 6 8之另一電極。 絕緣膜132經配置以覆蓋電晶體3 20及電容器168。 導電膜128b經由形成於絕緣膜130及絕緣膜132中之開 口而連接至佈線134。儘管包含摻質之區域120b經由圖 16A中導電膜128b而連接至佈線134，所揭露之本發明不 侷限於此。例如，未提供導電膜1 2 8 b，佈線1 3 4可直接接 觸包含摻質之區域120b。 其次，將參照圖16B說明具有與圖16A中所描繪之半 導體裝置部分不同結構之半導體裝置。圖16B中所描繪之 半導體裝置與圖16A中所描繪之半導體裝置不同，其包括 -70- 201244096 導電膜1 26a ’其經配置而接觸側壁絕緣膜1 24a及氧化物 半導體膜l〇6a;及導電膜126b，其經配置而接觸側壁絕 緣膜124b及氧化物半導體膜l〇6a。此外，導電膜128a係 配置於導電膜1 26a之上’且絕緣膜1 3 0插於其間。此外 ，導電膜12 6b經由配置於絕緣膜130中之開口而連接至 導電膜128b。 圖16B中所描繪之電容器169包括導電膜126a、絕 緣膜130、及導電膜128。換言之，導電膜128a充當電容 器169之一電極，及導電膜126a充當電容器169之另一 電極。 絕緣膜132經配置而覆蓋電晶體320及電容器169。 導電膜128b經由絕緣膜130及絕緣膜132中所形成之開 口而連接至佈線134。儘管導電膜126b經由圖16B中導 電膜128b而連接至佈線134，所揭露之本發明不侷限於此 。例如，未提供導電膜1 2 8 b，佈線1 3 4可直接接觸導電膜 126b » <基本電路> 其次，將參照圖16C說明圖16A中所描繪之半導體裝 置之基本電路結構及其作業。在圖16C中所描繪之半導體 裝置中，第一佈線（第一線）電連接至電晶體3 20之源極 電極或汲極電極，第二佈線（第二線）電連接至電晶體 3 20之閘極電極，及電容器168之一電極電連接至電晶體 3 20之汲極電極或源極電極。此外，第三佈線（第三線） -71 - 201244096 電連接至電容器168之另一電極。請注意，參照圖16C之 說明可參考圖16B中所描繪之半導體裝置之基本電路結構 及其作業。 此處，包括氧化物半導體之電晶體用作例如電晶體 3 2 0。包括氧化物半導體之電晶體具有顯著小關閉狀態電 流之特性。因此，當電晶體3 2 0關閉時，供應至電容器 168之電位可極長時間保持。 圖16C中所描繪之半導體裝置利用供應至電容器168 之電位可保持之特性，藉此可執行資料之寫入、保持、及 讀取如下。 首先，將說明資料之寫入及保持。爲求簡單，此處第 三佈線之電位爲固定。首先，第二佈線之電位設定爲電晶 體3 2 0開啓之電位，使得電晶體3 2 0開啓。以此方式，第 一佈線之電位供應至電容器1 68之一電極。即，預定電荷 提供至電容器1 68 (資料之寫入）。之後，第二佈線之電 位設定爲電晶體320關閉之電位，使得電晶體3 20關閉。 因而，提供至電容器168之電荷保持（資料之保持）。如 以上說明，電晶體320具有極小關閉狀態電流，因而可長 時間保持電荷。 其次，將說明資料之讀取。藉由設定第二佈線之電位 爲電晶體3 20開啓之電位，同時預定電位（固定電位）供 應至第一佈線，第一佈線之電位依據電容器1 6 8中保持之 電荷量而改變。因此，藉由第一佈線之電位可讀取儲存之 資料。
-72- 201244096 其次，將說明資料之重寫。資料之重寫係以類似於資 料之寫入及保持的方式執行。換言之，第二佈線之電位設 定爲電晶體320開啓之電位’使得電晶體320開啓。因此 ，第一佈線之電位（用於新資料之電位）供應至電容器 168之一電極。之後，第二佈線之電位設定爲電晶體320 關閉之電位，使得電晶體320關閉。因此，用於新資料之 電位提供至電容器168。 在根據所揭露之本發明之半導體裝置中，如以上說明 ，藉由資料之另一寫入可直接重寫資料。因此，可體現半 導體裝置之高速作業。 請注意，以上說明中使用電子爲載子之η通道電晶體 (η型電晶體），但將理解的是可使用電洞爲主要載子之 Ρ通道電晶體取代η通道電晶體。 圖17描繪包括m X η記憶格195之半導體裝置的電 路圖範例。圖1 7中記憶格1 9 5之結構類似於圖1 6 C。換 言之，圖16C中第一佈線相應於圖17中位元線BL ;圖 1 6 C中第二佈線相應於圖1 7中字線W L ;及圖1 6 C中第三 佈線相應於圖1 7中源極線SL (詳圖1 7 )。 圖17中所描繪之半導體裝置包括η位元線BL、m字 線WL、具有以m (列）（垂直方向）X η (行）（水平方 向）矩陣配置之記憶格1 95之記憶格陣列、連接至η位元 線BL之第一驅動器電路196、及連接至m字線WL之第 二驅動器電路1 9 7。 記憶格195包括電晶體3 20及電容器168。電晶體 -73- 201244096 3 20之閘極電極連接至字線WL之一。電晶體320之源極 電極及汲極電極之一連接至位元線BL之一。電晶體320 之源極電極及汲極電極之另一者連接至電容器168之一電 極。電容器168之另一電極連接至源極線SL及所供應之 預定電位之一。任何以上實施例中所說明之電晶體施加於 電晶體3 2 0。 根據本發明之實施例之半導體裝置包括通道形成區域 中氧化物半導體，使得電晶體之關閉狀態電流小於包括通 道形成區域中單晶矽之電晶體。因此，當電晶體施加於圖 15A及15B及圖16A至16C中所描繪之半導體裝置時，其 各視爲所謂DRAM，可獲得具有更·新時期之間極長間隔之 記憶體。 本實施例中所說明之結構及方法可與其他實施例中所 說明之任何結構及方法適當組合。 (實施例7) 具有用於讀取目標資料之影像感測器功能的半導體裝 置可使用根據本發明之實施例之半導體裝置予以製造。 圖1 8 A描繪具有影像感測器功能之半導體裝置範例。 圖18A爲光感測器之等效電路圖，及圖18B及圖18C各 爲部分光感測器之截面圖。 在圖18A中，光感測器601包括光二極體602及放大 器電路603。光二極體602爲光電轉換元件，其於以光輻 照半導體接面時產生電流。放大器電路603爲放大藉由光 -74- 201244096 二極體602接收光而獲得之電流之電路，或保持以電 積之電荷之電路。當檢測到光進入光二極體602時， 測器60 1可於將檢測之目標上讀取資料。請注意，諸 光之光源可用於在目標上讀取資料。 放大器電路603之組態可爲任何組態，只要可放 二極體602中產生之電流。放大器電路603包括至少 體605，其放大光二極體602中產生之電流。 以下將在源極電極及汲極電極之一爲第一端子及 者爲第二端子之假設下，說明圖18A中光感測器60 1 體組態。 在圖18A之光感測器601中，放大器電路603包 晶體604 '電晶體605、及電晶體606 »電晶體604充 換元件，其控制電流供應至放大器電路6 0 3。電晶體 之第一端子與第二端子之間之電流値或電阻値取決於 至電晶體604之第二端子的電位。電晶體606充當用 應輸出信號之電位的切換元件，其根據電流値或電阻 設定爲佈線OUT。 在本實施例中，根據本發明之實施例之半導體裝 用作電晶體604。由於電晶體604中氧化物半導體中 括之氧缺陷減少，閾値電壓之負偏移可減少，並可減 晶體之源極與汲極之間之洩漏電流。因而，基於使用 本發明之實施例之半導體裝置，可提供具改進之電特 半導體裝置。 具體地，在圖18A中，光二極體602之陽極連接 流累 光感 如背 大光 電晶 另一 之具 括電 當切 605 供應 於供 値而 置可 所包 少電 根據 性的 至佈 -75- 201244096 線PR。光二極體602之陰極連接至電晶體604之第一端 子。電晶體604之第二端子連接至放大器電路603中所包 括之另一半導體元件；因而，電晶體604之第二端子的連 接依據放大器電路603之組態而異。在圖18A中，電晶體 6 04之第二端子連接至電晶體605之閘極電極。電晶體 6 04之閘極電極連接至佈線TX。佈線TX被供應予用於控 制電晶體604之切換之信號之電位。電晶體605之第一端 子連接至佈線VR，其被供應予高位準電源電位VDD。電 晶體605之第二端子連接至電晶體606之第一端子。電晶 體606之第二端子連接至佈線OUT。電晶體606之閘極電 極連接至佈線SE，及佈線SE被供應予用於控制電晶體 606之切換之信號之電位。佈線OUT被供應予從放大器電 路603輸出之輸出信號之電位。 在圖18A中，電晶體604之第二端子及電晶體605之 閘極電極彼此連接之節點標示爲節點FD。輸出信號之電 位係藉由累積於節點FD之電荷量決定。爲更可靠地將電 荷保持於節點FD中，儲存電容器可連接至節點FD。 甚至當電路圖中不同組件彼此連接時，存在實際狀況 其中一導電膜具有複數組件之功能，諸如部分佈線充當電 極之狀況。用詞「連接」亦表示一導電膜具有複數組件之 功能的該等狀況。 請注意，圖1 8 A描繪佈線PR、佈線TX、及佈線OUT 連接至光感測器60 1之狀況；然而，在本發明之實施例中 光感測器601中所包括之佈線數量不侷限於此範例。除了
-76- 201244096 以上佈線以外，被供應予電源電位之佈線、被供應予用於 重置放大器電路603中保持之電荷量之信號之電位之佈線 等，可連接至光感測器601。 請注意，儘管圖1 8 A描繪光感測器60 1之組態，其中 放大器電路603僅包括充當切換元件之一電晶體604，本 發明之實施例不侷限於此組態。在本發明之實施例中，一 電晶體充當一切換元件；另一方面，複數電晶體可充當一 切換元件。若複數電晶體充當一切換元件，複數電晶體可 彼此並聯連接、串聯連接、或並聯連接極串聯連接組合。 請注意，在本說明書中，電晶體彼此串聯連接之狀態 表示僅第一電晶體之第一端子及·第二端子之一連接至僅第 二電晶體之第一端子及第二端子之一的狀態。此外，電晶 體彼此並聯連接之狀態表示第一電晶體之第一端子連接至 第二電晶體之第一端子及第一電晶體之第二端子連接至第 二電晶體之第二端子的狀態。 在圖18A中，根據本發明之實施例之半導體裝置可用 作放大器電路603中所包括之電晶體604。由於電晶體 604中氧化物半導體中所包括之氧缺陷減少，閾値電壓之 負偏移可減少，並可減少電晶體之源極與汲極之間之洩漏 電流。當氧化物半導體膜用於電晶體604之作用層時，電 晶體604之關閉狀態電流可顯著減少。電晶體604充當用 於保持光感測器601中所累積之電荷之切換元件；因而， 可抑制電荷保持時期中電荷之洩漏。 圖18B描繪光感測器601中包括光二極體602及電晶 -77- 201244096 體604之截面。 光感測器601中所包括之光二極體602於基板651之 上包括依序堆疊之P型半導體膜615、i型半導體膜616、 及η型半導體膜617。導電膜610電連接至充當光二極體 602之陽極之ρ型半導體膜615。 光感測器601中所包括之導電膜618充當電晶體604 之閘極電極。導電膜619a充當電晶體604之第一端子。 導電膜620a充當電晶體604之第二端子。導電膜621連 接至η型半導體膜617及導電膜619a。 在圖18B中，光感測器601包括充當佈線PR之導電 膜610。導電膜610、導電膜619a、及導電膜620a可以該 等方式形成，即形成於絕緣膜62 8上之一導電膜被處理爲 所欲形狀。 請注意，圖18B中光感測器601之截面圖顯示程序之 後直至並包括形成導電膜621之步驟的狀態。在顯示裝置 中，配置顯示元件以及光感測器601;因而，於形成導電 膜62 1之後特別形成顯示元件》 圖18C描繪包括光感測器601中光二極體602及電晶 體614之截面。圖18A及18B中描繪相應於電晶體604之 電晶體6 1 4。電晶體6 1 4具有與圖1 8A及1 8B中所描繪之 電晶體604部分不同之結構。 光感測器601中所包括之導電膜618充當電晶體614 之閘極電極。導電膜619a及導電膜619b充當電晶體614 之第一端子。導電膜620a及導電膜619b充當電晶體614
-78- 201244096 之第二端子。導電膜62 1連接至η型半導體膜617及導 膜 619a。 本實施例可與其他實施例中所說明之結構適當組合 施。 (實施例8) 在本實施例中，將參照圖1 9、圖2 0、及圖21說明 上實施例中所說明之任何半導體裝置應用於電子裝置之 況。 圖19爲可攜式裝置之方塊圖。圖19中可攜式裝置 括RF電路501、類比基帶電路502、-數位基帶電路503 電池5 04、電源電路505、應用處理器5 06、快閃記憶 510、顯示控制器511、記憶體電路5 12、顯示器513、 控感測器519、音頻電路517、鍵盤518等。顯示器5 包括顯示部514、源極驅動器515、及閘極驅動器516。 用處理器506包括CPU 507、DSP 508、及介面509 ( 5〇9)。記憶體電路大體上包括SRAM或DRAM，且以 實施例中所說明之半導體裝置用於記憶體電路512，使 資料可以高速寫入及讀取，資料可長時間保持，並可充 減少電力消耗。 其次，圖20爲範例其中以上實施例中所說明之半 體裝置用於顯示器之記憶體電路400。圖20之記憶體電 4〇〇包括記憶體402、記憶體403、開關404、開關405 及記憶體控制器4 0 1。記憶體4 0 2及記億體4 0 3係使用 電 實 以 狀 包 體 觸 13 應 IF 上 得 分 導 路 以 -79- 201244096 上實施例中所說明之半導體裝置形成。 首先’影像資料係藉由應用處理器（未顯示）形成。 形成之影像資料（輸入影像資料1 )經由開關404而儲存 於記憶體402中。接著，儲存於記憶體402之影像資料（ 儲存之影像資料1 )經由開關405及顯示控制器406而傳 輸至顯不器407。 若輸入影像資料1未改變，便經由記憶體402及開關 405以通常約30 Hz至60 Hz之頻率而從顯示控制器406 讀取儲存之影像資料I。 一旦於螢幕上重寫資料（即，若輸入影像資料改變） ，應用處理器產生新影像資料（輸入影像資料2 )。輸入 影像資料2經由開關404而儲存於記憶體403中。亦於此 期間’經由開關405而定期從記憶體402讀取儲存之影像 資料1。在將新影像資料儲存於記憶體403中結束之後（ 儲存之影像資料2)，便開始從顯示器407之下列訊框讀 取儲存之影像資料2 ;儲存之影像資料2經由將顯示之開 關405及顯示控制器406而傳輸至顯示器407，此重複直 至下一新影像資料儲存於記憶體402中爲止。 以此方式，於記憶體402及記億體403中交替執行資 料寫入及資料讀取，藉此於顯示器407上執行顯示。請注 意’不一定分別配置記憶體402及記憶體403，並可藉由 劃分一記憶體而予獲得。以上實施例中所說明之半導體裝 置用於記億體402及記憶體403，藉此可以高速寫入及讀 取資料，資料可長時間儲存，並可充分減少電力消耗。 -80- 201244096 其次，圖21爲電子書閱讀器之方塊圖。圖21中電子 書閱讀器包括電池7〇1、電源電路702、微處理器703、快 閃記憶體704、音頻電路705、鍵盤706、記憶體電路7〇7 、觸控面板708、顯示器709、及顯示控制器710。以上實 施例中所說明之半導體裝置可用於記憶體電路707。記憶 體電路707作動以暫時維持電子書之內容，例如加亮。當 使用者希望標示電子書中部分時，使用者可藉由改變顯示 顔色、加底線、內文黑體字、改變內文字型等，而從周圍 顯示局部不同，此爲本實施例之電子書閱讀器的強調功能 。即，使用者所需內容之資料可藉由強調功能儲存及維持 。爲長時期維持內容，內容可複製於快閃記億體704中·。 亦在該等狀況下，使用以上實施例中所說明之半導體裝置 ，藉此可以高速寫入及讀取資料，資料可長時間儲存，並 可充分減少電力消耗。 (實施例9) 在本實施例中，將參照圖22A至22F說明以上實施例 中所說明之任何半導體裝置應用於電子裝置之狀況。在本 實施例中’以上實施例中所說明之任何半導體裝置應用於 電子裝置之範例包括電腦、行動電話（亦稱爲蜂巢式電話 或行動電話裝置）、個人數位助理（包括可攜式遊戲機、 音頻再生裝置等）、諸如數位相機或數位攝影機之攝像機 、電子紙 '及電視裝置（亦稱爲電視或電視接收器）。 圖22A顯示筆記型個人電腦，其包括外殼801、外殼 -81 - 201244096 8 02、顯示部803、鍵盤8 04等。外殻801及外殼802之至 少之一包括半導體電路（例如，記憶體電路）’且記憶體 電路包括任何以上實施例中所說明之半導體裝置。所以， 可獲得筆記型個人電腦其中可以高速寫入及讀取資料，資 料可長時間儲存，並可充分減少電力消耗。 圖22B爲平板終端機810。平板終端機810包括：包 括顯示部812之外殻811、包括顯示部814之外殼813、 作業鍵815、及外部介面816。此外，配置用於操作平板 終端機8 1 0等之觸控筆8 1 7。半導體電路（例如，記憶體 電路）包括於每一外殼811及外殼813中，且該些電路至 少之一包括任何以上實施例中所說明之半導體裝置。因此 ’可獲得平板終端機其中可以高速寫入及讀取資料，資料 可長時間儲存，並可充分減少電力消耗。 圖22C爲結合電子紙之電子書閱讀器820，其包括二 外殼，外殼821及外殼823。外殼821及外殻823分別包 括顯示部82 5及顯示部82 7。外殼821及外殻823藉由鉸 鏈837連接並可沿鉸鏈83 7開啓及關閉。外殼821進—步 包括電力開關831、作業鍵833、揚聲器835等。外殼821 及外威8 2 3之至少之一包括半導體電路（例如，記億體電 路）’且記憶體電路包括任何以上實施例中所說明之半導 體裝置。所以，可獲得電子書閱讀器其中可以高速寫入及 取資料’資料可長時間儲存，並可充分減少電力消耗。 圖22D爲行動電話’其包括外殻84〇及外殻841。再 者’外殼84〇及外殻Ml處於一狀態’其中如圖22D中所 -82- 201244096 描繪之發展而可滑動使得其一疊於另一者之上；以此方式 ，行動電話之尺寸可減少’使行動電話適於攜帶。外殻 841包括顯示面板842、揚聲器843、麥克風844、作業鍵 845、指向裝置846、相機鏡頭847、外部連接端子848等 。此外’外殼840包括用於充電行動電話之太陽能電池 849、外部記憶體槽850等。此外，天線倂入外殼841中 。外殼840及外殻841之至少之一包括半導體電路（例如 ’記億體電路），且半導體電路包括任何以上實施例中所 說明之半導體裝置。因此，可獲得行動電話其中可以高速 寫入及讀取資料，資料可長時間儲存，並可充分減少電力 消耗。 圖22E爲數位相機，其包括主體861、顯示部867、 目鏡863、作業開關864、顯示部865、電池866等。主體 861包括半導體電路（例如，記憶體電路），且半導體電 路包括任何以上實施例中所說明之半導體裝置。因此，可 獲得數位相機其中可以高速寫入及讀取資料，資料可長時 間儲存，並可充分減少電力消耗。 圖22F描繪電視機870，其包括外殻871、顯示部 8 73、支架8 75等。電視機870可以外殻871之作業開關 或遙控器8 80作業。半導體電路（例如，記憶體電路）係 配置於每一外殼871及遙控器8 80中，且任何以上實施例 中所說明之半導體裝置係安裝於半導體電路中。所以，可 獲得電視機其中可以高速寫入及讀取資料，資料可長時間 儲存，並可充分減少電力消耗。 -83- 201244096 如以上說明，以上任何實施例中半導體裝置係安裝於 本實施例中所說明之每一電子裝置中。因此’可體現具低 電力消耗之電子裝置。 本申請案係依據2011年1月26日向日本專利局提出 申請之序號2011-014632日本專利申請案及2011年1月 26日向日本專利局提出申請之序號20 1 1 -0 1 4633日本專利 申請案，其整個內容係以提及方式倂入本文。 【圖式簡單說明】 在附圖中： 圖1A至1C爲俯視圖及截面圖，描繪根據本發明之實 施例之半導體裝置； 圖2A至2C爲俯視圖及截面圖，描繪根據本發明之實 施例之半導體裝置； 圖3A至3E爲截面圖，描繪根據本發明之實施例之半 導體裝置之製造方法； 圖4A至4D爲截面圖，描繪根據本發明之實施例之 半導體裝置之製造方法； 圖5A至5C爲截面圖，描繪根據本發明之實施例之半 導體裝置之製造方法； 圖6A至6C爲截面圖，描繪根據本發明之實施例之半 導體裝置之製造方法； 圖7A至7D爲截面圖，描繪根據本發明之實施例之 半導體裝置之製造方法； S' -84- 201244096 H 8A& 8B_截面圖，描繪根據本發明之實施例之半 導體裝置之製造方法； ffl 9A& 9B爲截面圖，描繪根據本發明之實施例之半 導體裝置之製造方法； I® 10A & 1〇β舄截面圖，描繪根據本發明之實施例之 半導體裝置之製造方丨去； ffl 11Α & 11Β爲截面圖，描繪根據本發明之實施例之 半導體裝置之製造方法； Η 12Α至12C爲截面圖，各描繪根據本發明之實施例 之半導體裝置； 圖13Α及13Β爲截面圖及電路圖，描繪根據本發明之 實施例之半導體裝置； 圖14爲截面圖，描繪根據本發明之實施例之半導體 裝置； 圖15Α及15Β爲電路圖，各描繪根據本發明之實施例 之半導體裝置； 圖16Α至16C爲截面圖及電路圖，描繪根據本發明之 實施例之半導體裝置； 圖17爲電路圖，描繪根據本發明之實施例之半導體 裝置； 圖18Α至18C爲電路圖及截面圖，描繪根據本發明之 實施例之半導體裝置； 圖19爲根據本發明之實施例之電子裝置之方塊圖； 圖20爲根據本發明之實施例之電子裝置之方塊圖； -85- 201244096 圖21爲根據本發明之實施例之電子裝置之方塊圖； 以及 圖22A至22F各描繪根據本發明之實施例之電子裝置 【主要元件符號說明】 10 0、651：基板 102、 102a ' 102b、 110、 110a、 112、 112a、 112b、 114、118、118a、124、130、132、628:絕緣膜 104、106、106a:氧化物半導體膜 107 、 134 :佈線 1 0 8 :閘極絕緣層 109、116a、116b：閘極電極 114a :閘極絕緣膜 1 1 4 b :絕緣層 116、 126、 126a、 126b、 128、 128a、 128b、 610、 618、619a、619b、620a' 621 ：導電膜 117a、122 :通道形成區域 119a、119b、119c、121:雜質區域 120a ' 120b、122a、122b、140a、140b、142a、142b 、150a、 150b、 152a、 152b、 154a、 154b ：區域 124a、124b、124c:側壁絕緣膜 160 、 200 、 210 、 220 、 230 、 240 、 250 、 260 、 270 、 280、 300、 310、 320、 604、 605、 606、 614:電晶體 -86- 201244096 164 、 168 、 169 :電容器 190、 195 :記憶格 191、 196 :第一驅動器電路 192、 197 :第二驅動器電路 400、512、707:記憶體電路 401 :記憶體控制器 402、403 :記憶體 4 0 4、4 0 5 :開關 406、51 1、710 :顯示控制器 407 '513' 709 、 803 ：顯示器 501： RF電路 5 02 :類比基帶電路 5 03 :數位基帶電路 504、 701、 866 ：電池 5 0 5、7 0 2 :電源電路 5 0 6 :應用處理器 5 07 :中央處理單元 5 08 :數位信號處理器 5 09 :介面 5 10、704 :快閃記憶體 514、812、814、825、827、865、867、873 ：顯示部 5 1 5 :源極驅動器 5 1 6 :閘極驅動器 517、705 :音頻電路 -87- 201244096 5 18、706、804 ：鍵盤 5 1 9 :觸控感測器 601 :光感測器 602 :光二極體 603 :放大器電路 615 : p型半導體膜 616 : i型半導體膜 617 : n型半導體膜 703 :微處理器 708 :觸控面板 801、 802、 811、 813、 821、 823、 840、 841、 871 ： 外殼 8 1 0 :平板終端機 815、833、845:作業鍵 8 1 6 :外部介面 8 1 7 :觸控筆 820 :電子書閱讀器 8 3 1 :電力開關 83 5、843 :揚聲器 83 7 :鉸鏈 8 4 2 :顯示面板 844 :麥克風 8 4 6 :指向裝置 847 :相機鏡頭
S -88- 201244096 8 48 :外部連接端子 8 4 9 :太陽能電池 8 50 :外部記憶體槽 861 :主體 8 63 :目鏡 8 64 :作業開關 8 70 :電視機 8 75 :支架 8 80 :遙控器 -89-

Claims (1)

  1. 201244096 七、申請專利範圍： 1. 一種半導體裝置，包含： 於基板之上具有凸出部之第一絕緣膜； 於該凸出部之頂面上之氧化物半導體膜； 該第一絕緣膜上並與其接觸之第二絕緣膜； 該氧化物半導體膜上並與其接觸之閘極絕緣膜； 該閘極絕緣膜上之閘極電極； 接觸該閘極電極之側壁絕緣膜；以及 該氧化物半導體膜及該第二絕緣膜上並與其接觸之源 極電極及汲極電極， 其中，該氧化物半導體膜之側面接觸該第二絕緣膜， 以及 其中，該氧化物半導體膜包含通道形成區域及包含摻 質且該通道形成區域夾於其間之第一區域》 2. 如申請專利範圍第1項之半導體裝置，其中，該第 二絕緣膜包含絕緣材料，且氧藉由熱處理而由此釋放。’ 3. 如申請專利範圍第1項之半導體裝置，其中，該氧 化物半導體膜包含選自In、Ga、Sn、及Zn之一或更多元 素。 4. 如申請專利範圍第1項之半導體裝置，進一步包含 該第二絕緣膜上之第三絕緣膜， 其中，該第二絕緣膜包含絕緣材料，且氧藉由熱處理 而由此釋放，以及 其中，該第三絕緣膜包含氧化鋁。
    -90- 201244096 5. 如申請專利範圍第I項之半導體裝置，其中，該摻 質爲選自氫、氦、氖、氬、氪、氙、氮、磷、砷、硼、及 鋁之至少一元素。 6. —種電子裝置，包含如申請專利範圍第1項之半導 體裝置。 7. —種半導體裝置，包含： 於基板之上具有凸出部之第一絕緣膜； 於該凸出部之頂面上之氧化物半導體膜； 該第一絕緣膜上之第二絕緣膜； 該氧化物半導體膜上並與其接觸之閘極絕緣膜； 該閘極絕緣膜上之閘極電極； 接觸該閘極電極之側壁絕緣膜；以及 該氧化物半導體膜及該第二絕緣膜上並與其接觸之源 極電極及汲極電極， 其中，該氧化物半導體膜之側面接觸該第二絕緣膜， 其中，該氧化物半導體膜包含通道形成區域、包含摻 質且該通道形成區域夾於其間之第一區域、及包含摻質且 該第一區域夾於其間之第二區域， 其中，該第一區域與該側壁絕緣膜重疊，以及 其中，該第一區域之摻質濃度與該第二區域之摻質濃 度不同。 8. 如申請專利範圍第7項之半導體裝置，其中，該第 一區域之該摻質濃度低於該第二區域之該摻質濃度》 9. 如申請專利範圍第7項之半導體裝置，其中，該第 -91 - 201244096 二絕緣膜包含絕緣材料，且氧藉由熱處理而由此釋放。 10. 如申請專利範圍第7項之半導體裝置，其中，該 氧化物半導體膜包含選自In、Ga、Sn、及Zn之一或更多 元素。 11. 如申請專利範圍第7項之半導體裝置，進一步包 含該第二絕緣膜上之第三絕緣膜， 其中，該第二絕緣膜包含絕緣材料，且氧藉由熱處理 而由此釋放，以及 其中，該第三絕緣膜包含氧化鋁。 12. 如申請專利範圍第7項之半導體裝置，其中’該 摻質爲選自氫、氦、氖、氬、氪、氙、氮、磷、砷、硼' 及鋁之至少一元素。 13. —種電子裝置，包含如申請專利範圍第7項之半 導體裝置。 14. 一種半導體裝置，包含： 於基板之上具有凸出部之第一絕緣膜； 於該凸出部之頂面上之氧化物半導體膜； 該第一絕緣膜上並與其接觸之第二絕緣膜； 該氧化物半導體膜上並與其接觸之閘極絕緣膜； 該閘極絕緣膜上之閘極電極； 接觸該閘極電極之側壁絕緣膜；以及 接觸該側壁絕緣膜、該氧化物半導體膜、及該第二# 緣膜之源極電極及汲極電極， 其中，該氧化物半導體膜之側面接觸該第二絕緣膜’ -92- 201244096 以及 其中’該氧化物半導體膜包含通道形成區域及包含慘 質且該通道形成區域夾於其間之區域。 1 5 .如申請專利範圍第1 4項之半導體裝置， 其中’該源極電極及該汲極電極各包含第一導電膜及 第二導電膜，以及 其中，該第一導電膜接觸該側壁絕緣膜。 16. 如申請專利範圍第15項之半導體裝置，其中，該 第一導電膜薄於該第二導電膜。 17. 如申請專利範圍第14項之半導體裝置，其中，該 第二絕緣膜包含絕緣材料，且氧藉由熱處理而由此釋放。 18. 如申請專利範圍第14項之半導體裝置，其中，該 氧化物半導體膜包含選自In、Ga、Sn、及Zn之一或更多 元素。 19. 如申請專利範圍第14項之半導體裝置，進一步包 含該第二絕緣膜上之第三絕緣膜， 其中，該第二絕緣膜包含絕緣材料，且氧藉由熱處理 而由此釋放，以及 其中，該第三絕緣膜包含氧化銘。 20. 如申請專利範圍第14項之半導體裝置，其中，該 摻質爲選自氫、氨、氖、氬、氪、氙、氮、磷、砷、硼、 及銘之至少一元素。 21. —種電子裝置，包含如申請專利範圍第14項之半 導體裝置。 -93- 201244096 22. —種半導體裝置，包含： 於基板之上具有凸出部之第一絕緣膜； 於該凸出部之頂面上之氧化物半導體膜： 該第一絕緣膜上之第二絕緣膜； 該氧化物半導體膜上並與其接觸之閘極絕緣膜； 該閘極絕緣膜上之閘極電極； 接觸該閘極電極之側壁絕緣膜；以及 該側壁絕緣膜、該氧化物半導體膜、及該第二絕緣膜 上並與其接觸之源極電極及汲極電極， 其中，該氧化物半導體膜之側面接觸該第二絕緣膜， •其中，該氧化物半導體膜包含通道形成區域、包含摻 質且該通道形成區域夾於其間之第一區域、及包含摻質且 包含該摻質之該第一區域夾於其間之第二區域， 其中，該第一區域與該側壁絕緣膜重疊，以及 其中，該第一區域之摻質濃度與該第二區域之摻質濃 度不同。 2 3.如申請專利範圍第22項之半導體裝置，其中，該 第一區域之該摻質濃度低於該第二區域之該摻質濃度。 2 4.如申請專利範圍第22項之半導體裝置， 其中，該源極電極及該汲極電極各包含第一導電膜及 第二導電膜，以及 其中，該第一導電膜接觸該側壁絕緣膜。 25.如申請專利範圍第24項之半導體裝置，其中，該 第一導電膜薄於該第二導電膜。 S -94- 201244096 26. 如申請專利範圍第22項之半導體裝置，其中，該 第二絕緣膜包含絕緣材料，且氧藉由熱處理而由此釋放。 27. 如申請專利範圍第22項之半導體裝置，其中，該 氧化物半導體膜包含選自In、Ga、Sn、及Zn之一或更多 元素。 28. 如申請專利範圍第22項之半導體裝置，進一步包 含該第二絕緣膜上之第三絕緣膜， 其中，該第二絕緣膜包含絕緣材料，且氧藉由熱處理 而由此釋放，以及 其中，該第三絕緣膜包含氧化鋁。 2 9.如申請專利範圍第22項之半導體裝置，其中，該 摻質爲選自氫、氦、氖、氬、氪、氙、氮、磷、砷、硼、 及鋁之至少一元素。 30.—種電子裝置，包含如申請專利範圍第22項之半 導體裝置。 -95-
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