TW200945557A - Isolated CMOS and bipolar transistors, isolation structures therefor and methods of fabricating the same - Google Patents

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200945557 六、發明說明： 【先前技術】 在半導體積體電路（IC)晶片之製 設備與半導體基板電絕緣且使 ^要使不同 提供設備間橫向絕緣之方法為^ ^ &電絕緣。一種 ^ i 忒馮熟知之矽局部氧化（LOCOS) 方法，其中以相對硬之材料（ 竹（諸如，氮化矽）來遮罩晶片之 表面，且在遮罩之開口中熱成長_厚氧化物層。另一方式 ❹ 係在石夕中钱刻-溝槽且接著以諸如氧化石夕之介電材料來填 充該溝槽’亦稱為溝槽絕緣。雖然L〇c〇_溝槽絕緣均可 防止設備之間所不需要之表面導電，但其並未促成完全電 絕緣。 完全電絕緣對於整合包括雙極接面電晶體之某些類型電 晶體及包括功率雙擴散金氧半導體（DM〇s)電晶體之各種 金屬-氧化物-半導體（MOS)電晶體而言為必需的。完全絕 緣亦需在操作期間允許CMOS控制電路浮動至充分高於基 板電位之電位。完全絕緣在類比、功率及混合信號積體電 路之製造中尤為重要。 雖然習知CMOS晶圓製造提供高密度電晶體整合，但並 未促成其所製造設備之完全電絕緣。詳言之，在p型基板 中製造之習知CMOS電晶體對中所含之N型金氧半導體 (NMOS)電晶體具有短接至基板之其P井“體”或“背閘極’，， 且因此不會浮動至接地電位以上。此限制為實質性的，防 止NMOS用作高端開關、類比傳輸型電晶體或用作雙向開 關。其亦使電流感測更困難且通常避免使用使NMOS突崩 138590.doc 200945557 瓢 ▲ 更崎嶇所需要之整體式源極_主體短接。此外因為習知 CMOS中之Ρ型基板通常偏壓至最負性晶片上電位（定義為，，接 地電位"），所以每個NM0S必然經受不需要之基板雜訊。 整合式設備之完全電絕緣通常使用三重擴散、遙晶接面 絕緣或介電絕緣來實現。完全電絕緣之最常見形式為接面 絕緣。接面絕緣雖然不如其中氧化物環繞各設備或電路之 介電絕緣理想，但在製造成本與絕緣效能之間迄今已提供 最佳平衡。 對於習知接面絕緣而言，將CM〇s電絕緣需要一複雜結 構，其包含成長於P型基板頂上之]^型磊晶層，該基板由電 連接至P型基板之深p型絕緣環形圈環繞，以形成在下方及 所有侧面形成具有P型材料之完全絕緣N型磊晶島狀物。磊 晶層成長緩慢且費時，代表半導體晶圓製造中之最昂貴單 步驟。使用長持續時間（長達18小時）之高溫擴散來執行的 絕緣擴散亦為昂貴的。為能夠抑制寄生設備，亦必須在磊 晶成長之前將一重摻雜N型内埋層（NBL)遮罩且選擇性地 引入。 為使磊晶成長及絕緣擴散期間向上擴散（up_diffusi〇n)最 小化，選擇諸如砷（As)或銻（Sb)之慢擴散體來形成 埋層（NBL)。然而，在磊晶成長之前，此NBL層必須擴散 得足夠深以降低其表面濃度，否則將不利地影響磊晶成長 之濃度控制。因為NBL包含慢擴散體，所以此磊晶前擴散 程序可花費1 〇小時以上。僅在絕緣完成後，可開始習知 CMOS製造，與習知CMOS方法相比，接面絕緣方法之製 138590.doc 200945557 造時間及複雜性大幅增加。 接面絕緣製造方法依賴於高溫處理以形成深擴散接面且 使磊晶層成長。此等高溫製程昂貴且難以執行，且其與大 直徑晶圓製造不相容’呈現設備電效能之實質性變化且防 礙高電晶體整合密度。接面絕緣之另一缺點為絕緣結構所 浪費及另外不可用於製造主動電晶體或電路之面積。作為 另一複雜因素’對於接面絕緣而言’設計規則（及所浪費 面積之量）視絕緣設備之最大電壓而定。顯然，不論其電 學益處’習知蟲晶接面絕緣浪費太多面積而無法保持為混 合信號及功率積體電路之一可行技術選項。 一種用於使積體電路設備絕緣之替代方法揭示於美國專 利第6,855,985號中’該專利以引用的方式併入本文中。其 中揭示之用於整合完全絕緣CMOS、雙極及DMOS(BCD)電 晶體之模組方法可在不需要高溫擴散或磊晶的情況下來實 現。此模組BCD方法係使用經由成形氧化物之高能（Mev) 離子植入來產生自形成之絕緣結構而實質上不需要高溫處 理。此低熱預算方法受益於由於未採用高溫方法而很少或 不經歷再分布的"植入時（as_implanted)"摻雜物分布。 經由LOCOS場氧化物植入之摻雜物形成保形絕緣結構， 該等保形絕緣結構又用以封閉多電壓CMOS、雙極電晶體 及其他設備且使之與共P型基板絕緣。該方法能夠用於皆 使用不同劑量及能量之保形及鏈式離子植入來特製的整合 式雙極電晶體及各種雙接面DMOS功率設備。 雖然此"無磊晶（epi-less)”低熱預算技術具有優於非絕緣 138590.doc 200945557 及磊晶接面絕緣方法之諸多優勢，但在有些情況下其對 LOCOS之依賴會對其依較小尺寸及較高電晶體密度排列之 能力強加某些限制。基於LOCOS之模組BCD方法中保形離 子植入之原理為，經由較厚氧化物層植入，使摻雜物原子 靠近矽表面定位，且經由較薄氧化物層植入，使所植入之 原子遠離表面在矽中之較深處定位。 如同所述’其中植入物依LOCOS成形之完全絕緣BCD方 法雖然易使用基於〇·35微米之技術實施，但依較小尺寸及 較緊密線寬排列時會遇到問題。為改良CM〇s電晶體整合 密度’較佳可減小場氧化物層之鳥嘴錐度至更垂直結構， 以使得設備可更接近地置放以獲得較高裝填密度。然而， 乍LOCOS鳥嘴會導致絕緣側壁之寬度變窄且會有損於絕緣 品質。 在此等問題顯著之情況下，需要具有將使用低熱預算之 無蠢晶積體電路方法之積體電路設備完全絕緣、但消除上 述狹窄側壁問題以允許絕緣結構更緊致的新穎策略。新穎 溝槽絕緣結構及方法揭示於原申請案第11/89〇 993號中。 本揭示案描述絕緣CMOS電晶體及雙極電晶體以及用於製 造絕緣結構自身之方法，該等方法與溝槽絕緣之此新穎方 法相容。 【發明内容】 本發明之絕緣CMOS電晶體形成於基板之絕緣凹穴中， 該絕緣凹穴由具有與基板相反導電類型之底部絕緣區及自 基板表面向下至少延伸至底部絕緣區之填充溝槽限定。該 138590.doc 200945557 填充溝槽包含介電材料且可經該介電材料完全填充，或可 具有襯有介電材料之壁且包括自基板之表面延伸至底部絕 緣區之導電材料。基板不包括磊晶層，從而避免上述諸多 問題。 絕緣凹穴包括含有P通道MOSFET之N井及含有N通道 MOSFET之P井。N井及P井可具有非單調摻雜分布，其中 井之下部具有比井之上部高的峰值摻雜濃度。MOSFET可 包括輕微摻雜之汲極延伸部分。該等井可藉由填充溝槽分 ® 隔。 絕緣凹穴可包括自基板之表面向下延伸至底部絕緣區之 另一井以提供與底部絕緣區之電接觸。
可提供複數個絕緣CMOS對，其中各CMOS對形成於如 上所述之絕緣凹穴中。一絕緣凹穴中之CMOS對可具有比 第二絕緣凹穴中之CMOS對高的電壓額定值。舉例而言， 一絕緣凹穴中之MOSFET的閘極氧化物層可比另一凹穴中 ❹ 之第一 MOSFET的閘極氧化物層厚。一凹穴中之MOSFET 可形成於比另一凹穴中之相應井深的井中，或具有比另一 凹穴中之相應井低的表面摻雜濃度。 為提供額外絕緣’絕緣凹穴中之p井與N井可藉由包含 介電材料之額外填充溝槽分隔。 本發明之絕緣雙極電晶體形成於基板之絕緣凹穴中，該 絕緣凹穴由具有與基板相反導電類型之底部絕緣區及自基 板之表面向下至少延伸至底部絕緣區之填充溝槽限定。該 填充溝槽包含介電材料且可經該介電材料完全填充，或可 138590.doc 200945557 具有襯有介電材料之壁且包括自基板之表面延伸至底部絕 緣區之導電材料。基板不包括磊晶層，從而避免上述諸多 問題。 在其中雙極電晶體之基極之導電類型與基板相同的一些 實施例中’底部絕緣區充當雙極電晶體之集極。在其他實 施例中，獨立集極區形成於絕緣凹穴中。發射極區及一或 多個基極接點區可形成於絕緣凹穴内、基板之表面上且可 由一或多個STI溝槽分開。發射極區及基極區可為在相同 ^程步驟中作為其他設備（例如，m〇sfet)之區域形成的 區域，或其可為設計成使雙極電晶體效能最優化之專門區 域。絕緣凹穴可包括自基板之表面向下延伸至底部絕緣區 之另一井以提供與底部絕緣區之電接觸。 本發明亦包含絕緣結構。在一實施例中，絕緣結構包 括··一埋入基板中之底部絕緣區；一自基板之表面向下至 夕延伸至該底部絕緣區之填充溝槽，該填充溝槽包含介電 材料，底部絕緣區與填充溝槽一起包圍基板之絕緣凹穴； 位於該絕緣凹穴中之分隔溝槽，該分隔溝槽包含介電材 料且自基板之表面向下至少延伸至底部絕緣區以將絕緣凹 \刀成第一部分及第二部分；及一位於絕緣四穴之第一部 刀中之摻雜井，該井自基板之表面向下延伸至底部絕緣 區0 在其他實施例中，絕緣結構包含：一埋入基板中之底部 絕緣區；一自表面向下延伸至該底部絕緣區之填充溝槽， 該填充溝槽包含導電材料，該導電材料由介電材料橫向環 138590.doc 200945557 繞，底部絕緣區與填充溝槽一起包圍基板之絕緣凹穴；及 一位於該絕緣凹穴中之分隔溝槽，該分隔溝槽包含介電材 料。 本發明亦包含用於形成絕緣結構之方法。 一種方法包含：在第一導電類型之半導體基板之表面上 形成第一遮罩層；將該第一遮罩層圖案化以在第一遮罩層 、 中形成第一開口丨將第二導電類型之摻雜物經由第一遮罩 層中之開口植入以便形成底部絕緣區，該底部絕緣區具有 低於基板表面的上邊界；在第一遮罩層中之開口内、在基 板之表面上形成第二遮罩層，該第二遮罩層之邊緣與第一 遮罩層中之第一開口之邊緣分開以產生間隙；經由該間隙 #刻基板以形成溝槽，該溝槽向下至少延伸至底部絕緣 區；及將介電材料引入溝槽中以便形成基板之絕緣凹穴。 第二種方法包含：在基板中形成溝槽，該溝槽自基板之 表面向下延伸；將介電材料引入溝槽中以產生填充溝槽； _ 在介電材料引入溝槽之後，在基板之表面上形成遮罩層， 該遮罩層具有開口’該開口具有位於填充溝槽頂上之邊 緣’將第二導電類型之換雜物經由遮罩層中之開口植入， 以便形成具有低於基板之表面之上邊界的底部絕緣區，該 底部絕緣區自溝槽延伸且包圍基板之絕緣凹穴。 第三種方法包含：在基板中形成第一溝槽，該第一溝槽 自基板之表面向下延伸；在基板中形成第二溝槽，該第二 溝槽自基板之表面向下延伸且比第一溝槽寬；沈積介電材 料’該介電材料沈積之厚度足以使得介電材料填充第一溝 138590.doc 200945557 槽而不填充第二溝槽，介電材料在第二溝槽之側壁及底部 上形成介電層，自第二溝槽之底部移除該介電層，同時保 留位於第二溝槽之側壁上之側壁介電層；將第二導電類型 之換雜物植入基板中以形成具有低於基板表面之上邊界之 底部絕緣區，第二溝槽之底部位於該底部絕緣區中，第二 溝槽與底部絕緣區包圍基板之絕緣凹穴；且將導電材料引 入第二溝槽中’該導電材料自溝槽之口向下延伸且與底部 絕緣區電接觸。 當結合以下圖式（其中相似組件具有相同編號）閱讀以下 實施方式時，本發明之原理將更明顯易懂。 【實施方式】 首先描述可根據本發明製造之各種絕緣CMOS及雙極電 晶體。隨後描述用於製造絕緣結構之替代方法流程。 圈1說明在共P型基板101中製造之絕緣CMOS設備的橫截 面圖。PMOS 100A、PMOS 100B及NMOS 100C形成於凹穴 140A中’藉由深植入之DN底部絕緣區i〇2A及填充溝槽 103A及103B使該凹穴140A與基板1〇1絕緣。溝槽1〇3八及 10 3 B之側壁經介電材料層13 1覆蓋且溝槽之内部部分填有 導電材料132。導電材料提供自表面至DN區102A之接點， 且介電材料13 1使導電材料132與基板1〇1及絕緣凹穴i4〇a 絕緣。溝槽103A及103B較佳為環繞凹穴140A以提供完全 橫向絕緣之單一溝槽的部分。 在凹穴140A内’第一 N型井1〇4用以形成含有PM〇s 1 00A及100B之主體區。在一較佳實施例中，n井1〇4之摻 138590.doc 12- 200945557 雜分布呈非單調性，包含至少一個頂部部分1〇4八及一個較 深部分104B且較佳使用不同能量及劑量之磷系植入物來形 成。較深部分104B之峰值摻雜濃度可大於頂部部分1〇4A 之峰值摻雜濃度。因為！^井1〇4之底端重疊於DN底部絕緣 區102A上，所以在]^井1〇4與DN底部絕緣區1〇2八之間不存 在介入式P型層。
此外，在凹穴140A内，第一P型井105用以形成>^〇8 iooc之主體。在一較佳實施例中，p井1〇5之摻雜分布呈非 單調性，包含至少一個頂部部分1〇5Α及一個較深部分 105Β且較佳使用不同能量及劑量之硼系植入物來形成。較 深部分105Β之峰值掺雜濃度可大於頂部部分1〇5a之峰值 摻雜濃度。若P型井1〇5不重疊於DN絕緣底部層ι〇2Α上， 則可形成介入式P型區133A ^區133A具有與基板實質上相 同之換雜濃度’且其電短接至p型井1〇5之電位。因為區 133A摻雜一般比深p井部分1〇5B輕，所以其用以增加p井 105與DN底部絕緣區1〇2a之間的崩潰電壓。雖然n井1〇4與 P井105可接觸’但在一較佳實施例中，其藉由溝槽134A分 隔’從而降低NMOS 100C及PMOS 100B對栓鎖效應（一種 非需要之寄生閘流體導電）之敏感性。溝槽134八可如圖所 不經介電材料完全填充’或其可以類似於溝槽1 03 A及 103B之方式用介電及導電材料填充。 在N井1〇4内，pm〇S 100A包含一 P+源極111A及一 P+汲 極111B、一侧壁間隔區n8A及一下伏p型輕微掺雜汲極 (PLDD1)112、一位於第一閘極氧化物層U5A頂上之閘極 138590.doc •13· 200945557 109A ’其中該第一閘極氧化物層U5A具有厚度χ〇χΐ。 PMOS 100Β位於同一>^井1〇4中且藉由再填充溝槽135八與 PMOS 100A分隔，該再填充溝槽135八較佳比溝槽1〇3A、 103B及134A淺，但是此等較深溝槽亦可用於同一井内設 備之橫向絕緣。 在P井105内’NMOS 100C包含一 N+源極iiOB及一 n+汲 極110A、一側壁間隔區118B及下伏NLDD1 113、一 p+接點 區111C及一位於較佳摻雜N型之第一閘極氡化物層丨丨沾頂 上的閘極109B，該第一閘極氧化物層U5B亦具有厚度 x〇xl。第一閘極氧化物層115八及1158之厚度χ〇χΐ係針對 CMOS設備100Α、100Β及l〇〇C之最佳整體效能及電壓控制 能力（voltage capability)優化。雖然為簡化起見，在p井 105中僅展示一個NM〇S 100C，但實施中，多個NM〇Ss 備可共用同一 P井且較佳藉由再填充溝槽彼此橫向絕緣。 第二絕緣凹穴140B藉由DN底部絕緣區102B及再填充溝 槽103C及l〇3D與基板U1絕緣。溝槽1〇3(：及1〇31)較佳為橫 向環繞絕緣凹穴140B之單一溝槽的部分。在凹穴14〇B 内，第二N型井1〇6用於PMOS 100D之主體區，該PM〇s 100D較佳具有與PMOS 1〇〇八及100B之崩潰電壓或導電性 不同的崩潰電壓或導電性。在一較佳實施例中，1^井1〇6之 摻雜分布呈非單調性，與第一：^井104之摻雜分布不同。N 井106包含至少一個頂部部分i〇6A及一個較深部分1〇6B， 該等部分較佳使用不同能量及劑量之磷系植入物來形成。 較深部分106B之峰值摻雜濃度可大於頂部部分i〇6A之峰 138590.doc -14· 200945557 值摻雜濃度。因為N井106之底部重疊於DN底部絕緣區 102B上，所以在n井1〇6與DN底部絕緣區1〇2B之間不存在 介入式P型層。
此外’在凹穴140B内’第二p型井1〇7用作nm〇S 100E 及100F之主體區，NMOS 100E及l〇〇F具有與NMOS 100C 之性質不同的性質。在一較佳實施例中，p井1〇7之摻雜分 布呈非單調性，包含至少一個頂部部分1〇7A及一個較深部 分107B且較佳使用不同能量及劑量之硼系植入物來形成。 較冰部分1 07B之峰值#雜漢度可大於頂部部分} 〇7a之峰 值摻雜濃度。若P型井107不重疊KDN底部絕緣層1〇2B 上，則形成介入式P型層133Β» 在P型井107内’ NMOS 100F包含一 N+源極ii〇F及一 N+ 汲極110G、一提供與主體區p井1〇7接觸之p+接點區 111F、一側壁間隔區11 8D、一輕微摻雜之汲極延伸部分 (NLDD2)119、一源極延伸部分（NLDS2)120及一位於第二 閘極氧化物層116B頂上之閘極11 7B。 NMOS 100E位於同一 P井1〇7中且藉由再填充溝槽135B 與NMOS 100F分隔，再填充溝槽ι35Β較佳比溝槽忉冗及 103D及134B淺，但此等較深溝槽亦可用於同一井内設備 之橫向絕緣。雖然N型井106與P型井107可接觸，但在一較 佳實施例中，溝槽134B將其分開，從而降低其對栓鎖效應 之敏感性。 在N井106内’PMOS 100D包含一 P+源極U1D及一 p+没 極111E、一側壁間隔區118C、一輕微摻雜之汲極延伸部分 138590.doc •15· 200945557 (PLDD2)115及一源極延伸部分（PLDS2)U4、一位於第二 閘極氧化物層116A頂上之閘極1〇9c，其中該第二閘極氧 化物層11 6A具有與第一閘極氧化物層USA不同之厚度 X〇x2 ° 在一較佳實施例中，凹穴140B中之CM〇s設備為電壓高 於凹穴140A中之CMOS設備的設備，第二閘極氧化物層 116A及116B比第一閘極氧化物層115a&U5B厚，亦即χ〇χ2 > x0Xl，且第二Ρ井107及第二ν井1〇6具有比第一 ρ井1〇5及 第一 N井104低的表面濃度及大的厚度。閘極1〇9八及1〇9B 與閘極117A及117B可相同或不同，且其可具有對kNM〇s 與PM0S電晶體而言相同之摻雜，或較佳pM〇s 1〇〇A及 100D之閘極109A及117A可包含P型多晶矽，而NM〇s 1〇〇c 及100F之閘極109B及117B使用N型多晶矽。閘極109A、 109B、117A及117B中之一些或全部亦可包含矽化物。在 凹穴140A之較低電壓CMOS中，側壁間隔區118八及n8B決 定LDD漂移區112及113之長度，且p+汲極區111B&N+汲 極區110A分別鄰接溝槽i35A及134A。相比之下，在凹穴 140B之較高電壓CMOS中，LDD漂移區115及119之長度藉 由遮罩對準而非藉由側壁間隔區丨丨8C及丨丨8D之寬度決 定。N+汲極區ii〇g及P+汲極區111E亦可藉由與ldd區相 同或不同之輕微摻雜區與溝槽1358及134B分隔。 作為側壁間隔區方法之人為結果，側壁間隔區118(：及 118D之寬度決定源極延伸部分114及ι2〇之長度。此等源極 延伸部分可與LDD1或LDD2區同時形成，或其可獨立優 138590.doc 16 200945557 化。 任意數之CMOS設備可藉由在其間及其中將類似於溝槽 103 A-103D之溝槽引入共底部絕緣區之頂上或具有電偏壓 於不同電位之自身專用底部絕緣區的絕緣區中來整合。藉 由包括額外井植入物及閘極氧化物，可針對不同電壓及設 備密度下之操作整合且優化任意數之完全絕緣CMOS設 備。 可選深P型（DP)區108可插入相鄰絕緣凹穴104A與104B ® 之間以降低對凹穴之間穿通崩潰及/或漏電的敏感性。
圖2說明絕緣CMOS設備之一替代性實施例，其使用介電 質填充溝槽而非圖1中所示之具有導電再填充材料的溝 槽。在圖2中，PMOS 200A及NMOS 200B形成於絕緣凹穴 240A中，該絕緣凹穴240A藉由DN底部絕緣區202A及溝槽 203A及203D與P型基板201絕緣。溝槽203A及203D較佳為 橫向環繞絕緣凹穴240A之單一溝槽的部分。在絕緣凹穴 ^ 240A内’第一N型井204B用以形成PMOS 200A之主體。N 型井204A重疊且用以接觸DN底部絕緣區202A。在一較隹 實施例中，N型井204A及204B之摻雜分布呈非單調性，包 含至少一個頂部部分NW1及一個較深部分NW1B且較佳使 用不同能量及劑量之磷系植入物來形成。較深部分NW1B 之峰值摻雜濃度可大於頂部部分NW1之峰值摻雜濃度。因 為N型井204B之底部重疊於DN區202A上，所以不存在介 入式P型層。 此外’在絕緣凹穴240A内，第一 P型井205 A用以形成 138590.doc -17- 200945557 NMOS 200B之主體。在一較佳實施例中，P型井 205A之摻 雜分布呈非單調性，包含至少一個頂部部分PW1及一個較 深部分PW1B且較佳使用不同能量及劑量之硼系植入物來 形成。較深部分PW1B之峰值摻雜濃度可大於頂部部分 PW1之峰值摻雜濃度。若P型井205A不重疊於DN層202A 上，則形成介入式P型層（未圖示）。因為此層亦為P型，所 以其電短接至？型井205八。1^型井2043與？型井2〇5八可彼 此接觸。然而，在一較佳實施例中，溝槽203C將其分開， 從而降低其對栓鎖效應（一種不需要之寄生閘流體導電）的 敏感性。如圖所示，溝槽203A及203B環繞N型井204A，從 而防止N型井204A與204B之間的橫向導電且進一步抑制栓 鎖效應。 在N型井204B内，PMOS 200A包含一 P+源極211A及一 P+ 汲極211B、一側壁間隔區219A及一下伏LDD 212、一具有 可選矽化物22 1之多晶矽閘極220A，其中該閘極220A位於 第一閘極氧化物層21 8頂上，且其中該第一閘極氧化物層 具有厚度Xd。在P型井205A内，NMOS 200B包含一 N+源 極210Β及一 Ν+汲極210C、一侧壁間隔區219Α及一下伏 LDD 213、一具有可選矽化物221之多晶矽閘極220Β，其 中該矽化物閘極220Β亦位於第一閘極氧化物層21 8頂上， 其中第一閘極氧化物層218具有針對PMOS 200Α與NMOS 200Β之最佳整體效能及電壓控制能力優化的厚度Χ()χ1。多 晶矽閘極220Α與220Β均可為摻雜Ν型，或者PMOS多晶矽 閘極220Α可為摻雜Ρ型且NMOS多晶矽閘極220Β可為摻雜 138590.doc -18. 200945557 N型0 使用介電質填充溝槽203八及2033所環繞之>1型井204八與 N+接點區210A接觸DN底部絕緣區202A。 第二CMOS對形成於第二絕緣凹穴240B中，該第二絕緣 凹穴240B藉由DN底部絕緣區202B及溝槽203E及203H與基 板201絕緣。溝槽203E及203H較佳為橫向環繞絕緣凹穴 240B之單一溝槽的部分》在凹穴240B内，第二N型井206B 形成PMOS 200D之主體區，該PMOS 200D較佳具有與 PMOS 200A之崩潰電壓或導電性不同的崩潰電壓或導電 性。第二N型井206A亦用以接觸DN底部絕緣區202B。如 圖所示’溝槽203E及203F環繞N型井206A。在一較佳實施 例中，N型井206B之摻雜分布呈非單調性且不同於第 型井204B之換雜分布，且包含至少一個頂部部分NW2及一 個較深部分NW2B且較佳使用不同能量及劑量之磷系植入 物來形成。較深部分NW2B之峰值摻雜濃度可大於頂部部 分NW2之峰值摻雜濃度。因為N型井206B之底部重整於DN 底部絕緣區202B上’所以該設備中不存在介入式p型層。
此外’在凹穴240B内’第二P型井207A用以形成NMOS 200C，該NMOS 200C具有與NMOS 200B不同之電學性 質。在一較佳實施例中，第二P型井207A之摻雜分布呈非 單調性，包含至少一個頂部部分PW2及一個較深部分 PW2B且較佳使用不同能量及劑量之硼系植入物來形成。 較深部分PW2B之峰值摻雜濃度可大於頂部部分p W2之峰 值換雜濃度。若P型井207A不重巷於DN底部絕緣區2 0 2B 138590.doc -19· 200945557 上’則形成介入式P型層（未圖示）。因為此層亦為P型，所 以其電短接至P型井207 A之電位。 雖然N型井206B與P型井207A可接觸，但在一較佳實施 例中’溝槽203G將其分開，從而降低其對栓鎖效應之敏感 性。 在N型井206B内，PMOS 200D包含一 P+源極211F及一 P+ 汲極211G、一側壁間隔區219B、一 LDD 217及一 LDS 216、一具有可選矽化物221之多晶矽閘極220C，其中該矽 化物閘極位於第二閘極氧化物層222頂上，且其中該第二 © 閘極氧化物層222具有與第一閘極氧化物層218之Χ()χ1不同 的厚度xox2。在Ρ型井207Α内，NMOS 200C包含一 Ν+源極 210F及一N+汲極210G、一側壁間隔區219B、一LDD215 及一 LDS 214、一具有可選矽化物221之多晶矽閘極 220D，其中該閘極220D亦位於第二閘極氧化物層222頂 上。第二閘極氧化物層222具有針對PMOS 200D與NMOS 200C之最佳整體效能及電壓控制能力優化的厚度X()x2。 _ 在一較佳實施例中，NMOS 200C及PMOS 200D為電壓比 NMOS 200B及PMOS 200A高的設備，第二閘極氧化物層 222比第一閘極氧化物層218厚，且第二P型井207A及第二 N型井206B具有分別比第一 P型井205A及第一 N型井204B 低的表面濃度及大的厚度。用以形成閘極220A、220B、 220C及220D之多晶矽材料可包含針對NMOS電晶體200B及 200C與PMOS電晶體200A及200D N型摻雜之相同層，或 PMOS電晶體200A及200D中之一者或兩者中之閘極氧化物 138590.doc -20- 200945557 層可包含p型摻雜多晶矽。亦可使用不同多晶矽層以形成 電晶體200A-200D中之一或多者的閘極。 在一較佳實施例中，NMOS 200C及PMOS 200D之輕微摻 雜汲極21 5及217的長度分別藉由光微影術測定。 作為側壁間隔區方法之人為結果，側壁間隔區219A之寬 度分別決定PMOS 200A及NMOS 200B之輕微摻雜源極延伸 部分212及213的長度，而侧壁間隔區219B分別決定NMOS 200C及PMOS 200D之輕微摻雜源極延伸部分214及216的長 度。側壁間隔區21 9A及21 9B可同時形成或可獨立形成。 或者，在對設備之汲極崩潰無不利影響的情況下可消除側 壁間隔區219B。 任意數之CMOS設備可藉由在其間及其中將類似於溝槽 203A、203D、203E及203H之溝槽引入共底部絕緣區之頂 上或具有電偏壓於不同電位之自身專用底部絕緣區的絕緣 區中來整合。藉由包括額外的井植入物及閘極氧化物，可 針對不同電壓及設備密度下之操作整合且優化任意數之完 全絕緣CMOS設備。 可選深P型（DP)區208可插入相鄰絕緣凹穴204A與240B 之間以降低對凹穴之間穿通崩潰及/或漏電的敏感性。 圖3說明絕緣CMOS設備之一替代性實施例，其中重摻雜 汲極區不與溝槽鄰接。雖然此實施例比上述實施例耗費更 多表面積，但可有利地防止設備漏電。絕緣凹穴340藉由 DN底部絕緣區302及溝槽303 A及303 C與P型基板301絕緣。 溝槽303A及303C較佳為橫向環繞絕緣凹穴340之單一溝槽 138590.doc •21- 200945557 的部分。在凹穴340内，N型井3〇4形成pM〇s 3〇〇A之主體 區且亦提供與DN底㈣緣區繼之接點。在—較佳實施例 中，N型井3〇4之換雜分布呈非單調性，包含至少一個頂部 部分NW1及-個較深部*NWib且較佳使用不同能量及劑 量之磷系植入物來形成。較深部分NW1B之峰值掺雜濃度 可大於頂部部分NW1之峰值摻雜濃度。因為N型井3〇4之底 部重疊於DN底部絕緣區302上，所以不存在介入式？型 層。 此外，在凹穴340内，P型井305形成>〇4〇8 3〇〇B之主體 區在較佳實施例中，P型井305之摻雜分布呈非單調 性，包含至少一個頂部部分PW1及一個較深部分卩1汨且 較佳使用不同能量及劑量之硼系植入物來形成。較深部分 PW1B之峰值摻雜濃度可大於頂部部分pwi之峰值摻雜濃 度。若P型井305不重疊於DN底部絕緣區3〇2上，則形成介 入式P型層（未圖示因為此層亦為p型，所以其電短接至 ?型井305之電位^雖然14型井3〇4與1>型井3〇5可接觸，但 在一較佳實施例中，溝槽3〇3B將其分開，從而降低其對栓 鎖效應之敏感性。 在N型井304内，PMOS 300A包含一 P+源極306A及一 p+ 沒極306B、一側壁間隔區3〇7A及一Lds 308、一具有可選 石夕化物310A之閘極309A ’其中該閘極3〇9A位於閘極氧化 物層311八頂上。？+汲極3068由？_1^£)延伸部分環繞，該等 P-LDD延伸部分包含插於p+汲極3〇6B與閘極3〇9之間、長 度為LP1KLDD 312及插於P+汲極306B與溝槽303B之間、 I38590.doc -22- 200945557 長度為LP2的LDD 313。在此類設計中，p+汲極306B不與 溝槽303B鄰接。N+接點區314C提供與N型井304之接觸。 在P型井305内，NMOS 300B包含一 N+源極314A及一 N+ 汲極314B、一側壁間隔區307B及一 LDS 315、一具有可選 矽化物310B之閘極309B，其中該閘極309B位於閘極氧化 物層311B頂上。N+汲極314B由N-LDD延伸部分環繞，該 等N-LDD延伸部分包含插於N+汲極314B與閘極309B之 間、長度為LNALDD 316及插於N+汲極314B與溝槽303C 之間、長度為LN2的LDD 3 17。在此類設計中，N+汲極 314B不與溝槽303C鄰接。P+接點區306C提供與P型井305 之接觸。藉由伸入蝕刻至層間介電層318中之孔中的圖案 化金屬化層319實現與NMOS 300B及PMOS 300A之接觸。 圖4說明在共P型基板201中所製造之絕緣雙極設備的橫 載面圖。為簡化起見，圈4中未展示層間介電層及金屬化 層。 NPN電晶體200A藉由深N型（DN)底部絕緣區202A及填充 溝槽203A與基板201絕緣。溝槽203A之側壁經介電材料層 23 1覆蓋且溝槽之内部部分經導電材料232填充。導電材料 提供自表面至底部絕緣區202A之接點，底部絕緣區202A 亦充當NPN 200A之集極，且介電材料231使導電材料232 與基板201絕緣。溝槽203A較佳橫向環繞NPN 200A以提供 完全橫向絕緣。 N+發射極206可藉由習知植入及擴散法形成，或其可由 多晶矽源極擴散而形成"多晶矽"發射極。P型基極區207安 138590.doc 23- 200945557 置於N+發射極206下方，且較佳具有專門用於NPN 200A且 針對NPN 200A效能優化之摻雜分布。然而，在其他實施 例中，基極區207可包含用於其他整合設備之同一P井區， 諸如NMOS電晶體之P主體區。P+基極接點區204提供自基 板201之表面至基極區207之接點。 安置於基極區207下方及DN底部絕緣區（集極）202A上方 之介入區208可為具有實質上相同摻雜濃度的基板201之絕 緣凹穴。在另一實施例中，在無介入區208的情況下，基 極區207可向下進一步延伸以接觸底部絕緣區（集 極）202A。在另一實施例中，可執行額外植入以提供DN底 部絕緣區（集極）202A在此區域中之向上延伸。在此較佳實 施例中，N型區208及DN底部絕緣區202A—起包含非單調 摻雜分布，其中上部（N型區208)具有比較深部分底部絕緣 區202A低的摻雜濃度。上部中之較低掺雜減少基極207中 之空乏散布，從而增加NPN 200A之歐拉電壓（Early voltage)，而較深部分之較高摻雜降低集極電阻且改良 NPN 200A之飽和特徵。 淺溝槽205較佳用以使N+發射極206與P+基極接點204絕 緣。溝槽205較佳0.2-0.5 μιη寬，0.2-0.6 μιη深，且經介電 材料完全填充。溝槽203Α較佳比溝槽205寬且深，例如在 0 · 5 -1.5 μιη寬及1.5 - 3 μιη深的範圍内。 ΡΝΡ電晶體200Β藉由DN底部絕緣區202Β及填充溝槽 203Β與基板201絕緣。溝槽203Β之側壁經介電材料層241 覆蓋且溝槽之内部部分經導電材料242填充。導電材料242 138590.doc -24- 200945557 提供自表面至底部絕緣區202B之接點。溝槽203B及DN底 部絕緣區202B環繞PNP 200B且將PNP 200B與基板201電絕 緣。 P+發射極211可藉由習知植入及擴散法形成，或其可由 多晶矽源極擴散而形成"多晶矽"發射極。基極區215安 置於P+發射極211下方，且較佳具有專門用於pNp 2〇〇b且 針對PNP 200B效能優化之摻雜分布。然而，在其他實施例 中，基極區215可包含用於其他整合設備之同一 N井區，諸 ® 如PM〇S電晶體之>1主體區。N+基極接點區213提供自基板 201之表面至基極區215之接點。 P型集極區216安置於基極區215下方，且在一實施例中 包含藉由高能植入法所形成之重摻雜區（例如，薄層電阻 在500-2000歐姆/平方之範圍内）。p型集極區216可有利地 用於積體電路中其他地方，例如局部增加p型基板2〇1之摻 雜以降低對栓鎖效應之敏感性β P+集極接點區214提供自 ❹基板201之表面至p型集極區216之接點。 在另一實施例中，P型集極區216具有非單調摻雜分布， 其中上部具有比較深部分低的摻雜濃度。上部中之較低摻 雜減少基極215中之空乏散布，從而增加pNp 2〇〇B之歐拉 電壓’而較深部分之較高摻雜降低集極電阻且改良PNp 200B之飽和特徵。在一較佳實施例中，使用不同能量及劑 里之’系植入物形成集極216之推雜分布0 淺溝槽212較佳用以使p+發射極211、N+基極接點區213 及P+集極接點區214彼此絕緣。此等溝槽較佳經介電材料 13S590.doc •25- 200945557 填充，而溝槽203B較佳包含為DN底部絕緣區202B提供電 接觸的導電材料242。用介電質填充溝槽分隔重摻雜基極 區、集極區及發射極區允許減小設備尺寸、降低電容且改 良開關效能。 另一填充溝槽209可橫向插入NPN 200A與PNP 200B之間 以避免此等設備之間的穿通及其他寄生性相互作用，從而 ’ 允許其更緊密地一起置放於共基板201中。如此實例中所 · 示，填充溝槽209可用介電材料填充，或其亦包含如溝槽 203 A及203B中所示之導電材料。亦可包括與溝槽209之底 © 部相鄰的埋入式絕緣區210。在一實施例中，絕緣區210可 為P型以局部增加基板201之摻雜。在另一實施例中，絕緣 區210可為N型（在一實例中，與DN底部絕緣區202A且202B 同時形成）以用作可存在於基板中之虛設電子集極。 圈5說明兩個NPN雙極電晶體400A及400B，其製造於藉 由DN底部絕緣區 402A及402B以及填充溝槽 403A、403C、 403D及403F彼此絕緣且與P型基板401絕緣的絕緣凹穴 中。不同於圈4之設備，圖5中之填充溝槽403 A、403C、 403D及403F經介電材料完全填充。因此，經由額外N井區 404A及404B提供DN底部絕緣區402A及402B之接點。 在一較佳實施例中，NPN 400A及NPN 400B使用CMOS P型井區作為基極區405 A及405B。NPN 400 A使用所植入之 N+發射極406A，而NPN 400B具有一包含N+區406C與NB 區410之組合的發射極區，該NB區410具有比N+區406C深 的接面。在其他實施例中，基極區40 5A及/或405B可包含 138590.doc -26- 200945557 針對NPN 400A及/或NPN 400B之效能優化的專門區。 在NPN 400A中，DN底部絕緣區402A形成集極區，經由 N型井 404A及N+區域 406B與表面接觸。p型井 405A形成 NPN 400A之基極區。在一較佳實施例中，p型井405 A之掺 雜分布呈非單調性，包含至少一個頂部部分PW1及一個較 深部分PW1B且較佳使用不同能量及劑量之蝴系植入物來 形成。P型井405A之較深部分PW1B可具有比頂部部分pwi 高的濃度。經由P+區407A實現表面與基極區405A之接 觸。NPN 400A之發射極包含N+區406A。N型井404A可藉 由填充溝槽403B與P型井405A分隔。經由金屬408實現接 觸，其中可選障壁金屬經由層間介電層409中所形成之接 觸窗接觸P+區 407A及N+區 406A及406B。 在NPN 400B中，DN底部絕緣區402B形成集極區，經由 N型井404B及N+區406D與表面接觸。P型井405B形成NPN 400A之基極區。經由P+區407B實現表面與基極區405B之 接觸。NPN 400B之發射極包含N+區406C及下伏NB區 410。與可使用與CMOS設備共用之元件（例如，N+區406C 及P型井405B)相比，NB區410設計成可改良NPN 400B之效 能。舉例而言，NB區41 0之深度及摻雜可提供電流增益、 崩潰電壓及歐拉電壓之較佳組合》 Ν型井404Β可藉由溝槽403Ε與Ρ型井405Β分隔。經由金 屬408實現接觸，其中可選障壁金屬經由層間介電層409中 所形成之接觸窗接觸Ρ+區407Β及Ν+區406C及406D »埋入 式絕緣區（未圖示）可存在於DN底部絕緣區402Α與DN底部 138590.doc •27· 200945557 絕緣區402B之間以抑制穿通。 如上所述，藉由與積體電路中其他地方所用之區域共同 形成雙極電晶體區可優化本發明之絕緣雙極電晶體之成 本。或者’例如可藉由添加為實現歐拉電壓va、電流增益 β、崩潰電壓BVCE0與頻率容量&及fmax之間的最佳整體平 衡所定製的專門基極植入物來增加效能。同樣，常見植入 區可用以形成雙極電晶體之發射極區，或專門發射極可使 用諸如多晶矽發射極形成之技術來形成。發射極中少數載 流子（例如穿過基極之彼等載流子）之穿越時間％對設備之 上操作頻率容量（通常低於10 GHZ)強加某些限制。此發射 極穿越時間限制可藉由使用多晶矽發射極代替擴散或植入 式發射極且藉由相應調整基極深度來改良。使用該等技術 可使矽雙極電晶體在10至20 GHz之間操作而無需SiGe異質 接面且無與該等設備有關之製造複雜性。 在本發明中，與LOCOS絕緣有關之上述問題係藉由使用 將淺度、中度及/或深度溝槽絕緣（811、MTI、DTI)與由高 能植入法所形成之底部絕緣區組合的製造方法來避免。針 對側壁絕緣之STI與高能量植入之底部絕緣的新穎組合代 表一種以高密度整合設備並使設備絕緣而不需要長久高溫 擴散或昂責磊晶沈積的方法及裝置。 2006年5月31日申請之申請案第11/444，1〇2號描述若干相 關絕緣結構’該案以引用的方式併入本文中。2007年12月 曰申叫之申清案第12/002,3 5 8就描述合併不同但相關之 絕緣結構的方法及設備’該案以引用的方式併入本文中。 138590.doc •28· 200945557 圏…D之橫截面】說明一種根據本發明形成絕緣結構 的可能製造順序。在明6A中，使用高能離子植入法、經由 具有可選光阻遮罩5之硬遮罩4中之間口將深n型⑺N)底部 絕緣區3引人輕微摻雜之p型基板2中。可經由預植入之薄 《化物6執行植入。在-較佳實施例中，藉由以高能量將 磷植入來形成DN區3而無需植入後之任何顯著高溫處理。 該等深N型1稱為，，DN”（深N型區之縮寫）。型基板2 頂上無磊晶層成長，所以DN區3與習知磊晶方法中使用高 溫處理所形成之内埋層不同，儘管兩個結構外觀類似。门 習知内埋層之峰值濃度及總垂直寬度受到高溫製造中發 生於磊晶成長之前、期間及之後之實質性擴散之影響。由 於溫度之微小變化可引起摻雜物分布之大偏離，因此發生 擴散方法及磊晶方法之可變性的問題，此為擴散性對溫度 之指數相依性的結果。 在本發明之低溫方法中，所植入之DN區之摻雜分布僅 ❹ 受植入劑量及能量（或多重植入物狀況下之劑量及能量）影 響。所得分布”如植入時"，且未經受與熱處理内在相關之 可變性。在一較佳實施例中，DN區形成可包含！ MeV(一 百萬電子伏特）至逾3 MeV範圍内之最高能量植入程序。該 等植入物可使用單離子化及雙離子化摻雜物質在合理時間 内實現。具有高電荷狀態之三離子化摻雜物質可以較大深 度、但相應地以較低射束電流植入。用於DN區之磷植入 劑量可在1E12 cm·2至1E14 cm·2之範圍内，但通常包含在 5E12 cm·2至5E13 cm·2範圍内之劑量。 138590.doc 29· 200945557 圈6B展示遮罩層8為防止DN區3中之摻雜物再分布而較 佳在低溫下沈積後之絕緣結構。層8可包含（例如）所沈積之 氧化物。接著將層8遮罩以形成開口 9A及9B。在圈6C中， 經由開口9A及9B在基板2中蝕刻溝槽至垂直重疊dN區3之 深度。接著如圖6D中所示，用介電質填充溝槽且平坦化以 形成電絕緣溝槽11A及11B。結果形成電絕緣p型凹穴1〇， 其藉由底部之接面絕緣與沿側壁之介電質填充溝槽的組合 與P型基板2電絕緣。 雖然展示兩個溝槽，但溝槽11A及11B實際上可組成橫 向環繞絕緣凹穴10之單一溝槽，且可引入任意數之溝槽以 形成皆共用共DN區3之多個絕緣p區。或者，亦可將多個 DN區引入’促進可在不同電壓下偏壓或用以電整合、浮 動或解耦不同類型電路之電雜訊之多個絕緣區之整合。 在圈6D之絕緣結構中’絕緣溝槽HA及iiB並不與DN底 部絕緣3之邊緣自對準。圖7 A-7E中所說明之一替代性製造 方法順序將絕緣溝槽之外緣與DN區自對準。圈7A展示經 由遮罩層23中之開口 23A、以高能量將DN底部絕緣區22植 入後的此結構。遮罩層23之邊緣23B環繞開口 23A。DN區 22具有外側圍緣25，該外侧圍緣25與遮罩層23之邊緣23B 垂直緊密對準。可經由預先植入之薄氧化物層24執行植 入。在圖7B中，接著形成遮罩層27且藉由圖案化遮罩區28 遮罩。雖然遮罩區28亦可形成於遮罩層23頂上，但在此自 對準實施例中’遮罩區28與遮罩層23之邊緣23B之間應存 在間隙。在圖7C中，遮罩層27經蝕刻以形成如藉由遮罩28 138590.doc -30- 200945557 及藉由遮罩23所界定的窗口 30A及30B。在蝕刻遮罩層27 期間，遮罩層23會發生一些侵蝕，但遮罩層23之厚度足以 讓其充當溝槽蝕刻期間之硬遮罩。蝕刻遮罩層27之後，較 佳移除遮罩28。 在圈7D中，經由開口 30A及30B在基板21中蝕刻側壁溝 槽31A及31B至使得溝槽31A及31B延伸入DN底部絕緣區22 中之深度。因為開口 30A及30B係使用遮罩層23來界定其 位置，所以溝槽3 1A及31B之外緣與DN底部絕緣層22之邊 緣25對準。換而言之，因為遮罩層23界定側壁溝槽31A及 31B之外緣及DN底部絕緣區22之邊緣25，所以底部絕緣與 溝槽側壁絕緣”自對準”且不視遮罩對準而定，從而消除與 此相關之任何可變性。用介電材料32填充溝槽31A及31B 且將其平坦化’產生圈7E中所示之自對準絕緣結構，該絕 緣結構使一或多個P型凹穴31與基板21絕緣而無需長久熱 擴散或磊晶層。 在圖8A-8E中所說明之替代性自對準製造順序中，在dn 底部絕緣區植入之前形成再填充溝槽。如圔8A _所示，經 由遮罩42中之開口 40在基板41中蝕刻溝槽43。如圖8B中所 不’接著填充溝槽43且將其平坦化以形成填充溝槽。如圈 8C中所示，將遮罩層44圖案化以形成開口 44A，接著為延 伸於相鄰溝槽43之間之DN區45之高能離子植入。 藉由將遮罩層44中之開口 44A的邊緣在填充溝槽43頂上 對準，使基板中具有電活性之DN區45之部分與溝槽43自 對準。因此，DN區45及溝槽43係使用比遮罩對準依賴型 138590.doc 31 200945557 更小的空間、以如圖8D中所示之自對準方式使p型凹穴46 與基板41絕緣。 雖然圖8D展示DN區45之底部與溝槽43之底部處於近乎 相同之深度’但在其他實施例中，DN區可具有不同垂直 冰度舉例而g，明8E展不DN區45A延伸至溝槽43之底端 下方的絕緣結構。雖然DN區45A可部分地穿通溝槽43，但 元件實質上仍自對準。 在本文所示之任何絕緣結構中，亦可將可選p型區遮罩 且以比DN區淺、深或相等之深度植入p型基板2中。舉例 而s，圖9A-9D說明一種用於在絕緣凹穴内或絕緣區之間 形成深P型區（DP)之方法。在圈9A中，使用上述方法之一 在共P型基板51A中形成兩個絕緣p型凹穴51B及51C。藉由
溝槽53A、53B、53C及53D以及DN區52A及52B將凹穴51B 與5 1C絕緣。 圖9B說明圖案化遮罩層55 ’其經圖案化以在絕緣凹穴 51C上形成開口 55A。遮罩層55厚足以允許高能量植入物 選擇性摻雜P型絕緣凹穴51C而不摻雜基板51A或絕緣凹穴 51B ^圈9C展示所得DP區54 ’其與與基板51A絕緣的P型 材料共用絕緣凹穴51C。藉由將開口 55 A之邊緣定位於溝 槽53上方’ DP區54之活性部分與溝槽自對準。 DP區54可使用硼之高能植入、以任何深度形成，但一 般以等於或淺於DN區52B之深度形成。硼植入給定深度需 要比磷植入相同深度低的能量’例如0.8 MeV至2.0 MeV， 此係因為硼原子小於且輕於麟原子。在一較佳實施例中， 138590.doc -32- 200945557 DP區54植入的深度足以使得其實質上不改變p型凹穴51C 之其餘部分的表面濃度。用於DP區54之硼植入劑量可在 1E12 cm·2至1E14 cuT2之範圍内，但通常使用5E12 cm·2至 5E13 cnT2範圍内之劑量。 圖9D展示另一實施例’其中DP區55植入在兩個絕緣凹 穴之間以抑制DN區52A與52B之間發生穿通崩潰或漏電。 雖然DN區52A及52B可電浮動’但其較佳偏壓至比基板更 正之電位’且因此形成反向偏壓p_N接面。存在於區 52八及528中之每一者上的偏壓可相同或〇]^區52八及523可 以不同電位偏壓。此外，DN區52A及52B中之每一者可具 有固定電位或隨時間而變之電位。 一般而言，每個絕緣凹穴可含有以等於或比該凹穴之 DN偏壓電位更負之任何電位偏壓的設備。舉例而言，若 DN偏壓至5 V，則絕緣區内之設備可在至多5 ¥之電壓下 或在設備之崩潰機制允許之負電壓下操作，甚至可在比p 型基板51A之電位更負之電麼下操作。 圖10A-10F說明包括導電溝槽再填充區所接觸之植入dn 區的絕緣結構之形成。圓i〇A展示如上所述之DNg 742形 成及由氮切或其他合適材料所製成之可選平坦化钱刻終 止層744及遮罩層743(較佳沈積氧化物或其他合適材料之 硬遮罩）沈積及圖案化之後的結構。經由遮罩743中之開口 敍刻淺溝槽745至P-基板741中。溝槽％較佳與給定。刪 技術之標準STI相容。 圖10B展不溝槽746圖案化及姓刻之後的結構。此等溝槽 138590.doc -33· 200945557 比溝槽745深且延伸入DN區742内《溝槽746亦比溝槽745 寬，以允許如下所述形成溝槽745中之介電質再填物及溝 槽746中之導電/介電質再填物。舉例而言，溝槽745可為 約〇.5微米寬及〇.5微米深，而溝槽746可為約1微米寬及 1.5-2.〇微米深。 固i〇c展示介電層747沈積後之結構。介電層747較佳具 有優良保形性，例如可使用TE〇s沈積氧化物。沈積厚度 设计成不僅完全再填充窄溝槽745，而且覆蓋較寬溝槽746 之側壁。在此處所給之實例中，〇·3微米厚度可用於完全 再填充0.5 μπι寬淺溝槽745且在深溝槽746之每一側壁上形 成0.3微米層，從而在深溝槽746中留有〇 4微米寬的空間。 圈10D展示介電層747回蝕後之結構。較佳藉由反應性離 子姓刻技術進行之回蝕應將介電質747自深溝槽746之底部 完全移除。此時’視所用材料及其相對蝕刻速率而定，介 電質747亦可能自表面移除，且亦可能钱刻下伏遮罩層 743。在此回餘步驟後，側壁介電層748β、748C、748D及 748Ε保留於深溝槽746中，而淺溝槽745被介電區748Α完 全填充’該介電區748Α應延伸至基板741之原表面上方。 如圖10D中所示，可選植入區752Α及752Β可引入每個寬溝 槽之底部之開口中。因為基板僅曝露於此等區域中，所以 無需遮罩層。此植入物較佳為高劑量低能量之Ν型植入 物，例如在30 keV及lxl015 cm·2下之磷，其可改良導電填 充物（下文所述）與DN區之接觸。 圈10E展示導電層749沈積後之結構，該導電層749較佳 138590.doc -34- 200945557 具有高導電性及保形性，諸如原位掺雜多晶石夕。層749之 沈積厚度設計成提供深溝槽746之完全再填充。注意各溝 槽之蝕刻寬度決定其由介電質完全填充抑或由導電材料部 分填充。因此，亦可形成具有導電中心部分之寬淺溝槽， 其可有利於例如形成某些設備結構中之區域的内埋式接 點。同樣’可形成經介電質完全填充之狹窄深溝槽，其可 用於形成相鄰DN區之間的橫向絕緣。 圖10F展示平坦化後之絕緣結構。在此實例中，結構經 平坦化恢復基板741之原表面。此較佳藉由CMP及/或回蝕 方法實現。最終結構包含藉由底部之DN區742及側面之再 填充溝槽746絕緣的絕緣Ρ型區75 1。溝槽746部分地用導電 材料750Α及750Β填充’從而提供與DN區742之電接觸。導 電材料750Α由側壁介電層748Β及748C環繞，且導電材料 750Β由側壁介電層748D及748Ε環繞。因此，導電材料 750Α及750Β與Ρ型區751及基板741絕緣。 圖10G展示具有上述若干特徵之完整結構，其包括兩個 獨立01^區742八及7428。01^區742八接觸填充溝槽746八及 746Β中之導電材料。DN區742Β接觸填充溝槽746C及746D 中之導電材料。絕緣凹穴753八及7533藉由0>1區742八及 742Β及填充溝槽746A-746D與基板741絕緣。導電填充溝 槽746Ε安置於DN區742Α與742Β之間且可用作（例如）Ρ型基 板741中之少數載流子之虛設集極。導電填充溝槽746Α-746Ε中之每一者在底部包括一可選Ν型植入物752。淺介 電質填充溝槽745可包括於絕緣凹穴753Α及753Β内及/或絕 138590.doc -35- 200945557 緣凹穴753A及753B外之基板741内。深介電質填充溝槽 754亦可包括於任何區域内。亦可形成淺導電填充溝槽 755 ° 圖10G中所示之絕緣結構經由深導電填充溝槽746A-746D有利地提供DN區742A及742B之極緊致電連接。此 外’溝槽746A-746D之形成與STI溝槽745之形成具有共同 · 的多個步驟，包括介電質沈積及平坦化步驟，因此提供表 面與DN區742A及742B之接觸很少增加程序複雜性。 圈11A-11C說明在不使用上述導電再填充技術之情況下 © 形成與DN區電接觸之若干方式。在圈11A中，溝槽73 A、 73B及73C位於且垂直重疊於橫向連接的DN區72A及72B頂 上’從而使P型井74與基板71絕緣。為提供與DN區72A及 72B之表面接觸，包括N型井75及N+區76，其中N型井75垂 直重疊於DN區72A上。溝槽73A及73C使整個結構與其他 設備絕緣，而溝槽73B為將N型井75與P型井74分隔以防止 此等井之間相互電作用之分隔溝槽。 〇 圖11B中所示之實施例包括位於且垂直重疊於DN底部絕 緣區82A及82B上的溝槽83A、83B及83C，從而使P型井84 與基板81絕緣。為接觸DN區82 A，包括N型井85及N+區 86，其中N型井85垂直重疊於DN區82A上。溝槽83A及83C 使整個結構與其他設備絕緣，而溝槽83B為將N型井85與P 型井84分隔以防止該等井之間相互電作用之分隔溝槽。 DN區82A與82B當被溝槽83B分隔時彼此不直接接觸。在 此狀況下，經由漏電流與穿通之組合，DN區82B上之電偏 138590.doc •36- 200945557 壓仍會受DN區82A上之偏壓影響。然而，與圖11A之結構 相比，此配置不以低電阻提供表面至DN區82B之電阻。 另一實施例展示於圓11C中，其中DN底部絕緣區92及溝 槽93A及93B使P型井94與基板91絕緣且其中N型井95及N+ 區96促成表面與DN區92之接觸。在此組態中，無溝槽分 隔N型井95與P型井94。實情為，基板91之區域97將井94與 95分隔《對於溝槽比dn區深之方法而言，因為n型井95與 DN區92重疊大以提供優良電接觸，所以此結構可優於圖 ® 11B之結構，而對於溝槽比底部絕緣區之底部淺的方法而 言’因為溝槽73B提供N型井75與P型井74之橫向絕緣，同 時DN區72之一部分延伸至溝槽73B下方以提供與N型井75 之優良電接觸，所以圖11A之結構可為較佳。圖12說明根 據本發明形成絕緣結構的各種方法製造順序。一般而言， 製造始於基板，雖然在一較佳實施例中該基板為不具有磊 晶層之P型材料，但可包含不具有磊晶層之N型材料，或甚 ❹ 至可包含成長於P型或N型基板上的p型磊晶層或成長於n 型或P型基板上的N型磊晶層。熟習此項技術者熟知若採用 N型基板材料，則底部絕緣需要形成〇1>底部絕緣區而非 底》卩絕緣區，且需要時將其他摻雜區域轉向以形成接 面絕緣。 圖12說明兩種基本方法流程。在流韻巾，底部絕緣區 在絕緣溝槽之前形成，而在流程62中，絕緣溝槽在底部絕 緣區之前形成。如上所述，所得結構可自對準或非自對 準。經蝕刻之溝槽可氧化或藉由化學氣相沈積（cvd)填 138590.doc -37- 200945557 充或在較佳實施例中首先氧化，接著藉由沈積來填 充右溝槽氧化在DN底部絕緣區植入後發生，則必須藉 由將氧化溫度減至最小（通常低於9〇〇。〇）來避免DN區之向 上擴散。雖然展示可選DP層在絕緣結構完成後（亦即，侧 壁及DN植入後）形成，但在其他實施例中，可在溝槽形 成、DN形成或兩者之前形成。 雖然圈12巾僅展示欠溝槽遮罩錢刻，但可如上所述 姓刻及接著填充第二較淺溝槽。此外，如上所述，溝槽填 充物可包含介電質或介電質加上導電材料。若使用多個溝 槽或使用多種再填充材料’則較佳共用共同方法，諸如平 坦化步驟。 圖13說明一種製造多種完全絕緣雙極、CMOS及DMOS 設備而無需高溫處理或磊晶法的模組方法。術語"模組"係 指易於添加或移除各組處理步驟或”模組"的能力以僅產生 製造給定電路設計所需之設備。藉由產生模組法結構，藉 由僅包括必需方法步驟，可將給定電路設計之製造成本降 至最低。此外，模組設計成使得排除任何模組不影響剩餘 設備之效能或特性。以此方式’可針對任何模組法選項使 用一組共用設備文庫及模型。 原則上，因為使用所揭示之技術實現電絕緣不需要高 溫’所以可以任何次序來執行介電質填充溝槽及深關 (D N)底部絕緣區之形成而對整合設備之電絕緣無不利影 響。然而，實際上，一些製造順序因其簡化晶圓處理而為 較佳。形成溝槽絕緣結構之詳情詳述於上述申請案第 138590.doc -38- 200945557 11/444,102號中。 在此方法中’使用包含系列植入物或高能植入物之遮罩 植入物之組合來建構設備。為實現實質上如植入時之最終 換雜物分布’僅擴散及高溫處理之再分布可能最小。如植 入時之摻雜物分布因其可優化成獨立地設定設備特徵而不 同於標準單調遞減濃度之擴散高斯分布（diffused Gaussian profile) 〇 除形成絕緣結構之順序具有較大靈活性外，所揭示之低 ® 溫法結構允許以對設備效能最低的影響重新排列設備形成 順序。舉例而言，雙極基極植入可先於或後於M〇s閘極形 成步驟。為維持自對準之M〇s電晶體特徵，LDD植入後於 閘極形成，但先於側壁間隔區形成，而N+及P+源極及汲 極植入在側壁形成之後發生。 圖13展示一種形成本發明之較佳實施例的方法步驟順 序。步驟100之基板材料較佳為p型摻雜矽，p型摻雜低足 φ 以維持待製造之最高電壓設備所需的最大崩潰，然而高足 以免除可藉由過大基板電阻加劇之栓鎖效應。在一較佳實 施例中，基板不包括磊晶層，此係因為添加磊晶層可顯著 增加起始材料成本。然而，在其他實施例中，在基板頂上 包括磊晶層可為較佳。 在步驟101中，形成淺溝槽遮罩且蝕刻淺溝槽至矽基板 中。此等溝槽較佳與用於待形成之設備間之絕緣的淺溝槽 絕緣（STI)相容。舉例而言，STI溝槽可為約〇 1〇 5 ^及 0.1-0.5 μπι深。以第一遮罩步驟蝕刻STI溝槽亦用以在基板 138590.doc -39· 200945557 中形成可見標記（溝槽圖案自身）以便隨後遮罩層對準。 在此方法之其他實施例中，可在井形成（步驟105中所示 及下文所述）之後遮罩並#刻淺溝槽。在此替代性順序 中，井摻雜分布及接面深度受淺溝槽存在的影響可更小。 應注意淺溝槽絕緣不提供設備間完全絕緣。相反，3丁1與 LOCOS場氧化物類似之處在於，將電晶體彼此橫向分隔且 防止不必要之表面倒置及此等電晶體之間的漏電。然而， STI不提供設備與下伏及周圍基板區域之間的完全電絕 緣。 步驟102展示深N型（DN)區之遮罩及植入，深n型區形成 位於個別絕緣凹穴下方之底部絕緣區，從而在垂直方向上 使此等凹穴與基板絕緣。DN遮罩可為具有足夠厚度以阻 斷DN植入物之光阻劑。DN植入較佳藉由一或多個高能植 入步驟形成以將相對低電阻層引入基板深處。舉例而言， 磷可以約3 MeV之能量及約丨_5><1〇13 cm-2之劑量植入以產 生位於表面下約2 μιη且具有小於5〇〇歐姆/平方之薄層電阻 的DN區。 步驟103包括施加第二溝槽植入物遮罩及蝕刻第二組溝 槽至矽基板内。此等溝槽較佳比步驟1〇1之溝槽深，從而 自表面向下至少延伸至DN區以提供絕緣凹穴與基板之橫 向絕緣。 办在一較佳實施例中’淺溝槽具有比較深溝槽淺的深度及 窄的寬度。其可以此方式插在設備之間而對晶粒面積及電 曰曰體裝填密度具有較小的不利影響。舉例而言，在一實施 138590.doc 200945557 例中，深溝槽可為16微米深及〇4微米寬，亦即具有4倍縱 橫比’而淺溝槽可為〇,2至〇·5微米深及僅〇2微米寬僅】 倍至2,5倍縱橫比。與高縱橫比溝槽相比，尤其在其中負 載效應可影響電浆或反應性離子餘刻速度及均―性的高密 度Τ ’較低縱橫比更易於㈣及再填充。在該範圍之淺 端STI溝槽之深度足以將]^+及1>+植入物電分隔以防重疊 或接觸，但深不足以限制較深雙極基極植入物之橫向長 e 纟。舉例而言，在NPN雙極中，接著可將STI溝槽插她 發射極與P+基極接點植入物之間，但STI溝槽不足以防止 PB基極植入物橫向重疊於N+集極植入物上，此會影響設 備之基極-集極崩潰額定值。反之，若STI溝槽之深度經選 擇處於所述範圍之尚端且比基極植入物深，則其因為會使 PB基極與其p+接點斷開而不可插在n+發射極與p+基極接 點之間。 淺溝槽絕緣優於LOCOS場氧化物之一關鍵益處為缺乏鳥 ❹嘴，鳥嘴為以複雜及非所要之方式干擾M〇s電晶體操作且 最終限制電晶體裝填密度的傾斜氧化物區。在具有小於 0·4微米寬度之LOCOS場氧化物區中，鳥嘴兩側之侵佔引 起烏嘴過長、氧化物變薄、受損之電學效能及高應力。淺 溝槽絕緣之更垂直剖面比L〇C〇S絕緣佳，尤其尺寸小於 〇.3微米時。 在本發明之其他實施例中，可完全省去淺溝槽及/或深 溝槽且省略其處理步驟。本發明之範疇中亦包括兩種以上 不同溝槽蝕刻。 138590.doc 200945557 在步驟103中’在深溝槽蝕刻後，將溝槽再填充。在一 較佳實施例中’深溝槽及/或淺溝槽之寬度視溝槽功能而 變化。以介電質完全填充之溝槽可以窄寬度姓刻，而若其 部分地以介電質填充且其餘部分以導電材料填充，則使用 較寬溝槽。 為以此方式再填充溝槽，沈積具有優良保形性之介電 · 層’例如TEOS沈積氧化物。沈積厚度設計成不僅完全再 填充狹窄溝槽，而且覆蓋較寬溝槽之侧壁。舉例而言可 利用0.1微米厚度完全再填充02 μηι寬溝槽且在〇4微米寬❿ 溝槽之每側壁上形成〇.1微米層，使寬溝槽中留有〇·2微 米寬的空間。接著可較佳藉由反應性離子蝕刻技術將介電 層回蝕，以將寬溝槽底部之介電質完全移除。可選植入物 可引入各寬溝槽底部之開口中。因為基板僅在寬溝槽之底 部曝露，所以無需遮罩層。此植入物較佳為高劑量低能量 之Ν型植入物，例如在3〇 ]^乂及1><1〇15 cm_2下之磷，其可 改良導電填充物（下文所述）與DN底部絕緣區之接觸。 接著沈積導電層以完成寬溝槽之再填充。此層較佳具有 © 高導電性且保形性，諸如原位摻雜多晶矽。接著較佳藉由 化學機械研磨（CMP)將結構平坦化恢復基板之原表面。 圖13中之步驟1〇4展示在溝槽蚀刻、再填充及平坦化完 成之後執行DN遮罩及植入之選項。此流程具有優於步驟 1〇2中執行DN方法之處在於，DN區未經受與溝槽蝕刻、再 填充及平坦化步驟有關之額外處理及熱預算。步驟1〇4亦 展示較佳使用硼之高能植入所形成之可選深!>型（Dp)區之 138590.doc -42- 200945557 遮罩及植入。在一較佳實施例中，Dp區植入足夠深使得其 實質上不改變上覆設備之表面濃度。舉例而言，用於DP區 之植入劑量可在1E12 cm-2至1E14 cm·2之範圍内，但通常 可在5E11 cm-2至5E13 cm-2之範圍内。 圖13中之步驟1〇5展示高壓漂移區（HVN)之形成，高壓 你移區較佳以高達或甚至超過最深N型井植入物之能量的 能量遮罩及植入，例如使用高達3 MeV之能量下的磷。可 針對建構高壓電晶體優化HVN植入物劑量。總植入電荷可 (例如）在lEi2 cm·2至5E12 cm-2之範圍内。此步驟亦展示可 選P型區（PBD)之遮罩及植入以形成高壓電晶體之主體。 PBD植入物可包含在不同能量下之多種植入物以優化高壓 電晶體之臨限電壓、崩潰電壓及效能。 步驟106展示互補井之形成，包含遮罩步驟及植入之順 序，無隨後咼溫擴散及最少摻雜物分離。預植入氧化物可 在植入之前在低溫（例如85(TC至90(rc )下熱成長至數百埃 φ (angstrom)之厚度以將表面污染減至最少。一種預植入氧 化物可用於若干井植入而無需剝離氧化物及使氧化物再成 長。一種以上P型井及N型井可在不同區域中形成以促進不 同電壓設備之製造》 第一P型井（PW1)可使用硼系植入物形成，從而產生非單 調或非南斯摻雜濃度分布’該分布可包括至少一個頂部部 分PW1A及内埋或較深部分PW1B或包含不同能量及劑量之 植入物的多個區域。較深部分PW1B可用較重劑量植入物 形成且具有比上部井部分PW1A高的濃度。 138590.doc •43- 200945557 第二P型井（PW2)亦可使用硼系植入物形成，從而產生非 單調或非高斯摻雜濃度分布，該分布可包括至少一個頂部 部分P W2A及内埋或較深部分PW2B或包含不同能量及劑量 之植入物的多個區域。較深部分P W 2 B亦可用較重劑量植 入物形成且具有比上部井部分PW2A高的濃度。PW1及 PW2之濃度及摻雜分布可為不同的，且可針對各種電壓設 備加以優化。舉例而言，PW1可針對建構1.5V NMOS電晶 體優化，而PW2可針對製造12V NMOS電晶體優化。在此 類狀況下，PW1之平均濃度可比PW2之平均濃度高。 以類似方式，可使用磷系植入物形成第一 N型井 (NW1)，從而產生非單調或非高斯摻雜濃度分布，該分布 可包括至少一個頂部部分NW1A及内埋或較深部分NW1B 或包含不同能量及劑量之植入物的多個區域。較深部分 NW1B可用較重劑量植入物形成且具有比上部井部分 NW1A高的濃度。 同樣，可使用磷系植入物形成第二N型井（NW2)，從而 產生非單調或非高斯摻雜濃度分布，其可包括至少一個頂 部部分NW2A及内埋或較深部分NW2B或包含不同能量及 劑量之植入物的多個區域。較深部分NW2B亦可用較重劑 量植入物形成且具有比上部井部分NW2A高的濃度。NW1 及NW2之濃度及摻雜分布為不同的，且可針對各種電壓設 備加以優化。舉例而言，NW1可針對建構1.5V PMOS電晶 體優化，而NW2可針對製造12V PMOS電晶體優化。 應用模組性之原理，可添加額外P型井及N型井而不影 138590.doc -44- 200945557 響其他整合設備。在一較佳實施例中，上述井植入深度不 深於DN底部絕緣層❶因此，位於DN區上方之p型井不應 大幅增加DN區之薄層電阻或大幅降低DN區之絕緣有效 性。 . 步驟107展示互補雙極電晶體之基極區的形成》舉例而 言，可藉由遮罩及硼之植入將NPN基極區（PB)引入。類似 地，可藉由遮罩及磷之植入將PNP基極區（NB)引入。基極 ❹ &入物可包含單-植入物或系列植入物。在系列植入基極 區之一實例中，淺部分可受到較重摻雜且用以降低基極電 阻，而較深部分可受到較輕微摻雜且分等級以優化設備之 電流增益歐拉電壓。雙極電晶體可使用多晶矽或所植入之 發射極形成。 步驟108展示CMOS電晶體之閘極的形成。可形成單一、 雙重或多重閘極氧化物以建構針對不同操作電壓優化之設 備。舉例而言，在雙重閘極氧化物製程中，第一氧化物可 〇 在低溫（例如850°c至900。〇下成長至給定厚度接著 將氧化物遮罩且移除’ 一般藉由在需要較薄閘極氧化物之 區域中用Hm中钱刻來移除。藉由在餘刻程序中覆蓋溝槽 或藉由限制蝕刻時間來確保蝕刻期間不自介電質填充溝槽 移除大量氧化物。或者，可使用如2005年12月9日申請之 I請案第11/298，G75號中所述之覆蓋溝槽減緩溝槽氧化物 知钱’該案以引用的方式併入本文中。 將第—閘極氧化物自選定活性區移除後，整個晶圓可經 第二次氧化以在第二次氧化時不存在氧化物之區域中使第 138590.doc -45- 200945557 二問極氧化物以厚度成長。在第二閘極氧化物之前 剩餘氧化物的區域中，氧化物因兩次連續氧化而自其起始 厚度X〇xl成長至新厚度X()x(thick) 〇 在此雙重氧化物方法中，較厚氧化物可用於支持較高閘 極電壓之設備，例如350A閘極氧化物可用於12 V設備。較 薄氧化物可用於支持較低閘極電壓之設備；例如1 25A氧化 物可用於5 V設備。
在單一或多重閘極氧化物形成後，沈積單一閘極多晶矽 層。在一實施例中，可沈積經原位摻雜之閘極多晶矽層。 接著可用諸如鉑、鈦或鎢之難熔性金屬覆蓋閘極多晶矽以 形成低電阻矽化物。接著可將閘極遮罩且蝕刻。 在另一實施例中，可沈積未經摻雜、經毯覆式植入物輕 微摻雜的閘極多晶碎層’且接著遮罩且㈣。此層之區域 可免於隨後摻雜用以形成高值電阻器。在此實施例中， 可在製程後期使用與用以形成^^1〇8或1^〇8設備之源極 區及沒極區相同的N+或P+植人物換雜閘極多晶石夕層。接
*可藉由諸如氧化物之層保護閘極多晶矽之某些部分，且 曝露之多晶#區可用難熔性金屬覆蓋以形成自對準（與保 護層自對準）之矽化物區。 ” 在另實施例中，較厚閘極氧化物可a長且用原位推2 之：-多晶矽層覆蓋，且接著遮罩且蝕刻第一多晶矽： 接著可移除不需要之厚閘極氧化物區。接著薄閘極氧化4 ^長且用未㈣雜之第二多㈣層覆蓋，且接著遮罩」 形成p型與N型多晶石夕區。接著第二多晶石夕層可用_ 138590.doc • 46 - 200945557 熔性金屬覆蓋且反應形成矽化物，接著遮罩且蝕刻以形成 低電壓閘極。在此替代性流程中，較高電壓厚閘極設備不 具有矽化物且因此該等較高電壓厚閘極設備之最大開關速 度可較低。此流程之一優勢在於可在第一多晶矽層與第二 多晶矽層之間形成多晶矽-多晶矽電容器（p〇ly_t〇_p〇ly capacitor) ° 在一替代性流程中，步驟107之基極植入物可在閘極氧 &步驟後引人’此優點在於，若氧化先於基極植入，則閘 極氧化程序對基極摻雜物分布無影響。在高頻率操作需要 基極極淺的情況下，此流程尤其有利於多晶矽發射極雙極 電晶體形成。 步驟109展示可選P型傾斜主體（pTB)之形成，其係使用 大角度傾斜植入（LATID)經由遮罩引入。為形成\通道橫向 DMOS之主體，例如，可將1E13 cm·2至5E14 cm_2範圍内的 硼植入物以45。度角引入，從而滲入多晶矽閘極下之矽 φ 中。為確保所有取向閘極之均一性，應在離子植入期間機 械旋轉阳圓。LATID方法允許ptb區之形成，該pTB區與 多晶矽閘極邊緣自對準且具有相對大之閘極負重疊（例如 0.3-0.6微米）而無需長久擴散以使閘極下之ρτΒ擴散（實情 為，其在閘極下藉由LATID植入卜步驟1〇9亦展示依序經 遮罩及植入之輕微摻雜汲極（LDD)區之形成。可形成多個 LDD區且針對給定模組流程中所包括的各種cM〇s設備優 化。舉例而言’可針對較低電壓CMOS設備形成較重摻雜 之LDD區（NLDD1及plddI)且針對較高電壓設備形成獨立 138590.doc -47- 200945557 較輕換雜LDD區（NLDD2及PLDD2)。 在LDD植入後，步驟11〇展示使用習知方法形成側壁間 隔區’諸如沈積厚氧化物層或其他間隔層，接著進行各向 異性触刻以將除沿所蝕刻之閘極多晶矽區之側壁外之所有 區域的間隔層移除。步驟H〇亦展示N+及P+源極及汲極植 入物之形成。此等植入物經個別遮罩且通常分別使用砷及 BF2植入。亦可將可選額外植入物引入以改良ESD效能。 在一較佳實施例中，如上所述，亦使用N+及P +植入物摻 雜NMOS及PMOS設備上所曝露之多晶矽閘極區，從而在 各類型設備中提供相同摻雜類型之閘極多晶矽及源極及汲 極區。亦可沈積、遮罩且蝕刻遮罩層，諸如氧化物，以使 得自對準矽化物接著可形成於閘極多晶矽及/或源極區及 汲極區之未遮罩區上。 步驟111展示第一層間介電層（ILD)之形成，其將基板與 上覆金屬層分隔。此層較佳為厚度在〇3_1〇微米之範圍内 的二氧化矽或另一合適介電質層。若給定方法流程中包括 高頻率多晶矽發射極雙極電晶體’則在ILD中敞開多晶石夕 發射極窗口且沈積多晶矽。多晶矽可原位摻雜或未摻雜沈 積’接著進行遮罩及離子植入以形成P型及N型多晶矽發射 極°接著使用快速熱退火（RTA)方法將晶圓退火以活化所 植入之摻雜物。除溝槽再填充、閘極氧化及多晶矽沈積程 序以外’此步驟包含大部分之程序熱預算。此特徵與大部 分絕緣1C方法相比獨特之處在於具有與絕緣及井形成相關 之實質性南溫處理。RTA循環可包含例如1 〇〇〇· 1 1 〇〇。〇之溫 138590.doc •48· 200945557 度’歷時數秒至數分鐘。 步驟112展示多層互連之形成》互連程序開始為接觸遮 罩及蝕刻第一 ILD，接著較佳使用難熔性金屬（諸如，鶴） 沈積及平坦化來形成接觸插塞。使用（例如）鋁、銅或合金 沈積第一金屬化層。金屬化層亦可包含一或多個下伏障壁 層及一或多個上覆障壁層以改良黏附、接觸電阻或光學處 理。總金屬堆疊之厚度視待蝕刻之最小線寬而定，但通常 可為1 · 0微米或更小。遮罩且钮刻第一金屬化層。以類似 方式沈積且蝕刻ILD及金屬化之額外層以提供所需數目之 互連層。 在步驟113中’沈積、遮罩且蝕刻諸如氧化矽或氮化矽 之鈍化層以界定結合概墊開口。或者，可沈積另一介電層 而非鈍化層，且可蝕刻最終通道遮罩。接著可沈積可選第 四層金屬且用以在跨越凸塊組件之晶片上均勻再分布襯墊 位置’通常呈0.5 mm中心距規則網格陣列。因此，可稱該 金屬為RDL或再分布層。接著將襯塾遮罩沈積且姓刻於凸 塊位置且沈積三層薄金屬夾層，例如包含鈦作為歐姆接觸 層、接著鎳作為障壁層及最後銀作為可焊接金屬的三層薄 金屬夾層。接著銀焊料凸塊鍍於晶圓上且所完成之晶圓備 妥用於切割。 本文中所述之實施例意欲具有說明性且非限制性。熟習 此項技術者經由本文中之說明顯而易見屬於本發明之寬範 _内的許多替代性實施例。 【圖式簡單說明】 138590.doc • 49- 200945557 圖1說明根據本發明之一實施例製造之CMOS設備的橫截 面圖。 圈2說明根據本發明之第二實施例製造之cmos設備的橫 截面圖。 圖3說明根據本發明之第三實施例製造之cmos設備的橫 截面圖。 圖4為其中溝槽含有與底部絕緣區接觸之導電材料的絕 緣雙極電晶體之橫截面圖。 圈5為其中溝槽經介電材料填充之絕緣雙極電晶體之橫 截面圖。 圖6A-6D說明一種用於形成非自對準之絕緣結構的方法 /’IL程’其中底部絕緣區在形成溝槽之前植入。 « 7A-7E說明一種用於形成自對準之絕緣結構的方法流 程’其中溝槽在底部絕緣區植入之前形成。 圖8A-8E說明一種用於形成絕緣結構之替代方法流程， 其中溝槽在底部絕緣區植入之前形成。 圈9A-9D說明一種用於在絕緣凹穴内及絕緣凹穴之間形 成深植入P型區的方法流程。 圈10A-10G說明一種用於形成具有導電填充溝槽以及一 或多個淺溝槽絕緣（STI)溝槽之絕緣結構的方法流程。 圖11A-11C說明使用植入井電接觸底部絕緣區之替代性 方法。 圖12為說明用於形成本發明之絕緣結構之各種製造方法 的流程圖。 138590.doc -50- 200945557 圓13為一種根據本發明製造多種完全絕緣雙極、CMOS 及DMOS設備的模組方法之流程圖。 【主要元件符號說明】
2 P型基板 3 深N型底部絕緣區 4 硬遮罩 5 光阻遮罩 6 預植入氧化物 8 遮罩層 9A 開口 9B 開口 10 P型凹穴/絕緣凹穴 11A 電絕緣溝槽 11B 電絕緣溝槽 21 基板 22 DN底部絕緣區 23 遮罩層/遮罩 23A 開口 23B 邊緣 24 預植入之薄氧化物層 25 外側圍緣/邊緣 27 遮罩層 28 遮罩區/遮罩 30A 窗口 138590.doc -51 · 200945557 30B 窗口 31 P型凹穴 31A 側壁溝槽 31B 側壁溝槽 32 介電材料 40 開口 41 基板 42 遮罩 43 填充溝槽 44 遮罩層 45A DN區 45 DNS 46 P型凹穴 51 A 基板 51B 絕緣凹穴 51C 絕緣凹穴/P型凹穴 52A DN區 52B DN區 53A 溝槽 53B 溝槽 53C 溝槽 53D 溝槽 54 DP區 55 遮罩層/DP區 138590.doc -52- 200945557
55Α 開口 61 流程 62 流程 71 基板 72Α DN區 72Β DN區 73Α 溝槽 73Β 溝槽 73C 溝槽 74 Ρ型井 75 Ν型井 76 Ν+區 81 基板 82Α DN底部絕緣區 82Β DN底部絕緣區 83Α 溝槽 83Β 溝槽 83C 溝槽 84 Ρ型井 85 Ν型井 86 Ν+區 91 基板 92 DN底部絕緣區 93Α 溝槽 138590.doc ·53· 200945557
93B 94 95 96 97 100A 100B 100C 100D 100E 100F 101 102A 102B 103A 103B 103C 103D 104 104A 104B 105 105A 105B 溝槽 P型井 N型井 N+區 基板91之區域
PMOS
PMOS
NMOS
PMOS
NMOS
NMOS 基板 DN底部絕緣區 DN底部絕緣區 填充溝槽 填充溝槽 再填充溝槽 再填充溝槽 N型井 頂部部分 較深部分 P型井 頂部部分 較深部分 138590.doc -54- 200945557 106 N型井 106A 頂部部分 106B 較深部分 107 P型井 107A 頂部部分 107B 較深部分 108 深P型區 109A 閘極 ❿ 109B 閘極 110A N+汲極 110B N+源極 110F N +源極 110G N+汲極 111A P +源極 111B P +汲極 me P +接點區 111D P+源極 111E P+汲極 111F P+接點區 112 下伏P型輕微摻雜汲極/LDD漂移區 113 下伏NLDD1/LDD漂移區 114 源極延伸部分 115 輕微摻雜汲極延伸部分 115A 第一閘極氧化物層 138590.doc -55- 200945557 115B 第一閘極氧化物層 116A 第二閘極氧化物層 116B 第二閘極氧化物層 117A 閘極 117B 閘極 118A 側壁間隔區 118B 側壁間隔區 118C 側壁間隔區 118D 側壁間隔區 119 輕微摻雜汲極延伸部分 120 源極延伸部分 131 介電材料層 132 導電材料 133A P型區 133B P型層 134A 溝槽 134B 溝槽 135A 再填充溝槽 135B 再填充溝槽 140A 絕緣凹穴 MOB 絕緣凹穴 200A PMOS/NPN電晶體 200B NMOS/PNP電晶體 200C NMOS 138590.doc -56- 200945557 200D PMOS 201P 型基板 202A DN底部絕緣 202B DN底部絕緣區 203A 填充溝槽 203B 溝槽 203C 溝槽 203D 溝槽 ❹ 203E 溝槽 203F 溝槽 203G 溝槽 203H 溝槽 204 P+基極接點區 204A N型井 204B N型井 205 溝槽 205A P型井 206 N+發射極 206A N型井 206B N型井 207 P型基極區 207A P型井 208 可選深P型區/N型區/介入區 209 填充溝槽 138590.doc -57- 200945557 210 埋入絕緣區 210A N +接點區 210B N+源極 210C N+汲極 210F N+源極 210G N+汲極 211 P+發射極 211A P+源極 21 IB P+汲極 211F P +源極 211G P+汲極 212 下伏LDD 213 下伏LDD/N+基極接點區 214 LDS/P +集極接點區 215 LDD/N型基極區/基極 216 LDS/P型集極區 217 LDD 218 第一閘極氧化物層 219A 側壁間隔區 219B 側壁間隔區 220A 多晶石夕閘極 220B 多晶石夕閘極 220C 多晶石夕閘極 220D 多晶石夕閘極 138590.doc -58- 200945557 221 可選矽化物 222 第二閘極氧化物層 231 介電材料層 232 導電材料 240A 絕緣凹穴 240B 絕緣凹穴 241 介電材料層 242 導電材料 © 300A PMOS 300B NMOS 301 Ρ型基板 302 DN底部絕緣區 303A 溝槽 303B 溝槽 303C 溝槽 304 Ν型井 305 Ρ型井 306Α Ρ+源極 306Β Ρ+汲極 306C Ρ+接點區 307Α 側壁間隔區 307Β 側壁間隔區 308 LDS 309Α 閘極 138590.doc -59- 200945557 309B 閘極 310A 可選矽化物 310B 可選矽化物 311A 閘極氧化物層 311B 閘極氧化物層 312 LDD 313 LDD 314A N +源極 314B N+汲極 314C N+接點區 315 LDS 316 LDD 317 LDD 318 層間介電層 3 19 圖案化金屬 化層 340 絕緣凹穴 400A NPN雙極電 晶體 400B NPN雙極電 晶體 401 P型基板 402A DN底部絕緣區 402B DN底部絕緣區 403A 填充溝槽 403B 填充溝槽 403C 填充溝槽 138590.doc -60- 200945557 403D 填充溝槽 403E 溝槽 403F 填充溝槽 404A N井區 404B N井區 405A 基極區/P型井 405B 基極區/P型井 406A 植入N+發射極/N+區 ❿ 406B N+區 406C N+區 406D N+區 407A P+區 407B P+區 408 金屬 409 層間介電層 410 NB區 ❹ 741 P-基板 742 DN區 742A DN區 742B Dim 743 遮罩層/遮罩 744 姓刻終止層 745 淺溝槽 746 溝槽 138590.doc 61 · 200945557 746A 填充溝槽 746B 填充溝槽 746C 填充溝槽 746D 填充溝槽 746E 導電填充溝槽 747 介電層 748A 介電區 748B 側壁介電層 748C 側壁介電層 748D 側壁介電層 748E 側壁介電層 749 導電層 750A 導電材料 750B 導電材料 751 絕緣P型區 752 可選N型植入物 752A 可選植入區 752B 可選植入區 753A 絕緣凹穴 753B 絕緣凹穴 754 介電質填充溝槽 755 導電填充溝槽 Lni 長度 Ln2 長度 138590.doc -62- 200945557
Lpi 長度 Lp2 長度 NW1 頂部部分 NW1B 較深部分 NW2 頂部部分 NW2B 較深部分 PW1 頂部部分 PW1B 較深部分 PW2 頂部部分 PW2B 較深部分
138590.doc -63

Claims (1)

  1. 200945557 七、申請專利範圍： 1. 一種絕緣互補金氧半導體（CM0S)電晶體，其形成於一具 有一第一導電類型之半導體基板中，該基板不包含一磊 晶層，該絕緣CMOS電晶體對包含： 一具有與該第一導電類型相反之一第二導電類型、埋 入該基板中之底部絕緣區；及 一自該基板之一表面向下至少延伸至該底部絕緣區的 第一填充溝槽，該第一填充溝槽包含一介電材料， 其中該底部絕緣區與該第一填充溝槽一起包圍該基板 之一絕緣凹穴，該絕緣凹穴包含一 N井及一 p井，該1^井 包含一 P通道金氧半導體場效電晶體（M〇SFET)，該p井 包含一 N通道MOSFET。 2·如請求項1之絕緣CMOS電晶體，其中該]^井及該p井之每 一者包含一與該基板之一表面相鄰之上部及一位於該上 部下之下部，該下部具有大於該上部之峰值摻雜濃度的 峰值摻雜濃度。 3.如請求項2之絕緣CMOS電晶體，其中該p通道m〇sfet 包含： -p型源極區、一p型汲極區、一上覆於一閘極氧化物 層上之閘極及一 P型汲極延伸區’該p型汲極延伸區摻雜 比該P型汲極區輕且自該p型汲極區延伸至該閘極且 其中該N通道MOSFET包含： - N型源極區、一_汲極區、一上覆於一第二閘極氧 化物層上之第二閘極及一N型汲極延伸區，該”型汲極延 138590.doc 200945557 伸區摻雜與比該N型沒極區輕且自該N型没極區延伸至該 第二閘極。 4. 如請求項3之絕緣CMOS電晶體，其中該N型汲極區與該 閘極之間的橫向距離大於該N型源極區與該閘極之間的 橫向距離。 5. 如請求項3之絕緣CMOS電晶體’其包含一摻雜比該\型 源極區輕且比該N型汲極延伸區重之N型源極延伸區，該 N型源極延伸區自該N型源極區延伸至該閘極。 6. 如請求項1之絕緣CMOS電晶體，其中該第一填充溝槽經 介電材料填充》 7. 如請求項1之絕緣CMOS電晶體，其中該第一填充溝槽進 一步包含一導電材料’該導電材料由該介電材料橫向環 繞。 8·如請求項7之絕緣CMOS電晶體，其中該導電材料提供該 底部絕緣區至該基板之一表面的電接觸。 9. 如請求項1之絕緣CMOS電晶體，其包含—第二填充溝 槽’該第二填充溝槽自該基板之一表面向下至少延伸至 該底部絕緣區，該第二填充溝槽包含一介電材料且將兮 P井與該N井分隔。 10. 如請求項9之絕緣CMOS電晶體，其中該第二填充溝槽之 寬度小於該第一填充溝槽之寬度。 11. 如請求項1之絕緣CMOS電晶體，其包含—第二填充、籌 槽’該第二填充溝槽自該基板之一表面向下延伸至小於 該第一填充溝槽之深度的深度。 138590.doc -2 - 200945557 12. 13. ❹ ❹ 14. 如請求項11之絕緣CMOS電晶體，其中該第二填充溝槽 經一介電材料填充且該第一填充溝槽包含一由該介電材 料橫向環繞之導電材料。 一種絕緣CMOS電晶體群，其形成於一具有一第一導電 類型之半導體基板中，該基板不包含一磊晶層，該絕緣 CMOS電晶體群包含： 一具有與該第一導電類型相反之一第二導電類型、埋 入該基板中之第一底部絕緣區； 一自該基板之一表面向下至少延伸至該第一底部絕緣 區的第一填充溝槽’該第一填充溝槽包含一介電材料， 其中該第一底部絕緣區與該第一填充溝槽一起包圍該基 板之一第一絕緣凹穴，該第一絕緣凹穴包含一第一：^井 及一第一 P井，該第一 N井包含一第一 p通道M0SFET， 該第一 P井包含一第一 N通道MOSFET ; 一具有該第二導電類型、埋入該基板中之第二底部絕 緣區；及 一自該基板之該表面向下至少延伸至該第二底部絕緣 區的第二填充溝槽，該第二填充溝槽包含一介電材料， .其中該第二底部絕緣區與該第二填充溝槽一起包圍該基 板之一第二絕緣凹穴，該第二絕緣凹穴包含一第二^^井 及一第二P井，該第二N井包含一第二P通道M0SFET， 該第二P井包含一第二N通道M0SFET。 如請求項13之絕緣CMOS電晶體群，其中該第一 n井及該 第二N井之每一者及該第一 p井及該第二p井之每一者包 138590.doc 200945557 含一與該基板之一表面相鄰之上部及一位於該上部下之 下部，在該等井之每一者内，該下部具有大於該上部之 峰值摻雜濃度之峰值摻雜濃度。 15. 如請求項13之絕緣CMOS電晶體群，其進一步包含一具 有該第一導電類型之深植入區，該深植入區埋入該基板 中且橫向安置於該第一底部絕緣區與該第二底部絕緣區 之間》 16. 如請求項13之絕緣CMOS電晶體群，其進一步包含一第 三再填充溝槽，該第三再填充溝槽自該基板之該表面向 下延伸且橫向安置於該第一絕緣凹穴與該第二絕緣凹穴 之間。 1 7.如請求項13之絕緣CMOS電晶體群，其中該第一填充溝 槽及該第二填充溝槽進一步包含一導電材料，該導電材 料由該介電材料橫向環繞。 1 8 ·如請求項16之絕緣CMOS電晶體群，其中該第三再填充 溝槽經一介電材料填充。 19. 如請求項16之絕緣CMOS電晶體群，其中該第三再填充 溝槽之寬度小於該第一再填充溝槽及該第二再填充溝槽 之寬度。 20. 如請求項17之絕緣CMOS電晶體群，其進一步包含一自 該基板之該表面向下延伸的第三再填充溝槽，該第三再 填充溝槽橫向安置於該第一絕緣凹穴與該第二絕緣凹穴 之間且經該介電材料填充。 2 1.如請求項1 3之絕緣CMOS電晶體群，其包含一第三填充 138590.doc -4- 200945557 溝槽及一第四填充溝槽，該第三填充溝槽自該基板之該 表面向下至少延伸至該第一底部絕緣區，該第三填充溝 槽包含一介電材料且將該第一 p井與該第一 N井分隔，該 第四填充溝槽自該基板之該表面向下至少延伸至該第二 底部絕緣區，該第四填充溝槽包含一介電材料且將該第 二P井與該第二N井分隔。 22. 如請求項21之絕緣CMOS電晶體群，其中： 該第一P通道MOSFET包含一第一p型源極區、一第一p 型及極區及一上覆於一第一閘極氧化物層上之第一閘 極； 該第一 N通道MOSFET包含一第一 ；^型源極區、一第一 N型；及極區及一上復於一第二閘極氧化物層上之第二閘 極； 該第二P通道MOSFET包含一第二p型源極區、一第二p 型汲極區及一上覆於一第三閘極氧化物層上之第三閘 極；及 該第二N通道MOSFET包含一第二源極區、一第二 N型汲極區及一上覆於一第四閘極氧化物層上之第四閘 極。 23. 如請求項22之絕緣CM0S電晶體群，其中該第三閘極氧 化物層及該第四閘極氧化物層之每一者比該第一閘極氧 化物層及該第二閘極氧化物層之每一者厚。 24. 如請求項22之絕緣CMOS電晶體群，其中該第二n井及該 第二P井之每一者具有比該第一 N井及該第一 p井之每一 138590.doc 200945557 者低的表面濃度。 2 5.如請求項22之絕緣CMO S電晶體群，其中該第二N井及該 第二P井之每一者具有比該第一 N井及該第一 p井之每一 者大的厚度。 26. 如s青求項22之絕緣CMOS電晶體群，其中該第一絕緣凹 穴包含一具有該第二導電類型之井，該井自該基板之該 表面向下延伸至該底部絕緣層。 27. 如請求項13之絕緣CMOS電晶體群，其中該第一p井包含 一第三P通道MOSFET及一自該基板之該表面向下延伸之 第二填充溝櫓’該第三填充溝槽包含一介電材料且將該 第一 P通道MOSFET與該第三P通道m〇SFET分隔。 28. 如請求項27之絕緣CMOS電晶體群，其中該第三填充溝 槽之深度小於該第一填充溝槽之深度。 29. 如請求項27之絕緣CMOS電晶體群’其中該第三填充溝 槽之寬度小於該第一填充溝槽之寬度。 30. 如請求項13之絕緣CMOS電晶體群，其中該第一填充溝 槽及該第二填充溝槽之每一者經該介電材料填充。 31. 如請求項13之絕緣CMOS電晶體群，其中該第一填充溝 槽及該第二填充溝槽之每一者之一壁襯有該介電材料， 該第一填充溝槽及該第二填充溝槽之每一者之其餘部分 包含一導電材料，該導電材料自該基板之該表面延伸至 該底部絕緣區。 32. 種絕緣雙極電晶體，其形成於一具有一第一導電類型 之半導體基板中，該基板不包含一磊晶層，該絕緣雙極 138590.doc • 6 - 200945557 電晶體包含： 一具有與該第一導電類型相反之一第二導電類型、埋 入該基板中之底部絕緣區； 一自該基板之一表面向下至少延伸至該底部絕緣區之 第一填充溝槽，該第一填充溝槽包含一介電材料，其中 該底部絕緣區及該第一填充溝槽一起包圍該基板之一絕 緣凹穴， 一具有該第二導電類型之發射極區，其位於該絕緣凹 穴中、與該基板之一表面相鄰； 具有該第一導電類型之基極區，其位於該絕緣凹穴 中、與該發射極區相鄰；及 一具有該第二導電類型之集極區，該集極區包含該底 部絕緣區且與該基極區相鄰定位。 33. 如請求項32之絕緣雙極電晶體，其中該基極區包含一基 極接點區’該基極接點具有比該基極區之其餘部分高的 摻雜濃度，該絕緣雙極電晶體進一步包含一介電質填充 溝槽’該介電質填充溝槽自該基板之該表面向下延伸且 將該發射極區與該基極接點區分隔。 34. 如請求項33之絕緣雙極電晶體，其中該介電質填充溝槽 具有小於該第一填充溝槽之垂直深度的垂直深度。 35·如請求項33之絕緣雙極電晶體，其中該介電質填充溝槽 具有小於該第一填充溝槽之橫向寬度的橫向寬度。 3 6·如請求項33之絕緣雙極電晶體，其中該介電質填充溝槽 橫向包圍該發射極區，該基極接點區橫向包圍該介電質 138590.doc 200945557 填充溝槽，且該第一填充溝槽橫向包圍該基極接點區。 37. 如請求項32之絕緣雙極電晶體，其中該填充溝槽進一步 包含一導電材料’該導電材料由該介電材料橫向環繞。 38. 如請求項37之絕緣雙極電晶體，其中該導電材料提供該 集極區至該基板之該表面的電接觸。 3 9.如請求項3 2之絕緣雙極電晶體’其中該填充溝槽經該介 ’ 電材料填充。 . 40. 如請求項32之絕緣雙極電晶體，其中該絕緣凹穴進一步 包含一具有該第二導電類型之井，該井自該基板之該表❹ 面延伸至該底部絕緣區。 41. 如請求項40之絕緣雙極電晶體，其進一步包含一自該基 板之該表面向下至少延伸至該底部絕緣區的第二介電質 填充溝槽，該第二介電質填充溝槽位於該井與該基極區 之間。 42. 如請求項32之絕緣雙極電晶體，其中該發射極區包含一 發射極接點區，該發射極接點區具有比該發射極區之其 餘部分高的摻雜濃度。 〇 43. 如請求項35之絕緣雙極電晶體，其中該第一填充溝槽包 含一個沿該溝槽之該壁的介電材料層及一自該溝槽之該 頂部延伸至該底部絕緣區的導電材料。 44. 一種絕緣雙極電晶體，其形成於一具有一第一導電類型 之半導體基板中，該基板不包含一磊晶層，該絕緣雙極 電晶體包含： 一具有與該第一導電類型相反之一第二導電類型、埋 138590.doc 200945557 入該基板中之集極區； -自該基板之-表面向下延伸的第—填充溝槽該第 -填充溝槽包含一導電材料’該導電材料由一介電材料 橫向環繞， 一具有該第一導電類型之基極區，其位於該基板中、 該集極區上方；及 一具有該第二導電類型之發射極區，其位於該基極區 上方且與該基板之一表面相鄰。 ° 45. 一種絕緣雙極電晶體’其形成於一具有一第一導電類型 之半導體基板中，該基板不包含一磊晶層，該絕緣雙極 電晶體包含： 一具有與該第一導電類型相反之一第二導電類型、埋 入該基板中之底部絕緣區； 一自該基板之一表面向下至少延伸至該底部絕緣區之 填充溝槽，該填充溝槽包含一介電材料，其中該底部絕 參緣區及該填充溝槽一起包圍該基板之一絕緣凹穴， 一具有該第一導電類型之發射極區，其位於該絕緣凹 穴中、與該基板之一表面相鄰； 一具有該第二導電類型之基極區’其位於該絕緣凹穴 中、與該發射極區相鄰；及 一具有該第一導電類型之集極區，其與該基極區相鄰 定位。 46·如請求項45之絕緣雙極電晶體，其中該基極區包含一基 極接點區’該基極接點具有比該基極區之其餘部分高的 138590.doc -9- 200945557 摻雜濃度’該絕緣雙極電晶體進一步包含一第一介電質 填充溝槽，該第一介電質填充溝槽自該基板之該表面向 下延伸且將該發射極區與該基極接點區分隔。 47.如請求項46之絕緣雙極電晶體，其中該集極區包含一集 極接點區，該集極接點區具有比該集極區之其餘部分高 的摻雜濃度，該絕緣雙極電晶體進一步包含一第二介電 質填充溝槽，該第二介電質填充溝槽自該基板之該表面 向下延伸且將該基極接點區與該集極接點區分隔。 48·如請求項45之絕緣雙極電晶體，其中該第一介電質填充 溝槽具有小於該第一填充溝槽之垂直深度的垂直深度。 49. 如請求項45之絕緣雙極電晶體，其中該第一介電質填充 溝槽具有小於該第一填充溝槽之橫向寬度的橫向寬度。 50. 如請求項47之絕緣雙極電晶體，其中該第一介電質填充 溝槽橫向包圍該發射極區，該基極接點區橫向包圍該第 一介電質填充溝槽，該第二介電質填充溝槽橫向包圍該 基極接點區，該集極接點區橫向包圍該第二介電質填充 溝槽，且該第一填充溝槽橫向包圍該集極接點區。 51. —種存於一具有一第一導電類型之半導體基板中的絕緣 結構’該絕緣結構包含： 一具有一第二導電類型、埋入該基板中之底部絕緣 區； 自該基板之一表面向下至少延伸至該底部絕緣區之 填充溝槽’該i真充溝肖包含一介電材料該底部絕緣區 及該填充溝槽一起包圍該基板之一絕緣凹穴； 138590.doc _ 10_ 200945557 一存於該絕緣凹穴中之分隔溝槽，該分隔溝槽包含一 介電材料且自該基板之該表面向下至少延伸至該底部絕 緣區以便將該絕緣凹穴分隔成第一部分及第二部分；及 一存於該絕緣凹穴之該第一部分中、具有該第二導電 類型之井，該井自該基板之該表面向下延伸至該底部絕 緣區。 52.如請求項5 1之絕緣結構，其包含一存於該絕緣凹穴之該 第一邛分中、具有該第一導電類型之第二井，該第二井 具有比該基板之摻雜濃度大的摻雜濃度。 53_ —種存於一具有一第一導電類型之半導體基板中的絕緣 結構，該絕緣結構包含： 一具有一第二導電類型、埋入該基板中之底部絕緣 區， 一自一表面向下延伸至該底部絕緣區之填充溝槽，該 填充溝槽包含一導電材料，該導電材料由一介電材料橫 向環繞，該底部絕緣區及該填充溝槽一起包圍該基板之 一絕緣凹穴；及 一存於該絕緣凹穴中之分隔溝槽，該分隔溝槽包含一 介電材料。 54. 如请求項53之絕緣結構，其中該導電材料提供該基板之 該表面至該底部絕緣區之電接觸。 55. 如請求項53之絕緣結構，其中該分隔溝槽經該介電材料 填充。 56. 如請求項53之絕緣結構，其中該分隔溝槽自該基板之該 I38590.doc -11 - 200945557 表面向下延伸至該底部絕緣區以便將該絕緣凹穴分隔成 第一部分及第二部分。 57.如請求項53之絕緣結構，其中該分隔溝槽具有小於該填 充溝槽之橫向寬度的橫向寬度。 5 8.如請求項53之絕緣結構，其中該分隔溝槽具有小於該填 充溝槽之垂直深度的垂直深度。 59. —種形成一用於一積體電路設備之絕緣結構的方法，該 方法包含： 提供一具有一第一導電類型之半導體基板，該基板不 含有一遙晶層； 在該基板之一表面上方形成一第一遮罩層； 將該第一遮罩層圖案化以在該第一遮罩層中形成一第 一開口； 經由該第一遮罩層中之該開口將一具有一第二導電類 型之摻雜物植入以便形成一底部絕緣區，該底部絕緣區 具有一低於該基板之該表面之上邊界； 在該第一遮罩層中之該開口内、在該基板之該表面上 形成一第二遮罩層，該第二遮罩層之一邊緣與該第一遮 罩層中之該第一開口之一邊緣隔開以產生一間隙； 經由該間隙蝕刻該基板以形成一溝槽，該溝槽向下至 少延伸至該底部絕緣區；及 填充該溝槽以便形成該基板之一絕緣凹穴。 60. 如請求項59之方法，其包含在形成該第二遮罩層之前在 該第一遮罩層中之該開口中形成一第三遮罩層，且經由 138590.doc . 12- 200945557 該間隙蝕刻該第三遮罩層。 61. 如4求項59之方法，其包含在該基板之該表面上形成一 第一遮草層，該第三遮罩層具有一位於該絕緣凹穴上方 之開口，且經由該第三遮罩層之該開口將具有該第一導 電類型之一摻雜物植入該絕緣凹穴中。 62. 如清求項61之方法，其中該第三遮罩層中之該開口具有 一位於該溝槽上方之邊緣。 63. 如請求項59之方法’其中填充該溝槽包含沈積一介電材 料以完全填充該溝槽。 64. 如請求項59之方法，其中填充該溝槽包含沈積一介電材 料以塗佈該溝槽之側壁且沈積一導電材料以完全填充該 溝槽。 65. 如請求項59之方法，其進一步包含在填充該溝槽後將該 基板之該表面平坦化。
    66. —種形成一用於一積體電路設備之絕緣結構的方法該 方法包含： 提供一具有一第一導電類型之半導體基板，該基板不 含有一磊晶層； 在該基板中形成一溝槽’該溝槽自該基板之一表面向 下延伸； 填充該溝槽； 在該基板之該表面上形成一遮罩層，該遮罩層具有一 開口’該開口具有一位於該填充溝槽頂上之邊緣；及 經由該遮罩層中之該開口將一具有一第二導電類塑之 138590.doc -13· 200945557 摻雜物植入，以便形成一具有一位於該基板之一表面下 方之上邊界的底部絕緣區，該底部絕緣區自該溝槽延伸 且包圍該基板之一絕緣凹穴。 67·如请求項66之方法，其包含在填充該溝槽後將該基板之 該表面平坦化。 68. 如請求項66之方法，其中填充該溝槽包含沈積一介電材 料以完全填充該溝槽。 69. 如請求項66之方法，其中填充該溝槽包含沈積一介電材 料以塗佈該溝槽之該等側壁且沈積一導電材料以完全填 充該溝槽。 70. —種形成一用於一積體電路設備之絕緣結構的方法該 方法包含： 提供一具有一第一導電類型之半導體基板； 在該基板中形成一第一溝槽，該第一溝槽自該基板之 一表面向下延伸； 在該基板中形成-第二溝槽，該第二溝槽自該基板之 一表面向下延伸且比該第一溝槽寬； 沈積一介電材料，該介電材料沈積的厚度足以使得該 介電材料填充該第一溝槽但不填充該第二溝槽該介電 材料在該第二溝槽之該等側壁及該底部上形成一介電 層； 自該第二溝槽之該底部移除該介電層，同時保留一位 於該第二溝槽之該等側壁上的側壁介電層； 將一導電材料沈積於該第二溝槽中，該導電材料自該 138590.doc -14- 200945557 溝槽之一端口向下延伸；及 ’一具有一第二導電類型之掺雜物植入該基板中以形 成一具有一位於該基板之該表面下方之上邊界的底部絕 緣區，該第二溝槽之一底部位於該底部絕緣區中，該第 溝槽及該底部絕緣區包圍該基板之一絕緣凹穴；其中 該導電材料與該底部絕緣區電接觸。 71.如=求項7〇之方法，其中該第一溝槽比該第二溝槽淺。 φ 月托項70之方法’其中該第一溝槽位於該絕緣凹穴 73. 如明求項7〇之方法，其包含在將該導電材料沈積於該第 一溝槽内之前、經由該第二溝槽之該底部將具有該第二 導電類型之摻雜物植入。 74. 如明求項7〇之方法，其中在該基板中形成該第二溝槽係 在一具有一第二導電類型之摻雜物植入該基板内以形成 該底部絕緣區之前執行。 ❹ 75.如咐求項7〇之方法，其中將一具有一第二導電類型之摻 雜物植入該基板内以形成一底部絕緣區係在該基板中形 成該第二溝槽之前執行。 76·如凊求項7〇之方法，其進一步包含在填充該第一溝槽及 該第二溝槽後、將該基板之該表面平坦化。 138590.doc •15·
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