CN112928018B - 混合晶圆键合方法及其结构 - Google Patents

混合晶圆键合方法及其结构 Download PDF

Info

Publication number
CN112928018B
CN112928018B CN202110280126.9A CN202110280126A CN112928018B CN 112928018 B CN112928018 B CN 112928018B CN 202110280126 A CN202110280126 A CN 202110280126A CN 112928018 B CN112928018 B CN 112928018B
Authority
CN
China
Prior art keywords
contact via
semiconductor structure
dielectric layer
layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110280126.9A
Other languages
English (en)
Other versions
CN112928018A (zh
Inventor
严孟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110280126.9A priority Critical patent/CN112928018B/zh
Publication of CN112928018A publication Critical patent/CN112928018A/zh
Application granted granted Critical
Publication of CN112928018B publication Critical patent/CN112928018B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08058—Shape in side view being non uniform along the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/085—Material
    • H01L2224/08501—Material at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种混合晶圆键合方法，包括：提供第一半导体结构以及提供第二半导体结构。第一半导体结构包括：第一衬底、第一电介质和第一通孔结构。第一通孔结构包括：第一接触通孔和在第一接触通孔中掺杂的第一金属杂质。第二半导体结构包括：第二衬底、第二电介质层和第二通孔结构。第二通孔结构包括：第二接触通孔和在第二接触通孔中掺杂的第二金属杂质。方法还包括：使第一半导体结构与第二半导体结构键合，以及通过合金化工艺来形成自阻隔层。自阻隔层是由与第一金属杂质和第二金属杂质相对应的多组分氧化物形成的。

Description

混合晶圆键合方法及其结构
本申请是申请日为2020年2月17日、申请号为202080000382.1、名称为“混合晶圆键合方法及其结构”的发明专利申请的分案申请。
技术领域
本申请涉及晶圆键合技术的领域，并且更具体而言，涉及混合晶圆键合方法及其结构。
背景技术
在混合晶圆键合工艺中，可以将具有接触通孔(contact via)的半导体结构键合到一起。然而，接触通孔往往具有不同尺寸。这可能导致在一个半导体结构的接触通孔的表面部分与另一半导体结构的电介质层之间的相互作用。例如，接触通孔中的铜可能扩散到电介质层中，并且引起经键合的晶圆的质量的劣化。
用于阻挡金属扩散的常规解决方案包括在每一晶圆的键合表面上沉积金属阻挡层。金属阻挡层和电介质层由不同材料构成。在形成接触通孔时，可以对金属阻挡层和电介质层执行刻蚀工艺。由于不同的刻蚀速率的原因，可能在金属阻挡层和电介质层之间形成空隙。因此，可能在接触通孔内发生缺陷。
所公开的方法和结构涉及解决上文阐述的一个或多个问题以及其他问题。
发明内容
本公开的一个方面包括混合晶圆键合方法。方法包括提供第一半导体结构以及提供第二半导体结构。第一半导体结构包括：第一衬底、形成于第一衬底上的第一电介质层、以及形成于第一电介质层中并且形成于第一衬底上的第一通孔结构。第一通孔结构包括第一接触通孔和在第一接触通孔中掺杂的第一金属杂质，第一接触通孔具有第一接触通孔表面。第二半导体结构包括：第二衬底、形成于第二衬底上的第二电介质层、以及形成于第二电介质层中并且形成于第二衬底上的第二通孔结构。第二通孔结构包括第二接触通孔和在第二接触通孔中掺杂的第二金属杂质，第二接触通孔具有第二接触通孔表面。方法还包括：通过使第一接触通孔表面与第二接触通孔表面附接，来使第一半导体结构与第二半导体结构键合，其中，第二接触通孔表面和第一接触通孔表面具有不同的表面积，并且具有重叠界面；以及通过在第一半导体结构和第二半导体结构之间的合金化工艺，来在第一接触通孔表面和第二接触通孔表面中的一者或多者的非重叠表面上形成自阻隔(self-barrier)层，其中，自阻隔层是由与第一金属杂质和第二金属杂质相对应的多组分氧化物形成的。
本公开的另一方面包括一种混合晶圆键合结构，其包括第一半导体结构、第二半导体结构和自阻隔层。第一半导体结构包括：第一衬底、形成于第一衬底上的第一电介质层、以及形成于第一电介质层中并且形成于第一衬底上的第一通孔结构，第一接触通孔具有第一接触表面。第二半导体结构包括：第二衬底、形成于第二衬底上的第二电介质层、以及形成于第二电介质层中并且形成于第二衬底上的第二通孔结构，第二接触通孔具有第二接触通孔表面。第一半导体结构与第二半导体结构键合，第一接触通孔表面与第二接触通孔表面附接，并且第二接触通孔表面和第一接触通孔表面具有不同的表面积，并且具有重叠界面。自阻隔层在第一半导体结构和第二半导体结构之间的键合界面处形成于第一接触通孔表面和第二接触通孔表面中的一者或多者的非重叠表面上，其中，自阻隔层包含多组分氧化物。
本领域技术人员根据本公开的描述、权利要求和附图能够理解本公开的其他方面。
附图说明
下文的附图只是根据各种所公开实施例的用于举例说明目的的示例，而非意在限制本公开的范围。
图1示出了根据本公开的各种实施例的示例性混合晶圆键合方法。
图2示出了根据本公开的各种实施例的示例性第一半导体结构。
图3示出了根据本公开的各种实施例的示例性第二半导体结构。
图4示出了根据本公开的各种实施例的混合晶圆键合的示例性结构。
图5示出了根据本公开的各种实施例的混合晶圆键合的另一示例性结构。
图6示出了根据本公开的各种实施例的另一示例性混合晶圆键合方法。
图7示出了根据本公开的各种实施例的另一示例性第一半导体结构。
图8示出了根据本公开的各种实施例的另一示例性第二半导体结构。
图9示出了根据本公开的各种实施例的另一混合晶圆键合的结构。
图10示出了根据本公开的各种实施例的另一混合晶圆键合的结构。
图11示出了根据本公开的各种实施例的自阻隔层的示例性正交投影区。
图12示出了根据本公开的各种实施例的自阻隔层的另一示例性正交投影区。
具体实施方式
下文将参考附图描述本发明的实施例中的技术解决方案。只要有可能，就将在所有附图中使用相同的附图标记指示相同或相似部分。显然，所描述的实施例只是本发明的一些而非全部实施例。本领域技术人员基于本发明的实施例无需创造性劳动获得的其他实施例将落在本公开的保护范围内。
混合晶圆键合方法包括提供第一半导体结构和第二半导体结构，以及使第一半导体结构与第二半导体结构键合，以形成包含多组分氧化物的自阻隔层。
图1示出了根据本公开的各种实施例的示例性混合晶圆键合方法的流程图。图2-5中示出了对应的结构。
在图1的S110中，提供了第一半导体结构。第一半导体结构可以包括第一衬底、形成于第一衬底上的第一电介质层、以及形成于第一电介质层中并且形成于第一衬底上的第一通孔结构。图2中示出了作为示例的对应结构。
参考图2，第一半导体结构100包括第一衬底11、形成于第一衬底11上的第一电介质层122、以及形成于第一电介质层122中并且形成于第一衬底11上的第一通孔结构123。
第一衬底11可以包括电介质材料，例如，氧化硅。替代地，第一衬底11可以包括任何其他适当材料。
参考图2，第一半导体结构100可以进一步包括处于第一衬底11上的第一阻隔膜121。第一组合结构12可以包括：第一阻隔膜121、处于第一阻隔膜121上的第一电介质层122、以及被第一电介质层122和第一阻隔膜121包围的第一通孔结构123。
第一阻隔膜121可以是包括用于阻挡铜扩散的阻隔材料的阻隔膜，例如，所述阻隔材料为氮化硅或掺氮碳化硅(NDC)或者用于阻挡铜扩散的任何适当材料。
第一电介质层122可以是包括电介质材料(例如，氧化硅)的电介质层。
在一些实施例中，参考图2，第一通孔结构123可以是包含铜和金属杂质1235的通孔。也就是说，第一通孔结构123可以是包含掺有金属杂质的铜的通孔。通孔可以包括比如铜的导电金属，并且包括处于电介质层中的部分，以形成用于传导电流的路径。
在一些实施例中，第一通孔结构123可以是将与第二半导体结构中的另一接触通孔进行接触和键合的第一接触通孔。
在一些实施例中，第一通孔结构123可以包括一个或多个通孔。
在一些实施例中，一个或多个通孔可以包含铜和金属杂质。金属杂质可以包括Al、Mn或Ag中的至少一项。
第一组合结构12包括第一键合表面13。第一键合表面13是将与第二半导体结构中的另一键合表面进行键合的键合表面，以用于对这两个表面以及这两个半导体结构进行键合。
在一些实施例中，第一通孔结构123可以包括或者可以是第一接触通孔。第一键合表面13包括第一接触通孔的第一接触通孔表面131和处于相同平面内中第一电介质表面132。第一接触通孔表面131是第一通孔结构123的处于第一通孔结构123的一端的表面，并且第一通孔结构123的该端将与第二半导体结构键合。第一电介质表面132是第一电介质层122的处于第一电介质层122的一端的表面，并且第一电介质层122的该端将与第二半导体结构键合。在图2所示的取向中，第一接触通孔表面131是第一通孔结构123的顶表面，并且第一电介质表面132是第一电介质层122的顶表面。
在一些实施例中，第一组合结构12可以包括：第一阻隔膜121、处于第一阻隔膜121上的第一电介质层122、以及第一通孔结构123，并且第一通孔结构在第一通孔结构123的侧面被第一电介质层122和第一阻隔膜121包围。在其他实施例中，第一组合结构可以包括第一电介质层和第一通孔结构，并且第一通孔结构在第一通孔结构的侧面被第一电介质层包围。
在一些实施例中，形成组合结构(例如，第一组合结构)可以包括：形成阻隔膜，形成电介质层，以及在电介质层中或者在电介质层和阻隔膜中形成通孔，其中，通孔包含掺有金属杂质的铜。
在电介质层(例如，第一电介质层)中形成包含利用金属杂质掺杂的铜(即，掺有金属杂质的铜)的通孔可以包括：通过在电介质层中进行刻蚀来形成接触孔，在接触孔的内表面上沉积阻隔层，在接触孔中的阻隔层之上填充具有金属杂质的铜，以形成通孔。阻隔层可以被沉积到接触孔的内表面上，以阻挡铜穿过接触孔的内表面扩散到电介质层。阻隔层可以包含能够阻挡铜扩散的阻隔材料，诸如Ti、Ta、TiN、TaN、TiSiN或其任何组合。在接触孔中填充具有金属杂质的铜可以包括：在阻隔层之上沉积掺有金属杂质的铜的种层(seedlayer)，在接触孔中电镀铜，以及使针对通孔和电介质层的表面平滑化。在阻隔层之上沉积掺有金属杂质的铜的种层可以包括：通过使用溅镀技术系统(例如，磁控溅镀系统)来溅镀铜靶材和包含金属杂质的靶材，以沉积铜和金属杂质，以形成掺有金属杂质的铜的种层。当在阻隔层之上沉积了掺有金属杂质的铜的种层并且在接触孔中电镀了铜之后，可能在接触孔之外引入多余的掺有金属杂质的铜和铜，可以使针对通孔和电介质层的表面平滑化，以去除多余的掺有金属杂质的铜和铜，并且获得平滑表面。可以通过化学-机械平坦化(CMP)使针对通孔和电介质层的表面平滑化。
在一些实施例中，第一通孔结构123可以穿透第一组合结构中的第一电介质层和第一阻隔膜。在其他实施例中，第一通孔结构可以不穿透第一组合结构中的第一电介质层和第一阻隔膜。例如，第一通孔结构的底部可以结束于第一电介质层内。
在图1的S120中，提供了第二半导体结构。第二半导体结构可以包括第二衬底、形成于第二衬底上的第二电介质层、以及形成于第二电介质层中并且形成于第二衬底上的第二通孔结构。图3示出了作为示例的对应结构。
参考图3，第二半导体结构200包括第二衬底21、形成于第二衬底21上的第二电介质层222、以及形成于第二电介质层222中并且形成于第二衬底21上的第二通孔结构223。
第二衬底21可以包括电介质材料，例如，氧化硅。替代地，第二衬底21可以包括任何其他适当材料。
参考图3，第二半导体结构还可以包括处于第二衬底21上的第二阻隔膜221。第二组合结构22可以包括第二阻隔膜221、处于第二阻隔膜221上的第二电介质层222、以及被第二电介质层222和第二阻隔膜221包围的第二通孔结构223。
第二阻隔膜221可以是包括用于阻挡铜扩散的阻隔材料的阻隔膜，例如，所述阻隔材料为氮化硅或NDC或者用于阻挡铜扩散的任何适当材料。
第二电介质层222可以是包括电介质材料(例如，氧化硅)的电介质层。
在一些实施例中，参考图3，第二通孔结构223可以是包含铜和金属杂质2235的通孔。也就是说，第二通孔结构223可以是包含掺有金属杂质的铜的通孔。通孔可以包括比如铜的导电金属，并且包括处于电介质层中的部分，以形成用于传导电流的路径。
在一些实施例中，第二通孔结构223可以是将与第一半导体结构中的第一接触通孔进行接触和键合的第二接触通孔。
在一些实施例中，第二通孔结构223可以包括一个或多个通孔。
在一些实施例中，一个或多个通孔可以包含铜和金属杂质。金属杂质可以包括Al、Mn或Ag中的至少一项。
第二组合结构22包括第二键合表面23。第二键合表面23是将与第一半导体结构中的第一键合表面进行键合的键合表面，以用于对这两个表面以及这两个晶圆进行键合。
在一些实施例中，第二通孔结构223可以包括或者可以是第二接触通孔。第二键合表面23包括第二接触通孔的第二接触通孔表面231和处于相同平面内的第二电介质表面232。第二接触通孔表面231是第二通孔结构223的处于第二通孔结构223的一端的表面，第二通孔结构223的该端将与第一半导体结构键合。第二电介质表面232是第二电介质层222的处于第二电介质层222的一端的表面，并且第二电介质层222的该端将与第一半导体结构键合。在图3所示的取向中，第二接触通孔表面231是第二通孔结构223的顶表面，并且第二电介质表面232是第二电介质层222的顶表面。
在一些实施例中，第二组合结构22可以包括：第二阻隔膜221、处于第二阻隔膜221上的第二电介质层222、以及第二通孔结构223，并且第二通孔结构223在第二通孔结构223的侧面被第二电介质层222和第二阻隔膜221包围。在其他实施例中，第二组合结构可以包括第二电介质层和第二通孔结构；并且第二通孔结构在第二通孔结构的侧面被第二电介质层包围。
形成第二组合结构与形成第一组合结构相同或类似。在一些实施例中，形成组合结构(例如，第二组合结构)可以包括：形成阻隔层，形成电介质层，以及在电介质层中或者在电介质层和阻隔层中形成包含掺有金属杂质的铜的通孔。可以参考上文用于形成第一组合结构的描述。
在一些实施例中，第二通孔结构223可以穿透第二组合结构中的第二电介质层和第二阻隔膜。在其他实施例中，第二通孔结构可以不穿透第二组合结构中的第二电介质层和第二阻隔膜。例如，第二通孔结构的底部可以结束于第二电介质层内。
在一些实施例中，第一接触通孔表面131可以具有比第二接触通孔表面231大的键合面积，并且在使第一接触通孔表面131和第二接触通孔表面231键合时可以覆盖第二接触通孔表面231的面积。换言之，第一接触通孔表面131可以是第一通孔结构123的键合表面，并且第二接触通孔表面231可以是第二通孔结构223的键合表面，并且第一接触通孔表面131可以大于第二接触通孔表面231。
在一些实施例中，第一接触通孔表面131可以具有比第二接触通孔表面231大的面积。第一通孔结构123中的一个或多个通孔可以包含铜和金属杂质。第二通孔结构223中的一个或多个通孔可以包含铜或者包含铜和金属杂质。
图4示出了根据本公开的各种实施例的混合晶圆键合的示例性结构的示意性结构图。图5示出了根据本公开的各种实施例的混合晶圆键合的另一示例性结构的示意性结构图。
在图1的S130中，通过使第一接触通孔表面与第二接触通孔表面附接，来使第一半导体结构与第二半导体结构键合，其中，第二接触通孔表面和第一接触通孔表面具有不同的表面积，并且具有重叠界面。图4示出了作为示例的对应结构。
参考图4，通过使第一接触通孔表面与第二接触通孔表面附接，来使第一半导体结构与第二半导体结构键合，其中，第二接触通孔表面和第一接触通孔表面具有不同的表面积，并且具有重叠界面。
在一些实施例中，第一半导体结构和第二半导体结构可以具有使第一键合表面13和第二键合表面23面向彼此的取向。例如，第二半导体结构可以具有上下颠倒的取向，使得第二键合表面具有朝下取向，以面向面朝上的第一键合表面。
可以按照各种方式设置第一半导体结构和第二半导体结构的取向，只要使第二键合表面和第一键合表面面向彼此即可。例如，可以使第一半导体结构具有上下颠倒的取向，使得第一键合表面具有朝下取向，并且可以设置第二半导体结构的取向，使得第二键合表面面朝上。相应地，可以使第一键合表面和第二键合表面具有朝向彼此的取向。
此外，第一键合表面和第二键合表面相互直接接触并且键合到一起。参考图4，第二半导体结构上下颠倒，并且第一半导体结构和第二半导体结构键合到一起。第一电介质层122与第二电介质层222整合。第一通孔结构123与第二通孔结构223整合，以形成整合的通孔结构323。
键合界面30是在当两个半导体结构键合时第一键合表面和第二键合表面相接触的位置处形成的界面。
第一通孔结构123和第二通孔结构223是导通的。从整合的通孔结构323的底部到顶部形成了导电路径。
在图1的S140中，通过在第一半导体结构和第二半导体结构之间的合金化工艺，来在第一接触通孔表面和第二接触通孔表面中的一者或多者的非重叠表面上形成自阻隔层，其中，自阻隔层是由与金属杂质相对应的多组分氧化物形成的。图5示出了作为示例的对应结构。
参考图5，通过在第一半导体结构和第二半导体结构之间的合金化工艺，来在第一接触通孔表面和第二接触通孔表面中的一者或多者的非重叠表面上形成自阻隔层31。自阻隔层包含多组分氧化物，并且阻挡铜扩散至电介质层。
在一些实施例中，在第一半导体结构和第二半导体结构之间的合金化工艺可以包括：对第一半导体结构和第二半导体结构退火，以将金属杂质扩散至键合界面，以形成包含多组分氧化物的自阻隔层。金属杂质可以与界面处的氧化物反应，以形成多组分氧化物。包含多组分氧化物的自阻隔层防止铜扩散至电介质层，即第一电介质层和第二电介质层。
在一些实施例中，合金化工艺还可以包括：对第一半导体结构和第二半导体结构中的一者或多者施加压力。
自阻隔层31是第一接触通孔表面和第二接触通孔表面中的一者或多者的非重叠表面。自阻隔层31对应于键合界面30处的正交投影区(其被称为“自阻隔区”)。自阻隔区是自阻隔层31在键合界面30的平面上的正交投影。自阻隔区包括：处于第一接触通孔表面内并且处于第二接触通孔表面外的子区域，以及处于第一接触通孔表面外并且处于第二接触通孔表面内的子区域。
自阻隔层31包含由在经键合的晶圆中的氧化物以及一种或多种金属杂质形成的多组分氧化物，并且因此消除了对执行额外的沉积工艺以用于在键合界面30处沉积阻隔层的需要。
在第一接触通孔表面覆盖第二接触通孔表面的示例性情形下，不存在处于第一接触通孔表面外并且处于第二接触通孔表面内的子区域，并且自阻隔区包括处于第一接触通孔表面内并且处于第二接触通孔表面外的子区域。
自阻隔层31可以包含一种或多种多组分氧化物。在退火工艺中，第一通孔结构和/或第二通孔结构中的金属杂质可以扩散至自阻隔区。此外，金属杂质可以在键合界面30处与电介质层中的氧化物(例如，第二电介质层中的氧化物)反应，以形成自阻隔层31中的多组分氧化物。
通孔中的金属杂质可以是Al、Mn或Ag中的至少一项。多组分氧化物可以包含Si、O、以及以下各项中的至少一项Al、Mn或Ag。
在一些实施例中，金属杂质可以是Al，并且氧化物可以是氧化硅，并且多组分氧化物可以包含Al、Si和O，例如，Six1Aly1Oz1(即，氧化铝硅)，其中，x1、y1和z1是适当的数。
在一些实施例中，金属杂质可以是Mn，并且氧化物可以是氧化硅，并且多组分氧化物可以包含Mn、Si和O，例如，Six2Mny2Oz2，其中，x2、y2和z2是适当的数。
在一些实施例中，金属杂质可以是Ag，并且氧化物可以是氧化硅，并且多组分氧化物可以包含Ag、Si和O，例如，Six3Agy3Oz3，其中，x3、y3和z3是适当的数。
在一些实施例中，对第一半导体结构和第二半导体结构退火可以包括：提高第一半导体结构和第二半导体结构的温度以及降低第一半导体结构和第二半导体结构的温度。
在一些实施例中，对第一半导体结构和第二半导体结构退火可以包括：提高第一半导体结构和第二半导体结构的温度以及缓慢地降低第一半导体结构和第二半导体结构的温度。
在一些实施例中，对第一半导体结构和第二半导体结构退火可以包括：将第一半导体结构和第二半导体结构的温度从初始温度值提高至预定温度值，将第一半导体结构和第二半导体结构的温度保持在预定温度值处达预定时间间隔，以及使第一半导体结构和第二半导体结构的温度降低至初始温度值。初始温度值可以是室温的温度值。
例如，预定温度值可以是大约350℃。例如，预定时间间隔可以是大约120分钟。也就是说，第一半导体结构和第二半导体结构的温度可以是例如从初始温度值提高到大约350℃，并且在大约350℃处保持大约120分钟，并且降低至初始温度值。
在一些实施例中，对第一半导体结构和第二半导体结构退火可以包括：将第一半导体结构和第二半导体结构的温度从初始温度值提高至预定温度值，将第一半导体结构和第二半导体结构的温度保持在预定温度值处达预定时间间隔，以及通过使用包括反馈控制系统的温度控制器来将第一半导体结构和第二半导体结构的温度按照一温度下降速度来降低至初始温度值。预定温度值、用于保持在预定温度值处的预定时间间隔、和/或温度下降速度可以是根据与多组分氧化物、金属杂质和/或在第二电介质层和第一电介质层中的氧化物相关联的特性来确定的。
本公开提供了另一种示例性混合晶圆键合方法。
图6示出了根据本公开的各种实施例的另一示例性混合晶圆键合方法。图7-10中示出了对应的结构。对于图6中所示的包括S110’、S120’、S130’和S140’的示例性混合晶圆键合方法的工艺而言，可以参考上文对一种或多种示例性方法的工艺的描述，例如，结合图1所述的包括S110、S120、S130和S140的方法。
在图6的S110’中，提供第一半导体结构，其中，第一通孔结构包括第一开关元件和第一接触通孔。第一半导体结构可以包括：第一衬底、形成于第一衬底上的第一电介质层、以及形成于第一电介质层中并且形成于第一衬底上的第一通孔结构，其中，第一通孔结构可以包括第一开关元件和第一接触通孔。图7中示出了作为示例的对应结构。
参考图7，第一半导体结构100’包括：第一衬底11、形成于第一衬底11上的第一电介质层122、以及形成于第一电介质层122中并且形成于第一衬底11上的第一通孔结构123’。第一通孔结构123’包括第一开关元件1231和第一接触通孔1232。第一衬底11包括绝缘层111和导电层112。第一半导体结构还可以包括处于第一衬底11上的第一阻隔膜121。
第一组合结构12可以包括第一通孔结构123’和第一电介质层122。第一组合结构12还可以包括第一阻隔膜121。
绝缘层111可以包括绝缘材料。在一些实施例中，绝缘材料可以是氧化硅。
在一些实施例中，可以通过刻蚀来在绝缘层111中形成孔，并且可以在孔中形成导电层112。导电层112在导电层112的侧面和底部被绝缘层111包围，并且具有从绝缘层111露出的顶部。
在一些实施例中，导电层112可以包括比如铜的金属材料。此外，可以在导电层112和绝缘层111之间形成阻隔层(图7中未示出)，以阻挡导电层112中的铜扩散到绝缘层111中。例如，可以在形成于绝缘层111中的孔的内表面上(例如，在形成于绝缘层111中的孔的内壁以及该孔的处于该孔的一端的表面上)沉积阻隔层，并且进一步在阻隔层之上形成导电层112。阻隔层可以包含能够阻挡铜扩散的阻隔材料，诸如Ti、Ta、TiN、TaN、TiSiN或其任何组合。
在一些实施例中，参考图7，第一阻隔膜121可以是包括用于阻挡导电层112的铜扩散的阻隔材料的阻隔膜，例如，所述阻隔材料为氮化硅或NDC或者用于阻挡铜扩散的任何适当材料。
第一电介质层122可以形成于第一阻隔膜121上。
在一些实施例中，第一电介质层122可以是包含电介质材料的电介质层。电介质材料可以是氧化硅。
第一通孔结构123’包括第一开关元件1231和第一接触通孔1232。第一组合结构12包含第一键合表面，并且第一开关元件1231和第一接触通孔1232包含铜和金属杂质。
在一些实施例中，第一开关元件可以是穿过第一电介质层和/或第一阻隔膜并且与第一层衬底接触的通孔。第一开关元件可以以其自身或者与一个或多个其他通孔一起，例如，与第一接触通孔一起，穿过第一电介质层和/或第一阻隔膜。
可以通过刻蚀来在第一阻隔膜121和第一电介质层122中形成接触孔。接触孔可以包括处于第一衬底上的凹槽(groove)以及连接至该凹槽并且处于该凹槽上的沟槽。凹槽从第一电介质层122延伸至第一阻隔膜121的底部，以与第一衬底相接触。沟槽连接至该凹槽并且处于该凹槽上。沟槽从第一电介质层122的顶部延伸至第一电介质层122中的一深度。沟槽具有比凹槽大的横向尺寸。
第一开关元件1231可以形成于凹槽内，并且第一接触通孔1232可以被形成为与第一开关元件1231接触并且被形成在沟槽中。第一开关元件1231可以被形成为穿过在第一衬底11和第一电介质层122之间并且处于导电层112上的第一阻隔膜121。
第一接触通孔1232在第一衬底11上的正交投影在面积上大于第一开关元件1231在第一衬底11上的正交投影。
在一些实施例中，阻隔层可以被沉积到凹槽和沟槽的内表面(例如，凹槽的内壁以及沟槽的内壁和沟槽的处于沟槽的一端的表面1233)之上。阻隔层可以包含能够阻挡铜扩散的阻隔材料，诸如Ti、Ta、TiN、TaN、TiSiN或其任何组合。
此外，通过引入掺有金属杂质1235的铜，来将第一开关元件1231形成在凹槽中，并且将第一接触通孔1232形成在沟槽中。金属杂质1235可以包括Al、Mn或Ag中的至少一项。第一开关元件1231的一端连接至第一接触通孔1232。第一开关元件1231的另一端连接至导电层112。
第一通孔结构123’包括第一开关元件1231和第一接触通孔1232。第一组合结构12可以包括第一阻隔膜121、第一电介质层122和第一通孔结构123’。
第一组合结构12包含第一键合表面13。第一键合表面13包括处于相同平面中的第一接触通孔表面131和第一电介质表面132。在一些实施例中，第一接触通孔表面131可以是第一接触通孔1232的表面和第一通孔结构123’的表面。
第一接触通孔表面131是第一通孔结构123’的处于第一通孔结构123’的一端的表面，并且第一通孔结构123’的该端将与第二半导体结构键合。第一电介质表面132是第一电介质层122的处于第一电介质层122的一端的表面，并且第一电介质层122的该端将与第二半导体结构键合。在图7所示的取向中，第一接触通孔表面131是第一通孔结构123’的顶表面和第一接触通孔1232的顶表面，并且第一电介质表面132是第一电介质层122的顶表面。
在图6的S120’中，提供第二半导体结构，其中，第二通孔结构包括第二开关元件和第二接触通孔。第二半导体结构可以包括：第二衬底、形成于第二衬底上的第二电介质层、以及形成于第二电介质层中并且形成于第二衬底上的第二通孔结构，其中，第二通孔结构可以包括第二开关元件和第二接触通孔。图8示出了作为示例的对应结构。
参考图8，第二半导体结构200’包括：第二衬底21、形成于第二衬底21上的第二电介质层222、以及形成于第二电介质层222中并且形成于第二衬底21上的第二通孔结构223’。第二通孔结构223’包括第二开关元件2231和第二接触通孔2232。第二衬底21包括绝缘层211和导电层212。第二半导体结构还可以包括处于第二衬底21上的第二阻隔膜221。
第二组合结构22可以包括第二通孔结构223’和第二电介质层222。第二组合结构22还可以包括第二阻隔膜221。
在一些实施例中，参考图8，绝缘层211可以包括如氧化硅的绝缘材料。
在一些实施例中，可以通过刻蚀来在绝缘层211中形成孔，并且可以在孔中形成导电层212。导电层212在导电层212的侧面和底部被绝缘层211包围，并且具有从绝缘层211露出的顶部。第二衬底21包括绝缘层211和导电层212。
在一些实施例中，导电层212可以包括比如铜的金属材料。此外，可以在导电层212和绝缘层211之间形成阻隔层(图8中未示出)，以阻挡导电层212中的铜扩散至绝缘层211。例如，可以在形成于绝缘层211中的孔的内表面上(例如，在形成于绝缘层211中的孔的内壁和一端(例如，底部)上)沉积阻隔层，并且可以在阻隔层之上进一步形成导电层212。
第二阻隔膜221可以被沉积到第二衬底21上。
在一些实施例中，参考图8，第二阻隔膜221可以是包括用于阻挡导电层212中的铜扩散的阻隔材料的阻隔膜，例如，阻隔材料为氮化硅或NDC或者用于阻挡铜扩散的任何适当材料。
第二电介质层222可以形成于第二阻隔膜221上。
在一些实施例中，第二电介质层222可以是包含电介质材料的电介质层。电介质材料可以是氧化硅。
第二通孔结构223’包括第二开关元件2231和第二接触通孔2232。第二组合结构22包含第二键合表面23。第二开关元件2231和第二接触通孔2232包含铜或者包含铜和金属杂质2235。
在一些实施例中，第二开关元件可以是穿过第二电介质层和/或第二阻隔膜并且与第二层衬底相接触的通孔。第二开关元件可以以其自身或者与一个或多个其他通孔一起，例如，与第二接触通孔一起，穿过第二电介质层和/或第二阻隔膜。
可以通过刻蚀来在第二阻隔膜221和第二电介质层222中形成接触孔。接触孔可以包括处于第二衬底21上的凹槽、以及连接至凹槽并且处于凹槽上的沟槽。凹槽从第二电介质层222延伸至第二阻隔膜221的底部，以与第二衬底21接触。沟槽连接至该凹槽并且处于该凹槽上。沟槽从第二电介质层222的顶部延伸至第二电介质层222中的一深度。沟槽具有比凹槽大的横向尺寸。
第二开关元件2231可以形成于凹槽中，并且第二接触通孔2232可以被形成为与第二开关元件相接触并且被形成在沟槽中。第二开关元件可以被形成为穿过在第二衬底和第二电介质层之间并且处于导电层上的第二阻隔膜。
在一些实施例中，阻隔层可以被沉积到凹槽和沟槽的内表面(例如，凹槽的内壁、以及沟槽的内壁和沟槽的处于沟槽的一端的表面2233)之上。阻隔层可以包含能够阻挡铜扩散的阻隔材料，诸如Ti、Ta、TiN、TaN、TiSiN或其任何组合。
此外，通过引入掺有金属杂质2235的铜，来将第二开关元件2231形成在凹槽中，并且将第二接触通孔2232形成在沟槽中。金属杂质可以包括Al、Mn或Ag中的至少一项。第二开关元件2231的一端连接至第二接触通孔2232。第二开关元件2231的另一端连接至导电层212。
第二通孔结构223’包括第二开关元件2231和第二接触通孔2232。第二组合结构22包括：第二阻隔膜221、第二电介质层222和第二通孔结构223’。
第二组合结构22包含第二键合表面23。第二键合表面23包括第二接触通孔表面231和处于相同平面中的第二电介质表面232。在一些实施例中，第二接触通孔表面231可以是第二接触通孔2232的表面和第二通孔结构223’的表面。
第二接触通孔表面231是第二通孔结构223’的处于第二通孔结构223’的一端的表面，并且第二通孔结构223’的该端将与第一半导体结构键合。第二电介质表面232是第二电介质层222的处于第二电介质层222的一端的表面，并且第二电介质层222的该端将与第一半导体结构键合。在图8所示的取向中，第二接触通孔表面231是第二通孔结构223’的顶表面和第二接触通孔2232的顶表面，并且第二电介质表面232是第二电介质层222的顶表面。
在一些实施例中，第一接触通孔表面131具有比第二接触通孔表面231大的面积。
在图6的S130’中，通过使第一接触通孔表面与第二接触通孔表面附接，来使第一半导体结构与第二半导体结构键合，其中，第二接触通孔表面和第一接触通孔表面具有不同的表面积，并且具有重叠界面。图9示出了作为示例的对应结构。
参考图9，通过使第一接触通孔表面与第二接触通孔表面附接，来使第一半导体结构与第二半导体结构键合，其中，第二接触通孔表面和第一接触通孔表面具有不同的表面积，并且具有重叠界面。与图8中的第二半导体结构的取向相比，将第二半导体结构布置为上下颠倒，并且将第一半导体结构和第二半导体结构键合到一起。第一电介质层122与第二电介质层222整合，并且第一通孔结构123’与第二通孔结构223’整合，以形成整合的通孔结构。
第一通孔结构123’和第二通孔结构223’是导电的。因而，通过第一通孔结构123’和第二通孔结构223’来将导电层112电连接至导电层212。也就是说，通过包括第一开关元件1231、第一接触通孔1232、第二接触通孔2232和第二开关元件2231的导电路径，来将导电层112电连接至导电层212。
键合界面30是当两个半导体结构键合时，在第一键合表面和第二键合表面相接触的位置处形成的界面。
在图6的S140’中，通过在第一半导体结构和第二半导体结构之间的合金化工艺，在第一接触通孔表面和第二接触通孔表面中的一者或多者的非重叠表面上形成自阻隔层，其中，自阻隔层是由对应于金属杂质的一种或多种多组分氧化物形成的。图10示出了作为示例的对应结构。
参考图10，通过在第一半导体结构和第二半导体结构之间的合金化工艺，在第一接触通孔表面和第二接触通孔表面中的一者或多者的非重叠表面上形成自阻隔层31。自阻隔层包含多组分氧化物，并且阻挡铜扩散至电介质层。
在一些实施例中，在第一半导体结构和第二半导体结构之间的合金化工艺可以包括：对第一半导体结构和第二半导体结构退火，以使金属杂质扩散至键合界面，以形成包含多组分氧化物的自阻隔层。金属杂质可以与界面处的氧化物反应，以形成多组分氧化物。包含多组分氧化物的自阻隔层防止铜扩散至电介质层，即，第一电介质层和第二电介质层。
在一些实施例中，合金化工艺还可以包括对第一半导体结构和第二半导体结构中的一者或多者施加压力。
参考图10，自阻隔层31形成于键合界面30处的区域中。自阻隔层31对应于键合界面30处的正交投影区，其被称为“自阻隔区”。自阻隔区是自阻隔层31在键合界面30的平面上的正交投影。自阻隔区包括：处于第一接触通孔表面内并且处于第二接触通孔表面外的子区域、以及处于第一接触通孔表面外并且处于第二接触通孔表面内的子区域。
自阻隔层31可以包含一种或多种多组分氧化物。在退火工艺中，第一通孔结构和/或第二通孔结构中的金属杂质可以扩散至自阻隔区。此外，金属杂质可以在键合界面30处与电介质层中的氧化物(例如，第二电介质层中的氧化物)反应，以形成多组分氧化物。
多组分氧化物可以包含Si、O以及以下各项中的至少一项：Al、Mn或Ag。
在一些实施例中，金属杂质可以是Al，并且氧化物可以是氧化硅，并且多组分氧化物可以包含Al、Si和O，例如，Six1Aly1Oz1，其中，x1、y1和z1是适当的数。
在一些实施例中，金属杂质可以是Mn，并且氧化物可以是氧化硅，并且多组分氧化物可以包含Mn、Si和O，例如，Six2Mny2Oz2，其中，x2、y2和z2是适当的数。
在一些实施例中，金属杂质可以是Ag，并且氧化物可以是氧化硅，并且多组分氧化物可以包含Ag、Si和O，例如，Six3Agy3Oz3，其中，x3、y3和z3是适当的数。
本公开提供了一种混合键合的晶圆结构。结构包含经键合的半导体结构以及自阻隔层，该自阻隔层包含多组分氧化物并且阻挡铜扩散至结构中的电介质层。
图5示出了混合晶圆键合的示例性结构。
混合晶圆键合的结构包括第一半导体结构、第二半导体结构和自阻隔层。
具体地，混合晶圆键合的结构包括：第一衬底11、处于第一衬底上的第一组合结构12、处于第一组合结构12上的第二组合结构22、处于第二组合结构22上的第二衬底21、键合界面30和自阻隔层31。键合界面30形成在第二组合结构22和第一组合结构相互接触的边界处。
第一组合结构12包括：处于第一衬底11上的第一阻隔膜121、处于第一阻隔膜121上的第一电介质层122、以及被第一电介质层122和第一阻隔膜121包围的第一通孔结构123。
在一些实施例中，第一通孔结构123可以包括通孔。通孔可以包括比如铜的导电金属并且包括处于电介质层中的部分，以形成用于传导电流的路径。
参考图5，第二组合结构22包括：第二电介质层222、处于第二电介质层222上的第二阻隔膜221、以及被第二电介质层222和第二阻隔膜221包围的第二通孔结构223。
第一通孔结构123包括处于第一通孔结构123的一端的第一接触通孔表面，并且第一通孔结构123的该端与第二半导体结构键合。第二通孔结构223包括第二接触通孔表面，其为第二通孔结构223的处于第二通孔结构223的一端的表面，并且第二通孔结构223的该端将与第一半导体结构键合。
自阻隔层31形成于键合界面30处的区域中。自阻隔层31对应于键合界面30处的正交投影区，其被称为“自阻隔区”。自阻隔区是自阻隔层31在键合界面30的平面上的正交投影。自阻隔区可以包括：处于第一接触通孔表面内并且处于第二接触通孔表面外的子区域、以及处于第一接触通孔表面外并且处于第二接触通孔表面内的子区域。
针对混合晶圆键合的示例性结构，可以参考针对方法实施例的描述。
自阻隔层31可以包含一种或多种多组分氧化物。在退火工艺中，在第一通孔结构和/或第二通孔结构中的金属杂质可以扩散至自阻隔区。此外，金属杂质可以在键合界面30处与电介质层中的氧化物(例如，第二电介质层中的氧化物)反应，以形成自阻隔层31中的多组分氧化物。
通孔中的金属杂质可以是Al、Mn或Ag中的至少一项。多组分氧化物可以包含Si、O以及以下各项中的至少一项：Al、Mn或Ag。例如，通孔中的金属杂质可以是Al，并且氧化物可以是氧化硅，并且多组分氧化物可以包含Al、Si和O，例如，Six1Aly1Oz1，其中，x1、y1和z1是适当的数。
自阻隔层31包含多组分氧化物，并且阻挡铜跨越键合界面30扩散至电介质层。沉积在第一电介质层122和第二电介质层222中的接触孔的内表面(例如，第一电介质层122和第二电介质层222中的接触孔的内壁)之上的阻隔层可以阻挡铜穿过接触孔的内表面扩散至电介质层。
本公开提供了另一种混合晶圆键合的结构。结构可以包括经键合的半导体结构以及自阻隔层，该自阻隔层包含多组分氧化物并且阻挡铜扩散至电介质层。
图10示出了根据本公开的各种实施例的另一混合晶圆键合的结构。
混合晶圆键合的结构包括：第一半导体结构、第二半导体结构和自阻隔层。
具体地，混合晶圆键合的结构包括：第一衬底、处于第一衬底上的第一组合结构12、处于第一组合结构12上的第二组合结构22、和处于第二组合结构22上的第二衬底21、键合界面30、和自阻隔层31。键合界面30形成在第二组合结构22和第一组合结构12相互接触的边界处。
第一衬底11包括绝缘层111和以及处于绝缘层111中的导电层112。导电层112在导电层112的侧面和底部被绝缘层111包围，并且具有从绝缘层111露出的顶部。
第一组合结构12包括：处于第一衬底11上的第一阻隔膜121、处于第一阻隔膜121上的第一电介质层122、以及被第一电介质层122和第一阻隔膜121包围的第一通孔结构123’。
第一通孔结构123’包括第一开关元件1231和与第一开关元件1231的一端接触的第一接触通孔1232。第一开关元件1231具有与导电层112接触的另一端。通孔可以包括比如铜的导电金属并且包括在电介质层中的部分，以形成用于传导电流的路径。
第二组合结构22包括第二电介质层222、处于第二电介质层222上的第二阻隔膜221、以及被第二电介质层222和第二阻隔膜221包围的第二通孔结构223’。
第二通孔结构223’包括第二接触通孔2232和具有与第二接触通孔2232接触的一端的第二开关元件2231。第二开关元件2231具有与第二衬底21的导电层212接触的另一端。
第一通孔结构123’包括第一接触通孔表面，所述第一接触通孔表面为第一通孔结构123’的处于第一通孔结构123’的一端的表面，并且第一通孔结构123’的该端将与第二半导体结构键合。第二通孔结构223’包括第二接触通孔表面，所述第二接触通孔表面为第二通孔结构223’的处于第二通孔结构223’的一端的表面，并且第二通孔结构223’的该端将与第一半导体结构键合。
自阻隔层31形成于键合界面30处的区域中。自阻隔层31对应于键合界面30处的正交投影区，其被称为“自阻隔区”。自阻隔区是自阻隔层31在键合界面30的平面上的正交投影。自阻隔区包括：处于第一接触通孔表面内并且处于第二接触通孔表面外的子区域、以及处于第一接触通孔表面外并且处于第二接触通孔表面内的子区域。
针对自阻隔区，可以参考针对方法实施例所做的描述。
自阻隔层31可以包含一种或多种多组分氧化物。在退火工艺中，第一通孔结构和/或第二通孔结构中的金属杂质可以扩散至自阻隔区。此外，金属杂质可以在键合界面30处与电介质层中的氧化物(例如，第二电介质层中的氧化物)反应，以形成自阻隔层31中的多组分氧化物。
通孔中的金属杂质可以是Al、Mn或Ag中的至少一者。多组分氧化物可以包含Si、O以及以下各项中的至少一项：Al、Mn或Ag。例如，金属杂质可以是Al，并且氧化物可以是氧化硅，并且多组分氧化物可以包含Al、Si和O，例如，Six1Aly1Oz1，其中，x1、y1和z1是适当的数。
自阻隔层31包含多组分氧化物，并且阻挡铜扩散至电介质层。沉积在第一电介质层122和第二电介质层222中的接触孔的内表面之上的阻隔层可以阻挡铜穿过接触孔的内表面扩散至电介质层。
在一些实施例中，第一电介质层122和第一阻隔膜121中的接触孔的内表面可以包括侧壁和第一电介质层122中的接触孔的表面1233。接触孔可以包括处于第一衬底上的凹槽以及连接至凹槽并且处于凹槽上的沟槽。第一电介质层122中的接触孔的表面1233处于沟槽的一端并且沿横向处于凹槽之外。沟槽的该端比键合界面30离第一电介质层122中的凹槽更近。
在一些实施例中，在第二电介质层222和第二阻隔膜221中的接触孔的内表面可以包括：侧壁和第二电介质层222中的接触孔的表面2233。接触孔可以包括处于第二衬底上的凹槽以及连接至凹槽并且处于凹槽上的沟槽。第二电介质层222中的接触孔的表面2233处于沟槽的一端并且沿横向处于凹槽之外。沟槽的该端比键合界面30离第二电介质层222中的凹槽更近。
在一些实施例中，自阻隔层31可以阻挡铜穿过键合界面30扩散至包括整合的第一电介质层122和第二电介质层222的电介质层。在无需在键合表面上沉积阻隔层的情况下，防止了铜穿过键合界面的扩散。
在一些实施例中，沉积在电介质层中的接触孔的内表面上的阻隔层可以阻挡铜穿过接触孔的内表面扩散至电介质层。阻隔层可以包含能够阻挡铜扩散的阻隔材料，诸如Ti、Ta、TiN、TaN、TiSiN或其任何组合。
在一些实施例中，导电层112和导电层212可以包含铜。第一阻隔膜121可以阻挡导电层112中的铜扩散至包括整合的第一电介质层122和第二电介质层222的电介质层。阻隔层(图10中未示出)可以被沉积在绝缘层111中的孔中，并且此外，导电层被形成在该孔中的阻隔层之上，以填充该孔。阻隔层可以阻挡导电层112中的铜穿过导电层112的侧面和面向绝缘层111的一端扩散至绝缘层111。阻隔层可以包含能够阻挡铜扩散的阻隔材料，诸如Ti、Ta、TiN、TaN、TiSiN或其任何组合。
第二阻隔膜221可以阻挡导电层212中的铜扩散至包括整合的第一电介质层122和第二电介质层222的电介质层。阻隔层(图10中未示出)可以被沉积在绝缘层211中的孔上，并且此外导电层212在该孔中被形成在阻隔层之上，以填充该孔。阻隔层可以阻挡导电层212中的铜穿过导电层212的侧面和面向绝缘层211的一端扩散至绝缘层211。阻隔层可以包含能够阻挡铜扩散的阻隔材料，诸如Ti、Ta、TiN、TaN、TiSiN或其任何组合。
自阻隔层31的处于键合界面30处的自阻隔区可以根据实际应用场景具有各种形状。自阻隔层31的自阻隔区的形状可以根据第一接触通孔表面131和第二接触通孔表面231而发生变化。也就是说，自阻隔区的形状可以根据在键合界面处键合到一起的第一半导体结构的通孔表面和第二半导体结构的通孔表面而变化。
图11示出了根据本公开的各种实施例的自阻隔层的示例性正交投影区。
自阻隔层的正交投影区是指在方法实施例中描述的自阻隔区。
第一接触通孔表面131具有圆形形状。第二接触通孔表面231具有圆形形状，并且具有比第一接触通孔表面131小的面积。第一接触通孔表面131和第二接触通孔表面231在键合界面处是同心的。第二接触通孔表面231在键合界面处位于第一接触通孔表面131内。也就是说，第一接触通孔表面131在键合界面上的正交投影完全覆盖第二接触通孔表面231在键合表面上的正交投影。
自阻隔区331处在位于第一接触通孔表面131之内并且位于第二接触通孔表面231之外的阴影区域内。自阻隔区331具有环形形状，其中，该形状的环圈尺寸具有相同值。环圈尺寸是自阻隔区331在从第一接触通孔表面和第二接触通孔表面中的较小者(例如，第二接触通孔表面231)的中心所指的径向上的宽度。自阻隔区331的内圆和外圆是同心的。
在一些实施例中，第一通孔结构123中的一个或多个通孔可以包括掺有金属杂质的铜，并且第二通孔结构223中的一个或多个通孔可以包括铜。在退火工艺中，第一通孔结构123中的一个或多个通孔中的金属杂质可以扩散至键合界面30，以与第二电介质层中的氧化物反应，以形成自阻隔区331中的自阻隔层31。
在一些实施例中，第一通孔结构123中的一个或多个通孔可以包括掺有金属杂质的铜，并且第二通孔结构223中的一个或多个通孔可以包括掺有金属杂质的铜。在退火工艺中，第一通孔结构123和第二通孔结构223中的一个或多个通孔当中的金属杂质可以扩散至键合界面，以与第二电介质层中的氧化物反应，以形成自阻隔区331中的自阻隔层31。
图12示出了根据本公开的各种实施例的自阻隔层的另一示例性正交投影区。
第一接触通孔表面131’具有圆形形状。第二接触通孔表面231’具有圆形形状，并且具有比第一接触通孔表面131’小的面积。第一接触通孔表面131’和第二接触通孔表面231’在键合界面处是非同心的。也就是说，第一接触通孔表面131’的中心在键合界面处相对于第二接触通孔表面231’的中心处于不同位置处。此外，第二接触通孔表面231’在键合界面处位于第一接触通孔表面131’内。也就是说，第一接触通孔表面131’在键合界面上的正交投影完全覆盖第二接触通孔表面231’在键合表面上的正交投影。
自阻隔区331’处在位于第一接触通孔表面131’之内并且位于第二接触通孔表面231’之外的阴影区域中。自阻隔区331’具有不规则的环状形状，其中环圈尺寸具有不同值，其中，环圈尺寸是自阻隔区331’在从第一接触通孔表面和第二接触通孔表面中的较小者(例如，第二接触通孔表面231’)的中心所指的径向上的宽度。自阻隔区331’的内圆和外圆是非同心的。
在一些实施例中，第一通孔结构中的一个或多个通孔可以包括掺有金属杂质的铜，并且第二通孔结构中的一个或多个通孔可以包括铜。在退火工艺中，第一通孔结构中的一个或多个通孔中的金属杂质可以扩散至键合界面，以与第二电介质层中的氧化物反应，以形成自阻隔区中的自阻隔层31。
在一些实施例中，第一通孔结构中的一个或多个通孔可以包括掺有金属杂质的铜，并且第二通孔结构中的一个或多个通孔可以包括掺有金属杂质的铜。在退火工艺中，第一通孔结构和第二通孔结构中的一个或多个通孔当中的金属杂质可以扩散至键合界面，以与第二电介质层中的氧化物反应，以形成自阻隔区中的自阻隔层31。
第一接触通孔表面可以具有各种形状，例如，圆形、椭圆形、正方形、矩形或者任何其他适当形状。
第二接触通孔表面可以具有各种形状，例如，圆形、椭圆形、正方形、矩形或者任何其他适当形状。
在将两个半导体结构键合时，第一接触通孔表面的中心和第二接触通孔表面的中心可以处于相同位置处或处于不同位置处。
尽管通过使用说明书中的具体实施例描述了本公开的原理和实施方式，但是前文对实施例的描述仅意在辅助对本公开的方法以及方法的核心思路的理解。与此同时，本领域普通技术人员可以根据本公开的思路，对的具体实施方式和应用范围做出修改。总之，不应将说明书的内容理解成是对本公开的限制。

Claims (23)

1.一种混合晶圆键合方法，包括：
提供第一半导体结构，所述第一半导体结构包括：
第一电介质层、以及形成于所述第一电介质层中的第一通孔结构，其中，所述第一通孔结构具有第一接触通孔表面；以及
提供第二半导体结构，所述第二半导体结构包括：
第二电介质层、以及形成于所述第二电介质层中的第二通孔结构，其中，所述第二通孔结构具有第二接触通孔表面；
使所述第一接触通孔表面与所述第二接触通孔表面附接，其中，所述第二接触通孔表面和所述第一接触通孔表面具有重叠界面；以及
通过合金化工艺，来在所述第一接触通孔表面和所述第二接触通孔表面中的非重叠界面处形成自阻隔层，其中，所述合金化工艺包括：在预定温度值处对所述第一半导体结构和所述第二半导体结构进行退火，来形成包含多组分氧化物的所述自阻隔层。
2.根据权利要求1所述的方法，其中：
将所述第一半导体结构和所述第二半导体结构在所述预定温度值处保持预定时间间隔。
3.根据权利要求1所述的方法，其中，所述第一通孔结构包括第一接触通孔和在所述第一接触通孔中掺杂的第一金属杂质，并且所述第二通孔结构包括第二接触通孔和在所述第二接触通孔中掺杂的第二金属杂质。
4.根据权利要求3所述的方法，其中，所述自阻隔层是由与所述第一金属杂质和所述第二金属杂质相对应的所述多组分氧化物形成的。
5.根据权利要求4所述的方法，其中：
所述第一金属杂质包括Al、Mn或Ag中的至少一项，
所述第一电介质层和所述第二电介质层中的每一项包括氧化硅，并且
所述多组分氧化物包含Si、O以及以下各项中的至少一项：Al、Mn或Ag。
6.根据权利要求5所述的方法，其中：
所述多组分氧化物是氧化铝硅。
7.根据权利要求1所述的方法，其中：
形成于所述第一接触通孔表面和所述第二接触通孔表面中的所述非重叠界面处的所述自阻隔层处于在所述第一半导体结构和所述第二半导体结构之间的键合界面处。
8.根据权利要求1所述的方法，其中：
所述第二接触通孔表面和所述第一接触通孔表面具有不同的表面积。
9.根据权利要求8所述的方法，其中：
所述第二接触通孔表面和所述第一接触通孔表面中的一者在所述第一半导体结构和所述第二半导体结构之间的键合界面上的正交投影完全覆盖所述第二接触通孔表面和所述第一接触通孔表面中的另一者的正交投影。
10.根据权利要求1所述的方法，其中：
阻隔膜被形成在所述第一半导体结构的第一衬底和所述第一电介质层之间，并且
所述阻隔膜包括氮化硅或者掺氮碳化硅。
11.根据权利要求1所述的方法，其中，提供所述第一半导体结构包括：
提供第一衬底，
在所述第一衬底上形成所述第一电介质层，
在所述第一电介质层中形成接触孔，其中，所述接触孔包括：形成于所述第一衬底上的第一凹槽、以及连接至所述第一凹槽并且处于所述第一凹槽上的第一沟槽，
在所述接触孔的内表面上形成阻隔层并且在所述阻隔层上形成种层，以及
在所述接触孔中的所述种层之上填充铜和第一金属杂质，以形成所述第一通孔结构，其中，所述第一通孔结构包括：形成于所述第一凹槽中的第一开关元件、以及处于所述沟槽中并且处于所述第一开关元件上的第一接触通孔。
12.根据权利要求11所述的方法，其中：
所述第一半导体结构还包括处于所述第一衬底中的导电层，
所述第一开关元件被形成于所述导电层上，并且
所述第一接触通孔在所述第一衬底上的正交投影大于所述第一开关元件在所述第一衬底上的正交投影。
13.根据权利要求12所述的方法，其中：
所述接触孔的所述内表面上的所述阻隔层包含Ti、Ta、TiN、TaN、TiSiN或其任何组合。
14.一种混合晶圆键合结构，包括：
第一半导体结构，其包括：
第一电介质层、以及形成于所述第一电介质层中的第一通孔结构，所述第一通孔结构具有第一接触通孔表面；
第二半导体结构，其包括：
第二电介质层、以及形成于所述第二电介质层中的第二通孔结构，所述第二通孔结构具有第二接触通孔表面，其中：
所述第一接触通孔表面与所述第二接触通孔表面附接，并且
所述第二接触通孔表面和所述第一接触通孔表面具有重叠界面；以及
自阻隔层，其形成在所述第一接触通孔表面和所述第二接触通孔表面中的非重叠界面处并包含多组分氧化物，其中，所述自阻隔层是通过在预定温度值处对所述第一半导体结构和所述第二半导体结构进行退火而形成的。
15.根据权利要求14所述的结构，其中：
所述第一电介质层和所述第二电介质层中的每一者包括氧化硅，并且
所述多组分氧化物包含Si、O以及以下各项中的至少一项：Al、Mn或Ag。
16.根据权利要求15所述的结构，其中：
所述多组分氧化物是氧化铝硅。
17.根据权利要求14所述的结构，其中：
所述第二接触通孔表面和所述第一接触通孔表面具有不同的表面积。
18.根据权利要求17所述的结构，其中：
所述第二接触通孔表面和所述第一接触通孔表面中的一者在所述第一半导体结构和所述第二半导体结构之间的键合界面上的正交投影完全覆盖所述第二接触通孔表面和所述第一接触通孔表面中的另一者的正交投影。
19.根据权利要求14所述的结构，其中：
阻隔膜被形成于所述第一半导体结构的第一衬底和所述第一电介质层之间，并且
所述阻隔膜包括氮化硅或者掺氮碳化硅。
20.根据权利要求14所述的结构，其中：
所述第一电介质层中的接触孔包括：处于所述第一半导体结构的第一衬底上的第一凹槽、以及连接至所述第一凹槽并且处于所述第一凹槽上的第一沟槽，
阻隔层处于所述接触孔的内表面上，并且种层处于所述阻隔层上，并且
铜和第一金属杂质处于所述接触孔中的所述种层之上，以形成所述第一通孔结构，并且所述第一通孔结构包括：处于所述第一凹槽中的第一开关元件、以及处于所述第一开关元件上的第一接触通孔。
21.根据权利要求20所述的结构，其中：
所述第一半导体结构还包括处于所述第一衬底中的导电层，
所述第一开关元件被形成于所述导电层上，并且
所述第一通孔在所述第一衬底上的正交投影大于所述第一开关元件在所述第一衬底上的正交投影。
22.根据权利要求21所述的结构，其中：
所述第一半导体结构还包括处于所述第一衬底中的绝缘层，并且
所述导电层被所述绝缘层包围。
23.根据权利要求20所述的结构，其中：
所述接触孔的所述内表面上的所述阻隔层包含Ti、Ta、TiN、TaN、TiSiN或其任何组合。
CN202110280126.9A 2020-02-17 2020-02-17 混合晶圆键合方法及其结构 Active CN112928018B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110280126.9A CN112928018B (zh) 2020-02-17 2020-02-17 混合晶圆键合方法及其结构

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
PCT/CN2020/075482 WO2021163823A1 (en) 2020-02-17 2020-02-17 Hybrid wafer bonding method and structure thereof
CN202080000382.1A CN111344835B (zh) 2020-02-17 2020-02-17 混合晶圆键合方法及其结构
CN202110280126.9A CN112928018B (zh) 2020-02-17 2020-02-17 混合晶圆键合方法及其结构

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202080000382.1A Division CN111344835B (zh) 2020-02-17 2020-02-17 混合晶圆键合方法及其结构

Publications (2)

Publication Number Publication Date
CN112928018A CN112928018A (zh) 2021-06-08
CN112928018B true CN112928018B (zh) 2024-03-15

Family

ID=71187772

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202080000382.1A Active CN111344835B (zh) 2020-02-17 2020-02-17 混合晶圆键合方法及其结构
CN202110280126.9A Active CN112928018B (zh) 2020-02-17 2020-02-17 混合晶圆键合方法及其结构

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202080000382.1A Active CN111344835B (zh) 2020-02-17 2020-02-17 混合晶圆键合方法及其结构

Country Status (7)

Country Link
US (3) US11502058B2 (zh)
EP (1) EP3900019A4 (zh)
JP (1) JP2022528073A (zh)
KR (1) KR102558820B1 (zh)
CN (2) CN111344835B (zh)
TW (1) TWI739374B (zh)
WO (1) WO2021163823A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016219660A (ja) * 2015-05-22 2016-12-22 ソニー株式会社 半導体装置、製造方法、固体撮像素子、および電子機器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133144A (en) * 1999-08-06 2000-10-17 Taiwan Semiconductor Manufacturing Company Self aligned dual damascene process and structure with low parasitic capacitance
US6207576B1 (en) * 1999-01-05 2001-03-27 Advanced Micro Devices, Inc. Self-aligned dual damascene arrangement for metal interconnection with low k dielectric constant materials and oxide etch stop layer
KR20100079087A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 이미지 센서 및 이의 제조 방법
CN102881675A (zh) * 2011-07-13 2013-01-16 台湾积体电路制造股份有限公司 用于高性能互连的结构和方法
CN103972156A (zh) * 2013-02-06 2014-08-06 中芯国际集成电路制造(上海)有限公司 半导体互连结构及其制作方法
CN107265388A (zh) * 2017-06-08 2017-10-20 广东合微集成电路技术有限公司 一种适合表面贴装工艺的压阻式复合传感器及其制造方法
CN107492538A (zh) * 2016-06-09 2017-12-19 三星电子株式会社 晶片到晶片接合结构
CN109346436A (zh) * 2018-09-20 2019-02-15 德淮半导体有限公司 制造半导体装置的方法
CN109887880A (zh) * 2019-01-04 2019-06-14 长江存储科技有限责任公司 一种半导体连接结构及其制作方法
CN110291616A (zh) * 2016-12-22 2019-09-27 原子能和能源替代品委员会 制备包括iii-v族材料和与硅工艺流程相容的接触的元件的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
JP6031765B2 (ja) * 2011-07-05 2016-11-24 ソニー株式会社 半導体装置、電子機器、及び、半導体装置の製造方法
JP5994274B2 (ja) * 2012-02-14 2016-09-21 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
CN102593087B (zh) * 2012-03-01 2014-09-03 华进半导体封装先导技术研发中心有限公司 一种用于三维集成混合键合结构及其键合方法
US9054109B2 (en) * 2012-05-29 2015-06-09 International Business Machines Corporation Corrosion/etching protection in integration circuit fabrications
US9142517B2 (en) * 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US8860229B1 (en) * 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9723716B2 (en) * 2013-09-27 2017-08-01 Infineon Technologies Ag Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure
JP2015079901A (ja) * 2013-10-18 2015-04-23 株式会社東芝 半導体装置及び半導体装置の製造方法
CN105304505B (zh) * 2014-06-17 2018-07-06 中国科学院上海微系统与信息技术研究所 混合晶圆级真空封装方法及结构
CN105575930A (zh) * 2014-10-13 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件、制备方法及封装方法
JP6335099B2 (ja) * 2014-11-04 2018-05-30 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
WO2019108945A1 (en) * 2017-12-01 2019-06-06 Silicon Genesis Corporation Three dimensional integrated circuit
CN208433368U (zh) * 2018-06-07 2019-01-25 长江存储科技有限责任公司 金属连接结构
CN109155301A (zh) * 2018-08-13 2019-01-04 长江存储科技有限责任公司 具有帽盖层的键合触点及其形成方法
US11404307B2 (en) * 2019-09-27 2022-08-02 Intel Corporation Interconnect structures and methods of fabrication
US11532558B2 (en) * 2019-09-27 2022-12-20 Intel Corporation Metallization barrier structures for bonded integrated circuit interfaces
CN110690202A (zh) * 2019-10-09 2020-01-14 长江存储科技有限责任公司 集成电路装置及其制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207576B1 (en) * 1999-01-05 2001-03-27 Advanced Micro Devices, Inc. Self-aligned dual damascene arrangement for metal interconnection with low k dielectric constant materials and oxide etch stop layer
US6133144A (en) * 1999-08-06 2000-10-17 Taiwan Semiconductor Manufacturing Company Self aligned dual damascene process and structure with low parasitic capacitance
KR20100079087A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 이미지 센서 및 이의 제조 방법
CN102881675A (zh) * 2011-07-13 2013-01-16 台湾积体电路制造股份有限公司 用于高性能互连的结构和方法
CN103972156A (zh) * 2013-02-06 2014-08-06 中芯国际集成电路制造(上海)有限公司 半导体互连结构及其制作方法
CN107492538A (zh) * 2016-06-09 2017-12-19 三星电子株式会社 晶片到晶片接合结构
CN110291616A (zh) * 2016-12-22 2019-09-27 原子能和能源替代品委员会 制备包括iii-v族材料和与硅工艺流程相容的接触的元件的方法
CN107265388A (zh) * 2017-06-08 2017-10-20 广东合微集成电路技术有限公司 一种适合表面贴装工艺的压阻式复合传感器及其制造方法
CN109346436A (zh) * 2018-09-20 2019-02-15 德淮半导体有限公司 制造半导体装置的方法
CN109887880A (zh) * 2019-01-04 2019-06-14 长江存储科技有限责任公司 一种半导体连接结构及其制作方法

Also Published As

Publication number Publication date
US11502058B2 (en) 2022-11-15
EP3900019A4 (en) 2023-08-23
TW202133283A (zh) 2021-09-01
US20230027015A1 (en) 2023-01-26
WO2021163823A1 (en) 2021-08-26
CN111344835B (zh) 2021-03-12
US20210257333A1 (en) 2021-08-19
EP3900019A1 (en) 2021-10-27
JP2022528073A (ja) 2022-06-08
KR20210113633A (ko) 2021-09-16
CN112928018A (zh) 2021-06-08
KR102558820B1 (ko) 2023-07-21
US20230036495A1 (en) 2023-02-02
CN111344835A (zh) 2020-06-26
TWI739374B (zh) 2021-09-11

Similar Documents

Publication Publication Date Title
US6566258B1 (en) Bi-layer etch stop for inter-level via
KR100318759B1 (ko) 집적회로 콘택의 개선된 스텝 커버리지를 위한 패시트 에칭
US5918149A (en) Deposition of a conductor in a via hole or trench
US7042100B2 (en) Damascene interconnection and semiconductor device
JP3501265B2 (ja) 半導体装置の製造方法
US7208404B2 (en) Method to reduce Rs pattern dependence effect
US8729702B1 (en) Copper seed layer for an interconnect structure having a doping concentration level gradient
KR100408953B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US9287225B2 (en) Semiconductor device and manufacturing method thereof
US20140138837A1 (en) Sandwiched diffusion barrier and metal liner for an interconnect structure
US5893758A (en) Etching method for reducing cusping at openings
US20040137714A1 (en) Method of forming a conductive barrier layer having improve adhesion and resistivity characteristics
US7265023B2 (en) Fabrication method for a semiconductor structure
CN112928018B (zh) 混合晶圆键合方法及其结构
US6541349B2 (en) Shallow trench isolation using non-conformal dielectric and planarizatrion
KR20040025197A (ko) 반도체 장치에서 콘택 형성 방법
US7154159B2 (en) Trench isolation structure and method of forming the same
US5930671A (en) CVD titanium silicide for contract hole plugs
KR100364260B1 (ko) 반도체 집적 회로의 제조 방법
JP3607515B2 (ja) 半導体装置およびその製造方法
KR100480570B1 (ko) 반도체장치의텅스텐플러그형성방법
JPH0613380A (ja) Ａｌ系材料形成方法、Ａｌ系配線構造、半導体装置の製造方法、及び半導体装置
JPH09223731A (ja) 配線形成方法
JP2005033218A (ja) 半導体装置の製造方法
JPH04239125A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant