TW200910607A - High-κ capped blocking dieletric bandgap engineered SONOS and MONOS - Google Patents

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200910607 九、發明說明： 【發明所屬之技術領域】 5 本發明主張2007年8月27曰申請之美國臨時專 第60/968，G76號及2_年丨月4日中請之美國臨^^ 案第61/019,178號之優先權，且兩者均納入本文作為夂Τ μ 本發明係關於快閃記憶體技術，特別係關於適用高 與程式化操作的可微縮電荷捕捉記憶體技術。 、’ 【先前技術】 1〇 快閃記舰是轉發频電路記憶體技術巾的—種，傳統 快閃記憶體利用浮動閘極記憶胞。當記憶裝置的密度提高，淨 動閘極記憶胞會更加接近，相鄰浮動閘極中所儲存電荷^相立 影響就會造成問題。就浮動閘極記憶胞技術而言，上述問題限 ^ 了心加快閃《憶體⑨度之空間。另—種型態的快閃記憶體所 15 採用的記憶胞結構’稱為電荷捕捉記憶胞，其係利用介電電荷 捕捉層來取代浮動閘極。電荷捕捉記憶胞使用介電電荷捕捉材 料，不會像浮動閘極技術一樣產生記憶胞間相互影響之問題， 因此被認為可應用於高密度快閃記憶體中。 、.制電荷捕捉記憶胞包含FET結構之場效電晶體，其具有 源極與汲極’二者由通道所分隔，同時通道中分離出閘極，其 係利用包括穿隨介電層、電荷儲存層、與阻障介電層在内的介 電材料堆疊而成。參照早先稱做s〇N〇s裝置的傳統設計，其 ，極、沒極、與通道係形成於梦基材⑻中，穿随介電層由 25 氧Ϊ石夕（〇)所开》成’電荷儲存層由氮化石夕（N)所开多成，而 阻障介電層由氧化石夕⑼形成、閘極則採用多晶石夕⑻。s〇N〇s 200910607 f置係利用W知的特定偏壓技術，以電子箱之方式進行程式 Μ同時湘f ^ ? ^或者電子脫離捕捉之方式進行抹除。為 使抹除操作的速度可供實際麵，穿随介電層必須相當薄（小
15
20 =30埃）。」細，若_此鮮度，記憶胞的歌度與電荷維 、特ϋ均运低於傳統浮動閘極技術。同時，若採用相對較厚的 ^隨介電層，抹除所需的(Α)電侧會使電子從閘極經由阻障 二電1注人電荷儲存層中。由於電子注人會造成抹除飽和，此 時電荷捕捉裝置中的電荷階層會㈣至—平衡階層上。參見美 7,075,828 f#u , ^^^^Operation Scheme with Charge
Balancing Erase for Charge Trapping Non-Volatile Memory”，發 明人為Lue等人。然而，若抹除飽和程度過高，則完全無法抹 除記憶胞，或者會使得程式化狀態和抹除狀態間的邊界門檻過 低而無法應用於許多領域。 從一方面來看，技術研發亦朝著增進阻障介電層強度的方 向邁進，以在抹除所需的高電場狀態下，減少電子由閘極穿 隧。參見美國專利苐 6,912，163 號 “Memory Device Having High Work Function Gate and Method of Erasing Same”，發明人 為Zheng等人，2005年6月28曰公告；美國專利第7,164,603 號 Operation Scheme with High Work Function Gate and Charge Balancing for Charge Trapping Non-Volatile Memory”，發
明人為Shih等人；同時參見Shin等人發表於IEDM 2003(MANOS)的論文“A Highly Reliable SONOS-type NAND Flash Memory Cell with A1203 or Top Oxide，，；以及 Shin 等人在 IEEE 2005 所發表的論文 “A Novel NAND-type MONOS Memory using 63nm Process Technology for a Multi-Gigabit FlashEEPROMs”.上述參考文件中，Shin等人所發表的第二篇 論文揭露一種SONOS型記憶胞，其閘極係以氮化鈕製作，而 25 200910607 =介電相是以氧她製作（稱為ta 冓謂穿隨介電層維持在麵較厚的約4mn^m種結 其可阻止電询通補極，同時，相= 仆娜4在記憶胞的赌電壓、氧 穿隨介電層的厚度之間’提供了-種互Γ :較高的抹除電_抹除速率。欲增加電:必 10 15 20 =南電塵、或者減低穿隨介電層的厚度。為了抹除所提高之 ，會受到崩潰電壓之侷限；〶低穿隨介電層的厚度，則如 上述，會面臨電荷維持能力的問題。 &另一方面，亦有人研究如何在較低電場的抹除操作中，增 進穿隧介電層的效能。美國專利申請案公開號第 2006/0198189A1 號 “Non-Volatile Memory Cells，Memory
Arrays Including the Same and Method of Operation Cells and
Arrays” ’ 2006年9月7曰公開（稱為”be-SONOS裝置，，），發 明人為Lue等人；Lue等人發表於IEEE 2005年12月的 uBE-SONOS ： A Band gap Engineered SONOS with Excellent
Performance and Reliability” ； Wang 等人發表於 IEEE 2007 年 5 月的論文“Reliability and Processing Effects of the Bandgap Engineered SONOS(BE-SONOS) Flash Memory” ；以及美國專 利申請案公開號第 US 2006/0261401 A1 號“Novel Low Power Non_Volatile Memory and Gate Stack”，2006 年 11 月 23 號公 開，發明人為Bhattacharyya。 BE-SONOS技術已被證實可提供絕佳效能，並克服先前技 術中SONOS型記憶體在抹除速率、耐久度、電荷維持能力等 25 200910607 f遇到的問題n抹除飽和闕減限制裝置的操作參 數。此外’當裝置尺寸縮小，抹除飽和的問題會更加嚴重, 先前技術著重於像氧化鋁等介電常數大於7的高介電 層的伽。糾之介電錄可增軸式化及抹除速度、 曰進记憶胞之臨界電堡的操作區間、藉由降低等 ^。j ’製Ϊ像乳化銘等高介電常數材料時’難以維持高品 。姑^介電層中材料的改變，也會影響電荷捕捉層的 效來說’—般認為氮切/氧化料面可提 供冰度」電何捕捉態，並使電荷不易流失。可參考1999年
It2日公開之日本專财請案公開絲U_G4G682號，發明 2 F啊ara等人。因此，若於阻障介電層中使用高介電常數 材料’代錢子雌概€流將比制齡 15 20 g 於阻障介電層中使用低介電常 辦來的差。然而，無庸置疑地，由於低 2二數材料具有較高的電場大小，在阻障中使用 導致高臨界抹除飽和的問題。 羊以匕7曰
Noguchi等人在娜年！月13日公開的 ;=，2005/_6696!虎中曾 _ =有戶:研九，其提出了一種包括第二電荷捕捉層的多層阻障 根據Noguehi等人之說法，若卿 :電荷捕谢，㈣嶋辑特㈣ 抹_作_少第—電制㈣的電子注Γ現象 此’ Noguehi #人認為可達成魏之齡姊。 # 發明人另一件申請中的相關美國專利申請案為” charge 25 200910607 10 15 20 TRAPPING MEMORY CELL WITH HIGH SPEED ERASE”，申 請號為ll/845,276 ’申請曰為2007年8月27曰。其中記載著 一種記憶胞，其阻障層包括與BE-SONOS穿隧層結合之高介 電常數材料，如氧化鋁。高介電常數之阻障介電層可減少電場 之大小’並因此在電洞由通道注入的抹除操作過程中減少電子 注入。然而，由於高介電常數材料常具有缺陷，使其通常需要 車父大的厚度來防止電荷流失或其他可靠性的問題。發明人另一 件申睛中的相關美國專利申請案，其名稱為”BL〇CKING DIELECTRIC ENGINEERED CHARGE TRAPPING MEMORY CELL WITH HIGH SPEED ERASE，，，申請號為 11/845,321，申 請曰為2GG7年8月27日，其中描述了金屬摻雜之二氧化石夕的 應用’其利用了經摻雜之高品質二氧化㈣膜加該 電常數。 一般來說，在施加抹除偏壓時，由閘極注入的電子會中和 由通道穿隧進人的電洞’進而造成抹除飽和，而關題係起因 於穿隨層⑽相對高電場。而相對高電場需要阻障 層内也同樣具有rlj電場’因此，增加轉層的介電常 由降低阻障層内的電場大小來改善操作過程。然而，由於^ 電常數之阻障層的厚度需要比標準二氧切層的厚度來的 大’因此穿隨層的電場大小會變的較小。據此，先前技 術所產生的優點相為_介鶴轉較大轉度而受^艮。 在Lee等人提出的美國專利 f的同^纽障層料效氧化物厚度。針也提到高介電^ 數之阻錄的目的在於在給料厚度之前提下，減 通道與閘極_堆疊之等效氧化物厚度，並減少_注入的現 25 200910607 象(參見第0034〜0042攔之説明）。根據該件美國專利申請案， 為了減少等效氧化物厚度’多層阻障介電層需使用厚度大於緩 衝層之高介電常數層。然而，較薄的緩衝氧化物層卻無法在不 增加阻障介電層整體厚度的前提下提供電荷維持特性與可靠 性實質上的增益。此外，近來的研究也發現使用高介電常數介 電層的記憶胞通常具有較差的資料維持能力，此可參見Chang 4人發表於2008年5月18〜22日所舉辦之]sfon-Volatile
Semiconductor Memory Workshop，2008 及 2008 International
Conference on Memory Technology and Design (NVSMW/ICMTD)之論文”Reliability Characteristics 〇f TAN0S (TaN/AlO/SiN/Oxide/Si) NAND Flash Memory with Rounded Comer (RC) Structure” ’ 頁 117〜118，第 7 圖。 因此，有必要提出一種新穎之記憶體技術，其可製造高品 f記憶體，並克服先前技術中存在的資料維持特性不佳與低可 罪性問題，同時也可應用於極小的記憶裝置中。 【發明内容】 % 20 本發明之一實施例係關於一種具有經處理之阻障介電層 的電荷捕捉記憶胞，其具有介於閘極與通 ^ 包括—電荷捕捉鱗，電荷捕捉树與^ 層，常數係大於第-層之介電常數， ίϋί ^ _數之材料，更佳係包括介電常數 -層之介電常數K1之介電常數κ2，且第二層之厚J係小』 10 25 200910607 層之厚絲以K2/W。此種厚度隱可顧—相對較 弟一層作為緩衝層，進而增進整體的可靠性，包括裝置 # 耐久度及干擾特性，同時抑制難注人以降低^ 5 ☆如後所述，在閘極介面處之電子阻障高度與介電常數均較 故可抑制電子由閘極注入。@時，與電荷捕捉元件接觸之 曰可作為緩衝’以遮蔽另一層中的缺陷並進而增進電荷維持之 特性。 、 1 於本發明之一實施例中’能隙工程之穿隧層係介於通道與 1〇 ^荷捕捉元件之間，其可配合多層阻障電質以提供電洞穿隱^ 高速抹除操作。 土據此，本發明一實施例揭露了一種記憶胞，其具有多層阻 障介電結構與能隙工程之穿隧層，該記憶胞可提供快速程式化 與陕速抹除操作，其沒有抹除飽和之問題，並具有絕佳之可靠 15 性^料轉特性。此外，本發明-實酬亦提供-種記憶胞 之製造方法，其包括形成與能隙工程之穿隧層結合之多層阻障 介電層。 儘管前述實施例中，阻障介電層係位於電荷捕捉元件與閘 2〇 極之間，而穿隧層係介於通道與電荷捕捉元件之間，記憶胞之 2〇 結構亦可以是上述結構的反轉，以使阻障介電層與通道接觸， 而穿隧層與閘極接觸。 本發明一實施例所採用之技術乃與能隙工程之穿隧介電 層=記憶體中結合，其包括具有可忽略之電荷捕捉效能與能帶 補偵特性之多種材料的組合。能帶補償特性包括位於半導體本 5 體介面處之薄區域内相對較大之電洞穿隧阻障高度以及價帶 200910607 能階之增加，藉此，第一位 置的電洞穿隧阻障高度係相對低， 能帶補償特性 舉例來說’若由通道表面算起，係低於2太米 其二線第二：提:二 來達成，電咖嗔 層之常數之上介電層(如三氧化二峨氮化物捕捉 方面，高介電H衝m供可靠性效能較佳之記憶胞。另一 f極ΐ入。由於閘極注入係取決於閘極之介面與三氧化二 ^入氧化物緩觸並不會改變抹 資料維持特性與讀取干擾二 、” θ可大大增加MABE-SONOS裝置的可靠性效能。 15 20 高介料數之上介電層對於電彻《置而 二此觀點(參考c.H.Lee等人_年發表於 ec .乃哆第26.5.1〜26.5.4頁之論文)本來是夂考浮動門 極輕合率(GCR)可藉由使用高 層=加。然而，電荷捕捉裝置乃設計成平面結構，且 ♦、不像r動閘極記憶胞—樣仰賴於同-觀_合率之工程 際t ’對於具有平面結構之電荷捕捉裝置來說，下穿 昜係僅由1vg—ντΐ鑛而得(其中e〇t為等效氧 物厚度），域不受上介電層之影響。另—方面，近來的 構係使_對厚的三氧化二财作植障 免電子敵）’且具雜大(約15奈米)的EOT (可shin ，人2005年發表於勘黯认~第327〜33〇頁之論文)。根 據該理論’較大的EOT對於程式化/抹除速度並益幫助。 12 25 200910607 :般認為’高介電常數之上介電層的_在於抹除時抑制 間極庄入(參見S. C. Lai等人2007年發表於乃^之論文， 第14〜15頁；S.C. Lai等人2007年發表於/££五之論 文，第88〜89頁）。在抹除操作中，具有高介電常數之上介g 層具有較低的電場。若金屬閘極與上介電層(阻障高度)間的傳 導帶補償夠高的話’抹除過程巾㈣極注人將可被有效地抑 制。-般1¾為MANOS真正的抹除機制是來自f子脫離捕捉 (正如具有厚穿隧氧化物的MONOSX參見S. c. Lai等人2〇〇7 年發表於腿之論文，第14〜15頁）。利用三氧化二銘來 抑制閘極从可使械大的輯(大於16科轉/公分)增加 電子脫離捕捉。然而，如此大的電場會對裝置產生不良影塑， 且引發介電層崩潰(可參考γ· Shin等人鳩年發表於 Tech· Dig,第327〜330頁之論文）。 15 20 發明人於另-件申請中的美國專利申請案⑴祕，276) 广提出了-種記憶胞，其包括金屬閘極、氧化銘阻障層以及 能隙工程穿隧層MA BE_s〇N〇s(參見s· c. ^等人薦年發 舰爾娜之論文，第88〜89頁）。此種記憶胞可提供 尚速抹除’且沒有抹除餘和的問題。能隙工程之〇N〇阻障係 用來提供有效率之電洞穿隨抹除。然而，我們發現使用三氧化 -銘之上介電層會嚴重影響資料的維持。一般相信三氧化二鋁 3疋電子流失的主因。為了解決此問題，我們在三氧化二鋁 與^物之間插人了—層氧化物緩衝層。因此，此結構實質上 =具有三氧化二銘上蓋層之BE_s〇N〇s(參見Η τ —等人 。〇。5年發表在IEDM Tech Dig之論文，第m卜加4 於閘極注人主要係取決於閘極與三氧化二銘之介面’ ίίίϊ衝層的插人並不會改變抹除機制。另—方面，可靠性 /月匕；大大增加。此外’相對薄的氧化銘層之厚度便足以抑 13 25 200910607 ί 氧^物緩衝層之厚度可大於氧化_厚度的- 且第二層之錢常數為K2，料於第前述， 電層_多層阻障介 10 15 i. 20 二捉，層阻障介電層間之介面的高員相 疲）。糟此’不僅可運用高介電常數材料之優點又 薄的阻障介電堆疊。肋降低高速抹除操作所需電場=又乂 ，飽和的技術乃與多層阻障介電層結合，以提 大的記憶體操作區間。同時，記憶胞 ^ :丁 2當良好。較薄的阻障介電堆疊於一定 情形下及記憶胞的電荷維持與耐久特“ 柽與半導體本體(包括通道與源極/汲極接 作 ⑺毫秒内_版纖晴^^^下’在 ^發明-實施例所描述的記憶胞結構具有良好 二被躲跳棘谓紐。喊閘極注入 除飽:===r胞結構具有較低之抹 體，此裝置係適於45奈米節點以下之反及閘快閃記憶 14 25 200910607 【實施方式】 本發明各實細之詳細說日猶_併參考第丨至％圖。 雪有多層轉介電層與能社程之介電穿随層之 5 f 10 15
20 土 32 之源極^與汲極12，閘極18係位於 雷^二該多層堆疊包括多層介電材料的阻障介電層、 電何捕捉^電層與穿_，其係作為電荷儲存結構。 夕曰^本^>例中’祕18包括P+多晶^，但也可以使用N+ :曰曰^。，、它實施例中，_ 18可使用金屬、金屬化合物或 之組合，像枝、氮脸、金屬魏物、铖其他金屬 或金屬，合物閘極材料(如鈦、氮化鈦、组、釕、銥、二氧化 舒、，氧化銀、鶴、氮化鶴及其他物材料）。於某些實施例中， ，佳係使用功函數大於4電子伏特之材料，更佳係使用功函數 =於:.5電子伏特之材料。各種可應用在雜端之高功函數材 二U美5專利第6,912，163號，該些材料通常係使用賤鍍 ，物理氣相沉積技術纽積，且刊躲性軒_來進行圖 案化。 人在第1JS所^之實施例中，介電穿随層包括多種材料之組 δ ’包括第-二氧切層13(稱為電前隧層），其位於通道 之表面10a _L ’且其可利用如現場蒸汽產生(in_si加細m generation ISSG)之方法形成，並選擇性地利用沉積後一氧 火或於_過程巾加人—氧缝之方絲騎氮化。第 -氧化梦層13的厚度係小於2()埃，較佳係為15埃或更小。 於代表性實施例中’第—二氧化碎層13的厚度為⑴埃或^ 埃0 15 25 200910607 之上，且係位於第—二氧化石夕層13 赋下使用i j =學氣相沉積LPCV〇之技術，於 成。減他製;中夕炫(祕1〇Π^咖，DCS)與氨之前驅物來形 括氮氧化石夕，其係利用類似 於3。埃，：;為氮 其二 ^帶:層15係小於3。埃，且較佳為:St成第Ϊ 處之帶讀係可使電場足以誘發 半導體本體介面間的薄區域，且其亦 15 20 除第—處後的經處理之穿隨介電層^電G 雷曰，除7可達成電場輔助之高速電洞穿隨外，其 料:来”：『子在或為了其他操作目的(像是從記億胞讀取資 預防電荷流失通過經處理之穿隨介電層/㈣τ有效的 二==，===-超薄氧化 ⑼义’專氮化碎層Ν1(例如小於算 於=〇埃)以及超薄氧化石夕層02(例如小於等於35埃卵且成， 導，本體之介面起算的—個15埃或更小之補償 二金1 子伏特的價帶能階。藉由一低價帶能階區域 (南電洞牙隧阻w與高傳導帶能階’02層可將N1層與電荷捕 捉層分開-第二補償(例如從介面起算約30埃至45埃）。由於 ^二處=離介面較遠，相誘發電洞_之電場可提高第二處 後的價π鎌’以使其有效地消除電洞穿赚障。因此，〇2 層並不會嚴重干擾電場輔助之電洞穿隨，同時又可增進經處理 16 25 200910607 之牙隧’丨電層在低電場時阻絕電荷流失的能力。 本,—實施例之記憶胞包括有_，且閘極包括多 (如n+户晶矽Μ金屬(如鋁）。於其他實施 數大於_夕之功函數的高功函數材料，舉== 包括㈣晶H氮倾及其他按照功 電= 造容易性選擇讀料。 生與製 圖 關 於介電穿_結構解細朗制時配合參考第 2 10 15 20 ^本實施辦，電荷捕捉層16包括厚度大於5()埃的氮化 石夕丄舉例來說，厚度約7〇埃的氮切，且其係细如咖奶 方式形成。本發明也可使用其他储雛獅與結構， 是氮氧化邦ixQyNz)、高切量之氮化物、高切量之氧化 物，包括内嵌奈米粒子的捕捉層等等。2〇〇6年u月Μ號公 ^ J Sm^ovQl Low Power Non-Volatile Memory and Gate Stack” ’發明人為Bhattacharyya的前述美國專利申請案公 第US 2006/0261401 A1號揭露了多種可使_電荷捕捉材料: 一本實施例之阻障介電層包括一堆4，其包括緩衝層17a與 同介電常數之上蓋層ι7Β。此處的高介電常數是指高介電常數 大於7 ’像是以下這些材料均具有此特性：三氧化二銘、二氧 化铪、二氧化錯、三氧化二鑭、氧石夕化銘、氧石夕化給、氧矽化 锆等等。 、二氧化較緩衝層可藉由濕式氧化爐氧化步驟來將氮化 物進订濕式轉換而形成，其他實施_可使用高溫氧化物 (HTO)或LPCVD二氧化石夕來形成。欲形成氧化銘上蓋介電 層’可先進行原子氣相沉積，之後並配合在約遍。c下進行6〇 25 200910607 秒快速熱退火以強化形成之薄膜。 藉由採用前述製程，得以形成缺 高介電常數和高料帶補償材料(如氧化I狀層=由 ”有良好電荷維持特性與低抹_二 層。因此，不但可降低E0T，還可___的阻電 於代表性實施例中，第一層13可以是 能帶補償層u可以是20埃的氮切；隔離層 2-氧化梦，電荷概層16可以是7G埃贱 電 層可以是攸5埃㈣私間咖谈售條5 = ί 乳化銘之上盍層。閘極材料可以是卜多晶石夕(功函數約$】電 ^伙特）D欲提升電荷維持特性，氧化石夕層的厚度可以大於3〇 埃0 、 15 20 對於氧切(介電^數為3 9)與氧蝴介電常 ^ ^結合，阻障介電層中上層ΐ7β的厚度與下層-的厚 ^匕值可以小於2。-般來說’上層17β與下層17八的厚度比 值可以小於兩者之間介電常數的比值。因此，本實施例之 介電層包括-與電荷捕捉介電層接觸之第—層17A以及一和 通道表面及閘極之另-者接觸之第二層17B，其中第一層Μ ，有-介電常數κΐ ’第二層具有一大於κ1之介電常數κ2，且 f二^之厚度制、於該第-層之厚度乘以必以。若氧化銘作 為上盍，’欲達成抹除飽和Vfb小於_2伏特，介電常數約為8， 而阻障高度或傳導帶補償係大於3電子伏特。由於三氧化二銘 之阻障高度通常與二氧化賴略相等，具有N+多晶梦間極之 氧化鋁的電子阻障高度或傳導帶補償為約31電子伏特。 於本發明δ己‘丨思胞之實施例中，為能在電壓小於伏特下 達成合理_作速度(㈣化與雜介於祕與通道間之多 18 25 200910607 層介電堆疊(舉例來說，高介 數-0-N-0)的總等效氧化物厚^财^公紐以及高介電常 (BE)ONO f ^160 ^ ° 於約40至55埃之^且夕穿隨氧化物之E0T通常介 物電荷捕捉層的EO丁通50埃之間’而氮化 ㈣至35埃之間。因二至：：且， Π:八二氧切緩衝層及三氧化二 埃，且較佳介於約75到85埃之間。 J ^ 95 章圖第介電㈣結構之料帶與價帶之能階示 ::圖Ϊ可隧結構包括第1圖所示之層13〜b的堆 :士中可看出一 U形」傳導帶與一「反U形」價帶。由 = 能隙乃於區域3〇,電洞穿隨層之 15 20 ==1 ’補償層之能隙乃於區域32，隔離 傳導帶乃於區域33，而電荷捕捉層之價帶與傳導 :二V 34。由於區域31、32、33内穿随介電層的傳導帶 相較於此陷之能階而言較高，故捕捉於電荷敝區％之電子 以個圓圈Θ包著負號來表示)並無法穿随至通道内的傳導 帶。電子穿_機率與雜介f層内「U形」傳導帶下的區域 相關聯’也與具有能陷之能階之一條至通道的水平線上的區域 相關聯。因此’在低電場的條件下，電子穿随現象不太可能發 生。相同地，區域3〇内通道的價帶中的電洞則受到區域31、 32、33全部厚度以及通道介面處高電洞穿隧阻障高度的阻擋， 以致其無法穿隧至電荷捕捉層(區域34)。電洞穿隧的機率與穿 隨，電層内「反U形」價帶上的區域相關聯，也與具有通道 之能階的一條至電荷捕捉層之水平線下的區域相關聯。因此， 在低電場的條件下’電洞穿随現象不太可能發生。於電洞穿隧 層包括二氧化矽之代表性實施例中，約4.5電子伏特之電洞穿 19 25 200910607 隨阻障高度可防止電洞穿随。氮化秒内的價帶(l·9電子伏特) 仍低於ϋ内的價帶，因此，穿隧介電結構之區域Ή、32、 33，的價帶仍遠低於通道區域3G _價帶。據此，本發明一 實=例所描述之穿關具有能帶補償特徵 ，包括位於半導體本 ;丨面处之薄區域（區域31)内相對較大之電洞穿隧阻障高 度’以及距通，表面不到2奈米處的第一位f的價帶能階之增 $ 37此外’藉由提供具有相對高穿隧阻障高度材料之薄層（區 f 33)、，能帶補償特徵也包括與通道分開的第二位置的價帶能 階之減少38，形成反u形的價帶形狀。相類似地，藉由選擇 相同的材料’傳導帶係具有-U形的形狀。 15 20 第3圖顯不為了誘發電洞穿隧(於第3圖中，01層的厚度 埃）’於穿随區域31中施加約_12 W萬伏特/公分之電 電穿随結構之能帶圖。於電場中，價帶由通道表面處向 °因此’在離通道表面—補償距離處，穿隧介電結構内 能階中明顯的增加，㈣在圖中可見其增加到高 價帶内的能帶能量。因此，當介於通道區域内之 二：：：二穿隧堆疊内傾斜之反u形價帶上的價帶能階之間 帶補償ΐϊϋ穿ί的機率將大幅增加。於高電場下’能 〔由㈣介電層處消除區域32内之補償層與區 二14 ^隔離層的阻障效應。因此，在相對小電場(例如Ε小 的雷、门空萬伏特/公分)下，能隙工程之穿隧介電層可以產生較大 的電洞穿隧電流。 Η域33)將補償層32與電荷捕捉層(區域34)隔離 ;進電荷S與電洞在低電場下’此可增加有效阻障能力，並 於本實施射，補償層32的厚度必須夠薄，以致其具有 20 25 200910607 J忽電荷捕捉效能。此外，補償 性。因此，對於使用氮化矽的實 罨θ而不具導電 於30埃，而更佳係為25埃或更小。貞㈢的厚度較佳係小 對於_二氧切的實施絲說 度應小於20埃，且較佳係小於15埃 3 ^厚 施例中，電洞穿隨區域31為13埃或較佳實 係經過如祕狀靖顺薄=沐，且其 與本發明之一實施例中，穿險介雷思 ，及氮化奴組合材料，且其中各層之間3 === 效電洞穿_需之通道表面_償距_，f ^ ::具有變化。此外’其他材料的組合也可崎 15 20 ㈣的介電穿隧層來說，其重點在於提 二22」的效能而非電子穿随，且目前此問題也已有了 大=穿較 電子穿隧引起的電荷流失。而藉由適當的處理:;ΐ 随而進行的程式化以及利用電洞穿隨而進行的抹除操作電 於其他實施例中，多層穿_4可以傳統M〇NQ置中 ^用的單層穿隨氧化物來替換，也可_其他穿隨層^構替 換。目前已知儘管傳統之M0N0S (穿隧氧化物大於3夺 有良好的資料維持特性’由於其二氧化雜障介電層並無^ 效抑制閘極注入，故傳，统M0N0S裝置的抹除飽和程度對於反 及閘應用來說太高。 25 200910607 如前述之MAN0S/TAN0S，其結構採用三氧化二銘(介電 吊數約為8)來替換上氧化物(介電常數為3 9)。由於抹除飽和 T被有效抑制，MANOS之抹除飽和程度比m〇n〇S來的低， j記憶體操倾間比MQNOS來的大。然而，賴單一高介 =，的_介電層會造成其他的可靠性問題，此乃由於高介 生的介電層通常比傳統的二氧化雜障介電層更容易流 據此’使科—高介^數的轉介電層並無法提供 足夠的電荷維持可靠性。 ^本文所述，額外的1^介電常數上蓋層乃覆蓋在MONOS 物上。由於緩衝層具有低流失電流且可於捕捉層(氮 L ίί频二氧切则介面處形成深層能陷，故此種新 t f具有良好的電荷維持與讀取干擾特性。此外，由於其 電常數’高介電常數上蓋層也可抑制閘極注入。據 15 20 而新穎之結構可提供低抹除程度與大記憶體操作區間， 而这對反及閘快閃記憶體相當有利。 圖m為類似第1圖之電荷捕捉記憶胞之閘極堆疊示意 43、麵㈣電場狀態。_«包括電洞穿隨層 電广與隔離層45，三者共同作為裝置的穿隧介 位於穿隨介電層上，由多層結構所組成 構=46與問極48分開，且該多層結 稱^_層47A與上顏47B。於抹除 壓娜以誘發』= 电層43、44、45之電場E咖50與穿 °Ε™50 上蓋芦47R 。由於而介電常數，穿越阻障介電層内 曰7B之電場邮的大小乃相對於穿越雜介電層内二 22 25 200910607 之電場減少約3.9/K’其中3.9為二氧切之介電常數， 子蓋f47B之介電常數。因此，由於閘極48足夠的電 =親二相對低的電場Eb51與阻障介電層伽47B的厚 二53將可被有效阻絕，以提供不具有抹除飽 操作區間。本發明-實施例揭露之記憶裝置 除本體的曰偏壓夠日小之情形下即可操作，如抹 2,0 . Λ ;1电曰内一最大電場為14百萬伏特/公分或更 小，且配S阻障介電層的相對小電場。 示者至的5D圖為阻障介電層之傳導帶圖，其中第5A圖所 iIS=氧化石夕層；第5B圖所示者為單一的氧化铭 例；=5 Ξ 為堆疊之"氧化錄化銘層之第一實施 15 i 20 之此r式中了解由閘極之二 至第5C與5ΐ 反!？料帶的解上，®此，對應 針鹿，<—減^緩衝層之區_斜率大於 係“在傳二斜率。問極介面處的傳導帶補償 SONOS裝置而+律其，^_上。就第5A圖中的能隙工程 ° 一氧化矽阻障介電層的傳導帶補償相 穿化雜障介騎縣度也較大，而使且 ^機ί仍相對高。如第5B圖中具有氧化銘阻障介電^實 _、’由於相對高介電常數(如大於7)造成的傳導:^實 小，以及維持相對高(如大於 輔，率#乂 隨機率相對低。由^，其穿 層與氧倾上叙乡麟疊㈣衝 同，只要氧化麵上層的厚度大於一最^之播穿，機/大致相 厚度較奴氧她_實_鱗 23 25 200910607 層的實施例具有大致相同的穿隨機率。 月ίι述的記憶胞可應用於反及閘型陣列中，如 其中陣列包括複數條位元線BLq、BL_2、、 不+ 10
20 數，字元線WL-卜 WL-2...WLH、wl_n。在輪接對應2 兀線的區塊選擇電⑽與減源極線的源極選擇電: 二一群N個記憶胞乃彼此串聯。區塊選擇字元線 接-列區塊選擇電晶體，源極選擇字元線ss 列源極線連接電晶體。因此，舉例來說，對於圖中 ^元線BL-2,區塊選擇電晶體6〇係將一組記憶胞叫至⑽ 連接至位元線BL-2，以回應區塊選擇字元線助 憶胞群中的最後-個記舰61_N乃連接轉贿擇電"曰^ 而該源極選擇電晶體62乃將該記憶胞群輪至源= SL ’以回應源極選擇字元線SST之訊號。 於其他實施例中，記憶胞可應用於缺閃記憶艘裝置 的及閘型、反或閘型與虛擬接地型陣列中。 於反及閘型陣射，程式化可增量步舰衝程式化 ISPP或如富勒_諾丁漢FN穿隧之其他方法來達成。鹏係涉 及步進程式化㈣較用，祕始於如約+17雌之間極偏 壓，且於每個程式化階段均增加電壓約0.2伏特。每一脈衝可 具有固定脈衝寬如約10微秒。雜意的是，每—接續脈衝之 脈衝寬與f壓增量可以視需要而改變。此種_之記憶胞具有 相對線性的程訊雜’此外，減顧術械較，其記憶體 ^乍區_職大’故其_適合於姻錯程式化技術來在 母個記憶胞巾齡彡恤元。於其他實_巾，乃使用所謂的 電壓脈衝自我升壓技術來進行程式化。此外，本發明一實施例 也可依照各種陣列特性之相容性來使用其他偏壓配置。 24 25 200910607 本發明之實施例也可使用其他的程式化偏壓技術，對於反 或閘陣列來4 ’除了其他已知的方法外，也可使用不同的偏壓 配置來誘發熱電子穿隧或FN穿隨。 »第7、8圖為本發明一實施例之記憶胞應於反及閘陣列之 5 抓剖關，其分取穿越字元線與沿著字元狀方式進行剖 面。、於第7圖中’半導體本體7〇包括通道區域74、75與接觸 通道區域之源極/汲極端71、72、73。雜與汲極端間的通道 長度較佳係小於50奈米，且在較佳實施例中為3〇奈米或更 小。組合材料之介電穿随層76、電荷捕捉層77、多層阻障介 電層78Α/78Β與字元線層79乃排列於分別位在通道區域74、 75上的堆疊80、81中。 第8圖為第7圖之記憶胞應於反及閘陣列之簡化剖面圖， 且其係以沿著字元線之方式進行剖面，其包括與第7 _同的 Η 堆疊’且以相同的標絲代表。串聯記憶胞之行乃以淺溝渠隔 離STI結構82、83、84隔開。於圖中，通道74與相鄰之通 道74Α的表面為平面，而本發明實施例也可使用凹陷(凹面） 之通道表面或延伸(凸面)之通道表面，端視產品之類型與使用 的製造技術而定。穿隧介電層76與堆疊之其他部分，包括層 丨〇 77:78Α/78Β、79乃以共形之型式覆蓋於通道表面上，不論表 =是^面、凹面或凸面。而介於STI結構(如82、83)間的通道 寬度較佳係小於50奈米，且更佳係小到STI技術可容忍之尺 寸。 s第9圖係可應用本發明具有金屬或多晶矽閘極、多層高介 $ 電常數上蓋阻障介電層與能隙工程穿隧介電層之阻障介電層 經處理之BE-SONOS記憶胞之積體電路之簡化方塊圖。積體 電路810包括一在半導體基材上採用阻障介電層經處理之 25 200910607 BE-SONOS記憶胞之記憶體陣列812。字元線(或列)與區塊選 擇解碼器8M絲接至複數條字元線無塊選擇線816，其間 ，形成雜連接，且字元線(_)額_騎·⑽係沿 著兄憶體陣列812之列排列。位元線(行)解碼器與驅動器⑽ 係耦接並電性連接至複數條沿著記憶體陣列812之行排列之 =元線820，以由記憶體陣列812中之記憶胞讀取資料，或將 貧料寫入其中。位址係透過匯流排822提供至字元線解碼器斑 驅動^綱及位元線解碼器818。方塊似中的感應放大器與 f斗^入結構，包括讀取、程式化與抹除模式之電流源，係透 匕匯抓排826粞接至位元線解碼器818。資料係由積體電路81〇 上?輸入/輸出崞或其他積體電路議内或外之資料來源，透 過貧料輸入線828傳送至方塊824之資料輸入結構。如本實施 ，所^積體電路⑽亦可包括其他電路_，如一般用途之 15 20 3定Λΐ的朗電路或是可提供此記⑽陣列所支持 ^ ί早曰曰片之複數模組的組合。資料係由方塊中的 ί mi·過資料輸出、線832，傳送至積體電路810上的 輸入/輸出琿或其他積體電路810内或外之資料目的地。 端目 12的=是陣列、及閉陣列或是反或閘陣列， ===於大記憶體操作區間可支持各記憶胞儲 存夕位70，因錢置中還可包括多位元感應放大器。 舞控制器係以偏壓調整狀態機構834為例， 其係&制偏堡供應電壓與電流源836，如 =此:元線與紅線之程式化驗證電壓或電 路來實作。於其他實施方式中，控制_可包括-般用途ί 26 25 200910607 齡絲控制元件哺作，_處理器可以實 _ 一!====== 隨包括—通道表面上13埃二氧化石夕之穿 3=「7_之__— 25埃二氧化石夕之 括7〇埃氮化矽之電荷捕捉層㈣、-90埃 二。此外’另-相類似的記憶胞中： It 1 埃二氧化石夕之緩衝層(⑺），且盆上呈有 埃:於實，3=#使兩實施例之等效氧化物厚度約為m 矣於實細例中，通道乃接地，且閉極 15 20 在平帶電㈣於―2鱗處，蓋 2，生了抹除飽和現象。然而，於曲線_令，且； 生抹除呂ϋΐϊ_巾在平㈣驗少憾_4簡處絲發 第=為模擬平帶霞對抹除時間之關 具有不同厚度之電荷捕捉層Ν2，且氧切 H度和餘虹蓋層的厚度乃有所調整 =03 矣、緩衝層為30埃、上蓋層為7〇埃之實施例中= ，大於電荷捕捉層為70埃、氧化物緩衝層為5q埃、氧= ，，為80埃之實施例。因為所產生穿越穿隧層匕銘 二：速實; 一係小二 27 25 200910607 之電何維持率會減少。 示在= 抹㈣細糊樓圖，翻
氧化=之==約T 伏特到約-20伏縣州…+ 禮如圖所不，在W 内可=亳秒叫而大於2餘臨界峨 含if之記憶胞的效 使用將抹除飽和臨界值降低 魏雜騎之實關巾在高於1二= 性帽特 層。如圖所示，對於3小卜」 姓、矣乳化铭上蓋 1 能 15 20 赋下供烤時間百萬秒之資料維持仍相帶電壓而言’ 第15A與15B _為記憶胞之讀取干 (如讀取操作過程中反及閘組態之字元線雷不同讀取電壓 一記憶胞具有60埃之二氧化石夕緩衝層盘圖，其中 層，另-記憶胞具有150埃之氧化銘阻 曰乳化紹上盍 石夕之緩衝層。兩個實施綱具有綱極，有二氧化 如第I5圖所示，當讀取電壓超過約、哨係相對小。 擾記憶胞之臨界電_過〗伏特·⑴其仍可在不干 期。另-方面，當不存在二氧切===百萬次讀取週 大讀取電壓約為6伏特。 ㈢時’超過此測試之最 28 25 200910607 第16圖為ma-bejonos之讀取週期次數對讀取電壓之 關係圖，其中該MA-BE-SONOS具有15〇埃之氧化鋁阻障層 與、堆疊之6〇埃二氧化石夕緩衝層/a埃氧化銘上蓋層結構。對 超過1百萬次週期測試之讀取偏廢而言，一般預測使用 石夕緩衝層將可增進耐久度超過百倍。 二^17圖為含高介電常數上蓋層717B2M〇N〇s#層堆疊 ，且其不包括如第1圖所示之能隙工程穿二 =。如苐17圖所示，「高功函數」間極718可包括任何一種金 閘極?料或多晶石夕閘極。由於高介電常數上蓋層可抑制閉極 ίΓ發 施例可使用幾乎所有種類的金屬層，其可以包括 功f數低至4.3電子伏特之材料。較佳者包括氮化麵、 杯沾么®夕日日石爛極和Ν+多日日日料〗極。此外，#也可是良 子:金屬閘極材料’其他可採用者還包括鈦、鈕、鋁 化鎢、二氧化釕等等。 7乳 15 20 717Β屬於高介電常數層，其介電常數大於6，像是 給’而向介電常數上蓋芦之戶庳故 可藉由將iut 4度為 奈米。緩衝層717Α 或LPCVD 一一乳化石夕濕式轉換、高溫氧化物(ΗΤ0) 換。緩衝方式形成，而較佳者為二氧化賴式轉 ί大α5至8奈米，且其相對厚度 歡於上盍層717Β之厚度乘以κ1/κ2。 例，對緩衝層與氧化銘之上蓋層之實施 三度較佳係介於2〇至7〇埃之間，而 j化-虹盍層之厚度較佳係小於％埃。 式為使用約60埃之二氧化贿衝層與約4()埃之三氧化二銘 29 25 200910607 上蓋層。 電何捕捉層7】6較佳為氮化石夕，因其可提供較高之能陷密 度。此外，其他材料像是氮氧化石夕、高含石夕量之氮化物、高含 矽量之氧化物也可被採用。 穿隧層714乃形成於石夕通道上，且其厚度介於3至5奈米。 ，較佳實施射，穿_為含有將絲材氧化而得之穿隨氧化 物的氧化爐氧化物。 第18圖為一般M〇N〇s、具有高介電常數上蓋層之 =〇N〇S與MAN0S之猶特性圖，而該些記憶胞的尺寸如下 所不。於此換擬中，翻為閘極材料。與一般m〇n〇s相比， NOS與具有兩介電常數上蓋層之河⑽⑽具有較低的抹除 =和程度與歓的輯_作區faW叫，隐漏與具有高 "電常數上蓋層之M〇N〇S也具有車交快速的抹除速度。
MONOS 般 穿隧介 電層 45埃 捕捉氮化 物 70埃
具有高介電 常數上蓋層 之 MONOS MANOS 45埃 45埃 70埃 70埃 上介電層 氧化矽 90呈 一氧化發/ 氧化二紹 4〇j^/60^ 氧化二銘 150埃
30 15 200910607 〃傳統單-二氧切層_氧化物相比，高介電常數上蓋 層由於具有較高的介電f數且可以_閘極電子注人，因此高 介電常數上蓋層也適用於阻障氧化物之Ε〇τ微縮。 第19圖為一般MONOS、具有高介電常數上蓋層之 2〇NOS與MANOS之維持特性圖，其中一般M〇N〇s與具有 尚介電$數上蓋層之MONOS之轉特性較說^^來的更 好i而1^主要疋因紅氧化物(二氧切)、;肖除了不敎的高介 電常數/氮化矽介而。 第20圖為具有南介電常數上蓋層之 10 15
20 ^讀取干擾特性圖。其中，由於不敎的高介電常數/氮化石夕 介面已被消除’故具有高介電常數上蓋層之顚刪也有較佳 的矣規。 總括來說’在前述三種實施例中，具有高介電常數上蓋層 ,MONOS的效能最好’其具有蛾抹賴和、大記憶體操作 區間、較佳的電荷_雜她不受讀取谓之影響等特性。 前述之實施例使用的是n_通道裝置，即源極姐極端具有 η型雜質摻雜。無庸置疑地，本發明實施例也可以使用p_通道 裝置，即源極與汲極端具有p型雜質摻雜。 此外，前述之實施例使用的是具有平坦或平面通道表面之 裝置’但本發明實施例也可使用非平面結構 表面、通道、凹随道料。 ’㈣道 於前述之實施例中，電荷儲存堆疊之使用可讓穿隨層位於 通道表面上，而阻障介電層則位於閉極旁。此外，電荷堆 疊也可反轉’使穿_位於難旁’而轉介電層則位於通道 25 200910607 於·^施例中’記憶胞與記憶體架構乃使用組合式多層阻 障介電層，且其包括高介電常數之上蓋層與緩衝層。組合式結 構可消除高介電常數材料與電荷捕捉層間的不穩定介面。實^ 結果顯不此種裝置可抑制抹除飽和並提供絕佳的資料維持特 性。其同時展現出相當大的記憶體操作區間(大於7 絕佳的耐久度、抗讀取干„性與錄特^性。 胞亦可包括45奈米或更小的閘極長度。 貝概知禾乃根據MABE-SONOS之製造而得，且其基本上 10 20 與S. C. Lai，^ 2007年發表於之論文第挞〜的 頁類似。在二氧化二紹沉積前，由氮化物—部份轉化而得的各 種氧化物簡層乃细濕式氧倾氧化㈣先形成。此種裝置 典型ΠΜ剖面可見於第21圖。為了進行比較，我們也製造 了具有一氧化石夕緩衝層的MANOS。 土第22圖顯示，在相同的EOT下，BE_S0N0S之抹除速度 M_t此乃由於BE_s〇N〇s中的_穿隨阻障可 =提升絲㈣韻電洞軸效率，而繼娜 影響。高功函數的!屬==料對於抹除飽和有很大的 制問極注人必要1_極(域)對類纖胞而言屬於抑 主人’外的三氧化二銘層乃形成於 MA ΒΕ-SONOS的枯圖比較了具有各種三氧化石夕緩衝層之
t #于特性。由圖中可以看出祖BE_S0N0S 是「η型」（低功函__ f,BE侧0S’儘官使用的
於弟23圖中，且右—. 一 一虱化矽緩衝層的MA BE-SONOS 切7鮮士）閑極。由此’可預期的是，當結合高 功函數金屬閘極時可進—步抑制抹除飽和 之 32 25 200910607 「明顯」低抹除速度可歸因於較高的Ε〇τ 抹除速度，我們採用了暫態分析之技術(可^HTTm 2004 iEEE Electron Device Letters, vol. 25 * 816-818 ，正如第24圖所示。由於各裂置具有相同的⑽〇 广雷曲線清楚地顯示出所有的裝置都具有一樣的抹 除電"禮度。此可證明氧化物緩衝層對於抹除機制並無影響。 此外我_們也研究了具有額外氧化物緩衝層之祖N〇s。 5圖顯示出此—增加的氧化物_層基本上抹除特性鱼 MSNOS相類似。然而，說腳顯示出比be_s⑽$更慢^ 抹除速度，這主要是因為電子脫離捕捉比 = 慢。因此，就抹除速度來說，maNOS的實用:生】：入來的 15 20 圖比較了 15〇C下具有不同氧化物緩衝層的隐 之> 料維持特性。較厚的氧化物緩衝層可增進資料 Γίΐ。這顯示出三氧化二1呂會引起電荷流失。第27圖顯 干制試’其巾此裝置可承受高閘極電壓(大於6 伏特)的兩壓測試。第28圖顯示出在Vread小於7伏特下，^ 期時間超過1百萬讀取週期。第29圖顯示緩衝層ί '八有稍微差一點的讀取干擾’而當緩衝氧化物層的厚产大 :或等於氧”上蓋層厚度的—半時，讀取干擾特性得ς提 开。因此，如前所述，較佳係提供相對厚的緩衝層。 ^ 30圖顯示具有不同二氧化石夕緩衝層厚度之隐 _ NOS的週期耐久度。其中所有裝置在！萬:欠ρ/Ε週期後 仍可維持記憶體操作區間。 第31圖為具有40埃氧化物緩衝層與6〇埃氧化鋁上蓋戶 ^ ΜΑ BE-SONOS於週期後之維持特性，其中裝置乃先程^ 至3伏特之平帶電屬。圖中可見週期後之裝置具有較大的初 33 25 200910607 』電何从⑽’其錢維持特性仍與週麟大致類似。 第32圖比較了各種裝置的維 L埃二(=緩_0埃氧化銘上蓋層 is〇if〇s、=it_與只有50埃二氧化石夕阻障層之 -與i5G埃氧脑上蓋層，但不具有 一乳化矽緩衝層之MA BE_s〇Nc)s Ά 有二氧化讀衝層之_os’：)具 =-SONGS具冑帛麵f _驗能，柯錄化物緩衝層之 -亩與嫩咖的資料維持效能最差。這此資^顯 =接與氮化物電荷捕捉層接觸之三氧化二銘會造= ’仙也研究了三氧化二虹介1層的雜能力。第 果1 =具有獨I氧化二轉度之動^侧⑽ 15 20 氧化二_3奈米之氧化物緩衝層可維持 良好的抹除效能’於第34圖中’ 4奈米之三氧化^太 米之緩衝氧化物也具有良好的資料維持特性。 …下 雖然本發賴d日績關來加以贿，
=限於其詳細描述内容。替換方式及修改樣式係已 ^所建4’且其他替換方式及修改樣式將為熟習此項技蓺之 人所思及。特別是，所有具有實質上相同於本發明之構^ =達成與本發明實質上相同結果者，皆不脫離本發明之精^ ^，此’所有料替财式及修改樣式縣欲落在 於奴附申請專利範圍及其均等物所界定的範疇之中。X 【圖式簡單說明】 本發明其他特點可見圖式、實施方式以及申請專利範圍之 34 25 200910607 記載。 =月—實施例之記憶胞的簡化示意圖。 帶圖為匕括施帶補償技術之穿隨介電層於低電場時的能 帶圖第3圖為包括能帶補償技術之穿隨介電層於高電場時的能 隧電Γ之圖^發明—實施例之記憶胞在抹除操作時電場與穿 者為的至介電層之傳導帶圖，其中第5Α圖所示 it^ 第5β圖所示者為單一的氧她層，· 二圖所示者為堆疊之二氧化伽呂層之第:實二例其^ 該氧化鋁層之厚度大於第一實施例。 八 15 20 圖。第6圖為應用本發明記憶胞的反及閘型記憶體陣列之示意 崎錢_嫌侧，且該 戰崎錄㈣胸賴，且該 施體之方塊圖，其係應用本發明一實 圖Λ平帶電壓對抹除偏壓時間之關係圖，其顯示出 屺丨思胞之抹除曲線’圖中包括含有單一二 阻障介電層與含有乡層轉介電狀記憶胞。 s η夕ϊ 平帶電麼對抹除偏壓時間之關係圖，其顯示出不 同夕層阻障介電結構的抹除曲線。 第U圖為平帶電壓對抹除偏壓時間之關係圖，其顯示出 35 25 200910607 障介電層之麵顧記憶胞在不同抹瞻下 第13圖為平帶電麟抹除偏餅間之_圖，其顧 j，極之BE_S0N0S記憶胞的抹除曲線，圖中包括含有 早;乳化石夕層阻障介電層與含有多層阻障介電層之記憶胞。 太恭i14/騎帶電㈣烘烤時間之關_，其顯示出含有 施例之多層阻障介電層之be侧0s記憶胞在各 種色°界&層下都具有絕佳之電荷維持特性。 10 15 20 由楚第15A至i5B圖為平帶電壓變化對壓力時間之關係圖，其 15)圖所不者為具有多層阻障介電層之ΒΕ-SONOS記憶 胞而第158圖所示者為具有單-三氧化二銘層阻障介電層 之 BE-SON〇Sk憶胞。 第16圖為讀取週期數對讀取電壓之關係圖，其顯示出具 有夕層阻障介電層之BE_s〇N〇s記憶胞與具有單—三氧化二 紹層阻障介電層之BE-SONOS記憶胞之情形。 第17圖為具有高介電常數上蓋層之MONOS型記憶胞的 簡化剖面圖。 第18圖為M0N0S、具有高介電常數上蓋層之MONOS 與MANOS之抹除特性圖。 第19圖為MONOS、具有高介電常數上蓋層之M〇N〇s 與MANOS之電荷維持特性圖。 第2〇圖為具有高介電常數上蓋層之MONOS與MANOS 之讀取干擾特性圖。 第21圖為具有二氧化石夕緩衝層之MA BESONOS穿透式電 子顯微鏡照片。 第22為MONOS與具有不同閘極材料之bE_s〇NOS之抹 除特性圖。其tb較了峰型）、氣化鈦(巾間織)及卿型)閘 36 25 200910607 極。其中BE-SONOS之抹除速度遠高於M〇N〇s(兩者之ε〇τ 皆約為130埃）。對咖〇刪而言，具有較高之功函數的金 屬閘極具有較低的抹除飽和。 第23圖顯示不同二氧化石夕緩衝層在％叫5伏特 閉極BE-SONOS與銘腿ma BE_s〇N〇s之抹除特性 中，銘閘極MA BE-SONOS具有和翻閘極BE_s〇N〇s類似的 =抹除飽和程度。這餘三氧化二銘上歸可制間極注 第24圖顯示第23圖之抹除瞬間電流 本=出相同的抹除J_E曲線。這代; 相同的⑽㈣酿障，故其具有_的抹_制㈣置均有 =5 _示含與不含氧化物緩衝層<隱 =不含二氧化卿< 15 二/ . 、17,2奈未。此處兩雜置的閘極材料均為 BE-S〇N〇S ^ 持以、烤、准持特性’其中較厚的氧化物緩衝層可增進資料維 第27圖顯示包括氧化物 (1麵5/5_舰)之讀取干擾測試，4 廳 加至抹除狀態(Vfb = _1>5伏特）。/、中柯賴極電壓乃施 第28圖係取自第27圖之含有 " =_的讀取次數與Vread關:==:, (在初始VFB =-1.5伏特下、△VpB 、 ，、〒項取-人數_ 秒讀取存取時間)。當Vread小於〜„壓力時間)/ (1毫 百萬次讀取週期。 寺，則璜取次數可超過1 第29圖顯示具有不同厚度 斤
一氧化矽緩衝層的MA 37 25 200910607 BE-SONOS之讀取干擾特性，其中較薄的氧化物緩 輕微的增進之讀取干擾。 “，、貝不出 第30圖顯示具有不同厚度之二氧化矽緩衝層的 BE-SONOS之週期耐久度’其中所有的裝置於一萬次L 後仍均可維持記憶體操作區間。 ’•力 第31圖顯示在不同的p/E週期後，具有4奈米之-好 石夕緩衝層的MA BE-S0N0S之維持特性，其^斤有裝 程式化至VFB = 3伏特，再於15〇t下進行烘烤。本實_ 薄膜堆疊為具有鋁金屬閘極之13/2〇/25/5〇/4()/6()。 ’的 第32圖係比較以下四者之電荷維持特性：具 衝層之 MA BE-S0N0S (13/20/25/5〇/5〇 2 BE-SONOS (13/20/25/50/50) . ^ BE_S0N0S、不含氧化物緩衝層之Manos。 ^ 15 20 第33圖顯示具有不同厚度之三氧化二鋁的 ^SONOS之抹除特性，極薄的三氧化二_奈米)上蓋層具 有气好的抹除效能及絲除飽和程度(U、於々伏特曰” 紐Λ34圖顯示15(rc下具有二氧化魏衝層與不同三氧化-=度之ΜΑ BE獅0S的烘烤維持狀態，其中閘極材 【主要元件符號說明】 11 源極 12 汲極 13 第一二氧化石夕層 14 氮化石夕層 15 第一—氧化^層 38 200910607 30 半導體本體之能隙 31 電洞穿隧層之價帶與傳導帶 32 補償層之能隙 33 隔離層之價帶與傳導帶 34 電荷捕捉層之價帶與傳導帶 37 第一位置的價帶能階之增加 38 第二位置的價帶能階之減少 43 電洞穿隧層 44 i«· 能帶補償層 # 45 隔離層 50 電場ETUn 51 電場Eb 52 電洞穿隧電流 53 電子穿隧電流 60 區塊選擇電晶體 62 源極選擇電晶體 70 半導體本體 76 介電穿隧層 \ 79 字元線層 714 穿隧層 810 積體電路 812 記憶體陣列 814 字元線(或列)與區塊選擇解碼器 816 字元線與區塊選擇線 818 位元線(行)解碼器與驅動器 824 感應放大器與資料輸入結構 828 資料輸入線 39 200910607 830 其他電路 832 資料輸出線 834 控制器 836 偏壓調整供應電壓與電流源 10、74A 通道 1000、1001 曲線 10a 通道表面 16、46、77、716 電荷捕捉層 17A 緩衝層 17B 上蓋層 18、48、718 閘極 47A、717A 緩衝層 47B 上蓋層 61-1、61-2、61-N-卜 61-N 記憶胞 71、72、73 源極/汲極端 717B 上蓋層 74、75
78A、78B 80、81 82、83、84 822 、 826 通道區域 多層阻障介電層 堆疊 淺溝渠隔離結構 匯流排 BL]、BL-2、BL-3、BL-4、820 位元線 BST 區塊選擇字元線 SL 源極線 200910607
SST 源極選擇字元線 WL-1 ' WL-2 ' WL-N-1 ' WL-N 字元線

Claims (1)

  1. 200910607 申請專利範圍： 具有一記憶胞陣列之記憶體，其中該陣列中之每一記憶 、甬、酋之半包括—具有—通道表面之通道，以及鄰近該 通道之-絲端與-汲極端；—介於 電堆疊，該介電堆疊包括： Ί树表面之;I -穿隧介電層，與制極魏通道表面之—者接觸； 一鄰近該穿隧介電層之電荷捕捉介電層； 第-層^右Ϊ弟二層’該第—層具有—介電常數U， 弟—層具有—大於κ1之介數$ 該第一層之厚度乘以κ2/κ1。 弟層之厚度係小 15 該 於 55埃之料/越化物厚度’該穿随介電層具有介於約40至 氧化物厚化物厚度’雜障介電層具有小於95埃之等效 ^包糊細第1顿述之記賊，射該電荷捕捉介電 括虱化矽，該阻障介電層之該第一層包括氧化 4. 1顿述之記㈣，其找卩轉介電層之 该第二層包括氧化鋁 42 20 200910607 5.如申請專利範圍第1項所述之記憶體’其中該阻障介電層係 介於該電荷捕捉介電層與該閘極之間。 e〜 6.如申請專利範圍第1項所述之記憶體，其中該阻障介電層之 該第二層之介電常數κ2係大於7。 ㈢ 5
    7.如申請專利範圍第1項所述之記憶體，其中該阻障介電層之 該第一層包括氧化矽或氮氧化矽，該電荷捕捉介電層包括 石夕及氮氧化石夕之至少一者。 如申請專利範圍第1項所述之記憶體，其中該阻障介電層之 該第-層包括氧切或氮氧财，該阻障介電層之該第二^包 括氧化銘’該電荷捕捉介電層包括1切及氮氧切之至= 9. 如申請專利細第Ϊ項所述之記憶體，其中該f齡電 材料之組合，且該穿隨介電層之排列係可建立接i該 通道表面之—赠健概階，距_财表面-第-距離虚 的價帶能階係增加，並距離該通道表面超過 離處的價帶能階係減少。 不木i弟一距 1〇.如申請專利範圍第1項所述之記憶體，更包括· 々之憶胞陣列之電路’該電路係用以施加偏麗至選 閘極與該轉體本體 瑰乍&括施加牙越该 分之雷揚，誘發大小少於14百萬伏特/公 刀之電％以使電洞穿隧通過該穿隧介電屌。 43 20 200910607 11. 如申睛專利範圍第 係位於該财知上，刻^介1 雜之多晶錢p+摻雜之多晶梦。1金屬化合物、Π+摻 12. 如申請專利範圍第 包括一第-氧切#、_，其中該賴介電層 及一位於該氮化切層上錢化石夕層以 近該通道且具有—小於等 aH祕補係鄰 30, iUfii 厚度。 刊,u ^贗旲有一小於等於35埃之 13.如申請專利範圍第丨 包括包括一單層之二氧切二 層 或氮氧化石夕具有一介於約3奈米至5奈米之厚度。曰一乳化矽 記 具有—記憶物彳之繼，其巾轉列中之每一 15 20 以及鄰近 兮，s、首半t體本體，包括一具有一通道表面之通道， 該通道之源極端與汲極端； 一通道表面上之穿隧介電層，包括 層 I 氧切層，該LU鳩騎絲道且具 =等㈣ 刪有-小於等於3〇埃之厚度二第i 化矽層具有一小於等於35埃之厚度； X 4第一氧 氮化層上之電荷捕捉層，包括厚度大於等㈣埃之 一電荷捕捉層上之轉介電層，雜障介電層包括一與該 44 200910607 ，荷!^層細之第—氧切層，以H閘極接觸之第二 化石夕層具有-介電常數κ卜該第二層具有-大於 f甘吊ί κ2 ’該第二層之厚度係小於該第一層之厚度乘以 κ，/、中，該閘極係位於該阻障介電層上。 ^七士丨申明專利範圍* 14項所述之記憶體，其中該阻障介電層 具有小於95埃之等效氧化物厚度。 16,二種製造一電荷捕捉記憶體之方法，包括： 定義-半導體本體，該半導體本體包括一位於該半導體本體 10 15 20 •^之^卜區域，該通道區域包括一通道表面以及鄰近該通道區 域之源極端與汲極端； 定義一閘極； 兮、s1通道表面與5亥閘極間形成一介電堆疊’包括於該閘極及 二!Γ表，之—者上形成—穿隨介電層；於鄰近該穿隨介電層 阻障介層；以及於鄰近該電荷捕捉介電層形成一 捉介電ΐ二ΪΓ軸該阻障介電層包括形成—與該電荷捕 1觸之弟—材料層，以及形成—與關極及該 ===材料層’該第二材料層具 材料之厚度乘以第二材料層的介電常數除以第- 17认如申請專利範圍第16項所述之方法’射該介電堆属 ^埃=〇筮埃之等效氧化物厚度，該穿隨介電層具有介於約且40、至 氧化物厚^。魏物厚度’該赠介€層具有小於95埃之等效 45 200910607 队如申請專利範圍第I6項所述之方法，其中該穿随介電層包 ，二多種機之組合，該錄㈣之組合具有可忽略之電荷捕 ’且該穿介電層之排列係可建立接近該通道表面之一 階，距雜通道表面—第i 階係減少。 弟一補儐處的旎 該介電16項所述之方法，其_二材料層 19. 之 2〇.如申凊專利範圍第10 屬、一金屬化合物、n+摻雜之其中该閘極包括一金 摻雜之多晶石夕或計摻雜之多晶石夕。 21·如中請專利範圍第16項所述 括-第-氧切層、—位於鄉 電層包 -位於該氮化碎層上之第二氧 =上之氮化秒層以及 15 該通道且具有-小於等於〗 i 氧切層係鄰近 ^30 _度，具有-小於 度 j於4於35埃之厚 及如申請專利範園第㈣ 括包括-單層之二氧化、n法，其中該穿隨介電層包 氮氧切具有-介於約3奈米層之二氧_ 46
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