TW200816460A - NAND flash memory device with 3-dimensionally arranged memory cell transistors - Google Patents

NAND flash memory device with 3-dimensionally arranged memory cell transistors Download PDF

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flash memory
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Jae-Hun Jeong
Ki-Nam Kim
Soon-Moon Jung
Jae-Hoon Jang
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Samsung Electronics Co Ltd
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Description

200816460 ' 25662pif.doc 九、發明說明： :【發明所屬之技術領域】 本發明是有關於一種半導體裝置，特別是有關於一種 及具有3D排列記憶胞電晶體(memory cell transistor)之 NAND 快閃記憶體裝置(NAND flash memory device)。 【先前技術】
如計算機、行動電話、多媒體播放器、數位相機等的 電子産品，其包括例如用於存儲資訊的記憶體晶片 (memory chip)和用於控制資訊的處理晶片（pr〇cessing chip) 的半導體裝置。這些半導體裝置可以包括例如電晶體、雷 阻裔、電容器等的電子元件。可以將電子元件積集在半導 體基板上，並且可能需要高積集度以提供消費者所需要的 高性能和合理價格。 發展 為了達到高積集度，在半導體裝置的製造過程中可能 需要像是微影製程這樣的進階處理技術。但是，進階處理 技術的開發可能是高成本且耗時的，因此限制了^隼^的 已提出以3D排列電晶體的半導體裝置，作為發展積 集度的一種方式。使用具有3D電晶體結構的半導體裝置 製程例如在如晶圓的半導體基板上形成—個或多個單晶半 導體層，其中可以使用例如磊晶技術來形成單晶半：體 層。因此，可以在單晶半導體層上形成電晶體。 虹 可能需要穿過一層或多層半導體層（semic〇nduct〇r layer)的透接插塞（thr〇ugh_plug)來連接這些^^排列電晶 6 f) Ο 200816460 25662pif.doc 體。第-種_的透接插塞直接與半導體 類型的透接插塞是藉由預定 ;門 (则層）來與半導體層隔離。在e ，介質 的情況中，半導體層可能 種類尘透接插塞 電介質層的間隙區。通過且填充了層間 置的集成度。“邮、_存在降低了半導體裝 弟-種類型的透接插塞可以直接觸及半 可以電性連接到對應的半導體層，從而允許較^的= 度。.，連接到電晶體的源極/蝴參職^ nnP_y reg職)的第—種類型的透接插塞可 臟極區下的半導體層。但 類型可能不同於半導體層的導電類：=曰，电 導體層之_接射能導致半土 ^，插基與丰 .— 此今双卞^體裝置的電氣故障。因 此’-1山兄’弟一種類型的透接插塞 汲^純的物_ _與半_的導^型= 塞和半導體層構成二極=二：：型的透接插 塞連接到祕後極_區。 #透接插 帝阻ΪΓ才描構中，推雜石夕的電阻率比金屬材料的 諸如低操作速度、高耗能等的技術 問越。例如’在由摻雜石夕形成的透接插塞接觸NAND快閃 記憶體裝置的共源極線的情況中，接地選擇線(gr_d s^lectKml·)的本體效應（b〇dyeffect)可能導致單元電流 200816460 25662pif.doc 在習知NAND快閃記憶體裝置中，因為使用FN穿隧 (FNtimnding)來對記憶胞進行編程和抹除，故必須獨立 地控制半導體層和半導體基板的電位，對此，可能需要單 獨的透接插塞或井插塞(welI_plUg)來連接半導體基板戋^ • 導體層。需要單獨的井插塞可能降低NAND快閃^憶體穿 * ㈣積集度，並且可能使製造NAND快閃記憶體更複雜1 【發明内容】 〇 因此，本發明是有關於一種能克服因現有技術的局限 t缺點所導致的-個或多個問題的具有3D排列記憶胞電 晶體之NAND快閃記憶體裝置。 ，因此本發明之貫施例提供一種包括低電阻之透接插塞 的3D-NAND快閃記憶體裝置。 因此本發明之實施例提供一種沒有單獨井插塞的 3EUNAND快閃記憶體裝置。
、、，發明的上面和其他特徵和優點的至少其中之一可以 〇 ^過提供—種NAND 記憶縣置來f行，該NAND 雕閃圯，體裝置包括多個堆疊的半導體層、置於多個半導 的每一層的預定區中的裝置隔離圖案、定義出主動區 、、，置隔離層、主動區中的源極和汲極摻雜區、電性連接 以、σ 區的源極線插塞結構(source line plug structure)、 电性連接及極摻雜區的位線插塞結構(bitline plug stnicture) ’其中源極摻雜區電性連接到半導體層。 至小=極線插塞結構可以與源極摻雜區和多個半導體層的 個層歐姆接觸。源極線插塞結構可以包括至少一種 8 200816460 25662pif.doc 。祕線插塞結構可以包括穿 至少-個以及源極摻雜區的至少千&體層的 在金屬插塞的一侧壁處形成的遮蔽少 直接接觸於至少一個半導體層和至少^ j心屬層 源極線插塞結構可以穿過多 二二、的：雜區。 源極摻雜㈣至少—個區。 牛蛉粗層的至少一個和 多個堆疊的半導體層可以包括 半導體層是單晶半導體晶圓，以^万+¥肢層，该下方 導體層上的至少-個上方半導° =括堆疊在下方半 構可以穿過上方半導體層和上方二其中該源極線插塞結 該源極線插塞結構連接到下方的源極摻雜區， 源極線插絲射雜區。 區，並且可以電性連接到下 ，脰上的源極摻雜 雜歐姆推雜區置於下方半導體層的源極摻 i = 源極線插塞結構處於歐姆連 導電類型。人：”隹區可以具有與源極和汲極掺雜區不同的 位線插塞結構可以穿過上方半導 ==’並且可以連接到下方半導體層== 的導具有與該源極和没極摻雜區 tr _而與半導體層的導電_不同_形成。 方的裝置隔離圖案可以穿過上方半導體層。 結構：二二可以包括配置於位線插塞結構與源極線插塞 σ曰、甲極結構(gate struct紙），該閘極結構與每個半 200816460 25662pif.doc 導體層駐祕交叉，位線與_結構交叉，位線通過位 線插塞結構連接到汲極摻雜區，以及共 一 ce㈣通過祕線插塞結構連接到源極
該閘極結構可以包括與位飧饪空从以丄丄 ，、T 一议線插基結構相鄰的串選擇線 (string selection line)、鱼泝搞硷 4不〜… 、、 \ ; 原極線插塞結構相鄰的接地選擇 線以及於串選擇線與接地選 丧也、擇 (―)。 接也、擇線之間的多個字線
Ο 、母個半導體層上形成的串選擇線、接地選擇線和字線 以及位7L線可以配置歧紐地接近龍料導體層的至 少-個記憶胞，並且置可魏置絲施加接地^壓和 正功卞I[的其中之-至共源線而對由預定半導體層的預 定位線和預定字線所選定的記憶胞進行編程。 、 該裝置還可以配置成藉由施加累積電壓至接地選擇線 來對所選的記憶胞編程’該累積電壓能使接地選擇線下的 主動區處於累積狀態。累積電壓可以是在約負功率電壓至 約0伏特的範圍内。該裝置可聰置絲由施加抹除電壓 至共源線來抹除預定半導體層的記憶胞。 多個堆疊的半導體層可以包括依次堆疊的上方半導體 層和下方半導制，卩雜結構可以包括分別置於下方半導 體層和上方半導體層上的下方字線(1。丽dline)和上方 字線（upper wordline)，下方閘極接觸插塞（1〇wer gate contact plug)和上方閘極接觸插塞(upper _ c她ct p㈣ 可以分別連制下方字線和上方字線，並且上方字線可二 與下方字線錯位，以使下方閘極接觸插塞與上方字線分離。 10 200816460 25662pif.doc 洞，== 可：二^ 下方閘極接觸插塞和上方間極接觸插塞;種 金屬材料。下方閘極接觸插塞和上方_=， 具有與源極和汲極摻雜區的導電 土可以疋 的操作期間：方字線和上方字二在該裝置 位線插基結構可以是具有與摻雜區的導雷類 與半導體層的導電類型不同_。該裝置還M = 層的至少其中之-中包括歐姆摻雜區，歐姆換：:二 ;觸源極線插塞結構且具有與源極和祕摻雜區不 該裝置的操作期間源極推雜區糊^ 【實施方式】 下文將苓考附圖更全面地描述本發明，附圖中示 本發^的示範實施例。但是本發明可以採用許多不同的形 =來實施，且不應視為將本發龍定于本文所提出的這= ’貫施例。相反，提出這些實施例是為了使本文公開透徹^ 完整，它們將充分地將本發明的範圍傳達給本領域技術人 員。 可以理解的是本文中可能使用例如“第一，，和“第 二’’的術語來描述不同區、層和/或部分。這些術語用來^ 一，區、層和/或部分與另一個區、層和/或部分相區分。、 但是，這些術語不應限制這些區、層和/或部分。在這些附 圖中，為了圖示清晰，可能將層和區的尺寸放大。還可以 200816460 25662pif.doc 虽將層或部件稱為在另-個層或基板“上，，時， 它可能是直接在另_個層或基板上或也可能存在居間層。 而ΐβ可以理解的是當將層稱為在另-個層“下，，時，它 可月匕疋^接在其下，並且也可能存在-個或多個居間層。 此外還可以理解當將層稱為在兩個層“之間，，時，它可 .㊣是這兩個層之_唯_—個層，或也可能存在—個或多 個居間層1全文巾她㈣用數字減相似的部件。 〇 ^下面將使用具有犯排列記憶胞之NAND快閃記憶體 衣ί作為们具租示例來描述本發明的實施例。此外，為 f簡明’只描述了兩個半導體層。但是，必須了解的是本 Is月並不局限於這些具體示例，本發明可以應用於其他類 型的裝置和具有其他層數的半導體層。 圖1至圖4圖示根據本發明實施例的具有3d排列記 ，電，AND快閃記憶體裝置的示意透視圖，其中 源極插塞可以將源極區電性連接到堆疊半導體層中的 體層。 (J “ A麥考圖1至圖4，該裝置可以包括第一半導體層100 和第二半導體層200。第一半導體層100可以是例如單晶 矽晶圓，第二半導體層200可以是例如磊晶層，舉例而言， 可使用第一半導體層1〇〇作為種子層而以磊晶製程來形成 的單晶矽磊晶層。韓國專利申請號2〇〇4_97〇〇3 (其公開内 容通過引用全部結合于本文）公開了一種使用磊晶製程在 半導體晶圓上形成磊晶半導體層的方法。半導體層1⑻和 200可以具有結構大致相同的記憶胞陣列（例如圖12所示 12 200816460 25662pif.doc 這樣記憶胞可以形成多層化的單元陣 為了簡明’利用括號中的數字 部件所對應的半導體層 ：：：：各種 稱為接地選擇線GSL⑴。相似地，第二半^ 層上的串選擇線可以稱為串選擇線SSL⑺。 ’
此外若夕個部件是設置在層巾的特別值置時，括於 中可以包括另一個標識。例如，可以在半導體層上設置^ 個字線^設置於第二半導體層上的第⑽字線饥 I =稱為子線WL(2, a)。再者，當括號的引用並無需指出 特定的半導體層時，可以省略對應於半導體層的數字。例 如，第c個位線BL可以統稱為位線BL(c)。 半導體層100和200的每一個層可以包括由裝置隔離 圖案105所定義的主動區。這些主動區可以彼此平行地排 列，並可以沿著第一方向延伸。裝置隔離圖案1〇5可以由 Ο 的單元陣列結構） 列0 絕緣材料（例如氧化矽）形成，並且可以電隔離的方式將 主動區隔離出來。 可以將具有一對閘選擇線GSL(gate selection line)和 串選擇線SSL(string selection line)的閘極結構以及m個字 線WL配置於半導體層100和200的每一個層上，其中m 是正整數。在一個實例中，m可以是8的倍數。可以將源 極插塞500配置於閘極結構的一侧，並且可以將位線插塞 4〇〇配置於閘極結構的另一側。可以將位線插塞400連接 到與字線WL交叉的相應位線BL。可以有η個位線BL， 13 200816460 25662pif.doc 其中η是正整數。在一個實例中，n可以是8的倍數。位 線BL可以與最上半導體層（例如圖J中的第二半導體厚 200)上的字線WL交又。 曰
可以將字線WL配置於閘選擇線GSL與串選擇線SSL 之間。閘選擇線GSL和串選擇線SSL的其中之一可以配 置成控制共源線CSL與記憶胞之間的電性連接的接地選 擇線GSL。閘選擇線GSL和串選擇線SSL的其中另—個 1 可以配置成控制位元線BL與記憶胞之間的電性連接的串 ; 選擇線SSL。 可以在主動區中於閘選擇線GSL和串選擇線SSL以 及子線WL之間形成摻雜區。具體來說，沿著相應的接地 選擇線GSL(l)和GSL(2)的摻雜區110S和2i〇s可以是經 由源極插塞500連接到共源線CSL的源極摻雜區。下文 :’分別將摻雜區110S和210S稱為第一和第二源極摻雜 區110S和210S，並且分別將摻雜區11〇1)和21〇D稱為第 f 一和第二汲極摻雜區110D和210D。 ^ 沿著相應的串選擇線SSL(l)和83以2)的汲極摻雜區 110D和210D可以是經由位線插塞4⑻連接到位線BL的 汲極區。還可以在這些字線WL本身之間（即沿著與字線 WL相對侧)形成内部摻雜區11〇1和21〇1。這些内部摻雜 區1101和2101可以將記憶胞串聯。 源極插基5〇〇可以在第一和第二半導體層1⑻與2〇〇 之間延伸，並且可以將可用作源極的第一和第二源極區 H0S和2l〇s電性連接到第一和第二半導體層1〇〇和2〇〇。 14 200816460 25662pif.doc 第一和第二源極區110S和210S可以與半導體層100和200 等電位。 在一個實例中，如圖1至圖3所示，源極插塞5⑻可 以穿過第二半導體層200和第二源極區210S，並且可以連 • 接到第一源極區110S。源極插塞500的每一個源極插塞可 •以直接觸及第二半導體層200和第二源極區210S的内部 區。 〇 在個貫例中，如圖4所示，源極插塞500的每一個 源極插塞可以通過穿過第二半導體層200、第二源極區 210S和第一源極區n〇s連接到第一半導體層1〇〇。在此 ，況中，源極插塞500可以直接觸及第二半導體層2〇〇、 第二源極區210S和第一源極區110S的内部區，並且可以 插入到第一半導體層100中預定的深度，如圖4中虛線框 99所標識的。這可以提供與第一半導體層100的更穩定接 觸。 〜 Q 該源極插塞500可以包括一個或多個金屬材料。源極 插塞f〇可以由例如銅、鋁、鎢、鈦、鈕、氮化鈦、氮化 组、氮化鎢等的其中一種或多種形成。對於源極插塞5⑽ ，用金屬材料可有助於避免習知技術中摻雜矽的高電阻率 導致的-些問題，例如低操作速度、高功耗、降 ^ 電流等。 _』平7〇 眾所皆知，當金屬材料觸及半導體時，會形成 〜的短鍵結(short-keyjunction)。為了防止這種現象，如^ 5、圖7和圖8所示，根據本發明的源極插塞5〇〇可以包^ 15 200816460 25662pif.doc 穿過半導體層200、第二源極區210S和/或第一源極區11 OS 的金屬插塞501，以及能夠與半導體層1〇〇和200和/或第 一和第二源極區n〇S和210S進行歐姆接觸的遮蔽金屬層 502。遮蔽金屬層502可以是鈦、组、氮化鈦、氮化鈕和 氣化鶴的其中一種或多種。 參考圖6，在另一個實例中，源極插塞500可以包括 依次堆疊的多個源極插塞。詳細地來說，源極插塞5〇〇，可 以包括配置於第一半導體層1〇〇上的第一金屬插塞5〇3、 包、、光弟金屬插基503的第一遮蔽金屬層504、配置於第 二半導體層200上的第二金屬插塞505、以及包繞第二金 屬插塞505的第二遮蔽金屬層5〇6。當然，第一金屬插塞 503與第二金屬插塞505之間的邊界的位置和/或結構可以 有所不同。例如，該邊界可以位於第一半導體層1〇〇與第 一半導體層200之間（未示出）。在另一個實例（未示出） 中，還可以在第一金屬插塞5〇3與第二金屬插塞5〇5之間 插入用於穩定連接的焊墊結構。 如圖1至圖8所示，源極插塞500可以連接到沿著與 主動區交叉的方向延伸的共源線CSL。因此，由於源極插 塞500提供的連接，半導體層1⑻和2〇〇以及第一和第二 源極區110S和210S可與共源線CSL等電位。 根據本發明的另一個實施例，如圖3所示，源極插塞 5〇〇可以具有與最上方半導體層（即第二半導體層200)上 的主動區交叉的線狀部分。在此情況中，源極插塞5〇〇的 形成可以包括圖案化覆蓋於第二半導體層2⑻的第二層間 16 200816460 25662pif.doc 介電層（例如圖5至圖8中的層602)，以便形成與主動區 父叉且暴露第二源極區210S和第二裝置隔離圖案2Q5的 上方孔洞。源極插塞500的上方區可以用作共源線CSL， 從而可以無需單獨形成的共源線CSL。 • 再如圖3所示，在形成上方孔洞之後，可以形成另一 • 個下方孔洞以用於定義源極插塞500的下方區的部分。可 以使用例如第二裝置隔離圖案205作為蝕刻罩幕來形成下 〇 方孔洞。一旦形成源極插塞500的下方區的對應部分，它 就可以穿過第二半導體層200和第二源極區21〇s，並且可 以具有與主動區相同的寬度。 現在輪到描述位線插塞400的結構，位線插塞4〇〇可 以具有對應于習知技術的兩種透接插塞的任一種（即前述 的第一種和第二種類型的透接插塞）的結構。如圖丨至圖 8所示，位線插塞4〇〇可以穿過第二半導體層2〇〇和第二 >及極區210D以作為没極。位線插塞4〇〇可以由例如具有 與摻雜區的導電類型相同而與半導體層的導電類型不同的 ^ 摻雜矽形成。 在本發明的實施例中，半導體層和裝置隔離層的相對 厚度可以有所不同。例如，與圖5和圖7比較，非最下方 半導體層（例如第二半導體層2〇〇)的半導體層的厚度T1 可以小於其中形成的對應裝置隔離圖案（例如第二裝置隔 離圖案.205 )的厚度丁2。圖2、圖4、圖7和圖8中圖示 了此配置的各種示例。因此，第二裝置隔離圖案205可以 穿過或穿透第二半導體層2⑻。 17 200816460 25662pif.doc 在剛才描述的示例中，可以通過第二裝置隔離圖案 .205將第二半導體層200的主動區隔離。相應地，因為源 極插塞500可以電性連接到第二半導體層細，所以可以 由源極插基500來控制第二半導體層2⑽的電位。 Ο 在本發明的一個實施例中，共源線CSL可以經由穿 第三層間介電層6G3之上方插塞·連接到源極線31〇 : 第二層間介電層6 G 3覆蓋於共源線c s L和第二層間介電# 602。源極線310可以同時與位線BL —起形成，並且可二 由與位線BL基本相同的材料形成且具有與位線bl 料度。上方插塞300可以包括上方金屬插塞3〇ι和上方 遮蔽金屬插塞302。 ο 、·可以在下文表1表2和表3中提出的程式電壓 下對根據本發明實補之NAND快閃記憶猶置編程，並 且可iiir文表4中提出的抹除電壓條件下將其抹除。 •--------- 本發明（V)〜 選擇的字線 VpGM 未選擇的字線 VpASS 選擇的位線 0 〜 未選擇的位線 Vcc 〜 串選擇線 ''--- Vcc 接地選擇線 〇 〜 共源線 0 〜 ___半導體層 0 〜 習知技術 V-
PGM
VPASS 0 V, cc V,
CC 0 18 200816460 25662pif.doc c [表2] 本發明（V) —------ VpGM 習 ------- 未選擇的字線 VpASS 選擇的位線 0 未選擇的位線 Vcc 串選擇線 Vcc 接地選擇線 共源線 0 0 VPass Cc y
Cc 0
中，共源線CSL可以與半導體層漏和細等置 如表1和表2中所示，施加到共雜CSL的電 的字編程操作可以使用根據選擇 的子線與補的位線之間的電壓差的fn穿隨 = ο
使共源線CSL與半導體層1〇〇 P 用習知方式對記憶胞編程，如表^疋寺仏，仍可以採
在習知編程方法中，可以將I施加 二便選擇性地對選擇的字線WL 的記憶胞進行編裎，坪日川I银BL·所廷擇 〇伏特阻斷f以通輯接地選擇線GSL施加 過向共源線，電流路，。參考表2,可以通 (self-boosting)導致的^ ·5 V的包壓來控制自增壓 選擇的主動增壓可能導致漏電壓從未 /、原線CSL)，以便阻斷從未選擇的主 19 200816460 25662pif.doc 動區至共源線CSL的電流路徑。 根據本發明實施例之NAND快閃記憶體可以配置成 通過將預定的累積電壓施加到接地選擇線GSL來進行編 程，以便將自增壓導致的漏電流減低到最小。可以通過累 積電壓將接地選擇線G S L下的主純置於累積狀態，並由 此可以切斷從未選擇的主動區至共源線CSL的漏電流。因 為漏電流被切斷，所以未選擇的主動區與選擇的字線之間 ，電壓差會降低，由此可以防止未選擇的記憶胞進行編 程。在一個實例中，NAND快閃記憶體裝置可以配置成接 ϋ ("Vcc) 1_衣 N 本發明（V) 習知技術2 選擇的字線 ---一 VpGM Vjom 未選擇的字線 ▽PASS Vpass 選擇的位線 0 0 未選擇的位線 Vcc Vcc 串選擇線 Vcc Vcc 接地選擇線 0 〜-vcc 0 共源線 1.5 1.5 半導體層 0 0 ........... 戶、，INAJNU恍閃記憶體裝置 可以配置成藉由施加接地電壓和預定正電壓中之一者到共 源線CSL來切斷自增壓導致的漏電流。詳細地來說，當對 預定的記憶胞編程時n置可以配置成具有對應於未選 20 200816460 25662pif.doc 擇區的增壓之強度的電壓（例如如表3所示的 施加到共源線CSL。 、、’、1〇ν)以 [表4] "^擇的字各良 未選擇的字線 選擇的位線 未選擇的位線 ϋΐ擇線 擇線 共源線
Γ 1) 半導體層 7" ^~—II_L__ vers and快閃記憶^^以根據$^^^^ 2間的電㈣利請穿隧來進行抹除操作 止因％加到半導體層的高抹 ^防 作可以在_=^^ ，、你綠處於 > 于置狀態時進行（如表4 一個實施例中，1源線 ，、）在本每明的 雷nJ ?原線 可以與半導體層100和200等 加抹除不梦可以在抹除操作期間對共源線CSL施 和200、而’因為共源線CSL與半導體層刚 除電壓v: 故源極區_和21〇S不會因抹 根據太於ERS貝取且，如表4所示以及如同在習知中， 抹除操作可以在接地選擇線孤處於浮置 仃由此可以防止由於施加到共源線CSL和半導 Ο ϋ 200816460 25662pif.doc 體層⑽和綱的抹除電壓所導 圖9Α和9Β®示根料 閃記憶體裝置的透接插夷έ 以他男、靶例之NAND快 體請和細中的它可以包括半導 例可以與上文描述的本發明實:例:似二巧 =中，將不再重復基本與上文描述的那:二 圖9Α和圖9Β，可以在第一半導體層100中形成 觸及相應的源極插塞的第—歐姆摻雜區期。第 姆捧雜區701可以提供源極插塞 ^ :間的歐姆翻，並且可叫有 電類型相同的導電類型。 、 源極插塞500可以穿過第一和第二層間介電層_和 602以及第二半導體層2〇〇，並且可以填充暴露第一半導體 層100的通孔650。第一歐姆摻雜區701可以例如在形成 源極插塞500之前，於第一半導體層1〇〇和第二半導體層 200中藉由通孔650而暴露的表面中摻入摻質來形成。如 圖9Α和圖9Β所示，第二歐姆摻雜區702則是將摻質摻入 半導體層200的内壁中來形成。形成歐姆摻雜區的方法例 如是使用一般的離子植入技術。 在一個實施例中，如圖9Α所示，通孔650的成形可 以包括使第一半導體層100内凹到預定深度，以便增加第 一半導體層100與源極插塞500之間的電接觸。通孔650 可以穿透第一半導體層100的第一源極區110S，如圖9Α 22 200816460 25662pif.doc 中虛線框99所示。第一歐姆摻雜區701可以延伸到第一半 導體層100中的預定深度。 根據本發明的另* —個貫施例’如圖9B所示，可以形 成僅暴露出第一半導體層100的第一源極區110S，而不穿 • 過第一源極區nos的通孔650,。在此情況中，可以由單 . 獨的井插塞（未示.出）來控制第一半導體層100的電位， 並且可以雀略圖9A中所示的第一歐姆摻雜區7〇1。第二半 f) 導體層200可以包括圖9A所示的第二歐姆摻雜區7〇2。 的形成例如是先形成穿過第二半導體層200 仁不，路第-半導體層的初始通孔，再延伸該初始通 孔^暴露出第-半導體層⑽。在延伸初始通孔之前，可 性地在藉由初始通孔而暴露的第二半導體層200中 $成弟一^姆祕區7〇2。因此 d 702 λ „ 巾趴办珉弟一£人姆I雜 b雜不會植入第一源極區ll〇S中。 圖1〇A至圖10c圖示根據本發 此 NAND快閃記憶體裝置 二貝ttLj丨J之 °置具有排列特殊的字線以;^圖夕财肋快閃記憶體裝 閘極接觸插塞。在其他 /、=二予線連接而具有特色的 的本發明實施例相似 ^只施例可以與上文描述 重復基本與上文描# 間月，在下文描述中，將不再 “ 上文彳田述的那些相似的 々 芩考圖10A和圖10B，閘極;、、、田即 第一半導體層100上的#一，柽咎觸插塞550可以配置在 導體層200上的第二字:7線WL (l，n)上以及第二半 n)可以與第一字線WLn C，n)上。第二字線WL(2, ，n)錯位。可以在這些字線wl 200816460 25662pif.doc 的縱向將弟一字線Wh u，ny γ弟二字線〜1 (2, η)錯 位成預定的距離。因此，一部分的第二字線WL ( 2, η)不 會置於對應的第一字線WL ( 1，η)的正上方，故可以暴露 出第一字線WL (1，η)的端部的一端。因此，可以使連接 到第一字線WL (1，η)的閘極接觸插塞5⑻與第二字線 WL (2, η)相間隔。 ο ο ^閘極接觸插塞550可以穿透第二半導體層2〇〇而連接 到第-子線WL (1，η)。為了防止閘極接觸插塞55〇與第 ίίΪ，之間的電性連接’閘極接觸插塞可以 石夕形成如二半導體層的導電_不_導電類型的 與閘极接觸插塞550連接^ 二層間介電層6Q2上。如閘地60可以配置在第 一字線η) * —圖 所不，彼此上下堆疊的第 k，η)和弟二字線 一個閘極線560。 —于、、又WL (2,打）可以連接到同 WL(2，n)可以是等字線WL(U)和第二字線 和第二字綠WL(2 I配置於第一字線WL (1，n) 半導體層100和第霉二2個別選擇電晶體可以使第— 行控制。 上的記憶胞能夠個别進 根據本發明的 第-字線α n)和如圖1()β所示，可以將 的間極線560。因此弟;;予線Μ (2, η)連接到不同 第二半導發層200上的第'半導體層100和 中，堆疊的第一字線c。在另-個實例（未示出） (，η)和第二字線WL & 24 200816460 25662pif.doc 可以連接到不同的閘極線560 ’而那些閘極線56〇可以經 由另-條線連接在-起，使的堆疊的第—字線w 和第二字線WL (2, η)為等電位。 1，
參考圖U)C，第二半導體層2〇〇可以在一組 L • (1，n)的端部上具有孔洞，如圖10C中的虛線框88系， . 减連接到字線WL α Π)的閘極接觸插塞55G可以與第 二半導體層2G0分開。可以採用另—種材料（例如絕緣材 〇 料）來填充該孔洞。目為連接到字線WL (l，n)的間極接 觸，塞可以與第二半導體層·分開，_這㈣極接觸 插，5D0可以分別包括閘極金屬插塞551和覆蓋閘極金屬 插塞551的閘極遮蔽金屬層552。閘極遮蔽金屬層5%可 以覆蓋閘極金屬插塞551的下方表面和侧壁。可二使用例 如與分別用於源極插塞500的金屬插塞5〇1和遮蔽金屬層 502的材料相同的材料來形成閘極金屬插塞551和鬧極遮 蔽金屬層552。 在另一個相似實例中，請參考圖2和圖4，裝置隔離 [J 圖f 205將第二半導體層2〇〇的主動區隔離，其閘極接觸 插塞550也可以包括閘極金屬插塞551和閘極遮蔽金屬層 552，如上文參考圖10C描述的。 ㈢ 圖HA至圖i1D是圖示根據本發明的另一個實施例之 NAND快閃記憶體裝置的剖面圖。更確切地來說，現在將 參考圖11A至圖11D來描述NAND快閃記憶體裝置中: 源極插基結構的多種實施例。但是，圖nA至圖中圖 示的源極插基結構僅僅是示範性的，本發明並不局限: 25 200816460 25662pif.doc 此。即，可以通過這些示範性實施例的修改或組合來 本發明的精神。 、 务考如圖11A至圖11D所示，將源極插塞5⑻插入 共源線CSL與第-半導體層1〇〇之間以便將第一源極區 . 腕和第二源極區遍彼此電性連接。可以形成源極插塞 ' 500’以具有與第一裝置隔離圖案交叉的方向且連接到 第一半導體層100中形成的第一源極區110s。 例如，如圖11A至圖11C所示，源極插塞500可以包 括線狀下方源極插塞591和上方源極插塞593。線狀下方 源極插塞591配置成與第一源極區100s彼此連接，上方 源極插塞593穿過第二半導體層200而電性連接於下方源 極插塞591。如圖11A所示，下方源極插塞591可以具有 基本等於第一半導體層100與第二半導體層2⑻之間的距 離的尽度Η1。或者’如圖11B和圖11 c所示，下方源極 插塞591可以具有比其間距離小的厚度Η2。還可以在下方 源極插塞591上設置源極墊圖案（source pad pattern)592以 〇 與穿透第二半導體層200的上方源極插塞593穩定接觸。 上方源極插基593並沒有穿透所有位於第二裝置隔離 圖案205之間的第二半導體層200。如圖11C所示，上方 源極插塞593可以穿透預定的相鄰兩個第二裝置隔離圖案 205之間的弟^一半導體層200以連接到源極塾圖案592或 下方源極插塞591。 在一個實施例中，源極插塞500可以呈現與第一裝置 隔離圖案105交叉且穿透第二半導體層200的平板的形 26 200816460 25662pif.doc 狀，如圖11D所示。與參考圖11A至圖11C描述的實施例 相似，第一源區110S通過一個源極插塞500彼此連接。 另一方面，第二裝置隔離圖案205和第二半導體層200不 穿透平板形狀的源極插塞500。 圖12是根據本發明之NAND快閃記憶胞陣列的一部 分的俯視平面圖。參考圖1至圖11描述之NAND快閃記 憶體裝置的相應半導體層可以配置成具有參考圖12描述 ^ 的俯視結構。 ‘ y 參考圖12，半導體基板100包括單元陣列區，單元陣 列區又包括有記憶胞電晶體配置的記憶胞電晶體區MTR 和有選擇電晶體配置的選擇電晶體區STR1、STR2。在記 憶胞陣列區中，配置第一和第二裝置隔離圖案1〇5來定義 單元主動區ACT。根據本發明，第一和第二裝置隔離圖案 105可以是間隔著形成的。接地選擇線gsl、串選擇線SSL 和多個字線WLl-WLn以與單元主動區ACT交叉的形式配 ^ 置在第一和第二裝置隔離圖案105上。字線wu._WLn配
U 置在接地選擇線G S L與串選擇線S S L之間。將共源線C s L 配置於接地選擇線GSL的一侧以與字線wLl-WLn平行， 將插塞400配置於串選擇線SSL的一侧以連接到與字線 WLl-WLn父叉的位線BL1-BL4。因此，記憶胞以串聯方 式耦合在位線BL與接地選擇GSL之間。 圖13疋根據本發明之NAND快閃記憶體裝置woo的 區塊示思圖。NAND快閃§己憶體裝置1可以包括記情 胞陣列1610、頁緩衝電路1620、通過/失敗檢查電路ι63〇、 27 200816460 25662pif.doc 仃選擇器1640、控制邏輯 個 及狀態暫存器167G。記憶胞陣列‘二；^積器1660以 記憶塊。 匕括至少 行選擇器1640和頁緩衝電路ι62〇構成、 記憶體的寫和讀操作的寫/讀電路的配置。制快閃 選擇位於記憶胞陣列1610中多條字線的二益1640 操仙間，行選擇器麗將程式電壓施加到_的^式 Π緩衝電路162咖選擇的字線以=; ’在讀操作期間，頁緩衝電路咖所感測的數 二，到外部。在讀驗證操二緩 衝電路咖所感測的數據傳輪 =^ 數據的值是否是通過數據的值。—由队擇讀輪的 〇 165G和通過/失敗撿查電路i63Q構成可 羅^ η配置，以輸出快閃記憶體的讀操作之結果。控^ i ^狀=3空制NAND快閃記憶體裝置1600的-般 你狀4曰存累積器166〇從通過/ 敗的产况中Γ、二存矿'和為1660繼續存儲通過狀態。在失 使在;t1660繼續存儲失敗狀態。即 過，狀能存館失敗狀態的同時輸入通 哭1670:曰/^貝5 1660仍繼續存館失敗狀態。狀態暫存 口口 ，！由輪入/輪出引腳從狀態暫存累積器漏將其所 28 200816460 25662pif.doc 存儲的狀態暫存器數據輸出。 圖闫圖不包括根據本發明的半導體裝置的電子裝置。 早狀罟1^0二、包括根據本發明實施例的半導體裝置的電 用於揲線通信設備中，例如個人數位助理 (PDA)、手&賴、無線連網板(偏⑼㈣、 行動電話、數位音举播说口口 二曰木插放盗、記憶卡或所有能夠傳輸和/ 或接收貧訊的電子裝置的使用。
電子裝置ι_可以包括控制器151〇、輸人/輪出（朗 裝置1520、記憶體153〇和無線介面154〇 , 1别彼此連接。控制器⑸G包含至少—個微^理ί = 位訊號處理器、微控制器等。ί/〇裝置152〇可以包括例如 小鍵，、鍵盤和顯示器。記憶體153G可則於存儲例如由 控制器1510執行的命令。記憶體153◦可以用於存儲使用 者的資料。纪憶體1530可以包括根據上述實施例的半導體 裝置。記憶體1530還可以包括另一種記憶體、可隨機存取 易失性記憶體和多種類型的記憶體。 電子裝置1500可以使用無線介面154〇而藉由RF訊 號進行傳輸資料至無線通信網絡或由無線通信網絡接收資 料。電子裝置1500可以包括例如天線和無線收發器。 根據本發明實施例的電子裝置15⑻可以在諸如 CDMA、GSM、NADC、E-TDMA 和第三代（3G )通信系 統（例如WCDMA和CDMA2000)的通信介面協議中使 用0 本發明的實施例提供了具有以低電阻率的金屬材料作 29 200816460 25662pif.doc 為源極線插塞的半導體裝置。相應地，根據本 的半導體裝置可以呈現增強的操作速度、降低的功二\ 強的單元電流等。 功耗、增 本發明的實施例還提供一種半導體装置 外5又1連、、，。到早儿陣列之井區的井插塞。具體來說， 所速，即使當共源線和井區是等電位的，根 Ο Ο 嶋體裝置，其仍可以正常地進^ 抹除。s此，本發明的實施例能夠製造出可正常操 ΝΑ·快閃記猶置，而無需過分複闕製程，並且盈 需單獨的井插塞，因此不會有降低積集度的問題。"、、 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之於神 和範圍内，當可作些許之更動與潤飾，因此本發明之^護 範圍當視後附之申請專利範圍所界定者為準。 I圖式簡單說明】 參考附圖通過在詳細示範實施例中描述，本發明的上 文和其他特徵和優點對於本領域技術人員將更為顯見， 這些附圖中： 圖1至圖4圖示根據本發明實施例的具有3D排列記 憶胞電晶體之NAND快閃記憶體裝置的示意透視圖。 圖5至圖8圖示根據本發明實施例的具有3D排列記 憶胞電晶體之NAND快閃記憶體裝置的透接插塞結構的 刹面圖。 30 200816460 25662pif.doc 圖9A和9B圖示根據本發明的其他實施例之NAND 快閃記憶體裝置的透接插塞結構的剖面圖。 圖10A至圖10C圖示根據本發明的另一些實施例之 NAND快閃記憶體裝置的剖面圖。 • 圖11A至圖11D是圖示根據本發明的另一個實施例之 - NAND快閃記憶體裝置的剖面圖。 圖12是根據本發明之NAND快閃記憶胞陣列的一部 ^ , 分的俯視平面圖。 圖13是根據本發明之NAND快閃記憶體裝置1600的 區塊示意圖。 圖14是圖示包括根據本發明的半導體裝置的電子裝 置的示意圖。 :【主要元件符號說明】 99 ··虛線框 100 :第一半導體層 105 :第一裝置隔離圖案 I) 110D :第一汲極摻雜區 1101 :内部摻雜區 110S ··第一源極區 200 :第二半導體層 205 :第二裝置隔離圖案 210D :第二汲極摻雜區 2101 :内部掺雜區 210S :第二源極區 31 200816460 25662pif.doc 300 :上方插塞 301 :上方金屬插塞 302 :上方遮蔽金屬插塞 310 ··源極線 - 400 :位線插塞 - 500、500’ ：源極插塞 501 :金屬插塞 p 502 :遮蔽金屬層 551 :閘極金屬插塞 552 :閘極遮蔽金屬層 560 :閘極線 591 :下方源極插塞 592 :源極墊圖案 593 :上方源極插塞 601 :第一層間介電層 602 :第二層間介電層 〇 603 :第三層間介電層 650、650’ ：通孔 701 :第一歐姆摻雜區 702 :第二歐姆摻雜區 1500 :電子裝置 1510 :控制器 1520 :輸入/輸出裝置 1530 :記憶體 200816460 25662pif.doc 1540 ·•無線介面 1550 :總線 1600 :快閃記憶體裝置 1610 :記憶胞陣列 • 1620 :頁緩衝器 1630 :通過/失敗檢查 1640 :行選擇器 1650 :控制邏輯 Γ 1660 :狀態暫存累積器 1670 :狀態暫存器 ACT :單元主動區 BL :位線 BL卜2、3、4 :位線 BL(1):第一位線 BL(2):第二位線 BL(3):第三位線 〇 CMD :指令 CSL :共源線 GSL(l):第一共源線 GSL(2):第二共源線 HI 、H2 :厚度 I/O :輸入/輸出 MTR :記憶胞電晶體區 SSL :串選擇線 33 200816460 25662pif.doc SSL(l):第一串選擇線 SSL(2):第二串選擇線 STR1 :選擇電晶體區1 STR2 :選擇電晶體區2 ΤΙ、T2 :厚度 WL(1，1):第一半導體層上的第一字線 WL(1，2):第一半導體層上的第二字線 WL(l，n):第一半導體層上的字線 WL(2，1):第二半導體層上的第一字線 WL(2,2):第二半導體層上的第二字線 WL(2，n):第二半導體層上的字線 WL(1，M-1) ··第一半導體層上的第M-1字線 WL(2，M-1):第二半導體層上的第M-1字線 WL(1，M) ••第一半導體層上的第Μ字線 WL(2，M):第二半導體層上的第Μ字線
U 34

Claims (1)

  1. 壯置在斤这夕個+導體層的每一個層的-預定區中 、、 卞尸汀述衣置隔離層定義出主動區； 所追主動H巾的源私祕摻雜區，·
    Ο 200816460 25662pif.doc 十、申請專利範圍： 1·種NAND快閃記憶體裝置，包括·· 多個堆疊的半導體層； /、所述源極彳彡_區電性連接的源極線插塞結構；以及 ☆與所述;及極|雜區電性連接的位線插塞結構，所述源 極#雜區電性連接到所述半導體層。 2·如申請專纖圍第1項所述之NAND快閃記憶體裝 置，其中所述雜線插塞結構與所述雜義區以及所述 多個半導體層中的至少—個為歐姆接觸。 3·如申明專利範圍苐1項所述之nand快閃記憶體裝 置，其中所述源極線插塞結構包括至少一種金屬材料。 4·如申請專利範圍第3項所述之NAND快閃記憶體裝 置，其中所述源極線插塞結構包括： 一金屬插基，所述金屬插塞穿過所述多個半導體層中 的至少一個和所述源極摻雜區中的至少一個；以及 至少在所述金屬插塞的側壁上形成的遮蔽金屬層，所 述遮蔽金屬層直接觸至少一個所述半導體層和至少一個所 述源極掺雜區。 5·如申請專利範圍第1項所述之NAND快閃記憶體裝 置，其中所述源極線插塞結構穿過所述多個半導體層的至 少一個和所述源極播雜區的至少一個。 35 200816460 25662pif.doc 2申凊補範IS第】項所述之NAND㈣ 置，其中所述多個堆疊的半導體層包括： ，版衣 下方半導體層，所述下方半導體層是單 圓；以及 脰曰曰 堆疊在所述下方半導體層上的至少一個上 層， 卞肢 Ο 其中所述源極線插塞肖構穿過所述上方半導體 所述上方半導體層的源極摻純，所述源極線插塞結U 接到所述下方半導體層的源極摻雜區。 7·如申請專利範圍第6項所述之ναν〇快閃記憶體々 置’其巾所述源極線插塞結構穿過所述上方半導體層的 述源極摻雜區，並電性連接於所述下方半導體層的^ 桎摻雜區。 愿 ϋ ^如申請專利範圍第7項所述之NAND快閃記憶體裝 置，還包括歐姆摻雜區，所述歐姆摻雜區設置於所述下 半導體層的所述源極摻雜區下方以使所述下方半導體層與 所述源極線插塞結構為歐姆接觸，其中所述歐姆摻雜區與 戶斤述源極和汲極摻雜區具有不同的導電類型。 /、 9·如申請專利範圍第6項所述之NAND快閃記憶體裝 ί，其中所述位線插塞結構穿過所述上方半導體層和所述 上方半導體層的所述汲極摻雜區，並且連接於所述下方半 導體層的所述汲極摻雜區，以及 2述位線插塞結構由具有與所述源極和汲極摻雜區 白勺導包類型相同而與所述半導體層的導電類型不同的石夕形 36 200816460 25662pif.doc 成。 10. 如申請專利範圍第6項所述之NAND快閃記憶體 裝置，其中戶斤述上方半導體層中的裝置隔離圖案穿過所述 上方半導體層。 11. 如申請專利範圍第1項所述之NAND快閃記憶體 裝置，更包括： Ο
    置於所述位線插塞結構與所述源極線插塞結構之間 的閘極結構，所述閘極結構與所述半導體層的每一個的主 動區交叉配置； 與所述閘極結構交叉配置的位， 線插塞結構連接於所述汲極摻雜區；以及 藉所述共源線插塞結構連接於所述源極摻雜區的共 源線，其中所述閘極結構包括·· 與所述位線插塞結構相鄰的串選擇線； 與所述源極線插塞結構相鄰的接地選擇線；以及 錄。位於所述串選擇線與所述接地選擇線之間的多個字 梦置12盆如由申請專利範圍第11項所述之财·快閃記情體 墨的其ϊ之藉施加接地電壓和正功率電 和預定字練所半導體層的預定位線 13·如申請專利範圍第12 裝置’其中所料置更配置成之财肋快閃記憶體 地選擇線，所選定的記憶=加累積電壓至所述接 仃、、扁程，其中所述累積電 200816460 25662pif.doc 月^ ;所述接地選擇線下的主動區處於累㈣…。 14 ·如申諳意ji丨丨騎> ’、積狀悲。 #cb專J乾圍弟13項所述之NAND快 衣置，其中所述累積雷屙， 、η 5己l肢 圍内。 矛貝电〔在为負功率電壓至約〇伏特的範 壯班 号刊乾圍第11項所述之nanD快閃印情雕 ί線而置配置成能藉由施加抹除電屋至所述共 源線而對預疋+冷體層的記憶胞進行抹除。
    1範圍第11項所述之财恥快閃記憶體 衣置，其中所述多個堆疊的半導體層包括依次堆疊的下方 半導體層和上方半導體層， i 所述閘極結構包括分別配置在所述下方和上方半導 體層上的下方字線和上方字線， ' 下方閘極接觸插塞和上方閘極接觸插塞分別連接於 所述下方和上方字線，以及 u 所述上方字線與所述下方字線為錯位，以使所述下方 閘極接觸插塞與所述上方字線分開。 Π·如申請專利範圍第16項所述之NAND快閃記憶體 裝置，其中所述上方半導體層具有穿過所述上方半導體層 的閘極孔洞，其中所述閘極孔洞包括所述下方閘極接觸插 塞所設置的區域。 18. 如申請專利範圍第17項所述之NAND快閃記憶體 裳置，其中所述下方閘極接觸插寨和上方閘極接觸插基包 括至少_種金屬材料。 19. 如申請專利範圍第16項戶斤述之Nand快閃圯憶體 38 200816460 25662pif.doc 裝置，其中所述下方閘極接觸插寨和上方閘極接觸插塞是 具有與所述源極和汲極掺雜區的導電類型不同的石夕。 2 0.如申請專利範圍第16項所述之NAND快閃記憶體 裝置，其中在所述裝置的運作期間，下方字線和上方字線 是等電位的。 21·如申請專利範圍第1項所述之NAND快閃記憶體 裝置，其中所述位線插塞結構是具有與所述摻雜區的導電 類型相同而與所述半導體層的導電類型不同的矽。 22·如申請專利範圍第1項所述之NAND快閃記憶體 t置’其中更包括在所述半導體層的至少其中之一中的歐 姆摻雜區，所述歐姆摻雜區電接觸所述源極線插塞結構且 具有與所述源極和汲極摻雜區不同的導電類型。 23 ·如申请專利乾圍第1項所述之NAND快閃記憶體 I且，其中在所述裝置的運作期間，所述源極摻雜區與所 述半導體層為等電位。 24·如申請專利範圍第丨項所述之NAND快閃記憶體 裝置，其中所述源極線插塞結構包括·· 、…、·下方源極插塞，所述下方源極插塞配置成與所述下方 半導體層巾作為源細摻純彼此電性連接；以及 /方源極插塞，所述上方源極插塞配置成與所述上方 、導體層中作為源極的摻雜區彼此電性連接， 其中所下方源極插塞和所述上方祕插塞的至少 呈現線狀形狀以與所述裝置隔離圖案交叉配置。 •如申請專利11圍第24項所述之NAND f夬閃記憶體 39 200816460 25662pif.doc 裝置，更包括配置於所述下方源極插塞上的源極墊圖案。 26.如申請專利範圍第1項所述之NAND快閃記憶體 裝置’其中所述源極線插塞結構呈現平板的形狀’並穿透 所述上方半導體。 〇 U 40
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