SE526366C2 - Elektriska anslutningar i substrat - Google Patents

Elektriska anslutningar i substrat

Info

Publication number
SE526366C2
SE526366C2 SE0300784A SE0300784A SE526366C2 SE 526366 C2 SE526366 C2 SE 526366C2 SE 0300784 A SE0300784 A SE 0300784A SE 0300784 A SE0300784 A SE 0300784A SE 526366 C2 SE526366 C2 SE 526366C2
Authority
SE
Sweden
Prior art keywords
trench
substrate
insulating material
insulating
etching
Prior art date
Application number
SE0300784A
Other languages
English (en)
Other versions
SE0300784D0 (sv
SE0300784L (sv
SE526366C3 (sv
Inventor
Thorbjoern Ebefors
Edvard Kaelvesten
Niklas Svedin
Tommy Huhtaoja
Pelle Rangsten
Original Assignee
Silex Microsystems Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silex Microsystems Ab filed Critical Silex Microsystems Ab
Priority to SE0300784A priority Critical patent/SE526366C3/sv
Publication of SE0300784D0 publication Critical patent/SE0300784D0/sv
Priority to EP04722492.8A priority patent/EP1609180B1/en
Priority to JP2006507977A priority patent/JP4944605B2/ja
Priority to US10/550,199 priority patent/US7560802B2/en
Priority to DK04722492.8T priority patent/DK1609180T3/da
Priority to CN2004800139324A priority patent/CN1791975B/zh
Priority to KR1020057017686A priority patent/KR101123002B1/ko
Priority to PCT/SE2004/000439 priority patent/WO2004084300A1/en
Priority to CA2519893A priority patent/CA2519893C/en
Publication of SE0300784L publication Critical patent/SE0300784L/sv
Publication of SE526366C2 publication Critical patent/SE526366C2/sv
Publication of SE526366C3 publication Critical patent/SE526366C3/sv
Priority to HK06104564.2A priority patent/HK1084236A1/xx

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0006—Interconnects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Combinations Of Printed Boards (AREA)
  • Manufacturing Of Electrical Connectors (AREA)

Description

526 366 en: 0:0 o I co o: c oc 00 o 2 Andra tekniker inom detta område har baserats på tillhandahållandet av metalliserade partier i hål som sträcker sig genom en skiva, i syfte att etablera elektrisk kontakt mellan de två ytorna.
En sådan blandning av material (dvs. metaller och halvledarmaterial i skivorna) sätter begränsningar för de efterföljande processer som kan utnyttjas för tillverkning av komponenter, i termer av användbara temperaturer och kemiska miljöer.
En metod av det nyss nämnda slaget beskrivs i patentet US-6,002, 177.
Ytterligare en metod beskrivs i WIPO-publikationen WO 01 / 65598 A1 (motsvarande den publicerade amerikanska patentansökningen 2003 / 0022475 A1), av Vieux-Rochaz et al.
Metoden i det senare dokumentet innefattar tillhandhållande av spår på en sida av en skiva, där spåren definierar lämpliga slutna mönster, t.ex. ringar, kvadrater, rektanglar etc., fyllning av spåren med isolerande material, byggande av komponenter som matchar de inneslutna områdena, tillverkning av en uppsättning andra spår från bottenytan som passar ihop med de övre spåren, fyllning av nämnda andra spår med isolerande material och byggande av komponenter på bottenytan, med utnyttjande av de sålunda bildade elektriska anslutningarna för att koppla samman komponenterna på toppen och botten efter önskemål.
Denna process är tämligen komplex och publikationen beskriver inte tillverkning av en plattform som innefattar elektriska genomgående kopplingar (vior) och som är användbar som ett generellt tillämpbart startsubstrat för halvledartillämpningar. 5 2 6 3 6 6 I..._, ä, Sammanfattning av uppfinningen Syftet med föreliggande uppfinning är därför att tillhandahålla en metod att tillverka ett generellt tillämpbart startsubstrat för halvledartillverkningstillämpningar, vilken medger fullständigt utnyttjande av en vanlig processteknologi inom detta område utan några begränsningar i processparametrar.
Detta syfte uppnås med en metod enligt krav 1. Därvid tillhandhålles en metod för att tillverka en elektrisk anslutning mellan en första (topp) och en andra (botten) yta av ett ledande eller halvledande substrat, som innefattar att en trench skapas i den första ytan; att en isolerande inneslutning etableras som fullständigt separerar en del av nämnda substrat, som definieras av trenchen, från omgivande material i substratet, men som exponerar topp- och bottenytorna av nämnda separerade parti.
I ytterligare en aspekt av uppfinningen tillhandahålles en plattformsprodukt för halvledartillverkningstillämpningar, innefattande en skiva av ett ledande eller ett halvledande material, som har väl definierade elektriska genomgående anslutningar (vior).
En sådan produkt definieras i krav 14.
Föreliggande uppfinning med skivgenomgående elektriska sammankopplingsvior medger "flip-chip-montering" utan att "flippa" framsidan nedåt eftersom lödbumparna för ilip-chip-montering skulle kunna placeras på baksidan av (MEMS)-anordningen.
Kort beskrivning av ritningarna Uppfinningen kommer att beskrivas nedan med hänvisning till ritningarna, i vilka Fig. la är en schematisk perspektivvy av en skiva som har vior enligt uppfinningen; Fig. lb är ett schematiskt tvärsnitt av en skiva enligt fig. 1; Fig. 2a visar ett tvärsnitt av en skiva innan den processats; Fig. 2b illustrerar en skiva med trencher i tvärsnitt; Fig. 2c visar en skiva med trencher fyllda med oxid; Fig. 2d visar en utföringsform där trencher har fyllt genom oxidation och avsättning; Fig. Ze illustrerar en trench som uppvisar en avsmalnad Öppning; Fig. 3 visar olika möjliga geometriska former på trencher; Fig. 4a illustrerar ytterligare en utföringsform av metoden enligt uppfinningen; Fig. 4b är ett tvärsnitt som har vior tillverkade enligt ytterligare en utföringsform av uppfinningen; Fig. 5a illustrerar en annan utföringsform av metoden för tillverkning av vior enligt uppfinningen; Fig. Sb visar resultatet av metoden enligt fig. Sa; Fig. 6 illustrerar dopning av en via enligt uppfinningen; Fig. 7 visar en tidigare känd anordning; Fig. 8 är ett tvärsnitt som visar en anomali vid en etsning; Fig. 9a visar ett tvärsnitt där anomalin åtgärdats; Fig. 9b visar en array av trencher; Fig. 10 illustrerar en rektangulär via enligt uppfinningen; och Fig. 11 visar en cirkulär via tillverkad genom en dubbeletsning enligt en utföringsform av uppfinningen.
Detaljerad beskrivning av föredragna utfóringsformer av uppfinningen Uppfinningen i sin bredaste aspekt illustreras schematiskt i figurerna la och b (ej skalenliga). Den innefattar en skiva 10 av ett ledande eller halvledande material som bildar ett substrat som är lämpligt för tillverkning av ett brett 5 spektrum av mikroelektroniska anordningar, och/ eller mikromekaniska anordningar, och /eller mikrooptiska anordningar, som kräver komponenter på båda sidor av skivan, t.ex. sensorer, mikrospegel-arrayer, mikrooptiska komponenter såsom lasrar etc.
Uppfinningen ligger i tillhandhållandet av vior 12, eller elektriska genomgående anslutningar, som sträcker sig från en toppsida 14 av sidan till en bottensida 16. Med hjälp av metoden enligt uppfinningen innefattar viorna samma material som skivmaterialet, dvs. de är tillverkade av skivan själv. Sålunda används inget hjälpmaterial för den faktiska elektriska anslutningen.
För att separera viorna 12 från skivans bulk 13 på ett elektriskt isolerande sätt introduceras enligt uppfinningen oxidmaterial 15 mellan bulken 13 och viorna 12. Metoden kommer att beskrivas ytterligare i detalj nedan.
Tack vare det faktum att endast "skiv-nativt" material används, dvs. att materialet i själva skivan används för att tillverka vioma, kan skivan som försetts med nämnda vior i en önskad struktur utsättas för alla processteg som utnyttjas inom halvledarområdet, i terrner av temperatur, kemiskt miljö, tryck etc., som en "nativ skiva" kan utsättas för. Tidigare kända anordningar (dvs. startskivor för halvledarelektroniktillverkning) som innefattar metalliserade partier kan inte processas på samma mångsidiga sätt, eftersom metalliseringen inte kommer att tåla alltför höga temperaturer eller de kemiska medel som ofta används vid etsning och andra procedurer som krävs för att tillverka de önskade elektroniska eller mikromekaniska strukturerna.
En annan fördel är att skivan enligt uppfinningen är plan och uppvisar en mycket låg ytgrovhet, ner till spegelutseende. 526 366 6 Med "nativ skiva" och "nativt skivmaterial" menar vi materialet i den ursprungliga skivan i sig själv. "Hjälpmaterial" skulle därför vara vilket annat material som helst som har tillsatts till strukturen, såsom en metall- pad för anslutningssyfte.
I en första utföringsform av uppfinningen, som illustreras i figurerna 2a - 2c (tvärsnitt av en skiva under de olika processtegen; ej skalenliga), tillverkas viorna i en process som karakteriseras av att den innefattar två generella steg, nämligen tillhandahållande av trencher och införande av isolerande material i spåren, och valfritt fyllning av spåren, åtminstone delvis med oxid.
Utgångsmaterialet är en ledande eller en halvledande skiva 20 (fig. 2a), lämpligtvis en kiselskiva (även om det inte finns några specifika begränsningar för det material som används), med en tjocklek om 500 pm, även om tjockleken kan variera mellan 300 pm och 1000 pm. De flesta kommersiellt tillgängliga kiselskivor (eller skivor av annan halvledare) år ungefär 300-1000 pm tjocka, beroende på storlek och avsedd tillämpning.
Emellertid är uppfinningen tillämplig på skivor som uppvisar en tjocklek på 200-5000 pm, företrädesvis 300-3000 pm, mest föredraget 400-1000 pm.
Det första generella steget år tillhandahållandet av en trench 21, dvs. ett smalt spår som omsluter ett parti av skivans toppyta. Trenchen tillverkas exempelvis genom etsning eller genom laserbaserad bearbetning, eller genom EDM (electro-discharge machining).
Definition av trenchen åstadkommes genom tillhandhållande av en litografisk mask 22 (fig. 2b) på skivan, vilken i sig själv inte utgör någon del av uppfinningen. Det anses ligga inom ramen för fackmannens kompetens att utforma och använda lämpliga masknings- och etsningstekniker, givet det material som används. Sålunda ges inte någon detaljerad diskussion av tillhandahållandet av masken häri.
Företrädesvis tillverkas trencher genom någon etsningsmetod som ger ett högt sidförhållande, t.ex. DRIE (Dry Reactive Ion Etching), elektrokemisk HF etsning.
Trenchen bör vara mindre än 20 um, företrädesvis 4-15, mest lämpligt ~ ungefär 6-12 um bred. Sålunda blir skikten av isolerande material 1-20 um, typiskt 6-12 um tjocka.
Om skivan är 500 um tjock är trenchen låmpligtvis ungefär 200-490 um, företrädesvis 300-400 um djup. Lämpligtvis är trenchens djup ungefär 50 % upp till 100 % av skivans tjocklek. I fallet med 100 % penetrering är det nödvändigt att ett tunt oxidskikt föreligger på ytan för att hålla den bildade "pluggen" på plats.
Med metoden enligt uppfinningen kan centrum-till-centrum-avståndet mellan de elektriska anslutningarna vara så litet som 10 um, typiskt 50-100 um. Om det föreligger ett tunt oxidskikt anordnat på bottenytan kan etsningen ske hela vägen genom skivan till dess att etsningen när oxiden, vilken fungerar som ett etsstopp. Därvid kommer vian, dvs. den cylindriska pluggen (i fallet med en cirkulärt etsad trench) att stödjas av oxiden och hindras från att falla ut.
Formen av det parti som omsluts av trenchen kan vara cirkulär, men är naturligtvis inte begränsad till detta. Vilken geometrisk form som helst som kan åstadkommas är möjligt, såsom kvadrater, rektanglar, trianglar, romboider, trapetzoider etc. eller kombinationer av former (ñg. 3) Den enda begränsningen med avseende på de erhållbara formerna ges av eventuella inneboende begränsningar i masknings- och etsningprocedurerna som utnyttjas.
N är trenchen väl tillverkats avlägsnas masken och skivan utsätts för en oxidationsprocess för att få isolerande oxid 24 att tillväxa i trenchen (och på 526 366 8 ytan av skivan om den inte är skyddad), fig. 2c. Detta åstadkommes genom att öka temperaturen till ungefär 800-l300°C, typiskt l100°C, i en syreinnehållande atmosfär. Valfritt kan oxidationsprocessen avslutas innan trenchen är fullständigt fylld, och återstående utrymme kan fyllas exempelvis med TEOS 26 i en avsättningsprocesss, på grund av dess goda förmåga att täcka ojämnheter (step coverage properties). Emellertid kan vilket isolerande material som helst som är kompatibelt med IC eller CMOS processbetingelser användas. Det är inte ens strikt nödvändigt att fylla trencherna; det kommer att räcka med att materialet som omges av trenchen hålls på ett isolerande avstånd från väggen. Detta kan åstadkommas med det mycket lilla överbryggande oxidpartiet i botten av trenchen.
Vid etsning av trencher som har det höga sidförhållande som i föreliggande uppfinning kommer ofta trenchens öppning vid ytan att vara något smalare än vidden vid ungefär 5-10 um under ytan (se fig. 2e). Detta fenomen kan förorsaka att trenchen fylls' ofullständigt med oxid och därvid skapar tomrum (luftfällor) som kan förorsaka problem vid den vidare processningen medelst IC-, MEMS- eller CMOS-tekniker.
För att få bukt med detta problem utsätts skivan lämpligtvis för ytterligare en etsning efter det att trenchdefinieringsmasken på skivans toppyta har avlägsnats. Denna etsning kommer att tunna ner ytan något och avlägsna de avsmalnade kanterna, vilket kvarlämnar endast ett strikt "tratfl-format trench-tvärsnitt. Tvärsnittet efter etsningen antyds med brutna linjer i flg. 2e.
När trenchen/trencherna på lämpligt sätt har fyllts med isolerande oxid till den önskade fyllningsgraden, utsätts skivan i ett andra steg för en nedtunningsprocess. Därvid tunnas skivans baksida ned genom slipning eller etsning eller någon annan lämplig metod så att den isolerande oxid som föreligger i trenchen/ trenchema exponeras på skivans baksida (indikerat med en bruten linje i fig. 2d). Denna procedur ger som resultat en 526 366 :mouse 0 0-00 I nu 0900 On II 0010 0 nu 0 9 0 no a 0 O I 0 I U 0 0 Ota 0 0 ont I IQ 0 0 9 uppsättning "pluggar" som sträcker sig genom skivan och som innefattar ett material som är identiskt med skivans bulkmaterial. Pluggarna kommer att omges av isolerande oxid i mönster som definieras av trencherna. Ytoma på dessa pluggar på skivans topp och botten, som separeras av den isolerande oxiden från det omgivande skivmaterialet, representerar bondningsytor, på vilka ytterligare elektroniska element kan bondas medelst lämpliga bondningstekniker.
För vissa tillämpningar är det nödvändigt att tillhandhålla kaviteter i en skiva, där kavitetens botten är försedd med elektriska anslutningar. För en sådan tillämpning kommer det att vara tillräckligt att etsa ytan selektivt på de ytor där kaviteterna skall formas. Sålunda kan skivans nominella tjocklek som helhet bibehållas, och etsningen för att exponera det isolerande materialet, och därigenom kan skapandet av viorna åstadkommas enbart i dessa fördjupningar.
Ett exempel är tillhandahållande av mikrospeglar som kan avlänkas, där avlänkningen utförs elektrostatiskt genom att lägga på en spänning på en elektrod i en kavitet under den avlänkningsbara spegeln.
I en andra utföringsform av uppñnningen, som illustreras i figurerna 4a-b, tillverkas viorna också i en process som innefattar två generella steg, där det första steget är identiskt med det första steget i den första utföringsfonnen, vilket sålunda resulterar i trencher 41 fyllda med isolerande material 42, såsom oxid och valfrittt TEOS. Även i denna utföringsform kan det vara tillräckligt att låta oxiden i botten av trenchen att fungera som ett distanselement för att hålla "pluggen" fri från den omgivande väggen. Denna utföringsform används primärt då det är önskvärt att ha en tjockare plattform (skivsubstrat) 40 för den fortsatta tillverkningen. Eftersom en trench kan tillverkas så att den uppvisar ett djup om ungefär 400 um, är det möjligt att tillverka substrat som innefattar vior och som har en tjocklek om ungefär upp till 800 um. Om emellertid ännu tjockare vior, säg upp till 1000 10 um eller mer krävs, kommer den andra etsningen från bottensidan att generera bredare trencher, eftersom en djup trench oundvikligen kommer att vara bredare vid öppningen än en grund trench. I denna utföringsform kommer de tjockare skivorna sålunda inte att vara strikt symmetriska i den meningen att viorna inte kommer att uppvisa samma utseende på både topp- och bottensidorna.
I det andra steget i den andra utföringsformen definieras mönster 43 medelst litograñska metoder på bottenytan, se ñg. 4a, vilka mönster matchar trencherna som definieras på toppytan. Detta kommer att kräva en upplinjering av mönstren. Detta är emellertid inte någon del av uppfinningen i sig, och upplinjering av mönster anses ligga inom ramen för fackmannens kompetens och kommer inte att diskuteras ytterligare häri.
Trencher etsas på samma sätt som trencherna på toppsidan (antydda med en bruten linje i fig. 4a) till dess att de möter oxiden i trencherna som tillverkats i de första steget i proceduren. Slutstrukturen visas i fig. 4b, där viorna betecknas 44, och de isolerande separerande väggarna betecknas 45.
I denna utföringsform undviks en uttunning av skivan, men till kostnaden av ytterligare processteg.
I en tredje utföringsforrn (ñg. 5a-b) innefattar metodens första steg etsning av trencher som sträcker sig hela vägen genom skivan. Detta betyder att skivan 50 inte kan vara tjockare än det maximala djup som kan åstadkommas genom etsning, dvs. ungefär 400 um. För att viorna i detta fall inte skall falla ut ur skivan får emellertid trenchmönstret naturligtvis inte definiera slutna strukturer. Det vill säga varje trench representeras av en "linje" (se inlägget i i fig. Sa) som har en början och ett slut, såsom en halvcirkel eller två ben i en vinkel. När den första trenchen 52, som sträcker sig genom skivan har tillverkats, införs oxid i trenchen, och möjligtvis fylls trenchen med oxid.
Därefter etsas en andra trench 54, som matchar den första så att det bildas 525 3 66 gäng; :..í..¿,. _, __? 11 en sluten struktur, dvs. en andra halvcirkel som matchar den första halvcirkeln, och om så önskas fylls den sedan med oxid.
I princip kan den slutliga formen åstadkommas i flera steg, vilket fortfarande ligger inom ramen för uppfinningstanken, men av praktiska skäl är en tvåstegsprocedur den mest lämpliga.
Ytterligare ett särdrag med uppfinningen är att åstadkomma selektivt dopade vior, dvs. viorna uppvisar högre konduktivitet än skivans bulk. Detta kan åstadkommas genom att exponera skivan 60, efter att trencherna har tillverkats men innan masken 61 avlägsnas, för en dopningsprocess (se fig. 6a). Dopningsmaterial införs därvid (illustrerat med pilar) i trencherna 62 (som t.ex. bildar en cirkulär form), där det tränger in i trenchens väggar och genom diffusion kommer in i materialet i den cylindriska pluggen och också in i väggen som omger pluggen till ett djup om ungefär 15 pm. En lämplig exponerings- och värmebehandlingstid kommer att ge en fullständigt dopad, sålunda höggradigt konduktiv via, medan skivans bulk är icke-dopad. Efter att (valfritt) ha fyllt trencherna med isolerande material kommer den slutliga strukturen att vara en skiva som innefattar en uppsättning vior med hög ledningsförmåga, isolerade medelst en oxid från skivans bullk, som kan vara väsentligen icke-ledande, med undantag av ett finit område nära det isolerande material som omger viorna. På grund av det begränsade penetreringsdjupet kan vior upp till 30 um i diameter tillverkas på ovan antydda sätt. Om emellertid ett hål 63 med en diameter motsvarande vidden av en trench, dvs. 5-10 pm, tillhandahålles genom etsning i centrum av den yta som omges av trenchen, kan dopningen utföras både från den yttre omgivande trenchen och från centrumhålet. På detta sätt kan den fullständigt dopade vians diameter ökas till ungefär 60 pm. I ytterligare utföringsformer är det möjligt att tillhandahålla en uppsättning koncentriska trencher, och att därvid möjliggöra tillhandahållande av vior som uppvisar en diameter efter önskemål, vilken teoretiskt inte uppvisar några begränsningar med avseende på storlek. 12 Viorna som resulterar från dopningsprocessen illustreras schematiskt i fig. ób, där dopade regioner visas med tätare snedstreckníng (penetreringsdjupet för dopning i bulken av skivan visas med brutna linjer).
Detta särdrag kommer att ha användbarhet i RF-tillämpningar.
Uppñnningen kommer att illustreras ytterligare med hjälp av icke- begränsande exempel.
EXEMPEL Exempel 1 (teknikens ståndpunkt) I fig. 7 visas en tidigare känd elektrisk anslutningsstruktur (motsvarande fig. 3 i US-6,002, 177). Den innefattar att hål borras i ett kiselchip och att innerväggarna i nämnda hål metalliseras för att tillhandahålla elektriska anslutningar mellan de två sidorna av chipet.
Exempel 2 (demonstration av problem med standardetsning av trencher) En standardtrenchetsning utfördes på en kiselskiva. Skivan var 100 mm i diameter och 500 um tjock.
För att åstadkomma trencherna anordnades en mönstrad mask på en yta (toppytan) av skivan medelst liotgrafisk standardteknik. Trencherna i detta exempel var enkla "linje"-formade trencher.
Etsningen var en så kallad DRIE (Deep Reactive Ion Etch).
En serie trencher som uppvisar olika djup och vidd gjordes där djupen varierade mellan 200 och 400 um och vidden mellan 5 och 12 um. I fig. 8 visas en förstorad vy av toppöppningen av en trench. Som man tydligt ser är 13 öppningen smalare än trenchen, ungefär 10 um ner i trenchen. Detta fenomen förorsakar ofta en ofullständig fyllning av trenchen i ett efterföljande steg innefattande fyllning med oxid.
Exempel 3 (eliminering av nackdelen med standardetsningen) För att få bukt med detta problem utfördes därför en tillkommande grund etsning såsom beskrivs i anslutning till fig. 2e.
Detta processteg ger en strikt monoton trenchform såsom man kan se i ñg. 9a, dvs. att öppningen är trenchens bredaste del, vilken därefter blir smalare. Fig. 96 visar strukturen av en uppsättning treneher efter den grunda etsningen.
Fyllning av denna trenchstruktur med oxid kommer att resultera i en fullständigt fylld trench utan tomrum.
Exempel 4 I fig. 10 visas ett exempel på en array med fullbordade vior som har rektangulär form.
Exempel 5 Fig. 11 en array av vior tillverkade enligt en utföringsform där etsning från både sidor av skivan har utnyttjats.
Genom beskrivningen och de exempel som givits ovan har det sålunda visats att med föreliggande uppfinning åstadkommes en produkt i form av ett startsubstrat, i form av en ledande eller halvledande skiva, som kan användas i syfte att tillverka ett brett spektrum av halvledaranordningar.
Tack vare att skivan redan från början innefattar elektriska anslutningar 5 2 6 5 6 6 :news a."== fu ":= 14 som sträcker sig genom skivan (vior), blir det möjligt att utforma och tillverka strukturer på bägge sidor av skivan på ett mycket mångsidigt sätt.
Det faktum att viorna tillverkas av den ursprungliga skivan själv gör skivan kapabel att motstå alla processbetingelser som används vid rena kiselskivor.

Claims (9)

15 Patentkrav
1. En metod för att tillverka en elektrisk anslutning mellan en första (top p) och en andra (botten) yta på ett ledande eller halvledande substrat, som innefattar att en trench skapas i den första ytan; att en isolerande inneslutning etableras som fullständigt separerar en del av nämnda substrat, som definieras av trenchen, från omgivande material i substratet, men som exponerar topp- och bottenytorna av nämnda separerade parti.
2. Metod enligt krav 1, där trenchen definieras av ett mönster i form av en sluten slinga, som omsluter ett parti av substratet men som inte sträcker sig genom substratet och där den isolerande inneslutningen etableras genom uttunning av bottenytan för att exponera det isolerande materialet i trenchen, för att därigenom etablera den isolerande inneslutningen.
3. Metod enligt krav 2, där uttunningen utförs selektivt på ytan för att skapa åtminstone en fördjupning i ytan, varvid åtminstone en fördjupning uppvisar nämnda elektriska anslutningar.
4. Metod enligt krav 1, där trenchen definieras av ett mönster i form av en linje som har en början och ett slut och som sträcker sig genom substratet; och där den isolerande inneslutningen etableras genom att skapa en andra trench som är komplementär till den första trenchen och som sträcker sig genom substratet för att definiera ett mönster i form av en sluten slinga; och genom att därefter fylla den andra trenchen med isolerande material.
5. Metod enligt krav 1, där trenchen definieras av ett mönster i form av en sluten slinga, som omsluter ett parti av substratet men som inte 10. 11. 12. 526 366 šjgrgs 16 sträcker sig genom substratet; och där den isolerande inneslutningen etableras genom att skapa en andra trench från bottensidan och passa ihop densamma med den första trenchen; och genom att sedan fylla den andra trenchen med isolerande material. Metod enligt något av föregående krav, där trencherna skapas medelst en etsningsprocess. Metod enligt något av föregående krav, där trencherna skapas medelst en laserbaserad bearbetningsprocess. Metod enligt något av föregående krav, där trencherna skapas medelst en bearbetningsprocess baserad på elektrisk urladdning. Metod enligt något av föregående krav, där isolerande material införs i trencherna. Metod enligt krav 9, där trenchema åtminstone delvis fylls med nämna isolerande material. En metod att tillverka en elektrisk anslutning mellan en första och en andra yta av ett substrat, innefattande tillhandahållande av en skiva av ett lämpligt ledande eller halvledande material; etsning av åtminstone en trench i substratet från åtminstone en yta, vilken trench fullständigt omger ett parti av substratet; fyllning av trenchen med ett isolerande material för att därvid skapa en isolerad elektrisk anslutning som sträcker sig genom substratet. En metod att tillverka en elektrisk anslutning mellan en första och en andra yta av ett substrat, innefattande n u o o n o no 13. 14. 15. 1
6. 626 666 17 tillhandahållande av en skiva av ett lämpligt ledande eller halvledande material; etsning av åtminstone en trench från den första ytan, vilken trench fullständigt omger ett parti av substratet; fyllning av trenchen med ett isolerande material; och uttunning av substratet från den andra ytan för att exponera det isolerande materialet i trenchen, och därvid skapa en isolerande elektrisk anslutning som sträcker sig genom substratet. i En metod att tillverka en elektrisk anslutning mellan en första och en andra yta av ett substrat, innefattande tillhandahållande av en skiva av ett lämpligt ledande eller halvledande material; etsning av åtminstone en trench från den första ytan, vilken trench fullständigt omger ett parti av substratet; fyllning av trenchen med ett isolerande material; etsning av åtminstone en ytterligare trench från den andra ytan, vilken trench fullständigt omger ett parti av substratet som passar ihop med/ motsvarar /är i linje med partiet på den första ytan; fyllning av den tillkommande trenchen med ett isolerande material. En metod för att tillverka en elektrisk anslutning mellan en första och en andra yta av ett substrat enligt något av föregående krav, innefattande att ett dopningsmaterial införs i en trench för att selektivt dopa materialet som omges av trenchen. Metod enligt krav 14, där åtminstone ytterligare en trench eller ett hål anordnats i substratet i det område som omges av trenchen för att möjliggöra åstadkommande av en djupare dopning. En produkt som är användbar som ett startsubstrat för tillverkning av mikroelektroniska och /eller mikromekaniska anordningar, innefattande o o o U O o oo ett plant substrat av halvledande eller ledande material, och med en första och en andra yta; åtminstone ett elektriskt ledande element som sträcker sig genom substratet, kännetecknat av att 1
7. 1
8. 1
9. 20. 21. det elektriskt ledande elementet år isolerat från omgivande material i det plana substratet medelst ett finit skikt av ett isolerande material; och av att det innefattar samma material som substratet, dvs. det är tillverkat av skivmaterialet. Produkt enligt krav 16, där substratet är en halvledarskiva. Produkt enligt krav 17, där substratet är en kiselskiva. Produkt enligt något av kraven 16-18, där substratet har en tjocklek om 200 - 5000 pm, företrädesvis 300 - 3000 pm, mest föredraget 400 - 1000 pm. Produkt enligt något av kraven 16-19, där tjockleken av de finita skikten av isolerande material är 1-20 pm, typiskt 8~12 pm. Produkt enligt något av kraven 16-20, där stigningen/ centrum-till- centrum-avståndet mellan de elektriska anslutningarna är större än 10 pm, typiskt 50 - 100 pm.
SE0300784A 2003-03-21 2003-03-21 Elektriska anslutningar i substrat SE526366C3 (sv)

Priority Applications (10)

Application Number Priority Date Filing Date Title
SE0300784A SE526366C3 (sv) 2003-03-21 2003-03-21 Elektriska anslutningar i substrat
CA2519893A CA2519893C (en) 2003-03-21 2004-03-22 Electrical connections in substrates
DK04722492.8T DK1609180T3 (da) 2003-03-21 2004-03-22 Elektriske forbindelser i substrater
JP2006507977A JP4944605B2 (ja) 2003-03-21 2004-03-22 基板中の電気的接続
US10/550,199 US7560802B2 (en) 2003-03-21 2004-03-22 Electrical connections in substrates
EP04722492.8A EP1609180B1 (en) 2003-03-21 2004-03-22 Electrical connections in substrates
CN2004800139324A CN1791975B (zh) 2003-03-21 2004-03-22 衬底内的电连线制造方法及衬底
KR1020057017686A KR101123002B1 (ko) 2003-03-21 2004-03-22 기판의 전기 접속부
PCT/SE2004/000439 WO2004084300A1 (en) 2003-03-21 2004-03-22 Electrical connections in substrates
HK06104564.2A HK1084236A1 (en) 2003-03-21 2006-04-13 Electrical connections in substrates

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE0300784A SE526366C3 (sv) 2003-03-21 2003-03-21 Elektriska anslutningar i substrat

Publications (4)

Publication Number Publication Date
SE0300784D0 SE0300784D0 (sv) 2003-03-21
SE0300784L SE0300784L (sv) 2004-09-22
SE526366C2 true SE526366C2 (sv) 2005-08-30
SE526366C3 SE526366C3 (sv) 2005-10-26

Family

ID=20290745

Family Applications (1)

Application Number Title Priority Date Filing Date
SE0300784A SE526366C3 (sv) 2003-03-21 2003-03-21 Elektriska anslutningar i substrat

Country Status (10)

Country Link
US (1) US7560802B2 (sv)
EP (1) EP1609180B1 (sv)
JP (1) JP4944605B2 (sv)
KR (1) KR101123002B1 (sv)
CN (1) CN1791975B (sv)
CA (1) CA2519893C (sv)
DK (1) DK1609180T3 (sv)
HK (1) HK1084236A1 (sv)
SE (1) SE526366C3 (sv)
WO (1) WO2004084300A1 (sv)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007070004A2 (en) 2005-12-14 2007-06-21 Silex Microsystems Ab Methods for making micro needles and applications thereof
WO2007089206A1 (en) 2006-02-01 2007-08-09 Silex Microsystems Ab Vias and method of making
US8309973B2 (en) 2009-02-12 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based sub-mount for an opto-electronic device
US9249009B2 (en) 2011-04-21 2016-02-02 Silex Microsystems Ab Starting substrate for semiconductor engineering having substrate-through connections and a method for making same

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200644165A (en) * 2005-05-04 2006-12-16 Icemos Technology Corp Silicon wafer having through-wafer vias
CN101223633A (zh) * 2005-05-18 2008-07-16 科隆科技公司 穿过晶片的互连
JP4885211B2 (ja) 2005-05-18 2012-02-29 コロ テクノロジーズ インコーポレイテッド 微細電子機械変換器
US8154131B2 (en) * 2005-06-14 2012-04-10 Cufer Asset Ltd. L.L.C. Profiled contact
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7851348B2 (en) * 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
WO2006134580A2 (en) 2005-06-17 2006-12-21 Kolo Technologies, Inc. Micro-electro-mechanical transducer having an insulation extension
US7880565B2 (en) 2005-08-03 2011-02-01 Kolo Technologies, Inc. Micro-electro-mechanical transducer having a surface plate
DE102005039068A1 (de) * 2005-08-11 2007-02-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleitersubstrat und Verfahren zur Herstellung
US20070042563A1 (en) * 2005-08-19 2007-02-22 Honeywell International Inc. Single crystal based through the wafer connections technical field
US7539003B2 (en) * 2005-12-01 2009-05-26 Lv Sensors, Inc. Capacitive micro-electro-mechanical sensors with single crystal silicon electrodes
EP2002477B1 (en) * 2006-03-27 2011-12-21 Philips Intellectual Property & Standards GmbH A fabrication method for a low ohmic through substrate connection for semiconductor carriers
US7687397B2 (en) * 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
SE530415C2 (sv) 2006-09-04 2008-05-27 Nanospace Ab Gastrustor
WO2008083284A2 (en) * 2006-12-29 2008-07-10 Cufer Asset Ltd. L.L.C. Front-end processed wafer having through-chip connections
SE533579C2 (sv) 2007-01-25 2010-10-26 Silex Microsystems Ab Metod för mikrokapsling och mikrokapslar
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
JP4792143B2 (ja) * 2007-02-22 2011-10-12 株式会社デンソー 半導体装置およびその製造方法
US7585750B2 (en) * 2007-05-04 2009-09-08 Stats Chippac, Ltd. Semiconductor package having through-hole via on saw streets formed with partial saw
FR2916056A1 (fr) * 2007-05-10 2008-11-14 St Microelectronics Sa Exploration d'une cavite avec plusieurs capteurs d'image
US7894199B1 (en) * 2008-02-20 2011-02-22 Altera Corporation Hybrid package
US7737409B2 (en) 2008-06-12 2010-06-15 Analog Devices, Inc. Silicon detector and method for constructing silicon detectors
US9287438B1 (en) * 2008-07-16 2016-03-15 Solaero Technologies Corp. Method for forming ohmic N-contacts at low temperature in inverted metamorphic multijunction solar cells with contaminant isolation
NO20083766L (no) 2008-09-01 2010-03-02 Idex Asa Overflatesensor
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
SE533992C2 (sv) 2008-12-23 2011-03-22 Silex Microsystems Ab Elektrisk anslutning i en struktur med isolerande och ledande lager
SE537499C2 (sv) 2009-04-30 2015-05-26 Silex Microsystems Ab Bondningsmaterialstruktur och process med bondningsmaterialstruktur
JP5330115B2 (ja) * 2009-06-17 2013-10-30 浜松ホトニクス株式会社 積層配線基板
US8492901B2 (en) * 2009-11-06 2013-07-23 International Business Machines Corporation Metal oxide semiconductor (MOS)-compatible high-aspect ratio through-wafer vias and low-stress configuration thereof
JP5218497B2 (ja) 2009-12-04 2013-06-26 株式会社デンソー 半導体装置およびその製造方法
FR2953992B1 (fr) 2009-12-15 2012-05-18 Commissariat Energie Atomique Realisation de structures d'interconnexions tsv formees d'un contour isolant et d'une zone conductrice situee dans le contour et disjointe du contour
NO20093601A1 (no) 2009-12-29 2011-06-30 Idex Asa Overflatesensor
US8288243B2 (en) * 2010-04-15 2012-10-16 Texas Instruments Incorporated Method for fabricating through substrate microchannels
US8492260B2 (en) 2010-08-30 2013-07-23 Semionductor Components Industries, LLC Processes of forming an electronic device including a feature in a trench
FR2964793B1 (fr) * 2010-09-09 2014-04-11 Ipdia Dispositif d'interposition
US8440544B2 (en) 2010-10-06 2013-05-14 International Business Machines Corporation CMOS structure and method of manufacture
JP5206826B2 (ja) 2011-03-04 2013-06-12 株式会社デンソー 領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法
SE538018C2 (sv) 2011-12-22 2016-02-09 Silex Microsystems Ab Isolering av mikrostrukturer
JP2013140838A (ja) * 2011-12-28 2013-07-18 Sumitomo Precision Prod Co Ltd 半導体装置及びその製造方法
SE538058C2 (sv) * 2012-03-30 2016-02-23 Silex Microsystems Ab Metod att tillhandahålla ett viahål och en routing-struktur
JP6154583B2 (ja) 2012-06-14 2017-06-28 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
SE537406C2 (sv) 2012-06-21 2015-04-21 Silex Microsystems Ab Halvledaranordning och metod för tillverkning av halvledaranordning med skivgenomgående anslutningar
US9012324B2 (en) * 2012-08-24 2015-04-21 United Microelectronics Corp. Through silicon via process
US8981533B2 (en) 2012-09-13 2015-03-17 Semiconductor Components Industries, Llc Electronic device including a via and a conductive structure, a process of forming the same, and an interposer
US9030584B2 (en) 2013-03-18 2015-05-12 Omnivision Technologies, Inc. Image sensor with substrate noise isolation
CN103413785B (zh) * 2013-08-02 2015-08-26 南通富士通微电子股份有限公司 芯片切割方法及芯片封装方法
US9385187B2 (en) 2014-04-25 2016-07-05 Texas Instruments Incorporated High breakdown N-type buried layer
US9318376B1 (en) 2014-12-15 2016-04-19 Freescale Semiconductor, Inc. Through substrate via with diffused conductive component
CN106159073B (zh) * 2015-04-23 2020-06-16 晶元光电股份有限公司 发光元件及其制造方法
US9812354B2 (en) 2015-05-15 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a material defining a void
US10315915B2 (en) 2015-07-02 2019-06-11 Kionix, Inc. Electronic systems with through-substrate interconnects and MEMS device
US10158164B2 (en) 2015-10-30 2018-12-18 Essential Products, Inc. Handheld mobile device with hidden antenna formed of metal injection molded substrate
US9896777B2 (en) * 2015-10-30 2018-02-20 Essential Products, Inc. Methods of manufacturing structures having concealed components
US9882275B2 (en) 2015-10-30 2018-01-30 Essential Products, Inc. Antennas for handheld devices
US10546816B2 (en) * 2015-12-10 2020-01-28 Nexperia B.V. Semiconductor substrate with electrically isolating dielectric partition
KR102479946B1 (ko) * 2016-04-06 2022-12-22 해성디에스 주식회사 반도체 패키지 기판 및 그 제조방법
US10957537B2 (en) * 2018-11-12 2021-03-23 Hrl Laboratories, Llc Methods to design and uniformly co-fabricate small vias and large cavities through a substrate
EP3923315B1 (en) * 2020-06-11 2024-01-24 ASML Netherlands B.V. Manipulator, manipulator array, charged particle tool, multibeam charged particle tool, and method of manipulating a charged particle beam
CN117238840B (zh) * 2023-11-14 2024-02-27 合肥晶合集成电路股份有限公司 背照式图像传感器及制备方法、深沟槽隔离结构制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63278368A (ja) * 1987-05-11 1988-11-16 Nec Corp 半導体基板のバイアホ−ル形成方法
US5616421A (en) * 1991-04-08 1997-04-01 Aluminum Company Of America Metal matrix composites containing electrical insulators
US6002177A (en) * 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
JP3418548B2 (ja) * 1997-04-03 2003-06-23 株式会社山武 回路基板およびその製造方法
CN1187800C (zh) 1997-04-03 2005-02-02 株式会社山武 电路板以及检测器及其制造方法
EP0926726A1 (en) 1997-12-16 1999-06-30 STMicroelectronics S.r.l. Fabrication process and electronic device having front-back through contacts for bonding onto boards
JP3161524B2 (ja) * 1998-06-12 2001-04-25 日本電気株式会社 半導体装置、及びその製造方法
JP2000349087A (ja) * 1999-06-04 2000-12-15 Hitachi Ltd 半導体装置およびそれを用いた回路
FR2797140B1 (fr) 1999-07-30 2001-11-02 Thomson Csf Sextant Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
FR2805709B1 (fr) * 2000-02-28 2002-05-17 Commissariat Energie Atomique Connexion electrique entre deux faces d'un substrat et procede de realisation
US6825967B1 (en) 2000-09-29 2004-11-30 Calient Networks, Inc. Shaped electrodes for micro-electro-mechanical-system (MEMS) devices to improve actuator performance and methods for fabricating the same
EP1195808B1 (en) * 2000-10-04 2007-08-15 Infineon Technologies AG Method of fabricating a thin, free-standing semiconductor device layer and of making a three-dimensionally integrated circuit
EP1412129A4 (en) * 2001-08-02 2008-04-02 Skc Co Ltd METHOD FOR PRODUCING A CHEMICAL-MECHANICAL POLISHING PILLOW USING LASER
EP1351288B1 (en) 2002-04-05 2015-10-28 STMicroelectronics Srl Process for manufacturing an insulated interconnection through a body of semiconductor material and corresponding semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007070004A2 (en) 2005-12-14 2007-06-21 Silex Microsystems Ab Methods for making micro needles and applications thereof
WO2007089206A1 (en) 2006-02-01 2007-08-09 Silex Microsystems Ab Vias and method of making
US8309973B2 (en) 2009-02-12 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based sub-mount for an opto-electronic device
US9249009B2 (en) 2011-04-21 2016-02-02 Silex Microsystems Ab Starting substrate for semiconductor engineering having substrate-through connections and a method for making same

Also Published As

Publication number Publication date
JP4944605B2 (ja) 2012-06-06
HK1084236A1 (en) 2006-07-21
JP2006521022A (ja) 2006-09-14
EP1609180B1 (en) 2013-04-17
EP1609180A1 (en) 2005-12-28
CN1791975A (zh) 2006-06-21
SE0300784D0 (sv) 2003-03-21
CA2519893C (en) 2013-03-12
CN1791975B (zh) 2012-05-09
CA2519893A1 (en) 2004-09-30
WO2004084300A1 (en) 2004-09-30
KR20060003333A (ko) 2006-01-10
US7560802B2 (en) 2009-07-14
SE0300784L (sv) 2004-09-22
SE526366C3 (sv) 2005-10-26
DK1609180T3 (da) 2013-06-24
US20070020926A1 (en) 2007-01-25
KR101123002B1 (ko) 2012-03-16

Similar Documents

Publication Publication Date Title
SE526366C2 (sv) Elektriska anslutningar i substrat
JP5723915B2 (ja) 貫通シリコンビアを使用する半導体実装プロセス
EP2005467B1 (en) Methods for making a starting substrate wafer for semiconductor engineering having wafer through connections
TWI511248B (zh) 多孔基材中之通路
JP5026038B2 (ja) 電子部品装置
US8390130B1 (en) Through via recessed reveal structure and method
CN102160177A (zh) 半导体装置的制造方法
JP2012506144A (ja) ビア配線を作るための方法
US20100207227A1 (en) Electronic Device and Method of Manufacturing Same
TW201546922A (zh) 具有打線接合互連的低熱膨脹係數部件
TWI373838B (en) Component with semiconductor junction and its production method
US8921984B2 (en) Through silicon via in semiconductor device
CN103972189B (zh) 半导体器件、其制造方法及半导体器件封装
US6716657B1 (en) Method for interconnecting arrays of micromechanical devices
US10008442B2 (en) Through-electrode substrate, method for manufacturing same, and semiconductor device in which through-electrode substrate is used
TWI832278B (zh) 半導體結構及其製造方法
JP2015523718A (ja) 半導体構造物（ｓｅｍｉｃｏｎｄｕｃｔｏｒｃｏｎｓｔｒｕｃｔｉｏｎ）および半導体構造物を形成する方法
US20240038695A1 (en) Via formed in a wafer using a front-side and a back-side process
US20240038694A1 (en) Through-substrate via formed using a partial plug that stops before a substrate
TW201903968A (zh) 用於在基板中製造電性通孔的方法以及包括電性通孔的基板
JPH03156978A (ja) 半導体センサー
JP2005302931A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
NUG Patent has lapsed