KR101123002B1 - 기판의 전기 접속부 - Google Patents

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Abstract

본 발명은 도체 또는 반도체 기판의 제 1 (상부) 및 제 2 (하부) 표면 사이에 전기 접속부를 만드는 방법에 관한 것이다. 이는 상기 제 1 표면에 트렌치를 형성하고, 상기 트렌치에 의해 규정된 상기 기판의 일부분을 완전히 분리시키는 절연 인클로저를 만드는 단계를 포함한다. 본 발명은 또한 마이크로 전자장치 및/또는 마이크로 기계장치의 제조용 시작 기판으로서 사용되는 제품에 관련되며, 이 제품은 반도체 또는 도체 재료의 평평한 기판을 포함하고, 제 1 및 제 2 표면과 상기 기판을 관통하는 적어도 하나의 도전성 부재를 갖는다. 상기 도전성 부재는 절연 재료의 유한층에 의해 상기 평평한 기판을 둘러싸는 재료로부터 절연되며, 그리고 상기 기판과 동일한 재료를 포함, 즉 웨이퍼 재료로부터 만들어진다.

Description

기판의 전기 접속부{ELECTRICAL CONNECTIONS IN SUBSTRATES}
본 발명은 일반적으로 반도체 기술 분야, 보다 구체적으로는 다양한 종류의 반도체 장치 제작용 시작 기판으로서 사용될 수 있는 제품의 제조 방법 및 그러한 제품에 관한 것이다.
반도체 산업의 많은 분야 (마이크로 전자 기술, 마이크로 광학 및 마이크로 기계학) 에서, 센서, 마이크로 미러 어레이 (micro-mirror array) 와 같은 반도체 장치의 제조에 대하여 실리콘 웨이퍼와 같은 반도체 웨이퍼의 양면에 부품들을 구축하는 기술이 요구되어 왔다.
이러한 장치의 패키징 및 상호 접속에 관한 종래 기술에서 와이어 본딩이 일반적인 기술이었다. 그러나, 와이어 본딩은 비경제적이며, 어레이 장치와 같은 많은 상호 접속 배선이 요구되는 장치에서는, 배선을 부착시키는 것이 전혀 불가능할 수가 있다. 따라서, 지난 10 년 동안 소위 플립 칩 탑재 기술이 전자 부품에 폭넓게 사용되었으며, 이 기술은 와이어 본딩이 필요없기 때문에, 백 앤드 패키징/상호 접속 공정에서 간소화와 개선된 품질 및 비용 절감을 이룰 수 있었다. 그러나, 플립 칩 본딩은 "전면 (front-side) " 이 아래로 향한 장치를 연결시킨다. 이 플립 칩 본딩은 전면이 위를 바라봐야 하는 MEMS 장치 (MEMS = Micro- Electrical-Mechanical Systems) 예컨대, 센서 및 마이크로 미러에는 적합하지 못하다.
이러한 기술 분야의 다른 기술은 두 표면 사이의 전기적 접촉을 이루기 위하여 웨이퍼를 통하여 형성되어 있는 구멍에 금속화된 부분을 제공하는 것에 기초한다.
재료 (즉, 웨이퍼의 금속 및 반도체 재료) 를 혼합하는 것은 이용가능한 온도 및 화학적 분위기로 부품을 제작하는데 이용될 수 있는 후속 공정에 제약을 주게 된다.
상기한 종류의 일 방법이 미국 특허 문헌 6,002, 177 에 개시되어 있다.
다른 방법은 WIPO 에 공개된, Vieux-Rochaz 등에 의한 WO 01/65598 A1 (미국 특허 출원 2003/0022475 A1에 대응) 에 개시되어 있다.
상기 후자의 문헌에 기재된 방법에서는, 예컨대, 링, 사각형 등의 적절한 폐쇄형 패턴을 규정하는 홈을 웨이퍼의 일면에 제공하고, 절연재로 상기 홈을 채우며, 둘러싸인 영역에 맞는 부품을 구축하고, 상부 홈과 짝을 이루는 복수의 제 2 홈을 하부 표면에 만들고, 상기 제 2 홈을 절연재로 채우며, 상부 부품과 하부 부품을 원하는 바대로 연결시키기 위해 이렇게 형성된 전기 접속부를 사용하여 하부 표면에 부품을 구축한다.
이 공정은 상당히 복잡하며, 상기 문헌에는 전기적 관통 접속부 (비아) 를 포함하고 일반적으로 적용가능한 반도체용 시작 기판으로서 사용가능한 플랫폼의 제작 방법은 나타나 있지 않다.
본 발명의 목적은 공정 파라미터에 대한 어떠한 제약도 없이 이 기술분야의 일반적인 공정 기술의 충분한 이용을 가능케 하는 일반적으로 적용가능한 반도체 제조용 시작 기판을 제조하는 방법에 관한 것이다.
본 발명의 목적은 청구항 1 에 따른 방법으로 이룰 수 있다. 이에 의하면, 도체 또는 반도체 기판의 제 1 표면 (상부 표면) 과 제 2 표면 (하부 표면) 사이에 전기 접속부를 만드는 방법으로서, 제 1 표면에 트렌치를 만드는 단계와, 상기 트렌치에 의해 규정되는 상기 기판의 일 부분을 그 기판의 주변 재료로부터 완전히 분리시키지만 그 분리된 부분의 상부 표면과 하부 표면을 노출시키는 절연 인클로저를 만드는 단계를 포함하는 전기 접속부를 만드는 방법이 제공된다.
본 발명의 다른 양태에 따르면 반도체 제조용 플렛폼 제품이 제공되며, 이 제품은 도체 또는 반도체 재료로 이루어지며, 잘 형성된 전기 관통 접속부 (비아) 를 갖는 웨이퍼를 포함한다.
상기 제품은 청구항 14 에 기재되어 있다.
웨이퍼를 관통하는 전기적 상호 접속 비아를 지닌 본 발명에서는, 플립 칩의 탑재를 위한 땜납 범프를 (MEMS) 장치의 후면에 형성할 수 있기 때문에 전면을 아래쪽 방향으로 플립핑 (flipping) 하지 않는 "플립 칩 패키징 (flip-chip packaging)" 이 가능하다.
이하에서, 도면을 참조하여 본 발명을 설명한다.
도 1a 는 본 발명의 비아를 갖는 웨이퍼의 개략적인 사시도.
도 1b 는 도 1 에 도시된 웨이퍼의 개략적인 단면도.
도 2a 는 처리 전의 웨이퍼의 단면도.
도 2b 는 트렌치를 지닌 웨이퍼의 단면도.
도 2c 는 산화물로 채워진 트렌치를 지닌 웨이퍼를 도시하는 도.
도 2d 는 산화 및 증착에 의해 트렌치가 채워진 실시형태를 나타내는 도.
도 2e 는 좁아진 개구를 갖는 트렌치를 도시하는 도.
도 3 은 트렌치의 가능한 다양한 기하학적 형상을 나타내는 도.
도 4a 는 본 발명에 따른 다른 실시형태의 방법을 도시하는 도.
도 4b 는 본 발명의 다른 실시형태에 따라 만들어진 비아를 갖는 웨이퍼의 단면도.
도 5a 는 본 발명에 따라 비아를 만드는 방법에 대한 다른 실시형태를 도시하는 도.
도 5b 는 도 5a 에 따른 방법의 결과를 나타내는 도.
도 6 은 본 발명에 따른 비아의 도핑을 도시하는 도.
도 7 은 종래 기술의 장치를 나타내는 도.
도 8 은 에치의 이형 (anomaly) 을 나타내는 단면도.
도 9a 는 이형이 교정된 단면도.
도 9b 는 트렌치의 배열을 나타내는 도.
도 10 은 본 발명에 따른 사각형 비아를 도시하는 도.
도 11 은 본 발명의 일 실시형태에 따른 이중 에칭에 의해 만들어진 원형 비아를 나타내는 도.
도 12 는 캐비티에서 끝나는 관통 접속부가 형성된 MEMS 장치를 제작하기 위한 공정 절차를 개략적으로 도시하는 도.
도 13 은 도 12 의 방법과 유사하지만, 시작 재료가 SOI 웨이퍼인 방법을 보여준다.
가장 큰 관점에서의 본 발명이 도 1a 및 1b 에 개략적으로 도시되어 있다 (축척 무시). 본 발명은, 웨이퍼 (10) 의 양 측면에 부품들, 예컨대 센서, 마이크로 미러 어레이 (micro-mirror array), 레이저 등과 같은 마이크로 광학 부품을 필요로 하는 다양한 마이크로 전자 장치, 및/또는 마이크로 기계 장치, 및/또는 마이크로 광학 장치의 제조에 적합한 기판을 형성하는 도체 또는 반도체 재료로 된 웨이퍼를 포함한다.
본 발명의 특징은, 웨이퍼 (10) 의 상부 표면 (14) 으로부터 하부 표면 (16) 까지 신장되어 있는 비아 (via) (12), 또는 전기적 관통 접속부가 제공된다는 것이다. 본 발명에 따른 방법에 의해, 비아는 웨이퍼의 재료와 동일한 재료로 이루어지는데, 즉 웨이퍼 자체로 형성된다. 따라서, 실제 전기 접속부를 위해 보조 재료가 사용되지 않는다.
비아 (12) 를 웨이퍼의 벌크 (13) 로부터 전기적으로 절연된 방식으로 분리시키기 위해, 본 발명에서는, 벌크 (13) 와 비아 (12) 사이에 산화물 재료 (15) 가 도입된다. 그 방법은 이하에서 보다 상세히 설명한다.
"웨이퍼 본래의" 재료만을 사용함으로 인해, 즉 비아의 제조에 웨이퍼 자체의 재료를 사용함으로 인해, 소망하는 구조의 상기 비아를 구비한 웨이퍼가, 온도, 화학적 환경, 압력 등과 같은 관점에서 볼 때 "본래의 웨이퍼"가 거칠 수 있는 반도체 분야의 모든 제조 공정을 거칠 수 있다. 금속화된 부분을 포함하는 종래의 장치 (반도체 전자장치 제조용 시작 웨이퍼) 는, 금속화된 부분이 너무 높은 온도 또는 희망하는 전자 구조 또는 마이크로 기계 구조를 형성하는데 필요한 에칭과 다른 공정에 종종 사용되는 화학물질을 견딜 수 없기 때문에 동일하게 다양한 방식으로 처리될 수 없다.
다른 장점은, 본 발명에 따른 웨이퍼가 평평하여, 표면 거칠기가 거울 표면 정도까지 작다는 것이다.
"본래의 웨이퍼" 와 "본래의 웨이퍼 재료"는 본래 웨이퍼 자체의 재료를 의미한다. 그러므로, "보조 재료"는, 상기 구조에 첨가되는 접속용 금속 패드와 같은 다른 재료일 수 있다.
"웨이퍼"는, 예컨대 MEMS 용 시작 재료로서 사용가능한 일반적인 기판을 의미한다. 웨이퍼는 완전히 평평할 필요는 없고, 웨이퍼를 형성하는 재료에 실시되는 일부 처리에 의해 생성되는 다른 요소 또는 부재, 또는 오목부와 같은 소정의 구조가 제공될 수 있다.
도 2a 내지 2c (상이한 처리 공정 동안의 웨이퍼의 단면도: 축척 무시) 에 도시된 본 발명의 제 1 실시형태에 있어서, 비아는, 2개의 일반적인 단계, 즉 트렌치 (trench) 를 형성하는 단계와 홈 (groove) 에 절연 재료를 도입하는 단계, 그리고 선택적으로 산화물로 상기 트렌치를 적어도 부분적으로 채우는 단계를 포함하는 것을 특징으로 하는 방법으로 형성된다.
시작 재료는 500 ㎛ 의 두께 (두께는 300 ㎛ ~ 1000 ㎛ 에서 변할 수 있음) 를 갖는 도체 또는 반도체 웨이퍼 (20) (도 2a), (사용되는 재료에 특별한 제한은 없지만) 바람직하게는 규소 웨이퍼이다. 가장 상업적으로 이용가능한 규소 (또는 다른 반도체) 웨이퍼는 크기와 의도하는 용도에 따라 약 300 - 1000 ㎛ 의 두께를 갖는다. 그러나, 본 발명은, 200 - 5000 ㎛, 바람직하게는 300 - 3000 ㎛, 가장 바람직하게는 400 - 1000 ㎛ 의 두께를 갖는 웨이퍼에 적용가능하다.
일반적인 제 1 단계는 트렌치 (21) , 즉 웨이퍼의 상부 표면의 일 부분을 둘러싸는 좁은 홈을 형성하는 것이다. 상기 트렌치는 예컨대 에칭, 레이저를 이용하는 가공 또는 EDM (방전가공) 에 의해 형성된다.
트렌치는 웨이퍼 상에 리소그래픽 마스크 (lithographic mask) (22) (도 2b) 를 제공함으로써 한정되는데, 리소그래픽 마스크 자체는 본 발명의 일부를 형성하지 않는다. 사용될 재료가 주어지면 당업자라면 적절한 마스크와 에칭 기술을 설계하여 사용할 수 있을 것이다. 따라서, 여기서는 마스크의 제공에 대한 상세한 설명은 하지 않는다.
바람직한 트렌치는, 예컨대, DRIE (건식 반응형 이온 에칭, Dry Reactive Ion Etching), 전기화학적 HF 에칭과 같이 큰 종횡비 (aspect raio) 가 얻어지는 에칭법에 의해 형성된다.
트렌치의 폭은 20 ㎛ 미만이어야 하고, 4 ～ 15 ㎛ 이 바람직하고, 약 6 ～ 12 ㎛ 이 가장 바람직하다. 따라서, 절연재층의 두께는 1 ～ 20 ㎛, 일반적으로는 6 ～ 12 ㎛ 이다.
웨이퍼의 두께가 500 ㎛ 라면, 트렌치의 깊이는 약 200 ～ 490 ㎛ 가 적절하고, 300 ～ 400 ㎛ 가 바람직하다. 트렌치의 깊이는 웨이퍼 두께의 약 50 % 내지 100 % 가 적절하다. 100 % 관통의 경우, 형성된 "플러그"를 제위치에 유지하기 위해, 표면에 얇은 산화물층이 존재하여야 한다.
본 발명에 따른 방법에 의하는 경우, 전기접속부들 사이의 피치 (중심간) 거리가 10 ㎛, 일반적으로 50 ～ 100 ㎛ 만큼 작을 수 있다. 하부 표면에 얇은 산화물층이 제공되어 있다면, 에칭이 산화물에 도달할 때까지 웨이퍼를 관통하여 에칭이 계속 이루어지고, 산화물은 에칭 스톱으로 작용하게 된다. 이로써, 비아 (via), 즉 원통형 플러그 (원형 에칭 트렌치의 경우) 가 산화물에 의해 지지되어 빠지지 않게 된다.
트렌치에 의해 둘러싸인 부분의 형태는 원형일 수 있지만, 물론 원형으로 국한되지 않는다. 사각형, 직사각형, 삼각형, 장사방형, 사다리꼴형 또는 이들 형태의 조합과 같이 얻어질 수 있는 어떠한 기하학적 형태도 가능하다 (도 3). 가능한 형태에 관한 단 하나의 제한은, 채용되는 마스크 및 에칭법에 의한 본질적인 제한이다.
일단 트렌치가 형성되고 나면, 마스크가 제거되고, 트렌치 내의 (그리고 보호되지 않는다면, 웨이퍼 표면상의) 절연 산화물 (24) 을 성장시키기 위해 웨이퍼를 산화 처리한다 (도 2c). 이는, 산소함유 분위기에서 온도를 약 800 ～ 1,300 ℃, 일반적으로 1,100 ℃ 까지 상승시킴으로써 이루어진다. 선택적으로는, 트렌치가 완전히 채워지기 전에 산화 처리를 종료하고, 잔여 공간을 증착 공정에서 예컨대 TEOS (26) 로 채울 수 있는데, 이렇게 하면 단차피복성 (step coverage) 이 양호하게 된다. 그러나, IC 또는 CMOS 처리 조건과 양립가능하다면 어떠한 절연재도 사용될 수 있다. 트렌치에 의해 둘러싸인 재료가 벽으로부터 절연되는 거리에 유지된다면, 트렌치를 반드시 채워야할 필요는 없다. 이는, 트렌치의 바닥에 있는 매우 작은 가교 산화물 부분에 의해 이루어질 수 있다.
종종, 본 발명에서처럼 큰 종횡비를 갖는 트렌치를 에칭하는 경우, 표면에 있는 트렌치의 개구부는 표면에서 약 5 ～ 10 ㎛ 아래에서의 폭보다 약간 더 좁을 것이다 (도 2e 참조). 이러한 현상으로 인해, 트렌치가 산화물로 불완전하게 채워지게 되어, IC, MEMS 또는 CMOS 기술에 의한 이후 공정에서 문제를 야기할 수 있는 공극 (void) (공기 트랩) 이 형성된다.
이 문제를 해결하기 위해서, 웨이퍼의 상부 표면에서 트렌치 형성 마스크 워크가 제거된 후 웨이퍼를 추가로 에칭한다. 이러한 에칭은 표면을 약간 얇게하여 좁은 에지를 제거하고, 단지 "깔대기" 형상으로된 트렌치 단면만을 남겨둔다. 에칭 후의 단면은 도 2e 에서 파선으로 표시되어 있다.
트렌치가 소망하는 충진율로 절연 산화물로 충분히 채워지면, 제 2 단계에서 웨이퍼를 시닝 (thinning) 처리한다. 이에 의해, 웨이퍼의 배면이 연삭 또는 에칭 또는 다른 적절한 방법에 의해 얇게 되어, 트렌치에 존재하는 절연 산화물이 웨이퍼의 배면에서 노출되게 된다 (도 2d 에서 파선으로 표시됨). 이 공정으로, 웨이퍼를 통해 신장하여 웨이퍼의 벌크 재료와 동일한 재료를 포함하는 복수 개의 "플러그" 가 얻어진다. 이 플러그는 트렌치에 의해 규정된 패턴으로 절연 산화물에 의해 둘러싸이게 된다. 절연 산화물에 의해 주위 웨이퍼 재료로부터 분리된 웨이퍼의 상부 표면 및 하부 표면의 플러그 표면은, 추가의 전자 소자가 적절한 결합 방법에 의해 결합되는 결합 영역이 된다.
특정의 적용 분야에서는, 웨이퍼에 캐비티가 제공되어야 하며, 이 캐비티의 바닥에는 전기 접속부가 제공된다. 이와 같은 적용 분야에서는, 상기 캐비티가 형성되는 이들 영역에서 표면을 선택적으로 에칭하는 것으로 충분하다. 따라서, 웨이퍼의 전체 공칭 두께가 유지될 수 있으며, 절연 재료를 노출시켜 비아를 형성하는 에칭이 오목부에서만 이루어질 수 있다.
일예로서 편향 마이크로 미러 (micro-mirror) 가 제공되며, 편향 미러 아래의 캐비티에 있는 전극에 전압을 공급함으로써 정전식(electrostatical)으로 편향이 실행된다.
상기 목적을 위한 본 발명의 실시예가 도 12 및 도 13 을 참조로 아래에 기술된다.
도 4a 및 도 4b 에 도시된 본 발명의 제 2 실시예에서, 비아는 일반적으로 두개의 단계를 포함하는 공정에서도 제조될 수 있으며, 그중 제 1 단계는 제 1 실시예의 제 1 단계와 동일하여 산화물 및 선택적으로 TEOS 와 같은 절연 재료 (42) 로 채워진 트렌치 (41) 가 형성된다. 또한, 이 실시예에서, 트렌치의 바닥에 있는 산화물이 주위 벽으로부터 "플러그" 를 자유롭게 유지시키는 스페이서로서 기 능하게 하면 충분하다.
이 실시예는 추가의 제조를 위해 두꺼운 플랫폼 (웨이퍼 기판)(40) 을 갖는 것이 바람직한 경우에 주로 사용된다. 트렌치가 약 400 ㎛의 깊이를 갖게 될 수 있으므로, 비아를 포함하며 약 800 ㎛ 까지의 두께를 갖는 기판을 제조할 수 있다. 그러나, 1000 ㎛ 이상의 더 두꺼운 웨이퍼가 필요하다면, 깊이가 깊은 트렌치는 깊이가 얕은 트렌치보다 개구가 더 넓기 때문에, 하부 표면측에서 제 2 에칭을 실시하면 더 넓은 트렌치가 형성된다. 따라서, 이 실시예에서, 두꺼운 웨이퍼는 비아가 상부 표면측 및 하부 표면측의 양측에서 동일한 외형을 나타내지 않아 엄밀하게는 대칭이 아니다.
제 2 실시예의 제 2 단계에서, 패턴 (43) 은 하부 표면상에 리소그래픽 방법에 의해 형성되며 (도 4 참조), 상기 패턴은 상부 표면에 형성된 트렌치와 일치한다. 이는 패턴의 정렬을 요한다. 그러나, 이는 그 자체로 본 발명의 일부분은 아니며, 패턴의 정렬은 당분야에 속하는 것으로 간주되며 여기서는 더 언급하지 않겠다.
트렌치가 공정의 제 1 단계에서 제조된 트렌치 내의 산화물과 만날 때까지, 트렌치는 상부 표면측의 트렌치와 동일 방식으로 에칭된다 (도 4a 에서 파선으로 도시됨). 최종 구조가 도 4b 에 도시되어 있으며, 여기서 비아는 "44" 로 나타나있고, 절연 분리 벽은 "45" 로 나타나있다.
이 실시예에서, 웨이퍼의 시닝은 단지 다른 공정 단계의 비용때문에 생략된다.
제 3 실시예 (도 5a 및 도 5b) 에서, 본 방법의 제 1 단계는 웨이퍼를 관통하는 트렌치를 에칭하는 것을 포함한다. 이는 웨이퍼 (50) 가 에칭에 의해 얻을 수 있는 최대 깊이 즉, 약 400 ㎛ 보다 더 두꺼울 수 없다는 것을 의미한다. 그러나, 이 경우, 비아가 웨이퍼로부터 빠지지 않도록 하기 위해, 트렌치 패턴을 폐쇄 구조로 할 필요는 물론 없다. 즉, 각각의 트렌치는 반원 또는 앵글의 두 레그와 같은 시점과 종점이 있는 "선" (도 5a 의 인서트 참조) 으로 나타난다. 웨이퍼를 통해 신장하는 제 1 트렌치 (52) 가 만들어지면, 산화물이 그 트렌치 내로 도입되어, 트렌치가 산화물로 채워질 수 있다. 이후, 폐쇄 구조를 형성하도록 제 1 트렌치에 맞는 제 2 트렌치 (54) 즉, 제 1 반원에 맞는 제 2 반원이 에칭되고, 이어서 원한다면 산화물이 채워진다.
원리적으로는, 최종 형상은 수 개의 단계에서 얻어질 수 있지만 (이것도 본 발명의 범주 내에 있다), 실제로는 2 단계 공정이 가장 적절하다.
본 발명의 또다른 특징은 선택적으로 도핑된 비아를 제공하는 것으로, 즉 이 비아는 웨이퍼의 벌크보다 더 높은 전도성을 나타낸다. 이는 트렌치가 만들어진 후, 마스크 워크 (61) 가 제거되기 전에 웨이퍼 (60) 를 도핑 처리함으로써 이루어질 수 있다 (도 6a 참조). 이에 의해 도핑 재료가 트렌치 (62)(예컨대, 원형상을 형성함) 내로 도입되며 (화살표로 표시), 도핑 재료는 트렌치 내의 벽에 침투하여 확산에 의해 원통형 플러그와 이 플러그를 둘러싸는 벽에 약 15 ㎛ 이하의 깊이까지 진입한다. 노출 및 풀림 시간을 적절히 선택하면 완전 도핑되어 전도성이 높은 비아가 얻어지며, 웨이퍼 벌크는 도핑되지 않는다. (선택적으로) 절연재로 트렌치를 채운 후, 최종 구조는 비아를 둘러싸는 절연재료에 근접한 유한한 영역을 제외하고 본질적으로 비전도성일 수 있는 웨이퍼 벌크로부터 산화물에 의해 절연된 복수 개의 고전도성 비아를 구비하는 웨이퍼가 될 것이다. 침투 깊이가 제한되기 때문에 직경 30 ㎛까지의 비아가 전술한 방법으로 만들어질 수 있다. 그러나, 트렌치의 폭에 상응하는 직경 즉, 5 ~ 10 ㎛ 의 직경을 갖는 구멍 (63) 이 트렌치로 둘러싸인 영역의 중앙에 에칭에 의해 제공되면, 도핑이 외측의 원주 방향 트렌치와 중앙 구멍 모두에서 실행될 수 있다. 이러한 방법으로, 완전 도핑된 비아의 직경은 약 60 ㎛ 까지 증가될 수 있다. 다른 실시예에서, 복수 개의 중심이 같은 트렌치를 제공하여, 이에 의해 원하는 직경을 갖는 비아를 제공할 수 있으며, 이론적으로는 크기에 제한은 없다.
도핑 공정에서 얻은 비아가 도 6b 에 개략적으로 도시되어 있으며, 여기서 도핑 영역은 더 밀집된 해칭선으로 도시되어 있다 (웨이퍼 벌크에서 도핑의 침투 깊이는 파선으로 도시되어 있음).
이 구조는 RF 분야에서 유용하다.
이하, 본 발명을 비제한적인 실시예로 더 설명한다.
예1 (종래기술)
도 7 에는, 종래의 전기 접속 구조가 도시되어 있다 (US 6,002,117 의 도 3 에 대응). 이 구조는 실리콘 칩에 구멍을 뚫고, 상기 구멍의 내벽을 금속화하여 칩의 두 면 사이에 전기 접속을 제공한다.
예 2 (표준 트렌치 에칭의 문제를 설명)
표준 트렌치 에칭이 실리콘 웨이퍼상에서 실시되었다. 웨이퍼는 직경이 100 ㎜, 두께가 500 ㎛ 였다.
트렌치를 형성하기 위해, 패턴 마스크가 표준 리소그래픽 기법에 의해 웨이퍼의 한 표면 (상부 표면) 에 제공되었다. 이 예에서 트렌치는 단순히 "선" 형상의 트렌치이다.
에칭 공정은 소위 DRIE (Deep Reactive Ion Etch) 이었다.
다양한 깊이 및 폭을 나타내는 일련의 트렌치가 200 내지 400 ㎛ 의 깊이 및 5 내지 12 ㎛ 의 폭으로 형성되었다. 도 8 에, 트렌치의 상부 개구의 확대도가 도시되어 있다. 명확히 나타나 있는 것처럼, 개구는 트렌치내 약 10 ㎛ 깊이에서의 트렌치보다 더 좁다. 이러한 현상은 다음의 산화물 충전 단계에서 트렌치의 불완전한 충전을 자주 발생시킨다.
예 3 (표준 에칭의 단점 제거)
따라서, 이 문제를 해결하기 위해, 도 2e 와 관련하여 설명된 추가의 얕은 에칭이 실시된다.
이 공정 단계로 도 9a 에 도시된 바와 같이 매우 단조로운 트렌치 형상이 얻어지는데, 즉 개구는 점진적으로 좁아지게 되는 트렌치의 가장 넓은 부분이다. 도 9b 는 얕은 에칭 후의 다수의 트렌치 구조를 나타내고 있다.
산화물로 이 트렌치 구조를 충전하면, 공극없이 완전하게 충전된 트렌치가 얻어진다.
예 4
도 10 에는, 사각형상의 완성된 비아의 배열의 예가 도시되어 있다.
예 5
도 11 은 웨이퍼의 양측으로부터 에칭이 실시된 실시예에 따라 형성된 비아의 배열을 나타내고 있다.
예 6
도 12 에는, MEMS 장치, 특히 편향가능한 마이크로 미러의 어레이를 만들기 위한 공정 순서가 개략적으로 도시되어 있다.
시작 기판은 통상의 실리콘 웨이퍼 (70) 이다 (도 12a 참조). 상기된 바와 같이 소정의 깊이로 에칭하여 트렌치 (72) 를 만들고, 산화물 (74) 로 충전한다 (도 12b 참조). 그후, 웨이퍼의 반대측 (트렌치에 대하여) 의 국부 영역을 트렌치가 끝나는 지점까지 에칭하여 오목부 (75) (또는 공동) 를 형성하여, 절연형 전기 접속부 (바람직하게는 원통형 관통 접속부) 가 노출된다 (도 12c 참조). 필요하다면, 막 또는 마이크로 미러의 어레이, 또는 다른 적절한 요소 또는 부재 (도 12c 에서 개략적으로 참조 부호 "76" 으로 표시됨) 가 공동 위에 제공되며, 적절한 전압을 인가하여 예컨대, 편향가능한 막/미러를 작동시키기 위해 전기적 관통 접속부가 사용될 수 있다. 이는, 일부 전원 또는 다른 에너지 장치에 접속부를 제공하기 위해, 와이어 결합을 위한 플립 칩 장착 또는 금속 패드를 위해 땜납 범프 (78) 를 제공하여 적절하게 이루어질 수 있다. 본 발명에서 사용될 수 있는 SLM (Spatial Light Modulators, 공간 광 변조기) 의 제조 기술이 계류중인 US 특허 출원 제 10/654,007 호에 개시되어 있다.
예 7
도 13 에는, MEMS 장치를 만들기 위한 공정 순서의 다른 실시형태가 개략적으로 도시되어 있다.
여기서, 시작 재료는 SOI 웨이퍼 (Silicon On Insulator; 80) 이며, 산화물층 (82) 이 실리콘 웨이퍼 내부에 매립되어 있다 (도 13a 참조). 상술된 바와 같이 에칭으로 트렌치 (84) 를 만들고 산화물 (86) 로 충전하지만, 산화물층의 존재로 인해, 트렌치는 에칭 스톱으로서 작용하는 산화물층까지만 정확하게 도달한다 (도 13b 참조). 이는 도 12 의 실시형태보다 유리한 점인데, 도 12 의 실시형태에서는 각 트렌치의 바닥이 조금 다른 깊이로 위치될 수 있어, 웨이퍼의 반대측이 에칭되어 오목부가 형성되는 경우, 관통 접속부가 오목부의 바닥면 위로 조금 돌출할 수 있다. 이는 도 12c 에 개략적으로 도시되어 있으며, 각각의 트렌치가 공동 바닥 위로 돌출되어 있는 정도에 조금의 편차가 있는 것을 알 수 있다.
반대로, 도 13 의 실시형태에서는, 오목부 (88) 가 에칭에 의해 형성될 때 먼저 제 1 매립 산화물층 (82) 에 도달하고, 그리고 나서 산화물층이 제거되면 트렌치가 오목부 내부에서 정확하게 동일한 높이에 (도 13c 참조), 또는 상기 오목부의 바닥과 본질적으로 같은 면에 위치된다. 실제로, 트렌치는 모든 트렌치가 동일한 깊이에 도달하는 것을 보장하기 위해 과에칭 (over etching) 될 수 있다.
따라서, 상기된 설명 및 실시예에 의해, 본 발명에 의하면 매우 다양한 반도체 장치를 제조하기 위해 사용될 수 있는 시작 기판의 형태, 도체 또는 반도체 웨이퍼의 형태의 제품이 제공되는 것을 알 수 있다. 처음부터 이미 웨이퍼를 관통하는 전기 접속부 (비아) 를 포함하는 웨이퍼로 인해, 아주 다양한 방식으로 웨이퍼의 양측에 구조를 설계하고 만드는 것이 가능해 진다. 비아가 본래의 웨이퍼 자체로부터 만들어진다는 사실은, 웨이퍼가 보통의 실리콘 웨이퍼에 사용될 수 있는 모든 공정 조건을 견딜 수 있게 한다.

Claims (25)

  1. 도체 또는 반도체 웨이퍼를 관통하는 절연형 전기 접속부를 포함하는 마이크로 전자, 또는 마이크로 기계 장치, 또는 마이크로 전자와 마이크로 기계 장치의 제조용 시작 기판으로서 사용될 수 있는 제품 (10) 의 제조 방법으로서,
    제 1 표면 (상부 표면) (14) 과 제 2 표면 (하부 표면) (16) 을 갖는 도체 또는 반도체 웨이퍼를 제공하는 단계;
    상기 제 1 표면에, 웨이퍼의 일부분을 둘러싸되 웨이퍼를 관통하지 않도록 하는 웨이퍼 내 깊이까지 폐루프 형태의 패턴에 의해 규정되는 트렌치를 형성하는 단계;
    상기 트렌치에 충전재를 도입하는 단계;
    트렌치 내의 재료가 노출되도록 상기 하부 표면을 시닝 (thinning) 하여, 상기 트렌치에 의해 규정되는 웨이퍼의 일부분을, 그 일부분의 상부 표면과 하부 표면을 노출시키면서, 상기 웨이퍼의 주변 재료로부터 완전히 분리시키는 절연 인클로저를 만드는 단계를 포함하고,
    상기 웨이퍼의 분리된 일부분이 웨이퍼와 동일한 재료를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 표면에 선택적으로 시닝을 실시하여 그 표면에 하나 이상의 오목부를 만들고, 그 하나 이상의 오목부에 전기 접속부를 형성하는 방법.
  3. 제 1 항에 있어서, 상기 트렌치는 에칭 공정에 의해 형성되는 방법.
  4. 제 1 항에 있어서, 상기 트렌치는 적어도 부분적으로 절연재로 충전되는 방법.
  5. 제 2 항에 있어서, 상기 웨이퍼는 상기 오목부의 바닥에 대응하는 깊이에 제공된 에칭 스톱 층을 포함하고, 이로써 상기 트렌치는 상기 에칭 스톱 층에 의해 규정되는 소정의 깊이까지 에칭되며, 상기 웨이퍼의 시닝은 상기 에칭 스톱 층을 제거하는 것을 포함하는 방법.
  6. 제 1 항에 따른 방법에 의해 얻어지는, 마이크로 전자, 또는 마이크로 기계 장치, 또는 마이크로 전자와 마이크로 기계 장치의 제조용 시작 기판으로서 사용될 수 있는 제품 (10) 으로서,
    반도체 또는 도체 재료로 이루어지며 제 1 표면 (14) 과 제 2 표면 (16) 을 갖는 웨이퍼 (10); 및
    상기 웨이퍼를 관통하는 하나 이상의 도전성 부재 (12) 를 포함하는 상기 제품에 있어서,
    상기 도전성 부재 (12) 는 유한한 절연재 층 (15) 에 의해 웨이퍼의 주변 재료로부터 절연되고, 상기 도전성 부재는 웨이퍼와 동일한 재료를 포함하는, 즉 웨이퍼 재료로 이루어진 것을 특징으로 하는 제품.
  7. 제 6 항에 있어서, 상기 웨이퍼는 반도체 웨이퍼인 제품.
  8. 제 7 항에 있어서, 상기 웨이퍼는 200 ～ 5,000 ㎛ 의 두께를 갖는 제품.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 웨이퍼는 그의 적어도 한 표면에 하나 이상의 국부적인 오목부 (75) 를 포함하고, 절연형 전기 접속부는 상기 오목부의 바닥면과 본질적으로 같은 면에 있는 제품.
  10. 제 6 항에 따른 제품을 포함하는 마이크로 전기 기계 시스템 장치로서, 웨이퍼를 관통하는 전기 접속부 (12) 를 갖고, 전기 접속부 (12) 는 유한한 절연재 층 (15) 에 의해 웨이퍼의 주변 재료로부터 절연되고, 전기 접속부의 재료는 웨이퍼와 동일한 재료를 포함하는, 즉 웨이퍼 재료로 이루어진 마이크로 전기 기계 시스템 장치.
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