JP2000349087A - 半導体装置およびそれを用いた回路 - Google Patents
半導体装置およびそれを用いた回路Info
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- JP2000349087A JP2000349087A JP11157468A JP15746899A JP2000349087A JP 2000349087 A JP2000349087 A JP 2000349087A JP 11157468 A JP11157468 A JP 11157468A JP 15746899 A JP15746899 A JP 15746899A JP 2000349087 A JP2000349087 A JP 2000349087A
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Abstract
(57)【要約】
【課題】ヘテロ接合からなる電界効果トランジスタの寄
生容量を低減し、短チャネル効果を起こりにくくさせ
る。また、その電界効果トランジスタを用いた高性能低
雑音アンプ等を提供する。 【解決手段】電界効果トランジスタのソース電極とドレ
イン電極との間の半導体表面の一部に二重の溝を設け、
深い方の溝にゲート電極を内接するように配置し、かつ
ゲート電極がソース側へオフセットされている。特にゲ
ート電極脇の半導体表面上に絶縁膜がついていない領域
を持つ。
生容量を低減し、短チャネル効果を起こりにくくさせ
る。また、その電界効果トランジスタを用いた高性能低
雑音アンプ等を提供する。 【解決手段】電界効果トランジスタのソース電極とドレ
イン電極との間の半導体表面の一部に二重の溝を設け、
深い方の溝にゲート電極を内接するように配置し、かつ
ゲート電極がソース側へオフセットされている。特にゲ
ート電極脇の半導体表面上に絶縁膜がついていない領域
を持つ。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
その特性向上により高性能化される高出力増幅器を始め
とする増幅器に関する。
その特性向上により高性能化される高出力増幅器を始め
とする増幅器に関する。
【０００２】
【従来の技術】従来のマイクロバイアホールを形成した
半導体装置として、例えば１９９８年ＭＴＴ−Ｓ イン
ターナショナル マイクロウエーブ コンファレンンス
ワークショプ ダイジェスト（High Power MMIC Am
plifier）ＰＢＮ−９４−２７５５Ａに記載されている
ように、２ｍｉｌ（約５０μm）という、薄い基板厚さ
の半導体装置が知られている。その概略図を図２に示
す。図のように、基板厚が薄いため、バイアホールは表
面から裏面にかけてまっすぐに開けることが可能であっ
た。
半導体装置として、例えば１９９８年ＭＴＴ−Ｓ イン
ターナショナル マイクロウエーブ コンファレンンス
ワークショプ ダイジェスト（High Power MMIC Am
plifier）ＰＢＮ−９４−２７５５Ａに記載されている
ように、２ｍｉｌ（約５０μm）という、薄い基板厚さ
の半導体装置が知られている。その概略図を図２に示
す。図のように、基板厚が薄いため、バイアホールは表
面から裏面にかけてまっすぐに開けることが可能であっ
た。
【０００３】
【発明が解決しようとする課題】上記従来のマイクロバ
イアホールの手法では、基板の厚さを５０μm程度と、
著しく薄くする必要があった。これは、バイアホールの
開口寸法が１０μm程度であるため、基板の厚さを十分
薄くしないと垂直のバイアホールを開けることが困難で
あることに起因する。
イアホールの手法では、基板の厚さを５０μm程度と、
著しく薄くする必要があった。これは、バイアホールの
開口寸法が１０μm程度であるため、基板の厚さを十分
薄くしないと垂直のバイアホールを開けることが困難で
あることに起因する。
【０００４】ところで、トランジスタの出力を増やすた
めに、素子サイズ（ゲート幅）を増大しても、思ったほ
ど出力が増さないという問題があった。これは、高周波
で特有の、位相遅れによる干渉、自己発熱などが原因で
あった。また、ウェハ厚さを薄くすることで、ある程度
対応も可能であるが、整合のためのストリップラインが
細くなりすぎ、直列抵抗が大きくなる、エレクトロマイ
グレーションによる断線を生ずるなどが問題になってき
ていた。
めに、素子サイズ（ゲート幅）を増大しても、思ったほ
ど出力が増さないという問題があった。これは、高周波
で特有の、位相遅れによる干渉、自己発熱などが原因で
あった。また、ウェハ厚さを薄くすることで、ある程度
対応も可能であるが、整合のためのストリップラインが
細くなりすぎ、直列抵抗が大きくなる、エレクトロマイ
グレーションによる断線を生ずるなどが問題になってき
ていた。
【０００５】本発明の目的は半導体装置に係り、その特
性向上に有効な接地方法を提供することにある。
性向上に有効な接地方法を提供することにある。
【０００６】
【課題を解決するための手段】上記第１の目的は、ゲー
トの最小単位ごとに接地のためのバイアホールを設け、
さらにバイアホールのアスペクト比の増大や放熱性の改
善のため、半導体基板の表面側からのバイアホール開口
を５０μm程度とし、基盤の裏面からも上記表面側のバ
イアホールよりも広い範囲で凹部を設けることにより達
成できる。
トの最小単位ごとに接地のためのバイアホールを設け、
さらにバイアホールのアスペクト比の増大や放熱性の改
善のため、半導体基板の表面側からのバイアホール開口
を５０μm程度とし、基盤の裏面からも上記表面側のバ
イアホールよりも広い範囲で凹部を設けることにより達
成できる。
【０００７】すなわち本発明の半導体装置は、半導体基
板を貫通する穴を有し、その穴の壁面に導電体を具備し
た半導体装置において、上記穴は半導体表面と裏面それ
ぞれから開けられ、かつ裏面から開けた穴の大きさが、
表面から開けた穴の大きさよりも大きいことを特徴とす
る。
板を貫通する穴を有し、その穴の壁面に導電体を具備し
た半導体装置において、上記穴は半導体表面と裏面それ
ぞれから開けられ、かつ裏面から開けた穴の大きさが、
表面から開けた穴の大きさよりも大きいことを特徴とす
る。
【０００８】また、上記基板の厚さは５０μm以上であ
り、表面から開けた穴の幅が短辺１０μm程度の長方形
であり、短辺方向に繰り返して配置されることを特徴と
する。
り、表面から開けた穴の幅が短辺１０μm程度の長方形
であり、短辺方向に繰り返して配置されることを特徴と
する。
【０００９】また、上記半導体装置として電界効果トラ
ンジスタが形成される場合、そのソース電極が、上記穴
壁面の導電体と電気的に接続され、バイポーラトランジ
スタが形成される場合、そのエミッタ電極が、上記穴壁
面の導電体と電気的に接続されていることを特徴とす
る。
ンジスタが形成される場合、そのソース電極が、上記穴
壁面の導電体と電気的に接続され、バイポーラトランジ
スタが形成される場合、そのエミッタ電極が、上記穴壁
面の導電体と電気的に接続されていることを特徴とす
る。
【００１０】本発明の半導体装置を使用することによ
り、高性能の高出力増幅回路を形成することができる。
り、高性能の高出力増幅回路を形成することができる。
【００１１】ゲート幅に対して出力がスケーリングされ
ないのは、高周波における信号の波動性による干渉が主
因である。したがって、単位構造ごとにしっかりと接地
することが肝要である。また、接地のためのバイアホー
ルが大きいときは、信号線の長さが長くなってしまうた
め、利得の低下などによる出力低下が起こる。
ないのは、高周波における信号の波動性による干渉が主
因である。したがって、単位構造ごとにしっかりと接地
することが肝要である。また、接地のためのバイアホー
ルが大きいときは、信号線の長さが長くなってしまうた
め、利得の低下などによる出力低下が起こる。
【００１２】これを解決するには、バイアホールの幅を
１０μm程度の小さな物にする必要がある。また、この
ような小さな幅の穴を、１００μm程度の深さにまで開
けるのは非常に困難である。したがって、この穴は、５
０μm程度で留めておき、裏面からも幅の大きな穴を開
けることにより、プロセス上の困難を回避することがで
きる。
１０μm程度の小さな物にする必要がある。また、この
ような小さな幅の穴を、１００μm程度の深さにまで開
けるのは非常に困難である。したがって、この穴は、５
０μm程度で留めておき、裏面からも幅の大きな穴を開
けることにより、プロセス上の困難を回避することがで
きる。
【００１３】
【発明の実施の形態】（実施例１）図１に、本発明の第
１の実施例であるＦＥＴの断面図を示す。半絶縁性Ｇａ
Ａｓ基板１上に、分子線エピタキシー（ＭＢＥ）法によ
り、アンドープＧａＡｓバッフア層（厚さ：５００n
m）、アンドープＩｎＧａＡｓチャネル層（Ｉｎ組成：
０．２５、厚さ：８nm）（図中では以上の各層をまとめ
て符号２で表記する）、アンドープＡｌＧａＡｓスペー
サ層（Ａｌ組成：０．２５、厚さ：２nm）、ｎ−ＡｌＧ
ａＡｓキャリア供給層（Ａｌ組成：０．２５、厚さ：１
５nm、Ｓｉ濃度：５×１０18／cm3）、アンドープＡｌ
ＧａＡｓバリア層（Ａｌ組成：０．２５、厚さ：１０n
m）（図中では以上の各層をまとめて符号３で表記す
る）、アンドープＧａＡｓカバー層（厚さ：２０nm）、
アンドープＡｌＧａＡｓ層（Ａｌ組成：０．２５、厚
さ：３nm）（図中では以上の各層をまとめて符号４で表
記する）を成長させ、最後にｎ−ＧａＡｓキャップ層
（Ｓｉ濃度：７×１０18／cm3、厚さ：１６０ nm）６
を堆積する。
１の実施例であるＦＥＴの断面図を示す。半絶縁性Ｇａ
Ａｓ基板１上に、分子線エピタキシー（ＭＢＥ）法によ
り、アンドープＧａＡｓバッフア層（厚さ：５００n
m）、アンドープＩｎＧａＡｓチャネル層（Ｉｎ組成：
０．２５、厚さ：８nm）（図中では以上の各層をまとめ
て符号２で表記する）、アンドープＡｌＧａＡｓスペー
サ層（Ａｌ組成：０．２５、厚さ：２nm）、ｎ−ＡｌＧ
ａＡｓキャリア供給層（Ａｌ組成：０．２５、厚さ：１
５nm、Ｓｉ濃度：５×１０18／cm3）、アンドープＡｌ
ＧａＡｓバリア層（Ａｌ組成：０．２５、厚さ：１０n
m）（図中では以上の各層をまとめて符号３で表記す
る）、アンドープＧａＡｓカバー層（厚さ：２０nm）、
アンドープＡｌＧａＡｓ層（Ａｌ組成：０．２５、厚
さ：３nm）（図中では以上の各層をまとめて符号４で表
記する）を成長させ、最後にｎ−ＧａＡｓキャップ層
（Ｓｉ濃度：７×１０18／cm3、厚さ：１６０ nm）６
を堆積する。
【００１４】次に、ｎ−ＧａＡｓキャップ層６をメサ型
にエッチングして素子間分離を行なう。さらに、ＳｉＯ
からなる絶縁膜５０を蒸着する。次に、ソース電極５１
およびドレイン電極５２をリフトオフ法により形成す
る。このとき、通常のホトリソグラフィープロセスによ
り、絶縁膜５０に開口を形成し、リフトオフのマスクと
する。また、絶縁膜の開口はウエットエッチングにより
サイドエッチングして、リフトオフしやすい形状にして
おく。さらに、ｎ−ＧａＡｓキャップ層６を４０nm程度
ウエットエッチングにより削り込んでおく。ソース・ド
レイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用いる。材
料蒸着後に窒素雰囲気中で熱処理（４００℃、５分）を
行なう。
にエッチングして素子間分離を行なう。さらに、ＳｉＯ
からなる絶縁膜５０を蒸着する。次に、ソース電極５１
およびドレイン電極５２をリフトオフ法により形成す
る。このとき、通常のホトリソグラフィープロセスによ
り、絶縁膜５０に開口を形成し、リフトオフのマスクと
する。また、絶縁膜の開口はウエットエッチングにより
サイドエッチングして、リフトオフしやすい形状にして
おく。さらに、ｎ−ＧａＡｓキャップ層６を４０nm程度
ウエットエッチングにより削り込んでおく。ソース・ド
レイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用いる。材
料蒸着後に窒素雰囲気中で熱処理（４００℃、５分）を
行なう。
【００１５】次に、ホトリソグラフィープロセスによ
り、ゲート電極のために、開口を有するホトレジストパ
ターンを形成し、ドライエッチングにより絶縁膜５０に
開口を設ける。さらに、ドライエッチングによりｎ−Ｇ
ａＡｓキャップ層６を除去する。このとき、等方性のエ
ッチングによりサイドエッチングし、開口部よりも大き
な領域をエッチング除去する。さらに、ゲート長０．５
μmのゲート電極５４を、アンドープＧａＡｓカバー層
上に、リフトオフにより形成する。ゲート電極材料には
Ｍｏ／Ａｌを用いる。
り、ゲート電極のために、開口を有するホトレジストパ
ターンを形成し、ドライエッチングにより絶縁膜５０に
開口を設ける。さらに、ドライエッチングによりｎ−Ｇ
ａＡｓキャップ層６を除去する。このとき、等方性のエ
ッチングによりサイドエッチングし、開口部よりも大き
な領域をエッチング除去する。さらに、ゲート長０．５
μmのゲート電極５４を、アンドープＧａＡｓカバー層
上に、リフトオフにより形成する。ゲート電極材料には
Ｍｏ／Ａｌを用いる。
【００１６】次に、厚膜レジストを用い、バイアホール
５４のための開口を設ける。開口寸法は１０μmとし
た。次に、ドライエッチングにより、１０μm幅、深さ
５０μmの開口を設ける。レジストを除去した後、スッ
パッタにより全面に金を蒸着する。さらに、選択金メッ
キにより、バイアホール内などの所望の部分にメッキ５
５を形成する。メッキ厚さは、平坦部で１０μmとし
た。このメッキの工程により、バイアホール５４部の金
属は、ソース電極５１と電気的に接続される。
５４のための開口を設ける。開口寸法は１０μmとし
た。次に、ドライエッチングにより、１０μm幅、深さ
５０μmの開口を設ける。レジストを除去した後、スッ
パッタにより全面に金を蒸着する。さらに、選択金メッ
キにより、バイアホール内などの所望の部分にメッキ５
５を形成する。メッキ厚さは、平坦部で１０μmとし
た。このメッキの工程により、バイアホール５４部の金
属は、ソース電極５１と電気的に接続される。
【００１７】次に、基板厚さを８０μmまで薄膜化す
る。その後、ウェハ裏面から両面リソグラフィーによ
り、所望の部分に開口を設け、ウエットエッチングによ
りエッチング除去し、表面からのバイアホール５４を露
呈させる。さらに裏面金属層５６を全面に蒸着し、アロ
イングすることにより、裏面電極５６はマイクロバイア
ホール５４を介して、表面のソース電極５１と電気的に
接続される。こうして、図１に示した構造のＦＥＴを有
する半導体装置を実現した。
る。その後、ウェハ裏面から両面リソグラフィーによ
り、所望の部分に開口を設け、ウエットエッチングによ
りエッチング除去し、表面からのバイアホール５４を露
呈させる。さらに裏面金属層５６を全面に蒸着し、アロ
イングすることにより、裏面電極５６はマイクロバイア
ホール５４を介して、表面のソース電極５１と電気的に
接続される。こうして、図１に示した構造のＦＥＴを有
する半導体装置を実現した。
【００１８】本実施例による装置は、ゲート幅１００，
２００，４００μmの素子で、それぞれ７７ＧＨｚにお
ける飽和出力１２，１５，１７．５ｄＢｍと、ゲート幅
にほぼ比例した出力を示した。
２００，４００μmの素子で、それぞれ７７ＧＨｚにお
ける飽和出力１２，１５，１７．５ｄＢｍと、ゲート幅
にほぼ比例した出力を示した。
【００１９】製造工程におけるエピタキシャル結晶成長
法は、ＭＢＥ法のかわりに原子層単位で成長を制御でき
る方法、例えばＭＯＣＶＤ法等を用いても同様の結果が
得られる。
法は、ＭＢＥ法のかわりに原子層単位で成長を制御でき
る方法、例えばＭＯＣＶＤ法等を用いても同様の結果が
得られる。
【００２０】キャップ層６は、ＧａＡｓに限らず、オー
ミック接触のとりやすい物質、例えばＩｎＧａＡｓ等を
用いてもよい。
ミック接触のとりやすい物質、例えばＩｎＧａＡｓ等を
用いてもよい。
【００２１】ゲート直下のアンドープＡｌＧａＡｓ層９
およびアンドープＧａＡｓカバー層は、耐圧を小さくし
ない程度に、１×１０18／cm3以下のｎ−ＡｌＧａＡｓ
を用いてもよい。ＡｌＧａＡｓ層７、８、９のＡｌ組成
は０．２５を用いたが、０．１５から０．４程度の値を
用いても同様な結果が得られる。
およびアンドープＧａＡｓカバー層は、耐圧を小さくし
ない程度に、１×１０18／cm3以下のｎ−ＡｌＧａＡｓ
を用いてもよい。ＡｌＧａＡｓ層７、８、９のＡｌ組成
は０．２５を用いたが、０．１５から０．４程度の値を
用いても同様な結果が得られる。
【００２２】チャネル層にＩｎ組成０．２５のＩｎＧａ
Ａｓを用いたが、０．１から０．４程度のＩｎ組成で、
転位が入らない程度の厚さにしてもよく、材料もＩｎＧ
ａＡｓに限らず、ＧａＡｓＳｂを用いてもよい。
Ａｓを用いたが、０．１から０．４程度のＩｎ組成で、
転位が入らない程度の厚さにしてもよく、材料もＩｎＧ
ａＡｓに限らず、ＧａＡｓＳｂを用いてもよい。
【００２３】チャネル層／キャリア供給層構造も、Ｉｎ
ＧａＡｓ／ＡｌＧａＡｓに限らず、例えばＧａＡｓ／Ａ
ｌＧａＡｓ、ＩｎＧａＡｓ／ＩｎＡｌＡｓやＩｎＡｓ／
（Ａｌ，Ｇａ）（Ｓｂ，Ａｓ）のような材料の組み合わ
せのとき同様な結果が得られる。
ＧａＡｓ／ＡｌＧａＡｓに限らず、例えばＧａＡｓ／Ａ
ｌＧａＡｓ、ＩｎＧａＡｓ／ＩｎＡｌＡｓやＩｎＡｓ／
（Ａｌ，Ｇａ）（Ｓｂ，Ａｓ）のような材料の組み合わ
せのとき同様な結果が得られる。
【００２４】基板材料もＧａＡｓに限らず、ＩｎＰなど
を用いてもよい。ＩｎＰ基板を用いた場合は、上記Ａｌ
ＧａＡｓ層の代わりにＩｎ組成０．３〜０．６のＩｎＡ
ｌＡｓを、ＧａＡｓ層の代わりにＩｎ組成０．４〜０．
７のＩｎＧａＡｓを用いると良好な結果が得られる。
を用いてもよい。ＩｎＰ基板を用いた場合は、上記Ａｌ
ＧａＡｓ層の代わりにＩｎ組成０．３〜０．６のＩｎＡ
ｌＡｓを、ＧａＡｓ層の代わりにＩｎ組成０．４〜０．
７のＩｎＧａＡｓを用いると良好な結果が得られる。
【００２５】上記実施例ではＮチャネル電界効果トラン
ジスタの例を示したが、Ｐチャネルでも良好な結果が得
られる。他のヘテロ接合素子、即ち逆ＨＥＭＴ，キャリ
ア供給層付きドープチャネル型ＦＥＴやＨＢＴ等に適用
しても良好な結果が得られる。
ジスタの例を示したが、Ｐチャネルでも良好な結果が得
られる。他のヘテロ接合素子、即ち逆ＨＥＭＴ，キャリ
ア供給層付きドープチャネル型ＦＥＴやＨＢＴ等に適用
しても良好な結果が得られる。
【００２６】（実施例２）図３に本発明の実施例２の高
出力増幅器の回路図を示す。図において、２００は初段
のＦＥＴ、２０１は次段のＦＥＴ、２０２は入力端子、
２０３は出力端子、２０４は初段のＦＥＴのゲート電圧
端子、２０５は次段のＦＥＴのゲート電圧端子、２１３
は初段のＦＥＴのドレイン電圧端子、２０７は次段のＦ
ＥＴのドレイン電圧端子、２０８はアース、２１１はマ
イクロストリップ線路である。
出力増幅器の回路図を示す。図において、２００は初段
のＦＥＴ、２０１は次段のＦＥＴ、２０２は入力端子、
２０３は出力端子、２０４は初段のＦＥＴのゲート電圧
端子、２０５は次段のＦＥＴのゲート電圧端子、２１３
は初段のＦＥＴのドレイン電圧端子、２０７は次段のＦ
ＥＴのドレイン電圧端子、２０８はアース、２１１はマ
イクロストリップ線路である。
【００２７】実施例１記載のＦＥＴをマイクロストリッ
プ線路２１１やコンデンサ２１０を用いたマッチング回
路と共に半導体基板上に形成する。こうして得られた低
雑音増幅器は、初段のＦＥＴ２００のドレイン電圧およ
びドレイン電流が各々３Ｖおよび１０ｍＡ、次段のＦＥ
Ｔ２０１のドレイン電圧およびドレイン電流が各々３Ｖ
および３０ｍＡという条件下で、７７ＧＨｚにおいて飽
和出力１６ｄＢｍ、利得２０ｄＢという良好な性能が得
られた。
プ線路２１１やコンデンサ２１０を用いたマッチング回
路と共に半導体基板上に形成する。こうして得られた低
雑音増幅器は、初段のＦＥＴ２００のドレイン電圧およ
びドレイン電流が各々３Ｖおよび１０ｍＡ、次段のＦＥ
Ｔ２０１のドレイン電圧およびドレイン電流が各々３Ｖ
および３０ｍＡという条件下で、７７ＧＨｚにおいて飽
和出力１６ｄＢｍ、利得２０ｄＢという良好な性能が得
られた。
【００２８】なお、本実施例では２段増幅器の例を示し
たが、１段や３段増幅器でも良好な結果が得られる。ま
た、マッチング回路が同一基板上にある、所謂モノリシ
ックＩＣの例を示したが、多少性能は落ちるが製作の容
易なハイブリッドＩＣ、即ちマッチング回路が同一基板
上にないものでも良好な結果が得られる。また、周波数
帯が７７ＧＨｚ帯の低雑音増幅器について記載したが、
マッチング回路の変更で他の周波数帯でも良好な特性が
得られた。
たが、１段や３段増幅器でも良好な結果が得られる。ま
た、マッチング回路が同一基板上にある、所謂モノリシ
ックＩＣの例を示したが、多少性能は落ちるが製作の容
易なハイブリッドＩＣ、即ちマッチング回路が同一基板
上にないものでも良好な結果が得られる。また、周波数
帯が７７ＧＨｚ帯の低雑音増幅器について記載したが、
マッチング回路の変更で他の周波数帯でも良好な特性が
得られた。
【００２９】また、動作電流や動作電圧もより小さい用
途、例えば自動車電話、携帯電話等の低消費電力動作が
必要なでも良好な特性が得られた。この場合、従来素子
を用いたときに実現できたのと同等な雑音特性を得るた
めに必要なセルサイズは、半分以下にできた。これは、
従来素子よりも本発明によって得られた素子の性能がよ
いため、少ない素子数で回路を構成しても高性能な増幅
器が得られるからである。また、本発明のＦＥＴを、ミ
キサなど、他の回路に利用してもよい。
途、例えば自動車電話、携帯電話等の低消費電力動作が
必要なでも良好な特性が得られた。この場合、従来素子
を用いたときに実現できたのと同等な雑音特性を得るた
めに必要なセルサイズは、半分以下にできた。これは、
従来素子よりも本発明によって得られた素子の性能がよ
いため、少ない素子数で回路を構成しても高性能な増幅
器が得られるからである。また、本発明のＦＥＴを、ミ
キサなど、他の回路に利用してもよい。
【００３０】
【発明の効果】本発明によれば、ミリ波車載レーダ用パ
ワーアンプ、移動通信用パワーアンプ・ゲート幅を大き
くするだけで高出力化を実現できる。高価な技術を使わ
なくて済むため、低コスト化が実現できる。さらに、接
地が素子の近くで取れるため、受動素子などもパラメー
タも、より設計値に近くなり、設計時間短縮を図れる。
ワーアンプ、移動通信用パワーアンプ・ゲート幅を大き
くするだけで高出力化を実現できる。高価な技術を使わ
なくて済むため、低コスト化が実現できる。さらに、接
地が素子の近くで取れるため、受動素子などもパラメー
タも、より設計値に近くなり、設計時間短縮を図れる。
【図１】本発明の特徴を示す半導体装置の断面構造図。
【図２】従来の半導体装置の断面構造図。
【図３】本実施例の回路図。
１…半絶縁性ＧａＡｓ基板、２…バッファ、チャネル層
部分、３…キャリア供給層、６…ｎ−ＧａＡｓキャップ
層、７…アンドープＡｌＧａＡｓスペーサ層、８…ｎ−
ＡｌＧａＡｓキャリア供給層、９…アンドープＡｌＧａ
Ａｓバリア層、１０…アンドープＡｌＧａＡｓ層、５０
…絶縁膜、５１…ソース電極、５２…ドレイン電極、５
３…ゲート電極、５４…バイアホール、５５…金メッキ
部、５６…裏面金属、２００…初段のＦＥＴ、２０１…
次段のＦＥＴ、２０２…入力端子、２０３…出力端子、
２０４…初段のＦＥＴのゲート電圧端子、２０５…次段
のＦＥＴのゲート電圧端子、２１３…初段のＦＥＴのド
レイン電圧端子、２０７…次段のＦＥＴのドレイン電圧
端子、２０８…アース、２１１…ストリップ線路。
部分、３…キャリア供給層、６…ｎ−ＧａＡｓキャップ
層、７…アンドープＡｌＧａＡｓスペーサ層、８…ｎ−
ＡｌＧａＡｓキャリア供給層、９…アンドープＡｌＧａ
Ａｓバリア層、１０…アンドープＡｌＧａＡｓ層、５０
…絶縁膜、５１…ソース電極、５２…ドレイン電極、５
３…ゲート電極、５４…バイアホール、５５…金メッキ
部、５６…裏面金属、２００…初段のＦＥＴ、２０１…
次段のＦＥＴ、２０２…入力端子、２０３…出力端子、
２０４…初段のＦＥＴのゲート電圧端子、２０５…次段
のＦＥＴのゲート電圧端子、２１３…初段のＦＥＴのド
レイン電圧端子、２０７…次段のＦＥＴのドレイン電圧
端子、２０８…アース、２１１…ストリップ線路。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/80 Ｕ 21/338 Ｈ 29/812 29/778 (72)発明者 樋口 克彦 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4M104 AA05 BB10 BB16 CC01 CC05 DD07 FF02 FF13 GG06 GG09 GG12 HH20 5F003 BA29 BE02 BE08 BH13 BH18 BM02 BM03 BP32 BP95 BZ05 5F033 GG02 HH13 HH20 JJ13 MM08 MM12 MM30 PP15 PP27 QQ07 QQ19 QQ37 QQ41 QQ69 QQ73 WW02 XX00 XX34 5F102 FA07 FA10 GA18 GB01 GC01 GD01 GJ05 GJ06 GK05 GL04 GL08 GM06 GN04 GN05 GQ01 GR09 GR13 GR15 GT02 GT03 HC01 HC11 HC19
Claims (6)
- 【請求項１】半導体基板を貫通する穴を有し、その穴の
壁面に導電体を具備した半導体装置において、上記穴は
半導体表面と裏面それぞれから開けられ、かつ裏面から
開けた穴の大きさが、表面から開けた穴の大きさよりも
大きいことを特徴とする半導体装置。 - 【請求項２】上記基板の厚さは５０μm以上であること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】請求項１または２記載の半導体装置で、表
面から開けた穴の幅が短辺１０μm程度の長方形であ
り、短辺方向に繰り返して配置されることを特徴とする
半導体装置。 - 【請求項４】請求項１ないし３のいずれか記載の半導体
装置は、電界効果トランジスタであり、ソース電極が、
上記穴壁面の導電体と電気的に接続されていることを特
徴とする半導体装置。 - 【請求項５】請求項１ないし３のいずれか記載の半導体
装置は、バイポーラトランジスタであり、エミッタ電極
が、上記穴壁面の導電体と電気的に接続されていること
を特徴とする半導体装置。 - 【請求項６】請求項４ないし５のいずれか記載の半導体
装置を使用することを特徴とする高出力増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157468A JP2000349087A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置およびそれを用いた回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157468A JP2000349087A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置およびそれを用いた回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349087A true JP2000349087A (ja) | 2000-12-15 |
Family
ID=15650342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11157468A Pending JP2000349087A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置およびそれを用いた回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521022A (ja) * | 2003-03-21 | 2006-09-14 | シレックス マイクロシステムズ アーベー | 基板中の電気的接続 |
-
1999
- 1999-06-04 JP JP11157468A patent/JP2000349087A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521022A (ja) * | 2003-03-21 | 2006-09-14 | シレックス マイクロシステムズ アーベー | 基板中の電気的接続 |
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