CN1791975B - 衬底内的电连线制造方法及衬底 - Google Patents

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Abstract

本发明涉及一种在导电或半导电衬底第一(顶部)和第二(底部)表面之间形成电连接线的方法。它包括在第一表面内形成沟槽，并建立与该沟槽界定的衬底部分完全分离的绝缘包围区。本发明还涉及可用作制造微电子和/或微机械器件初始衬底的产品，包括半导体或导电材料的平衬底，并具有第一和第二表面及至少一个贯穿该衬底的导电元件。此导电元件被有限的绝缘材料层与平衬底周围的材料隔开，且包含和衬底相同的材料，即它是由晶片材料制成的。

Description

衬底内的电连线制造方法及衬底
技术领域
本发明总的说与半导体技术领域有关，具体而言，是关于制造产品的一种方法，这种产品可用作制造许多类半导体器件的初始衬底。本发明还涉及到这种产品。
背景技术
在半导体工业(广义而言包括微电子学、微型光学和微机械)的许多应用中，往往需要在制造半导体器件(如传感器、微镜阵列等)的半导体晶片(如硅晶片)的两面上制作元件。
在以前的封装和互联这类器件的技术中普遍使用丝焊方法。但是，丝焊法不太经济，而且对于需要许多互联线的器件(如阵列器件)，根本就不可能把这些线固定。因此，在过去十年中广泛采用电子元件的倒装芯片安装法而不需要丝焊，以简化尾端封装/互联过程，改善质量并降低成本。不过，倒装芯片焊接连接器件时“前面”是朝下的。而这对于MEMS(MEMS＝微机电系统)器件(如传感器和微镜)而言在大多数情况下是不可能的，这时要求前面朝上。
这方面的其它技术是以在贯穿晶片的孔内提供金属化部分为基础，以在两个表面之间建立电接触。
各种材料(即金属和晶片半导体材料)的这种混合将在可用温度和化学环境方面对元件制造中可以使用的后续过程提出限制。
US-6,002,177中对一种上述这类方法作了描述。Vieux-Rochaz等人在WIPO出版物WO 01/65598A1(相当于已发表的美国专利申请书2003/0022475A1)中描述了另外一种方法。
在后一文件中的方法包括：在晶片的一面做上一些凹槽，各凹槽界定一些适当的封闭图形(如圆环、方形、矩形等)，用绝缘材料填充凹槽，制作与所包围区域匹配的元件，从与顶凹槽匹配的底部表面制作一些第二凹槽，用绝缘材料填充该第二凹槽，并在底部表面上制作元件，利用这样形成的电连接线按需要连接顶部和底部元件。
这个过程相当复杂，而且此出版物并未说明如何制造包含贯通的电连线(通路)的平板，以及是否可用作半导体应用中通常适用的起始衬底。
发明内容
因此，本发明的目的是提供一种制作半导体制造应用中通用起始衬底的方法，它可以充分利用此领域内的通用工艺技术而对工艺参数没有任何限制。
这个目的可以利用权利要求1的方法来实现。因此要提供一种使导电或半导电衬底的第一(顶部)和第二(底部)表面之间形成电连接的方法，这包括在第一表面内制作沟槽，建立绝缘的封闭区，该封闭区将由该沟槽界定的一部分衬底与此周围的衬底材料完全分离，但将此分离部分的顶部和底部表面暴露在外。
在本发明的另一方面，提供了一种用于半导体制造应用的平板产品，它包括导电或半导电材料晶片，而且具有明确的贯通电连线(通路)限定的井状物。
权利要求14对这种产品作了界定。
带贯通晶片的电互联通路的本发明可以作“倒装芯片封装”而不需要让前面向下倒置，因为倒装芯片安装的焊料块可以置于(MEMS)器件的背面。
附图说明
下面将参照各附图对本发明进行说明，其中：
图1a是具有本发明的通路的晶片的透视示意图；
图1b是图1a所示晶片的剖面示意图；
图2a表示晶片在处理前的剖面图；
图2b以剖面图示出带沟槽的晶片；
图2c表示沟槽用氧化物填充的晶片；
图2d表示沟槽通过氧化和淀积填充的实施例；
图2e表示具有窄开口的沟槽；
图3表示沟槽的各种可能形状；
图4a表示按本发明方法的另一实施例；
图4b表示按本发明另一实施例制成的晶片剖面；
图5a表示按本发明制造通路方法的另一实施例；
图5b表示按图5A方法的结果；
图6表示按本发明进行通路的掺杂；
图7表示以前的器件；
图8的剖面表示刻蚀有异常；
图9a的剖面表示该异常已被修复；
图9b表示一个沟槽阵列；
图10表示按本发明的一个矩形通路；
图11表示按本发明的一个实施例进行双重刻蚀制成的圆形通路；
图12表示制造MEMS器件的工艺顺序，此器件的贯通连线终止于一个腔体；
图13表示与图12类似的一个过程，但初始材料是一个SOI晶片。
具体实施方式
本发明最主要的形式示于图1a和1b(图不按比例)。它包含一个导电或半导体材料晶片10，形成一个适于制造各种各样微电子器件，和/或微机械器件，和/或微光学器件的衬底，要求在晶片的两面都有元件，如传感器、微镜阵列、微光学元件(如激光器等)。
本发明的特征是有许多通路12(即电贯通连接)，从晶片10的顶面14伸到底面16。按照本发明的方法，各通路由与晶片相同的材料制成，也就是说，它们是由晶片本身制成的。因此，对于实际的电连接不需采用任何辅助材料。
为了按电绝缘方式将通路12与本体13分开，按本发明在本体13和通路12之间引入一种氧化物材料15。下面会更详细说明这种方法。
由于只采用“原本晶片”，也即制作通路时使用晶片本身的材料，以所需结构提供通路的晶片，就温度、化学环境、压力等而言，可以经受和“原本晶片”一样的在半导体领域内所使用的所有工艺步骤。以前包含金属化部分的器件(即制造半导体电路的起始晶片)不可能按同样的多变方式处理，因为金属化受不了过高的温度，或经常用在刻蚀中的化学试剂，以及制造所需电路或微机械结构所要求的其它处理。
按本发明的晶片的另一个优点是很平，其表面粗糙度很小，达到镜面状态。
所谓“原本晶片”或“原本晶片材料”表示是原来晶片本身的材料。因此，“辅助材料”可以是任何加在结构中的材料，例如为了连接目的的金属填料等。
“晶片”表示一种普通衬底，它可用作MEMS等应用中的初始材料。它不一定是完全平的，而可以制成一些预定的结构，例如通过某种处理在制造晶片的材料上所作的某种处理所产生的凹陷或其它局部要素或结构。
在示于图2a-2c的本发明第一实施例(表示在不同处理步骤中的晶片剖面；不按比例)中，通路是在一个包含两个普通步骤的工艺中制造的，即制作沟槽和在凹槽中引入绝缘材料，以及根据需要至少部分用氧化物填充沟槽。
初始材料是一个导电或半导体晶片20(图2a)，适宜的是一种厚度为500μm的硅晶片(虽然对所用材料没有特殊限制)，尽管厚度可以在300μm至1000μm内变化。根据不同的尺寸和用途，大部分商用硅(或其它半导体)晶片的厚度约300-1000μm。但本发明可采用的晶片厚度为200-5000μm，300-3000μm更好，最好是400-1000μm。
第一个通用步骤是开沟槽21，即环绕顶表面一部分的窄条凹陷。此沟槽可以利用刻蚀或激光加工或EDM(放电加工)等方法制成。
沟槽可以通过在晶片上提供一个光刻掩模22(图2b)来形成，本发明并不涉及这部分内容。选定所用材料后，设计并使用合适的掩模和刻蚀方法是本领域技术人员已知的。因此这里不对掩模的提供作详细讨论。
建议采用能产生高深宽比的任何刻蚀方法来制作沟槽，如DRIE(干法反应离子刻蚀)，电化学HF刻蚀等。
沟槽的宽度应小于20μm，在4-15μm更好，最合适是6-12μm。因此，绝缘材料层的厚度为1-20μm，典型厚度为6-12μm。
若晶片厚度为500μm，则沟槽的适宜深度是约200-490μm，300-400μm更好。沟槽的适宜深度是其厚度的50％至100％。在100％穿透的情况下，表面需要有一薄氧化物层存在，以保持所形成的“填料”。
利用本发明的方法时，各电连接线之间的节距(中心-中心距)可以小至10μm，典型的是50-100μm。如果在底表面上有一薄氧化物层，则刻蚀一路通过晶片直至到达氧化物，后者作为一个刻蚀阻挡层。因此通路，即圆柱形填充物(在圆柱形刻蚀沟槽的情况下)将被氧化物所支持，而且不会脱落。
被沟槽包围的部分的形状可以是圆形，但当然不限于此。任何可实现的形状都可以，如方形、矩形、三角形、菱形、梯形等，或者各种形状的组合(图3)。对可获得的形状的唯一限制是由所用掩模和刻蚀工艺的任何固有限制造成的。
一旦沟槽制成，即把掩模取走，并让晶片经过氧化处理，以在沟槽内(并在晶片表面上，除非它被保护起来)生长绝缘氧化物24，见图2c。这可以在含氧环境中把温度增至800-1300℃(典型为1100℃)实现。需要的话，可以在沟槽完全被填充之前停止氧化处理，同时剩下的空间可以在淀积过程中用TEOS 26等来填充，因为它的分步复盖特性很好。不过，也可以采用与IC或CMOS工艺条件兼容的任何绝缘材料。甚至不一定需要填充沟槽，而只要被沟槽围绕的材料离壁保持一个绝缘距离就足够了。这可以通过在沟槽底部很小的桥接氧化物部分来实现。
往往在刻蚀具有高深宽比(如本发明的情况)的沟槽时，在表面上的沟槽开口要比表面下5-10μm处的宽度稍窄(见图2e)。这种现象可能造成沟槽未被氧化物完全填充，从而产生空隙(气窝)，这在以后采用IC，MEMS或CMOS技术的处理中可能出问题。
为补救这个问题，适当的做法是在将晶片顶表面上限定沟槽的掩模清除后让晶片再做一次刻蚀。这次刻蚀将使表面稍稍减薄并消除变窄的边缘，只留下一个精确的“漏斗”形沟槽截面。此刻蚀后的截面在图2e中用虚线表示。
当沟槽/多个沟槽被绝缘氧化物适当填充时，按照所希望的填充率，让晶片在第二步骤经受一次减薄处理。因此晶片的背面被研磨或刻蚀或其它适当方法减薄，使得存在于沟槽/多个沟槽内的氧化物暴露在晶片背面上(在图2d中用虚线表示)。这种处理产生一些贯穿晶片的“填料”，其中所含材料与晶片本体材料相同。这些填料将被绝缘氧化物按沟槽界定的图形所包围。这些被绝缘氧化物与周围的晶片材料分开的、在晶片顶部和底部上的填料表面代表接合区，可以用适当的接合方法把另一些电子元件接合到上面去。
对于某些应用，需要在晶片内提供一些腔体，腔体的底部有一些电连线。对于这类应用，只要有选择地在要形成腔体的那些区域的表面上刻蚀就足够了。因而仍可维持晶片的总名义厚度，而且只有在那些凹陷处能通过刻蚀暴露绝缘材料，从而产生通路。
可偏转微镜的制备可作为一个例子，其中通过在偏转镜下面腔体内的一个电极上加电压而实现静电偏转。
下面将参照图12和13对用于上述目的的本发明一个实施例加以说明。
在图4a-b所示的本发明第二实施例中，通路也是按包含两个总体步骤的过程制成的，其中第一步骤与第一实施例的第一步骤相同，因而产生填充了绝缘材料42(如氧化物，可选地还有TEOS)的沟槽41。另外，在此实施例中，让沟槽底部的氧化物用作隔垫使“填料”离开周围的壁就足够了。
这个实施例主要用在希望在以后的制作中有较厚的平板(晶片衬底)的场合。因为把沟槽做成具有400μm左右的深度，故可以制造包含通路且厚度达800μm左右的衬底。但是，若需要更厚的晶片，如达1000μm甚至更厚，则从底面所作的第二次刻蚀将产生更宽的沟槽，因为深的沟槽在开口处不可避免地要比浅沟槽宽。因此，在这个实施例中，较厚的晶片在下述意义上将不是严格对称的：通路在顶面和底面的外形不一样。
在第二实施例的第二步骤中，图形43是用光刻方法在底部表面上(见图4a)形成的，该图形43与顶部表面上的沟槽相匹配。这要求各图形对准，图形的对准是本领域技术人员已知的，故这里不再进一步讨论。
沟槽按与顶面上的沟槽相同的方法刻蚀(在图4a中以虚线表示)，直至与此过程第一步骤制成的沟槽内的氧化物相遇。最终的结构示于图4b，其中通路用44表示，绝缘隔离壁用45表示。
在此实施例中不需将晶片减薄，但这是以需要进一步的处理步骤为代价的。
在本发明的第三实施例中(图5a-b)，本方法的第一步骤包括刻蚀一直穿过晶片的沟槽。这意味着晶片50的厚度不能超过刻蚀可实现的最大深度(也即400μm左右)。但是在这种情况下，为了使通路不从晶片脱出，当然不能把沟槽做成封闭式结构。也就是说，每个沟槽用一条具有起始和终端的“线”(见图5a中的插图)来代表，如半圆、或一个角的两边。当穿过晶片的第一沟槽制成时，氧化物被引进沟槽内，沟槽可能被氧化物填充。接着刻蚀与第一沟槽匹配的第二沟槽(即与第一半圆匹配的第二半圆)，以形成一个封闭结构，然后根据需要用氧化物填充。
原则上可以分几个步骤来实现最后的形状，这仍符合本发明的概念，不过从实际考虑最适宜的是两步骤的过程。
本发明的另一个特征是提供有选择性掺杂的通路，即通路的导电率比晶片本体要高。这可以在沟槽做成之后，但掩模61取走之前将晶片暴露于掺杂处理(见图6a)而实现。这时掺杂材料被引入(图中用箭头表示)沟槽62内(形成一个圆形等)，并渗透到沟槽的壁内，同时通过扩散使该材料进入圆柱填料以及包围填料的壁内一个小于15μm左右的深度。通过适当的暴露和退火将获得充分的掺杂，因而获得高导电率的通路，而晶片本体是未掺杂的。在(根据需要)用绝缘材料填充沟槽后，最终的结构将是一个包含许多高电导率通路的晶片，这些通路被氧化物与晶片本体绝缘开来，此晶片除了靠近包围通路的绝缘材料的有限区域以外基本是不导电的。由于渗透深度有限，按上述方法可以制成直径30μm以下的通路。但是，如果由沟槽区域围绕的中心刻蚀出一个直径相当于沟槽的宽度(即5-10μm)的小孔63，则可以从外周边沟槽和中心孔两处进行掺杂。按这种方法，充分掺杂的通路的直径可以增至60μm。在另一些实施例中，可以提供许多同心的沟槽，从而能提供所希望的直径(理论上尺寸不受限制)的通路。
掺杂处理所得到的通路如图6b所示，图中用较密集的阴影线表示掺杂区(掺杂在晶片本体内的渗透深度用虚线表示)。
这种特征可用在射频(RF)应用中。
现将通过一些非限定的实例来进一步说明本发明。
实例
例1(现有技术)
图7是以前的一种电连接结构(对应于US-6002177)。它包括一些打在硅芯片内的孔和对孔内壁的金属化，以在芯片两面之间提供电连接。
例2(展示标准沟槽刻蚀的问题)
标准沟槽刻蚀是在硅晶片上进行。晶片的直径为100mm，厚度为500μm。
为了提供通路，采用标准的光刻技术在晶片的一个表面(顶面)上放置带图形的掩模。在本例中的沟槽是简单“线”形沟槽。
刻蚀过程是所谓的DRIE(干法反应离子刻蚀)。所制成的沟槽具有在200-400μm间变化的深度和5-12μm间变化的宽度。图8为沟槽顶开口的放大图。从图可清楚看出，此开口比向下10μm左右的沟槽处的宽度窄一些。这种现象往往造成在后续氧化物填充步骤中沟槽的填充不充分。
例3(消除标准刻蚀的缺陷)
因而，为了弥补这个缺陷，进行了一种如图2e中所示的附加的浅刻蚀。
这个处理步骤产生一个严格的单调沟槽形状(见图9a)，即开口是沟槽的最宽部分，然后逐渐变窄。图9b表示在浅刻蚀后的一些沟槽结构。
用氧化物填充这种沟槽结构，将得到无空隙的完全填充的沟槽。
例4
图10显示一个完整矩形的通路阵列的例子。
例5
图11显示一个按该实施例制成的通路阵列，其中刻蚀是从晶片的两面进行的。
例6
图12为用于制造MEMS器件(包括可偏转微镜阵列)的工艺过程示意图。
起初的衬底是一个普通硅晶片70(图12a)。如前所述，沟槽72被刻蚀成一定深度并用氧化物74填充(图12b)。然后，刻蚀晶片反面(相对于沟槽而言)上的局部区域以形成凹陷75(或腔体)，向下直至沟槽终结处，使得绝缘物(最好是圆柱形贯通连接)暴露在外(见图12c)。需要时在腔体上面放一个膜片或微镜阵列或其它的元件(在图12c中用参考数字76表示)，同时通过施加适当的电压可用贯通电连接线来驱动可偏转元件/镜等。这只要给倒装芯片安装提供一些焊料块78或给丝焊提供一些金属垫，造成与某些电源或赋能装置的连接就可以实现。在我们正在审查中的US专利申请10/654,007中描述了制造SLM(空间光调制器)的技术，本发明可以用在其中。
例7
图13为用于制造MEMS器件工艺过程的另一个实施例。
起始材料是一个SOI(绝缘体上硅)晶片，其中氧化物层82埋在硅晶片内(图13a)。如上所述，沟槽84被刻蚀并用氧化物86填充，但是由于氧化物层的存在，沟槽将仅仅精确地向下到达用作刻蚀阻挡层的氧化物层(图13b)。这是相对于图12的实施例的一个优点，在那个实施例中每沟槽的底部可处于稍微不同的深度，使得从晶片反面刻蚀出一个凹陷时，贯通连线可能伸出该凹陷底面一些。这从图12c可以看出：每个沟槽伸出腔底上面的高度多少有一些变化。
与此相反，在图13的实施例中，当用刻蚀制造凹陷88时，首先是到达埋入氧化物层82，然后当氧化物层被清除后，各沟槽将精确地处于凹陷内同一水平位置(见图13c)，或者基本与该凹陷的底面“齐平”。实际上，各沟槽可以“过度刻蚀”，以确保所有的沟槽到达同一深度。
因此，通过上述说明和实例，已证明本发明可提供起始衬底形式的产品，即导电或半导电晶片形式的产品，它们可用来制造各种半导体器件。利用从开始就已经包含贯穿它的电连线(通路)的晶片，可以按多种方式在晶片两面设计和制造各种结构。由于通路是用原来的晶片本身制成的，故晶片能承受用于普通硅晶片的所有工艺条件。

Claims (20)

1.一种制造能用作制造微电子或微机械器件的初始衬底的产品(10)的方法，该产品包括在导电或半导电晶片的第一(14)顶部表面和第二(16)底部表面之间的电连接线，该方法包括：
提供有第一(14)表面和第二(16)表面的导电或半导电晶片；
在第一表面内形成沟槽，所述沟槽是由闭合环形式的图形界定的，该环包围所述晶片的一部分，使得沟槽不穿过晶片；
在所述沟槽中提供绝缘材料；和
减薄所述底部表面而暴露沟槽中的绝缘材料，由此建立绝缘包围区，它将由沟槽界定的该晶片一部分完全与周围的晶片材料分开，而同时将该分开的部分的顶部和底部表面暴露在外，其中减薄是在所述底部表面上有选择地进行的，以在该底部表面内产生至少一个凹陷，从而至少一个凹陷使电连接线显示出来。
2.如权利要求1所述的方法，其中晶片包含刻蚀阻挡层，该刻蚀阻挡层位于与凹陷底面相应的深度处，使得各沟槽刻蚀到由该刻蚀阻挡层限定的预定深度，同时晶片的减薄包括将该刻蚀阻挡层除掉。
3.如权利要求1所述的方法，其中各沟槽是通过刻蚀过程形成的。
4.如权利要求1所述的方法，其中各沟槽是通过激光加工过程形成的。
5.如权利要求1所述的方法，其中各沟槽是通过放电加工过程形成的。
6.如权利要求1所述的方法，其中绝缘材料被引入沟槽内。
7.如权利要求6所述的方法，其中各沟槽至少被绝缘材料部分填充。
8.如权利要求1所述的方法，包括引入一种掺杂材料到沟槽内，以选择性地掺杂被该沟槽包围的材料。
9.如权利要求8所述的方法，其中在晶片中被沟槽包围的区域内至少提供另一个沟槽或小孔，以便能进行更深的掺杂。
10.一种能用作制造微电子或微机械器件的初始衬底的产品(10)，它包括：
半导电或导电材料的晶片(10)，它有第一(14)和第二(16)表
至少一个穿过该晶片的导电元件(12)，
此产品的特征在于：
导电元件(12)被绝缘材料层(15)与周围的晶片材料隔离开；以及
导电元件(12)包含与晶片相同的材料，也即它是由晶片材料制成的，
其中晶片的至少一个表面内包含一个或多个局部凹陷(75)，且导电元件与该凹陷的底部表面齐平。
11.如权利要求10所述的产品，其中晶片是半导体晶片。
12.如权利要求11所述的产品，其中晶片是硅晶片。
13.如上述权利要求10-12中任一项所述的产品，其中晶片的厚度为200-5000μm。
14.如权利要求13所述的产品，其中晶片的厚度为300-3000μm。
15.如权利要求14所述的产品，其中晶片的厚度为400-1000μm。
16.如上述权利要求10-12中任一项所述的产品，其中绝缘材料层的厚度为1-20μm。
17.如权利要求16所述的产品，其中绝缘材料层的厚度为8-12μm。
18.如上述权利要求10-12中任一项所述的产品，其中导电元件的节距/中心-中心距大于10μm。
19.如权利要求18所述的产品，其中导电元件的节距/中心-中心距为50-100μm。
20.如上述权利要求10-12中任一项所述的产品，其中晶片是平的。
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Granted publication date: 20120509