KR910000969B1

KR910000969B1 - 칩형 저항기

Info

Publication number: KR910000969B1
Application number: KR1019870001452A
Authority: KR
Inventors: 데쓰오 다까하시; 에이사꾸 미야우찌; 마사유끼 요시다; 슌이찌 구마가이; 아끼오 사사끼
Original assignee: 티디케이 가부시끼가이샤; 오오또시 유다까
Priority date: 1986-02-21
Filing date: 1987-02-20
Publication date: 1991-02-19
Also published as: DE3705279A1; SG92691G; FR2595000B1; FR2595000A1; US4792781A; GB2187598B; DE3705279C2; GB8704141D0; CA1272769A; HK106491A; KR870008339A; GB2187598A

Abstract

내용 없음.

Description

칩형 저항기

제1도는 본 발명에 따른 칩 저항기의 실시예를 나타낸 정면 입면도.

제2도는 구멍뚫린 절연기판재를 나타낸 사시도.

제3도는 저항막의 형성을 나타낸 사시도.

제4도는 단부 전극의 형성을 나타낸 사시도.

제5도는 제1보호 코우팅의 점착을 나타낸 정면 입면도.

제6도는 칩 저항기 어셈블리를 나타낸 사시도.

제7도는 본 발명에 따른 칩 저항기의 다른 일실시예를 나타낸 정면 입면도.

제8도는 바아형 절연기판재를 제공하는 단계를 나타내는 약도.

제9도는 제8도에 도시된 단계에서 얻어진 바아형 절연기판재를 나타낸 사시도.

제10도는 제9도의 바아형 절연기판재에 저항체를 형성하는 단계를 나타낸 약도.

제11도는 그 위에 저항체가 형성되어 있는, 제10도의 바아형 절연기판재를 나타낸 약정면 입면도.

제12도는 전극막이 형성되어 있는, 제11도의 바아형 절연기판재를 나타낸 약입면도.

제13도는 레지스트가 부착된, 제12도의 바아형 절연기판재를 나타낸 약입면도.

제14도는 에칭되어 있는, 제13도의 바아형 절연 기판을 나타낸 약입면도.

제15도는 제14도의 바아형 절연기판재를 분할하는 방식을 나타낸 사시도.

* 도면의 주요부분에 대한 부호의 설명

10 : 칩 저항기 12 : 칩형 절연기판

14 : 저항체(저항막) 16 : 단부 전극

20 : 제1보호 코우팅 22 : 제2보호코우팅

24 : 절연기판재 26 : 슬릿형 구멍

28 : 바아형 부분 30 : 기저판

32 : 칩 저항기 어셈블리 34 : 보호 코우팅

36 : 바아형 기판재 40 : 동근 모서리

42 : 매스크 46 : 도가니

47 : 저항막재 52 : 전극막

54 : 지지판 56 : 레지스트

본 발명은 칩 저항기에 관한 것이며, 더욱 특별하게는 프린트 회로 기판상에 칩형 전자 소자로서 장착되기에 적합한 리드(lead)없는 칩 저항기에 관한 것이다.

보통, 칩 저항기는 저항체 또는 저항막을 스크린 인쇄법으로 칩형 절연기판상에 형성한 뒤 그 기판의 양측부 끝면에 단부 전극들을 형성하는 방식으로 제작되었다.

단부 전극은 보통 후막 기술에 의해서 형성되었다. 특히, 단부 전극은, 예를 들면, Ag-Pd를 기판에 가하고 베이킹한 뒤 도금에 의해 Ni, Pb-Sn(Sn)등과 같은 것을 거기에 입혀서 형성한다. 따라서, 보통의 칩 저항기는 후막형 칩 저항기로 통칭된다. 그러한 칩 저항기는 일반적으로 칩 장입 매거지인(chip charging magazine) 또는 칩 적재 테이프(chip carryint tape)에 의해서 소비자에게 공급된다.

간단히 전술한 바와 같이, 후막 기술에 따른 보통의 칩 저항기의 제작은, 인쇄 및 베이킹에 의해서 단일 절연기판재상에 저항막을 형성하고, 기판을 바아형 부분으로 분할하며, Ag-Pd를 각각의 바아형 부분에 가해서 베이킹하여 거기에 단부 전극을 형상한 뒤, 각 바아형 부분을 칩 유닛으로 분할하고 각 칩에 Ni, Pb-Sn(Sn)등과 같은 것으로 도금함으로써 완성되며, 그것에 의해서 칩 저항기가 얻어진다.

불행하게도, 전술한 바와 같이 제작된 보통의 칩 저항기는 고정밀도로 Ag-Pd를 기판상에 부착하는데 대한 실패로 최종 생산품의 형태와 치수에 양호한 정밀도를 제공할 수 없다는 단점이 있다.

또한 Ag-Pd의 베이킹은 이전 단계에서 베이킹된 저항막의 저항에 변화를 일으키며 저항막의 온도 및 고주파 특성을 저하시킨다.

더우기, 도금은 칩을 산성 또는 알칼리성 도금액에 침지함으로써 성취되며, 따라서 도금의 조절에 있어서의 실패로 최종 생산품의 동작의 신뢰도에 매우 큰 악영향을 끼치기 쉽다. 더우기, 보통의 칩 저항기는, 기판재를 바아형 부분으로 분할하는 동작이 매우 어렵기 때문에 그 제작 공정이 매우 복잡해지고 다루기 힘들다.

보통의 후막형 칩 저항기에 있어서, 전술한 바와 같이, 저항막의 저항의 변화가 종종 발생하며, 저항막의 온도 및 고주파 특성이 즉시 저하된다. 이러한 단점을 피하기 위하여, 본 발명자는 스퍼터링, 진공 증착, 이온 도금 등과 같은 박막 증착 기술에 의해서 저항막을 형성할려고 시도해 보았다.

그러나, 이것은 납땜에 대한 상당한 저항력을 나타내기에 충분한 열 저항과 만족할만한 피복 강도를 갖는 단부 전극을 제공하지 못했다.

따라서, 그 단부 전극이 박막 증착 기술에 의해서 제작될 수 있고 높은 신뢰도로 동작할 수 있는 칩 저항기를 개발하는 것이 매우 요구된다.

간단히 말해서, 본 발명에 따라서 칩 저항기가 제공된다. 칩 저항기는 칩형 절연기판의 적어도 1개의 표면상에 장치된 저항체 또는 저항막과, 그와 접속되도록 기판의 측단면의 각각에 점착된 단부 전극을 포함한다. 각 단부 전극들은 박막 기술에 의해서 기판의 측단면을 덮도록 대략 C-형으로 형성된 금속막을 구비한다.

본 발명의 다른 태양에 따르면, 그런 칩 저항기 제작용 고정이 제공된다. 상기 공정은 예정된 간격으로 서로 나란히 형성된 다수개의 슬릿형 구멍과 각각 인접한 2개의 그런 슬릿형 구멍 사이에 각각 제공된 다수개의 바아형 부분을 갖는 구멍 뚫린 절연기판재를 제공하는 단계를 포함한다. 바아형 부분은 서로 일체적으로 형성된다.

바아형 부분은 후막 점착 기술에 의해서 그것의 상부면이 예정된 위치에 저항체가 형성된다.

또한 그 공정은 박막 점착 기술에 따라 각 저항막에 위치상 상응시키는 방식으로 바아형 부분의 측단면 각각에 단부 전극을 점착하는 단계를 포함한다. 단부 전극들을 각각 측부 끝면을 덮고 저항체에 접속되도록 대략 C-형으로 형성된다.

또한, 그 공정은 바아형 부분을 서로 분리하는 단계와 분리된 바아형 부분의 각각을 칩 저항기를 얻기 위하여 칩형 기판 유닛들로 분할하는 단계를 포함한다.

다른 방도로, 그 공정은 절연기판재의 하부면의 일부, 양측부 끝면과 상부면을 연속적으로 덮도록 박막 점착 기술에 의해서 자항체 또는 저항막을 절연기판재에 형성하는 단계와 박막 점착 기술에 따라 저항체 상에 전극막을 점착하는 단계를 포함하도록 구성되어도 된다. 그 다음, 전극막은 기판재의 양측 단면의 각각을 덮도록 대략 C-형인 다수개의 단부전극을 형성하기 위하여 에칭된다. 다음에, 저항체는 예정된 패턴의 저항체를 형성하기 위하여 에칭된다. 그런 뒤에, 기판재는 칩 저항기를 얻기 위해서 다수개의 칩형 기판 유닛들로 분할된다.

본 발명의 또 다른 태양에 따라. 예정된 위치 관계로 기저판상에 장치된 다수개의 전술한 칩 저항기를 포함하는 칩 저항기 어셈블리가 제공된다.

따라서, 박막 점착 기술에 따라 단부 전극이 형성된 칩 저항기를 제공하는 것이 본 발명의 목적이다.

본 발명의 다른 하나의 목적은 그 최종 ㅎ셩태와 치수가 상당히 정밀한 칩 저항기를 제공하는 것이다.

본 발명의 그 이상의 목적은 저항의 변화가 억제된 그리고 온도 및 고주파 특성이 상당히 개선된 저항막을 포함하는 칩 저항기를 제공하는 것이다.

더우기 본 발명의 다른 하나의 목적은 만족할만한 피복강도와 납땜에 대한 상당한 저항을 나타내기에 충분한 열저항을 갖춘 단부 전극을 포함하는 칩 저항기를 제공하는 것이다.

더우기 본 발명의 다른 하나의 목적은 고신뢰도로 동작할 수 있는 다수개의 칩 저항기를 포함하는 칩 저항기 어셈블리를 제공하는 것이다.

더우기 본 발명의 또 다른 목적은 박막 점착 기술에 의해서 단부 단자를 갖는 칩 저항기를 형성할 수 있는 칩 저항기 제작용 공정을 제공하는 것이다.

더우기 본 발명의 또 다른 목적들과 장점들은 명세서로부터 명백해질 것이다.

따라서, 본 발명은 몇가지 단계들과 각각 다른 단계들에 대한 1개 이상의 그런 단계들의 관계, 구조의 특징과 소자의 조합과 다음의 발명의 상세한 설명에 예증된 바와 같은 모든 것들과 그런 단계들의 실시에 적합된 부품들의 배열을 구현한 장치로 구성되며 본 발명의 범위는 특허청구의 범위에 표시된다.

본 발명의 충분한 이해를 위해서, 첨부한 도면과 관련하여 다음의 설명이 참고로 주어지며, 비슷한 참고번호는 시종 비슷하거나 일치하는 부분을 나타낸다.

본 발명에 따른 칩형 저항기는 첨부한 도면을 참조하여 이후 상세히 설명한다.

제1도는 본 발명에 따른 칩 저항기의 실시예를 나타내며 그 중에 설명된 실시예의 칩 저항기는 보통 참고부호 10으로 나타낸다. 칩 저항기(10)는 알루미나 등과 같은 적합한 절연 재료로 형성된 칩상 절연판(12)과 RuO2같은 것으로 형성되고 절연판(12)의 상면에 배열된 저항막 또는 저항체(14)를 포함한다. 설명된 실시예에서, 저항체(14)은 스크린 인쇄 등과 같은 후막 점착 기술에 따라 기판상에 점착된다. 또한 칩 저항기(10)는 스퍼터링(sputtering), 이온 도금(ion plating), P-CVD등과 같은 박막 점착 기술에 따라 절연 기판(12)의 양측단면 각각에 형성된 단부 전극(16)을 포함한다. 설명된 실시예에서, 각 단부 전극(16)은 측단부에 다음의 순으로 부착된 하부층(18a), 중간층(18b) 및 상부층(18c)으로 구성된 3층 금속막으로 만들어졌다.

단부 전극(16)은 측단부를 둘러싸고 저항체(14)에 접속되도록 대략 C-형으로 형성된다. 하부층(18a)은 예를 들면 Cr, Ti중량으로 Cr을 30%이상 함유한 Ni-Cr합금 등과 같은 RuO2저항막(14)에 만족하게 부착시킬 수 있는 금속으로 형성되면 된다.

중간층(18b)은 예를 들면 Ni, Ni-Cr합금, Ag-Ni합금, Sn-Ni합금 등과 같이 납땜에 대해 저항을 띨 수 있는 금속으로 형성되면 된다. 상부층(18c)은 납땜에 대해 적합성을 띨 수 있는 금속, 예를 들면, Ag, Pb-Sn합금, Sn등과 같은 금속으로 형성되면 된다. 설명된 실시예에서, 층(18a,18b 및 18c)들은 각각 Cr, Ni및 Ag로 형성된다. 게다가, 설명된 실시예의 칩 저항기는 수지로 형성되며 저항막(14)의 표면에 부착된 제1보호 코우팅(20)과 수지 또는 유리로 형성되며 코우팅(20)에 부착된 제2보호 코우팅(22)을 포함하며, 이들은 저항막(14)을 보호한다.

이제, 전술한 칩 저항기(10)의 제조에 관해서 제2∼6도를 참조하여 이후 예증할 것이다.

제2∼6도는 제1도에 도시된 칩 저항기의 제조방법의 단계를 나타낸다.

먼저, 박판상 절연기판(24)이 제공되며 이것에 예정된 간격으로 서로 평행하게 배열된 다수의 슬릿형 구멍(26)이 형성되어 있다. 기판(24)은 슬릿 또는 구멍(26)에 의해 다수의 바아형 부분으로 분할된다. 그런 뒤 기판(24)은 그 표면을 깨끗히 하기 위하여 충분한 표면처리를 받는다.

다음으로, 제3도에 도시된 바와 같이, RuO2 저항체(14)는 후막 점착 기술에 의해 예정된 간격으로 각각의 바아형 부분(28)에 형성된다. 더우기, RuO2를 내포하는 저항 가루반죽을 스크린 인쇄법으로 예정된 간격으로 각 바아형 부분(28)에 바른 뒤에 저항막(14)을 갖추기 위해 건조 및 베이킹한다. 베이킹은 850℃에서 실시하면 된다.

그런 뒤, 제4 및 5도에 도시된 바와 같이, 단부 전극(16)은 스퍼터링, 이온 도금, P-CVD등과 같은 박막점착 기술에 따라 측단면 Cr, Ni 및 Ag 금속층(18a,18b 및 18c)을 상기 순서대로 점착시킴으로써 예정된 간격으로 바아형 부분(28)의 각각의 측단면에 형성된다. 제5도에 보인 바와 같이, 각 금속층(18a,18b 및 18c)은 대략 C-형으로 형성되기 때문에 바아형 부분(28)의 측단면을 에워쌀 수 있으며 그것의 상부 끝은 저항막(14)의 단부를 덮을 수 있으며 그것의 하부끝은 바아형 부분(28)의 하부면의 일부에까지 미칠 수 있다. 따라서, 단부 전극(16)이 건조 저온 처리에 의해서 형성된다. 그런 뒤, 제1보호 코우팅(20)이 저항막(14)의 노출면에 형성된다.

그러므로, 제6도에 도시된 바와 같이, 저항막(14)과 단부전극(16)이 제공된 구멍이 뚫린 기판(24)은 기저판(30)상에 그 하부가 부착되어 지지되며, 바아형 부분(28)의 각각은 칩 저항기(10)을 제공하기 위해 칩형 기판 유닛으로 분할된다. 그러므로써 제6도에서 측방으로 예정된 간격으로 배열된 다수의 저항기(10)로 구성된 칩 저항기 어셈블리(32)가 형성된다. 칩 저항기(10)는 어셈블리(32)상태에서 저항 조절된 후 제2보호 코우팅(22)의 각 칩 저항기(10)에 가해진다. 이렇게 준비된 칩 저항기는 어셈블리의 형태로 소비자에게 공급되어도 된다. 각 칩 저항기를 프린트 회로 기판상에 장착하기 위하여, 칩 저항기는 기저판(30)에서 탈취되어 1개씩 분리되며 매거지인에 채워지거나 테이프에 실린다.

전술한 바와 같이, 설명된 실시예에 있어서, 단부 전극들이 측단면을 에워싸고 후막 점착 기술에 의해 형성된 저항체 또는 후막에 접속되는 방식으로 박막 점착 기술에 의해서 기판의 측단면에 점착된다. 설명된 실시예의 그런 구조는 최종 제품의 형태와 크기를 정밀하게 하고 건조 및 저온 처리할 수 있기 때문에 제품의 저항의 정밀도가 개선될 뿐만 아니라 알칼리성 또는 산성 도금액에 칩을 담그는 단계를 제거했기 때문에 제품이 고 신뢰도로 동작되도록 한다. 더우기, 본 실시예는 칩 저항기의 제조를 쉽게 하며 이는 기판재를 기판으로 분할하는 것이 용이하게 실행될 수 있기 때문이다.

제7도는 본 발명에 따른 칩 저항기의 다른 일 실시예를 나타낸다. 본 실시예의 칩 저항기(10)는 절연기판(12)과 절연기판(12)의 하부면의 일부, 양측단면 및 상부면을 연속적으로 덮도록 절연기판(12)상에 배열된 저항막(14)을 포함한다. 기판(12)은 제1도에 보인 실시예에서 처럼 알루미나 들과 같은 재료로 만들어지면 된다.

설명된 실시예에서, 저항막(14)은 진공증착(vacum deposition), 스퍼터링, 이온 도금 등과 같은 박막 점착 기술에 따라 형성된다. 또한 칩 저항기(10)는 기판(12)의 측단면의 각각에 점착된 막으로된 단부 전극(16)을 포함한다. 단부 전극(16)은상술한 바와 같은 박막 형성 처리에 따라 형성된다. 설명된 실시예에서, 단부 전극(16)은 단일층막으로 구성된다. 수지 또는 유리로 형성되고 저항막(14)을 보호하는 역할을 하는 보호 코우팅(34)은 저항막(14)의 노출된 표면상에 형성된다.

이제, 제7도에서 도시된 칩 저항기(10)의 제조방법에 대해 이후 제8∼15도는 제7도에 도시된 칩 저항기를 제조하기 위한 공정의 단계들을 나타낸다.

먼저, 제8도에 보인 바와 같이, 알루미나 또는 유사한 것으로 만든 넓은 절연판재를 블레이드(38)로써 다수개의 바아형 기판재(36)로 분할한다. 블레이드는 그 끝이 바아형 기판재(36)의 상부 모서리(40)를 제8 및 9도에 보인 바와 같이 둥글게 할 수 있는 형태로 만들어지는 것이 바람직하다.

모서리들이 뾰족할때, 후속의 에칭 단계에서 기판재 상에 붙이는 레지스트(resist)는 종종 절단되거나 부러진다. 둥근 모서리(40)를 형성하므로써 레지스트의 그런 손실을 방지할 수 있다. 그 대신, 돌출시킴으로써 그런 동근 모서리를 형성하여도 된다.

다음에, 제10도에 보인 바와 같이, 바아형 기판재(36)를 뒤집는다. 그리고 매스크(42)를 기판재(36)의 하부면(44)에 붙인다. 다음에 Ni-Cr합금과 같은 고 저항성의 금속이 도가니(46)로부터 증발되어 진공 증착, 스퍼터링, 이온도금등과 같은 박막 점착 기술에 따라 매스크(42)로 덮힌 부분을 제외한 기판재(36)의 표면상에 점착되므로 기판재(36)의 상부면(48)과 양측단면(50) 뿐만 아니라, 측단면(50)과 인접하는 하부면(44)의 일부를 덮는 저항막재(47)는 제11도에 보인 바와 같이 기판재(36)상에 연속적으로 형성된다.

막(14)의 점착은 부분적으로는 그막에 대한 금속의 구성에 의존한다. Ni-Cr합금이 저항막(14)으로 쓰일때, 그것이 중량으로 30% 이상의 Cr을 포함하는 것이 바람직하다.

다음에, 제12도에 보인 바와 같이, 전극막(52)은 전술한 바와 같이 박막 점착 기술에 따라 저항막재(47)상에 점착된다.

전극막(52)은 동, 등 합금과 같은 것으로 만들어져도 된다. 전극막(52)은 저항막재(47)의 형성법과 본질적으로 동일한 방법으로 형성되어도 된다.

다음에, 제13도에 보인 바와 같이, 바아형 기판재(36)를 편평한 지지판(54)상에 놓고 측단면(50)의 각각을 둘러싸는 방식으로 레지스트를 도포한다. 다음에, 레지스트(56)로 덮히지 않은 전극막(52)의 불필요한 부분은 에칭에 의해 제거되므로써, 각각의 측단면(50)과 거기에 인접한 부분을 덮고 있는 대략 C-형인 단부 전극(16)이 제14도에 보인 것처럼 형성된다. 다음에, 똑같이 불필요한 저항막재(47)부분이 에칭에 의해 제거되며 그 결과 제15도에 보인 바와 같이 예정된 저항과 예정된 패턴을 각각 갖는 복수개의 저항막들(14)이 얻어진다.

마침내, 바아형 기판재(36)는 제15도에 있는 일점쇄선으로 표시된 바와 같은 식으로 다수개의 기판 유닛(12)으로 분할되며 그런 뒤, 보호 코우팅(34)이 각 기판(12)에 부착되므로서 제7도에 보인 복수개의 칩 저항기(10)가 얻어진다. 이렇게 얻어진 칩 저항기는 절연 기판(12), 기판의 하부면의 일부와 상부면 및 측단면을 덮도록 박막 점착 기술에 따라 기판(12)상에 연속적으로 점착된 저항막(14)과, 기판(12)의 양측단을 덮도록 박막 점착 기술에 따라 저항막(14)상에 점착된 단부 전극(16)을 포함한다.

제7도에 도시된 실시예에서, 바아형 기판재가 쓰인다. 그러나, 제2도에 도시된 바와 같은 구멍이 뚫린 기판재가 실시예용으로 사용되어도 된다. 이 예에선, 인접한 2개의 구멍(26)들 사이에 놓인 바아형 부분(28)은 제10∼15도에 보인 처리를 받은 뒤에 칩 저항기를 얻기 위해 분할된다.

전술한 바와 같이, 제7도에 보인 실시예의 칩 저항기는, 저항막의 박막 점착 기술에 의해서 형성되기 때문에 고정밀 저항을 가질 수 있고 만족할만한 온도 특성 및 고주파 특성을 나타낼 수 있다.

따라서, 칩 저항기는 마이크로파 전송기, 비데오 장치, 사무 작동기기 또는 이와 유사한 것에 대한 회로 소자로써 간편하게 사용될 수 있다. 또한, 칩 저항기는 저항막이 기판의 하부면에까지 연장되게 형성되도록 구성된다.

이는 저항막이 기판에 더욱 견고하게 부착되도록 하므로 단부 전극은 피복 강도와 납땜에 대한 저항이 증가된다. 더우기, 단부 전극의 형성은 박막 점착 기술에 따라 실행되며, 그 결과 칩 저항기는 매우 정밀한 크기와 형태를 갖는다. 이것은 칩 저항기를 프린트 기판에 자동식으로 장착하기에 유리하다. 더우기, 설명된 실시예의 침 저항기는 대량 생산과 저가격 제작에 적합하다.

따라서, 전술한 바로부터 명백하듯이, 상기 설정의 목적은 충분히 성취됨을 알 수 있으며, 본 발명의 정신과 범위를 벗어나지 않고 상기 구조상의 어떤 변경이 가능하기 때문에 상기 설명에 포함되고 첨부한 도면에 도시된 모든 요소들은 한정적 의미로서가 아니라 예시적인 것으로 이해되어야 한다.

또한 다음의 청구범위는 여기에 설명된 본 발명의 모든 일반적인 그리고 특별한 특징과, 언어상 그 사이에 속한다고하는 본 발명의 범위의 모든 진술을 포함시키고자 한 것으로 이해될 수 있다.

Claims

칩 저항기에 있어서, 칩형 절연 기판, 상기 기판의 적어도 1개의 표면 상에 배열된 저항체, 박막 점착 기술에 따라 상기 기판의 측단면들 각각에 점착된 금속막으로 만들어지며 상기 측단면들 각각을 덮고 상기 저항체에 접속되도록 대략 C-형으로 형성된 단부 전극을 구비한 칩 저항기.
제1항에 있어서, 상기 저항체는 후막 점착 기술에 의해서 점착된 후막을 구비함을 특징으로 하는 칩 저항기.
제2항에 있어서, 상기 저항체가 상기 기판의 상부면에 점착됨을 특징으로 하는 칩 저항기.
제2항에 있어서, 상기 단부 전극이 3층막을 구비함을 특징으로 하는 칩 저항기.
제4항에 있어서, 상기 단부 전극이 상기 저항체에 대해 상당한 부착력을 지닌 금속으로 형성된 하부층, 납땜에 대해 상당한 저항을 갖는 금속으로 형성된 중간층과 납땜에 대해 상당한 순응성을 띤 금속으로 형성된 상부층을 구비함을 특징으로 하는 칩 저항기.
제1항에 있어서, 상기 단부 전극이 단일층막을 구비함을 특징으로 하는 칩 저항기.
칩 저항기에 있어서, 칩형 절연 기관, 상기 기판의 상부면, 양측단면 및 하부면의 일부를 연속적으로 덮도록 박막 점착 공정에 따라 상기 기판 상에 형성된 저항체와 박막 점착 기술에 따라 상기 저항막 상에 점착된 금속막으로 만들어지며 상기 측단면의 각각을 덮도록 대략 C-형으로 형성된 단부 전극을 구비하는 칩 저항기.
칩 저항기 제조방법에 있어서, 소정의 간격으로 상호 평행하게 형성된 다수개의 슬릿형 구멍과 각각 인접한 2개의 상기 슬릿형 구멍들 사이에 제공된 다수개의 바아형 부분들을 구비하여 상호 일체적으로 형성된 구멍 뚫린 절연기판재를 제공하는 단계, 후막 점착 기술에 따라 상기 기판재의 상기 각각의 바아형 부분들의 상부면의 각각 예정된 위치들에 저항체를 형성하는 단계, 박막 점착 기술에 따라 각각의 상기 저항체에 위치상으로 일치하는 방식으로 상기 기판재의 상기 바아형 부분들 개개의 각 측단면들에 단부 전극을 점착하여 상기 단부 전극들 각각이 상기 측단면의 각각을 덮고 상기 저항체에 연결되도록 대략 C-형으로 형성되는 단계, 상기 바아형 부분들을 낱개로 분리하는 단계와, 상기 칩 저항기를 얻기 위해서 각각의 상기 분리된 바아형 부분들을 칩형 기판 유닛들로 분할하는 단계를 구비하는 칩 저항기 제조방법.
칩 저항기 제조방법에 있어서, 절연기판재의 상부면, 양측단면들 및 하부면의 일부를 연속적으로 덮도록 박막 점착 기술에 따라 절연기판재 상에 저항체를 형성하는 단계, 박막 점착 기술에 따라 상기 저항체에 전극막을 점착하는 단계, 각각의 상기 양측단면을 덮도록 대략 C-형으로 형성된 단부 전극을 형성하기 위하여 상기 전극막을 에칭하는 단계, 상기 저항체의 예정된 패턴을 형성하기 위하여 상기 저항체를 에칭하는 단계와, 상기 칩 저항기를 얻기 위하여 상기 기판재를 다수개의 칩형 기판 유닛들로 분할하는 단계를 구비하는 칩 저항기 제조방법.
제9항에 있어서, 상기 절연기판재가 바아형 외양으로 형성됨을 특징으로 하는 제조방법.
제9항에 있어서, 상기 절연기판재가 구멍 뚫린 절연기판재임을 특징으로 하는 제조방법.
칩 저항기 어셈블리에 있어서, 기저판, 소정의 위치관계로 상기 기저판상에 배열된 다수개의 칩 저항기를 구비하며, 상기 칩 저항기들이 칩형 절연기판, 후막 점착기술에 따라 상기 기판의 상부면에 점착된 저항체, 각각의 상기 측단면을 덮고 상기 저항체에 접속되도록 대략 C-형으로 형성된 그리고 박막 점착 기술에 따라 상기 기판의 각각의 측단면에 점착된 금속막을 구비한 단부 전극을 구비하는 칩 저항기 어셈블리.