DE4143217A1 - Chipwiderstand und chip-leiterbahnbruecke in duennschichttechnik und verfahren zu deren herstellung - Google Patents
Chipwiderstand und chip-leiterbahnbruecke in duennschichttechnik und verfahren zu deren herstellungInfo
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Description
Die Erfindung bezieht sich auf einen Chipwiderstand und eine
Chip-Leiterbahnbrücke in Dünnschichttechnik gemäß Oberbe
griff der Ansprüche 1 und 4 und Verfahren zu deren Herstel
lung, wie sie in der gesamten elektronischen Gerätetechnik
Verwendung finden.
Im Rahmen der Aufsetztechnik oberflächenmontierbarer elek
tronischer Bauelemente (SMT) erlangen Chipwiderstände eine
zunehmende Bedeutung. Diese wurden bisher fast ausschließ
lich in Schichttechniken unter Verwendung keramischer Sub
strate hergestellt. Ein Vorschlag zur Verwendung von plätt
chenförmigen Kunststoffträgern mit aufgedampften oder auf
gesputterten Widerstandsschichten wurde in der DE-OS 30 27 159
gemacht. Es handelt sich hier um die Anwendung einer
diskontinuierlichen Verfahrensweise unter Verwendung eines
duroplastischen Materials auf der Basis von glasfaserver
stärkten Epoxiden als streifenförmiges Substratmaterial mit
einer Sequenz bis zu 100 Stück pro Streifen. Bis auf geräte
spezifische Abwandlungen kann die Produktionsführung organi
satorisch mit den Methoden der Dickschichttechnik verglichen
werden, die grundsätzlich auf den Einsatz von Sprödwerkstof
fen auf der Basis von Keramiken, Oxidkeramiken, Glaskerami
ken und Einkristallen (Spinell, Korund, Saphir, Silizium)
beruhen.
Hieraus ergibt sich, daß eine kontinuierliche Produktions
weise nicht möglich ist. Die geometrische Endlichkeit der
Substrate (30×50 bis 60×100 mm) hat immer eine Chargen
technologie bei der Herstellung der Vorderseitengrundkontak
te und Widerstandsschichten (Substrate) und der Kantenmetal
lisierung (Streifen) zur Folge, bevor letztendlich die Chip-
Widerstandsgeometrie aus dem Streifen desintegriert wird.
Die Verwendung einer organischen Polyimidfolie als Substrat
material für Chipwiderstände wurde in den Schriften DE-OS
30 23 133, 32 01 434 und 30 27 122 beschrieben.
So beschreibt die DE-OS 30 23 133 einen Chipwiderstand,
dessen Widerstandsschicht mit darüber liegender Kontakt
schicht durch Bedampfungsprozesse hergestellt werden. Die
Widerstandschicht wird durch eine Polyimidfolie mit Durch
brüchen geschützt. Über diese Durchbrüche erfolgt eine
galvanische Verstärkung der Kontaktschicht, um eine Einsei
tenlötung des Chips zur Platinenmontage zu gewährleisten.
Nach der Anwendung einer Photoätztechnik werden Strukturie
rungen der Kontakt- und Widerstandsschichten vorgenommen.
Die Widerstandsfolie kann im Bereich der Kontaktschichten um
180° zueinander geklappt werden, so daß eine Möglichkeit zur
Lötmontage auch der Zweitseite des Chips erreicht wird. Um
den Rand gehende Kontaktierungen sind nach dieser Methode
nicht herstellbar.
Eine hiervon abgewandelte Technologie beschreibt die DE-OS
32 01 434 in der Form, daß die schützende Polyimidfolie
durch eine ausgehärtete Lackschicht gleicher Dicke ersetzt
wird. Auf eine Zweiseitenmontage durch geeignete technologi
sche Maßnahmen wird bei diesem Vorschlag verzichtet.
Die in der DE-OS 30 27 122 aufgeführten Vorschläge zur
Chipwiderstandsherstellung vermitteln diesem um den Rand
gehende Kontakte, indem eine Klappung der einseitig ganz mit
einer Widerstandsschicht und einer darüberliegenden, ver
stärkenden Kontaktschicht metallisierten Folie um 180° und
eine Klebefixierung der Ränder um einen Träger bestimmter
Länge bewirkt wird. Die geklappten Folienränder werden
hierbei in einem Abstand voneinander gehalten. Diese Wider
standsanordnung kann auch ohne Träger nach Umklappung der
Ränder mit sich selbst verklebt werden, wobei auf die Ab
standshaltung der geklappten Ränder zu achten ist. Danach
wird die Widerstandsschicht im nicht geklappten, mittigen
Bereich mindestens teilweise freigelegt, um mit einer LASER-
Vorrichtung auf gewünschte Widerstandswerte abgleichen zu
können, bevor ein Schutzlack aufgetragen wird. In der Aus
führungsform ohne Träger ist der Mittelteil, der zudem durch
die Abgleich-Mäander bereits geschwächt ist, in der Zone
zwischen den beabstandeten Folienrändern sehr bruchanfällig
und nur an der Oberseite durch die Lackschicht geschützt.
Derartig hergestellte Chipwiderstände können nach Vereinze
lung in Magazinen gestapelt oder gegurtet werden. Wird keine
Vereinzelung vorgenommen und werden die Chipwiderstände am
streifenförmigen Träger belassen, so werden die Trennstellen
zunächst perforiert und erst beim Bestücken der Leiterplatte
durch den Bestückungsautomaten getrennt. Der plättchenförmi
ge Träger ist Teil eines stranggepreßten oder aus einer
Platte geschnittenen Kunststoff-, Hartpapier- oder Metall
streifens, der nicht nur als Träger, sondern in der Ferti
gung quasi als Montageband dient, das in einzelne Chipwider
stände zerteilt wird. Hieraus ist ersichtlich, daß durch die
beschriebene Längenbegrenzung der Träger nur ein kapazitiver
Vergleich mit Stapelmagazinen gegeben ist.
Die letztgenannten Beispiele mit organischen Folien als
Substratmaterial sind gekennzeichnet von vielen unterschied
lichen technologischen Verfahren. Angewendet werden die
Photoätztechnik, Klebetechnik, Galvanotechnik, Trägermonta
getechnik, Lacktechnik und LASER-Techniken, um an einem
Einzelband Chipwiderstände herstellen zu können. Die Durch
führung einer kontinuierlichen Produktion ist bereits bei
der Trägerumklebung mit der Substratfolie nicht mehr gege
ben, weshalb die Grundlage für eine Massenfertigung begrenzt
bleibt. Darüber hinaus besteht mit der Anwendung der be
schriebenen technologischen Verfahren kaum die Möglichkeit,
Kontaminationen des Schichtsystems, z. B. mit ionogenen
Stoffen, zu vermeiden.
Die Anwendung von LASER-Bearbeitungsverfahren zur Sublimati
on metallischer Schichten von organischen Folien in einer
Serienproduktion erfordert einen alternierenden Produktions
fluß und muß bezüglich der erzielbaren Qualitätsparameter
als kritisch betrachtet werden.
Insgesamt muß eingeschätzt werden, daß zur Herstellung
hochqualitativer Chipwiderstände nur hochwertige Grundmate
rialien und unterschiedliche kostenaufwendige Technologien
mit hohen Arbeitszeitfonds eingesetzt werden können. Darüber
hinaus ist es bisher unvermeidlich, daß technologisch be
dingte Kontaminationen der Dünnschichtphasen eintreten, die
in erster Linie Lebensdauer- und Zuverlässigkeitsverhalten
beeinflussen.
Der Erfindung liegt die Aufgabe zugrunde, einen Chipwider
stand sowie eine Chipleiterbahnbrücke genannter Gattung
sowie Verfahren zu deren Herstellung anzugeben, die nach
kontinuierlichen Verfahren herstellbar sind und deren Her
stellung keine Hilfsmaterialien und Hilfsarbeitsgänge erfor
dern, keine Umweltbelastung durch chemische Abprodukte
bewirken und infolge weniger Arbeitsgänge mit eingeschränk
tem technologischen Einsatz eine hohe Fertigungsökonomie
bedingen.
Diese Aufgabe wird durch einen Chipwiderstand mit den Merk
malen des Anspruchs 1, eine Chipleiterbahnbrücke mit den
Merkmalen des Anspruchs 4 und durch Verfahren mit jeweils
den Merkmalen der Ansprüche 7, 8, 9 oder 10 gelöst.
Demgemäß sind bei dem erfindungsgemäßen Chipwiderstand die
Folienenden mechanisch schlüssig, also sich gegenseitig
kontaktierend, auf der Folienrückseite angeordnet, wobei die
Widerstandsschicht nur geringfügig die beiden Kontaktschich
ten überlappt, schmale Überlappungszonen bildend und die
Kontaktschichten die Faltkanten der Folie nach oben und
unten ungefähr gleich weit umgreifen.
Von Vorteil ist, wenn die Isolierschicht breiter als die
Widerstandsschicht ist, jedoch den Anschlußbereich freiläßt.
Dabei kann die Isolierschicht aus einer auf der Widerstands
schicht aufgebrachten, dichten Oxidschicht und einer darauf
angeordneten, organischen Resistfolie bestehen.
Lösungsgemäß ist bei der erfindungsgemäßen Chipleiterbahn
brücke die einseitig mit einer Kontaktschicht versehene
Folie beidseitig so um 180° gefaltet, daß die Kontakt
schicht/-bahn um die beiden Faltkanten greift, während die
Folienenden mechanisch schlüssig, sich berührend, auf der
Folienrückseite angeordnet sind und entlang der Folienenden
eine kontaktmaterialfreie Zone vorhanden ist. Zudem ist die
ungefaltene, obere Folienseite von einer Isolationsschicht/Resist
folie derart bedeckt, daß nur die um die Ränder grei
fende Metallphase/Anschlußbereich frei ist. Dabei kann die
gesamte Kontaktbahn oder nur der Anschlußbereich mit einer
Zinnschicht bedeckt sein.
Gemäß dem erfindungsgemäßen Verfahren zur Herstellung des
Chipwiderstands wird ein bandförmiges, in erwärmtem Zustand
verformbares Polymermaterial als Substrat mit zwei zueinan
der und zu den Substratenden beabstandeten Kontaktstreifen
besputtert und mittig der Kontaktstreifen in deren Längs
richtung so gefaltet, daß die Bandkanten mechanisch schlüs
sig, einander berührend, auf der Rückseite des Bandes lie
gen. Danach wird auf die kontaktmaterialfreie Zone auf der
Bandoberfläche eine Widerstandsschicht aufgebracht, die die
die Randzonen der Kontaktstreifen nur geringfügig überlappt,
wonach zur Erzeugung einzelner Chip-Widerstandsflächen Quer-
Trennschnitte und gleichzeitig ein Widerstandsabgleich
eingebracht. Schließlich wird eine die Widerstandsschicht
überdeckende Isolationsschicht, die vorzugsweise aus einer
direkt auf die Widerstandssschicht aufgebrachten Oxidschicht
und einer darüber aufgetragenen Resistfolie besteht.
Erfindungsgemäß kann der Chipwiderstand auch mit sehr hoher
Produktivität derart hergestellt werden, daß ein breites
Substratfolienband mit mehreren parallel in Bandlängsrich
tung sich erstreckenden und zueinander in konstantem Abstand
befindlichen Kontaktstreifen und mit Widerstandsstreifen,
die jeweils zwischen einem Kontaktstreifenpaar angeordnet
sind, versehen wird. Eine Trennung in Chip-Widerstandsflä
chen mit gleichzeitigem Abgleich wird durchgeführt und
danach werden Isolationsstreifen über den Widerstandsstrei
fen aufgetragen. Schließlich wird die Folie in Längsrichtung
in einzelne Widerstandsbahnen aufgetrennt, wonach die Fal
tungs- und Fixierprozesse an den separierten Einzelbändern
durchgeführt werden.
Erfindungsgemäß erfolgt die Herstellung der Chipleiterbrüc
ken in Einzel- bzw. Singleband- oder Simultan-Bandstruktur-
Weise, ähnlich wie bei den Chipwiderständen, nur daß statt
dem paarweisen Auftrag von Kontaktstreifen nur eine Kontakt
bahn je Band aufgetragen und darüber nur eine Resistfolie
aufgebracht wird.
Dabei wird als Substratmaterial eine thermisch umformbare
und gegebenenfalls rekristallisierbare organische Polymerma
terial-Folie verwendet, die geeignet ist, den thermischen
Wirkungen des Produktionsprozesses zu widerstehen und die
eine ausreichende Temperatur- und Wärmeformbeständigkeit
aufweist, um Lötprozesse und übliche thermische Dauerbela
stungen als Widerstandsbauelement zu ertragen. Wie im fol
genden dargelegt wird, werden alle Arbeitsgänge, die zu
fertigen Widerstandsstrukuren führen, vorzugsweise auf der
Basis der Hochvakuumtechnik (Schichtensputtern, Elektronen
strahlbearbeitung) durchgeführt.
Der erfindungsgemäße Chipwiderstand und die erfindungsgemäße
Chipleiterbahnbrücke sowie deren erfindungsgemäße Herste
lungsverfahren werden nachfolgend anhand von Ausführungsbei
spielen unter Bezug auf die Zeichnungen näher erläutert.
Es zeigt:
Fig. 1 einen Längsschnitt durch einen Chipwiderstand,
Fig. 2 bis 6 eine Draufsicht auf fünf aufeinanderfolgende
Stadien bei der Herstellung des Chipwiderstands
nach Fig. 1, in Singlebändern,
Fig. 2 das Folienband als Substrat,
Fig. 3 das Folienband nach Fig. 2, mit aufgesputterten
Kontaktstreifen,
Fig. 4 das Folienband wie in Fig. 3, mit eingefalteten
Bandrändern,
Fig. 5 das Folienband wie in Fig. 4, mit aufgesputter
ter Widerstandsschicht,
Fig. 6 das Folienband wie in Fig. 5, mit eingebrachten
Trennschnitten und Abgleichs-Mäandern,
Fig. 7 ein Stadium wie in Fig. 3, mit Kontaktstreifen,
die seitliche Schlitze aufweisen,
Fig. 8 ein Stadium wie in Fig. 3, mit durchgehenden
Trennschlitzen in den Kontaktstreifen,
Fig. 9 und 10 zwei Stadien bei der Herstellung des Chipwi
derstandes über eine simultane Bandstruktur,
Fig. 9 ein breites Folienband, mit mehreren parallelen
Kontaktstreifen-Paaren,
Fig. 10 ein Folienband wie in Fig. 9, mit aufgebrachten
Widerstandsstreifen,
Fig. 11 einen Schnitt durch eine Chipleiterbahnbrücke,
Fig. 12 und 13 eine Draufsicht auf zwei Stadien des Her
stellungsverfahrens in Singlebändern der Chip
leiterbahnbrücke nach Fig. 11,
Fig. 12 ein Folienband mit aufgesputterter Kontaktbahn,
und
Fig. 13 das Folienband wie in Fig. 12, mit eingefalte
nen Bahnrändern und teilweise aufgetragener
Resistfolie.
Wie insbesondere aus Fig. 1 ersichtlich ist, besteht der
erfindungsgemäße Chipwiderstand aus einer Polyimidfolie 1
als Substrat, die derart doppelgefaltet und in sich verklebt
ist, daß ihre beiden Kanten/Enden 3 mechanisch schlüssig,
sich stirnseitig berührend, angeordnet sind, seitliche
Faltkanten 4 bildend. Um diese Faltkanten 4 im wesentlichen
gleichweit herumführend sind auf der Folie 1 je ein Kontakt
streifen 2 angeordnet und zwar derart, daß auf der Ober- und
Unterseite der gefaltenen/gedoppelten Folie jeweils eine
kontaktmaterialfreie Zone vorhanden ist.
Auf der Oberseite der Folie 1 ist eine Widerstandsschicht 5
in diese Abstands- bzw. freie Zone so aufgebracht, daß sie
nur sehr geringfügig die anliegenden Ränder der Kontakt
streifen 2 überlappen, zwei Überlappungszonen 7 bildend.
Die Widerstandsschicht ist von einer Isolierschicht über
deckt, die sich nur geringfügig auf nebenliegende schmale
Zonen der Kontaktstreifen erstreckt. so daß die Kontakt-
bzw. Anschlußflächen frei bleiben.
Wie aus Fig. 2 bis 8 ersichtlich ist, wird bei der Herstel
lung von Chipwiderständen in Singlebändern als polymeres
Grundmaterial (Substrat) eine thermisch umformbare Folie
von hoher Wärmeformbeständigkeit verwendet und zu einer
Folienband-Breite 18 geschnitten, die etwa der doppelten
Chipwiderstandslänge entspricht (Fig. 2). Je nach verwende
tem Folientyp ist gegebenenfalls die Oberflächenseite vorzu
behandeln, auf der Metallbeschichtungen mittels Sputtern
erfolgen. Diese Vorbehandlung verfolgt ausschließlich den
Zweck, die erforderlichen Haftfestigkeiten zu vermitteln.
Das kann durch eine Oberflächenbeschichtung mit einem spezi
ellen organischen Material ("primer") oder durch eine Ober
flächenveränderung vermittels Plasma- oder Ionenstrahlätzung
erfolgen. Außerdem kann die Haftfestigkeit dünner Schichten
durch die geeignete Wahl der Sputterparameter beeinflußt
werden.
Zweckmäßig wird die erfindungsgemäße Folientechnologie von
Rolle zu Rolle durchgeführt, wobei z. B. der erste Sputter
prozeß zur Erzeugung einer streifenförmigen Metallisierung 2
gemäß Fig. 3 dient. Dabei werden zwei in einem Abstand 8
zueinander liegende Kontaktstreifen 2 aufgebracht. Als
Metallphase wird Kupfer oder eine Kupferlegierung verwendet.
Auf die Möglichkeit einer sequentiellen Nachbeschichtung mit
einem edleren Buntmetall oder Edelmetall wird hingewiesen,
wenn für spezielle Anwendungsfälle die Forderung nach exak
testen Bauelementkontaktierungen besteht.
Das streifenförmig metallisierte Folienband 11 wird mit
einer Vorrichtung in der Wärme derartig um jeweils 180° in
der Mitte der beiden Längsmetallisierungen bzw. Kontakt
streifen gefaltet, jeweils Faltkanten 4 bildend, daß die
Folienbandenden 3 mechanisch schlüssig und aneinanderliegend
auf der gefalteten Bandseite (Rückseite) angeordnet sind.
Die Längsmetallisierungen (Kontaktstreifen 2) sind dann
geometrisch derart umgebildet, daß sie zwei um die Ränder/Faltkanten
4 greifende Leitphasen gemäß Fig. 1 und 4 bis 6
bilden.
Diesem Faltprozeß fügt sich unter mechanischer Führung der
umgeformten Folie eine Kalandrierung bei erhöhter Tempera
tureinwirkung an, um eine thermische Formbeständigkeit zu
erreichen. Bei der Verwendung einer partiell rekristallisie
renden Thermoplastfolie kann diese Wärmeformbeständigkeit
direkt erzielt werden. Bei Folienwerkstoffen mit einem
geometrischen Memoire ist die Anwendung eines faltseitig
aufgebrachten Schmelzadhesives geboten. Weiterhin kann eine
Oberflächenverschweißung durch eine Thermokompressionsein
wirkung eine dauerhafte Fixierung gewährleisten, wenn ein
entsprechendes Folienmaterial eingesetzt wird.
Ebenfalls in kontinuierlichem Verfahren wird eine Sputterbe
schichtung mit Widerstandsmaterialien ganzflächig auf der
ungefalteten Kontaktfolien-Oberseite gemäß Fig. 5 vorgenom
men, eine Widerstandsschicht 5 bildend. Diese Widerstands
schicht 5 muß die beidseitigen Kontaktstreifen 2 zu ca. 25%
überlappen und sperrschichtfrei ausgeführt werden.
Der Widerstandsabgleich der Widerstandsschicht 5 am prak
tisch endlosen Band erfolgt kontinuierlich mit dem Elektro
nenstrahlbearbeitungsverfahren und geregelter Mitführung des
Abgleichmediums zur Bandgeschwindigkeit. Hierbei werden
gemäß Fig. 6 im Hochvakuum die Widerstandsflächen (der
einzelnen Chipwiderstände) mit jeweils einem Doppelschnitt 9
durch die Widerstands- und Kontaktschichten getrennt. Die
Möglichkeit des notwendigen Widerstands-Einzelabgleichs
jeder Chipstruktur, z. B. in Mäanderform 10 ist damit gege
ben.
Die Hermetisierung der Widerstandsschicht durch eine Isola
tionsschicht 6 erfolgt in zwei Teilschritten. Zuerst wird
mit Hilfe der Magnetronsputtertechnik eine oxidische Phase
ganzflächig in der Art abgeschieden, daß die Kontaktflächen
bis auf vernachlässigbare Überlappungen unbedeckt bleiben.
Danach wird unter Vermeidung weiterer Hochvakuumsprozesse
eine Resistfolie mit Schmelzklebeauftrag nur an diese Oxid
phase im kontinuierlichen Verfahren in der Wärme aufkalan
dert. Die Belotung der beiderseitgen Kontaktflächen wird
ebenfalls kontinuierlich durchgeführt, z. B. indem das Band
durch ein Belotungsbad geführt wird.
Sollte eine Einzelkennzeichnung der Chipwiderstände erfor
derlich sein, so zeigt sich auch hier ein Vorteil der konti
nuierlichen Verfahrensweise gegenüber den Chargentechnologi
en. Geeignet sind hierzu das Stempelumdruckverfahren und der
Tampondruck am laufenden Band. Bei der Verwendung einer
geeigneten Deckfolie bietet die LASER-Beschriftung besondere
Vorteile, die auch beidseitig durchgeführt werden kann.
Die in Fig. 11 dargestellte Chipleiterbahnbrücke (0-Ohm-
Widerstand) besteht aus einer Folie 1, die in der gleichen
Weise gefalten ist, bei dem Chipwiderstand gemäß Fig. 1. Auf
der Folie 1 ist eine Kontaktbahn 12 angeordnet, die die
gefaltene Folie 1 auf der gesamten Oberseite und um die
Faltkanten 4 herumreichend auch einen Teil der gefalteten
Unterseite bedeckt, jeweils nur einen Mittenbereich an den
aneinanderreichenden Enden 3 freilasssend. An der Oberseite
ist die Kontaktbahn 12 im wesentlichen mittig mit einer
Isolationsschicht 6, z. B. einer Resistfolie, versehen, die
jedoch die metallischen Kontaktflächen bzw. Anschlußflächen
nicht bedeckt.
Nach den gleichen grundsätzlichen Verfahren wie die Chipwi
derstände sind auch die "0-Ohm" Widerstände als Chipleiter
banhbrücken herstellbar. Der vereinfachte technologische
Herstellungsablauf wird unter Bezug auf die Zeichnungsfigu
ren 12 und 13 näher erläutert. So wird gemäß Fig. 12 die
Kontaktbahn 12 ungeteilt auf das Folienband 11 unter
Verwendung von Kupfer oder einer Kupferlegierung gesputtert.
Die Umformung des Folienbandes durch einen Falt- und Posi
tionierungsprozeß wird in gleicher Weise durchgeführt, wie
sie bei der Darlegung des Widerstandsherstellungsverfahrens
beschrieben wurde, so daß ein beschichtetes Band gemäß Fig.
13 vorliegt. Dieses wird kontinuierlich durch ein Tauchver
zinnungsbad geführt und anschließend in der beschriebenen
Weise partiell, d. h. nur die obere Fläche, die Kontaktkan
tenflächen freilassend, mit einer Isolationsschicht 6 bzw.
einer Resistfolie beschichtet. Nach der Chipdesintegration
aus dem Band stehen Leiterbrücken zur Verfügung, die beid
seitig auf Leiterplatten montiert werden können und deren
max. Widerstandswert 0,05 Ohm beträgt.
Zur Realisierung einer hohen Fertigungsökonomie und Anlagen
ausnützung ist es zweckmäßig, das vorliegende Verfahren zur
Herstellung von Dünnschicht-Chipwiderständen weitestgehend
in simultanen Parallelbearbeitungen anzuwenden. Gerätetech
nisch ist es möglich, ein Folienband z. B. bis 126 mm Breite
mit additiven und subtraktiven Vakuumschichtverfahren
gleichartig zu bearbeiten. Es lassen sich somit gleichartige
Parameter für Kontakt-, Widerstands- und Passivierungs
schichten erzeugen. Subtraktive Elektronenstrahlbearbeitun
gen sind in gleicher Weise anwendbar wie bei dem Single-
Bandverfahren.
Für den Chipwiderstandstyp 1206, entsprechend 3 mm Länge und
1,5 mm Breite, muß eine Gesamtfolienbreite von 63 mm einge
setzt werden, wenn eine 10fach-Anordnung über- bzw. neben
einander angeordneter Chips simultan hergestellt werden
soll.
Bereits bei dieser Simultanvariante ergibt die Kapazität
einer Anlagenreihe eine Jahreskapazität von 10 Chipwider
ständen. Funktionsgemäß ist diese Produktionsdurchführung
nur mit CIM sinnvoll möglich, in der auch alle Meß-, Steue
rungs- und Regelprozesse integriert sind.
Verfahrensgemäß wird ein breites Folienband 21 von ca. 63 mm
Breite (Fig. 9 und 10) eingesetzt und kontinuierlich mit den
Kontaktschichten 2 und Widerstandsschichten 5 besputtert.
Die Strukturierung mit Doppelschnitten 9 durch beide Schich
ten 2, 5 und der Widerstandsabgleich 10 werden ebenfalls
kontinuierlich mit Hilfe des Elektronenstrahlverfahrens
durchgeführt. Fig. 9 zeigt das Folienband 21 nach dem ersten
und Fig. 10 nach dem letzten Sputterschritt. Es besteht hier
eine technologische Identität zur beschriebenen Singletech
nologie. Nach der Trennung des Simultanbandes in Singlebän
der entlang der durch die Pfeile 25 angezeigten, unterbro
chenen Linien, erfolgt der Faltprozeß, die geometrische
Fixierung, das thermische Auftragen der schmelzadhesiven
Isolier-Deckfolie und der Verzinnungsprozeß.
Nach dem gleichen simultanen Verfahren sind auch Chipleiter
bahnbrücken herstellbar, so daß ein beschichtetes Band mit
gleichsam aneinandergereihten Strukturen gemäß Fig. 9/12
vorliegt. Das getrennte und faltungsfixierte Einzelband wird
kontinuierlich durch ein Tauchverzinnungsbad geführt und an
schließend in der beschriebenen Weise partiell mit einer
Resistfolie 6 beschichtet. Nach der Chipdesintegration aus
dem beschichteten Folienband stehen Leiterbahnbrücken zur
Verfügung, die "face up" oder "face down" auf Leiterplatten
montiert werden können.
Die klar erkennbaren Vorteile der kontinuierlichen Produkti
onsweise, die von einer Minimierung des Arbeitskräfteeinsat
zes begleitet wird, ist zweckmäßig in eine rechnergestützte
Organisation (CIM) des Fertigungsablaufes und der Qualitäts
sicherung gebunden, wodurch auf jeglichen Belegdurchlauf
verzichtet werden kann. Hierdurch ist auch die notwendige
Flexibilität hinsichtlich der Produktionssteuerung auf
bestimmte Bauelementezielwerte entsprechend der Marktlage zu
sichern.
Als thermisch umformbare und wärmeformbeständige Polymerfo
lien sind vor allem die folgenden Materialien als Substrat-
Isolierphase für Dünnschicht-Chipwiderstände einzusetzen:
Polyetherimide,
Polyethersulfone,
Polyetheretherketone,
Polyphyenylensulfide,
Polyimide,
Polyphenylchinoxaline,
Polyphenylchinoxalinimide,
flexible Epoxidglasgewebelaminate.
Polyetherimide,
Polyethersulfone,
Polyetheretherketone,
Polyphyenylensulfide,
Polyimide,
Polyphenylchinoxaline,
Polyphenylchinoxalinimide,
flexible Epoxidglasgewebelaminate.
Die Dicke der einzusetzenden Folie richtet sich nach der
Dicke des Chipwiderstandes als Finalprodukt und beträgt
hiervon 50%. Für die zumeist angewendete Type 1206 (3×1,5 mm)
beträgt sie 0,25 mm.
Zur Realisierung der Chiplänge von 3,0 mm ist eine Folien
breite von etwas mehr als der doppelten Chiplänge einzuset
zen, nämlich 6,3 mm.
Verwendet wird gemäß Fig. 12 und 13 eine Folienbahn 11 aus
einem der vorstehend aufgeführten Materialien mit einer
Breite 18 von 6,3 mm, auf welche eine Kontaktbahn 12 aus
Kupfer oder einer Kupferlegierung mit einer Breite 24 von
4,3 mm und einer Dicke von ca. 500 nm aufgesputtert werden.
Dieses Folienband 11 wird mit Hilfe eines temperierten
Umformschuhes in Längsrichtung beidseitig um 180° so gefal
tet, daß die Folienenden 3 schlüssig, sich berührend, auf
der gefalteten Seite angeordnet sind. Die Fixierung dieser
gefalteten Bandform ist materialabhängig und wird bei der
Verwendung eines Polyphenylchinoxalins durch Thermokompres
sionsschweißen und bei der Verwendung eines Polyimids durch
ein Schmelzadhesiv und Wärmekalandrierung bewirkt.
Auf das so erhaltene Folienband 11 (Fig. 13), mit um die
Ränder/Faltkanten 4 gehenden Metallisierungen wird eine mit
einem Schmelzadhesiv versehene Resistfolie von 2 mm Breite
und ca. 20 Mikrometer Dicke im wesentlichen mittig in der
Wärme aufkalandert. Hiernach wird das Folienband durch ein
Tauchverzinnungsbad (ca. 240° und 2 bis 4 s Verweilzeit) ge
führt. Für Leiterbahnbrücken, die besonders niederohmig
ausgeführt werden müssen, wird erst die Tauchverzinnung der
Metallphase durchgeführt und anschließend die Resistfolie
aufgetragen.
Die Trennung des Bandes zu Einzelchips mit einer Breite von
1,5 mm erfolgt durch einen Schlag-/Schneidprozeß im kontinu
ierlichen Verfahren. Grundsätzlich sind auch mechanisch
zerspanende Verfahren oder optisch-fokussierende Verfahren
(LASER-Trennung) anzuwenden. Zur Einsparung von Verpackungen
und Montagehilfen kann diese Chipdesintegration auch direkt
am Bestückungsautomaten durchgeführt werden.
Die so erhaltenen Chipleiterbahnbrücken für die automatische
SMD-Bestückung sind sowohl face up als auch face down zu
montieren.
Verwendet wird gem. Fig. 2 eine Folie 11 aus einem der vor
stehend genannten Materialien mit einer Breite 18 von 6,3 mm,
auf welche zwei parallele Kontaktstreifen 2 mit einer
Breite 19 von 1,15 mm gemäß Fig. 2 so aufgesputtert werden,
daß ein mittiger Streifenabstand 8 von 2,00 mm resultiert.
Zur Vereinfachung der in der Folge notwendigen Trennung der
Kontaktstreifen 2 zwecks Durchführung des Widerstandsabglei
chens 7 sind modifizierte Streifen 16, 17 gemäß Fig. 7, 8
sputtertechnisch zu erzeugen oder aus dem geschlossenen
Streifen 2 herauszuarbeiten.
Für die Bemaßung in Fig. 7 gilt:
Breite 27 = 1,15 mm, Steg 22 = 0,50 mm, Schlitzbreite 20=0,30 mm
und Abstand 28 = 1,20 mm.
Für die Bemaßung in Fig. 11 gilt:
Breite 27 = 1,15mm, Schlitzbreite 20 = 0,30 mm und
Abstand 28 = 1,20 mm.
Für dieses Beispiel wird eine Kontaktstreifenausbildung 16
gemäß Fig. 7 gewählt, wobei die Kontaktmetallphasen mit
Hilfe der Maskensputtertechnik erzeugt werden.
Das kontaktierte Folienband wird mit Hilfe eines temperier
ten Umschuhes in Längsrichtung um 180°so gefaltet, daß die
Faltkanten/-enden 3 schlüssig auf der gefalteten Seite
angeordnet sind. Die Fixierung der gefalteten Bandform wird
analog der Beschreibung des Beispiels zur Herstellung einer
Chipleiterbahnbrücke durchgeführt.
Auf das so erhaltene Folienband 11 mit um die Ränder gehen
den Metallisierungen 2 wird im kontinuierlichen Verfahren
eine Widerstandsschicht 5 über Masken so aufgesputtert, daß
sie die Metallisierungsschichten ca. 0,25 mm überdecken.
Diese Anordnung entspricht somit Fig. 5.
Als Widerstandstargets werden für die Durchführung des
Sputterprozesses die folgenden Stoffe eingesetzt: Metalle,
Metallegierungen, Metall/Oxide, Metall/Metallsilicide und
andere. Für das vorliegende Beispiel wird eine Chrom/Nickel
schicht mit einer Dicke von ca. 100 nm aufgesputtert.
In einem weiteren Hochvakuumprozeß wird der Widerstandsab
gleich 10 unter Zugrundelegung einer Chipbreite 27 von 1,5
mm durchgeführt. Zuerst wird der Widerstandsstreifen 5 auf
dem Folienband 11 durch an die Zinnen 23 der Kontaktierung
16 gemäß Fig. 7 angreifende Doppelschnitte 9 mit dem Elek
tronenstrahl in die Chipgeometrie getrennt. Hiernach steht
auf dem Folienband eine einzeln für Meßzwecke zu kontaktie
rende Widerstandsstruktur zur Verfügung. Der Widerstandsab
gleich 10 wird ebenfalls mit Hilfe des Elektronenstrahlver
fahrens durchgeführt und zweckmäßig in Mäanderform entspre
chend Fig. 6 ausgelegt. Dieser Abgleich wird am Band durch
analoge Mitführung des Elektronenstrahls durchgeführt.
Zum mechanischen Schutz der abgeglichenen Widerstandsstruk
turen wird über die Widerstandsschicht 5 eine SiO₂-Schicht
gesputtert. Ein klimatischer Schutz zur Hermetisierung der
Widerstandsanordnung wird durch das Aufkalandern einer mit
einem Schmelzadhesiv versehenen Resistfolie in der Wärme
bewirkt.
Das Widerstandsband wird hiernach zur Belotung durch ein
Tauchverzinnungsbad (ca. 240° und 2 bis 4 s Verweilzeit) ge
führt. Die Trennung des Widerstandsbandes zu Einzelchips
wird wie im Beispiel 1 durchgeführt.
Das vorgeschlagene Herstellungsverfahren von Chipwiderstän
den und eingeschlossen hierin von Chipleiterbahnbrücken
eignet sich zur Simultanbearbeitung von z. B. zehn übereinan
der bzw. nebeneinander angeordneten Widerstandsstrukturen.
Hierzu wird ein Folienband 21 aus Polyphenylchinoxalin von
63 mm Breite eingesetzt und gemäß Fig. 9 derartig mit Kon
taktstreifen 2 aus Kupfer oder einer Kupferlegierung besput
tert, daß sich eine sinngemäße Anordnung entsprechend anein
andergereihter Strukturen nach Fig. 3 ergibt.
Nach dem Sputtern der Widerstandsschichten 5 und Durchfüh
rung von Elektronenstrahlstrukturierung 9 und -abgleich 10
werden SiO₂-Schichten als mechanischer Schutz nur über die
Widerstandsstrukturen 5 gesputtert, so daß nunmehr ein
Breitband gemäß Fig. 10 vorliegt. Hierbei kennzeichnen die
Pfeile 25 die Trennlinien zwischen den Singlestrukturen und
die Pfeile 26 die späteren Trennfugen 9 zur Chipdesintegra
tion aus dem Singleband.
Mit einer Schneidvorrichtung wird die simultane Bandstruktur
in Singlebänder zerlegt und den Falt- und Fixierungsprozes
sen analog den vorigen Beispielen zugeführt. Nach dem Aufka
landern einer adhesiven Resistfolie und Verzinnung kann eine
Kennzeichnung jedes Einzelwiderstandes in der beschriebenen
Weise durchgeführt werden.
Aus Singlebändern zerlegte Einzelchips können in üblicher
Weise in Beutel verpackt oder montagefreundlich gegurtet
bzw. magaziniert werden. Im Sinne der Umweltschonung ist es
jedoch geboten, die Singlebänder erst an den Bestückungsau
tomaten zu desintegrieren und auf alle aufwendigen bestüc
kungsfreundlichen Verpackungen zu verzichten. Gleichzeitig
werden mit der letztgenannten Methode bedeutende Kostenmini
mierungen erreicht.
Bezugszeichenliste
1 Folie
2 Kontaktstreifen
3 Folien-Ende/-Kante
4 Faltkante
5 Widerstandsschicht
6 Isolationsschichte
7 Überlappungszonen
8 (Streifen-)Abstand
9 Trenn-Doppelschnitte
10 Abgleich-Mäander
11 Folienband
12 Kontaktbahn
13 beschichtetes Band
14
15 Breite der Isolationsschicht
16 modifizierter Kontaktstreifen
17 modifizierter Kontaktstreifen
18 Breite des Folienbandes
19 Breite des Kontaktstreifens
20 Schlitz/-breite
21 breites Folienband
22 Stegbreite
23 Zinen
24 Breite der Kontaktbahn
25 Pfeil (Auftrennung in Bänder)
26 Pfeil (Desintegrierung)
27 Breite eines Chips
28 Schnittabstand
2 Kontaktstreifen
3 Folien-Ende/-Kante
4 Faltkante
5 Widerstandsschicht
6 Isolationsschichte
7 Überlappungszonen
8 (Streifen-)Abstand
9 Trenn-Doppelschnitte
10 Abgleich-Mäander
11 Folienband
12 Kontaktbahn
13 beschichtetes Band
14
15 Breite der Isolationsschicht
16 modifizierter Kontaktstreifen
17 modifizierter Kontaktstreifen
18 Breite des Folienbandes
19 Breite des Kontaktstreifens
20 Schlitz/-breite
21 breites Folienband
22 Stegbreite
23 Zinen
24 Breite der Kontaktbahn
25 Pfeil (Auftrennung in Bänder)
26 Pfeil (Desintegrierung)
27 Breite eines Chips
28 Schnittabstand
Claims (10)
1. Chipwiderstand in Dünnschichttechnik, mit
- - einer organischen Polymerfolie als Substrat, deren gegen überliegende Enden /Endbereiche um 180°auf der Folien rückseite gefalten und verklebt sind,
- - zwei um die Faltkanten der Folie geführten Kontaktstrei fen, die an der Folienoberseite zueinander beabstandet sind,
- - einer Widerstandsschicht, die zumindest die freie Ab standsfläche bedeckt,
- - einer über der Abgleichzone der Widerstandsschicht ange ordneten Schutzschicht dadurch gekennzeichnet, daß
- - die Folienenden (3) mechanisch schlüssig, sich berührend auf der Folienrückseite angeordnet sind,
- - die Widerstandsschicht (5) die Kontaktschichten (2) nur geringfügig überlappt,
- - an den Folien-Enden (3) eine kontaktstreifenfreie Zone vorgesehen ist,
- - daß die Isolierschicht (6) geringfügig breiter als die Widerstandsschicht (5) ist.
2. Chipwiderstand nach Anspruch 1,
dadurch gekennzeichnet, daß die Kontaktschichten (2) die
Faltkanten (4) an der Ober- und Unterseite der gefalteten
Folie (1) jeweils im wesentlichen gleich weit umgeben.
3. Chipwiderstand nach Anspruch 1,
dadurch gekennzeichnet, daß die Isolierschicht (6) aus einer
die Widerstandsschicht (5) und geringfügige Zonen neben
dieser bedeckenden dichten Oxidschicht und aus einer über
der Oxidschicht angeordneten organischen Resistfolie be
steht.
4. Chip-Leiterbahnbrücke in Dünnschichttechnik, mit
einem Substrat aus einem organischen Polymermaterial, das
einseitig eine Kontaktschicht aufweist
dadurch gekennzeichnet, daß
- - das folienförmige Material beidseitig so um 180°gefalten ist, daß die Kontaktschicht (12) um die Faltkanten (4) greift und die Enden (3) der Folie (1) mechanisch schlüs sig, sich berührend, auf der Folienrückseite angeordnet sind,
- - an den faltseitigen Enden (3) keine Kontaktschicht (12) vorgesehen ist,
- - die Kontaktschicht (12) an der ungefaltenen oberen Foli enseite von einer Isolier-/Resistschicht (6) derartig bedeckt ist, daß nur die um die Faltkanten (4) greifende Metallphase frei bleibt.
5. Chip-Leiterbahnbrücke nach Anspruch 4,
dadurch gekennzeichnet, daß für einen maximalen Widerstand
von 0,05 Ohm die Kontaktschicht ganzflächig mit einer Zinn
schicht bedeckt ist.
6. Chip-Leiterbahnbrücke nach Anspruch 4,
dadurch gekennzeichnet, daß nur die die Ränder/Faltkanten
(4) umgreifenden Metallphasen mit einer Zinnschicht bedeckt
sind.
7. Verfahren zur Herstellung der Chipwiderstände gemäß
Ansprüchen 1 bis 3,
dadurch gekennzeichnet, daß
- - auf eine bandförmige, in erwärmtem Zustand verformbare Polymerfolie (11) zwei zueinander und zu den Enden (3) im wesentlichen mittensymmetrisch beabstandete Kontaktstrei fen (2) aufgesputtert werden,
- - das Folienband (11) mittig der beiden Kontaktstreifen (2) so gefaltet wird, daß die Enden (3) schlüssig, einander berührend, auf ihrer Rückseite angeordnet sind,
- - ein Kontaktstreifen (5) auf die obere freie Folienband fläche so gesputtert wird, daß die Kontaktschichten nur geringfügig von der Widerstandsschicht (5) überlappt werden,
- - einzelne elektrisch getrennte Chip-Widerstandsflächen durch Quer-Trennschnitte (9) und gleichzeitig ein Wider standsabgleich durchgeführt werden,
- - eine die Widerstandsschicht (5) überdeckende Oxidschicht aufgesputtert und anschließend eine die Oxidschicht über deckende Resistfolie aufgebracht werden.
8. Verfahren zur Herstellung von Chip-Leiterbahnbrücken
gemäß den Ansprüchen 3 bis 5,
dadurch gekennzeichnet, daß
- - eine bandförmige und in der Wärme verformbare Polymerfo lie (11) als Substrat mit einer von den Folienband-Enden (3) beabstandeten Kontaktbahn (12) versehen wird,
- - das Folienband zweiseitig, außermittig so gefaltet wird, daß die Bandenden (3) mechanisch schlüssig, sich berüh rend, auf der Rückseite des Bandes (11) liegen und die Kontaktbahn (12) eine um die Faltkanten (4) gehende Metallisierung bildet,
- - anschließend die Kontaktbahn (12) verzinnt wird,
- - schließlich eine den Mittelstreifen der Kontaktbahn (12) überdeckende Resistfolie (6) aufgebracht wird, wobei die um die Faltkanten (4) greifenden Anschlußzonen unbedeckt bleiben.
9. Verfahren zur Herstellung von Chipwiderständen gemäß
Ansprüchen 1 bis 3,
dadurch gekennzeichnet, daß
- - auf eine breite Substratfolie (21) mehrere parallele, gleichförmig beabstandete Kontaktstreifen-Paare gesput tert werden,
- - zwischen die Kontaktstreifen-Paare (12) Widerstands schicht-Bahnen (5) aufgetragen werden,
- - die Widerstandsschichten (5) abgeglichen und oberflächen geschützt werden,
- - das breite Folienband (21) in Längsrichtung in einzelne Bänder aufgetrennt wird, und
- - anschließend die Faltungs- und Fixierprozesse an den separierten Einzelbändern durchgeführt werden.
10. Verfahren zur Herstellung von Chip-Leiterbahnbücken
gemäß Ansprüchen 4 bis 6,
dadurch gekennzeichnet, daß
- - auf ein breites Substratfolieband (21) in Längsrichtung mehrere parallele Kontaktbahnen (12) aufgesputtert wer den,
- - danach das breite Folienband (21) in Längsrichtung in Einzelbänder aufgetrennt wird, und
- - anschließend die Faltungs- und Fixierprozesse durchge führt sowie die Verzinnungen und Mittelabdeckungen (6) aufgetragen werden.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19914143217 DE4143217A1 (de) | 1991-01-18 | 1991-12-30 | Chipwiderstand und chip-leiterbahnbruecke in duennschichttechnik und verfahren zu deren herstellung |
PCT/DE1992/000030 WO1992013352A1 (de) | 1991-01-18 | 1992-01-20 | Chipwiderstand und chip-leiterbahnbrücke |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4101789 | 1991-01-18 | ||
DE19914143217 DE4143217A1 (de) | 1991-01-18 | 1991-12-30 | Chipwiderstand und chip-leiterbahnbruecke in duennschichttechnik und verfahren zu deren herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4143217A1 true DE4143217A1 (de) | 1992-07-23 |
Family
ID=25900419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19914143217 Ceased DE4143217A1 (de) | 1991-01-18 | 1991-12-30 | Chipwiderstand und chip-leiterbahnbruecke in duennschichttechnik und verfahren zu deren herstellung |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE4143217A1 (de) |
WO (1) | WO1992013352A1 (de) |
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- 1991-12-30 DE DE19914143217 patent/DE4143217A1/de not_active Ceased
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---|---|
WO1992013352A1 (de) | 1992-08-06 |
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Legal Events
Date | Code | Title | Description |
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8131 | Rejection |