KR20180018523A

KR20180018523A - 송신 장치, 수신 장치, 및 통신 시스템, 및, 신호 송신 방법, 신호 수신 방법, 및 통신 방법

Info

Publication number: KR20180018523A
Application number: KR1020177034704A
Authority: KR
Inventors: 히로오 타카하시; 히데유키 마츠모토; 히로아키 하야시; 나오히로 코시사카
Original assignee: 소니 주식회사
Priority date: 2015-06-15
Filing date: 2016-06-03
Publication date: 2018-02-21
Also published as: US20180145822A1; JPWO2016203987A1; EP3310012A4; US20200127805A1; EP3310012B1; EP3310012A1; US10419200B2; WO2016203987A1; SG11201708831WA; TWI705666B; CN107637035B; JP6822400B2; CN107637035A; TW201644200A; US10944536B2; KR102451190B1

Abstract

본 개시의 송신 장치는, 클록 신호를 클록 신호선에 출력하는 클록 신호 송신 회로와, 데이터 신호를 데이터 신호선에 출력하는 데이터 신호 송신 회로와, 데이터 신호의 블랭킹 기간에 동기하여, 클록 신호 송신 회로로부터 클록 신호선에, 클록 신호에 대신하여 소정의 블랭킹 신호가 출력되도록, 클록 신호 송신 회로를 제어하는 블랭킹 제어부를 구비한다.

Description

송신 장치, 수신 장치, 및 통신 시스템, 및, 신호 송신 방법, 신호 수신 방법, 및 통신 방법

본 개시는, 데이터 신호와 클록 신호의 전송에 적용되는 송신 장치, 수신 장치, 및 통신 시스템, 및, 신호 송신 방법, 신호 수신 방법, 및 통신 방법에 관한 것이다.

근래, 스마트폰 등의 휴대 디바이스나 카메라 디바이스 등에서는, 취급하는 화상 데이터의 대용량화가 진행되고, 디바이스 내 또는 다른 디바이스 사이에서의 데이터 전송에 고속화, 또한 저소비 전력화가 요구되고 있다. 이와 같은 요구에 응하기 위해, 휴대 디바이스나 카메라 디바이스용의 접속 인터페이스로서, MIPI(Mobile Industry Processor Interface) 얼라이언스가 책정한 C-PHY 규격이나 D-PHY 규격이라는 고속 인터페이스 규격의 표준화가 진행되고 있다. C-PHY 규격이나 D-PHY 규격은, 통신 프로토콜의 물리층(physical layer : PHY)의 인터페이스 규격이다. 또한, C-PHY 규격이나 D-PHY 규격의 상위 프로토콜·레이어로서, 휴대 디바이스의 디스플레이용의 DSI(Display Serial Interface)나, 카메라 디바이스용의 CSI(Camera Serial Interface)가 존재한다. 특허문헌 1에는, D-PHY 규격의 신호 전송의 안정화를 도모하는 기술이 제안되어 있다.

일본 특표2014-522204호 공보

상기한 C-PHY 규격이나 D-PHY 규격에서는, 실질적인 데이터 신호의 전송에는 고속(High Speed : HS) 차동 신호를 이용하고 있다. 또한, 클록 신호 및 데이터 신호의 블랭킹(blanking) 기간에는 저전력(Low Power : LP) 신호를 이용하고 있다. HS 차동 신호와 LP 신호는 공통의 전송로에서 전송된다. 예를 들면 D-PHY 규격에서는, 클록 신호를 전송하는 하나의 전송로(클록 레인)와, 데이터 신호를 전송하는 1 또는 복수의 전송로(데이터 레인)가 존재한다. 클록 레인과 데이터 레인과의 각각에서의 신호의 전송 기간에는, HS 차동 신호로 전송을 행하는 기간과 LP 신호로 전송을 행하는 기간이 존재한다. 클록 레인과 데이터 레인의 각각에서, HS 차동 신호와 LP 신호가 공통의 전송로에서 전송된다. 그렇지만, LP 신호는, 차동 신호가 아니라 싱글 엔드 신호이고, 또한, 신호 전송에 필요하게 되는 전압치가 HS 차동 신호와는 다르다. 이 때문에, HS 차동 신호와 LP 신호의 각각을 송수신하기 위한 회로가 제각기 필요하게 된다.

데이터 전송시의 저소비 전력화를 도모할 수 있도록 한 송신 장치, 수신 장치, 및 통신 시스템, 및, 신호 송신 방법, 신호 수신 방법, 및 통신 방법을 제공하는 것이 바람직하다.

본 개시의 한 실시의 형태에 관한 송신 장치는, 클록 신호를 클록 신호선에 출력하는 클록 신호 송신 회로와, 데이터 신호를 데이터 신호선에 출력하는 데이터 신호 송신 회로와, 데이터 신호의 블랭킹 기간에 동기하여, 클록 신호 송신 회로로부터 클록 신호선에, 클록 신호에 대신하여 소정의 블랭킹 신호가 출력되도록, 클록 신호 송신 회로를 제어하는 블랭킹 제어부를 구비한 것이다.

본 개시의 한 실시의 형태에 관한 수신 장치는, 데이터 신호를 데이터 신호선을 통하여 수신하는 데이터 신호 수신 회로와, 클록 신호와, 데이터 신호의 블랭킹 기간에 동기하여 출력된 소정의 블랭킹 신호를, 클록 신호선을 통하여 수신하는 클록 신호 수신 회로를 구비한 것이다.

본 개시의 한 실시의 형태에 관한 통신 시스템은, 클록 신호를 클록 신호선에 출력하고, 데이터 신호를 데이터 신호선에 출력하고, 데이터 신호의 블랭킹 기간에 동기하여, 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 송신 장치와, 데이터 신호를 데이터 신호선을 통하여 수신하고, 클록 신호와 소정의 블랭킹 신호를 클록 신호선을 통하여 수신하는 수신 장치를 구비한 것이다.

본 개시의 한 실시의 형태에 관한 신호 송신 방법은, 클록 신호를 클록 신호선에 출력하는 것과, 데이터 신호를 데이터 신호선에 출력하는 것과, 데이터 신호의 블랭킹 기간에 동기하여, 클록 신호선에, 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 것을 포함하는 것이다.

본 개시의 한 실시의 형태에 관한 신호 수신 방법은, 데이터 신호를 데이터 신호선을 통하여 수신하는 것과, 클록 신호와, 데이터 신호의 블랭킹 기간에 동기하여 출력된 소정의 블랭킹 신호를, 클록 신호선을 통하여 수신하는 것을 포함하는 것이다.

본 개시의 한 실시의 형태에 관한 통신 방법은, 클록 신호를 클록 신호선에 출력하는 것과, 데이터 신호를 데이터 신호선에 출력하는 것과, 데이터 신호의 블랭킹 기간에 동기하여, 클록 신호선에, 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 것과, 데이터 신호를 데이터 신호선을 통하여 수신하는 것과, 클록 신호와 소정의 블랭킹 신호를 클록 신호선을 통하여 수신하는 것을 포함하는 것이다.

본 개시의 한 실시의 형태에 관한 송신 장치 또는 통신 시스템, 또는, 신호 송신 방법 또는 통신 방법에서는, 데이터 신호의 블랭킹 기간에 동기하여, 클록 신호선에, 클록 신호에 대신하여 소정의 블랭킹 신호가 출력된다.

본 개시의 한 실시의 형태에 관한 수신 장치 또는 통신 시스템, 또는, 신호 수신 방법 또는 통신 방법에서는, 클록 신호선을 통하여, 클록 신호와, 데이터 신호의 블랭킹 기간에 동기하여 출력된 소정의 블랭킹 신호가 수신된다.

본 개시의 한 실시의 형태에 관한 송신 장치 또는 통신 시스템, 또는, 신호 송신 방법 또는 통신 방법에 의하면, 데이터 신호의 블랭킹 기간에 동기하여, 클록 신호선에, 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하도록 하였기 때문에, 데이터 전송시의 저소비 전력화를 도모할 수 있다.

본 개시의 한 실시의 형태에 관한 수신 장치 또는 통신 시스템, 또는, 신호 수신 방법 또는 통신 방법에 의하면, 클록 신호선을 통하여, 클록 신호와, 데이터 신호의 블랭킹 기간에 동기하여 출력된 소정의 블랭킹 신호를 수신하도록 하였기 때문에, 데이터 전송시의 저소비 전력화를 도모할 수 있다.

또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.

도 1은 데이터 신호와 클록 신호를 전송하는 통신 시스템의 개요를 도시하는 블록도.
도 2는 도 1에 도시한 통신 시스템을 실현하는 비교례에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 3은 도 2에 도시한 통신 시스템의 구체적인 회로 구성례를 도시하는 회로도.
도 4는 도 2에 도시한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 한 예를 도시하는 설명도.
도 5는 본 개시의 제1의 실시의 형태에 관한 통신 시스템의 개요를 도시하는 블록도.
도 6은 도 5에 도시한 통신 시스템의 구체적인 회로 구성례를 도시하는 회로도.
도 7은 도 5에 도시한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 한 예를 도시하는 설명도.
도 8은 차동 신호에 관한 설명도.
도 9는 제2의 실시의 형태에 관한 통신 시스템의 구체적인 회로 구성례를 도시하는 회로도.
도 10은 도 9에 도시한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 한 예를 도시하는 설명도.
도 11은 제2의 실시의 형태의 제1의 변형례에 관한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 한 예를 도시하는 설명도.
도 12는 제2의 실시의 형태의 제2의 변형례에 관한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 한 예를 도시하는 설명도.
도 13은 제2의 실시의 형태의 제3의 변형례에 관한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 한 예를 도시하는 설명도.
도 14는 제2의 실시의 형태의 제4의 변형례에 관한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 한 예를 도시하는 설명도.
도 15는 제2의 실시의 형태의 제5의 변형례에 관한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 한 예를 도시하는 설명도.
도 16은 제3의 실시의 형태에 관한 통신 시스템의 개요를 도시하는 블록도.
도 17은 도 16에 도시한 통신 시스템의 구체적인 적용례를 도시하는 블록도.
도 18은 도 17에 도시한 적용례에서의 데이터 송신 처리의 한 예를 도시하는 흐름도.
도 19는 제4의 실시의 형태에 관한 통신 시스템의 개요를 도시하는 블록도.
도 20은 제4의 실시의 형태에 관한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 제1의 예를 도시하는 설명도.
도 21은 제4의 실시의 형태에 관한 통신 시스템에서 클록 레인과 데이터 레인에 전송되는 각각의 신호 파형의 제2의 예를 도시하는 설명도.
도 22는 각 실시의 형태에 관한 통신 시스템이 적용되는 스마트폰의 외관 구성의 한 예를 도시하는 사시도.
도 23은 각 실시의 형태에 관한 통신 시스템이 적용되는 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 24는 각 실시의 형태에 관한 통신 시스템이 적용되는 이미지 센서의 한 구성례를 도시하는 블록도.
도 25는 각 실시의 형태에 관한 통신 시스템이 적용되는 차량탑재용 카메라의 설치례의 한 예를 도시하는 설명도.
도 26은 차량탑재용 카메라에 각 실시의 형태의 통신 시스템을 적용한 한 구성례를 도시하는 블록도.

이하, 본 개시의 실시의 형태에 관해 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.

0. LP 신호 및 HS 차동 신호를 이용하는 통신 시스템(비교례)(도 1∼도 4)

1. 제1의 실시의 형태(HS 차동 신호만을 이용하는 통신 시스템의 제1의 예)(도 5∼도 7)

2. 제2의 실시의 형태(HS 차동 신호만을 이용하는 통신 시스템의 제2의 예)

2. 1 구성 및 동작(도 9∼도 10)

2. 2 변형례(도 11∼도 15)

3. 제3의 실시의 형태(2개의 통신 모드를 전환 가능한 통신 시스템)(도 16∼도 18)

4. 제4의 실시의 형태(종단 제어를 생략한 통신 시스템)(도 19∼도 21)

5. 적용례

5. 1 제1의 적용례(도 22∼도 24)

5 . 2 제2의 적용례(도 25∼도 26)

6. 기타의 실시의 형태

<0. LP 신호 및 HS 차동 신호를 이용하는 통신 시스템>

본 실시의 형태에 관한 통신 시스템을 설명하기 전에, 우선, 비교례로서, LP 신호 및 HS 차동 신호를 이용하는 통신 시스템의 개요를 설명한다.

도 1은, 예를 들면 C-PHY 규격이나 D-PHY 규격의 통신 인터페이스에 대응한 통신 시스템의 개요를 도시하고 있다. 도 1에 도시한 통신 시스템은, 송신부(TX)와, 수신부(RX)를 구비하고 있다. 또한, 이 통신 시스템은, 송신부(TX)와 수신부(RX)에 걸쳐서, 클록 신호를 전송하는 클록 레인(CL)과, 예를 들면 화상 데이터 등의 데이터 신호를 전송하는 데이터 레인(DL)을 구비하고 있다. 또한, 도 1에서는, 데이터 레인(DL)으로서, 4개의 데이터 레인(DL1, DL2, DL3, DL4)을 갖는 예를 나타내고 있지만, 데이터 레인(DL)의 수는 이것으로 한하지 않고, 예를 들면 하나의 데이터 레인(DL1)뿐이라도 좋다.

송신부(TX)는, 송신 디지털 회로(TX-DIGITAL)와, 송신 아날로그 회로(TX-ANALOG)를 갖고 있다. 송신 디지털 회로(TX-DIGITAL)와 송신 아날로그 회로(TX-ANALOG)의 사이에서는, 예를 들면 16비트나 8비트의 패럴렐 신호가 전송된다.

수신부(RX)는, 수신 디지털 회로(RX-DIGITAL)와, 수신 아날로그 회로(RX-ANALOG)를 갖고 있다. 데이터 레인(DL1, DL2, DL3, DL4)에서, 수신 아날로그 회로(RX-ANALOG)와 수신 디지털 회로(RX-DIGITAL)의 사이에서는, 예를 들면 16비트나 8비트의 패럴렐 신호가 전송된다. 클록 레인(CL)에서, 수신 아날로그 회로(RX-ANALOG)와 수신 디지털 회로(RX-DIGITAL)의 사이에서는, 예를 들면 2비트의 시리얼 신호가 전송된다.

클록 레인(CL)에서, 송신 아날로그 회로(TX-ANALOG)와 수신 아날로그 회로(RX-ANALOG)의 사이는, 차동의 클록 신호를 전송하는 클록 신호선(30)으로 접속되어 있다. 데이터 레인(DL1, DL2, DL3, DL4)에서, 송신 아날로그 회로(TX-ANALOG)와 수신 아날로그 회로(RX-ANALOG)의 사이는, 차동의 데이터 신호를 전송하는 데이터 신호선(31, 32, 33, 34)으로 접속되어 있다. 클록 신호선(30)과 데이터 신호선(31, 32, 33, 34)은 각각, 차동 신호를 전송하는 한 쌍의 포지티브 신호선(Dp)과 네거티브 신호선(Dn)을 갖고 있다. 클록 신호선(30)과 데이터 신호선(31, 32, 33, 34)에는 각각, 예를 들면 2비트의 시리얼 신호가 전송된다.

도 2는, 도 1에 도시한 통신 시스템을 실현하는, 비교례에 관한 통신 시스템의 한 구성례를 도시하고 있다. 또한, 도 2에서는, 도 1에서의 데이터 레인(DL)으로서, 하나의 데이터 레인(DL1)만을 나타내지만, 다른 데이터 레인(DL2, DL3, DL4)에 대해서도 개략 마찬가지의 구성이라도 좋다,

이 비교례에 관한 통신 시스템은, 도 1의 송신부(TX)에 상당하는 송신부(101)와, 도 1의 수신부(RX)에 상당하는 수신부(102)를 구비하고 있다.

클록 레인(CL)에서, 송신부(101)는, HS 차동 신호의 처리를 행하는 CL-HS 회로(111)와, LP 신호의 처리를 행하는 CL-LP 회로(112)를 갖고 있다. 데이터 레인(DL1)에서, 송신부(101)는, HS 차동 신호의 처리를 행하는 DL-HS 회로(113)와, LP 신호의 처리를 행하는 DL-LP 회로(114)를 갖고 있다.

클록 레인(CL)에서, 수신부(102)는, HS 차동 신호의 처리를 행하는 CL-HS 회로(121)와, LP 신호의 처리를 행하는 CL-LP 회로(122)를 갖고 있다. 데이터 레인(DL1)에서, 수신부(102)는, HS 차동 신호의 처리를 행하는 DL-HS 회로(123)와, LP 신호의 처리를 행하는 DL-LP 회로(124)를 갖고 있다.

도 3은, 도 2에 도시한 비교례에 관한 통신 시스템의 구체적인 회로 구성례를 도시하고 있다. 또한, 도 4는, 도 2에 도시한 비교례에 관한 통신 시스템에서 클록 레인(CL)과 데이터 레인(DL1)에 전송되는 각각의 신호 파형의 한 예를 도시하고 있다.

도 4에 도시한 바와 같이, 이 비교례에 관한 통신 시스템에서는, 클록 레인(CL)에서, 송신부(101)로부터 클록 신호선(30)에 출력되는 신호의 스테이터스는, HS 차동 신호로 전송하는 상태가 되는 HPS(High Speed State)의 기간과, LP 신호로 전송하는 상태가 되는 LPS(Low Power State)의 기간이 존재한다. 실질적인 클록 신호는, HPS의 기간에 HS 차동 신호로 출력된다.

마찬가지로, 데이터 레인(DL1)에서, 송신부(101)로부터 데이터 신호선(31)에 출력되는 신호의 스테이터스는, HS 차동 신호로 전송하는 상태가 되는 HPS의 기간과, LP 신호로 전송하는 상태가 되는 LPS의 기간이 존재한다. 실질적인 데이터 신호는, HPS의 기간에 HS 차동 신호로 출력된다. 또한, 도 4에서, 실질적인 데이터 신호의 부분을 HST라고 기재한다. 또한, HPS의 기간에는, TRAIL 기간(T_HS _-TRAIL)이나 SYNC(동기) 기간(T_HS _-SYNC) 등이 포함된다. 실질적인 데이터 신호의 부분을 포함하지 않는 블랭킹 기간은, LPS의 기간에 포함된다. 실질적인 데이터 신호는, 예를 들면 Byte 단위로 출력된다.

도 3에 도시한 바와 같이, 이 통신 시스템은, 송신부(101) 내의 각 회로부에 클록 신호를 공급하는 수정 발진기(XTAL)(82) 및 PLL 회로(81)와, 수신부(102) 내의 각 회로부에 클록 신호를 공급하는 수정 발진기(XTAL)(83)를 갖고 있다.

CL-HS 회로(111)는, HS 스테이트 머신(HS FSM)(51)과, 셀렉터(52)와, 패럴렐/시리얼(PS) 변환 회로(53)와, 클록 분주기(DIV)(54)와, HS 드라이버(HS DRV)(55)를 갖고 있다. 셀렉터(52)는, Toggle 신호와, 값 0의 신호(ALL0)와, 값 1의 신호(ALL1)를 선택적으로 출력한다. Toggle 신호는, 예를 들면 8비트의 클록 신호(1010_1010)이다.

CL-LP 회로(112)는, LP 스테이트 머신(LP FSM)(41)과, LP 인코더(LP ENC)(42)와, LP 드라이버(LP DRV)(43)를 갖고 있다. LP 스테이트 머신(41)에는, 클록 레인 제어 신호가 입력된다.

DL-HS 회로(113)는, HS 스테이트 머신(HS FSM)(71)과, 셀렉터(72)와, 패럴렐/시리얼(PS) 변환 회로(73)와, HS 드라이버(HS DRV)(74)를 갖고 있다. HS 스테이트 머신(71)으로부터는, 데이터 송신 준비 완료 신호(TxReadyHS)가 출력된다. 셀렉터(72)는, 송신 데이터(TxDataHS)와, 동기 코드 신호(SYNC)와, 값 0의 신호(ALL0)와, 값 1의 신호(ALL1)를 선택적으로 출력한다.

DL-LP 회로(114)는, LP 스테이트 머신(LP FSM)(61)과, LP 인코더(LP ENC)(62)와, LP 드라이버(LP DRV)(63)를 갖고 있다. LP 스테이트 머신(61)에는, 데이터 송신 요구 신호(TxRequestHS)가 입력된다.

또한, 송신부(101)에서, LP 드라이버(43)과, HS 드라이버(55)와, LP 드라이버(63)와, HS 드라이버(74)는, 도 1에서의 송신 아날로그 회로(TX-ANALOG)에 상당한다.

CL-HS 회로(121)는, 클록 신호 종단 회로로서의 종단 회로(TERM)(56)와, HS 리시버(HS RCV)(57)와, 클록 분주기(DIV)(58)를 갖고 있다. 종단 회로(56)는, 종단 저항을 갖고 있다.

CL-LP 회로(122)는, LP 리시버(LP RCV)(44)와, LP 디코더(LP DEC)(45)와, LP 스테이트 머신(LP FSM)(46)을 갖고 있다. LP 스테이트 머신(46)은, 클록 레인(CL)의 스테이터스 신호를 출력한다.

DL-HS 회로(123)는, 데이터 신호 종단 회로로서의 종단 회로(TERM)(75)와, HS 리시버(HS RCV)(76)와, 클록 분주기(DIV)(77)와, 워드 얼라인(word alignment) 보정 회로(ALN)(78)를 갖고 있다. 종단 회로(75)는, 종단 저항을 갖고 있다. 워드 얼라인 보정 회로(ALN)(78)는, 수신 동기 신호(RxSyncHS)와, 수신 유효 신호(RxValidHS)와, 수신 데이터(RxDataHS)를 출력한다.

DL-LP 회로(124)는, LP 리시버(LP RCV)(64), LP 디코더(LP DEC)(65), LP 스테이트 머신(LP FSM)(66)을 갖고 있다. LP 스테이트 머신(66)은, 수신 액티브 신호(RxActiveHS)를 출력한다.

또한, 수신부(102)에서, 주로, LP 리시버(44)와, 종단 회로(56)와, HS 리시버(57)와, LP 리시버(64)와, 종단 회로(75)와, HS 리시버(76)가, 도 1에서의 수신 아날로그 회로(RX-ANALOG)에 상당한다.

<1. 제1의 실시의 형태>

다음에, 본 개시의 제1의 실시의 형태에 관해 설명한다. 이하에서는, 상기 비교례와 개략 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.

도 5는, 도 1에 도시한 통신 시스템을 실현하는, 본 개시의 제1의 실시의 형태에 관한 통신 시스템의 개요를 도시하고 있다. 도 6은, 도 5에 도시한 통신 시스템의 구체적인 회로 구성례를 도시하고 있다. 또한, 도 7은, 도 5에 도시한 통신 시스템에서 클록 레인(CL)과 데이터 레인(DL1)에 전송되는 각각의 신호 파형의 한 예를 도시하고 있다. 또한, 도 5 내지 도 7에서는, 도 1에서의 데이터 레인(DL)으로서, 하나의 데이터 레인(DL1)만을 나타내지만, 다른 데이터 레인(DL2, DL3, DL4)에 대해서도 개략 같은 구성이라도 좋다.

본 실시의 형태에 관한 통신 시스템은, 도 1의 송신부(TX)에 상당하는 송신부(1)(송신 장치)와, 도 1의 수신부(RX)에 상당하는 수신부(2)(수신 장치)를 구비하고 있다.

도 7에 도시한 바와 같이, 본 실시의 형태에 관한 통신 시스템에서는, 클록 레인(CL)에서, 송신부(1)로부터 클록 신호선(30)에 출력되는 신호는, 블랭킹 기간도 포함하여 전부 HS 차동 신호만으로 되어 있다. 후술하는 바와 같이, 클록 레인(CL)에서, 블랭킹 기간에는, 송신부(1)로부터 클록 신호선(30)에, 소정의 블랭킹 신호로서, 소정의 제1의 신호치(예를 들면 HS-0)의 차동 블랭킹 신호와, 소정의 제1의 신호치와는 다른 소정의 제2의 신호치(예를 들면 HS-1)의 차동 신호가 출력된다.

또한, HS-0은 값 0(차동 0(Differential-0))이 되는 차동 신호, HS-1은 값 1(차동 1(Differential-1))이 되는 차동 신호를 나타낸다. 보다 구체적으로는, 도 8에 도시한 바와 같이, HS-0의 신호는, 차동 신호의 전송선에서의 포지티브 신호선(Dp)의 전압 레벨이 Low가 되고, 네거티브 신호선(Dn)의 전압 레벨이 High가 된 차동 신호인 것을 말한다. 또한, HS-1의 신호는, 차동 신호의 전송선에서의 포지티브 신호선(Dp)의 전압 레벨이 High가 되고, 네거티브 신호선(Dn)의 전압 레벨이 Low가 되는 차동 신호인 것을 말한다.

마찬가지로, 데이터 레인(DL1)에서, 송신부(1)로부터 데이터 신호선(31)에 출력되는 신호는, 블랭킹 기간도 포함하여 전부 HS 차동 신호만으로 되어 있다.

또한, 도 7에서, 실질적인 데이터 신호의 부분을 HST라고 기재한다. 실질적인 데이터 신호의 전후의 기간에는 SYNC(동기) 기간(T_HS _-SYNC)과 TRAIL 기간(T_HS _-TRAIL)이 포함되어 있어도 좋다. 데이터 레인(DL1)에서, 블랭킹 기간에는, 송신부(1)로부터 데이터 신호선(31)에, 소정의 데이터 블랭킹 신호로서, 임의의 차동 신호(예를 들면 HS-0 또는 HS-1)를 블랭킹 기간의 전체에 걸쳐서 출력하여도 좋다.

도 6에 도시한 바와 같이, 본 실시의 형태에 관한 통신 시스템은, 송신부(1) 내의 각 회로부에 클록 신호를 공급하는 수정 발진기(XTAL)(82) 및 PLL 회로(81)와, 수신부(2) 내의 각 회로부에 클록 신호를 공급하는 수정 발진기(XTAL)(83) 및 PLL 회로(84)를 갖고 있다.

클록 레인(CL)에서, 송신부(1)는, HS 차동 신호의 처리를 행하는 CL-HS 회로(11)를 갖고 있다. 데이터 레인(DL1)에서, 송신부(1)는, HS 차동 신호의 처리를 행하는 DL-HS 회로(13)를 갖고 있다.

CL-HS 회로(11)는, 차동의 클록 신호를 포함하는 HS 차동 신호를 클록 신호선(30)에 출력하는 차동 클록 신호 송신 회로라도 좋다. DL-HS 회로(13)는, 차동의 데이터 신호를 데이터 신호선(31)에 출력하는 차동 데이터 신호 송신 회로라도 좋다.

본 실시의 형태에서의 송신부(1)에는, 상기 비교례에서의 LP 신호의 처리를 행하는 CL-LP 회로(112) 및 DL-LP 회로(114)에 상당하는 회로는 포함되어 있지 않아도 좋다.

CL-HS 회로(11)는, 도 6에 도시한 바와 같이, 도 3에서의 CL-HS 회로(111)와 개략 같은 회로를 갖고 있어도 좋다. 즉, CL-HS 회로(11)는, HS 스테이트 머신(HS FSM)(51)과, 셀렉터(52)와, 패럴렐/시리얼(PS) 변환 회로(53)와, 클록 분주기(DIV)(54)와, HS 드라이버(HS DRV)(55)를 갖고 있어도 좋다. 셀렉터(52)는, Toggle 신호와, 소정의 제1의 신호치(HS-0)가 되는 값(0)의 신호(ALL0)와, 소정의 제2의 신호치(HS-1)가 되는 값(1)의 신호(ALL1)를 선택적으로 출력한다. Toggle 신호는, 예를 들면 8비트의 클록 신호(1010_1010)이다. 본 실시의 형태에서는, 클록 레인 제어 신호와 데이터 송신 요구 신호(TxRequestHS)가, HS 스테이트 머신(51)에 입력된다.

DL-HS 회로(13)는, 도 6에 도시한 바와 같이, 도 3에서의 DL-HS 회로(113)와 개략 같은 회로를 갖고 있어도 좋다. 즉, DL-HS 회로(13)는, HS 스테이트 머신(HS FSM)(71)과, 셀렉터(72)와, 패럴렐/시리얼(PS) 변환 회로(73)와, HS 드라이버(HS DRV)(74)를 갖고 있어도 좋다. HS 스테이트 머신(71)으로부터는, 데이터 송신 준비 완료 신호(TxReadyHS)가 출력된다. 셀렉터(72)는, 송신 데이터(TxDataHS)와, 동기 코드 신호(SYNC)와, 소정의 제1의 신호치(HS-0)가 되는 값(0)의 신호(ALL0)와, 소정의 제2의 신호치(HS-1)가 되는 값(1)의 신호(ALL1)를 선택적으로 출력한다.

송신부(1)는, 블랭킹 제어부(20)를 갖고 있다. 도 6에 도시한 바와 같이, 블랭킹 제어부(20)는, HS 스테이트 머신(51)과 HS 스테이트 머신(71)을 갖고 있어도 좋다.

블랭킹 제어부(20)는, 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여, DL-HS 회로(13)로부터 데이터 신호선(31)에, 데이터 신호에 대신하여, 소정의 데이터 블랭킹 신호가 출력되도록, DL-HS 회로(13)를 제어한다. 또한, 블랭킹 제어부(20)는, 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여, CL-HS 회로(11)로부터 클록 신호선(30)에, 클록 신호에 대신하여 소정의 기간 이상에 걸쳐서 소정의 제1의 신호치(예를 들면 HS-0)가 연속하는 차동 블랭킹 신호가 출력되도록, CL-HS 회로(11)를 제어한다. 여기서, 소정의 기간이란, 클록 신호의 클록 주기보다도 긴 기간이다. 차동 블랭킹 신호를, 클록 신호의 클록 주기보다도 긴 기간에 걸쳐서 소정의 제1의 신호치가 연속하는 신호로 함으로써, 후술하는 수신부(2)의 클록 상태 판별 회로(59)에서, 신호의 변화를 검출할 수 있고, 블랭킹 기간이 시작되는 것을 검출하는 것이 가능해진다.

또한, 블랭킹 제어부(20)는, 데이터 신호의 블랭킹 기간 종료 시각에 동기하여, CL-HS 회로(11)로부터 클록 신호선(30)에, 차동 블랭킹 신호에 대신하여, 차동 블랭킹 신호와는 다른 소정의 차동 신호가 출력되도록, CL-HS 회로(11)를 제어한다. 구체적으로는, 소정의 차동 신호로서, 소정의 제1의 신호치와는 다른 소정의 제2의 신호치(예를 들면 HS-1)가 소정의 기간 이상에 걸쳐서 연속하는 차동의 신호가 출력되도록, CL-HS 회로(11)를 제어한다. 또한, 이상의 설명에서의 소정의 제1의 신호치를 HS-1, 소정의 제2의 신호치를 HS-0으로 하여도 좋다. 소정의 차동 신호를, 소정의 제1의 신호치와는 다른 소정의 제2의 신호치가 소정의 기간 이상에 걸쳐서 연속하는 차동의 신호로 함으로써, 후술하는 수신부(2)의 클록 상태 판별 회로(59)에서, 신호의 변화를 검출할 수 있고, 블랭킹 기간이 종료되고, 데이터 신호의 전송이 시작되는 것을 검출하는 것이 가능해진다.

클록 레인(CL)에서, 수신부(2)는, HS 차동 신호의 처리를 행하는 CL-HS 회로(21)를 갖고 있다. 데이터 레인(DL1)에서, 수신부(2)는, HS 차동 신호의 처리를 행하는 DL-HS 회로(23)를 갖고 있다.

DL-HS 회로(23)는, 차동의 데이터 신호를 데이터 신호선(31)을 통하여 수신하는 차동 데이터 신호 수신 회로라도 좋다. CL-HS 회로(21)는, 차동의 클록 신호와, 상기한 CL-HS 회로(11)로부터 출력된 차동 블랭킹 신호를, 클록 신호선(30)을 통하여 수신하는 차동 클록 신호 수신 회로라도 좋다.

본 실시의 형태에서의 수신부(2)에는, 상기 비교례에서의 LP 신호의 처리를 행하는 CL-LP 회로(122) 및 DL-LP 회로(124)에 상당하는 회로는 포함되어 있지 않아도 좋다.

DL-HS 회로(23)는, 도 6에 도시한 바와 같이, 도 3에서의 DL-HS 회로(123)와 개략 같은 회로를 갖고 있어도 좋다. 즉, 데이터 신호선(31)에 접속된 데이터 신호 종단 회로로서의 종단 회로(TERM)(75)와, HS 리시버(HS RCV)(76)와, 클록 분주기(DIV)(77)와, 워드 얼라인 보정 회로(ALN)(78)를 갖고 있어도 좋다. 종단 회로(75)는, 종단 저항을 갖고 있다. 워드 얼라인 보정 회로(ALN)(78)는, 수신 동기 신호(RxSyncHS)와, 수신 유효 신호(RxValidHS)와, 수신 데이터(RxDataHS)를 출력한다.

CL-HS 회로(21)는, 도 6에 도시한 바와 같이, 도 3에서의 CL-HS 회로(121)와 개략 같은 회로를 갖고 있어도 좋다. 즉, CL-HS 회로(21)는, 클록 신호선(30)에 접속된 클록 신호 종단 회로로서의 종단 회로(TERM)(56)와, HS 리시버(HS RCV)(57)와, 클록 분주기(DIV)(58)를 갖고 있어도 좋다. 종단 회로(56)는, 종단 저항을 갖고 있다.

CL-HS 회로(21)는, 또한, 클록(CL) 상태 판별 회로(59)를 갖고 있다. 클록 상태 판별 회로(59)에는, HS 리시버(57)를 이용하여 송신부(1)의 CL-HS 회로(11)로부터의 클록 신호와, 소정의 제1의 신호치(예를 들면 HS-0)의 차동 블랭킹 신호(예를 들면 HS-0)와, 소정의 제2의 신호치(예를 들면 HS-1)의 차동 신호가 입력된다.

클록 상태 판별 회로(59)는, 종단 제어 회로로서의 기능을 가지며, 차동 블랭킹 신호에 의거하여, 데이터 신호 종단 회로(종단 회로(75)) 및 클록 신호 종단 회로(종단 회로(56))에 대해 각각의 종단 저항을 오프 시키는 제어를 행한다. 또한, 클록 상태 판별 회로(59)는, 데이터 신호의 블랭킹 기간 종료 시각에 동기하여 출력된, 소정의 제2의 신호치(예를 들면 HS-1)의 차동 신호에 의거하여, 종단 회로(75) 및 종단 회로(56)에 대해 각각의 종단 저항을 온 시키는 제어를 행한다.

또한, 종단 저항의 온/오프에 수반하여, 도 7에 도시한 바와 같이, 클록 레인(CL) 및 데이터 레인(DL1)의 블랭킹 기간에서의 신호의 전압 진폭이 변화한다. 또한, 블랭킹 기간에서 종단 제어를 오프 시킴에 의해, 클록 신호선(30) 및 데이터 신호선(31)에 흐르는 전류치를 저감할 수 있다.

또한, 클록 상태 판별 회로(59)는, 수신 액티브 신호(RxActiveHS)를 출력하고 워드 얼라인 보정 회로(78)에 대해, 워드 얼라인 제어를 행하는 기능을 갖고 있다. 블랭킹 기간이 종료되고, 데이터 신호의 전송이 시작되는 것을 클록 상태 판별 회로(59)에서 적절하게 검출함으로써, 동기 코드 신호(SYNC)를 검출하고, 워드 얼라인 보정 회로(78)에서 적절하게 워드 얼라인 제어를 할 수가 있다.

[효과]

이상과 같이, 본 실시의 형태에 의하면, 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여, 클록 신호선(30)에, 클록 신호에 대신하여 소정의 기간 이상에 걸쳐서 소정의 제1의 신호치가 연속하는 차동 블랭킹 신호를 출력하도록 하였기 때문에, 데이터 전송시의 저소비 전력화를 도모할 수 있다.

또한, 클록 신호선(30)을 통하여, 차동의 클록 신호와, 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여 소정의 기간 이상에 걸쳐서 소정의 제1의 신호치가 연속하도록 출력된 차동 블랭킹 신호를 수신하도록 하였기 때문에, 데이터 전송시의 저소비 전력화를 도모할 수 있다.

또한, 본 실시의 형태에 의하면, 상기한 비교례에 관한 통신 시스템에서는 유효하게 활용되지 않았던 LP 신호 부분(블랭킹 기간)에도 HS 차동 신호에 의한 데이터 신호를 전송하는 것이 가능해지고, HS 차동 신호에 의한 데이터 신호의 전송 레이트를 내려, 전체로서 저소비 전력화를 실현할 수 있다. 또한, 본 실시의 형태에 의하면, 상기한 비교례에 관한 통신 시스템과 비교하여, LP 신호의 처리를 행하는 회로가 불필요하게 되고, 회로 규모를 삭감할 수 있다.

또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한 다른 효과가 있어도 좋다. 이후의 다른 실시의 형태의 효과에 대해서도 마찬가지이다.

<2. 제2의 실시의 형태>

다음에, 본 개시의 제2의 실시의 형태에 관해 설명한다. 이하에서는, 상기 비교례, 상기 제1의 실시의 형태와 개략 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.

도 9는, 본 실시의 형태에 관한 통신 시스템의 구체적인 회로 구성례를 도시하고 있다. 또한, 도 10은, 본 실시의 형태에 관한 통신 시스템에서 클록 레인(CL)과 데이터 레인(DL1)에 전송되는 각각의 신호 파형의 한 예를 도시하고 있다. 또한, 도 9 및 도 10에서는, 도 1에서의 데이터 레인(DL)으로서, 하나의 데이터 레인(DL1)만을 나타내지만, 다른 데이터 레인(DL2, DL3, DL4)에 대해서도 개략 같은 구성이라도 좋다. 또한, 본 실시의 형태에 관한 통신 시스템의 개요를 나타내는 블록 구성은, 도 5와 개략 같아도 좋다.

본 실시의 형태에서도, 상기 제1의 실시의 형태와 마찬가지로, 블랭킹 제어부(20)가, 데이터 신호의 블랭킹 기간 종료 시각에 동기하여, CL-HS 회로(11)로부터 클록 신호선(30)에, 차동 블랭킹 신호에 대신하여, 차동 블랭킹 신호와는 다른 소정의 차동 신호가 출력되도록, CL-HS 회로(11)를 제어한다. 상기 제1의 실시의 형태에서는, 소정의 차동 신호로서, 소정의 제2의 신호치(예를 들면 HS-1)가 소정의 기간 이상에 걸쳐서 연속하는 차동의 신호가 출력되도록, CL-HS 회로(11)를 제어한다. 이에 대해, 본 실시의 형태에서는, 소정의 차동 신호로서, 소정의 기간 이상에 걸쳐서 클록 신호가 출력되도록, CL-HS 회로(11)를 제어한다. 소정의 차동 신호를, 소정의 기간 이상에 걸치는 클록 신호로 함으로써, 수신부(2A)의 클록 상태 판별 회로(59)에서, 신호의 변화를 검출할 수 있고, 블랭킹 기간이 종료되고, 데이터 신호의 전송이 시작되는 것을 검출하는 것이 가능해진다.

본 실시의 형태에서는, 도 7에 도시한 바와 같이, 클록 레인(CL)에서, 블랭킹 기간에는, 송신부(1)로부터 클록 신호선(30)에, 소정의 제1의 신호치(예를 들면 HS-0 또는 HS-1)의 차동 블랭킹 신호와, 클록 신호가 출력된다.

도 6의 회로 구성과 비교하여, 도 9의 회로에서는, 수신부(2A)의 CL-HS 회로(21)에서의 클록 상태 판별 회로(59)에 입력되는 신호가 다르다. 즉, 도 6의 회로 구성의 수신부(2)에서는, 클록 상태 판별 회로(59)에는, HS 리시버(57)로부터의 신호가 직접 입력된다. 이에 대해, 도 9의 회로 구성의 수신부(2A)에서는, 클록 상태 판별 회로(59)에는, HS 리시버(57)로부터의 신호는 직접 입력되지 않고, 클록 분주기(58)에서 분주된 신호가 입력된다. 이에 의해, 블랭킹 기간의 시작 시각 및 종료 시각을 검출한다.

기타의 구성 및 동작은, 상기 제1의 실시의 형태에 관한 통신 시스템과 개략 같아도 좋다.

[2. 2 변형례]

다음에, 제2의 실시의 형태의 통신 시스템의 제1 내지 제5의 변형례에 관해 설명한다.

도 11∼도 15는, 제1 내지 제5의 변형례에 관한 통신 시스템에서 클록 레인(CL)과 데이터 레인(DL1)에 전송되는 각각의 신호 파형의 한 예를 도시하고 있다. 또한, 도 11∼도 15에서는, 도 1에서의 데이터 레인(DL)으로서, 하나의 데이터 레인(DL1)만을 나타내지만, 다른 데이터 레인(DL2, DL3, DL4)에 대해서도 개략 같아도 좋다. 또한, 본 실시의 형태에 관한 통신 시스템의 개요를 나타내는 블록 구성은, 도 5와 개략 같아도 좋다.

(제1의 변형례)

도 11에 도시한 제1의 변형례에서는, 도 10에 도시한 예에 대해, 블랭킹 기간에 송신부(1)로부터 데이터 레인(DL1)에 출력되는 신호가 다르다. 데이터 레인(DL1)에서, 블랭킹 기간에는, 송신부(1)의 DL-HS 회로(13)로부터, 우선, 소정의 데이터 블랭킹 신호로서, HST의 기간에 전송되는 실질적인 데이터 신호의 최후의 값의 반전치의 차동 신호가 출력된다. 그 후, DL-HS 회로(13)로부터, 차동0(HS-0)의 차동 신호가 출력된다.

블랭킹 제어부(20)는, 블랭킹 기간의 시작 시각에 동기하여, DL-HS 회로(13)로부터 데이터 신호선(31)에, 데이터 신호의 최후의 값의 반전치의 차동 신호가 출력되도록, DL-HS 회로(13)를 제어한다. 또한, 블랭킹 제어부(20)는, 블랭킹 기간 종료 시각에 동기하여, 데이터 신호의 최후의 값의 반전치의 차동 신호에 대신하여, DL-HS 회로(13)로부터 데이터 신호선(31)에, HS-0의 차동 신호가 출력되도록, DL-HS 회로(13)를 제어한다. 또한, 클록 신호선(30)에는, 도 10의 예와 마찬가지로, 블랭킹 기간 종료 시각에 동기하여, 송신부(1)의 CL-HS 회로(11)로부터 클록 신호선(30)에 소정의 기간 이상에 걸쳐서 클록 신호가 출력된다. 블랭킹 기간에 출력되는 HS-0의 차동 신호와 클록 신호의 각각의 출력의 시작 시각은, 달라도 좋다.

이 제1의 변형례에 의하면, 데이터 레인(DL1)에서의 블랭킹 기간의 최후의 기간을 HS-0의 차동 신호로 함으로써, 블랭킹 기간의 최후의 기간의 신호치와, 다음에 계속된 SYNC(동기) 기간(T_HS _-SYNC)의 시작시의 신호치가 같은 값이 되어, 수신측의 동기의 처리를 용이하게 할 수 있다. 또한, 일반적으로, 데이터 레인(DL1)에서의 TRAIL 기간(T_HS _-TRAIL)의 신호는, 데이터 신호의 최후의 값의 반전치의 차동 신호로 되어 있다. 이 때문에, 이 제1의 변형례에 의하면, 블랭킹 기간의 시작시의 신호치를 TRAIL 기간(T_HS-TRAIL)의 신호에 맞출 수 있다.

기타는, 도 10의 신호 파형과 개략 같아도 좋다.

(제2의 변형례)

도 12에 도시한 제2의 변형례에서는, 도 11에 도시한 제1의 변형례에 대해, 송신부(1)의 CL-HS 회로(11)로부터 클록 신호선(30)에 출력되는 신호가 일부 다르다. 클록 레인(CL)에서, 블랭킹 기간에는, 송신부(1)의 CL-HS 회로(11)로부터, 우선, 도 7에 도시한 상기 제1의 실시의 형태와 마찬가지로, 소정의 제1의 신호치(예를 들면 HS-0 또는 HS-1)의 차동 신호가 출력된다. 그 후, 상기 제1의 실시의 형태와 마찬가지로, CL-HS 회로(11)로부터, 소정의 제1의 신호치와는 다른 소정의 제2의 신호치(예를 들면 HS-1 또는 HS-0)의 차동 신호가 출력된다. 그 후, 종단 저항을 온 시키는 시각을 경과한 후, CL-HS 회로(11)로부터 클록 신호가 출력된다. CL-HS 회로(11)로부터, 소정의 제2의 신호치의 차동 신호를 출력한 후, 종단 저항을 온 시키는 시각을 끼우고, 다음에, 클록 신호를 내는 점이, 상기 제1의 실시의 형태와는 다르다. 블랭킹 제어부(20)는, CL-HS 회로(11)로부터 적절한 타이밍에서 차동 신호와 클록 신호가 출력되도록, CL-HS 회로(11)를 제어한다.

이 제2의 변형례에 의하면, 제1의 변형례와 같이 클록 신호의 출력 기간 중에 종단 저항을 온 시키는 경우에 비하여, 클록 레인(CL)에서의 종단 저항 오프시의 클록 신호의 반사에 의한 파형의 혼란의 영향을 저감할 수 있다.

기타는, 도 11의 제1의 변형례와 개략 같아도 좋다.

(제3의 변형례)

도 13에 도시한 제3의 변형례에서는, 도 12에 도시한 제2의 변형례에 대해, 블랭킹 기간에 송신부(1)로부터 데이터 레인(DL1)에 출력되는 신호가 다르다. 이 제3의 변형례에서는, 블랭킹 기간 전체에 걸쳐, 송신부(1)의 DL-HS 회로(13)로부터, 소정의 데이터 블랭킹 신호로서, HS-0의 차동 신호가 출력된다. 블랭킹 제어부(20)는, DL-HS 회로(13)로부터 적절한 타이밍에서 HS-0의 차동 신호가 출력되도록, DL-HS 회로(13)를 제어한다.

기타는, 도 12의 제2의 변형례와 개략 같아도 좋다.

(제4의 변형례)

도 14에 도시한 제4의 변형례에서는, 도 11에 도시한 제1의 변형례에 대해, 블랭킹 기간에 송신부(1)로부터 데이터 레인(DL1)에 출력되는 신호가 일부 다르다. 이 제4의 변형례에서는, 데이터 레인(DL1)에서, 블랭킹 기간에는, 송신부(1)의 DL-HS 회로(13)로부터, 우선, 소정의 데이터 블랭킹 신호로서, HS-1의 차동 신호가 출력된다. 그 후, DL-HS 회로(13)로부터, HS-0의 차동 신호가 출력된다. 블랭킹 제어부(20)는, DL-HS 회로(13)로부터 적절한 타이밍에서 HS-1의 차동 신호와 HS-0의 차동 신호가 출력되도록, DL-HS 회로(13)를 제어한다.

기타는, 도 11의 제1의 변형례와 개략 같아도 좋다.

(제5의 변형례)

도 15에 도시한 제5의 변형례에서는, 도 12에 도시한 제2의 변형례에 대해, 블랭킹 기간에 송신부(1)로부터 데이터 레인(DL1)에 출력되는 신호가 일부 다르다. 이 제5의 변형례에서는, 데이터 레인(DL1)에서, 블랭킹 기간에는, 송신부(1)의 DL-HS 회로(13)로부터, 우선, 소정의 데이터 블랭킹 신호로서, HS-1의 차동 신호가 출력된다. 그 후, DL-HS 회로(13)로부터, HS-0의 차동 신호가 출력된다. 블랭킹 제어부(20)는, DL-HS 회로(13)로부터 적절한 타이밍에서 HS-1의 차동 신호와 HS-0의 차동 신호가 출력되도록, DL-HS 회로(13)를 제어한다.

기타는, 도 12의 제2의 변형례와 개략 같아도 좋다.

<3. 제3의 실시의 형태>

다음에, 본 개시의 제3의 실시의 형태에 관해 설명한다. 이하에서는, 상기 비교례, 상기 제1의 실시의 형태 또는 상기 제2의 실시의 형태와 개략 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.

도 16은, 본 개시의 제3의 실시의 형태에 관한 통신 시스템의 개요를 도시하고 있다. 본 실시의 형태에 관한 통신 시스템은, 도 1의 송신부(TX)에 상당하는 송신부(1B)(송신 장치)와, 도 1의 수신부(RX)에 상당하는 수신부(2B)(수신 장치)를 구비하고 있다.

상기 제1 및 제2의 실시의 형태에 관한 통신 시스템에서는, 클록 레인(CL)과 데이터 레인(DL1)의 각각에서 전송되는 신호를, 블랭킹 기간도 포함하여 전부 HS 차동 신호만으로 하고 있다. 이에 대해, 본 실시의 형태에 관한 통신 시스템은, LP 신호로의 통신도 가능하게 하는 전환 회로를 구비하고, LP 신호를 이용하지 않고서 HS 차동 신호만으로 통신을 행하는 모드와, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드를 전환 가능하게 한 것이다.

본 실시의 형태에 관한 통신 시스템에서, 송신부(1B)는, 상기 제1 및 제2의 실시의 형태에 관한 통신 시스템과 개략 같은 기능을 실현하는 블랭킹 제어부(20)를 갖고 있다.

또한, 송신부(1B)는, 클록 레인(CL)에서, HS 차동 신호의 처리를 행하는 CL-HS 회로(11)와, LP 신호의 처리를 행하는 CL-LP 회로(12)와, 전환 스위치(15)와, 셀렉터(17)를 갖고 있다.

CL-LP 회로(12)는, LP 신호로서 제1의 싱글 엔드 신호를 출력하는 제1의 싱글 엔드 신호 송신 회로라도 좋다. CL-LP 회로(12)는, 도 2에서의 CL-LP 회로(112)와 개략 같은 기능을 갖는 것이라도 좋다. 전환 스위치(15)는, 클록 신호선(30)에, CL-HS 회로(11)와 CL-LP 회로(12)의 어느 일방으로부터 신호 출력이 이루어지도록, 신호 출력의 경로를 전환하는 제1의 송신 전환 회로라도 좋다. 셀렉터(17)는, LP 신호를 이용하지 않고서 HS 차동 신호만으로 통신을 행하는 모드에서는 블랭킹 제어부(20)로부터의 제어 신호가 CL-HS 회로(11)에 입력되도록 하고, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드에서는, 블랭킹 제어부(20)로부터의 제어 신호가 CL-HS 회로(11)에 입력되지 않도록 하는 회로이다.

또한, 송신부(1B)는, 데이터 레인(DL1)에서, HS 차동 신호의 처리를 행하는 DL-HS 회로(13)와, LP 신호의 처리를 행하는 DL-LP 회로(14)와, 전환 스위치(16)와, 셀렉터(18)를 갖고 있다.

DL-LP 회로(14)는, LP 신호로서 제2의 싱글 엔드 신호를 출력하는 제2의 싱글 엔드 신호 송신 회로라도 좋다. DL-LP 회로(14)는, 도 2에서의 DL-LP 회로(114)와 개략 같은 기능을 갖는 것이라도 좋다. 전환 스위치(16)는, 데이터 신호선(31)에 DL-HS 회로(13)와 DL-LP 회로(14)의 어느 일방으로부터 신호 출력이 이루어지도록, 신호 출력의 경로를 전환하는 제2의 송신 전환 회로라도 좋다. 셀렉터(18)는, LP 신호를 이용하지 않고서 HS 차동 신호만으로 통신을 행하는 모드에서는 블랭킹 제어부(20)로부터의 제어 신호가 DL-HS 회로(13)에 입력되도록 하고, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드에서는, 블랭킹 제어부(20)로부터의 제어 신호가 DL-HS 회로(13)에 입력되지 않도록 하는 회로이다.

수신부(2B)는, 클록 레인(CL)에서, HS 차동 신호의 처리를 행하는 CL-HS 회로(21)와, LP 신호의 처리를 행하는 CL-LP 회로(22)와, 셀렉터(25)와, 셀렉터(27)와, 셀렉터(28)를 갖고 있다. CL-LP 회로(22)는, LP 신호로서 제1의 싱글 엔드 신호를 클록 신호선(30)을 통하여 수신하는 제1의 싱글 엔드 신호 수신 회로라도 좋다. CL-LP 회로(22)는, 도 2에서의 CL-LP 회로(122)와 개략 같은 기능을 갖는 것이라도 좋다.

셀렉터(25)는, LP 신호로서 제1의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제1의 수신 전환 회로라도 좋다. 셀렉터(25)는, LP 신호를 이용하지 않고서 HS 차동 신호만으로 통신을 행하는 모드에서는 클록 신호선(30)을 통하여 수신한 신호가 CL-LP 회로(22)에 입력되지 않도록 하고, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드에서는, 클록 신호선(30)을 통하여 수신한 신호가 CL-LP 회로(22)에 입력되도록 하는 회로이다. 셀렉터(27)는, LP 신호를 이용하지 않고서 HS 차동 신호만으로 통신을 행하는 모드에서는 CL-HS 회로(21)로부터의 종단 제어의 신호가 DL-HS 회로(23)에 입력되도록 하고, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드에서는, HS 회로(21)로부터의 종단 제어의 신호가 입력되지 않도록 하는 회로이다. 셀렉터(28)는, LP 신호를 이용하지 않고서 HS 차동 신호만으로 통신을 행하는 모드에서는 CL-HS 회로(21)로부터의 워드 얼라인 제어의 신호가 DL-HS 회로(23)에 입력되도록 하고, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드에서는, HS 회로(21)로부터의 워드 얼라인 제어의 신호가 입력되지 않도록 하는 회로이다.

또한, 수신부(2B)는, 데이터 레인(DL1)에서, HS 차동 신호의 처리를 행하는 DL-HS 회로(23)와, LP 신호의 처리를 행하는 DL-LP 회로(24)와, 셀렉터(26)를 갖고 있다. DL-LP 회로(24)는, LP 신호로서 제2의 싱글 엔드 신호를 데이터 신호선(31)을 통하여 수신하는 제2의 싱글 엔드 신호 수신 회로라도 좋다.

셀렉터(26)는, LP 신호로서 제2의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제2의 수신 전환 회로라도 좋다. 셀렉터(26)는, LP 신호를 이용하지 않고서 HS 차동 신호만으로 통신을 행하는 모드에서는 데이터 신호선(31)을 통하여 수신한 신호가 DL-LP 회로(24)에 입력되지 않도록 하고, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드에서는, 데이터 신호선(31)을 통하여 수신한 신호가 DL-LP 회로(24)에 입력되도록 하는 회로이다.

도 17은, 본 실시의 형태에 관한 통신 시스템의 구체적인 적용례를 도시하고 있다.

예를 들면, 본 실시의 형태에 관한 통신 시스템은, 도 17에 도시한 바와 같이, 이미지 센서(IS)로부터 어플리케이션 프로세서(AP)에의 데이터 전송에 적용 가능하다. 송신부(1B)는, 이미지 센서(IS) 내에 마련된다. 수신부(2B)는, 어플리케이션 프로세서(AP) 내에 마련된다. 이미지 센서(IS)와 어플리케이션 프로세서(AP)의 사이는, 클록 신호선(30)과 데이터 신호선(31)에 의하여 접속된다. 클록 신호선(30)과 데이터 신호선(31)에 따른 신호의 전송은 일방향으로 되어 있다.

또한, 이미지 센서(IS)와 어플리케이션 프로세서(AP)의 사이는, 쌍방향의 제어 버스(35)에 의해 접속된다. 제어 버스(35)는, I²C(Inter-Integrated Circuit) 인터페이스나 그 확장판인 I³C 인터페이스를 이용할 수 있다.

도 18은, 도 17에 도시한 이미지 센서(IS) 및 어플리케이션 프로세서(AP)를 포함하는 기기에서의 데이터 송신 처리의 한 예를 도시하고 있다.

이미지 센서(IS) 및 어플리케이션 프로세서(AP)를 포함하는 기기의 전원 투입이 이루어지면(스텝 S101), 어플리케이션 프로세서(AP)가, 제어 버스(35)를 사용하여, 이미지 센서(IS)의 레지스터 설정을 판독한다(스텝 S102). 이에 의해, 어플리케이션 프로세서(AP)는, 이미지 센서(IS)가 LP 신호 없음의 통신에 대응하고 있는지의 여부를 판단한다(스텝 S103). 즉, LP 신호를 이용하지 않고서 HS 차동 신호만으로 통신을 행하는 모드와, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드와의 어느 모드에 대응하고 있는지를 판단한다.

LP 신호 없음의 통신에 대응하고 있다고 판단한 경우(스텝 S103 ; Y)에는, 어플리케이션 프로세서(AP)는, 제어 버스(35)를 사용하여, LP 신호 없음의 통신을 유효화하는 설정을 이미지 센서(IS)에 송신한다(스텝 S104). 다음에, 어플리케이션 프로세서(AP)는, 제어 버스(35)를 사용하여, 이미지 센서(IS)에 송신 시작 지시의 신호를 출력한다(스텝 S105). LP 신호 없음의 통신에 대응하지 않는다고 판단한 경우(스텝 S103 ; N)에는, 어플리케이션 프로세서(AP)는, LP 신호와 HS 차동 신호의 쌍방을 이용하여 통신을 행하는 모드로 간주하여, 제어 버스(35)를 사용하고, 이미지 센서(IS)에 송신 시작 지시의 신호를 출력한다(스텝 S105). 다음에, 이미지 센서(IS)는, 송신 시작 지시의 신호를 받아서, 데이터 신호의 송신을 시작한다(스텝 S106).

<4. 제4의 실시의 형태>

다음에, 본 개시의 제4의 실시의 형태에 관해 설명한다. 이하에서는, 상기 비교례, 또는, 상기 제1 내지 제3의 실시의 형태와 개략 같은 구성 및 작용을 갖는 부분에 관해서는, 적절히 설명을 생략한다.

도 19는, 본 개시의 제4의 실시의 형태에 관한 통신 시스템의 개요를 도시하고 있다. 도 20은, 본 실시의 형태에 관한 통신 시스템에서 클록 레인(CL)과 데이터 레인(DL1)에 전송되는 각각의 신호 파형의 제1의 예를 도시하고 있다. 도 21은, 본 실시의 형태에 관한 통신 시스템에서 클록 레인(CL)과 데이터 레인(DL1)에 전송되는 각각의 신호 파형의 제2의 예를 도시하고 있다. 또한, 도 19 내지 도 21에서는, 도 1에서의 데이터 레인(DL)으로서, 하나의 데이터 레인(DL1)만을 나타내지만, 다른 데이터 레인(DL2, DL3, DL4)에 대해서도 개략 같은 구성이라도 좋다.

본 실시의 형태에 관한 통신 시스템은, 도 5에 도시한 통신 시스템의 구성에 대해, 종단 제어의 부분이 다르다. 상기 제1 내지 제3의 실시의 형태에서는, 블랭킹 기간에서, 종단 저항의 온/오프의 제어를 행하도록 하였지만, 본 실시의 형태에서는, 이 종단 저항의 온/오프의 제어를 생략하고 있다.

도 20의 제1의 예에서는, 클록 레인(CL)과 데이터 레인(DL1)에서의 종단 저항을 항상, 온의 상태로 한 경우의 예를 도시하고 있다. 도 20의 제1의 예의 경우, 온/오프의 전환 가능한 종단 저항을 마련하고, 종단 저항을 항상, 온의 상태로 하여도 좋고, 항상, 온이 되는 고정의 종단 저항을 마련하여도 좋다.

또한, 도 21의 제2의 예에서는, 클록 레인(CL)과 데이터 레인(DL1)에서의 종단 저항을 항상, 오프의 상태로 한 경우의 예를 도시하고 있다. 도 21의 제2의 예의 경우, 종단 저항 자체를 생략하여도 좋고, 온/오프의 전환 가능한 종단 저항을 마련하고, 종단 저항을 항상, 오프의 상태로 하여도 좋다.

도 20의 제1의 예와 도 21의 제2의 예에서는, 신호의 전압 진폭이 다르다. 종단 저항을 온으로 한 경우, 종단 저항을 오프로 한 경우보다도, 전압 진폭은 작아진다. 이 때문에, 도 20의 제1의 예에서의 전압 진폭의 쪽이, 도 21의 제2의 예에서의 전압 진폭보다도 작게 되어 있다.

기타는, 도 11의 신호 파형과 개략 같아도 좋다.

<5. 적용례>

다음에, 상기 각 실시의 형태에서 설명한 통신 시스템의 적용례에 관해 설명한다.

[5.1 제1의 적용례]

도 22는, 상기 각 실시의 형태의 통신 시스템이 적용되는 스마트폰(300)(다기능 휴대 전화)의 외관을 도시하는 것이다. 이 스마트폰(300)에는, 다양한 디바이스가 탑재되어 있고, 그들의 디바이스 사이에서 데이터의 교환을 행하는 통신 시스템에서, 상기 각 실시의 형태의 통신 시스템이 적용되어 있다.

도 23은, 스마트폰(300)에 사용된 어플리케이션 프로세서(310)의 한 구성례를 도시하는 것이다. 어플리케이션 프로세서(310)는, CPU(Central Processing Unit)(311)와, 메모리 제어부(312)와, 전원 제어부(313)와, 외부 인터페이스(314)와, GPU(Graphics Processing Unit)(315)와, 미디어 처리부(316)와, 디스플레이 제어부(317)와, MIPI 인터페이스(318)를 갖고 있다. CPU(311), 메모리 제어부(312), 전원 제어부(313), 외부 인터페이스(314), GPU(315), 미디어 처리부(316), 디스플레이 제어부(317)는, 이 예에서는, 시스템 버스(319)에 접속되고, 이 시스템 버스(319)를 통하여, 서로 데이터의 교환을 할 수 있도록 되어 있다.

CPU(311)는, 프로그램에 따라, 스마트폰(300)에서 취급되는 다양한 정보를 처리하는 것이다. 메모리 제어부(312)는, CPU(311)가 정보 처리를 행할 때에 사용하는 메모리(501)를 제어하는 것이다. 전원 제어부(313)는, 스마트폰(300)의 전원을 제어하는 것이다.

외부 인터페이스(314)는, 외부 디바이스와 통신하기 위한 인터페이스이고, 이 예에서는, 무선 통신부(502) 및 이미지 센서(410)와 접속되어 있다. 무선 통신부(502)는, 휴대 전화의 기지국과 무선 통신을 하는 것이고, 예를 들면, 베이스밴드부나, RF(Radio Frequency) 프런트 엔드부 등을 포함하여 구성된다. 이미지 센서(410)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서를 포함하여 구성된다.

GPU(315)는, 화상 처리를 행하는 것이다. 미디어 처리부(316)는, 음성이나, 문자나, 도형 등의 정보를 처리하는 것이다. 디스플레이 제어부(317)는, MIPI 인터페이스(318)를 통하여, 디스플레이(504)를 제어하는 것이다.

MIPI 인터페이스(318)는 화상 신호를 디스플레이(504)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(318)와 디스플레이(504) 사이의 통신 시스템에는, 예를 들면, 상기 각 실시의 형태의 통신 시스템이 적용된다.

도 24는, 이미지 센서(410)의 한 구성례를 도시하는 것이다. 이미지 센서(410)는, 센서부(411)와, ISP(Image Signal Processor)(412)와, JPEG(Joint Photographic Experts Group) 인코더(413)와, CPU(414)와, RAM(Random Access Memory)(415)과, ROM(Read Only Memory)(416)과, 전원 제어부(417)와, I²C(Inter-Integrated Circuit) 인터페이스(418)와, MIPI 인터페이스(419)를 갖고 있다. 이들의 각 블록은, 이 예에서는, 시스템 버스(420)에 접속되고, 이 시스템 버스(420)를 통하여, 서로 데이터의 교환을 할 수 있도록 되어 있다.

센서부(411)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서에 의해 구성되는 것이다. ISP(412)는, 센서부(411)가 취득한 화상에 대해 소정의 처리를 행하는 것이다. JPEG 인코더(413)는, ISP(412)가 처리한 화상을 인코드하여 JPEG 형식의 화상을 생성하는 것이다. CPU(414)는, 프로그램에 따라 이미지 센서(410)의 각 블록을 제어하는 것이다. RAM(415)은, CPU(414)가 정보 처리를 행할 때에 사용하는 메모리이다. ROM(416)은, CPU(414)에서 실행되는 프로그램을 기억하는 것이다. 전원 제어부(417)는, 이미지 센서(410)의 전원을 제어하는 것이다. I²C 인터페이스(418)는, 어플리케이션 프로세서(310)로부터 제어 신호를 수취하는 것이다. 또한, 도시하지 않지만, 이미지 센서(410)는, 어플리케이션 프로세서(310)로부터, 제어 신호에 저하여 클록 신호도 수취하도록 되어 있다. 구체적으로는, 이미지 센서(410)는, 다양한 주파수의 클록 신호에 의거하여 동작할 수 있도록 구성되어 있다.

MIPI 인터페이스(419)는, 화상 신호를 어플리케이션 프로세서(310)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(419)와 어플리케이션 프로세서(310) 사이의 통신 시스템에는, 예를 들면, 상기 각 실시의 형태의 통신 시스템이 적용된다.

[5.2 제2의 적용례]

도 25 및 도 26에, 촬상 장치에의 적용례로서, 차량탑재용 카메라의 구성례를 도시한다. 도 25는 차량탑재용 카메라의 설치례의 한 예를 도시하고, 도 26은 차량탑재용 카메라의 내부 구성례를 도시하고 있다.

예를 들면, 도 25에 도시한 바와 같이, 차량(301)의 프런트(전방)에 차량탑재용 카메라(401), 좌우에 차량탑재용 카메라(402, 403), 또한 리어(후방)에 차량탑재용 카메라(404)가 설치된다. 차량탑재용 카메라(401∼404)는 각각, 차내 네트워크를 통하여 ECU(302)(Electrical Control Unit ; 전자 제어 유닛)에 접속되어 있다.

차량(301)의 프런트에 마련된 차량탑재용 카메라(401)의 화상 취입 각도는, 예를 들면 도 25에 a로 나타내는 범위이다. 차량탑재용 카메라(402)의 화상 취입 각도는, 예를 들면 도 25에 b로 나타내는 범위이다. 차량탑재용 카메라(403)의 화상 취입 각도는, 예를 들면 도 25에 c로 나타내는 범위이다. 차량탑재용 카메라(404)의 화상 취입 각도는, 예를 들면 도 25에 d로 나타내는 범위이다. 차량탑재용 카메라(401∼404)는 각각, 취입한 화상을 ECU(302)에 출력한다. 이 결과, 차량(301)의 전방, 좌우, 후방의 360도(전방위)의 화상을 ECU(302)에서의 취입할 수 있다.

예를 들면, 도 26에 도시한 바와 같이, 차량탑재용 카메라(401∼404)는 각각, 이미지 센서(431)와, DSP(Digital Signal Processing) 회로(432)와, 셀렉터(433)와, SerDes(SERializer/DESerializer) 회로(444)를 갖고 있다.

DSP 회로(432)는, 이미지 센서(431)로부터 출력된 촬상 신호에 대해 각종의 화상 신호 처리를 행하는 것이다. SerDes 회로(444)는, 신호의 시리얼/패럴렐 변환을 행하는 것이고, 예를 들면 FPD-Link Ⅲ 등의 차량탑재 인터페이스 칩으로 구성되어 있다.

셀렉터(433)는, 이미지 센서(431)로부터 출력된 촬상 신호를, DSP 회로(432)를 이용하여 출력하는지, DSP 회로(432)를 통하지 않고서 출력하는지를 선택하는 것이다.

이미지 센서(431)와 DSP 회로(432) 사이의 접속 인터페이스(441)에, 예를 들면, 상기 각 실시의 형태의 통신 시스템이 적용 가능하다. 또한, 이미지 센서(431)와 셀렉터(433) 사이의 접속 인터페이스(442)에, 예를 들면, 상기 각 실시의 형태의 통신 시스템이 적용 가능하다.

<6. 기타의 실시의 형태>

본 개시에 의한 기술은, 상기 각 실시의 형태의 설명으로 한정되지 않고 여러가지의 변형 실시가 가능하다.

예를 들면, 본 기술은 이하와 같은 구성을 취할 수 있다.

(1)

클록 신호를 클록 신호선에 출력하는 클록 신호 송신 회로와,

데이터 신호를 데이터 신호선에 출력하는 데이터 신호 송신 회로와,

상기 데이터 신호의 블랭킹 기간에 동기하여, 상기 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 클록 신호에 대신하여 소정의 블랭킹 신호가 출력되도록, 상기 클록 신호 송신 회로를 제어하는 블랭킹 제어부를 구비하는 송신 장치.

(2)

상기 클록 신호 송신 회로는, 상기 클록 신호로서 차동의 클록 신호를 상기 클록 신호선에 출력하는 차동 클록 신호 송신 회로이고,

상기 데이터 신호 송신 회로는, 상기 데이터 신호로서 차동의 데이터 신호를 상기 데이터 신호선에 출력하는 차동 데이터 신호 송신 회로이고,

상기 블랭킹 제어부는, 상기 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 소정의 블랭킹 신호로서, 소정의 기간 이상에 걸쳐서 소정의 제1의 신호치가 연속하는 차동 블랭킹 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 상기 (1)에 기재된 송신 장치.

(3)

상기 소정의 기간은, 상기 클록 신호의 클록 주기보다도 긴 기간인 상기 (2)에 기재된 송신 장치.

(4)

상기 블랭킹 제어부는, 상기 데이터 신호의 블랭킹 기간 종료 시각에 동기하여, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 차동 블랭킹 신호에 대신하여, 상기 차동 블랭킹 신호와는 다른 소정의 차동 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 상기 (2) 또는 (3)에 기재된 송신 장치.

(5)

상기 블랭킹 제어부는, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 소정의 차동 신호로서, 상기 소정의 제1의 신호치와는 다른 소정의 제2의 신호치가 상기 소정의 기간 이상에 걸쳐서 연속하는 차동의 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 상기 (4)에 기재된 송신 장치.

(6)

상기 블랭킹 제어부는, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 소정의 차동 신호로서, 상기 소정의 기간 이상에 걸쳐서 상기 클록 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 상기 (4)에 기재된 송신 장치.

(7)

상기 블랭킹 제어부는, 상기 소정의 제2의 신호치의 신호가 출력된 후, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 블랭킹 기간 내에서 상기 클록 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 상기 (5)에 기재된 송신 장치.

(8)

상기 블랭킹 제어부는, 또한, 상기 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여, 상기 데이터 신호 송신 회로로부터 상기 데이터 신호선에, 상기 데이터 신호에 대신하여, 적어도 소정의 데이터 블랭킹 신호가 출력되도록, 상기 데이터 신호 송신 회로를 제어하는 상기 (2) 내지 (7)의 어느 하나에 기재된 송신 장치.

(9)

상기 블랭킹 제어부는, 상기 소정의 데이터 블랭킹 신호로서, 상기 데이터 신호의 최후의 신호치를 반전한 신호가 출력되도록, 상기 데이터 신호 송신 회로를 제어하는 상기 (8)에 기재된 송신 장치.

(10)

상기 블랭킹 제어부는, 상기 소정의 데이터 블랭킹 신호로서, 값이 1이 되는 차동 신호가 출력되도록, 상기 차동 데이터 신호 송신 회로를 제어하는 상기 (8)에 기재된 송신 장치.

(11)

상기 블랭킹 제어부는, 상기 소정의 데이터 블랭킹 신호가 출력된 후, 상기 데이터 신호의 블랭킹 기간 종료 시각에 동기하여, 값이 0이 되는 차동 신호가 출력되도록, 상기 차동 데이터 신호 송신 회로를 제어하는 상기 (8)에 기재된 송신 장치.

(12)

상기 블랭킹 제어부는, 상기 소정의 데이터 블랭킹 신호로서, 상기 블랭킹 기간의 전체에 걸쳐서 값이 0이 되는 차동 신호가 출력되도록, 상기 차동 데이터 신호 송신 회로를 제어하는 상기 (8)에 기재된 송신 장치.

(13)

제1의 싱글 엔드 신호를 출력하는 제1의 싱글 엔드 신호 송신 회로와,

상기 클록 신호선에 상기 차동 클록 신호 송신 회로와 상기 제1의 싱글 엔드 신호 송신 회로의 어느 일방으로부터 신호 출력이 이루어지도록, 신호 출력의 경로를 전환하는 제1의 송신 전환 회로와,

제2의 싱글 엔드 신호를 출력하는 제2의 싱글 엔드 신호 송신 회로와,

상기 데이터 신호선에 상기 차동 데이터 신호 송신 회로와 상기 제2의 싱글 엔드 신호 송신 회로의 어느 일방으로부터 신호 출력이 이루어지도록, 신호 출력의 경로를 전환하는 제2의 송신 전환 회로를 또한 구비하는

상기 (2) 내지 (12)의 어느 하나에 기재된 송신 장치.

(14)

데이터 신호를 데이터 신호선을 통하여 수신하는 데이터 신호 수신 회로와,

클록 신호와, 상기 데이터 신호의 블랭킹 기간에 동기하여 출력된 소정의 블랭킹 신호를, 클록 신호선을 통하여 수신하는 클록 신호 수신 회로를 구비하는 수신 장치.

(15)

상기 데이터 신호 수신 회로는, 상기 데이터 신호로서 차동의 데이터 신호를 상기 데이터 신호선을 통하여 수신하는 차동 데이터 신호 수신 회로이고,

상기 클록 신호 수신 회로는, 상기 클록 신호로서 차동의 클록 신호를 수신함과 함께, 상기 소정의 블랭킹 신호로서 상기 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여 소정의 기간 이상에 걸쳐서 소정의 제1의 신호치가 연속하도록 출력된 차동 블랭킹 신호를 수신하는 차동 클록 신호 수신 회로인 상기 (14)에 기재된 수신 장치.

(16)

상기 차동 데이터 신호 수신 회로는,

상기 데이터 신호선에 접속된 종단 저항을 포함하는 데이터 신호 종단 회로를 가지며,

상기 차동 클록 신호 수신 회로는,

상기 클록 신호선에 접속된 종단 저항을 포함하는 클록 신호 종단 회로와,

상기 차동 블랭킹 신호에 의거하여, 상기 데이터 신호 종단 회로 및 상기 클록 신호 종단 회로에 대해 각각의 상기 종단 저항을 오프 시키는 종단 제어 회로를 갖는 상기 (15)에 기재된 수신 장치.

(17)

상기 차동 클록 신호 수신 회로는, 또한,

상기 데이터 신호의 블랭킹 기간 종료 시각에 동기하여 출력된, 상기 차동 블랭킹 신호와는 다른 소정의 차동 신호를 상기 클록 신호선을 통하여 수신하고,

상기 종단 제어 회로는,

상기 소정의 차동 신호에 의거하여, 상기 데이터 신호 종단 회로 및 상기 클록 신호 종단 회로에 대해 각각의 상기 종단 저항을 온 시키는 상기 (16)에 기재된 수신 장치.

(18)

제1의 싱글 엔드 신호를 상기 클록 신호선을 통하여 수신하는 제1의 싱글 엔드 신호 수신 회로와,

상기 제1의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제1의 수신 전환 회로와,

제2의 싱글 엔드 신호를 상기 데이터 신호선을 통하여 수신하는 제2의 싱글 엔드 신호 수신 회로와,

상기 제2의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제2의 수신 전환 회로를 또한 구비하는

상기 (15) 내지 (17)의 어느 하나에 기재된 수신 장치.

(19)

클록 신호를 클록 신호선에 출력하고, 데이터 신호를 데이터 신호선에 출력하고, 데이터 신호의 블랭킹 기간에 동기하여, 상기 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 송신 장치와,

상기 데이터 신호를 상기 데이터 신호선을 통하여 수신하고, 상기 클록 신호와 상기 소정의 블랭킹 신호를 상기 클록 신호선을 통하여 수신하는 수신 장치를 구비하는 통신 시스템.

(20)

상기 송신 장치에 상기 클록 신호를 공급하는 발진기를 또한 구비하는 상기 (19)에 기재된 통신 시스템.

(21)

상기 송신 장치는,

상기 클록 신호선에 상기 클록 신호와 상기 제1의 싱글 엔드 신호의 어느 일방의 신호 출력이 이루어지도록, 신호를 전환하는 제1의 송신 전환 회로와,

제2의 싱글 엔드 신호를 출력하는 제2의 싱글 엔드 송신 회로와,

상기 데이터 신호선에 상기 데이터 신호와 상기 제2의 싱글 엔드 신호의 어느 일방의 신호 출력이 이루어지도록, 신호를 전환하는 제2의 송신 전환 회로를 구비하고,

상기 수신 장치는,

상기 제1의 싱글 엔드 신호를 상기 클록 신호선을 통하여 수신하는 제1의 싱글 엔드 신호 수신 회로와,

상기 제2의 싱글 엔드 신호를 상기 데이터 신호선을 통하여 수신하는 제2의 싱글 엔드 신호 수신 회로와,

상기 제2의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제2의 수신 전환 회로를 구비하는 상기 (19) 또는 (20)에 기재된 통신 시스템.

(22)

클록 신호를 클록 신호선에 출력하는 것과,

데이터 신호를 데이터 신호선에 출력하는 것과,

상기 데이터 신호의 블랭킹 기간에 동기하여, 상기 클록 신호선에, 상기 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 것을 포함하는 신호 송신 방법.

(23)

데이터 신호를 데이터 신호선을 통하여 수신하는 것과,

클록 신호와, 상기 데이터 신호의 블랭킹 기간에 동기하여 출력된 소정의 블랭킹 신호를, 클록 신호선을 통하여 수신하는 것을 포함하는 신호 수신 방법.

(24)

클록 신호를 클록 신호선에 출력하는 것과,

데이터 신호를 데이터 신호선에 출력하는 것과,

상기 데이터 신호의 블랭킹 기간에 동기하여, 상기 클록 신호선에, 상기 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 것과,

상기 데이터 신호를 상기 데이터 신호선을 통하여 수신하는 것과,

상기 클록 신호와 상기 소정의 블랭킹 신호를 상기 클록 신호선을 통하여 수신하는 것을 포함하는 통신 방법.

본 출원은, 일본 특허청에서 2015년 6월 15일에 출원된 일본 특허출원 번호 제2015-120465호, 및 2015년 10월 19일에 출원된 일본 특허출원 번호 제2015-205599호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.

당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지의 수정, 콤비네이션, 서브콤비네이션, 및 변경을 상도할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims

클록 신호를 클록 신호선에 출력하는 클록 신호 송신 회로와,
데이터 신호를 데이터 신호선에 출력하는 데이터 신호 송신 회로와,
상기 데이터 신호의 블랭킹 기간에 동기하여, 상기 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 클록 신호에 대신하여 소정의 블랭킹 신호가 출력되도록, 상기 클록 신호 송신 회로를 제어하는 블랭킹 제어부를 구비하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 클록 신호 송신 회로는, 상기 클록 신호로서 차동의 클록 신호를 상기 클록 신호선에 출력하는 차동 클록 신호 송신 회로이고,
상기 데이터 신호 송신 회로는, 상기 데이터 신호로서 차동의 데이터 신호를 상기 데이터 신호선에 출력하는 차동 데이터 신호 송신 회로이고,
상기 블랭킹 제어부는, 상기 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 소정의 블랭킹 신호로서, 소정의 기간 이상에 걸쳐서 소정의 제1의 신호치가 연속하는 차동 블랭킹 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제2항에 있어서,
상기 소정의 기간은, 상기 클록 신호의 클록 주기보다도 긴 기간인 것을 특징으로 하는 송신 장치.
제2항에 있어서,
상기 블랭킹 제어부는, 상기 데이터 신호의 블랭킹 기간 종료 시각에 동기하여, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 차동 블랭킹 신호에 대신하여, 상기 차동 블랭킹 신호와는 다른 소정의 차동 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제4항에 있어서,
상기 블랭킹 제어부는, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 소정의 차동 신호로서, 상기 소정의 제1의 신호치와는 다른 소정의 제2의 신호치가 상기 소정의 기간 이상에 걸쳐서 연속하는 차동의 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제4항에 있어서,
상기 블랭킹 제어부는, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 소정의 차동 신호로서, 상기 소정의 기간 이상에 걸쳐서 상기 클록 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제5항에 있어서,
상기 블랭킹 제어부는, 상기 소정의 제2의 신호치의 신호가 출력된 후, 상기 차동 클록 신호 송신 회로로부터 상기 클록 신호선에, 상기 블랭킹 기간 내에서 상기 클록 신호가 출력되도록, 상기 차동 클록 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제2항에 있어서,
상기 블랭킹 제어부는, 또한, 상기 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여, 상기 데이터 신호 송신 회로로부터 상기 데이터 신호선에, 상기 데이터 신호에 대신하여, 적어도 소정의 데이터 블랭킹 신호가 출력되도록, 상기 데이터 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제8항에 있어서,
상기 블랭킹 제어부는, 상기 소정의 데이터 블랭킹 신호로서, 상기 데이터 신호의 최후의 신호치를 반전한 신호가 출력되도록, 상기 데이터 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제8항에 있어서,
상기 블랭킹 제어부는, 상기 소정의 데이터 블랭킹 신호로서, 값이 1이 되는 차동 신호가 출력되도록, 상기 차동 데이터 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제8항에 있어서,
상기 블랭킹 제어부는, 상기 소정의 데이터 블랭킹 신호가 출력된 후, 상기 데이터 신호의 블랭킹 기간 종료 시각에 동기하여, 값이 0이 되는 차동 신호가 출력되도록, 상기 차동 데이터 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제8항에 있어서,
상기 블랭킹 제어부는, 상기 소정의 데이터 블랭킹 신호로서, 상기 블랭킹 기간의 전체에 걸쳐서 값이 0이 되는 차동 신호가 출력되도록, 상기 차동 데이터 신호 송신 회로를 제어하는 것을 특징으로 하는 송신 장치.
제2항에 있어서,
제1의 싱글 엔드 신호를 출력하는 제1의 싱글 엔드 신호 송신 회로와,
상기 클록 신호선에 상기 차동 클록 신호 송신 회로와 상기 제1의 싱글 엔드 신호 송신 회로의 어느 일방으로부터 신호 출력이 이루어지도록, 신호 출력의 경로를 전환하는 제1의 송신 전환 회로와,
제2의 싱글 엔드 신호를 출력하는 제2의 싱글 엔드 신호 송신 회로와,
상기 데이터 신호선에 상기 차동 데이터 신호 송신 회로와 상기 제2의 싱글 엔드 신호 송신 회로의 어느 일방으로부터 신호 출력이 이루어지도록, 신호 출력의 경로를 전환하는 제2의 송신 전환 회로를 또한 구비하는 것을 특징으로 하는 송신 장치.
데이터 신호를 데이터 신호선을 통하여 수신하는 데이터 신호 수신 회로와,
클록 신호와, 상기 데이터 신호의 블랭킹 기간에 동기하여 출력된 소정의 블랭킹 신호를, 클록 신호선을 통하여 수신하는 클록 신호 수신 회로를 구비하는 것을 특징으로 하는 수신 장치.
제14항에 있어서,
상기 데이터 신호 수신 회로는, 상기 데이터 신호로서 차동의 데이터 신호를 상기 데이터 신호선을 통하여 수신하는 차동 데이터 신호 수신 회로이고,
상기 클록 신호 수신 회로는, 상기 클록 신호로서 차동의 클록 신호를 수신함과 함께, 상기 소정의 블랭킹 신호로서 상기 데이터 신호의 블랭킹 기간의 시작 시각에 동기하여 소정의 기간 이상에 걸쳐서 소정의 제1의 신호치가 연속하도록 출력된 차동 블랭킹 신호를 수신하는 차동 클록 신호 수신 회로인 것을 특징으로 하는 수신 장치.
제15항에 있어서,
상기 차동 데이터 신호 수신 회로는,
상기 데이터 신호선에 접속된 종단 저항을 포함하는 데이터 신호 종단 회로를 가지며,
상기 차동 클록 신호 수신 회로는,
상기 클록 신호선에 접속된 종단 저항을 포함하는 클록 신호 종단 회로와,
상기 차동 블랭킹 신호에 의거하여, 상기 데이터 신호 종단 회로 및 상기 클록 신호 종단 회로에 대해 각각의 상기 종단 저항을 오프 시키는 종단 제어 회로를 갖는 것을 특징으로 하는 수신 장치.
제16항에 있어서,
상기 차동 클록 신호 수신 회로는, 또한,
상기 데이터 신호의 블랭킹 기간 종료 시각에 동기하여 출력된, 상기 차동 블랭킹 신호와는 다른 소정의 차동 신호를 상기 클록 신호선을 통하여 수신하고,
상기 종단 제어 회로는,
상기 소정의 차동 신호에 의거하여, 상기 데이터 신호 종단 회로 및 상기 클록 신호 종단 회로에 대해 각각의 상기 종단 저항을 온 시키는 것을 특징으로 하는 수신 장치.
제15항에 있어서,
제1의 싱글 엔드 신호를 상기 클록 신호선을 통하여 수신하는 제1의 싱글 엔드 신호 수신 회로와,
상기 제1의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제1의 수신 전환 회로와,
제2의 싱글 엔드 신호를 상기 데이터 신호선을 통하여 수신하는 제2의 싱글 엔드 신호 수신 회로와,
상기 제2의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제2의 수신 전환 회로를 또한 구비하는 것을 특징으로 하는 수신 장치.
클록 신호를 클록 신호선에 출력하고, 데이터 신호를 데이터 신호선에 출력하고, 데이터 신호의 블랭킹 기간에 동기하여, 상기 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 송신 장치와,
상기 데이터 신호를 상기 데이터 신호선을 통하여 수신하고, 상기 클록 신호와 상기 소정의 블랭킹 신호를 상기 클록 신호선을 통하여 수신하는 수신 장치를 구비하는 것을 특징으로 하는 통신 시스템.
제19항에 있어서,
상기 송신 장치에 상기 클록 신호를 공급하는 발진기를 또한 구비하는 것을 특징으로 하는 통신 시스템.
제19항에 있어서,
상기 송신 장치는,
제1의 싱글 엔드 신호를 출력하는 제1의 싱글 엔드 신호 송신 회로와,
상기 클록 신호선에 상기 클록 신호와 상기 제1의 싱글 엔드 신호의 어느 일방의 신호 출력이 이루어지도록, 신호를 전환하는 제1의 송신 전환 회로와,
제2의 싱글 엔드 신호를 출력하는 제2의 싱글 엔드 송신 회로와,
상기 데이터 신호선에 상기 데이터 신호와 상기 제2의 싱글 엔드 신호의 어느 일방의 신호 출력이 이루어지도록, 신호를 전환하는 제2의 송신 전환 회로를 구비하고,
상기 수신 장치는,
상기 제1의 싱글 엔드 신호를 상기 클록 신호선을 통하여 수신하는 제1의 싱글 엔드 신호 수신 회로와,
상기 제1의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제1의 수신 전환 회로와,
상기 제2의 싱글 엔드 신호를 상기 데이터 신호선을 통하여 수신하는 제2의 싱글 엔드 신호 수신 회로와,
상기 제2의 싱글 엔드 신호를 수신하는지의 여부를 전환하는 제2의 수신 전환 회로를 구비하는 것을 특징으로 하는 통신 시스템.
클록 신호를 클록 신호선에 출력하는 것과,
데이터 신호를 데이터 신호선에 출력하는 것과,
상기 데이터 신호의 블랭킹 기간에 동기하여, 상기 클록 신호선에, 상기 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 것을 포함하는 것을 특징으로 하는 신호 송신 방법.
데이터 신호를 데이터 신호선을 통하여 수신하는 것과,
클록 신호와, 상기 데이터 신호의 블랭킹 기간에 동기하여 출력된 소정의 블랭킹 신호를, 클록 신호선을 통하여 수신하는 것을 포함하는 것을 특징으로 하는 신호 수신 방법.
클록 신호를 클록 신호선에 출력하는 것과,
데이터 신호를 데이터 신호선에 출력하는 것과,
상기 데이터 신호의 블랭킹 기간에 동기하여, 상기 클록 신호선에, 상기 클록 신호에 대신하여 소정의 블랭킹 신호를 출력하는 것과,
상기 데이터 신호를 상기 데이터 신호선을 통하여 수신하는 것과,
상기 클록 신호와 상기 소정의 블랭킹 신호를 상기 클록 신호선을 통하여 수신하는 것을 포함하는 것을 특징으로 하는 통신 방법.